JPH0696599A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0696599A JPH0696599A JP4039817A JP3981792A JPH0696599A JP H0696599 A JPH0696599 A JP H0696599A JP 4039817 A JP4039817 A JP 4039817A JP 3981792 A JP3981792 A JP 3981792A JP H0696599 A JPH0696599 A JP H0696599A
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- ram
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
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- G11C29/28—Dependent multiple arrays, e.g. multi-bit arrays
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- Engineering & Computer Science (AREA)
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- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 複数のRAMマクロを備える半導体装置におい
て、テスト入力用レジスタの数及びテスト用信号線の本
数を抑え、チップ面積を低減する。 【構成】 テスト入力信号はレジスタ11に供給される。
レジスタ11の出力信号はバスを介して複数のRAMマクロ1
3に共通に供給される。RAMマクロの出力信号はマルチプ
レクサ15を介して出力される。テスト入力信号は複数の
RAMマクロ13に共通に供給され、複数のRAMマクロ13が並
列に動作し、テスト出力信号を出力する。マルチプレク
サ15がRAMマクロ13のテスト出力信号を外部信号に応答
して選択して出力する。
て、テスト入力用レジスタの数及びテスト用信号線の本
数を抑え、チップ面積を低減する。 【構成】 テスト入力信号はレジスタ11に供給される。
レジスタ11の出力信号はバスを介して複数のRAMマクロ1
3に共通に供給される。RAMマクロの出力信号はマルチプ
レクサ15を介して出力される。テスト入力信号は複数の
RAMマクロ13に共通に供給され、複数のRAMマクロ13が並
列に動作し、テスト出力信号を出力する。マルチプレク
サ15がRAMマクロ13のテスト出力信号を外部信号に応答
して選択して出力する。
Description
【０００１】
【産業上の利用分野】本願発明は半導体集積回路に関
し、特に、複数のRAMマクロを内蔵する半導体集積回路
に関する。
し、特に、複数のRAMマクロを内蔵する半導体集積回路
に関する。
【０００２】
【従来の技術】図５は複数のRAMマクロを内蔵する半導
体集積回路のテスト用入出力部の構成を示す。図５に示
されるように、従来の半導体集積回路では、RAMマクロ
毎にテスト用入力信号を振り分けるためのレジスタまた
はラッチが配置されている。外部から供給されるテスト
用入力信号（ｉビットのテスト用アドレス、ｎビットの
テスト用入力データ、ｋビットのテスト用書き込み信
号、ｈビットのテスト用ビット選択信号）とテストクロ
ック信号が各レジスタに共通に供給される。各レジスタ
は、クロック信号に応答して、テスト用入力信号を対応
するRAMマクロのテスト入力端子に専用線を介して供給
する。
体集積回路のテスト用入出力部の構成を示す。図５に示
されるように、従来の半導体集積回路では、RAMマクロ
毎にテスト用入力信号を振り分けるためのレジスタまた
はラッチが配置されている。外部から供給されるテスト
用入力信号（ｉビットのテスト用アドレス、ｎビットの
テスト用入力データ、ｋビットのテスト用書き込み信
号、ｈビットのテスト用ビット選択信号）とテストクロ
ック信号が各レジスタに共通に供給される。各レジスタ
は、クロック信号に応答して、テスト用入力信号を対応
するRAMマクロのテスト入力端子に専用線を介して供給
する。
【０００３】各RAMマクロのｎビットのテスト出力信号
はマルチプレクサに供給され、マルチプレクサの出力が
テスト出力信号となる。
はマルチプレクサに供給され、マルチプレクサの出力が
テスト出力信号となる。
【０００４】次に、図５に示される半導体集積回路のテ
スト動作について説明する。
スト動作について説明する。
【０００５】例えば、RAMマクロ１をテストする場合、
レジスタ１にクロック信号ＣＫ１が入力され、テスト用
入力信号がレジスタ１を介してRAMマクロ１のテスト入
力端子に供給される。RAMマクロ１の出力端子から出力
されたテスト出力信号はマルチプレクサにより選択さ
れ、外部に出力される。
レジスタ１にクロック信号ＣＫ１が入力され、テスト用
入力信号がレジスタ１を介してRAMマクロ１のテスト入
力端子に供給される。RAMマクロ１の出力端子から出力
されたテスト出力信号はマルチプレクサにより選択さ
れ、外部に出力される。
【０００６】
【発明が解決しようとする課題】図５に示される従来の
半導体集積回路では、RAMマクロ毎にレジスタを設け、
レジスタからRAMマクロにテスト入力信号を個別に供給
している。このため、１チップ内に多数のRAMマクロを
持つ場合、レジスタ及びテスト用信号線の本数が多くな
り、チップ面積が増大し、ひいては集積度が低下すると
いう欠点があった。
半導体集積回路では、RAMマクロ毎にレジスタを設け、
レジスタからRAMマクロにテスト入力信号を個別に供給
している。このため、１チップ内に多数のRAMマクロを
持つ場合、レジスタ及びテスト用信号線の本数が多くな
り、チップ面積が増大し、ひいては集積度が低下すると
いう欠点があった。
【０００７】本発明はかかる問題点に鑑みてなされたも
のであって、レジスタの数及びテスト用信号線の本数を
抑制し、これにより、チップ面積を低減することを目的
とする。
のであって、レジスタの数及びテスト用信号線の本数を
抑制し、これにより、チップ面積を低減することを目的
とする。
【０００８】
【課題を解決するための手段】本発明に係る半導体集積
回路は、複数のRAMマクロを有する半導体集積回路にお
いて、テスト用入力信号を受けるレジスタと、前記レジ
スタと前記複数のRAMマクロに接続され、前記レジスタ
の出力信号を複数のRAMマクロに共通に供給するバス
と、前記RAMマクロのテスト出力信号を選択的に出力す
るマルチプレクサとを有することを特徴とする。
回路は、複数のRAMマクロを有する半導体集積回路にお
いて、テスト用入力信号を受けるレジスタと、前記レジ
スタと前記複数のRAMマクロに接続され、前記レジスタ
の出力信号を複数のRAMマクロに共通に供給するバス
と、前記RAMマクロのテスト出力信号を選択的に出力す
るマルチプレクサとを有することを特徴とする。
【０００９】
【作用】テスト入力信号（例えば、テスト用アドレス、
テスト用入力データ、テスト用書き込み信号、テスト用
ビット選択信号を含む）はレジスタとバスを介して複数
のRAMマクロに共通に供給される。複数のRAMマクロは並
列に動作し、テスト出力を出力する。複数のRAMマクロ
のテスト出力信号からマルチプレクサにより１つが選択
され、出力される。
テスト用入力データ、テスト用書き込み信号、テスト用
ビット選択信号を含む）はレジスタとバスを介して複数
のRAMマクロに共通に供給される。複数のRAMマクロは並
列に動作し、テスト出力を出力する。複数のRAMマクロ
のテスト出力信号からマルチプレクサにより１つが選択
され、出力される。
【００１０】テスト入力信号とマルチプレクサの選択を
適当に切り替えることにより複数のRAMマクロを切り替
えてテストすることができる。レジスタとバスはRAMマ
クロの数に関われず１つでよく、チップ面積を小さく抑
えることができる。
適当に切り替えることにより複数のRAMマクロを切り替
えてテストすることができる。レジスタとバスはRAMマ
クロの数に関われず１つでよく、チップ面積を小さく抑
えることができる。
【００１１】
【実施例】以下、本願発明の実施例を図面を参照して詳
細に説明する。
細に説明する。
【００１２】図１は本願発明の第１実施例にかかる半導
体集積回路のテスト用入出力部を示す。図１において、
外部から供給されるテスト入力信号（ｉビットのテスト
用アドレス、ｎビットのテスト用入力データ、ｋビット
のテスト用書き込み信号、ｈビットのテスト用ビット選
択信号）はレジスタ11の入力信号端子に供給される。ま
た、クロック信号CKTがレジスタ11のクロック端子に供
給される。なお、ｉ，ｎ，ｋ，ｈは整数である。
体集積回路のテスト用入出力部を示す。図１において、
外部から供給されるテスト入力信号（ｉビットのテスト
用アドレス、ｎビットのテスト用入力データ、ｋビット
のテスト用書き込み信号、ｈビットのテスト用ビット選
択信号）はレジスタ11の入力信号端子に供給される。ま
た、クロック信号CKTがレジスタ11のクロック端子に供
給される。なお、ｉ，ｎ，ｋ，ｈは整数である。
【００１３】レジスタ11は、クロック信号CKTに応答し
てテスト入力信号をラッチし、テスト用アドレスバスAT
1−ATi、テスト用入力データバスDIT1−DITn、テスト用
書き込み信号バスWET1−WETk、テスト用ビット選択信号
バスBST1−BSTn）に出力する。以下、これらのバスを総
称してテスト信号バスと呼ぶ。
てテスト入力信号をラッチし、テスト用アドレスバスAT
1−ATi、テスト用入力データバスDIT1−DITn、テスト用
書き込み信号バスWET1−WETk、テスト用ビット選択信号
バスBST1−BSTn）に出力する。以下、これらのバスを総
称してテスト信号バスと呼ぶ。
【００１４】テスト信号バスはチップ内のｍ（ｍは２以
上の整数）個のRAMマクロ13-1−13-mのテスト入力端子
に共通に接続されており、レジスタ11の出力したテスト
入力信号はRAMマクロ13-1−13-mに共通に供給される。
上の整数）個のRAMマクロ13-1−13-mのテスト入力端子
に共通に接続されており、レジスタ11の出力したテスト
入力信号はRAMマクロ13-1−13-mに共通に供給される。
【００１５】RAMマクロ13-1−13-mの出力端子はマルチ
プレクサ15の入力端子に接続されており、マルチプレク
サ15は、図示せぬマクロ出力選択信号に応答して、RAM
マクロ13-1−13-mの出力から１つを選択して出力する。
プレクサ15の入力端子に接続されており、マルチプレク
サ15は、図示せぬマクロ出力選択信号に応答して、RAM
マクロ13-1−13-mの出力から１つを選択して出力する。
【００１６】次に、図１の半導体集積装置の動作を図２
のタイミングチャートを参照して説明する。
のタイミングチャートを参照して説明する。
【００１７】レジスタ11は外部より供給されたテスト入
力信号をクロックCKTの立ち上がりに同期してラッチ
し、対応するテスト信号バスに出力する。テスト信号バ
スに出力されたテスト入力信号はRAMマクロ13-1−13-m
に共通に供給される。テスト入力信号に応答してRAMマ
クロ13-1−13-mは並列に動作し、テスト出力信号DOT11
−DOTmn（ｎは整数）をマルチプレクサ15に供給する。
マルチプレクサ15は外部から供給されるマクロ出力選択
信号によりRAMマクロ13-1−13-mのテスト出力信号DOT11
−DOTmnの１つを選択して出力する。
力信号をクロックCKTの立ち上がりに同期してラッチ
し、対応するテスト信号バスに出力する。テスト信号バ
スに出力されたテスト入力信号はRAMマクロ13-1−13-m
に共通に供給される。テスト入力信号に応答してRAMマ
クロ13-1−13-mは並列に動作し、テスト出力信号DOT11
−DOTmn（ｎは整数）をマルチプレクサ15に供給する。
マルチプレクサ15は外部から供給されるマクロ出力選択
信号によりRAMマクロ13-1−13-mのテスト出力信号DOT11
−DOTmnの１つを選択して出力する。
【００１８】本実施例によれば、テスト入力信号とマク
ロ出力選択信号を適当に切り替えることにより、複数の
RAMマクロをチェックすることができる。しかも、RAMマ
クロの数にかかわらずテスト入力信号保持用のレジスタ
及びテスト信号バスが１つですみ、チップ面積を抑える
ことができる。
ロ出力選択信号を適当に切り替えることにより、複数の
RAMマクロをチェックすることができる。しかも、RAMマ
クロの数にかかわらずテスト入力信号保持用のレジスタ
及びテスト信号バスが１つですみ、チップ面積を抑える
ことができる。
【００１９】図３はこの発明の第２の実施例にかかる半
導体集積回路のRAMマクロとバスの接続部を示す。この
実施例では、各RAMマクロはｎケのテスト用データ入力
端子、ｋケのテスト用書き込み信号入力端子、ｈケのテ
スト用ビット選択信号入力端を有し、複数のRAMマクロ
のテスト用データ入力端子、テスト用書き込み信号入力
端子、テスト用ビット選択信号入力端をそれぞれ１ビッ
トバスで共通に接続している。このため、本実施例で
は、テスト信号バスDIT、WET、BSTがそれぞれ１本です
む（テスト用アドレス信号バスはｉビット）。このた
め、テスト用信号バスの占有面積を小さく抑えることが
できる。なお、ｉビットのテスト用アドレス信号バスAT
D1−ATDi、１ビットの各テスト信号バスDIT、WET、BST
は図示せぬレジスタを介してテスト用外部入力端子に接
続されている。
導体集積回路のRAMマクロとバスの接続部を示す。この
実施例では、各RAMマクロはｎケのテスト用データ入力
端子、ｋケのテスト用書き込み信号入力端子、ｈケのテ
スト用ビット選択信号入力端を有し、複数のRAMマクロ
のテスト用データ入力端子、テスト用書き込み信号入力
端子、テスト用ビット選択信号入力端をそれぞれ１ビッ
トバスで共通に接続している。このため、本実施例で
は、テスト信号バスDIT、WET、BSTがそれぞれ１本です
む（テスト用アドレス信号バスはｉビット）。このた
め、テスト用信号バスの占有面積を小さく抑えることが
できる。なお、ｉビットのテスト用アドレス信号バスAT
D1−ATDi、１ビットの各テスト信号バスDIT、WET、BST
は図示せぬレジスタを介してテスト用外部入力端子に接
続されている。
【００２０】図４はこの発明の第３実施例にかかる半導
体集積回路のRAMマクロとバスの接続部を示す。第３実
施例では、各RAMマクロのテスト用データ入力端子、テ
スト用書き込み信号入力端子、テスト用ビット選択信号
入力端子を、２ビットバスを用いて、それぞれ１つおき
に共通に接続している。このため、本実施例では、図中
に波線で示すように、RAMマクロ内での隣接信号線のシ
ョートを検出できる（図３の構成ではこのショートを検
出することが困難である）。さらに、テスト信号バスDI
T、WET、BSTのバス幅がそれぞれ２ビットですみ、テス
ト用信号バスの占有面積を比較的小さく抑えることがで
きる。なお、図３の構成と同様に、テスト用アドレス信
号バスATD1−ATDi、２ビットの各テスト信号バスDIT、W
ET、BSTは図示せぬレジスタを介してテスト用外部入力
端子に接続されている。
体集積回路のRAMマクロとバスの接続部を示す。第３実
施例では、各RAMマクロのテスト用データ入力端子、テ
スト用書き込み信号入力端子、テスト用ビット選択信号
入力端子を、２ビットバスを用いて、それぞれ１つおき
に共通に接続している。このため、本実施例では、図中
に波線で示すように、RAMマクロ内での隣接信号線のシ
ョートを検出できる（図３の構成ではこのショートを検
出することが困難である）。さらに、テスト信号バスDI
T、WET、BSTのバス幅がそれぞれ２ビットですみ、テス
ト用信号バスの占有面積を比較的小さく抑えることがで
きる。なお、図３の構成と同様に、テスト用アドレス信
号バスATD1−ATDi、２ビットの各テスト信号バスDIT、W
ET、BSTは図示せぬレジスタを介してテスト用外部入力
端子に接続されている。
【００２１】本願発明は上記実施例に限定されず、種々
の変形が可能である。例えば、上記実施例では、複数の
RAMマクロを備える半導体集積装置における、テスト用
信号の入力部について説明したが、本願発明はこれに限
定されず、複数の同一又は類似構成の半導体回路のテス
ト入力部すべてに応用できるものである。
の変形が可能である。例えば、上記実施例では、複数の
RAMマクロを備える半導体集積装置における、テスト用
信号の入力部について説明したが、本願発明はこれに限
定されず、複数の同一又は類似構成の半導体回路のテス
ト入力部すべてに応用できるものである。
【００２２】
【発明の効果】以上説明したように、本発明は、複数の
RAMマクロのテスト用入力端子をテスト信号バスに共通
に接続しているため、１チップ内に多数のRAMマクロを
有する場合でも、テスト用の信号線によるチップ面積の
増大を生じない。
RAMマクロのテスト用入力端子をテスト信号バスに共通
に接続しているため、１チップ内に多数のRAMマクロを
有する場合でも、テスト用の信号線によるチップ面積の
増大を生じない。
【図１】この発明の第１実施例にかかる半導体集積回路
の構成を示す図である。
の構成を示す図である。
【図２】図１に示される半導体集積回路の動作を説明す
るためのタイミングチャートである。
るためのタイミングチャートである。
【図３】この発明の第２実施例にかかる半導体集積回路
の構成を示す図である。
の構成を示す図である。
【図４】この発明の第３実施例にかかる半導体集積回路
の構成を示す図である。
の構成を示す図である。
【図５】複数のRAMマクロを備える半導体集積回路の従
来例を示す図である。
来例を示す図である。
11；レジスタ 13；RAMマクロ 15；マルチプレクサ
Claims (1)
- 【請求項１】 複数のRAMマクロを有する半導体集積回
路において、テスト用入力信号を受けるレジスタと、前
記レジスタと前記複数のRAMマクロに接続され、前記レ
ジスタの出力信号を複数のRAMマクロに共通に供給する
バスと、前記RAMマクロのテスト出力信号を選択的に出
力するマルチプレクサを備え、テスト入力信号を複数の
RAMマクロに共通に供給し、RAMマクロのテスト出力信号
を選択して出力することを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039817A JPH0696599A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路 |
| EP93301137A EP0558231A2 (en) | 1992-02-26 | 1993-02-17 | Device for testing a plurality of functional blocks in a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4039817A JPH0696599A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0696599A true JPH0696599A (ja) | 1994-04-08 |
Family
ID=12563525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4039817A Pending JPH0696599A (ja) | 1992-02-26 | 1992-02-26 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0558231A2 (ja) |
| JP (1) | JPH0696599A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4842704A (en) * | 1987-07-29 | 1989-06-27 | Collins George J | Magnetron deposition of ceramic oxide-superconductor thin films |
| US4902671A (en) * | 1987-02-24 | 1990-02-20 | Kawatetsu Mining Co. Ltd. | Manufacturing method of conductive or superconductive thin film |
| US7418637B2 (en) | 2003-08-07 | 2008-08-26 | International Business Machines Corporation | Methods and apparatus for testing integrated circuits |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998005037A1 (fr) | 1996-07-29 | 1998-02-05 | Mitsubishi Denki Kabushiki Kaisha | Dispositif memoire a semi-conducteur |
| DE10002831C2 (de) | 2000-01-24 | 2002-01-03 | Infineon Technologies Ag | Verfahren und Vorrichtung zum Testen elektronischer Bauelemente |
| DE50015199D1 (de) | 2000-01-26 | 2008-07-24 | Infineon Technologies Ag | Elektrische Schaltung und Verfahren zum Testen einer Schaltungskomponente der elektrischen Schaltung |
| DE10016127A1 (de) * | 2000-01-26 | 2001-08-09 | Infineon Technologies Ag | Elektrische Schaltung und Verfahren zum Testen einer Schaltungskomponente der elektrischen Schaltung |
| US6404218B1 (en) * | 2000-04-24 | 2002-06-11 | Advantest Corp. | Multiple end of test signal for event based test system |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2246023B1 (ja) * | 1973-09-05 | 1976-10-01 | Honeywell Bull Soc Ind | |
| US4982360A (en) * | 1983-09-22 | 1991-01-01 | Digital Equipment Corporation | Memory subsystem |
-
1992
- 1992-02-26 JP JP4039817A patent/JPH0696599A/ja active Pending
-
1993
- 1993-02-17 EP EP93301137A patent/EP0558231A2/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4902671A (en) * | 1987-02-24 | 1990-02-20 | Kawatetsu Mining Co. Ltd. | Manufacturing method of conductive or superconductive thin film |
| US4842704A (en) * | 1987-07-29 | 1989-06-27 | Collins George J | Magnetron deposition of ceramic oxide-superconductor thin films |
| US7418637B2 (en) | 2003-08-07 | 2008-08-26 | International Business Machines Corporation | Methods and apparatus for testing integrated circuits |
| US7681095B2 (en) | 2003-08-07 | 2010-03-16 | International Business Machines Corporation | Methods and apparatus for testing integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0558231A3 (ja) | 1995-07-12 |
| EP0558231A2 (en) | 1993-09-01 |
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