KR100498448B1 - 데이터 버스 사이의 커플링을 최소화하는 동기식 반도체장치 및 방법 - Google Patents

데이터 버스 사이의 커플링을 최소화하는 동기식 반도체장치 및 방법 Download PDF

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Abstract

데이터 버스 사이의 커플링을 최소화하는 동기식 반도체 장치 및 방법이 개시된다. 둘 이상의 비트 구성 모드를 지원하는 본 발명의 동기식 반도체 장치는 제1 데이터 버스 및 제2 데이터 버스를 구비한다. 제1 데이터 버스는 제1 비트 구성 모드에서는 데이터 전송에 사용되지만 제1 비트 구성 모드 외의 다른 비트 구성 모드에서는 차폐선으로 사용되며, 제2 데이터 버스는 제1 비트 구성 모드와 제2 비트 구성 모드에서는 데이터 전송에 사용되지만, 제1 비트 구성 모드와 제2 비트 구성 모드 제외한 다른 비트 구성 모드에서는 다른 그룹의 데이터 버스를 차폐하는 데 사용된다. 그리고, 제1 데이터 버스와 상기 제2 데이터 버스는 번갈아 배치되는 것을 특징으로 한다. 본 발명에 의하면, 동종의 데이터 버스의 일부를 다른 데이터 버스를 차폐하는데 사용함으로써, 별도의 차폐선 없이 데이터 버스간의 커플링을 최소화할 수 있는 효과가 있다.

Description

데이터 버스 사이의 커플링을 최소화하는 동기식 반도체 장치 및 방법{Synchronous semiconductor device and Method for minimizing coupling between data bus}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히, 동기식 DRAM(Synchronous Dynamic Random Access Memory, 이하 SDRAM이라 함)에서 커플링(coupling) 방지를 위한 데이터 라인의 차폐(shielding)에 관한 것이다.
SDRAM의 동작 속도가 증가하고 집적도가 높아짐에 따라, 데이터 입출력 핀 수도 증가하는 추세이다. 한 번에 입출력되는 데이터량이 증가함에 따라, 데이터 전송을 위하여 내부적으로 구비되는 데이터 버스(data bus)의 수도 늘어나야 한다.
늘어나는 데이터 버스의 수 및 동작 속도의 증가로 인한 잡음의 증가 등으로 인하여 데이터 버스간 또는 데이터 버스와 다른 신호선과의 간섭도 증가하여, 이를 최소화하는 것이 SDRAM의 중요한 과제가 되고 있다.
종래의 SDRAM은 데이터 버스들간의 커플링으로 인한 오동작을 방지하기 위하여 데이터 버스 양옆으로 전원(접지 포함) 라인을 배치하여 데이터 버스를 차폐하기도 한다.
도 1은 종래 기술에 따른 SDRAM에서의 데이터 버스의 차폐를 나타내는 도면이다. 이를 참조하면, 차폐하고자 하는 데이터 버스(110)의 사이사이에 전원 전압 또는 접지 전압(VSS)과 연결되는 전원 라인(120)이 배치된다. 즉, 전원 라인(120)이 차폐선의 역할을 하여, 이웃하는 데이터 버스(110)간의 커플링을 방지한다.
그런데, SDRAM의 비트 구성이 증가할수록 데이터 버스 라인의 수가 많아져, 종래 기술에 따른 데이터 버스 차폐 방법을 사용하는 경우 레이아웃에 상당한 부담이 된다. 비트 구성이란 SDRAM에서 한번에 입출력되는 데이터 비트의 수를 말한다. 예를 들어 4비트를 병렬로 입출력하는 SDRAM의 비트 구성은 4이고, 8비트를 병렬로 입출력하는 경우에는 비트 구성이 8이다. 비트 구성은 일반적으로 X4, X8, X16 등으로 표시된다.
일반적으로 SDRAM은 다양한 비트 구성 모드로 동작 가능하게 설계되고 제조 후에 특정 비트 구성 모드로 설정되는 경우가 많다. 또한, SDRAM은 하나의 클럭 싸이클 동안에 하나의 데이터 핀당 한 비트의 데이터를 출력하는 싱글 데이터 레이트(Single Data Rate, 이하 SDR이라 함) 모드로 동작할 수도 있고, 하나의 클럭 싸이클 동안에 하나의 데이터 핀당 두 비트의 데이터를 출력하는 더블 데이터 레이트(Double Data Rate, 이하 DDR이라 함) 모드로 동작할 수도 있다.
DDR SDRAM의 경우 비트 구성이 X4이면, 8개의 데이터 버스 라인이 운용되고, X16이면 32 개의 데이터 버스 라인이 운용된다.
따라서, 도 1에 도시된 방법처럼, 데이터 버스를 차폐하려면, X4 모드인 경우 8개의 데이터 버스와 9개의 전원 라인이 필요하며, X16 모드에서는 32개의 데이터 버스 라인과 33개의 전원 라인이 필요하다. 따라서, 레이아웃 면적이 증가하는 문제점이 있다. 레이아웃 면적의 증가는 SDRAM 칩 크기의 증가를 초래한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 레이아웃 면적의 증가 없이 데이터 버스를 차폐함으로써, 데이터 버스간의 커플링을 방지하는 동기식 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 다른 기술적 과제는 레이아웃 면적의 증가 없이 데이터 버스를 차폐함으로써, 데이터 버스간의 커플링을 방지하는 동기식 반도체 장치의 데이터 버스 차폐 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면은 둘 이상의 비트 구성 모드를 지원하는 동기식 반도체 장치에 관한 것이다. 본 발명의 일면에 따른 동기식 반도체 장치는 제1 비트 구성 모드에서는 데이터 전송에 사용되지만 상기 제1 비트 구성 모드 외의 다른 비트 구성 모드에서는 데이터 전송에 사용되지 않는 제1 데이터 버스; 및 상기 제1 비트 구성 모드와 제2 비트 구성 모드에서는 데이터 전송에 사용되지만, 상기 제1 비트 구성 모드와 상기 제2 비트 구성 모드 제외한 다른 비트 구성 모드에서는 데이터 전송에 사용되지 않는 제2 데이터 버스로서, 상기 제1 데이터 버스에 평행하게 배치되는 상기 제2 데이터 버스를 구비하며, 상기 제1 데이터 버스와 상기 제2 데이터 버스는 번갈아 배치되는 것을 특징으로 한다.
바람직하기로는, 상기 동기식 반도체 장치는 상기 제1 비트 구성 모드, 제2 비트 구성 모드 및 제3 비트 구성 모드에서 데이터 전송에 사용되는 제3 데이터 버스로서, 상기 제1 데이터 버스 및 상기 제2 데이터 버스에 평행하게 배치되는 상기 제3 데이터 버스를 더 구비하며, 상기 제3 데이터 버스는 상기 제1 데이터 버스와 상기 제2 데이터 버스와 엇갈려 배치된다.
또한 바람직하기로는, 상기 제11 데이터 버스는 상기 제2 비트 구성 모드 및 상기 제3 비트 구성 모드에서 소정의 전원 전압에 전기적으로 연결되며, 제2 데이터 버스는 상기 제3 비트 구성 모드에서 소정의 전원 전압에 전기적으로 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면은 싱글 데이터 레이트 모드 및 더블 데이터 레이트 모드를 모두 지원하는 동기식 반도체 장치에 관한 것이다. 본 발명의 다른 일면에 따른 동기식 반도체 장치는 상기 더블 데이터 레이트 모드에서는 데이터 전송에 사용되지만, 상기 싱글 데이터 모드에서는 데이터 전송에 사용되지 않는 제1 데이터 버스; 및 상기 더블 데이터 레이트 모드와 상기 싱글 데이터 레이트 모드에서 데이터 전송에 사용되는 제2 데이터 버스로서, 상기 제1 데이터 버스에 평행하게 배치되는 상기 제2 데이터 버스를 구비하며, 상기 제1 데이터 버스와 상기 제2 데이터 버스는 번갈아 배치되는 것을 특징으로 한다.
바람직하기로는, 제1 데이터 버스는 상기 SDR 모드에서 소정의 전원 전압 또는 접지 전압에 전기적으로 연결된다.
상기 다른 기술적 과제를 달성하기 위한 본 발명은 제1 및 제2 모드를 포함하는 적어도 두 가지 모드를 지원하고, 상기 모드에 따라 운용되는 데이터 버스의 수가 달라지는 동기식 반도체 장치에서 상기 데이터 버스간의 커플링을 최소화하는 데이터 버스 차폐 방법에 관한 것이다. 본 발명의 동기식 반도체 장치의 데이터 버스 차폐 방법은 상기 제1 모드에서만 운용되는 상기 데이터 버스를 제1 데이터 버스로 분류하고, 상기 제1 및 제2 모드에서 운용되는 상기 데이터 버스를 제2 데이터 버스로 분류하는 단계; 상기 제1 데이터 버스와 제2 데이터 버스를 번갈아 배치하는 단계; 및 상기 제2 모드에서 상기 제1 데이터 버스를 소정의 전원 전압 또는 접지 전압에 전기적으로 연결하는 단계를 구비한다.
바람직하기로는, 상기 제1 모드는 더블 데이터 레이트 모드이고 상기 제2 모드는 싱글 데이터 레이트 모드이다.
또한 바람직하기로는, 상기 제1 모드는 소정의 제1 비트 구성 모드이고, 상기 제2 모드는 소정의 제2 비트 구성 모드이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 2는 본 발명의 일 실시예에 따른 SDRAM에서의 데이터 버스의 차폐를 나타내는 도면이다. 본 발명의 일 실시예에 따른 SDRAM은 세 가지 비트 구성 모드를 지원하는 메모리 장치로서, 제1, 제2 및 제3 데이터 버스(I, Ⅱ, Ⅲ)를 구비한다.
제1, 제2 및 제3 데이터 버스(I, Ⅱ, Ⅲ)는 모두 데이터 입출력 핀(미도시)으로부터 입력되는 데이터 및 데이터 입출력 핀으로 출력되는 데이터를 내부적으로 전송하는데 사용되는 동종의 신호 라인들이다.
제1 데이터 버스(I)는 제1 비트 구성 모드에서는 데이터 전송에 사용되지만 제1 비트 구성 모드 외의 다른 비트 구성 모드에서는 데이터 전송에 사용되지 않는다. 즉, 제1 데이터 버스(I)는 제1 비트 구성 모드에서만 데이터 전송에 사용된다.
제2 데이터 버스(Ⅱ)는 제1 비트 구성 모드와 제2 비트 구성 모드에서는 데이터 전송에 사용되지만, 제1 비트 구성 모드와 제2 비트 구성 모드를 제외한 다른 비트 구성 모드에서는 데이터 전송에 사용되지 않는다. 즉, 제2 데이터 버스(Ⅱ)는 제1 비트 구성 모드와 제2 비트 구성 모드에서만 데이터 전송에 사용된다.
제3 데이터 버스(Ⅲ)는 제1 비트 구성 모드, 제2 비트 구성 모드 및 제3 비트 구성 모드에서 데이터 전송에 사용된다.
제1, 제2 및 제3 데이터 버스(I, Ⅱ, Ⅲ)는 각각 하나의 버스 라인을 의미하는 것이 아니라 다수로 구성되는 버스 라인 그룹을 의미한다.
제1, 제2, 제3 데이터 버스(I, Ⅱ, Ⅲ)는 동일한 그룹의 데이터 버스끼리 이웃하지 않도록 번갈아 배치된다. 즉, 제1 데이터 버스(I)끼리, 제2 데이터 버스(Ⅱ)끼리 또는 제3 데이터 버스(Ⅲ)끼리 이웃하지 않도록 배치된다. 도 2에서는, 제1, 제2, 제1, 제3, 제1, 제2 데이터 버스(I,Ⅱ,Ⅲ,I,Ⅱ)의 순서대로 상호 평행하게 배치된다.
상기와 같이 제1, 제2, 제3 데이터 버스(I,Ⅱ,Ⅲ)를 엇갈려 배치함으로써, 특정 비트 구성 모드에서 사용되지 않는 데이터 버스는 다른 그룹의 데이터 버스를 차폐하는데 사용된다.
예를 들어, 제3 비트 구성 모드에서는 제3 데이터 버스(Ⅲ)만 데이터 전송에 사용되고, 제1 및 제2 데이터 버스(I,Ⅱ)는 데이터 전송에 사용되지 않는다. 이 때, 제1 및 제2 데이터 버스(I,Ⅱ)는 전원 전압이나 접지 전압(VSS)에 연결되어 제3 데이터 버스(Ⅲ)를 차폐하는데 사용된다.
제2 비트 구성 모드에서는 제2 및 제3 데이터 버스(Ⅱ,Ⅲ)만 데이터 전송에 사용되고, 제1 데이터 버스(I)는 데이터 전송에 사용되지 않는다. 이 때, 제1 데이터 버스(I)는 전원 전압이나 접지 전압(VSS)에 연결되어 제2 및 제3 데이터 버스(Ⅱ,Ⅲ)를 차폐하는 데 사용된다.
본 실시예에서는 제1 비트 구성은 X16, 제2 비트 구성은 X8 그리고 제3 비트 구성은 X4이다. 그러나, 비트 구성은 다양하게 변경될 수 있다. 또한 본 실시예에서는, 세 가지 비트 구성 모드가 지원되고 있으나 지원되는 비트 구성 모드의 수는 변경될 수 있다.
상기와 같이, 본 발명은 특정 비트 구성 모드에서 데이터 전송에 사용되지 않는 데이터 버스를 차폐선으로 이용하는 방법에 의하여, 별도의 차폐선을 구비하지 않고서도 데이터 버스간의 커플링을 효율적으로 줄일 수 있다. 특히, 데이터 버스와 같이 동종의 신호라인들이 복수 개 배열되는 경우에, 다른 신호라인을 이용하지 않고도 데이터 버스를 차폐할 수 있다.
도 3은 본 발명의 다른 실시예에 따른 SDRAM에서의 데이터 버스의 차폐를 나타내는 도면이다. 본 발명의 다른 실시예에 따른 SDRAM은 SDR 모드와 DDR 모드를 모두를 지원하는 메모리 장치로서, 제1 및 제2 데이터 버스(I,Ⅱ)를 구비한다.
제1 및 제2 데이터 버스(I,Ⅱ)는 모두 데이터 입출력 핀(미도시)으로부터 입력되는 데이터 및 데이터 입출력 핀으로 출력되는 데이터를 내부적으로 전송하는데 사용되는 동종의 신호 라인들이다.
제1 데이터 버스(I)는 DDR 모드에서는 데이터 전송에 사용되지만 SDR 모드에서는 데이터 전송에 사용되지 않는다. 그리고, 제2 데이터 버스(Ⅱ)는 DDR 모드와 SDR 모드에서 데이터 전송에 사용된다.
제1 및 제2 데이터 버스(I,Ⅱ)는 도 3에 도시된 것처럼, 동일한 그룹의 데이터 버스끼리 이웃하지 않도록 번갈아 배치된다. 즉, 제1 데이터 버스(I)끼리 또는 제2 데이터 버스(Ⅱ)끼리 이웃하지 않도록 배치된다.
상기와 같이 제1, 제2 데이터 버스(I,Ⅱ)를 번갈아 배치하여, SDR 모드에서 사용되지 않는 데이터 버스, 즉 제1 데이터 버스(I)는 다른 그룹의 데이터 버스를 차폐하는데 사용된다.
즉, SDR 모드에서는 제2 데이터 버스(Ⅱ)만 데이터 전송에 사용되고, 제1 데이터 버스(I)는 데이터 전송에 사용되지 않는다. 이 때, 제1 데이터 버스(I)는 전원 전압이나 접지 전압(VSS)에 연결되어 제2 데이터 버스(Ⅱ)를 차폐하는데 사용된다.
도 4는 제3 또는 도 4에 도시된 데이터 버스를 구비하는 SDRAM의 내부 구조를 개략적으로 나타내는 블록도이다. 이를 참조하면, SDRAM은 메모리 셀 어레이(310), 비트라인 센스앰프(320), 입력 버퍼(330), 출력 버퍼(340), 다수의 비트라인들(350) 및 데이터 버스(360)를 포함한다.
데이터 버스(360)는 제2 또는 도 3에 도시된 바와 같이, 본 발명의 차폐 방법에 의하여 배열되는 데이터 버스이다.
외부로부터 입력되는 데이터(DIN)는 입력 버퍼(330)로부터 데이터 버스(360), 비트라인 센스앰프(320) 및 비트라인(350)을 통하여 메모리 셀 어레이(310)의 특정 메모리 셀에 저장된다. 메모리 셀에 저장되어 있는 데이터는 비트라인(350), 비트라인 센스앰프(320), 데이터 버스(360) 및 출력 버퍼(340)를 통하여 외부 데이터(DOUT)로 출력된다.
본 발명에 따른 데이터 버스의 차폐 방법은 비트라인 센스앰프와 출력 버퍼 사이 또는 비트라인 센스앰프와 입력 버퍼 사이에서 데이터를 전송하는데 사용되는 데이터 버스(360)에 적용된다.
도 4에서는 상세하게 도시되지 않았지만, 비트라인 센스앰프(320)와 출력 버퍼(340) 사이의 경로 상에 증폭기, 드라이버 등이 구비될 수 있으며, 비트라인 센스앰프(320)와 입력 버퍼(330) 사이의 경로 상에도 드라이버, 멀티플렉서 등이 구비될 수 있다. 본 발명에 따른 데이터 버스의 차폐 방법은 비트라인 센스앰프(320)와 출력 버퍼(340) 사이 또는/및 비트라인 센스앰프(320)와 입력 버퍼(330) 사이에서 부분적으로 또는 전체적으로 적용될 수 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 동종의 데이터 버스의 일부를 다른 데이터 버스를 차폐하는데 사용함으로써, 별도의 차폐선 없이 데이터 버스간의 커플링을 최소화할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래 기술에 따른 SDRAM에서의 데이터 버스의 차폐를 나타내는 도면이다.
도 2는 본 발명의 일 실시예에 따른 SDRAM에서의 데이터 버스의 차폐를 나타내는 도면이다.
도 3은 본 발명의 다른 일 실시예에 따른 SDRAM에서의 데이터 버스의 차폐를 나타내는 도면이다.
도 4는 제3 또는 도 4에 도시된 데이터 버스를 구비하는 SDRAM의 내부 구조를 개략적으로 나타내는 블록도이다.

Claims (12)

  1. 둘 이상의 비트 구성 모드를 지원하는 동기식 반도체 장치에 있어서,
    제1 비트 구성 모드에서는 데이터 전송에 사용되지만 상기 제1 비트 구성 모드 외의 다른 비트 구성 모드에서는 데이터 전송에 사용되지 않는 제1 데이터 버스; 및
    상기 제1 비트 구성 모드와 제2 비트 구성 모드에서는 데이터 전송에 사용되지만, 상기 제1 비트 구성 모드와 상기 제2 비트 구성 모드 제외한 다른 비트 구성 모드에서는 데이터 전송에 사용되지 않는 제2 데이터 버스로서, 상기 제1 데이터 버스에 평행하게 배치되는 상기 제2 데이터 버스를 구비하며,
    상기 제1 데이터 버스와 상기 제2 데이터 버스는 번갈아 배치되는 것을 특징으로 하는 동기식 반도체 장치.
  2. 제 1항에 있어서,
    상기 동기식 반도체 장치는
    상기 제1 비트 구성 모드, 제2 비트 구성 모드 및 제3 비트 구성 모드에서 데이터 전송에 사용되는 제3 데이터 버스로서, 상기 제1 데이터 버스 및 상기 제2 데이터 버스에 평행하게 배치되는 상기 제3 데이터 버스를 더 구비하며,
    상기 제3 데이터 버스는 상기 제1 데이터 버스와 상기 제2 데이터 버스와 엇갈려 배치되는 것을 특징으로 하는 동기식 반도체 장치.
  3. 제 2항에 있어서,
    상기 제3 비트 구성은 ×N(N은 2 이상의 자연수)이고, 상기 제2 비트 구성은 ×2N이며, 상기 제1 비트 구성은 ×4N인 것을 특징으로 하는 동기식 반도체 장치.
  4. 제 2항에 있어서,
    제1 데이터 버스는 상기 제2 비트 구성 모드 및 상기 제3 비트 구성 모드에서 소정의 전원 전압에 전기적으로 연결되며,
    제2 데이터 버스는 상기 제3 비트 구성 모드에서 소정의 전원 전압에 전기적으로 연결되는 것을 특징으로 하는 동기식 반도체 장치.
  5. 제 4항에 있어서, 상기 전원 전압은
    접지 전압인 것을 특징으로 하는 동기식 반도체 장치.
  6. 제 2항에 있어서, 상기 제1, 제2 및 제3 데이터 버스는
    비트라인 센스앰프에서 출력 버퍼 사이, 또는 비트라인 센스앰프에서 입력 버퍼 사이에 배치되는 것을 특징으로 하는 동기식 반도체 장치.
  7. 싱글 데이터 레이트 모드 및 더블 데이터 레이트 모드를 모두 지원하는 동기식 반도체 장치에 있어서,
    상기 더블 데이터 레이트 모드에서는 데이터 전송에 사용되지만, 상기 싱글 데이터 모드에서는 데이터 전송에 사용되지 않는 제1 데이터 버스; 및
    상기 더블 데이터 레이트 모드와 상기 싱글 데이터 레이트 모드에서 데이터 전송에 사용되는 제2 데이터 버스로서, 상기 제1 데이터 버스에 평행하게 배치되는 상기 제2 데이터 버스를 구비하며,
    상기 제1 데이터 버스와 상기 제2 데이터 버스는 번갈아 배치되는 것을 특징으로 하는 동기식 반도체 장치.
  8. 제 7항에 있어서, 제1 데이터 버스는 상기 싱글 데이터 레이트 모드에서 소정의 전원 전압 또는 접지 전압에 전기적으로 연결되는 것을 특징으로 하는 동기식 반도체 장치.
  9. 제 7항에 있어서, 상기 제1 및 제2 데이터 버스는
    비트라인 센스앰프에서 출력 버퍼 사이 또는 비트라인 센스앰프에서 입력 버퍼 사이에 배치되는 것을 특징으로 하는 동기식 반도체 장치.
  10. 제1 및 제2 모드를 포함하는 적어도 두 가지 모드를 지원하고, 상기 모드에 따라 운용되는 데이터 버스의 수가 달라지는 동기식 반도체 장치에서 상기 데이터 버스간의 커플링을 최소화하는 데이터 버스 차폐 방법에 있어서,
    상기 제1 모드에서만 운용되는 상기 데이터 버스를 제1 데이터 버스로 분류하고, 상기 제1 및 제2 모드에서 운용되는 상기 데이터 버스를 제2 데이터 버스로 분류하는 단계;
    상기 제1 데이터 버스와 제2 데이터 버스를 번갈아 배치하는 단계; 및
    상기 제2 모드에서 상기 제1 데이터 버스를 소정의 전원 전압 또는 접지 전압에 전기적으로 연결하는 단계를 구비하는 동기식 반도체 장치의 데이터 버스의 차폐 방법.
  11. 제 10항에 있어서,
    상기 제1 모드는 더블 데이터 레이트 모드이고 상기 제2 모드는 싱글 데이터 레이트 모드인 것을 특징으로 하는 동기식 반도체 장치의 데이터 버스의 차폐 방법.
  12. 제 10항에 있어서,
    상기 제1 모드는 소정의 제1 비트 구성 모드이고, 상기 제2 모드는 소정의 제2 비트 구성 모드인 것을 특징으로 하는 동기식 반도체 장치의 데이터 버스의 차폐 방법.
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