JP3781819B2 - 三重ポートを有する半導体メモリ装置 - Google Patents
三重ポートを有する半導体メモリ装置 Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000011295 pitch Substances 0.000 description 5
- 101100268078 Mus musculus Zbtb24 gene Proteins 0.000 description 4
- 101100335694 Oryza sativa subsp. japonica G1L6 gene Proteins 0.000 description 4
- 238000003491 array Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C11/409—Read-write [R-W] circuits
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- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/408—Address circuits
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に三重ポートを有するＤＲＡＭメモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、セルアレイの形成されるセルアレイ部と、入出力端子とセルアレイ部を連結させるための制御回路の形成される周辺回路部とに大別される。
最近、ＤＲＡＭのセルアレイ部の高集積化によりチップの面積においてセルアレイ部の占める比率は徐々に大きくなる。よって、チップの製造コストを低減するためにセルアレイ部の面積を減らすことが製造業者の一番の関心事である。
【０００３】
セルアレイ部の面積を減らす基本的な方法はビットラインのピッチを減らすことである。ビットラインのピッチの縮小と共に、縮小されたビットラインのピッチに対応するようにビットライン感知増幅器、列選択ゲート及びランダムアクセス入出力部を精密に配置することも重要である。
ビットライン感知増幅器、列選択ゲート及びランダムアクセス入出力部を具現するレイアウトの幅（ビットラインとビットラインとの間隔）がビットラインピッチにより限られるので、結果的にビットラインの長手方向に前記レイアウトが伸びなければならない。よって、セルアレイブロックの前半の列ビットラインはセルアレイブロックの左側から出、セルアレイブロックの残り半分の列ビットラインはセルアレイブロックの右側から出るようにするスタガリング（Staggering) 構造を用いると、一つのビットラインに当たる感知増幅器、列選択ゲート及びランダムアクセス入出力部を二つのビットラインピッチの間で具現できるようになるので、前記レイアウトの長手方向に伸びることを防止してチップの面積を減らすことができる。
【０００４】
三重ポートを有するＤＲＡＭにおいては一つのビットラインにビットライン感知増幅部、第１シリアルアクセルメモリ部、第２シリアルアクセスメモリ部、ビットマスクレジスタ部、第１シリアルアクセス入出力部、第２シリアルアクセス入出力部、ビットマスクレジスタ入出力部及びランダムアクセス入出力部などが連結されるので、スタガリング構造で構成しなければチップの面積の縮小が不可能になる。
【０００５】
スタガリング構造においては、隣接するセルアレイブロックが同一な入出力ラインを用いる場合と相異なる入出力ラインを用いる場合がある。同一な入出力ラインを用いる場合には入出力部を共に使用し得るが、他の入出力ラインを用いる場合には各ブロックごとに他の入出力ラインを用いるための別途の入出力部が存在する。
【０００６】
ランダムアクセス入出力部のみ存在する通常のＤＲＡＭでは複数の入出力部を用いてもチップの面積の増加に大きな影響は与えないが、三重ポートのＤＲＡＭにおいては入出力部の複雑な構成により大面積を占めるので、複数の入出力部を用いるとチップ面積の増加に大きな影響を及ぼす。
図１及び図２は従来の三重ポートを有するＤＲＡＭの構成を説明するための図面である。
【０００７】
図１は八つのセルアレイブロック（Ｂ０〜Ｂ７）を有するセルアレイ部１０と周辺回路部の四つの読出し／書込み制御回路部２０が入出力ライン３０を通して連結されていることを示す。
セルアレイ部１０の各セルアレイブロック（Ｂ０〜Ｂ７）の半分の列は各セルアレイブロック（Ｂ０〜Ｂ７）の左側の入出力部（ＳＳＡＭあるいはＣＳＡＭ）に連結され、残り半分の列は各セルアレイブロック（Ｂ０〜Ｂ７）の右側の入出力部（ＳＳＡＭあるいはＣＳＡＭ）に連結される。
【０００８】
かつ、各セルアレイブロック（Ｂ０〜Ｂ７）内の全ての列は同一Ｉ／Ｏラインを用いる（例えば、Ｂ０ブロックはＩ／Ｏ ０ラインのみを用い、Ｂ２はＩ／Ｏ１ラインのみを用いる）。同一Ｉ／Ｏラインを用いるセルアレイブロック（Ｂ０とＢ１，Ｂ２とＢ３，Ｂ４とＢ５，Ｂ６とＢ７）の間には６６０μｍの共通入出力部ＣＳＡＭが存在し、相異なるＩ／Ｏ ラインを用いるセルアレイブロック（Ｂ１とＢ２，Ｂ３とＢ４，Ｂ５とＢ６）の間には５８０μｍの幅を有する二つのシングル入出力部ＳＳＡＭが存在する。
【０００９】
前記シングル及び共通入出力部（ＳＳＡＭ及びＣＳＡＭ）は入出力ライン３０を通して読出し／書込み周辺回路部２０に連結される。
図２は従来の三重ポートを有する１メガＤＲＡＭの相異なる入出力ラインを用いるセルアレイブロック、例えばＢ１とＢ２との間のシング入出力部ＳＳＡＭを示す。
【００１０】
シング入出力部ＳＳＡＭは、８５０μｍの１２８Ｋセルアレイブロック（Ｂ１及びＢ２）と８０μｍの感知増幅部（ＳＡ）、１３０μｍの第１シリアルアクセスメモリ部（ＳＡＭ１）、３０μｍの第１シリアルアクセス入出力部（ＳＡＭ１Ｉ／Ｏ）、３０μｍのランダムアクセス入出力部（ＲＡＭ Ｉ／Ｏ）、３０μｍのビットマスクレジスタ入出力部（ＢＭＲ Ｉ／Ｏ）、１２０μｍのビットマスクレジスタ部（ＢＭＲ）、１３０μｍの第２シリアルアクセスメモリ部（ＳＡＭ２）及び３０μｍの第２シリアルアクセス入出力部（ＳＡＭ２ Ｉ／Ｏ）の順序に連結されている。
【００１１】
しだかって、八つのセルアレイブロック、四つの共通入出力部及び八つのシング入出力部から構成されたセルアレイ部１０の横方向（図１参照）の大きさは次の通りである。
（８５０×８）＋（６６０×４）＋（５８０×８）＝１４，０８０μｍ
ここで、（８５０×８）は８５０μｍ大きさの八つのセルアレイブロックが占める総大きさであり、（６６０×４）は６６０μｍ大きさの四つの共通入力部ＣＳＡＭが占める総大きさであり、（５８０×８）は５８０μｍ大きさの八つのシング入出力部ＳＳＡＭが占める総大きさを示す。
【００１２】
即ち、従来の三重ポートＤＲＡＭの場合には、相異なる入出力ラインを用いるセルアレイブロック、例えばＢ１とＢ２との間には二つのシングル入出力部ＳＳＡＭを配置しなければならない。これは、セルアレイ部の大きさを拡大させる原因となり、結果的にチップのサイズを大きくしてチップの製造に高コストをもたらす。
【００１３】
【発明が解決しようとする課題】
本発明の目的はセルアレイ部の面積を減らしてチップのコストを低減する三重ポートを有する半導体メモリ装置を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するために本発明の半導体メモリ装置は、Ｍ／２列×Ｎ行のダミーセルアレイを有する外側のＭ列×Ｎ行のセルアレイブロックと、前記外側のＭ列×Ｎ行のセルアレイブロックの間に位置する内側のＭ列×Ｎ行のセルアレイブロックと、互いに隣接する一対の前記Ｍ列×Ｎ行のセルアレイブロックの間にそれぞれ配置され、前記Ｍ列×Ｎ行のセルアレイブロックのＭ／２列に連結されるＭ／２列のデータビットを有する共通入出力部とを備えることを特徴とする。
【００１５】
この際、互いに隣接する一対の前記共通入出力部にそれぞれ連結される入出力ラインと、前記入出力ラインにそれぞれ連結される制御回路部とをさらに備えることが望ましく、前記Ｍ／２列×Ｎ行のダミーセルアレイのビットラインはビットラインイクオライズレベルに固定されることが望ましい。
また、前記各共通入出力部は、前記一対のＭ列×Ｎ行のセルアレイフロックのうちいずれか一つのセルアレイブロックのＭ／２列に連結された第１感知増幅器及び第１ブロック選択ゲート部と、前記第１感知増幅器及び第１ブロック選択ゲート部に隣接した第１シリアルアクセスメモリ部と、前記第１シリアルアクセスメモリ部に隣接した第１シリアルアクセス入出力部と、前記第１シリアルアクセス入出力部に隣接したランダムアクセス入出力部と、前記ランダムアクセス入出力部に隣接したビットマスクレジスタ入出力部と、前記ビットマスクレジスタ入出力部に隣接したビットマスクレジスタ部と、前記ビットマスクレジスタ部に隣接した第２シリアルアクセスメモリ部と、前記一対のＭ列×Ｎ行のセルアレイブロックのうち他の一つのセルアレイブロックのＭ／２列に連結された第２感知増幅器及び第２ブロック選択ゲート部と、前記第２感知増幅器及び第２ブロック選択ゲート部と前記第２シリアルアクセスメモリ部との間に介された第２シリアルアクセス入出力部とを備えることが望ましい。
【００１６】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
図３による三重ポートを有するＤＲＡＭは、Ｍ／２列×Ｎ行のダミーセルアレイ６０を有する外側のＭ列×Ｎ行のセルアレイブロック（Ｂ０，Ｂ８）と、前記外側のＭ列×Ｎ行のセルアレイブロック（Ｂ０，Ｂ８）の間に位置する内側のＭ列×Ｎ行のセルアレイブロック（Ｂ１〜Ｂ７）と、相互隣接する一対の前記Ｍ列×Ｎ行のセルアレイブロック（Ｂ０とＢ１，Ｂ１とＢ２，Ｂ２とＢ３，Ｂ３とＢ４，Ｂ４とＢ５，Ｂ５とＢ６，Ｂ６とＢ７，Ｂ７とＢ８）の間に配置され、前記Ｍ列×Ｎ行のセルアレイブロック（Ｂ０〜Ｂ８）の各Ｍ／２列に連結されるＭ／２列のデータビットを有する共通入出力部（ＣＳＡＭ）と、同一Ｉ／Ｏライン（例えば、Ｉ／Ｏ ０，Ｉ／Ｏ １，Ｉ／Ｏ ２又はＩ／Ｏ ３）を用いる一対の共通入出力部（ＣＳＡＭ）にそれぞれ連結される入出力ライン３０と、前記入出力ライン３０にそれぞれ連結する読出し／書込み制御回路２０とより構成される。
【００１７】
即ち、Ｂ０ブロックはダミーセルアレイ６０とＩ／Ｏ ０ラインを用いるセルアレイより構成され、Ｂ１ブロックはＩ／Ｏ ０ラインのみを用いるセルアレイより構成され、Ｂ２ブロックはＩ／Ｏ ０ラインを用いるセルアレイとＩ／０ １ラインを用いるセルアレイより構成され、Ｂ３ブロックはＩ／Ｏ １ラインのみを用いるセルアレイより構成され、Ｂ４ブロックはＩ／Ｏ １ラインを用いるセルアレイとＩ／Ｏ ２ラインを用いるセルアレイより構成され、Ｂ５ブロックはＩ／Ｏ ２ラインのみを用いるセルアレイより構成され、Ｂ６ブロックはＩ／Ｏ ２ラインを用いるセルアレイとＩ／Ｏ ３ラインを用いるセルアレイより構成され、Ｂ７ブロックはＩ／Ｏ ３ラインのみを用いるセルアレイより構成され、Ｂ８ブロックはダミーセルアレイ６０とＩ／Ｏ ３ラインを用いるセルアレイより構成される。
【００１８】
したがって、隣接する三つのセルアレイブロック（例えば、Ｂ０，Ｂ１，Ｂ２）には同一Ｉ／Ｏライン（例えば、Ｉ／Ｏ ０）を用いるセルアレイが配置される。このようなセルアレイの配置によれば、セルアレイブロックの間に一つの共通入出力部ＣＳＡＭのみを用いることができる。
この際、Ｍ／２列×Ｎ行のダミーセルアレイ６０を有する外側のセルアレイブロック（Ｂ０及びＢ８）のＭ／２列のビットラインはビットラインイクオライズレベルに固定される。
【００１９】
図４は各共通入出力部ＣＳＡＭを示したものであり、これは複数のＭ列×Ｎ行のセルアレイブロック（Ｂ０〜Ｂ８）のうち奇数のセルアレイブロック（Ｂ１，Ｂ３，Ｂ５，Ｂ７）のＭ／２列に連結された第１感知増幅器及び第１ブロック選択ゲート部（ＳＡ１／ＢＳＧ１）、前記第１感知増幅器及び第１ブロック選択ゲート部（ＳＡ１／ＢＳＧ１）に隣接する第１シリアルアクセスメモリ部（ＳＡＭ１）、前記第１シリアルアクセスメモリ部（ＳＡＭ１）に隣接する第１シリアルアクセス入出力部（ＳＡＭ１ Ｉ／Ｏ）、前記第１シリアルアクセス入出力部（ＳＡＭ１ Ｉ／Ｏ）に隣接するランダムアクセス入出力部（ＲＡＭ Ｉ／Ｏ）、前記ランダムアクセス入出力部（ＲＡＭ Ｉ／Ｏ）に隣接するビットマスクレジスタ入出力部（ＢＭＲ Ｉ／Ｏ）、前記ビットマスクレジスタ入出力部（ＢＭＲＩ／Ｏ）に隣接するビットマスクレジスタ部（ＢＭＲ）、前記ビットマスクレジスタ部（ＢＭＲ）に隣接する第２シリアルアクセスメモリ部（ＳＡＭ２）、偶数のセルアレイブロック（Ｂ０，Ｂ２，Ｂ４，Ｂ６，Ｂ８）のＭ／２列に連結された第２感知増幅器及び第２ブロック選択ゲート部（ＳＡ２／ＢＳＧ２）、前記第２感知増幅器及び第２ブロック選択ゲート部（ＳＡ２／ＢＳＧ２）と前記第２シリアルアクセスメモリ部ＳＡＭ２との間に介された第２シリアルアクセス入出力部ＳＡＭ２ Ｉ／Ｏとを含む。
【００２０】
偶数番のセルアレイブロック（Ｂ０，Ｂ２，Ｂ４，Ｂ６，Ｂ８）あるいは奇数のセルアレイブロック（Ｂ１，Ｂ３，Ｂ５，Ｂ７）の選択は行アドレス信号の最上位ビット（行−ＭＳＢ）により決められ、上部ビットライン（Ｌ１，Ｌ３，Ｌ５，Ｌ７）又は下部ビットライン（Ｌ０，Ｌ２，Ｌ４，Ｌ６）の選択は列アドレス信号の最上位ビット（列−ＭＳＢ）により決められる。
【００２１】
行及び列アドレス信号による各選択動作を整理ずれば、次の表１のようになる。
【００２２】
【表１】
【００２３】
行アドレス信号の最上位ビットがロー（行−ＭＳＢ；Ｌ）の場合、偶数番目のセルアレイブロック（Ｂ０，Ｂ２，Ｂ４，Ｂ６，Ｂ８）が選択されてこれと連結された第１感知増幅器及び第１フロック選択ゲート部（ＳＡ１／ＢＳＧ１）は開き、選択されない奇数のセルアレイブロック（Ｂ１，Ｂ３，Ｂ５，Ｂ７）と連結された第２感知増幅器及び第２ブロック選択ゲート部（ＳＡ２／ＢＳＧ２）は閉じる。したがって、偶数番目のセルアレイブロック（Ｂ０，Ｂ２，Ｂ４，Ｂ６，Ｂ８）が共通入出力部ＣＳＡＭと連結される。
【００２４】
反面、行アドレス信号の最上位ビットがハイ（行−ＭＳＢ；Ｈ）の場合は、奇数番のセルアレイブロック（Ｂ１，Ｂ３，Ｂ５，Ｂ７）が選択されてこれと連結された第２感知増幅器及び第２ブロック選択ゲート部（ＳＡ２／ＢＳＧ２）は開き、選択されない偶数番目のセルアレイブロック（Ｂ０，Ｂ２，Ｂ４，Ｂ６）と連結された第１感知増幅器及び第１ブロック選択ゲート部（ＳＡ１／ＢＳＧ１）は閉じる。したがって、奇数のセルアレイブロック（Ｂ１，Ｂ３，Ｂ５，Ｂ７）が共通入出力部（ＣＳＡＭ）と連結される。
【００２５】
したがって、九つのセルアレイブロックと九つの共通入出力部から構成された本発明によるセルアレイ部１０の横方向（図１参照）の大きさは次の通りである。
（８５０×９）＋（６６０×８）＝１２，９３０μｍ
よって、従来の三重ポートＤＲＡＭのセルアレイ部と本発明のセルアレイ部の大きさを比べると、
１４，０８０−１２，９３０＝１，１５０μｍ
１，１５０／１４，０８０＝０．０８２
なので、全体的にチップのサイズを８．２％程度減らす効果が得られる。
【００２６】
前述した比較例としては１メガＤＲＡＭを挙げて説明した。したがって、集積度が大きくなるほど、本発明の効果はさらに向上される。例えば、２メガＤＲＡＭの場合には約１１％程度を縮小させることができる。
【００２７】
【発明の効果】
したがって、本発明によれば、セルアレイ部において入出力部の占める面積を最小化することによりセルアレイ部の面積を縮小させ得る。
【図面の簡単な説明】
【図１】従来の三重ポートＤＲＡＭのセルアレイ部の全体の構成を示す。
【図２】従来の三重ポートＤＲＡＭのセルアレイ部の一対のセルアレイブロックとシングルシリアルアクセスメモリの構成を示す。
【図３】本発明による三重ポートＤＲＡＭのセルアレイ部の全体の構成を示す。
【図４】本発明による三重ポートＤＲＡＭのセルアレイ部の一対のセルアレイブロックと共通シリアルアクセスメモリの構成を示す。
【符号の説明】
１０ セルアレイ部
２０ 読出し／書込み制御回路
３０ 入出力ライン
６０ ダミーセルアレィ
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に三重ポートを有するＤＲＡＭメモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置は、セルアレイの形成されるセルアレイ部と、入出力端子とセルアレイ部を連結させるための制御回路の形成される周辺回路部とに大別される。
最近、ＤＲＡＭのセルアレイ部の高集積化によりチップの面積においてセルアレイ部の占める比率は徐々に大きくなる。よって、チップの製造コストを低減するためにセルアレイ部の面積を減らすことが製造業者の一番の関心事である。
【０００３】
セルアレイ部の面積を減らす基本的な方法はビットラインのピッチを減らすことである。ビットラインのピッチの縮小と共に、縮小されたビットラインのピッチに対応するようにビットライン感知増幅器、列選択ゲート及びランダムアクセス入出力部を精密に配置することも重要である。
ビットライン感知増幅器、列選択ゲート及びランダムアクセス入出力部を具現するレイアウトの幅（ビットラインとビットラインとの間隔）がビットラインピッチにより限られるので、結果的にビットラインの長手方向に前記レイアウトが伸びなければならない。よって、セルアレイブロックの前半の列ビットラインはセルアレイブロックの左側から出、セルアレイブロックの残り半分の列ビットラインはセルアレイブロックの右側から出るようにするスタガリング（Staggering) 構造を用いると、一つのビットラインに当たる感知増幅器、列選択ゲート及びランダムアクセス入出力部を二つのビットラインピッチの間で具現できるようになるので、前記レイアウトの長手方向に伸びることを防止してチップの面積を減らすことができる。
【０００４】
三重ポートを有するＤＲＡＭにおいては一つのビットラインにビットライン感知増幅部、第１シリアルアクセルメモリ部、第２シリアルアクセスメモリ部、ビットマスクレジスタ部、第１シリアルアクセス入出力部、第２シリアルアクセス入出力部、ビットマスクレジスタ入出力部及びランダムアクセス入出力部などが連結されるので、スタガリング構造で構成しなければチップの面積の縮小が不可能になる。
【０００５】
スタガリング構造においては、隣接するセルアレイブロックが同一な入出力ラインを用いる場合と相異なる入出力ラインを用いる場合がある。同一な入出力ラインを用いる場合には入出力部を共に使用し得るが、他の入出力ラインを用いる場合には各ブロックごとに他の入出力ラインを用いるための別途の入出力部が存在する。
【０００６】
ランダムアクセス入出力部のみ存在する通常のＤＲＡＭでは複数の入出力部を用いてもチップの面積の増加に大きな影響は与えないが、三重ポートのＤＲＡＭにおいては入出力部の複雑な構成により大面積を占めるので、複数の入出力部を用いるとチップ面積の増加に大きな影響を及ぼす。
図１及び図２は従来の三重ポートを有するＤＲＡＭの構成を説明するための図面である。
【０００７】
図１は八つのセルアレイブロック（Ｂ０〜Ｂ７）を有するセルアレイ部１０と周辺回路部の四つの読出し／書込み制御回路部２０が入出力ライン３０を通して連結されていることを示す。
セルアレイ部１０の各セルアレイブロック（Ｂ０〜Ｂ７）の半分の列は各セルアレイブロック（Ｂ０〜Ｂ７）の左側の入出力部（ＳＳＡＭあるいはＣＳＡＭ）に連結され、残り半分の列は各セルアレイブロック（Ｂ０〜Ｂ７）の右側の入出力部（ＳＳＡＭあるいはＣＳＡＭ）に連結される。
【０００８】
かつ、各セルアレイブロック（Ｂ０〜Ｂ７）内の全ての列は同一Ｉ／Ｏラインを用いる（例えば、Ｂ０ブロックはＩ／Ｏ ０ラインのみを用い、Ｂ２はＩ／Ｏ１ラインのみを用いる）。同一Ｉ／Ｏラインを用いるセルアレイブロック（Ｂ０とＢ１，Ｂ２とＢ３，Ｂ４とＢ５，Ｂ６とＢ７）の間には６６０μｍの共通入出力部ＣＳＡＭが存在し、相異なるＩ／Ｏ ラインを用いるセルアレイブロック（Ｂ１とＢ２，Ｂ３とＢ４，Ｂ５とＢ６）の間には５８０μｍの幅を有する二つのシングル入出力部ＳＳＡＭが存在する。
【０００９】
前記シングル及び共通入出力部（ＳＳＡＭ及びＣＳＡＭ）は入出力ライン３０を通して読出し／書込み周辺回路部２０に連結される。
図２は従来の三重ポートを有する１メガＤＲＡＭの相異なる入出力ラインを用いるセルアレイブロック、例えばＢ１とＢ２との間のシング入出力部ＳＳＡＭを示す。
【００１０】
シング入出力部ＳＳＡＭは、８５０μｍの１２８Ｋセルアレイブロック（Ｂ１及びＢ２）と８０μｍの感知増幅部（ＳＡ）、１３０μｍの第１シリアルアクセスメモリ部（ＳＡＭ１）、３０μｍの第１シリアルアクセス入出力部（ＳＡＭ１Ｉ／Ｏ）、３０μｍのランダムアクセス入出力部（ＲＡＭ Ｉ／Ｏ）、３０μｍのビットマスクレジスタ入出力部（ＢＭＲ Ｉ／Ｏ）、１２０μｍのビットマスクレジスタ部（ＢＭＲ）、１３０μｍの第２シリアルアクセスメモリ部（ＳＡＭ２）及び３０μｍの第２シリアルアクセス入出力部（ＳＡＭ２ Ｉ／Ｏ）の順序に連結されている。
【００１１】
しだかって、八つのセルアレイブロック、四つの共通入出力部及び八つのシング入出力部から構成されたセルアレイ部１０の横方向（図１参照）の大きさは次の通りである。
（８５０×８）＋（６６０×４）＋（５８０×８）＝１４，０８０μｍ
ここで、（８５０×８）は８５０μｍ大きさの八つのセルアレイブロックが占める総大きさであり、（６６０×４）は６６０μｍ大きさの四つの共通入力部ＣＳＡＭが占める総大きさであり、（５８０×８）は５８０μｍ大きさの八つのシング入出力部ＳＳＡＭが占める総大きさを示す。
【００１２】
即ち、従来の三重ポートＤＲＡＭの場合には、相異なる入出力ラインを用いるセルアレイブロック、例えばＢ１とＢ２との間には二つのシングル入出力部ＳＳＡＭを配置しなければならない。これは、セルアレイ部の大きさを拡大させる原因となり、結果的にチップのサイズを大きくしてチップの製造に高コストをもたらす。
【００１３】
【発明が解決しようとする課題】
本発明の目的はセルアレイ部の面積を減らしてチップのコストを低減する三重ポートを有する半導体メモリ装置を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するために本発明の半導体メモリ装置は、Ｍ／２列×Ｎ行のダミーセルアレイを有する外側のＭ列×Ｎ行のセルアレイブロックと、前記外側のＭ列×Ｎ行のセルアレイブロックの間に位置する内側のＭ列×Ｎ行のセルアレイブロックと、互いに隣接する一対の前記Ｍ列×Ｎ行のセルアレイブロックの間にそれぞれ配置され、前記Ｍ列×Ｎ行のセルアレイブロックのＭ／２列に連結されるＭ／２列のデータビットを有する共通入出力部とを備えることを特徴とする。
【００１５】
この際、互いに隣接する一対の前記共通入出力部にそれぞれ連結される入出力ラインと、前記入出力ラインにそれぞれ連結される制御回路部とをさらに備えることが望ましく、前記Ｍ／２列×Ｎ行のダミーセルアレイのビットラインはビットラインイクオライズレベルに固定されることが望ましい。
また、前記各共通入出力部は、前記一対のＭ列×Ｎ行のセルアレイフロックのうちいずれか一つのセルアレイブロックのＭ／２列に連結された第１感知増幅器及び第１ブロック選択ゲート部と、前記第１感知増幅器及び第１ブロック選択ゲート部に隣接した第１シリアルアクセスメモリ部と、前記第１シリアルアクセスメモリ部に隣接した第１シリアルアクセス入出力部と、前記第１シリアルアクセス入出力部に隣接したランダムアクセス入出力部と、前記ランダムアクセス入出力部に隣接したビットマスクレジスタ入出力部と、前記ビットマスクレジスタ入出力部に隣接したビットマスクレジスタ部と、前記ビットマスクレジスタ部に隣接した第２シリアルアクセスメモリ部と、前記一対のＭ列×Ｎ行のセルアレイブロックのうち他の一つのセルアレイブロックのＭ／２列に連結された第２感知増幅器及び第２ブロック選択ゲート部と、前記第２感知増幅器及び第２ブロック選択ゲート部と前記第２シリアルアクセスメモリ部との間に介された第２シリアルアクセス入出力部とを備えることが望ましい。
【００１６】
【発明の実施の形態】
以下、添付した図面に基づき本発明を詳細に説明する。
図３による三重ポートを有するＤＲＡＭは、Ｍ／２列×Ｎ行のダミーセルアレイ６０を有する外側のＭ列×Ｎ行のセルアレイブロック（Ｂ０，Ｂ８）と、前記外側のＭ列×Ｎ行のセルアレイブロック（Ｂ０，Ｂ８）の間に位置する内側のＭ列×Ｎ行のセルアレイブロック（Ｂ１〜Ｂ７）と、相互隣接する一対の前記Ｍ列×Ｎ行のセルアレイブロック（Ｂ０とＢ１，Ｂ１とＢ２，Ｂ２とＢ３，Ｂ３とＢ４，Ｂ４とＢ５，Ｂ５とＢ６，Ｂ６とＢ７，Ｂ７とＢ８）の間に配置され、前記Ｍ列×Ｎ行のセルアレイブロック（Ｂ０〜Ｂ８）の各Ｍ／２列に連結されるＭ／２列のデータビットを有する共通入出力部（ＣＳＡＭ）と、同一Ｉ／Ｏライン（例えば、Ｉ／Ｏ ０，Ｉ／Ｏ １，Ｉ／Ｏ ２又はＩ／Ｏ ３）を用いる一対の共通入出力部（ＣＳＡＭ）にそれぞれ連結される入出力ライン３０と、前記入出力ライン３０にそれぞれ連結する読出し／書込み制御回路２０とより構成される。
【００１７】
即ち、Ｂ０ブロックはダミーセルアレイ６０とＩ／Ｏ ０ラインを用いるセルアレイより構成され、Ｂ１ブロックはＩ／Ｏ ０ラインのみを用いるセルアレイより構成され、Ｂ２ブロックはＩ／Ｏ ０ラインを用いるセルアレイとＩ／０ １ラインを用いるセルアレイより構成され、Ｂ３ブロックはＩ／Ｏ １ラインのみを用いるセルアレイより構成され、Ｂ４ブロックはＩ／Ｏ １ラインを用いるセルアレイとＩ／Ｏ ２ラインを用いるセルアレイより構成され、Ｂ５ブロックはＩ／Ｏ ２ラインのみを用いるセルアレイより構成され、Ｂ６ブロックはＩ／Ｏ ２ラインを用いるセルアレイとＩ／Ｏ ３ラインを用いるセルアレイより構成され、Ｂ７ブロックはＩ／Ｏ ３ラインのみを用いるセルアレイより構成され、Ｂ８ブロックはダミーセルアレイ６０とＩ／Ｏ ３ラインを用いるセルアレイより構成される。
【００１８】
したがって、隣接する三つのセルアレイブロック（例えば、Ｂ０，Ｂ１，Ｂ２）には同一Ｉ／Ｏライン（例えば、Ｉ／Ｏ ０）を用いるセルアレイが配置される。このようなセルアレイの配置によれば、セルアレイブロックの間に一つの共通入出力部ＣＳＡＭのみを用いることができる。
この際、Ｍ／２列×Ｎ行のダミーセルアレイ６０を有する外側のセルアレイブロック（Ｂ０及びＢ８）のＭ／２列のビットラインはビットラインイクオライズレベルに固定される。
【００１９】
図４は各共通入出力部ＣＳＡＭを示したものであり、これは複数のＭ列×Ｎ行のセルアレイブロック（Ｂ０〜Ｂ８）のうち奇数のセルアレイブロック（Ｂ１，Ｂ３，Ｂ５，Ｂ７）のＭ／２列に連結された第１感知増幅器及び第１ブロック選択ゲート部（ＳＡ１／ＢＳＧ１）、前記第１感知増幅器及び第１ブロック選択ゲート部（ＳＡ１／ＢＳＧ１）に隣接する第１シリアルアクセスメモリ部（ＳＡＭ１）、前記第１シリアルアクセスメモリ部（ＳＡＭ１）に隣接する第１シリアルアクセス入出力部（ＳＡＭ１ Ｉ／Ｏ）、前記第１シリアルアクセス入出力部（ＳＡＭ１ Ｉ／Ｏ）に隣接するランダムアクセス入出力部（ＲＡＭ Ｉ／Ｏ）、前記ランダムアクセス入出力部（ＲＡＭ Ｉ／Ｏ）に隣接するビットマスクレジスタ入出力部（ＢＭＲ Ｉ／Ｏ）、前記ビットマスクレジスタ入出力部（ＢＭＲＩ／Ｏ）に隣接するビットマスクレジスタ部（ＢＭＲ）、前記ビットマスクレジスタ部（ＢＭＲ）に隣接する第２シリアルアクセスメモリ部（ＳＡＭ２）、偶数のセルアレイブロック（Ｂ０，Ｂ２，Ｂ４，Ｂ６，Ｂ８）のＭ／２列に連結された第２感知増幅器及び第２ブロック選択ゲート部（ＳＡ２／ＢＳＧ２）、前記第２感知増幅器及び第２ブロック選択ゲート部（ＳＡ２／ＢＳＧ２）と前記第２シリアルアクセスメモリ部ＳＡＭ２との間に介された第２シリアルアクセス入出力部ＳＡＭ２ Ｉ／Ｏとを含む。
【００２０】
偶数番のセルアレイブロック（Ｂ０，Ｂ２，Ｂ４，Ｂ６，Ｂ８）あるいは奇数のセルアレイブロック（Ｂ１，Ｂ３，Ｂ５，Ｂ７）の選択は行アドレス信号の最上位ビット（行−ＭＳＢ）により決められ、上部ビットライン（Ｌ１，Ｌ３，Ｌ５，Ｌ７）又は下部ビットライン（Ｌ０，Ｌ２，Ｌ４，Ｌ６）の選択は列アドレス信号の最上位ビット（列−ＭＳＢ）により決められる。
【００２１】
行及び列アドレス信号による各選択動作を整理ずれば、次の表１のようになる。
【００２２】
【表１】
行アドレス信号の最上位ビットがロー（行−ＭＳＢ；Ｌ）の場合、偶数番目のセルアレイブロック（Ｂ０，Ｂ２，Ｂ４，Ｂ６，Ｂ８）が選択されてこれと連結された第１感知増幅器及び第１フロック選択ゲート部（ＳＡ１／ＢＳＧ１）は開き、選択されない奇数のセルアレイブロック（Ｂ１，Ｂ３，Ｂ５，Ｂ７）と連結された第２感知増幅器及び第２ブロック選択ゲート部（ＳＡ２／ＢＳＧ２）は閉じる。したがって、偶数番目のセルアレイブロック（Ｂ０，Ｂ２，Ｂ４，Ｂ６，Ｂ８）が共通入出力部ＣＳＡＭと連結される。
【００２４】
反面、行アドレス信号の最上位ビットがハイ（行−ＭＳＢ；Ｈ）の場合は、奇数番のセルアレイブロック（Ｂ１，Ｂ３，Ｂ５，Ｂ７）が選択されてこれと連結された第２感知増幅器及び第２ブロック選択ゲート部（ＳＡ２／ＢＳＧ２）は開き、選択されない偶数番目のセルアレイブロック（Ｂ０，Ｂ２，Ｂ４，Ｂ６）と連結された第１感知増幅器及び第１ブロック選択ゲート部（ＳＡ１／ＢＳＧ１）は閉じる。したがって、奇数のセルアレイブロック（Ｂ１，Ｂ３，Ｂ５，Ｂ７）が共通入出力部（ＣＳＡＭ）と連結される。
【００２５】
したがって、九つのセルアレイブロックと九つの共通入出力部から構成された本発明によるセルアレイ部１０の横方向（図１参照）の大きさは次の通りである。
（８５０×９）＋（６６０×８）＝１２，９３０μｍ
よって、従来の三重ポートＤＲＡＭのセルアレイ部と本発明のセルアレイ部の大きさを比べると、
１４，０８０−１２，９３０＝１，１５０μｍ
１，１５０／１４，０８０＝０．０８２
なので、全体的にチップのサイズを８．２％程度減らす効果が得られる。
【００２６】
前述した比較例としては１メガＤＲＡＭを挙げて説明した。したがって、集積度が大きくなるほど、本発明の効果はさらに向上される。例えば、２メガＤＲＡＭの場合には約１１％程度を縮小させることができる。
【００２７】
【発明の効果】
したがって、本発明によれば、セルアレイ部において入出力部の占める面積を最小化することによりセルアレイ部の面積を縮小させ得る。
【図面の簡単な説明】
【図１】従来の三重ポートＤＲＡＭのセルアレイ部の全体の構成を示す。
【図２】従来の三重ポートＤＲＡＭのセルアレイ部の一対のセルアレイブロックとシングルシリアルアクセスメモリの構成を示す。
【図３】本発明による三重ポートＤＲＡＭのセルアレイ部の全体の構成を示す。
【図４】本発明による三重ポートＤＲＡＭのセルアレイ部の一対のセルアレイブロックと共通シリアルアクセスメモリの構成を示す。
【符号の説明】
１０ セルアレイ部
２０ 読出し／書込み制御回路
３０ 入出力ライン
６０ ダミーセルアレィ
Claims (3)
- Ｍ／２列×Ｎ行のダミーセルアレイを有する外側のＭ列×Ｎ行のセルアレイブロックと、
前記外側のＭ列×Ｎ行のセルアレイブロックの間に位置する内側のＭ列×Ｎ行のセルアレイブロックと、
互いに隣接する一対の前記Ｍ列×Ｎ行のセルアレイブロックの間にそれぞれ配置され、前記Ｍ列×Ｎ行のセルアレイブロックのＭ／２列に連結されるＭ／２列のデータビットを有する共通入出力部とを備え、
前記各共通入出力部は、
前記一対のＭ列×Ｎ行のセルアレイブロックのうちいずれか一つのセルアレイブロックのＭ／２列に連結された第１感知増幅器及び第１ブロック選択ゲート部と、
前記第１感知増幅器及び第１ブロック選択ゲート部に隣接した第１シリアルアクセスメモリ部と、
前記第１シリアルアクセスメモリ部に隣接した第１シリアルアクセス入出力部と、
前記第１シリアルアクセス入出力部に隣接したランダムアクセス入出力部と、
前記ランダムアクセス入出力部に隣接したビットマスクレジスタ入出力部と、
前記ビットマスクレジスタ入出力部に隣接したビットマスクレジスタ部と、
前記ビットマスクレジスタ部に隣接した第２シリアルアクセスメモリ部と、
前記一対のＭ列×Ｎ行のセルアレイブロックのうち他の一つのセルアレイブロックのＭ／２列に連結された第２感知増幅器及び第２ブロック選択ゲート部と、
前記第２感知増幅器及び第２ブロック選択ゲート部と前記第２シリアルアクセスメモリ部との間に介された第２シリアルアクセス入出力部とを備えることを特徴とする三重ポートを有する半導体メモリ装置。 - 互いに隣接する一対の前記共通入出力部にそれぞれ連結される入出力ラインと、
前記入出力ラインにそれぞれ連結される制御回路部とをさらに備えることを特徴とする請求項１に記載の三重ポートを有する半導体メモリ装置。 - 前記Ｍ／２列×Ｎ行のダミーセルアレイのビットラインはビットラインイクオライズレベルに固定されることを特徴とする請求項１に記載の三重ポートを有する半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950009637A KR0144901B1 (ko) | 1995-04-24 | 1995-04-24 | 트리플 포트 반도체 메모리장치 |
| KR1995P9637 | 1995-04-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08297967A JPH08297967A (ja) | 1996-11-12 |
| JP3781819B2 true JP3781819B2 (ja) | 2006-05-31 |
Family
ID=19412799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10230096A Expired - Fee Related JP3781819B2 (ja) | 1995-04-24 | 1996-04-24 | 三重ポートを有する半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5680364A (ja) |
| JP (1) | JP3781819B2 (ja) |
| KR (1) | KR0144901B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5764581A (en) * | 1997-03-04 | 1998-06-09 | Advanced Micro Devices Inc. | Dynamic ram with two-transistor cell |
| US5875141A (en) * | 1997-08-14 | 1999-02-23 | Micron Technology, Inc. | Circuit and method for a memory device with P-channel isolation gates |
| US5862089A (en) * | 1997-08-14 | 1999-01-19 | Micron Technology, Inc. | Method and memory device for dynamic cell plate sensing with ac equilibrate |
| US6144576A (en) * | 1998-08-19 | 2000-11-07 | Intel Corporation | Method and apparatus for implementing a serial memory architecture |
| US6141286A (en) * | 1998-08-21 | 2000-10-31 | Micron Technology, Inc. | Embedded DRAM architecture with local data drivers and programmable number of data read and data write lines |
| JP5065606B2 (ja) * | 2006-03-03 | 2012-11-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US7638878B2 (en) * | 2006-04-13 | 2009-12-29 | Micron Technology, Inc. | Devices and systems including the bit lines and bit line contacts |
| US8669597B2 (en) | 2008-05-06 | 2014-03-11 | Spansion Llc | Memory device interconnects and method of manufacturing |
| US7951704B2 (en) * | 2008-05-06 | 2011-05-31 | Spansion Llc | Memory device peripheral interconnects and method of manufacturing |
| US9690510B2 (en) * | 2014-04-23 | 2017-06-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Two-stage read/write 3D architecture for memory devices |
| KR102461751B1 (ko) * | 2018-07-31 | 2022-11-02 | 에스케이하이닉스 주식회사 | 메모리 장치 및 이의 동작 방법 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2712128B2 (ja) * | 1988-10-11 | 1998-02-10 | 株式会社日立製作所 | 半導体記憶装置 |
| US5089993B1 (en) * | 1989-09-29 | 1998-12-01 | Texas Instruments Inc | Memory module arranged for data and parity bits |
| US5119340A (en) * | 1990-09-26 | 1992-06-02 | Sgs-Thomson Microelectronics, Inc. | Semiconductor memory having latched repeaters for memory row line selection |
| JP2928654B2 (ja) * | 1991-04-10 | 1999-08-03 | 株式会社東芝 | マルチポートｄｒａｍ |
-
1995
- 1995-04-24 KR KR1019950009637A patent/KR0144901B1/ko not_active IP Right Cessation
-
1996
- 1996-04-24 JP JP10230096A patent/JP3781819B2/ja not_active Expired - Fee Related
- 1996-04-24 US US08/638,998 patent/US5680364A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR960038971A (ko) | 1996-11-21 |
| KR0144901B1 (ko) | 1998-08-17 |
| JPH08297967A (ja) | 1996-11-12 |
| US5680364A (en) | 1997-10-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050516 |
|
| A521 | Request for written amendment filed |
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|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060301 |
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| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060308 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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Free format text: PAYMENT UNTIL: 20130317 Year of fee payment: 7 |
|
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140317 Year of fee payment: 8 |
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