JPH02263387A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH02263387A JPH02263387A JP1083565A JP8356589A JPH02263387A JP H02263387 A JPH02263387 A JP H02263387A JP 1083565 A JP1083565 A JP 1083565A JP 8356589 A JP8356589 A JP 8356589A JP H02263387 A JPH02263387 A JP H02263387A
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- Japan
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- bit lines
- upper bit
- sense amplifier
- line
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- 239000004065 semiconductor Substances 0.000 title claims description 8
- 230000015654 memory Effects 0.000 claims description 28
- 238000003491 array Methods 0.000 claims 2
- 238000004519 manufacturing process Methods 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003213 activating effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、多重化ビット線方式のダイナミック型半導体
記憶装置(DRAM)に関する。
記憶装置(DRAM)に関する。
(従来の技術)
MOS型半導体メモリのうちDRAMは、メモリセルの
3次元化によるセルサイズの縮小と微細加工技術の進歩
により、現在16MビットDRAMの試作が各社で行わ
れている。最小加工寸法は、0.5μ口1程度となって
いる。
3次元化によるセルサイズの縮小と微細加工技術の進歩
により、現在16MビットDRAMの試作が各社で行わ
れている。最小加工寸法は、0.5μ口1程度となって
いる。
この様なりRAMの高集積化に伴い、チップサイズは必
然的に大きくなる傾向にあるが、1ウェハ当りのチップ
収率を考えるといかに小さいチップを作るかも大きい課
題となる。つまり、チップレイアウトを最適化してセル
占有率(チップ面積に占める全メモリセル面積の割合)
を大きくとることが量産時には大きい意味を持つ。この
観点から、コア回路の方式として、多重化ビット線方式
が提案されている。通常のDRAMでは、ビット線対が
直接センスアンプに接続されるのに対して、多重化ビッ
ト線方式では複数対のビット線のうち一対が選択されて
上位ビット線対に接続され、この上位ビット線対がセン
スアンプに接続されるようになる。
然的に大きくなる傾向にあるが、1ウェハ当りのチップ
収率を考えるといかに小さいチップを作るかも大きい課
題となる。つまり、チップレイアウトを最適化してセル
占有率(チップ面積に占める全メモリセル面積の割合)
を大きくとることが量産時には大きい意味を持つ。この
観点から、コア回路の方式として、多重化ビット線方式
が提案されている。通常のDRAMでは、ビット線対が
直接センスアンプに接続されるのに対して、多重化ビッ
ト線方式では複数対のビット線のうち一対が選択されて
上位ビット線対に接続され、この上位ビット線対がセン
スアンプに接続されるようになる。
第8図は、その様な多重化ビット線方式の典型的なコア
回路構成の1力ラム分である。メモリセルアレイは、カ
ラム方向に複数個に分割されたサブセルアレイ1 (
11,1□、・・・、1.)からなり、各サブセルアレ
イ1にそれぞれビット線対BL、 BL (BL+
、 BL+ 、 BL2. BL2 。
回路構成の1力ラム分である。メモリセルアレイは、カ
ラム方向に複数個に分割されたサブセルアレイ1 (
11,1□、・・・、1.)からなり、各サブセルアレ
イ1にそれぞれビット線対BL、 BL (BL+
、 BL+ 、 BL2. BL2 。
・・・BL、、BL、)が配設されている。これら複数
対のビット線BL、BLに対して、一対の上位ビットR
GBL、GBLが配設されている。各ビット線対BL、
BLと上位ビット線対GBL。
対のビット線BL、BLに対して、一対の上位ビットR
GBL、GBLが配設されている。各ビット線対BL、
BLと上位ビット線対GBL。
GBLの間にはそれぞれ選択トランジスタQl。
Q2.・・・が設けられている。上位ビット線対C;B
L、GBLはセンスアンプSAに接続され、このセンス
アンプSAのノードはカラムデコーダCDの出力線であ
るカラム選択信号線CSLにより制御されるトランスフ
ァゲートQ7.Qs を介して入出力線に接続されてい
る。
L、GBLはセンスアンプSAに接続され、このセンス
アンプSAのノードはカラムデコーダCDの出力線であ
るカラム選択信号線CSLにより制御されるトランスフ
ァゲートQ7.Qs を介して入出力線に接続されてい
る。
第9図は、このコア回路の動作説明のためのタイミング
図である。制御信号RASが“H″レベルら“L”レベ
ルになってアクティブ状態になり、次いで選択トランジ
スタのゲート端子の一つ例えばSlが′H″レベルに保
たれ、残りのゲート端子82〜S、は“H°レベルから
“L”レベルに落ちる。その後ビット線BL、に接続さ
れたメモリセルのデータを読出すためのワード線がロウ
・デコーダにより選択され、そのセル・データがビット
線BL、に転送され、これがさらに選択トランジスタQ
1を介して上位ビット線GBLに転送される。同時にB
L、と対をなすビット線BL、に」よダミーセルのデー
タが読み出され、これも選択トランジスタQ2を介して
もう一方の上位ビット線GBLに転送される。その後こ
れらのデータはセンスアンプSAにより増幅される。
図である。制御信号RASが“H″レベルら“L”レベ
ルになってアクティブ状態になり、次いで選択トランジ
スタのゲート端子の一つ例えばSlが′H″レベルに保
たれ、残りのゲート端子82〜S、は“H°レベルから
“L”レベルに落ちる。その後ビット線BL、に接続さ
れたメモリセルのデータを読出すためのワード線がロウ
・デコーダにより選択され、そのセル・データがビット
線BL、に転送され、これがさらに選択トランジスタQ
1を介して上位ビット線GBLに転送される。同時にB
L、と対をなすビット線BL、に」よダミーセルのデー
タが読み出され、これも選択トランジスタQ2を介して
もう一方の上位ビット線GBLに転送される。その後こ
れらのデータはセンスアンプSAにより増幅される。
この多重化ビット線方式において設計上注意しなければ
ならない主要な点は、一つは、ビット線の容量CBをセ
ンスアンプで増幅できる限界のCn/C5(Csはメモ
リセル容量)の最大値以下に抑えなければならないこと
である。もう一つは、ビット線対BL、BLと上位ビッ
ト線対GBL、GBLを接続する選択トランジスタを活
性化する前に、ビット線対BL、BL間の電位差をある
程度以上大きく増幅しておく必要があることである。こ
れらの条件を満足する限りに於いて、他の回路方式を採
用することができる。
ならない主要な点は、一つは、ビット線の容量CBをセ
ンスアンプで増幅できる限界のCn/C5(Csはメモ
リセル容量)の最大値以下に抑えなければならないこと
である。もう一つは、ビット線対BL、BLと上位ビッ
ト線対GBL、GBLを接続する選択トランジスタを活
性化する前に、ビット線対BL、BL間の電位差をある
程度以上大きく増幅しておく必要があることである。こ
れらの条件を満足する限りに於いて、他の回路方式を採
用することができる。
以上のような多重化ビット線方式は、従来のコア回路方
式と比べてカラム・デコーダの数およびセンスアンプの
数を減少することができるため、4Mビット以上の高密
度DRAMにおいて特にff効になる。
式と比べてカラム・デコーダの数およびセンスアンプの
数を減少することができるため、4Mビット以上の高密
度DRAMにおいて特にff効になる。
しかしながら、64Mビット以上というさらに高密度D
RAMを考えると、ビット線間および上位ビット線間の
ピッチが非常に小さいものとなり、その場合特にビット
線よりも上層の配線となる上位ビット線についての加工
が非常に難しくなる。
RAMを考えると、ビット線間および上位ビット線間の
ピッチが非常に小さいものとなり、その場合特にビット
線よりも上層の配線となる上位ビット線についての加工
が非常に難しくなる。
上部配線になる程配線層形成面の平坦性が悪くなるから
である。
である。
(発明が解決しようとする課題)
以上のように多重化ビット線方式のDRAMを高密度化
した場合、特に上部配線である上位ビット線の微細加工
が困難になる、という問題がある。
した場合、特に上部配線である上位ビット線の微細加工
が困難になる、という問題がある。
本発明は、この様な問題を解決した多重化ビット線方式
のD RA Mを提供することを目的とする。
のD RA Mを提供することを目的とする。
[発明の構成]
(課題を解決するための手段)
本発明に係る多重化ビット線方式のDRAMは、各列複
数本ずつの隣接する2列のビ・ノド線に対して上位ビッ
ト線を1列の割合で配設したことを特徴とする。
数本ずつの隣接する2列のビ・ノド線に対して上位ビッ
ト線を1列の割合で配設したことを特徴とする。
(作用)
本発明によれば、ビット線に対して上部配線層で構成さ
れる上位ビット線のビ・ソチが緩くなるため、配線層の
加工が容易になり、高密度DRAMを高い信頼性をもっ
て実現することができる。
れる上位ビット線のビ・ソチが緩くなるため、配線層の
加工が容易になり、高密度DRAMを高い信頼性をもっ
て実現することができる。
(実施例)
以下、本発明の詳細な説明する。
第1図は、一実施例のDRAMのコア回路構成を示し、
第2図はその要部をより具体化して示し、第3図はその
メモリセルのレイアウト例を示す。
第2図はその要部をより具体化して示し、第3図はその
メモリセルのレイアウト例を示す。
この実施例では、センスアンプSAに接続される上位ビ
ット線対GBL、GBLがセンスアンプSAの両側に配
置されたオーブン・ビット線方式となっている。センス
アンプSAの左に隣接したサブセルアレイ11内の隣接
する2本のビット線BLI 、BL2は、同じ制御信号
線S1により制御される選択トランジスタQlllQ2
1を介して上位ビット線GBLに接続される。センスア
ンプSAの右に隣接したサブセルアレイ1□内の隣接す
る2本のビット線BLI、BL2は、やはり同じ制御信
号線S、により制御される選択トランジスタQI2IQ
2□を介して上位ビット線GBLに接続される。以下同
様にして、各サブセルアレイの隣接する2本のビット線
が選択トランジスタを介して1本の上位ビット線に接続
される。結局ビット線BL、、BL、、BL、、BL3
.・・・からなるビット線列と、ビット線BL2.BL
2゜BL4.BL、、・・・からなるビット線列の2列
に対して、1列の上位ビット線対GBL、GBLが配設
されている。
ット線対GBL、GBLがセンスアンプSAの両側に配
置されたオーブン・ビット線方式となっている。センス
アンプSAの左に隣接したサブセルアレイ11内の隣接
する2本のビット線BLI 、BL2は、同じ制御信号
線S1により制御される選択トランジスタQlllQ2
1を介して上位ビット線GBLに接続される。センスア
ンプSAの右に隣接したサブセルアレイ1□内の隣接す
る2本のビット線BLI、BL2は、やはり同じ制御信
号線S、により制御される選択トランジスタQI2IQ
2□を介して上位ビット線GBLに接続される。以下同
様にして、各サブセルアレイの隣接する2本のビット線
が選択トランジスタを介して1本の上位ビット線に接続
される。結局ビット線BL、、BL、、BL、、BL3
.・・・からなるビット線列と、ビット線BL2.BL
2゜BL4.BL、、・・・からなるビット線列の2列
に対して、1列の上位ビット線対GBL、GBLが配設
されている。
この構成において、例えば制御!@、S+が選ばれると
、ビット線BL、とBL2が一方の上位ビット線GBL
に、B L +とB L 2が他方の上位ビット線GB
Lに、それぞれ同時に接続される。したかってメモリセ
ルアレイは、例えばサブセルアレイ1.にあるワード線
が選択された時にこれにより駆動されるメモリセルが同
時にビット線BL、。
、ビット線BL、とBL2が一方の上位ビット線GBL
に、B L +とB L 2が他方の上位ビット線GB
Lに、それぞれ同時に接続される。したかってメモリセ
ルアレイは、例えばサブセルアレイ1.にあるワード線
が選択された時にこれにより駆動されるメモリセルが同
時にビット線BL、。
BL2に接続されないような配置とすることが必要であ
る。
る。
第2図および第3図はその様なメモリセル配置の例を示
している。即ち、ワード線WL、が選択されたとき、メ
モリセルM1がビーノド線BL、に接続され、この時同
じワード線W L +により選択されてビット線BL2
に接続されるメモリセルはないようにしている。各ビッ
ト線に1個ずつ接続されるダミーセルD、、D2.・・
・についても同様である。
している。即ち、ワード線WL、が選択されたとき、メ
モリセルM1がビーノド線BL、に接続され、この時同
じワード線W L +により選択されてビット線BL2
に接続されるメモリセルはないようにしている。各ビッ
ト線に1個ずつ接続されるダミーセルD、、D2.・・
・についても同様である。
このように構成されたDRAMコア回路の動作を説明す
る。第4図はそのタイミング図である。
る。第4図はそのタイミング図である。
いまサブセルアレイ11内の1本のワード線例えばWL
、が選択されると、メモリセルM1のデータがビット線
BLIに転送される。同時にダミーワード線DWL、が
選択されてダミーセルD〕のデータがビット線BL、に
転送される。次に制御線Sl+82+ ・・・のうちS
lのみが選択され、方の上位ビット線GBLにはビット
線BL、のデータが、他方の上位ビットIGBLにはビ
ット線B L +のデータがそれぞれ転送される。これ
らのデータはセンスアンプSAにより増幅される。
、が選択されると、メモリセルM1のデータがビット線
BLIに転送される。同時にダミーワード線DWL、が
選択されてダミーセルD〕のデータがビット線BL、に
転送される。次に制御線Sl+82+ ・・・のうちS
lのみが選択され、方の上位ビット線GBLにはビット
線BL、のデータが、他方の上位ビットIGBLにはビ
ット線B L +のデータがそれぞれ転送される。これ
らのデータはセンスアンプSAにより増幅される。
こうしてこの実施例によれば、2列のビット線に対して
1列の上位ビット線が配設されるから、上位ビット線の
ピッチはビット線ピッチの2倍になる。したがって、ビ
ット線配列面に比べて凹凸の大きい面に上部配線層によ
り形成される上位ビット線の加工は容品になる。この結
果、デザイン−ルールの厳しい高密度DRAMのコア回
路の微細加工が容易になり、DRAMの設計、製造にお
ける信頼性が大きく向上する。
1列の上位ビット線が配設されるから、上位ビット線の
ピッチはビット線ピッチの2倍になる。したがって、ビ
ット線配列面に比べて凹凸の大きい面に上部配線層によ
り形成される上位ビット線の加工は容品になる。この結
果、デザイン−ルールの厳しい高密度DRAMのコア回
路の微細加工が容易になり、DRAMの設計、製造にお
ける信頼性が大きく向上する。
なお第1図、第2図においては、制御線S1で選択トラ
ンジスタQ II+ Q 12I Q 2+1 Q 2
2を同時に駆動するようにしたが、Q ll+ Q
12の組とQ2、。
ンジスタQ II+ Q 12I Q 2+1 Q 2
2を同時に駆動するようにしたが、Q ll+ Q
12の組とQ2、。
Q22の組を異なる制御線により駆動するようにし、同
様に制御ps2.s、、・・・についても分割してもよ
い。
様に制御ps2.s、、・・・についても分割してもよ
い。
第5図は、本発明の第2の実施例のコア回路構成である
。ビット線配列の2列に対して1列の上位ビット線が配
設される点は、先の実施例と同様である。先の実施例と
異なる点は、第1に、対をなすビット線BL、とBL、
、BL2とBL、。
。ビット線配列の2列に対して1列の上位ビット線が配
設される点は、先の実施例と同様である。先の実施例と
異なる点は、第1に、対をなすビット線BL、とBL、
、BL2とBL、。
・・・がそれらのデータ増幅するセンスアンプSAから
見て回転対称となるように配置されていることである。
見て回転対称となるように配置されていることである。
第2に、ワード線と直交する方向に隣接する2本のビッ
ト線が、異なるff19911 腺で1.制御される選
択トランジスタを介して1本の上位ビット線に接続され
るようになっている。そして一つの制御線例えばSlが
選択された時には、一対のピッ1aBL、、BL、のデ
ータのみが上位ビット線GBL、、GBL、に転送され
る。従って第3に、この実施例でのメモリセルアレイは
、ワード線とビット線のすべての交点位置にメモリセル
が配置される。そのメモリセルのレイアウト例を第6図
に示す。第4に、上位ビット線対GBLI 。
ト線が、異なるff19911 腺で1.制御される選
択トランジスタを介して1本の上位ビット線に接続され
るようになっている。そして一つの制御線例えばSlが
選択された時には、一対のピッ1aBL、、BL、のデ
ータのみが上位ビット線GBL、、GBL、に転送され
る。従って第3に、この実施例でのメモリセルアレイは
、ワード線とビット線のすべての交点位置にメモリセル
が配置される。そのメモリセルのレイアウト例を第6図
に示す。第4に、上位ビット線対GBLI 。
GBLIがセンスアンプS A +に対してオープン・
ビット線形式で配設され、これに並んで上位ビットh
対G B L 2 、 G B L 2が別のセンスア
ンプSA2に対して同様にオーブン・ビット線形式で配
設されている。
ビット線形式で配設され、これに並んで上位ビットh
対G B L 2 、 G B L 2が別のセンスア
ンプSA2に対して同様にオーブン・ビット線形式で配
設されている。
この実施例のコア回路での動作を説明する。−本のワー
ド線が選択されて例えばビット線BL3にデータが読み
出されたとする。この時同時に一本のダミーワード線が
選択されてダミーセルのデータがビット線BL、に転送
される。これらのビット線BL3.BL3のデータは制
御線S、により選択されて上位ビット線G B L 2
、 G B L 2に転送され、センスアンプSA2
によって増幅される。この時同じワード線、ダミーワー
ド線により選択された別のメモリセルのデータがBL2
゜BL5にも読み出されるが、これらは上位ビット線に
は転送されない。この場合同じワード線により選択され
て隣接するビット線に読み出されたデータ、例えばBL
、とBL2に読み出されたデータはそれぞれ別のセンス
アンプSA2.SA、によりリストアされるので問題な
い。
ド線が選択されて例えばビット線BL3にデータが読み
出されたとする。この時同時に一本のダミーワード線が
選択されてダミーセルのデータがビット線BL、に転送
される。これらのビット線BL3.BL3のデータは制
御線S、により選択されて上位ビット線G B L 2
、 G B L 2に転送され、センスアンプSA2
によって増幅される。この時同じワード線、ダミーワー
ド線により選択された別のメモリセルのデータがBL2
゜BL5にも読み出されるが、これらは上位ビット線に
は転送されない。この場合同じワード線により選択され
て隣接するビット線に読み出されたデータ、例えばBL
、とBL2に読み出されたデータはそれぞれ別のセンス
アンプSA2.SA、によりリストアされるので問題な
い。
こうしてこの実施例によっても、先の実施例と同様の効
果が得られる。
果が得られる。
第7図は、第5図の実施例の構成を折り返しビット線方
式に適用した実施例である。2木のワード線WL、、W
L、についてメモリセルMの配置を示したが、図示のよ
うにこの方式では下位のビット線2本毎に交互にメモリ
セルが配置される。
式に適用した実施例である。2木のワード線WL、、W
L、についてメモリセルMの配置を示したが、図示のよ
うにこの方式では下位のビット線2本毎に交互にメモリ
セルが配置される。
この実施例での動作は第5図のそれと同じである。
この実施例によれば、先の実施例と同様の効果が得られ
る他、センスアンプSAの配列ピッチが2倍になってそ
のレイアウト条件が緩和されるという利点が得られる。
る他、センスアンプSAの配列ピッチが2倍になってそ
のレイアウト条件が緩和されるという利点が得られる。
[発明の効果コ
以上述べたように本発明によれば、多重ビット線方式に
於いて、2列のビット線に対して1列の上位ビット線を
配設することにより、上位ビット線のピッチを緩和する
ことができ、従って設計。
於いて、2列のビット線に対して1列の上位ビット線を
配設することにより、上位ビット線のピッチを緩和する
ことができ、従って設計。
製造が8晃で信頼性の高いDRAMを得ることができる
。
。
第1図は本発明の一実施例の多重化ビット線方式のDR
AMのコア回路構成を示す図、第2図はその一部をより
具体化した構成を示す図、 第3図は同じくメモリセルのレイアウトを示す図、 第4図は同じくそのコア回路の動作を説明するためのタ
イミング図、 第5図は本発明の他の実施例のDRAMのコア回路構成
を示す図、 Ti6図はそのメモリセルのレイアウトを示す図、第7
図は更に他の実施例のDRAMのコア回路構成を示す図
、 第8図は従来の多重化ビット線方式のコア回路構成を示
す図、 第9図はその動作を説明するためのタイミング図である
。 1 (11,12,・・・、1、)・・・サブセルアレ
イ、ビット線、 WL・・・ワード線、 メ モ リセル、 (し セル、 SA・・・センスアンプ、 (M + D2 。 ・・・) (Q、、。 ・・・ダミ Q12゜ ・・・) ・・・) ・・・選択トランジスタ。
AMのコア回路構成を示す図、第2図はその一部をより
具体化した構成を示す図、 第3図は同じくメモリセルのレイアウトを示す図、 第4図は同じくそのコア回路の動作を説明するためのタ
イミング図、 第5図は本発明の他の実施例のDRAMのコア回路構成
を示す図、 Ti6図はそのメモリセルのレイアウトを示す図、第7
図は更に他の実施例のDRAMのコア回路構成を示す図
、 第8図は従来の多重化ビット線方式のコア回路構成を示
す図、 第9図はその動作を説明するためのタイミング図である
。 1 (11,12,・・・、1、)・・・サブセルアレ
イ、ビット線、 WL・・・ワード線、 メ モ リセル、 (し セル、 SA・・・センスアンプ、 (M + D2 。 ・・・) (Q、、。 ・・・ダミ Q12゜ ・・・) ・・・) ・・・選択トランジスタ。
Claims (3)
- (1)ビット線とワード線の交点位置にダイナミック型
メモリセルが配列形成されたメモリセルアレイが複数の
サブセルアレイに分割され、複数のサブセルアレイにそ
れぞれ配設されたビット線が選択トランジスタを介して
上位ビット線に接続され、上位ビット線がセンスアンプ
に接続されて構成される多重ビット線方式のダイナミッ
ク型半導体記憶装置において、 一本の上位ビット線に接続される複数本のビット線が、
各列複数本ずつ2列に配設されていることを特徴とする
ダイナミック型半導体記憶装置。 - (2)対をなす上位ビット線はセンスアンプの両側に配
設され、ワード線方向に隣接する2本のビット線には1
本のワード線により駆動される1個のメモリセルのみが
接続され、かつその隣接する2本のビット線は同じ信号
線により制御される選択トランジスタを介して1本の上
位ビット線に接続されることを特徴とする請求項1記載
のダイナミック型半導体記憶装置。 - (3)対をなす上位ビット線はセンスアンプの両側に配
置され、ワード線方向に隣接する2本のビット線にはそ
のワード線により駆動される2個のメモリセルがそれぞ
れ配置され、かつその隣接する2本のビット線は異なる
上位ビット線に接続されることを特徴とする請求項1記
載のダイナミック型半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1083565A JP2902666B2 (ja) | 1989-03-31 | 1989-03-31 | ダイナミック型半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1083565A JP2902666B2 (ja) | 1989-03-31 | 1989-03-31 | ダイナミック型半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH02263387A true JPH02263387A (ja) | 1990-10-26 |
JP2902666B2 JP2902666B2 (ja) | 1999-06-07 |
Family
ID=13806039
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1083565A Expired - Fee Related JP2902666B2 (ja) | 1989-03-31 | 1989-03-31 | ダイナミック型半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2902666B2 (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5682343A (en) * | 1993-08-20 | 1997-10-28 | Mitsubishi Denki Kabushiki Kaisha | Hierarchical bit line arrangement in a semiconductor memory |
JPH11317507A (ja) * | 1997-12-18 | 1999-11-16 | Siemens Ag | 半導体メモリ |
US6630707B1 (en) | 1998-12-09 | 2003-10-07 | Nec Electronics Corporation | Semiconductor device including logic circuit and memory circuit |
WO2007114328A1 (ja) * | 2006-03-31 | 2007-10-11 | Matsushita Electric Industrial Co., Ltd. | 半導体記憶装置 |
JP2011034615A (ja) * | 2009-07-30 | 2011-02-17 | Elpida Memory Inc | 半導体装置及びこれを備えるシステム |
JP2011034614A (ja) * | 2009-07-30 | 2011-02-17 | Elpida Memory Inc | 半導体装置及びこれを備えるシステム |
-
1989
- 1989-03-31 JP JP1083565A patent/JP2902666B2/ja not_active Expired - Fee Related
Cited By (10)
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