JPH02263387A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、多重化ビット線方式のダイナミック型半導体
記憶装置（ＤＲＡＭ）に関する。

（従来の技術） ＭＯＳ型半導体メモリのうちＤＲＡＭは、メモリセルの
３次元化によるセルサイズの縮小と微細加工技術の進歩
により、現在１６ＭビットＤＲＡＭの試作が各社で行わ
れている。最小加工寸法は、０．５μ口１程度となって
いる。

この様なりＲＡＭの高集積化に伴い、チップサイズは必
然的に大きくなる傾向にあるが、１ウェハ当りのチップ
収率を考えるといかに小さいチップを作るかも大きい課
題となる。つまり、チップレイアウトを最適化してセル
占有率（チップ面積に占める全メモリセル面積の割合）
を大きくとることが量産時には大きい意味を持つ。この
観点から、コア回路の方式として、多重化ビット線方式
が提案されている。通常のＤＲＡＭでは、ビット線対が
直接センスアンプに接続されるのに対して、多重化ビッ
ト線方式では複数対のビット線のうち一対が選択されて
上位ビット線対に接続され、この上位ビット線対がセン
スアンプに接続されるようになる。

第８図は、その様な多重化ビット線方式の典型的なコア
回路構成の１力ラム分である。メモリセルアレイは、カ
ラム方向に複数個に分割されたサブセルアレイ１　　（
１１，１□、・・・、１．）からなり、各サブセルアレ
イ１にそれぞれビット線対ＢＬ、　　ＢＬ　　（ＢＬ＋
　　、　　ＢＬ＋　　、　　ＢＬ２．　　ＢＬ２　　。

・・・ＢＬ、、ＢＬ、）が配設されている。これら複数
対のビット線ＢＬ、ＢＬに対して、一対の上位ビットＲ
ＧＢＬ、ＧＢＬが配設されている。各ビット線対ＢＬ、
ＢＬと上位ビット線対ＧＢＬ。

ＧＢＬの間にはそれぞれ選択トランジスタＱｌ。

Ｑ２．・・・が設けられている。上位ビット線対Ｃ；Ｂ
Ｌ、ＧＢＬはセンスアンプＳＡに接続され、このセンス
アンプＳＡのノードはカラムデコーダＣＤの出力線であ
るカラム選択信号線ＣＳＬにより制御されるトランスフ
ァゲートＱ７．Ｑｓ　を介して入出力線に接続されてい
る。

第９図は、このコア回路の動作説明のためのタイミング
図である。制御信号ＲＡＳが“Ｈ″レベルら“Ｌ”レベ
ルになってアクティブ状態になり、次いで選択トランジ
スタのゲート端子の一つ例えばＳｌが′Ｈ″レベルに保
たれ、残りのゲート端子８２〜Ｓ、は“Ｈ°レベルから
“Ｌ”レベルに落ちる。その後ビット線ＢＬ、に接続さ
れたメモリセルのデータを読出すためのワード線がロウ
・デコーダにより選択され、そのセル・データがビット
線ＢＬ、に転送され、これがさらに選択トランジスタＱ
１を介して上位ビット線ＧＢＬに転送される。同時にＢ
Ｌ、と対をなすビット線ＢＬ、に」よダミーセルのデー
タが読み出され、これも選択トランジスタＱ２を介して
もう一方の上位ビット線ＧＢＬに転送される。その後こ
れらのデータはセンスアンプＳＡにより増幅される。

この多重化ビット線方式において設計上注意しなければ
ならない主要な点は、一つは、ビット線の容量ＣＢをセ
ンスアンプで増幅できる限界のＣｎ／Ｃ５（Ｃｓはメモ
リセル容量）の最大値以下に抑えなければならないこと
である。もう一つは、ビット線対ＢＬ、ＢＬと上位ビッ
ト線対ＧＢＬ、ＧＢＬを接続する選択トランジスタを活
性化する前に、ビット線対ＢＬ、ＢＬ間の電位差をある
程度以上大きく増幅しておく必要があることである。こ
れらの条件を満足する限りに於いて、他の回路方式を採
用することができる。

以上のような多重化ビット線方式は、従来のコア回路方
式と比べてカラム・デコーダの数およびセンスアンプの
数を減少することができるため、４Ｍビット以上の高密
度ＤＲＡＭにおいて特にｆｆ効になる。

しかしながら、６４Ｍビット以上というさらに高密度Ｄ
ＲＡＭを考えると、ビット線間および上位ビット線間の
ピッチが非常に小さいものとなり、その場合特にビット
線よりも上層の配線となる上位ビット線についての加工
が非常に難しくなる。

上部配線になる程配線層形成面の平坦性が悪くなるから
である。

（発明が解決しようとする課題） 以上のように多重化ビット線方式のＤＲＡＭを高密度化
した場合、特に上部配線である上位ビット線の微細加工
が困難になる、という問題がある。

本発明は、この様な問題を解決した多重化ビット線方式
のＤ　ＲＡ　Ｍを提供することを目的とする。

［発明の構成］ （課題を解決するための手段） 本発明に係る多重化ビット線方式のＤＲＡＭは、各列複
数本ずつの隣接する２列のビ・ノド線に対して上位ビッ
ト線を１列の割合で配設したことを特徴とする。

（作用） 本発明によれば、ビット線に対して上部配線層で構成さ
れる上位ビット線のビ・ソチが緩くなるため、配線層の
加工が容易になり、高密度ＤＲＡＭを高い信頼性をもっ
て実現することができる。

（実施例） 以下、本発明の詳細な説明する。

第１図は、一実施例のＤＲＡＭのコア回路構成を示し、
第２図はその要部をより具体化して示し、第３図はその
メモリセルのレイアウト例を示す。

この実施例では、センスアンプＳＡに接続される上位ビ
ット線対ＧＢＬ、ＧＢＬがセンスアンプＳＡの両側に配
置されたオーブン・ビット線方式となっている。センス
アンプＳＡの左に隣接したサブセルアレイ１１内の隣接
する２本のビット線ＢＬＩ　、ＢＬ２は、同じ制御信号
線Ｓ１により制御される選択トランジスタＱｌｌｌＱ２
１を介して上位ビット線ＧＢＬに接続される。センスア
ンプＳＡの右に隣接したサブセルアレイ１□内の隣接す
る２本のビット線ＢＬＩ、ＢＬ２は、やはり同じ制御信
号線Ｓ、により制御される選択トランジスタＱＩ２ＩＱ
２□を介して上位ビット線ＧＢＬに接続される。以下同
様にして、各サブセルアレイの隣接する２本のビット線
が選択トランジスタを介して１本の上位ビット線に接続
される。結局ビット線ＢＬ、、ＢＬ、、ＢＬ、、ＢＬ３
．・・・からなるビット線列と、ビット線ＢＬ２．ＢＬ
２゜ＢＬ４．ＢＬ、、・・・からなるビット線列の２列
に対して、１列の上位ビット線対ＧＢＬ、ＧＢＬが配設
されている。

この構成において、例えば制御！＠、Ｓ＋が選ばれると
、ビット線ＢＬ、とＢＬ２が一方の上位ビット線ＧＢＬ
に、Ｂ　Ｌ　＋とＢ　Ｌ　２が他方の上位ビット線ＧＢ
Ｌに、それぞれ同時に接続される。したかってメモリセ
ルアレイは、例えばサブセルアレイ１．にあるワード線
が選択された時にこれにより駆動されるメモリセルが同
時にビット線ＢＬ、。

ＢＬ２に接続されないような配置とすることが必要であ
る。

第２図および第３図はその様なメモリセル配置の例を示
している。即ち、ワード線ＷＬ、が選択されたとき、メ
モリセルＭ１がビーノド線ＢＬ、に接続され、この時同
じワード線Ｗ　Ｌ　＋により選択されてビット線ＢＬ２
に接続されるメモリセルはないようにしている。各ビッ
ト線に１個ずつ接続されるダミーセルＤ、、Ｄ２．・・
・についても同様である。

このように構成されたＤＲＡＭコア回路の動作を説明す
る。第４図はそのタイミング図である。

いまサブセルアレイ１１内の１本のワード線例えばＷＬ
、が選択されると、メモリセルＭ１のデータがビット線
ＢＬＩに転送される。同時にダミーワード線ＤＷＬ、が
選択されてダミーセルＤ〕のデータがビット線ＢＬ、に
転送される。次に制御線Ｓｌ＋８２＋　・・・のうちＳ
ｌのみが選択され、方の上位ビット線ＧＢＬにはビット
線ＢＬ、のデータが、他方の上位ビットＩＧＢＬにはビ
ット線Ｂ　Ｌ　＋のデータがそれぞれ転送される。これ
らのデータはセンスアンプＳＡにより増幅される。

こうしてこの実施例によれば、２列のビット線に対して
１列の上位ビット線が配設されるから、上位ビット線の
ピッチはビット線ピッチの２倍になる。したがって、ビ
ット線配列面に比べて凹凸の大きい面に上部配線層によ
り形成される上位ビット線の加工は容品になる。この結
果、デザイン−ルールの厳しい高密度ＤＲＡＭのコア回
路の微細加工が容易になり、ＤＲＡＭの設計、製造にお
ける信頼性が大きく向上する。

なお第１図、第２図においては、制御線Ｓ１で選択トラ
ンジスタＱ　ＩＩ＋　Ｑ　１２Ｉ　Ｑ　２＋１　Ｑ　２
２を同時に駆動するようにしたが、Ｑ　ｌｌ＋　　Ｑ　
１２の組とＱ２、。

Ｑ２２の組を異なる制御線により駆動するようにし、同
様に制御ｐｓ２．ｓ、、・・・についても分割してもよ
い。

第５図は、本発明の第２の実施例のコア回路構成である
。ビット線配列の２列に対して１列の上位ビット線が配
設される点は、先の実施例と同様である。先の実施例と
異なる点は、第１に、対をなすビット線ＢＬ、とＢＬ、
、ＢＬ２とＢＬ、。

・・・がそれらのデータ増幅するセンスアンプＳＡから
見て回転対称となるように配置されていることである。

第２に、ワード線と直交する方向に隣接する２本のビッ
ト線が、異なるｆｆ１９９１１　腺で１．制御される選
択トランジスタを介して１本の上位ビット線に接続され
るようになっている。そして一つの制御線例えばＳｌが
選択された時には、一対のピッ１ａＢＬ、、ＢＬ、のデ
ータのみが上位ビット線ＧＢＬ、、ＧＢＬ、に転送され
る。従って第３に、この実施例でのメモリセルアレイは
、ワード線とビット線のすべての交点位置にメモリセル
が配置される。そのメモリセルのレイアウト例を第６図
に示す。第４に、上位ビット線対ＧＢＬＩ　。

ＧＢＬＩがセンスアンプＳ　Ａ　＋に対してオープン・
ビット線形式で配設され、これに並んで上位ビットｈ　
対Ｇ　Ｂ　Ｌ　２　、　Ｇ　Ｂ　Ｌ　２が別のセンスア
ンプＳＡ２に対して同様にオーブン・ビット線形式で配
設されている。

この実施例のコア回路での動作を説明する。−本のワー
ド線が選択されて例えばビット線ＢＬ３にデータが読み
出されたとする。この時同時に一本のダミーワード線が
選択されてダミーセルのデータがビット線ＢＬ、に転送
される。これらのビット線ＢＬ３．ＢＬ３のデータは制
御線Ｓ、により選択されて上位ビット線Ｇ　Ｂ　Ｌ　２
　、　Ｇ　Ｂ　Ｌ　２に転送され、センスアンプＳＡ２
によって増幅される。この時同じワード線、ダミーワー
ド線により選択された別のメモリセルのデータがＢＬ２
゜ＢＬ５にも読み出されるが、これらは上位ビット線に
は転送されない。この場合同じワード線により選択され
て隣接するビット線に読み出されたデータ、例えばＢＬ
、とＢＬ２に読み出されたデータはそれぞれ別のセンス
アンプＳＡ２．ＳＡ、によりリストアされるので問題な
い。

こうしてこの実施例によっても、先の実施例と同様の効
果が得られる。

第７図は、第５図の実施例の構成を折り返しビット線方
式に適用した実施例である。２木のワード線ＷＬ、、Ｗ
Ｌ、についてメモリセルＭの配置を示したが、図示のよ
うにこの方式では下位のビット線２本毎に交互にメモリ
セルが配置される。

この実施例での動作は第５図のそれと同じである。

この実施例によれば、先の実施例と同様の効果が得られ
る他、センスアンプＳＡの配列ピッチが２倍になってそ
のレイアウト条件が緩和されるという利点が得られる。

［発明の効果コ 以上述べたように本発明によれば、多重ビット線方式に
於いて、２列のビット線に対して１列の上位ビット線を
配設することにより、上位ビット線のピッチを緩和する
ことができ、従って設計。

製造が８晃で信頼性の高いＤＲＡＭを得ることができる
。

【図面の簡単な説明】

第１図は本発明の一実施例の多重化ビット線方式のＤＲ
ＡＭのコア回路構成を示す図、第２図はその一部をより
具体化した構成を示す図、 第３図は同じくメモリセルのレイアウトを示す図、 第４図は同じくそのコア回路の動作を説明するためのタ
イミング図、 第５図は本発明の他の実施例のＤＲＡＭのコア回路構成
を示す図、 Ｔｉ６図はそのメモリセルのレイアウトを示す図、第７
図は更に他の実施例のＤＲＡＭのコア回路構成を示す図
、 第８図は従来の多重化ビット線方式のコア回路構成を示
す図、 第９図はその動作を説明するためのタイミング図である
。 １　（１１，１２，・・・、１、）・・・サブセルアレ
イ、ビット線、 ＷＬ・・・ワード線、 メ モ リセル、 （し セル、 ＳＡ・・・センスアンプ、 （Ｍ　＋ Ｄ２　。 ・・・） （Ｑ、、。 ・・・ダミ Ｑ１２゜ ・・・） ・・・） ・・・選択トランジスタ。

Claims (3)

【特許請求の範囲】
1. （１）ビット線とワード線の交点位置にダイナミック型
   メモリセルが配列形成されたメモリセルアレイが複数の
   サブセルアレイに分割され、複数のサブセルアレイにそ
   れぞれ配設されたビット線が選択トランジスタを介して
   上位ビット線に接続され、上位ビット線がセンスアンプ
   に接続されて構成される多重ビット線方式のダイナミッ
   ク型半導体記憶装置において、 一本の上位ビット線に接続される複数本のビット線が、
   各列複数本ずつ２列に配設されていることを特徴とする
   ダイナミック型半導体記憶装置。
2. （２）対をなす上位ビット線はセンスアンプの両側に配
   設され、ワード線方向に隣接する２本のビット線には１
   本のワード線により駆動される１個のメモリセルのみが
   接続され、かつその隣接する２本のビット線は同じ信号
   線により制御される選択トランジスタを介して１本の上
   位ビット線に接続されることを特徴とする請求項１記載
   のダイナミック型半導体記憶装置。
3. （３）対をなす上位ビット線はセンスアンプの両側に配
   置され、ワード線方向に隣接する２本のビット線にはそ
   のワード線により駆動される２個のメモリセルがそれぞ
   れ配置され、かつその隣接する２本のビット線は異なる
   上位ビット線に接続されることを特徴とする請求項１記
   載のダイナミック型半導体記憶装置。