WO2007114328A1 - 半導体記憶装置 - Google Patents

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WO2007114328A1
WO2007114328A1 PCT/JP2007/057079 JP2007057079W WO2007114328A1 WO 2007114328 A1 WO2007114328 A1 WO 2007114328A1 JP 2007057079 W JP2007057079 W JP 2007057079W WO 2007114328 A1 WO2007114328 A1 WO 2007114328A1
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bit line
memory device
semiconductor memory
sub
transistor
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PCT/JP2007/057079
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Inventor
Masanobu Hirose
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Matsushita Electric Industrial Co., Ltd.
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    • H10B12/312—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with a bit line higher than the capacitor

Definitions

  • the present invention relates to a semiconductor memory device, and more particularly to a dynamic random access memory having a so-called hierarchical bit line structure in which a plurality of sub bit lines are provided for one main bit line.
  • the present invention relates to a DRAM) and a so-called system LSI or the like having such a semiconductor memory device.
  • the parasitic capacitance of the bit line In the DRAM, if the parasitic capacitance of the bit line is large, the potential difference generated in the bit line pair by the charge stored in the memory cell becomes small, and accurate reading becomes difficult. In order to reduce the parasitic capacitance of the bit line, it is necessary to reduce the number of memory cells connected to the bit line. However, since sense amplifiers for amplifying the potential difference between bit line pairs are provided for each bit line pair, when the number of memory cells connected to the bit line decreases, the area occupied by the memory cells on the semiconductor chip is As a result, the proportion occupied by sense amplifiers increases, making it difficult to increase the storage capacity.
  • 16 pairs of sub bit lines BLsl and ZBLsl are provided for each pair of main bit lines BLml and / BL ml, and each sub bit is provided.
  • the lines BLsl and / BLsl are selectively connected to the main bit lines BLml and ZBLml via bit line connection transistors Tl and / T1 controlled by selection lines BS :! to BS16.
  • bit line connection transistors Tl, / T1 and the like are arranged as follows on a semiconductor chip. That is, a bit line connection transistor / T1 which selectively connects sub bit line / BLsl to main bit line / BLml, for example, is not shown explicitly in FIG. , BS3 and the main bit line / BLml are arranged at the intersection position. Further, for example, bit line connection transistor T selectively connecting sub bit line BLsl to main bit line BLml. 1 is disposed at the other end (not shown) of the sub blocks Bs2 and Bs3 at the intersection between the select lines BS1, BS2 or BS3 and BS4 and the main bit line / BLml.
  • the access transistor connecting the memory cell capacitor of each memory cell to, for example, sub-bit line BLsl is arranged at the intersection of main bit line BLml and word lines WL2, 3, 6, 7.
  • the access transistor connected to ⁇ I bit line / BLsl is arranged at the intersection position of main bit line ZBL ml and word lines WL 1, 4, 5, 8, 9. That is, unit pattern force is repeatedly arranged in the direction of the main bit line, which is arranged at two adjacent power stations among four power stations of four adjacent word lines and the main bit line.
  • the unit patterns are arranged on the main bit lines adjacent to each other in the word line direction, with the unit patterns shifted by the intersection position of the two power stations.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 6-349267
  • each transistor and wiring have high precision and high density. It is difficult to form. That is, processing variations at the time of manufacturing increase (especially when making the manufacturing process finer) electrical characteristics of memory cells and bit line connection transistors can not be made uniform. Therefore, it is difficult to reduce the layout area and to increase the storage capacity, and it is also difficult to improve (maintain) the yield.
  • access transistors are arranged at intersections of word lines WL 62 and 63 of sub block Bs2 and word lines WL 2 and 3 etc. of sub block Bs3.
  • WL64, select lines BS2 and BS3, and word line WL1 are not placed at the intersection of four power centers.
  • the main bit line / BLml the cross positions of four power lines with the word line WL64, the selection lines BS2 and BS3 of the subblock Bs2, and the word lines WL1 and WL4 of the subblock Bs3 are successively accessed.
  • a transistor or bit line connection transistor / T 1 is arranged.
  • the present invention has been made in view of the point of force, and it is an object of the present invention to facilitate reduction of a layout area on a semiconductor chip, improvement of a manufacturing yield, and the like. Means to solve the problem
  • a plurality of memory cells each including a cell transistor, and a plurality of sub memory arrays each having a sub bit line;
  • a bit line connection transistor selectively connecting the sub bit line to the main bit line
  • a semiconductor storage device comprising
  • the sub memory array is arranged such that sub bit lines are sequentially arranged along the main bit lines, and
  • the cell transistor and the bit line connecting transistor are characterized in that they are arranged to repeat the same pattern in a predetermined number of units.
  • the uniformity of the layout pattern on the semiconductor chip can be enhanced to suppress the processing variation at the time of manufacturing, so the reduction of the layout area and the improvement (maintenance) of the manufacturing yield can be easily performed. It will be possible.
  • FIG. 1 is a circuit diagram showing a configuration of a DRAM of a first embodiment.
  • Fig. 2 is a sectional view taken along the line A-A of Figs. 5 and 6 of the same.
  • FIG. 3 is a cross-sectional view taken along the line B-B in FIGS. 5 and 6.
  • FIG. 4 is a cross-sectional view taken along the line C_C in FIGS. 5 and 6.
  • FIG. 5 is a sectional view taken along the line D_D in FIGS.
  • FIG. 6 is an E-E cross-sectional view of FIGS.
  • FIG. 7 is a schematic view showing the arrangement of a word line drive circuit and a sub memory array selection line drive circuit.
  • FIG. 8 is a cross-sectional view of a modification corresponding to FIG. 4 of Embodiment 1.
  • FIG. 9 is a cross-sectional view of Embodiment 2 corresponding to FIG. 3 of Embodiment 1.
  • FIG. 10 is a cross-sectional view of Embodiment 2 corresponding to FIG. 6 of Embodiment 1.
  • FIG. 11 is a circuit diagram showing a configuration of a DRAM of Embodiment 3.
  • FIG. 12 is a cross-sectional view of Embodiment 3 corresponding to FIG. 3 of Embodiment 1.
  • FIG. 12 is a cross-sectional view of Embodiment 3 corresponding to FIG. 3 of Embodiment 1.
  • FIG. 13 is a cross-sectional view of another portion of Embodiment 3 corresponding to FIG. 3 of Embodiment 1.
  • FIG. 14 is a circuit diagram showing a configuration of a DRAM of Embodiment 4.
  • FIG. 15 is a wiring diagram showing a partial configuration of the DRAM according to the fifth embodiment.
  • FIG. 16 is a sectional view specifically showing a part shown in FIG. 15 and a drawing corresponding to a part of photomask used in the manufacturing process.
  • FIG. 17 is a plan view specifically showing a part shown in FIG.
  • FIG. 18 is a drawing in which a cross-sectional view of a part of a conventional DRAM and a part of a photo mask used in a manufacturing process correspond to each other.
  • RW Redundant memory cell area
  • MCL Memory cell array
  • PRL Precharge control signal
  • SSL, SSR Shared switch control signal
  • VBP Bit line precharge power supply
  • Gl, G2, G3, G4 gate electrode
  • Nl, N2, N3, N4 Source Z drain electrode OX1, XX2, OX3, OX4: Gate insulating film
  • HV1 Photo mask for gate insulating film formation
  • LD1, LD2 Photo mask for forming source Z drain electrode
  • This DRAM has four sub memory arrays SM0 to SM3 in the main memory array MM, and is adapted to store 4 ⁇ n bits ⁇ 64 words of data.
  • the bit lines to which stored data are input / output correspond to main bit lines MBL0 to MBLn (and / MBL0 to / MBLn) common to the four sub memory arrays SM0 to SM3 and each sub memory array SM0 to SM3.
  • Hierarchical bit line structure provided with sub bit lines SBL00 to SBLn0,---SBL03 to SBLn3 (* 5 ⁇ O ⁇ SBLOOO / SBL nO, ⁇ ZSBL03 to ZSBL n3), and has a folded bit line structure .
  • Memory cells MC for storing 1-bit data are provided corresponding to the intersections of two out of every four word lines WL0 to WL63 and sub bit line SBL00 or sub bit line / SB LOO. It is done. More specifically, word lines WL 0, 3, 4, 7, 8, ⁇ , 59, 60, 63 and the crossing position of sub bit line SBL 00, and word fountains WL 1, 2, 5, 6, ⁇ It is provided corresponding to the crossing position of (1), 61, 62 and the sub bit line / SBL00.
  • Sub bit lines SBL00 and / SBL00 are connected to main via bit line connection gates SW00 and / SW00 (bit line connection gate groups SW0 and / SWO) controlled by bit line selection lines KS0A and KS0B, respectively. It is connected to bit lines MBL0 and / MBLO. sand That is, each sub memory array SM0 to SM3 is selected by being selectively connected to sub bit lines SBL00, / SBL00... S selectively to main bit lines MBL0, / MBLO.
  • Main bit lines MBLO and / MBLO are connected to sense amplifier SAO so that a potential difference generated between the two according to data stored in memory cell MC is amplified.
  • FIG. 1 generally corresponds to the relationship between the force S, which is a circuit of the DRAM, and the arrangement of each component described later. That is, for example, bit line connection gate groups SWO, / SWO, SW1, ZSW1 are arranged in line symmetry in the vicinity between sub memory arrays SMO, SMI, and bit line connection gate groups SW2, / SW2, SW3, ZSW3 , Sub-memories]; arranged symmetrically around array SM2, SM3. Note that the arrangement order of the bit line connection gate groups SWO ⁇ ⁇ ⁇ may be different as long as line symmetry is maintained.
  • FIG. 2 is a cross-sectional view taken along the line A-A in FIGS. 5 and 6, and shows the arrangement and the like of a transistor formed on a semiconductor substrate.
  • FIG. 3 is a cross-sectional view taken along the line B--B in FIG. 5 and FIG. 6, showing the arrangement of the plate electrode PL and the storage electrode SN constituting the memory cell capacitor Cs below the sub bit line SBLOO. .
  • FIG. 4 is a C—C sectional view of FIG. 5 and FIG. 6, and the sub bit line SBLOO ′ ′ ′, the main bit line M BLO ⁇ , word line backing wiring WL60 ⁇ ⁇ , and bit line selection It shows the arrangement of wire backing wiring.
  • FIG. 5 shows a D-D sectional view of FIG. 2 to FIG. 4, that is, a vertical cross section at the position of the main bit line MBLO.
  • FIG. 6 is a cross-sectional view taken along the line E-E of FIGS. 2 to 4, that is, a vertical cross section at the position of the main bit line ZMBLO.
  • FIG. 7 is a schematic diagram showing the arrangement of the word line drive circuits WD60 to WD67 and the bit line selection line drive circuits KDO and KD1 corresponding to FIG. 2 described above. [0029]
  • the same components will be described by omitting the numerals included in the reference numerals and "/" unless it is necessary to distinguish them in particular.
  • an N type diffusion layer OD is formed on the semiconductor substrate.
  • a memory cell gate TG or a bit line connection gate SW is formed at the intersection between the N type diffusion layer D D and the word line WL or the bit line selection line KS.
  • two memory cell gates TG or bit line connection gates SW are formed for each N-type diffusion layer D of one power point, and the center of the N-type diffusion layer OD is formed.
  • the vicinity of the portion is a source / drain (source or drain) region common to the two gates, while the vicinity of both ends is an individual source / drain region for each gate.
  • the source Z drain region is connected to the storage electrode SN of the memory cell capacitor Cs through the storage contact CA, as shown in FIGS. 5 and 6, or through the sub bit line contact CH and the metal interconnection via VI.
  • sub bit line SBL or main bit line MBL are connected to sub bit line SBL or main bit line MBL.
  • the N type diffusion layers OD are arranged in a staggered manner so that repetitive patterns of equal pitch are formed regardless of whether the memory cell gate TG or the bit line connection gate SW is formed. ing.
  • the word lines WL and the bit line select lines KS are also arranged at equal pitches. Therefore, memory cell gates TG and bit line connection gates SW are also arranged in a highly symmetrical repetitive pattern (staggered manner) over the interiors and boundaries of sub memory arrays SM0 to SM3.
  • memory cell capacitor Cs is provided on the upper layer side of N type diffusion layer D and word line WL, etc., and is oxidized between plate electrode PL and storage electrode SN.
  • the film Cox has a three-dimensional structure formed.
  • the upper portion of the plate electrode PL is formed continuously in the area of each sub memory array SM0 to SM3, as shown in FIG. 3, while being formed separately from each other between each sub memory array SM0 to SM3. ing.
  • the sub bit line contact CH passes through the opening formed in the plate electrode PL in the sub memory array SM0 to SM3 and is connected to the sub bit line SBL or the like.
  • the memory cell capacitor Cs is formed in the lower layer of the sub bit line SBL.
  • the force with which a so-called CUB type memory cell structure is formed. The present invention is not limited to this. It is applicable.)
  • three metal wiring layers are provided in the upper layer of the plate electrode PL, and the sub bit line SBL, the main bit line MBL, and the word line backing wiring WL_M and the bit line selection line are provided.
  • the backing wiring KS_M is formed by the first to third metal wiring layers.
  • the sub bit lines SBL and the main bit lines MBL extend in the direction orthogonal to the word lines WL and are arranged at overlapping positions, as shown in FIG.
  • the word line backing wiring WL_M and the bit line selection wiring backing wiring KS_M are arranged to extend in the same direction as the word line WL.
  • the semiconductor substrate is a deep N-type trench region NT on a P-type silicon substrate P-sub and a P-type trench region PW above it.
  • the substrate of the memory cell gate TG of the memory cell MC and the substrate of the bit line connection gate SW are separated from the substrate of the circuit region other than the memory cell region.
  • the present invention is not limited to the triple-well structure, and the same effect can be exhibited in the twin-well structure and the like.
  • the memory cell gate TG and the bit line connection gate SW have the same device structure and device size, and are manufactured by the same process. These are formed by forming the N type diffusion layer OD near the surface of the P type well region PW, and providing the word line WL or bit line selection line KS as a gate electrode through the gate oxide film Gox. Be done.
  • the word lines WL and the bit line select lines KS are not shown for the purpose of substantially reducing the resistance, respectively, and the corresponding word line backing mainly composed of copper is provided in the backing wire connection region. Connected to WL_M or bit line select line KS_M. These backing wires are not limited to those having copper as a main component, and a constant resistance reduction effect can be obtained with metal wires such as aluminum.
  • the memory cell gate TG and the gate electrode, the source electrode, and the drain electrode made of polysilicon in the bit line connection gate SW are not limited, for example, cobalt or nickel on the surface to reduce parasitic resistance. Etc. are silicified with metals such as Further, the storage contact SN of the memory cell capacitor Cs and the plate electrode PL have a MIM structure using a metal such as tan dastene, thereby achieving low resistance of the storage contact CA.
  • the word line drive circuit WD for driving the word line WL and the bit line selection line drive circuit KD for driving the bit line selection line K S will be described based on FIG.
  • These drive circuits are formed of, for example, CMOS.
  • word line drive circuits WD for driving these word lines WL are formed in a region corresponding to four word lines WL.
  • These word line drive circuits WD alternatively output drive signals based on the decoding result of the address signal.
  • bit line select lines KS are formed in a region corresponding to four bit line select lines KS arranged at the same pitch as word lines WL.
  • Two bit line select line drive circuits KD are formed to drive the. These bit line selection line drive circuits KD output a drive signal in common to two selected four bit line selection lines KS based on the decoding result of the block selection input signal.
  • bit line select line drive circuit KD is approximately 2 to 4 times the load capacitance of each word line drive circuit WD.
  • bit line select line drive circuit KD is formed in the area corresponding to four word lines WL as described above, two bit line select line drive circuits KD are formed in the area of the same size. Only formed.
  • the speed performance of the DRAM is largely governed by the transition time of the signal, and the above transition time is determined by the relationship between the internal resistance of the drive circuit, the resistive load of the signal line to be driven, and the capacitive load.
  • the layout area can not be increased by providing each drive circuit with a current drive capability (approximately twice that of the word line drive circuit WD) corresponding to the load capacitance ratio. It is easy to balance the transition time of the drive signal.
  • the memory cells MC regularly arranged have four word lines and bit line selection lines KS as one set, and further have two word lines and the like among them as a pair of symmetrical lines. It is located at The memory cell gates TG610, TG620, TG611, TG621 (FIG. 2), etc. of the adjacent memory cells MC share one end of the source Z drain electrode connected to the sub bit line to be a self Be placed.
  • TG630 and SW00, TG631 and SW01, / SW00 and Zswio, ZSW01 and / SW11, etc. share one end of the source / drain electrode.
  • the memory cell gate TG of the memory cell MC and the bit line connection gate SW between the sub bit line and the main bit line have the same element structure and element size.
  • bit line connection gate groups SW and / SW are arranged in main memory array MM including four sub memory arrays SM. There are two locations, which can be configured in half of the sub bit line division number.
  • memory cell gate TG of memory cell MC and memory cell MC of memory cell MC are continuously arranged at a constant arrangement pitch in the sub memory array SM0, SMI region.
  • bit line connection gate SW between the sub bit line and the main bit line can be formed, and the continuity of the layout pattern can be maintained. Therefore, the chip area can be reduced, and a DRAM with high yield that is easy to manufacture can be provided.
  • bit line select line backing wire KS-M is formed to have a width corresponding to each bit line select line KS.
  • the resistance may be further reduced by forming the two bit line selection lines KS in common and forming them widely as shown by symbols KSO_M and KS1_M in FIG.
  • the wiring width is defined by the word line pitch and the design line, and can be formed, for example, to a wiring width approximately twice to three times the word line backing wiring WL_M.
  • a dummy bit line DBL straddling the entire main memory array MM is provided adjacent to the backing wire connection region ST.
  • My bit line DBL is formed in the same wiring layer as sub bit line SBL at the same wiring pitch.
  • the backing wire connection region ST is a region in which the word line WL and the bit line selection line KS are connected to the word line backing wire WL-M or the bit line selection wire backing wire KS-M.
  • the plate electrodes PL00, PL10, PL20 of the memory cell capacitor Cs and the plate electrodes PL01, PL11, PL21 are respectively divided in the sub bit line SBL direction between the sub memory arrays SM0, SMI, and the word line WL direction It is separated by the backing wire connection area ST, but it becomes connected to each other as follows.
  • dummy bit line DBL In dummy bit line DBL, a large number of contacts similar to sub bit line contacts CH in sub bit line SBL are formed at the same pitch.
  • the sub bit line contact CH connects the source Z drain electrode of the memory cell gate TG to the sub bit line SBL by passing through the opening formed in the plate electrode PL as described in the first embodiment.
  • the contact connects the plate electrode PL and the dummy bit line DBL by forming no opening in the plate electrode PL. Therefore, the plate electrodes PL10, PL11, etc. are connected to each other in the direction of the sub bit line SBL via the contact and the dummy bit line DBL.
  • the plate electrode PL is not formed with the opening (notch) as described above, so that the end can be formed in a straight line. (Note that, since the plate electrode is not formed in the memory cell gate formation region of the sub bit line and the main bit line, the sub bit line contact CH is not formed on the dummy bit line.
  • the dummy bit lines DBL are connected to each other by, for example, a wiring layer in a further upper layer not shown. Therefore, the plate electrodes PL00, PL10, PL20, etc. are mutually connected also in the word line WL direction.
  • the plate electrode PL which is divided into a plurality of planes in the main memory array, has a low resistance, usually by the dummy bit line DBL intended for the function and effect simply as an optical dummy.
  • DBL dummy bit line
  • Ability to offer S can.
  • the DRAM of the third embodiment will be described based on FIGS. 11 to 13.
  • the third embodiment is different from the first embodiment mainly in the following points, and in the other points, for example, among the source / drain electrodes of adjacent memory cell gates TG in each sub memory array SM 0. The same is true in that the side connected to the sub bit line SBL is shared.
  • two dummy word lines DWLO, 1 and DW L2 are provided between word line WL and bit line select line KS, respectively. 3, DWL6, 7, DWL8, 9 levels provided.
  • word line WL in which memory cell MC is arranged and sub bit line SBL is different.
  • memory cell MC is arranged corresponding to the crossing position of word line W LO, 3, 4, 7, 8,... And sub bit line SBLOO.
  • the word lines WL2, 3, 6, 7,... And the word lines WLO are arranged corresponding to the intersections.
  • the relative patterns are the same, and the difference in correspondence as described above is not essential.
  • Memory cell gate TG is provided corresponding to the respective intersections of dummy word lines DWL 0-3 and DWL 6-9 in the boundary region of the sub memory arrays SMO, 1, SM 2 and 3 and the corresponding sub bit lines SBL.
  • a dummy memory cell is provided which has only the memory cell but does not have the memory cell capacitor Cs.
  • the dummy word lines DWLO... Become the gate electrodes of the memory cell gate TG.
  • the dummy word lines DWLO... Are connected to the ground potential so that the memory cell gate TG is turned off.
  • a dummy word line DWL is further provided in the boundary region of sub memory arrays SMO, 1, SM 2 and 3 in which bit line select line KS is provided, for example, as shown in FIG.
  • the ends of the electrodes PLO, 1 can be straight. That is, Dami There is no need to form an opening in the plate electrode PLO, 1 for inserting the sub bit line contact CH in the part of one memory cell area DUMO..., So the notch as shown in the previous embodiment 1 (FIG. 3) It does not have to be formed. Therefore, since various conditions in the manufacturing process can be optimally matched to the opening, the accuracy can be more easily improved.
  • memory cells are similar to the other word lines WL.
  • a memory cell MC having a gate TG and a memory cell capacitor Cs is formed.
  • the dummy word line DWL4, 5 is also connected to the ground potential, the memory cell gate TG is turned off, and is not used as a valid storage element. It is supposed to be.
  • one of the source / drain electrodes of memory cell gate TG receiving the dummy word lines DWL4 and DWL5 arranged adjacent to each other is also formed in common, but the common electrode is not connected to main bit line MBL. .
  • the basic purpose of providing the spare memory cell and the spare word line SWL as described above is the same as that of the normal DRAM. That is, generally, a large capacity DRAM is provided with a spare memory cell for replacing and repairing a defective memory cell for the purpose of improving the yield. Spare memory cells are arranged in rows and columns, and are replaced in units of rows and columns.
  • the arrangement of the spare word lines SWL0 and SWL1 as described above makes it possible to easily reduce the chip area S. More specifically, the dummy word lines arranged at the boundary between the sub memory arrays SM1 and SM2 have a force enough to achieve their purpose with only two word lines in order to maintain the uniformity of the layout pattern.
  • spare word line SWL0 adjacent to word line WL127 and spare word line SWL1 adjacent to word line WL128 are disposed to simultaneously achieve the purpose of yield improvement and uniformization of layout pattern.
  • the word lines can be arranged effectively, and the chip area reduction effect of the hierarchical bit line structure DRAM can be obtained simultaneously.
  • the number of spare word lines is set to two per main memory array in the third embodiment, the number of spare word lines may be increased by a unit capable of maintaining the uniformity of the layout pattern.
  • the number of spare word lines is a trade-off between the defect density in manufacturing and the chip area.
  • dummy memory cells are arranged at the outer periphery of memory cells arranged in an array.
  • the main purpose of the memory element is as follows: When the mask pattern is sparse or dense in the mask pattern transfer process at the time of manufacture, the pattern shape transferred due to the influence of the light intensity is distorted, and the desired pattern shape can not be obtained.
  • An effective pattern as a storage element is uniformly formed by arranging an invalid pattern as a storage element on an outer periphery of the effective pattern as an optical dummy. Even in the present embodiment, even such dummy memory cells of the outer periphery may be provided.
  • the DRAM of the fourth embodiment will be described based on FIG.
  • the fourth embodiment is different from the third embodiment mainly in the configuration of the main bit line pair as follows.
  • the main bit line pair MBL, / MBL is extended in parallel, connected to the sense amplifier SA, and connected to each sub bit line pair on the same row.
  • spare word lines SWL0 and SWL1 and spare word lines SWL1 and SWL1 arranged in the boundary region of sub memory arrays SM1 and SM2 are provided by two pairs of main bit lines in contact with P.
  • the dummy word lines DWL4 and DWL5 have a twist structure and the wiring pattern power of the main bit line pair MBL and / MBL on the sub memory array at one end of the plurality of sub memory arrays SM.
  • the shield pattern SLD is formed in the same wiring layer as the main bit line in the region where the wiring pattern of the main bit line pair is not formed and the region where the wiring pattern of the main bit line pair is not formed.
  • the main bit line pair has a twist structure to reduce coupling noise between adjacent main bit lines.
  • Twisting of the main bit line pair is performed in the area where spare word lines SWL0 and SWL1 and dummy word lines DWL4 and DWL5 are arranged, and the area where the sub bit lines are divided is effectively utilized to provide a layout. An increase in area does not occur.
  • the main bit line pair MBL, / MBL has a longer wiring length than the sub bit line pair SBL, / SBL (about four times in the first embodiment and the third embodiment).
  • the sense amplifier corresponding to each main bit line pair is arranged at any one end of the main memory array, it is not necessary to form a wiring pattern of main bit lines on the sub memory array on the other end side. Since the connection between the main bit line and the sub bit line on the other end side is sufficient, the wiring length of the main bit line can be shortened accordingly to reduce parasitic capacitance.
  • the ratio of the total capacitance Cb of the sub bit line and the main bit line to the memory cell capacitance Cs can be reduced, and the read voltage appearing on the main bit line pair can be increased when data is read from the memory cell. Can be improved.
  • the main memory array is divided and disposed alternately at each main bit line pair as in the fourth embodiment, the main memory array is located on the other sub memory array on the sub memory array on both ends.
  • the arrangement pitch of bit line pairs is doubled.
  • a wiring pattern is formed in the same wiring layer and at the same wiring pitch as the main bit line pair, and the same potential as the precharge potential of the main bit line is generated. Fix in position.
  • the influence of the coupling noise between the adjacent main bit lines can be further reduced, and the balance of the coupling charge amount of the paired main bit lines can be made substantially even.
  • FIG. 15 is a wiring diagram showing a partial configuration of a DRAM according to Embodiment 5 of the present invention.
  • dynamic memory cells arranged in the vicinity of each intersection of a plurality of word lines WL and a plurality of bit line pairs BLL, / BLL (BLR, / BLR) are arranged in an array.
  • Memory cell array MC a sense amplifier circuit SA for sense amplification of a potential difference appearing on bit line pair BL, / BL, and a bit line precharge for supplying a precharge potential to bit line pair BL, ZBL.
  • a shared sense amplifier configuration includes a circuit (voltage conversion circuit) PD, a shared switch control signal drive circuit (voltage conversion circuit) SD, and a sense amplifier control circuit SC.
  • a signal related to the selection of the inner word line of the plurality of address signals AD is input to the decode circuit RD, the output of the decode circuit is input to the word line drive circuit WD, and one of the plurality of word lines WL is selected. Be done. Further, a signal related to the selection of the sense amplifier block among the plurality of address signals AD and the sense amplifier control signal CT are input to the sense amplifier control circuit SC, and the sense amplifier drive signal SEN, SEP force S are output. Furthermore, the precharge control signals PRL and PRR are output from the precharge control signal drive circuit PD, are input to the gate electrodes of the precharge transistors Q5, Q6, Q7 and Q8, and the connection between the bit line pair and the precharge power supply VBP. Control.
  • the shared switch control signals SSL and SSR are output from the shared switch control signal drive circuit SD and are input to the gate electrodes of the shared switch transistors Q1, Q2, Q3 and Q4 to control the connection between the bit line pair and the sense amplifier.
  • Precharge control signal PRL, PRR and shared switch control signal SSL, SSR are selected according to the signal related to selection of sense amplifier block among multiple address signals AD. Controlled.
  • the precharge power supply VBP is set to, for example, about 1/2 of the amplitude level of the bit line.
  • a voltage higher than the amplitude level of the bit line is applied to the gate electrode of the transfer gate of the memory cell in order to write the high level of the bit line to the memory cell capacitor.
  • the transfer gate of the memory cell is formed of an N-type transistor, and the gate insulating film is formed thicker than the transistors constituting the sense amplifier SA.
  • the high level of the precharge control signals PRL and PRR connected to the gate electrodes of the precharge transistors Q5, Q6, Q7 and Q8 is supplied with the same potential as the high level of the word line.
  • the high level of the shared switch control signals SSL and SSR connected to the gate electrodes of the shared switch transistors Q1, Q2, Q3 and Q4 is also supplied with the same potential as the high level of the word line. Therefore, the gate insulating films of the precharge transistors Q5, Q6, Q7 and Q8 and the shared switch transistors Ql, Q2, Q3 and Q4 are formed to have the same film thickness as the gate insulating film of the transfer gate of the memory cell.
  • the gate insulating film is thicker than the transistor that constitutes SA.
  • the word line drive circuit WD, the precharge control signal drive circuit PD, and the shared switch control signal drive circuit SD respectively convert the signal amplitude input at low voltage into high voltage signal amplitude.
  • a voltage conversion circuit for outputting the same and is configured to have the same film thickness as at least the gate insulating film force S of the output signal drive transistor and the gate insulating film of the transfer gate of the memory cell.
  • the transistor group included in the circuit block to which the high voltage is applied is formed in the high breakdown voltage region HV where the gate insulating film is thick, and the transistor group included in the circuit block to which only the low voltage is applied is The gate insulating film is formed in the thin low withstand voltage region LV.
  • the gate insulating film of the transistor formed in the high breakdown voltage region HV is approximately 7.5 nm, and the applied voltage is approximately 3.3 V.
  • the gate insulating film of the transistor formed in the low breakdown voltage region LV is about 2.2 nm, and the applied voltage is about 1.2 V.
  • FIG. 18 is a cross-sectional view of a part of a conventional DRAM and a drawing in which a part of photo masks used in the manufacturing process are made to correspond to each other. Shown And a partial cross section of shared switch transistors Ql, Q2, Q3 and Q4 and precharge transistors Q5, Q6, Q7 and Q8 in the T20 region, and word line drive circuit WD and precharge control signal drive circuit PD and shared switch.
  • a partial cross section of the control signal drive circuit SD is shown in the T30 region, and a partial cross section of the decode circuit RD and the sense amplifier control circuit SC and the sense amplifier circuit SA is shown in the T40 region.
  • a plurality of power supply voltages of different voltages are used. For example, if there are two power supplies, and one of the power supply voltages is 3.3 V and the other is 1.2 V, 3.3 V is applied to the gate electrode in each of the T10, ⁇ 20, and ⁇ 30 regions.
  • the film thickness of the gate electrode insulating film 10, 20, and 30 is set thick, and in the region 40 where 1.2 V is applied to the gate electrode, the film thickness of the gate electrode insulating film 40 is set thin.
  • Gate dielectric thickness is controlled by mask ⁇ V10.
  • the channel length of the MOSFET is set longer than the ⁇ 10 and ⁇ 40 regions for the purpose of suppressing the short channel effect and securing hot carrier resistance, and the minimum channel length in the ⁇ 20 and ⁇ 30 regions is the same.
  • the threshold voltage of each region and the LDD structure are also controlled independently in T10 region, T20 region, T30 region, and T40 region respectively.
  • ion implantation is controlled using photomask VT10, VT20, VT30, LD10, LD20. doing.
  • FIG. 16 is a cross-sectional view of a portion of a DRAM according to a fifth embodiment of the present invention and a diagram corresponding to a portion of a photomask used in a manufacturing process.
  • the substrate structure and the metal wiring structure are not related to the present invention, in particular, they are illustrated in the drawings.
  • a partial cross section of memory cell regions MCL and MCR is shown in T1 region, comparing FIG. 15 and FIG. 16 with shared switch transistors Ql, Q2, Q3, Q4 and precharge transistors Q5, Q6, Q7, Q8.
  • a partial cross section of the word line drive circuit WD and a partial control signal drive circuit PD and a partial cross section of the shared switch control signal drive circuit SD is shown in a T3 region, and a decode circuit RD and a sense amplifier control circuit are shown.
  • a partial cross section of SC and sense amplifier circuit SA is shown in ⁇ 4 area.
  • Regions Tl, ⁇ 2, ⁇ 3, and ⁇ 4 shown in Fig. 16 are all wedge-shaped transistor regions, each of which has the transistor power of the MOSFET structure. Although the regions T1, l2, ⁇ 3, ⁇ 4 are not necessarily formed on the same cross section in practice, they are illustrated as being disposed on the same cross section for convenience of explanation.
  • the gate insulating film 1 formed in the T1 region, the gate insulating film 2 formed in the second region, and the gate insulating film 3 formed in the third region are formed in the same manufacturing process. It is a gate insulating film and has the same film thickness. Further, the gate insulating film 0.4 formed in the fourth region is formed by a manufacturing process different from that of the gate insulating films 1, 2, 3 and 3 and has different film thicknesses.
  • the channel length of each MOSFET in the T1, ⁇ 2, ⁇ 3 and ⁇ 4 regions is set such that G3> G2> G1> G4 Compared to the conventional example, the channel length from G3 to G2 The feature is that it is set shorter.
  • the shared switch transistors Ql, Q2, Q3, Q4 and the precharge transistors Q5, Q6, Q7, Q8 formed in the T2 region are input to the gate electrode of a 3.3V control signal.
  • the bit line or bit line precharge power supply is connected, and the applied voltage level is less than 1.2V. Therefore, the short channel effect and the hot carrier tolerance are significantly reduced compared to 3.3 V application, which makes it possible to shorten the channel length.
  • a photomask LD2 is applied.
  • the photomask LD2 opens the T2 region and the T4 region so that the T2 region and the source Z drain electrode of the T4 region are selectively formed.
  • the photomask LD1 is applied. The photomask LD1 opens only the T3 region so that the source Z drain electrode N3 in the T3 region is selectively formed.
  • photomasks VT1, VT2, and VT3 for setting the threshold voltage are used.
  • T1 region and T4 region are independent of other regions respectively
  • a photomask VT1 opened only in the T1 region and a photomask VT3 opened only in the T4 region are applied to the respective regions.
  • the T2 region and the T3 region are ion implanted in the same manufacturing process using the same photomask VT2.
  • the reason why the ion implantation for setting the threshold of the T2 region is not the same as the T4 region is that the gate insulating film thickness is different between the T2 region and the T4 region, and the gate insulating film OX2 in the T2 region is the gate insulating film in the T4 region.
  • the threshold voltage in the T2 region is too low, and sufficient switch characteristics can not be obtained.
  • the relationship between the channel lengths Gl, G2, G3, and G4 of each ⁇ SFET is G3> G2> G1> G4.
  • the threshold voltage of each MOSFET is formed by using a photomask VT1 in the T1 region and a T4 region in an independent manufacturing process using the photomask VT3.
  • the T2 region and the T3 region are common photomasks It is formed in the same manufacturing process using VT2.
  • each MOS FET is formed by using a photo mask VT1 for the T1 region and T3 region by an independent manufacturing process using the photo mask LD1, and the T2 region and the T4 region are common.
  • the photomask LD2 is formed in the same manufacturing process.
  • the channel lengths of the precharge transistor and the shared switch transistor can be formed short, and the layout area can be reduced.
  • the precharge transistor and the shared switch transistor are arranged for each memory cell array divided into a plurality of blocks, so the larger the capacity and the larger the number of divisions, the larger the effect.
  • a photomask for setting the threshold voltage and a photomask for forming the source / drain electrodes can be shared by a plurality of regions, and the number of manufacturing processes and the number of photomasks used can be increased. Layout area can be reduced.
  • FIG. 17 is a plan view of a portion of a DRAM according to Embodiment 5 of the present invention, in which shared switch transistors Q1 and Q2 and precharge transistors Q5 and Q6 are disposed within the arrangement pitch of sense amplifiers SA. .
  • Shared switch transistors Ql and Q2 form a pair, and one of source / drain electrodes is connected to bit line pair BL and ZBL in sense amplifier SA, respectively. The other is connected to bit line pair BLL, / BLL in memory cell array MCL.
  • the precharge transistors Q5 and Q6 form a pair, and each is connected to a bit line pair BLL, / BLL in one of the source / drain electrodes of the first memory cell array MCL, and the other is commonly connected to the precharge power supply VBP.
  • the plurality of bit lines in memory cell array MCL are arranged at a half pitch of the bit line in sense amplifier SA.
  • Shared switch transistors Ql and Q2 and precharge transistors Q5 and Q6 need to be arranged at the arrangement pitch of sense amplifiers SA, and the maximum dimensional force S of the channel width of MOS FET constituting each transistor, memory cell and It is restricted by the arrangement pitch of sense amplifiers.
  • the channel lengths of the MOSFETs constituting Ql, Q2, Q3 and Q4 can be made shorter than in the conventional example, and the current drive capability per unit of each MOSFET can be improved.
  • the data transfer speed between the memory cell and the sense amplifier can be improved, and the bit line precharge speed can be improved.
  • the precharge control signal drive circuit and the shared switch control signal are used.
  • Drive load capacity for the drive circuit increases. In order to operate at high speed, it is necessary to increase the transistor size of the precharge control signal drive circuit and the shared switch control signal drive circuit, but there is a trade-off relationship with the layout area.
  • the channel lengths of the MOSFETs constituting Ql, Q2, Q3 and Q4 can be made shorter than in the conventional example, and a precharge control signal drive circuit and a shared switch control signal drive circuit can be provided.
  • Drive load capacity can be reduced. That is, high speed operation can be performed without increasing the layout area of the precharge control signal drive circuit and the shared switch control signal drive circuit, and furthermore, the drive load capacitance can be reduced, whereby power consumption can be reduced.
  • the precharge transistor is not limited to the non shared sense amplifier DRAM.
  • the DRAM without the bit line pair equalization circuit has been described.
  • the same effect can be obtained with a DRAM having an equalization circuit.
  • the power explained in connection with the DRAM in which the precharge circuit is added to the memory cell side from the shared switch circuit is the same as in the DRAM in which the precharge circuit is added to the sense amplifier side from the shared switch circuit. Is obtained.
  • the configuration as described above is not necessarily limited to the memory having the hierarchical bit line structure or the folded bit line structure as described in the first to fourth embodiments.
  • the uniformity of the layout pattern on the semiconductor chip can be enhanced to suppress the processing variation during manufacturing, so the layout area can be reduced and the manufacturing yield can be improved (maintenance).
  • DRAM dynamic random access memory

Abstract

　一例の半導体記憶装置は、半導体基板上形成された１箇所のＮ型の拡散層ＯＤごとに、ワード線ＷＬまたはビット線選択線ＫＳとの交差位置に、２つのメモリセルゲートＴＧ、またはビット線接続ゲートＳＷが形成される。Ｎ型の拡散層ＯＤの中央部付近は、２つのゲートに共通のソース／ドレイン領域とされる一方、両端部付近は、各ゲートに個別のソース／ドレイン領域とされる。ソース／ドレイン領域は、ストレージコンタクトＣＡを介して、メモリセルキャパシタのストレージ電極ＳＮに接続され、またはサブビット線コンタクトＣＨおよびメタル配線のビアを介して、サブビット線、またはメインビット線に接続される。メモリセルゲートＴＧおよびビット線接続ゲートＳＷは、４つ単位で同一のパターンを繰り返すように配置される。

Description

明 細 書
半導体記憶装置
技術分野
[0001] 本発明は半導体記憶装置に関し、特に、 1本の主ビット線に対して複数本の副ビッ ト線が設けられた、レ、わゆる階層ビット線構造を有するダイナミックランダムアクセスメ モリ（DRAM)、また、そのような半導体記憶装置を有するいわゆるシステム LSI等に 関するものである。
背景技術
[0002] DRAMにおいては、ビット線の寄生容量が大きいと、メモリセルに蓄積された電荷 によってビット線対に生じる電位差が小さくなり、正確な読み出しが困難になる。上記 ビット線の寄生容量を小さく抑えるためには、ビット線に接続されるメモリセルの個数 を少なくする必要がある。ところが、ビット線対の電位差を増幅するセンスアンプはビ ット線対ごとに設けられるため、ビット線に接続されるメモリセルの個数が少なくなると 、半導体チップ上で、メモリセルが占める領域に対してセンスアンプの占める割合が 多くなり、記憶容量を大きくすることが困難になる。
[0003] そこで、それぞれ所定の数のメモリセルが接続される複数本の副ビット線を設け、何 れかの副ビット線を選択的に主ビット線と導通させることにより、実際上の寄生容量を 小さく抑える技術が知られている（例えば、特許文献 1参照。）。
[0004] 具体的には、同文献の図 1に示されるように、例えば 1対の主ビット線 BLml、 /BL mlに対して 16対の副ビット線 BLsl、 ZBLslが設けられ、各副ビット線 BLsl、 /B Lslは、選択線 BS：!〜 BS16により制御されるビット線接続トランジスタ Tl、 /T1を 介して、選択的に主ビット線 BLml、 ZBLmlに接続されるようになっている。
[0005] 上記ビット線接続トランジスタ Tl、 /T1等は、半導体チップ上に次のように配置さ れる。すなわち、同文献の図 2には明示的には図示されていなレ、が、例えば副ビット 線 /BLslを選択的に主ビット線/ BLmlに接続するビット線接続トランジスタ/ T1 は、選択線 BS2、 BS3と、主ビット線/ BLmlとの交差位置に配置される。また、例え ば副ビット線 BLslを選択的に主ビット線 BLmlに接続するビット線接続トランジスタ T 1は、サブブロック Bs2、 Bs3の図示されていない他端側で、選択線 BS1、 BS2また は BS3、 BS4と、主ビット線/ BLmlとの交差位置に配置される。
[0006] ここで、各メモリセルが有するメモリセルキャパシタを例えば副ビット線 BLslに接続 するアクセストランジスタは、主ビット線 BLmlと、ワード線 WL2、 3、 6、 7…との交差 位置に配置され、また、畐 Iビット線/ BLslに接続するアクセストランジスタは、主ビッ ト線 ZBLmlと、ワード線 WL1、 4、 5、 8、 9…との交差位置に配置される。すなわち 、隣り合う 4本のワード線と主ビット線との 4力所の交差位置のうち隣り合う 2力所に配 置される単位パターン力 主ビット線方向に繰り返し配置される。また、ワード線方向 に隣り合う主ビット線にっレ、ては、上記単位パターンが 2力所の交差位置分だけずれ て配置される。
特許文献 1 :特開平 6— 349267号公報
発明の開示
発明が解決しょうとする課題
[0007] し力、しながら、上記のような半導体記憶装置は、アクセストランジスタやビット線接続 トランジスタ T1■ · -の配置が均一でなレ、ために、各トランジスタや配線を高精度かつ高 密度に形成することが困難である。すなわち、製造時の加工バラツキが増大し (特に 製造プロセスを微細化する上で顕在化)メモリセルやビット線接続トランジスタの電気 特性が均一化できなレ、。したがって、レイアウト面積の縮小や記憶容量の増大が困 難であり、また歩留まりの向上 (維持）が困難である。
[0008] 具体的には、例えば主ビット線 BLmlに関しては、サブブロック Bs2のワード線 WL 62、 63およびサブブロック Bs3のワード線 WL2、 3等との交差位置にアクセストラン ジスタが配置され、間の WL64、選択線 BS2、 BS3、ワード線 WL1との 4力所の交差 位置には配置されない。一方、主ビット線/ BLmlに関しては、サブブロック Bs2のヮ ード線 WL64、選択線 BS2、 BS3、およびサブブロック Bs3のワード線 WL1、 4との 4 力所の交差位置に、連続してアクセストランジスタまたはビット線接続トランジスタ/ T 1が配置される。
[0009] 本発明は、力かる点に鑑みてなされたものであり、半導体チップ上のレイアウト面積 の縮小や製造歩留まりの向上等を容易にすることを課題としてレ、る。 課題を解決するための手段
[0010] 上記の課題を解決するため、本発明は、
それぞれ、セルトランジスタを含む複数のメモリセル、およびサブビット線を有する複 数のサブメモリアレイと、
メインビット線と、
上記サブビット線を上記メインビット線に選択的に接続するビット線接続トランジスタ と、
を備えた半導体記憶装置であって、
上記サブメモリアレイは、サブビット線が上記メインビット線に沿って順次並ぶように 配置されるとともに、
上記セルトランジスタ、およびビット線接続トランジスタ力 所定数単位で同一のパタ ーンを繰り返すように配置されていることを特徴とする。
[0011] これにより、半導体チップ上のレイアウトパターンの均一性が高くなる。
発明の効果
[0012] 本発明によれば、半導体チップ上のレイアウトパターンの均一性を高めて製造時の 加工バラツキを抑制することができるため、レイアウト面積の縮小や製造歩留まりの向 上 (維持）が容易に可能になる。
図面の簡単な説明
[0013] [図 1]図 1は、実施形態 1の DRAMの構成を示す回路図である。
[図 2]図 2は、同、図 5および図 6の A— A断面図である。
[図 3]図 3は、同、図 5および図 6の B— B断面図である。
[図 4]図 4は、同、図 5および図 6の C_C断面図である。
[図 5]図 5は、同、図 2〜図 4の D_D断面図である。
[図 6]図 6は、同、図 2〜図 4の E— E断面図である。
[図 7]図 7は、同、ワード線駆動回路およびサブメモリアレイ選択線駆動回路の配置を 示す模式図である。
[図 8]図 8は、実施形態 1の図 4に対応する変形例の断面図である。
[図 9]図 9は、実施形態 1の図 3に対応する実施形態 2の断面図である。 [図 10]図 10は、実施形態 1の図 6に対応する実施形態 2の断面図である。
[図 11]図 11は、実施形態 3の DRAMの構成を示す回路図である。
園 12]図 12は、実施形態 1の図 3に対応する実施形態 3の断面図である。
園 13]図 13は、実施形態 1の図 3に対応する実施形態 3の他の部分の断面図である
[図 14]図 14は、実施形態 4の DRAMの構成を示す回路図である。
園 15]図 15は、実施形態 5による DRAMの一部構成を示す配線図である。
[図 16]図 16は、図 15に示された一部を具体的に示す断面図と、製造工程で使用す る一部のフォトマスクを対応させた図面である。
[図 17]図 17は、図 15に示された一部を具体的に示す平面図である。
[図 18]図 18は、従来の DRAMの一部の断面図と、製造工程で使用する一部のフォ トマスクを対応させた図面である。
符号の説明
MC :メモリセル
MM :メインメモリアレイ
SM :サブメモリアレイ
MBL :メインビット線対
SBL :サブビット線
WL :ワード線
KS :ビット線選択線
SW:ビット線接続ゲート
SA:センスアンプ
TG :メモリセルゲート
OD : N型の拡散層
CA:ストレージコンタクト
CH：サブビット線コンタクト
SN :ストレージ電極
PL :プレート電極 Cs:メモリセルキャパシタ
Cox:酸化膜
WD:ワード線駆動回路
KD：サブメモリアレイ選択線駆動回路
ST:ワード線裏打ち領域
DBL:ダミービット線
DWL:ダミーワード線
SWL:予備のワード線
DUM：ダミーメモリセル領域
RW:冗長メモリセル領域
VI：ビア
MCL、 MCR:メモリセルアレイ
SA:センスアンプ
WL:ワード線
WD:ワード線駆動回路
RD:ロウデコーダ回路
BLL, /BL BLR, /BLR:ビッ卜線
Ql、 Q2、 Q3、 Q4:シェアドスイッチトランジスタ
Q5、 Q6、 Q7、 Q8:プリチャージトランジスタ
PRL、 PRR:プリチャージ制御信号
PD：プリチャージ制御信号駆動回路
SSL、 SSR:シェアドスイッチ制御信号
SD：シェアドスイッチ制御信号駆動回路
SEN, SEP:センスアンプ制御信号
SC：センスアンプ制御回路ブロック
VBP：ビット線プリチャージ電源
Gl、 G2、 G3、 G4:ゲート電極
Nl、 N2、 N3、 N4:ソース Zドレイン電極 OXl、〇X2、 OX3、 OX4 :ゲート絶縁膜
HV1：ゲート絶縁膜形成用のフォトマスク
VT1、 VT2、 VT3 :閾値電圧設定用のフォトマスク
LD1、 LD2 :ソース Zドレイン電極形成用のフォトマスク
発明を実施するための最良の形態
[0015] 以下、本発明の実施形態を図面に基づいて詳細に説明する。なお、以下の各実施 形態において、他の実施形態と同様の機能を有する構成要素については同一の符 号を付して説明を省略する。
[0016] 《発明の実施形態 1》
(DRAMの回路）
まず、実施形態 1の DRAMの回路について図 1に基づいて説明する。
[0017] この DRAMは、メインメモリアレイ MM内に 4つのサブメモリアレイ SM0〜SM3を 有し、 4 X nビット X 64ワードのデータを記憶するようになっている。記憶データが入 出力されるビット線は、上記 4つのサブメモリアレイ SM0〜SM3に共通のメインビット 線 MBL0〜MBLn (および/ MBL0〜/MBLn)と、各サブメモリアレイ SM0〜SM 3に対応するサブビット線 SBL00〜SBLn0、 - - -SBL03~SBLn3 (*5 ^O^ SBLOO 〜/SBLnO、〜ZSBL03〜ZSBLn3)とが設けられた階層ビット線構造で、かつ、 折り返しビット線構造を有している。
[0018] 以下、主にサブメモリアレイ SM0の 1、 2ビット目のデータが記憶される部分を代表 的に説明する。各 1ビットのデータが記憶されるメモリセル MCは、ワード線 WL0〜W L63における 4本ごとのうちの 2本と、サブビット線 SBL00、またはサブビット線/ SB LOOとの交差位置に対応して設けられている。より具体的には、ワード線 WL0、 3、 4 、 7、 8、 ·■·、 59、 60、 63と、サブビット線 SBL00との交差位置、およびワード泉 WL1 、 2、 5、 6、■·■、 61、 62と、サブビット線/ SBL00との交差位置に対応して設けられて いる。
[0019] 各サブビット線 SBL00、 /SBL00は、それぞれビット線選択線 KS0A、 KS0Bによ つて制御されるビット線接続ゲート SW00、 /SW00 (ビット線接続ゲート群 SW0、 / SWO)を介して、メインビット線 MBL0、 /MBLOに接続されるようになっている。すな わち、各サブメモリアレイ SM0〜SM3は、サブビット線 SBL00、 /SBL00…力 S選択 的にメインビット線 MBL0、 /MBLOに接続されることにより選択されるようになってい る。
[0020] メインビット線 MBLO、 /MBLOは、センスアンプ SAOに接続され、両者間にメモリ セル MCの記憶データに応じて生じる電位差が増幅されるようになっている。
[0021] ここで、図 1は DRAMの回路を示すものである力 S、後述する各構成要素の配置関 係にも、概ね対応している。すなわち、例えばビット線接続ゲート群 SWO、 /SWO、 SW1、 ZSW1は、サブメモリアレイ SMO、 SMIの間付近に線対称に配置され、ビッ 卜線接続ゲー卜群 SW2、 /SW2, SW3、 ZSW3は、サブメモ];アレイ SM2、 SM3の 間付近に線対称に配置される。なお、ビット線接続ゲート群 SWO ·■ ·の配置順序は線 対称性が保たれる範囲で異なっていてもよい。
[0022] (DRAMの半導体チップ上のレイアウト）
次に、上記各回路要素の半導体チップ上のレイアウトについて図 2〜図 7に基づい て説明する。
[0023] 図 2は、図 5および図 6の A— A断面図で、半導体基板上に形成されるトランジスタ の配置等を示している。
[0024] 図 3は、図 5および図 6の B— B断面図で、サブビット線 SBLOO…よりも下方のメモリ セルキャパシタ Csを構成するプレート電極 PL、およびストレージ電極 SNの配置等を 示している。
[0025] 図 4は、図 5および図 6の C— C断面図で、サブビット線 SBLOO" '、メインビット線 M BLO- - ·、ワード線裏打ち配線 WL60— Μ· · ·、およびビット線選択線裏打ち配線の配 置等を示している。
[0026] 図 5は、図 2〜図 4の D— D断面図、すなわちメインビット線 MBLOの位置での縦断 面を示している。
[0027] 図 6は、図 2〜図 4の E— E断面図、すなわちメインビット線 ZMBLOの位置での縦 断面を示している。
[0028] 図 7は、上記図 2と対応させてワード線駆動回路 WD60〜WD67、およびビット線 選択線駆動回路 KDO、 KD1の配置を示す模式図である。 [0029] ここで、以下の説明では、同種の構成要素について、これらを特に区別する必要が ない場合には符号に含まれる数字および「/」を省略して記載する。
[0030] 半導体基板上には、図 2に示すように N型の拡散層 ODが形成されている。上記 N 型の拡散層〇Dと、ワード線 WLまたはビット線選択線 KSとの交差位置に、それぞれ メモリセルゲート TG、またはビット線接続ゲート SWが形成される。
[0031] より詳しくは、 1力所の N型の拡散層〇Dごとに 2つのメモリセルゲート TGまたはビッ ト線接続ゲート SW(N型 MOSFET)が形成され、 N型の拡散層 ODの中央部付近は 、 2つのゲートに共通のソース/ドレイン（ソースまたはドレイン）領域とされる一方、両 端部付近は、各ゲートに個別のソース/ドレイン領域とされる。上記ソース Zドレイン 領域は、図 5、図 6に示すように、ストレージコンタクト CAを介して、メモリセルキャパシ タ Csのストレージ電極 SNに接続され、またはサブビット線コンタクト CHおよびメタル 配線のビア VIを介して、サブビット線 SBL、またはメインビット線 MBLに接続されて いる。 （ここで、正確には、図 2の断面位置で現れるのはストレージコンタクト CAだけ であるが、便宜上、その上方でサブビット線コンタクト CHが積層される部分について は、ハッチングを異ならせて符号 CHを付して描いている。 )
上記 N型の拡散層 ODは、メモリセルゲート TGが形成されるかビット線接続ゲート S Wが形成されるかに係わらず、等ピッチの繰り返レ ターンが形成されるように千鳥 状に配置されている。また、ワード線 WLおよびビット線選択線 KSも等ピッチに配置 されている。したがって、メモリセルゲート TGおよびビット線接続ゲート SWも、サブメ モリアレイ SM0〜SM3の内部および境界部に亘つて、対称性の高い繰り返しパター ン状（千鳥状）に配置される。
[0032] メモリセルキャパシタ Csは、図 5、図 6に示すように、 N型の拡散層〇Dおよびワード 線 WL等の上層側に設けられ、プレート電極 PLとストレージ電極 SNとの間に酸化膜 Coxが形成された 3次元構造を有している。上記プレート電極 PLの上部は、図 3に示 すように、各サブメモリアレイ SM0〜SM3の領域内で連続的に形成される一方、各 サブメモリアレイ SM0〜SM3間では互いに分離して形成されている。前記サブビット 線コンタクト CHは、サブメモリアレイ SM0〜SM3の領域内では、プレート電極 PLに 形成された開口部を揷通されて、サブビット線 SBL等に接続されるようになっている。 (本実施形態では、メモリセルキャパシタ Csがサブビット線 SBLの下層に形成された 、いわゆる CUB型メモリセル構造が形成されている力 これに限らず、いわゆる COB 型メモリセル構造などにも本発明は適用可能である。 )
プレート電極 PLの上層には、図 5、図 6に示すように、 3層の金属配線層が設けら れ、前記サブビット線 SBL、メインビット線 MBL、およびワード線裏打ち配線 WL_M とビット線選択線裏打ち配線 KS_Mとは、それぞれ第 1層〜第 3層の金属配線層に よって形成されている。サブビット線 SBLとメインビット線 MBLとは、図 4に示すように 、ワード線 WLと直交する方向に延伸するとともに互いに重なり合う位置に配置されて いる。ワード線裏打ち配線 WL_Mとビット線選択線裏打ち配線 KS_Mとは、ワード 線 WLと同方向に延伸するように配置されている。
[0033] 半導体基板は、具体的には、例えば図 5、図 6に示すように、 P型シリコン基板 P— s ubの上に深い N型ゥヱル領域 NT、さらにその上層に P型ゥヱル領域 PWが形成され て成るトリプルゥヱル構造を有し、メモリセル MCのメモリセルゲート TGやビット線接続 ゲート SWの基板と、メモリセル領域以外の回路領域の基板とが分離されるようになつ ている。なお、本発明はトリプルゥエル構造に限定されるものでなぐツインゥエル構造 などにおいても同様の効果を発揮できる。
[0034] メモリセルゲート TGやビット線接続ゲート SWは、同一の素子構造かつ素子寸法を 有し、同一の工程によって製造される。これらは、 P型ゥエル領域 PWの表面付近に 前記 N型の拡散層 ODが形成され、ゲート電極としてのワード線 WLまたはビット線選 択線 KSがゲート酸化膜 Goxを介して設けられることにより形成される。
[0035] ワード線 WL、およびビット線選択線 KSは、実質的な低抵抗化を目的に、図示しな レ、裏打ち配線接続領域で、それぞれ対応する例えば銅を主成分とするワード線裏打 ち配線 WL_Mまたはビット線選択線裏打ち配線 KS_Mに接続されてレ、る。なお、 これらの裏打ち配線は銅を主成分とするものに限らず、アルミニウム等の金属配線で も一定の低抵抗化効果は得られる。
[0036] また、メモリセルゲート TG、およびビット線接続ゲート SWにおけるポリシリコンから 成るゲート電極、ソース電極、およびドレイン電極は、限定されないが、例えば寄生抵 抗の低減のために表面をコバルトやニッケル等の金属でシリサイド化されている。 [0037] さらに、メモリセルキャパシタ Csのストレージ電極 SNおよびプレート電極 PLは、タン ダステン等の金属を用いた MIM構造とすることにより、ストレージコンタクト CAの低抵 抗化が図られている。
[0038] 上記のような低抵抗化等は必ずしも必須ではなレ、が、これらのようにすることにより、 メモリセルキャパシタ Csへのアクセス時に、メモリセルゲート TG、およびビット線接続 ゲート SWが直列接続されることによるアクセス速度の低下を補って、高速なアクセス 性能を実現することが容易にできる。
[0039] 次に、上記ワード線 WLを駆動するワード線駆動回路 WD、およびビット線選択線 K Sを駆動するビット線選択線駆動回路 KDについて図 7に基づいて説明する。これら の駆動回路は、例えば CMOSによって構成される。
[0040] 例えばサブメモリアレイ SM0の領域では、 4本分のワード線 WLに対応する領域に 、これらのワード線 WLを駆動する 4つのワード線駆動回路 WDが形成されている。こ れらのワード線駆動回路 WDは、アドレス信号のデコード結果に基づいて択一的に 駆動信号を出力するようになっている。
[0041] 一方、例えばサブメモリアレイ SM0、 SMIの境界領域では、ワード線 WLと同一の ピッチで配置された 4本分のビット線選択線 KSに対応する領域に、これらのビット線 選択線 KSを駆動する 2つのビット線選択線駆動回路 KDが形成されてレ、る。これらの ビット線選択線駆動回路 KDは、ブロック選択入力信号のデコード結果に基づいて 4 本のビット線選択線 KSのうち選択された 2本に共通に駆動信号を出力するようにな つている。
[0042] ここで、各ワード線駆動回路 WDの負荷容量に対して、ビット線選択線駆動回路 K Dの負荷容量は、およそ 2〜4倍である。一方、ワード線駆動回路 WDは上記のように 4本分のワード線 WLに対応する領域に 4つ形成されるのに対して、ビット線選択線 駆動回路 KDは同じ大きさの領域に 2つだけ形成される。
[0043] すなわち、 DRAMの速度性能は信号の遷移時間に大きく支配され、上記遷移時 間は、駆動回路の内部抵抗、駆動する信号線の抵抗負荷、および容量負荷の関係 で決まるが、上記のように各駆動回路に負荷容量の比に対応した（ワード線駆動回 路 WDのおよそ 2倍の）電流駆動能力を持たせて、レイアウト面積を増加させることな く駆動信号の遷移時間をバランスさせることが容易にできる。
[0044] 上記のように、規則的に配置されるメモリセル MCは 4本のワード線やビット線選択 線 KSを 1組とし、さらにその中の 2本ずつのワード線等を対として対称的に配置され ている。そして、隣接して配置される各々のメモリセル MCのメモリセルゲート TG610 と TG620および TG611と TG621 (図 2)等は、サブビット線に接続されるソース Zド レイン電極の一端を共有して酉己置される。また、 TG630と SW00、 TG631と SW01、 /SW00と Zswio、 ZSW01と/ SW11等もソース/ドレイン電極の一端を共有 する。ここで、メモリセル MCのメモリセルゲート TGとサブビット線とメインビット線間の ビット線接続ゲート SWとは、同一の素子構造かつ素子寸法である。
[0045] また、上記のように構成された階層ビット線構造から成る DRAMでは、例えば 4個 のサブメモリアレイ SMで構成されたメインメモリアレイ MMでは、ビット線接続ゲート 群 SW、 /SWが配置されるのは 2箇所であり、サブビット線分割数の半分の領域で 構成できる。
[0046] したがって、階層ビット線構造から成る DRAMにおいて本実施形態 1によれば、サ ブメモリアレイ SM0、 SMIの領域において、一定の配置ピッチで連続して、メモリセ ル MCのメモリセルゲート TGと、サブビット線とメインビット線間のビット線接続ゲート S Wとを形成でき、レイアウトパターンの連続性を保てる。したがって、チップ面積が小 さくできるとともに、製造が容易で高歩留まりの DRAMを提供することができる。
[0047] 《発明の実施形態 1の変形例》
ビット線選択線 KSは上記のように 2本ずつ同一の駆動信号を伝達させるので、ビッ ト線選択線裏打ち配線 KS— Mは、各ビット線選択線 KSに対応する幅に形成される のに限らず、 2本のビット線選択線 KSに共通にして、図 8に符号 KSO_M、 KS1_ Mで示すように幅広く形成して、より低抵抗化を図るようにしてもよい。具体的には、 上記配線幅はワード線ピッチとデザインノレールで規定され、例えばワード線裏打ち配 線 WL_Mのおよそ 2倍から 3倍の配線幅に形成することができる。
[0048] 《発明の実施形態 2》
実施形態 2の DRAMには、図 9に示すように、裏打ち配線接続領域 STに隣接して 、メインメモリアレイ MM全体にまたがるダミービット線 DBLが設けられている。上記ダ ミービット線 DBLは、サブビット線 SBLと同一の配線層に同一の配線ピッチで形成さ れる。ここで、上記裏打ち配線接続領域 STは、ワード線 WL、およびビット線選択線 KSと、ワード線裏打ち配線 WL—Mまたはビット線選択線裏打ち配線 KS—Mとが接 続される領域である。
[0049] メモリセルキャパシタ Csのプレート電極 PL00、 PL10、 PL20、およびプレート電極 PL01、 PL11、 PL21は、それぞれサブメモリアレイ SM0、 SMI間でサブビット線 SB L方向に分断されるとともに、ワード線 WL方向に裏打ち配線接続領域 STによって分 断されるが、以下のようにして互いに接続されるようになってレ、る。
[0050] ダミービット線 DBLには、サブビット線 SBLにおけるサブビット線コンタクト CHと同 様のコンタクトが同一のピッチで多数形成される。ただし、サブビット線コンタクト CH は、実施形態 1で説明したようにプレート電極 PLに形成された開口部を揷通されるこ とによってメモリセルゲート TGのソース Zドレイン電極とサブビット線 SBLとを接続す るのに対して、上記コンタクトは、図 10に示すように、プレート電極 PLに開口部が形 成されていないことによって、プレート電極 PLとダミービット線 DBLとを接続する。し たがって、プレート電極 PL10、 PL11等は、上記コンタクトおよびダミービット線 DBL を介して、サブビット線 SBL方向に互いに接続される。また、ダミービット線の位置で は、プレート電極 PLは、上記のように開口部（切り欠き）が形成されないので、端部を 直線状に形成することができる。 （なお、サブビット線とメインビット線のメモリセルゲー ト形成領域においてはプレート電極が形成されないため、ダミービット線上にはサブ ビット線コンタクト CHは形成されない。 )
また、上記ダミービット線 DBLは、例えば、図示しない更に上層の配線層によって 互いに接続される。したがって、プレート電極 PL00、 PL10、 PL20等は、ワード線 W L方向にも互レ、に接続される。
[0051] 上記のように、通常は、単に光学的ダミーとしての作用効果を目的とされるダミービ ット線 DBLによって、メインメモリアレイ内で複数のプレーンに分断されたプレート電 極 PLが低抵抗で互いに接続され、動作時のプレート電極 PLの電位の変動等による ノイズに対する耐性を向上させることが容易に可能となる。したがって、レイアウト面積 力 、さぐ速度性能とノイズ耐性に優れ、し力、も製造が容易で高歩留まりの DRAMを 提供すること力 Sできる。
[0052] 《発明の実施形態 3》
実施形態 3の DRAMについて、図 11〜図 13に基づいて説明する。
[0053] 本実施形態 3は、前記実施形態 1と比べて主として以下の点が異なり、その他の点 、例えば各サブメモリアレイ SM0…内における隣接するメモリセルゲート TGのソース /ドレイン電極のうち、サブビット線 SBLに接続される側などが共有される点等は同 様である。
[0054] サブメモリアレイ SMO、 1の境界領域、および SM2、 3の境界領域では、ワード線 W Lとビット線選択線 KSとの間に、それぞれ 2本ずつのダミーワード線 DWLO、 1、 DW L2、 3、 DWL6、 7、 DWL8、 9カ設けられてレヽる。
[0055] また、サブメモリアレイ SM1、 2の境界領域では、ワード線 WL127、 WL129の間に 、 2本のダミーワード線 DWL4、 5と、予備のメモリセルに接続される 2本の予備のヮー ド線 SWLO、 1とが設けられている。
[0056] さらに、メモリセル MCが配置されるワード線 WLとサブビット線 SBLとの対応関係が 異なっている。具体的には、例えば、実施形態 1では、メモリセル MCは、ワード線 W LO、 3、 4、 7、 8、…と、サブビット線 SBLOOとの交差位置に対応して配置されていた のに対して、本実施形態 2では、ワード線 WL2、 3、 6、 7、…と、ワード線 WLOとの交 差位置に対応して配置されている。ただし、相対的なパターンは同じであり、上記の ような対応関係の相違は本質的なものではない。
[0057] 上記サブメモリアレイ SMO、 1、 SM2、 3の境界領域のダミーワード線 DWL0〜3、 DWL6〜9と、それぞれ対応するサブビット線 SBLとの各交差位置に対応しては、メ モリセルゲート TGのみを有し、メモリセルキャパシタ Csを有しないダミーメモリセルが 設けられる。 （ダミーワード線 DWLO…は上記メモリセルゲート TGのゲート電極となる 。）また、上記ダミーワード線 DWLO…は、メモリセルゲート TGがオフ状態となるように 、グラウンド電位に接続される。
[0058] 上記のように、ビット線選択線 KSが設けられるサブメモリアレイ SMO、 1、 SM2、 3 の境界領域に、さらにダミーワード線 DWLが設けられることによって、例えば図 12に 示すようにプレート電極 PLO、 1の端部を直線状にすることができる。すなわち、ダミ 一メモリセル領域 DUMO…の部分ではサブビット線コンタクト CHを挿通させるための 開口部をプレート電極 PLO、 1に形成する必要がないので、前期実施形態 1 (図 3)に 示したような切り欠きを形成しなくてよい。したがって、製造時のプロセスにおける種 々の条件を開口部に最適なように合わせることができるので、精度を向上させること などがより容易にできる。
[0059] また、サブメモリアレイ SM1、 2の境界領域のダミーワード線 DWL4、 5と、それぞれ 対応するサブビット線 SBLとの各交差位置に対応しては、他のワード線 WLと同様に メモリセルゲート TGとメモリセルキャパシタ Csとを有するメモリセル MCが形成される 力 ダミーワード線 DWL4、 5はやはりグラウンド電位に接続され、メモリセルゲート T Gがオフ状態にされ、有効な記憶素子としては使用されないようになっている。また、 隣接配置されるダミーワード線 DWL4、 5をゲートに受けるメモリセルゲート TGのソー ス/ドレイン電極の一方も共通に形成されるが、その共通の電極はメインビット線 MB Lには接続されない。
[0060] 上記のようなダミーワード線 DWL4…が設けられるのは、例えば、もし、ワード線 WL 127、 WL128を直接隣接させた場合、これらのワード線 WL127…をゲートに受ける メモリセルゲート TGのソース/ドレイン電極を共通に形成したとすると、各メモリセル ゲート TGを独立してサブビット線 SBL01、 SBL02に別個に接続させることが困難に なるからである。そこで、上記のようにダミーワード線 DWL4…を配置することにより、 ワード線 WL127、 WL128に対応するメモリセルゲートを別個にサブビット線 SBL01 、 SBL02に接続させることができるとともに、図 13に示すようにダミーメモリセル領域 DUM2、 3 (および冗長メモリセル領域 RWO、 1)ではストレージ電極 SNや、ストレー ジコンタクト CA、サブビット線コンタクト CH、トランジスタ等が他の領域と同様に規則 的に配置され、レイアウトパターンの均一性を容易に保つことができる。
[0061] また、上記のような予備のメモリセルや予備のワード線 SWLが設けられる基本的な 目的は通常の DRAMの場合と同じである。すなわち、一般的に大容量の DRAMは 、歩留まり向上を目的として、不良メモリセルを置き換えて救済するための予備のメモ リセルを備えている。予備のメモリセルは、行および列状に配置され行および列単位 で置き換えを行う。本実施形態 3では、そのような一般的な歩留まり向上に加え、上 記のような予備ワード線 SWL0、 SWL1の配置により、チップ面積の縮小を容易に図 ること力 Sできる。より詳しくは、前記サブメモリアレイ SM1と SM2の境界に配置するダ ミーワード線は、 2本で十分その目的を果たせる力 レイアウトパターンの均一性を保 つためには、ワード線 4本単位のパターンを配置するのが望ましレ、。そこでワード線 WL127に隣接して予備ワード線 SWL0と、ワード線 WL128に隣接して予備ワード 線 SWL1とを配置して、歩留まり向上とレイアウトパターンの均一化という目的を同時 に実現すると共に、予備のワード線を有効に配置することができ、階層ビット線構造 の DRAMのチップ面積縮小効果をも同時に得られる。
[0062] なお、実施形態 3では予備のワード線本数を、メインメモリアレイあたり 2本で構成し ているが、レイアウトパターンの均一性を保てる単位で、更に多く配置しても良レ、。こ こでレイアウトパターンの均一性を保てる最小単位は、 4本にするのが望ましい。また 予備のワード線本数は、製造時の欠陥密度とチップ面積とのトレードオフの関係から
、適正化するのが望ましい。
[0063] また、ダミーワード線に関して、一般的に、ダミーメモリセルはアレイ状に配置された メモリセルの外周に配置される。その目的は、主に製造時のマスクパターン転写工程 において、マスクパターンに疎密があると、光強度の影響で転写されるパターン形状 力 Sくずれ、実現したいパターン形状が得られないため、記憶素子として有効なパター ンの外周に、記憶素子としては無効なパターンを光学的なダミーとして配置すること によって、記憶素子として有効なパターンを均一に形成することである。本実施形態 におレ、ても、そのような外周のダミーメモリセルを設けてもょレ、。
[0064] 《発明の実施形態 4》
実施形態 4の DRAMについて、図 14に基づいて説明する。
[0065] 本実施形態 4は、前記実施形態 3と比べて、主として以下のようにメインビット線対の 構成が異なる。
[0066] すなわち、実施形態 3ではメインメモリアレイ MMにおいて、メインビット線対 MBL、 /MBLが平行に延伸されセンスアンプ SAに接続され、同一行上の各々のサブビッ ト線対と接続されていたが、実施形態 4では、 P 接する 2対のメインビット線対が、サブ メモリアレイ SM1と SM2の境界領域に配置した予備のワード線 SWL0、 SWL1およ びダミーワード線 DWL4、 DWL5の上層で、ツイスト構造となっている点と、メインビッ ト線対の MBL、 /MBLの配線パターン力 複数のサブメモリアレイ SMのうち、一端 のサブメモリアレイ上には形成されない点と、さらに、上記のメインビット線対の配線パ ターンが形成されない領域には、シールドパターン SLDがメインビット線と同一配線 層で形成されている点が異なる。
[0067] この実施形態 4では、メインビット線対をツイスト構造とし、隣接メインビット線間の力 ップリングノイズを低減するようにしてレ、る。
[0068] 上記メインビット線対のツイストは、予備のワード線 SWL0、 SWL1およびダミーヮー ド線 DWL4、 DWL5が配置される領域で行っており、サブビット線が分断される領域 を有効に活用し、レイアウト面積の増加が発生しなレ、ようにしてレ、る。
[0069] ここで、実施形態 4のように、メインメモリアレイの中央部の 1点でツイストするのが望 ましいが、他のツイスト方式であっても、同様にカップリングノイズの低減効果は得ら れる。
[0070] 次に、メインビット線の長さについて説明する。メインビット線対 MBL、 /MBLは、 サブビット線対 SBL、 /SBLに対して配線長が長い（前記実施形態 1および実施形 態 3では約 4倍である。）。ところが、各々のメインビット線対に対応するセンスアンプ 力 メインメモリアレイの何れか一端に配置される場合、他端側のサブメモリアレイ上 は、メインビット線の配線パターンを形成する必要はなく、メインビット線と他端側のサ ブビット線の接続部まででよいので、その分、メインビット線の配線長を短くして、寄生 容量を低減することができる。
[0071] したがって、メモリセル容量 Csに対するサブビット線とメインビット線のトータル容量 Cbの比を小さくでき、メモリセルのデータ読み出し時に、メインビット線対に現れる読 み出し電圧を高くできるため、動作マージンを向上させることができる。
[0072] 本実施形態 4のようにメインビット線対ごとに交互にメインメモリアレイの両端に分け て配置する場合は、両端のサブメモリアレイ上は他のサブメモリアレイ上に対して、メ インビット線対の配置ピッチが 2倍になっている。
[0073] さらに、メインビット線対が形成されなレ、領域に、メインビット線対と同一配線層でか つ同一配線ピッチで配線パターンを形成し、メインビット線のプリチャージ電位と同電 位に固定する。これにより隣接メインビット線間のカツプリングノイズの影響をさらに低 減できるとともに、対を成すメインビット線のカップリング電荷量のバランスをほぼ均等 にできる。
[0074] 上記のように構成された実施形態 4の階層ビット線構造から成る DRAMにより、動 作マージンが広い DRAMをレイアウト面積の増加なしに実現できる。
[0075] 《発明の実施形態 5》
図 15は、本発明の実施形態 5による DRAMの一部構成を示す配線図である。
[0076] 図 15において本発明の DRAMは、複数のワード線 WLと複数のビット線対 BLL、 /BLL (BLR、 /BLR)の各交点付近に配置されたダイナミック型メモリセルがアレイ 状に配置されたメモリセルアレイ MCと、ビット線対 BL、 /BLに現れた電位差をセン ス増幅するためのセンスアンプ回路 SAと、ビット線対 BL、 ZBLにプリチャージ電位 を供給するためのビット線プリチャージ回路と、ビット線 BL、 ZBLとセンスアンプの接 続を制御するスィッチ（シェアドスイッチトランジスタ） Ql、 Q2、 Q3、 Q4と、ワード線駆 動回路 WDと、デコード回路 RDと、プリチャージ制御信号駆動回路 (電圧変換回路） PDと、シェアドスイッチ制御信号駆動回路 (電圧変換回路) SDと、センスアンプ制御 回路 SCとを備えたシェアドセンスアンプ構成を成す。
[0077] 複数のアドレス信号 ADの内ワード線選択に関わる信号がデコード回路 RDに入力 され、デコード回路の出力がワード線駆動回路 WDに入力され、複数のワード線 WL の中から 1本が選択される。また複数のアドレス信号 ADの内センスアンプブロックの 選択に関わる信号と、センスアンプ制御信号 CTがセンスアンプ制御回路 SCに入力 され、センスアンプ駆動信号 SEN、 SEP力 S出力される。さらにプリチャージ制御信号 PRL、 PRRはプリチャージ制御信号駆動回路 PDから出力され、プリチャージトラン ジスタ Q5、 Q6、 Q7、 Q8のゲート電極に入力され、ビット線対とプリチャージ電源 VB Pとの接続を制御する。またシェアドスイッチ制御信号 SSL、 SSRはシェアドスイッチ 制御信号駆動回路 SDから出力され、シェアドスイッチトランジスタ Ql、 Q2、 Q3、 Q4 のゲート電極に入力され、ビット線対とセンスアンプとの接続を制御する。プリチヤ一 ジ制御信号 PRL、 PRRおよびシェアドスイッチ制御信号 SSL、 SSRは、それぞれ複 数のアドレス信号 ADのうちセンスアンプブロックの選択に関わる信号に応じて選択 的に制御される。プリチャージ電源 VBPは、例えばビット線の振幅レベルのおよそ 1 /2に設定されている。
[0078] 一般にメモリセルの転送ゲートのゲート電極には、メモリセルキャパシタにビット線の ハイレベルを書き込むためにビット線の振幅レベルより高い電圧が印加される。図示 されなレ、がメモリセルの転送ゲートは N型のトランジスタで構成され、センスアンプ SA を構成するトランジスタよりゲート絶縁膜を厚く構成されている。
[0079] プリチャージトランジスタ Q5、 Q6、 Q7、 Q8のゲート電極に接続されるプリチャージ 制御信号 PRL、 PRRのハイレベルは、ワード線のハイレベルと同一の電位が供給さ れる。またシェアドスイッチトランジスタ Ql、 Q2、 Q3、 Q4のゲート電極に接続される シェアドスイッチ制御信号 SSL、 SSRのハイレベルもワード線のハイレベルと同一の 電位が供給される。従って、プリチャージトランジスタ Q5、 Q6、 Q7、 Q8およびシェア ドスイッチトランジスタ Ql、 Q2、 Q3、 Q4のゲート絶縁膜は、メモリセルの転送ゲート のゲート絶縁膜と同一の膜厚で構成され、センスアンプ S Aを構成するトランジスタよ りゲート絶縁膜を厚く構成されている。
[0080] さらに、ワード線駆動回路 WDと、プリチャージ制御信号駆動回路 PDと、シェアドス イッチ制御信号駆動回路 SDとは、各々低電圧で入力された信号振幅を、高電圧の 信号振幅に変換して出力する電圧変換回路を備え、少なくとも出力信号駆動トラン ジスタのゲート絶縁膜力 S、メモリセルの転送ゲートのゲート絶縁膜と同一の膜厚で構 成されている。
[0081] すなわち、高電圧が印加される回路ブロックに含まれるトランジスタ群は、ゲート絶 縁膜が厚い高耐圧領域 HV内に形成され、低電圧のみが印加される回路ブロックに 含まれるトランジスタ群は、ゲート絶縁膜が薄い低耐圧領域 LV内に形成される。具 体的には、高耐圧領域 HV内に形成されるトランジスタのゲート絶縁膜は、およそ 7. 5nmであり、印加される電圧はおよそ 3. 3Vである。また低耐圧領域 LV内に形成さ れるトランジスタのゲート絶縁膜は、およそ 2. 2nmであり、印加される電圧はおよそ 1 . 2Vである。
[0082] 図 18は、従来の DRAMの一部の断面図と、製造工程で使用する一部のフォトマス クを対応させた図面であり、メモリセル領域 MCL、 MCRの一部断面を T10領域に示 し、シェアドスイッチトランジスタ Ql、 Q2、 Q3、 Q4およびプリチャージトランジスタ Q5 、 Q6、 Q7、 Q8の一部断面を T20領域に示しし、ワード線駆動回路 WDおよびプリチ ヤージ制御信号駆動回路 PDおよびシェアドスイッチ制御信号駆動回路 SDの一部 断面を T30領域に示し、デコード回路 RDおよびセンスアンプ制御回路 SCおよびセ ンスアンプ回路 SAの一部断面を T40領域に示す。
[0083] 一般に、 DRAMにおいては、電圧の異なる複数の電源電圧を使用している。例え ば 2つの電源を有し、一方の電源電圧が 3. 3V、他方の電源電圧が 1. 2Vである場 合、ゲート電極に 3. 3Vが印加される T10、 Τ20、 Τ30の各領域では、ゲート電極絶 縁膜 ΟΧ10、〇Χ20、〇Χ30の膜厚を厚く設定し、ゲート電極に 1. 2Vが印加される Τ40領域では、ゲート電極絶縁膜 ΟΧ40の膜厚を薄く設定するため、フォトマスク Η V10によってゲート絶縁膜厚を制御する。 Τ20、 Τ30領域では、ショートチャネル効 果の抑制やホットキャリア耐性の確保を目的に、 MOSFETのチャネル長を Τ10、 Τ4 0の領域より長く設定し、 Τ20、 Τ30領域内の最小チャネル長は同一に設定する。
[0084] Τ40領域では、ゲート電極およびソース/ドレイン電極が 1. 2V以下で動作するた め、 MOSFETのチャネル長を短く設定し、単位チャネル幅当りの電流駆動能力を向 上させるようにしている。すなわち、 G30 = G20 >G10 >G40の関係となる。各々の 領域の閾値電圧および LDD構造も、 T10領域と T20および T30領域と T40領域と で、各々独立に制御するため、フォトマスク VT10、 VT20、 VT30、 LD10、 LD20を 用いて、イオン注入を制御している。
[0085] 図 16は、本発明の実施形態 5による DRAMの一部の断面図と、製造工程で使用 する一部のフォトマスクを対応させた図面である。断面図には基板構造や金属配線 構造は本発明に係らなレ、ため、特に図示はしてレ、なレ、。
[0086] 図 15と図 16を対比して、メモリセル領域 MCL、 MCRの一部断面を T1領域に示し 、シェアドスイッチトランジスタ Ql、 Q2、 Q3、 Q4およびプリチャージトランジスタ Q5、 Q6、 Q7、 Q8の一部断面を T2領域に示し、ワード線駆動回路 WDおよびプリチヤ一 ジ制御信号駆動回路 PDおよびシェアドスイッチ制御信号駆動回路 SDの一部断面 を Τ3領域に示し、デコード回路 RDおよびセンスアンプ制御回路 SCおよびセンスァ ンプ回路 SAの一部断面を Τ4領域に示す。 [0087] 図 16に示す領域 Tl、 Τ2、 Τ3、 Τ4はいずれも Ν型トランジスタ領域であり、それぞ れ MOSFET構造のトランジスタ力 成る。また領域 Tl、 Τ2、 Τ3、 Τ4は、実際には 同一断面上に形成されるとは限らないが、説明の便宜上、同一断面上に配置されて いるものとして図示している。
[0088] T1領域に形成されたゲート絶縁膜〇Χ1と、 Τ2領域に形成されたゲート絶縁膜 ΟΧ 2と、 Τ3領域に形成されたゲート絶縁膜 ΟΧ3とは、同一の製造工程で形成されたゲ ート絶縁膜であり、等しい膜厚である。また、 Τ4領域に形成されたゲート絶縁膜〇Χ4 は、前記のゲート絶縁膜 ΟΧ1、〇Χ2、〇Χ3とは異なる製造工程で形成され、膜厚が 異なる。ここで各々のゲート絶縁 S莫厚の関ィ系は、 GOX1 = GOX2 = GOX3 > GOX4 であり、製造工程においてフォトマスク HV1によって、選択的にゲート絶縁膜の厚さ を制御することができる。
[0089] また Tl、 Τ2、 Τ3、Τ4領域の各々の MOSFETのチャネル長を、 G3 >G2 >G1 > G4となるように設定している力 従来例と比較して、 G3より G2のチャネル長より短く 設定した点が特徴である。 T2領域に形成されるシェアドスイッチトランジスタ Ql、 Q2 、 Q3、 Q4およびプリチャージトランジスタ Q5、 Q6、 Q7、 Q8は、ゲート電極に 3· 3V の制御信号が入力される力 ソース/ドレイン電極には、ビット線またはビット線プリチ ヤージ電源が接続されていて、印加される電圧レベルは 1. 2V以下である。従ってシ ョートチャネル効果やホットキャリア耐性は、 3. 3V印加時に対して大幅に緩和される ため、チャネル長を短縮することが可能になるためである。
[0090] さらに Τ2領域の各 MOSFETのソース/ドレイン電極 Ν2の構造を、 T4領域の MO SFETのソース/ドレイン電極 N4と同一の製造工程で形成するために、フォトマスク LD2を適用する。フォトマスク LD2は、 T2領域と T4領域のソース Zドレイン電極とが 選択的に形成されるように、 T2領域と T4領域を開口する。 T3領域の MOSFETのソ ース/ドレイン電極は、他の領域と独立して形成するために、フォトマスク LD1を適用 する。フォトマスク LD1は、 T3領域のソース Zドレイン電極 N3が選択的に形成される ように、 T3領域のみを開口する。
[0091] また各々の領域に MOSFETの閾値電圧を設定するために、閾値電圧設定用のフ オトマスク VT1、 VT2、 VT3を用レ、る。 T1領域および T4領域は各々他の領域とは独 立して閾値電圧を設定するため、 T1領域のみ開口したフォトマスク VT1および T4領 域のみ開口したフォトマスク VT3を、それぞれの領域に適用する。 T2領域および T3 領域は同一のフォトマスク VT2を使用して、同一の製造工程でイオン注入を行う。こ こで、 T2領域の閾値を設定するイオン注入を T4領域と同一としないのは、 T2領域と T4領域でゲート絶縁膜厚が異なり、 T2領域のゲート絶縁膜 OX2が T4領域のゲート 絶縁膜 OX4より厚ぐ同一のイオン注入量および注入エネルギーでは、 T2領域の閾 値電圧が低くなりすぎ、十分なスィッチ特性が得られなレ、ためである。
[0092] すなわち、 Tl、 Τ2、 Τ3、 Τ4領域の各々の MOSFETのゲート絶縁膜 ΟΧ1、 ΟΧ2 、 ΟΧ3、〇 4の膜厚の関係を00 1 =0〇 2 = 0〇 3 >0〇 4とし、各々の Μ〇 SFETのチャネル長 Gl、 G2、 G3、 G4の関係を G3 >G2 >G1 >G4とする。また各 々の MOSFETの閾値電圧は、 T1領域はフォトマスク VT1を使用し、 T4領域はフォ トマスク VT3を使用して各々独立した製造工程で形成し、 T2領域と T3領域とは共通 のフォトマスク VT2を使用して同一の製造工程で形成する。さらには各々の MOSF ETのソース/ドレイン電極は、 T1領域はフォトマスク VT1を使用し、 T3領域はフォト マスク LD1を使用して各々独立した製造工程で形成し、 T2領域と T4領域とは共通 のフォトマスク LD2を使用して同一の製造工程で形成する。
[0093] 上記のように構成された DRAMにおいて、プリチャージトランジスタおよびシェアド スィッチトランジスタのチャネル長を短く形成することができ、レイアウト面積を縮小す ること力 Sできる。プリチャージトランジスタおよびシェアドスイッチトランジスタは、複数 のブロックに分割されたメモリセルアレイごとに配置されるため、大容量で分割数が多 いほど効果は大である。また、閾値電圧を設定するためのフォトマスクとソース/ドレ イン電極を形成するためのフォトマスクは、複数の領域で共用することができ、製造ェ 程や使用するフォトマスクの枚数を増加させることなくレイアウト面積を縮小することが できる。
[0094] 図 17は、本発明の実施形態 5による DRAMの一部の平面図であり、センスアンプ SAの配置ピッチ内にシェアドスイッチトランジスタ Ql、 Q2とプリチャージトランジスタ Q5、 Q6が配置されている。シェアドスイッチトランジスタ Ql、 Q2は対を成し、各々ソ ース/ドレイン電極の一方がセンスアンプ SA内のビット線対 BL、 ZBLに接続され、 他方がメモリセルアレイ MCL内のビット線対 BLL、 /BLLに接続される。またプリチ ヤージトランジスタ Q5、 Q6は対を成し、各々ソース/ドレイン電極の一方カ モリセ ルアレイ MCL内のビット線対 BLL、 /BLLに接続され、他方がプリチャージ電源 VB Pに共通接続されている。図示しないが、メモリセルアレイ MCL内の複数のビット線 は、センスアンプ SA内のビット線ピッチの 1/2のピッチで配置されている。
[0095] シェアドスイッチトランジスタ Ql、 Q2とプリチャージトランジスタ Q5、 Q6はセンスァ ンプ SAの配置ピッチで配置する必要があり、各々のトランジスタを構成する MOSFE Tのチャネル幅の最大寸法力 S、メモリセルおよびセンスアンプの配置ピッチで制約さ れる。本実施形態 5では、 Ql、 Q2、 Q3、 Q4を構成する MOSFETのチャネル長を、 従来例に対して短くすることが可能になり、各々の MOSFETの単位あたりの電流駆 動能力を向上できるため、メモリセルとセンスアンプ間のデータ転送速度の向上と、ビ ット線のプリチャージ速度の向上が図れる。
[0096] さらに、シェアドスイッチトランジスタ Ql、 Q2とプリチャージトランジスタ Q5、 Q6は、 各々同一の制御信号に対して多数が共通に接続されているため、プリチャージ制御 信号駆動回路と、シェアドスイッチ制御信号駆動回路に対する駆動負荷容量が大き くなる。高速に動作させるには、プリチャージ制御信号駆動回路と、シェアドスイッチ 制御信号駆動回路のトランジスタサイズを大きくする必要があるが、レイアウト面積と のトレードオフの関係になってしまう。本実施形態 5では Ql、 Q2、 Q3、 Q4を構成す る MOSFETのチャネル長を、従来例に対して短くすることが可能になり、プリチヤ一 ジ制御信号駆動回路と、シェアドスイッチ制御信号駆動回路に対する駆動負荷容量 を削減することができる。すなわちプリチャージ制御信号駆動回路と、シェアドスイツ チ制御信号駆動回路のレイアウト面積を増大させることなく高速な動作が可能になり 、しかも駆動負荷容量が小さくできるため、消費電力を低減することができる。
[0097] 以上のように構成された本実施形態 5DRAMによって、製造工程を増加させること なぐレイアウト面積の縮小と速度性能の向上および消費電力の低減を同時に実現 すること力 Sできる。
[0098] なお、本実施形態 5では、シェアドセンスアンプ方式の DRAMについて説明したが 、ノンシェアドセンスアンプ方式の DRAMであっても、プリチャージトランジスタにつ レ、ては同様の効果が得られる。また本実施形態 5では、ビット線対のィコライズ回路を 持たない DRAMについて説明したが、ィコライズ回路を有する DRAMであっても同 様の効果が得られる。さらに本実施形態 5では、プリチャージ回路がシェアドスイッチ 回路よりメモリセル側に付加された DRAMについて説明した力 プリチャージ回路が シェアドスイッチ回路よりセンスアンプ側に付加された DRAMであっても同様の効果 が得られる。
[0099] また、上記のような構成は、必ずしも実施形態 1〜4で説明したような階層ビット線構 造や折り返しビット線構造のメモリに限らず適用してもよい。
産業上の利用可能性
[0100] 本発明にかかる半導体記憶装置は、半導体チップ上のレイアウトパターンの均一 性を高めて製造時の加工バラツキを抑制することができるため、レイアウト面積の縮 小や製造歩留まりの向上 (維持）が容易に可能になるという効果を有し、 1本の主ビッ ト線に対して複数本の副ビット線が設けられた、いわゆる階層ビット線構造を有するダ イナミックランダムアクセスメモリ（DRAM)等として有用である。

Claims

請求の範囲
[1] それぞれ、セルトランジスタを含む複数のメモリセル、およびサブビット線を有する複 数のサブメモリアレイと、
メインビット線と、
上記サブビット線を上記メインビット線に選択的に接続するビット線接続トランジスタ と、
を備えた半導体記憶装置であって、
上記サブメモリアレイは、サブビット線が上記メインビット線に沿って順次並ぶように 配置されるとともに、
上記セルトランジスタ、およびビット線接続トランジスタ力 所定数単位で同一のパタ ーンを繰り返すように配置されていることを特徴とする半導体記憶装置。
[2] 請求項 1の半導体記憶装置であって、
上記メモリセルは、さらに上記セルトランジスタを介してサブビット線に接続されるキ ャパシタを有するとともに、
上記セルトランジスタ、およびビット線接続トランジスタは、 MOSトランジスタによつ て構成されていることを特徴とする半導体記憶装置。
[3] 請求項 2の半導体記憶装置であって、
上記 MOSトランジスタのゲート電極、ソース電極、およびドレイン電極力 シリサイド 構造を有してレ、ることを特徴とする半導体記憶装置。
[4] 請求項 2の半導体記憶装置であって、
上記セルトランジスタと、ビット線接続トランジスタとは隣接して配置されるとともに、 一方のソースまたはドレイン電極と、他方のソースまたはドレイン電極とが共通に形 成されていることを特徴とする半導体記憶装置。
[5] 請求項 2の半導体記憶装置であって、
上記メインビット線と複数のサブメモリアレイとの組を複数組備えるとともに、 各組のサブメモリアレイにおける互いに対応する各セルトランジスタのゲート電極が それぞれ接続される、上記メインビット線に交差する方向のセルトランジスタ制御信号 、および
各組のサブメモリアレイにおける互いに対応する各ビット線接続トランジスタのゲート 電極がそれぞれ接続される、上記メインビット線に交差する方向のビット線接続トラン ジスタ制御信号線を有し、
上記セルトランジスタ、およびビット線接続トランジスタは、上記メインビット線と、セ ノレトランジスタ制御信号線またはビット線接続トランジスタ制御信号線との交差位置に 対応し、かつ千鳥状の位置に配置されていることを特徴とする半導体記憶装置。
[6] 請求項 5の半導体記憶装置であって、
上記各組内の複数のサブメモリアレイのうち互いに隣り合う第 1および第 2のサブメ モリアレイにおけるビット線接続トランジスタは、それぞれ、
第 1および第 2のサブメモリアレイの境界部で、互いに他方のサブメモリアレイのビッ ト線接続トランジスタと隣り合う位置で、かつ、互いに線対称な位置に配置されている ことを特徴とする半導体記憶装置。
[7] 請求項 6の半導体記憶装置であって、
上記互いに他方のサブメモリアレイのビット線接続トランジスタと隣り合うビット線接 続トランジスタは、一部が所定の第 1の距離で配置される一方、他は、上記第 1の距 離よりも長い第 2の距離で配置されるとともに、
上記第 1の距離で隣接して配置されるビット線接続トランジスタのソースまたはドレイ ン電極が共通に形成されていることを特徴とする半導体記憶装置。
[8] 請求項 7の半導体記憶装置であって、
上記セルトランジスタのゲート電極が接続されるセルトランジスタ制御信号線は、セ ノレトランジスタ裏打ち配線に複数箇所で接続され、
上記第 1のビット線接続トランジスタにおける第 1のビット線接続トランジスタ制御信 号線、および
上記第 2のビット線接続トランジスタにおける第 2のビット線接続トランジスタ制御信 号線は、共通のビット線接続トランジスタ裏打ち配線に複数箇所で接続されてレ、るこ とを特徴とする半導体記憶装置。
[9] 請求項 8の半導体記憶装置であって、 上記セルトランジスタ裏打ち配線と、上記ビット線接続トランジスタ裏打ち配線とは、 同一の配線層に形成されるとともに、
上記セルトランジスタ裏打ち配線よりも、上記ビット線接続トランジスタ裏打ち配線の 方が配線幅が広レ、ことを特徴とする半導体記憶装置。
[10] 請求項 8の半導体記憶装置であって、
上記セルトランジスタ制御信号線、セルトランジスタ裏打ち配線、およびビット線接 続トランジスタ裏打ち配線は、上記メインビット線およびサブビット線に対して直角方 向に形成されるとともに、
上記サブビット線は、第 1層の金属配線により形成され、
上記メインビット線は、第 1層よりも上層の第 2層の金属配線により形成され、 上記セルトランジスタ裏打ち配線、およびビット線接続トランジスタ裏打ち配線は第
2層よりも上層の第 3層の金属配線により形成されていることを特徴とする半導体記憶 装置。
[11] 請求項 8の半導体記憶装置であって、さらに、
CMOS回路によって構成された出力回路を有し、上記セルトランジスタ制御信号 線を駆動するセルトランジスタ駆動回路と、
CMOS回路によって構成された出力回路を有し、上記ビット線接続トランジスタを 駆動するビット線接続トランジスタ駆動回路とを備え、
上記ビット線接続トランジスタ駆動回路の駆動能力が、セルトランジスタ駆動回路の 駆動能力の 2倍以上 4倍以下であることを特徴とする半導体記憶装置。
[12] 請求項 1の半導体記憶装置であって、
上記ビット線接続トランジスタは、他のサブメモリアレイのビット線接続トランジスタと 隣り合うように配置されるとともに、
上記ビット線接続トランジスタとセルトランジスタとの間に、ダミーセルトランジスタを 含み記憶機能を有しなレ、ダミーメモリセルを備え、
上記セルトランジスタ、ビット線接続トランジスタ、およびダミーセルトランジスタが、 所定数単位で同一のパターンを繰り返すように配置されていることを特徴とする半導 体記憶装置。
[13] 請求項 12の半導体記憶装置であって、
上記ダミーセルトランジスタのゲート電極が接続される、上記メインビット線に交差す る方向のダミーセルトランジスタ制御信号線を備え、
上記ダミーメモリセルは、上記メモリセルが有するキャパシタにおけるプレート電極 に相当するプレート電極を有するとともに、
2本分の上記ダミーセルトランジスタ制御信号線に対応する領域に配置されることを 特徴とする半導体記憶装置。
[14] 請求項 12の半導体記憶装置であって、
上記ダミーセルトランジスタは、常時オフ状態になるように制御されることを特徴とす る半導体記憶装置。
[15] 請求項 1の半導体記憶装置であって、
上記メモリセルは、さらに上記セルトランジスタを介してサブビット線に接続されるキ ャパシタを有するとともに、
上記キャパシタにおけるプレート電極は、上記サブメモリアレイ内で互いに接続され るとともに、他のサブメモリアレイ間では分離されていることを特徴とする半導体記憶 装置。
[16] 請求項 15の半導体記憶装置であって、
さらに、記憶データの入出力に用いられないダミービット線を備え、
複数のサブメモリアレイにおける上記プレート電極力 上記ダミービット線を介して 互いに接続されていることを特徴とする半導体記憶装置。
[17] 請求項 16の半導体記憶装置であって、
上記複数のサブメモリアレイにおける上記プレート電極は、それぞれ、コンタクトを 介して上記ダミービット線に接続されるとともに、
上記コンタクトは、上記セルトランジスタを上記サブビット線に接続するコンタクトと同 じピッチで配置されていることを特徴とする半導体記憶装置。
[18] 請求項 16の半導体記憶装置であって、
上記ダミービット線は、上記サブビット線よりもサブメモリアレイの外方側に配置され 上記プレート電極における上記サブビット線の方向に延びる端部が直線状に形成 されるとともに、
上記プレート電極における、上記セルトランジスタを上記サブビット線に接続するコ ンタクトを揷通させる開口部力 同一のパターンを繰り返すように配置されていること を特徴とする半導体記憶装置。
[19] 請求項 1の半導体記憶装置であって、
上記ビット線接続トランジスタは、上記サブメモリアレイにおける一方の端部側に配 置されるとともに、
上記サブメモリアレイは、他方の端部側で他のサブメモリアレイと隣り合って配置さ れ、
上記サブメモリアレイにおける上記他方の端部側に、記憶機能を有しなレ、ダミーメ モリセルを備えたことを特徴とする半導体記憶装置。
[20] 請求項 19の半導体記憶装置であって、
さらに、上記セルトランジスタのゲート電極が接続される、上記メインビット線に交差 する方向のセルトランジスタ制御信号線を備えるとともに、
上記ダミーメモリセルは、ダミーセルトランジスタと、ダミーキャパシタとを有し、上記 セルトランジスタ制御信号線のピッチの 4倍のさらに整数倍の距離の範囲に配置され 上記セルトランジスタ、ビット線接続トランジスタ、およびダミーセルトランジスタが、 所定数単位で同一のパターンを繰り返すように配置されていることを特徴とする半導 体記憶装置。
[21] 請求項 20の半導体記憶装置であって、
上記セルトランジスタのソースまたはドレイン電極と、上記セルトランジスタに隣接す るダミーセルトランジスタのソースまたはドレイン電極とが共通に形成されるとともに、 上記他のサブメモリアレイが備えるダミーメモリセルにおけるダミーセルトランジスタ のソースまたはドレイン電極と、当該サブメモリアレイのダミーメモリセルにおけるダミ 一セルトランジスタのソースまたはドレイン電極とが共通に形成されることを特徴とす る半導体記憶装置。
[22] 請求項 21の半導体記憶装置であって、
上記ダミーメモリセルの少なくとも一部力 予備のメモリセルとして使用可能に構成 されていることを特徴とする半導体記憶装置。
[23] 請求項 1の半導体記憶装置であって、
複数組の上記メインビット線およびサブメモリアレイを備え、
隣り合う上記メインビット線が、互いに交差するツイスト構造を有することを特徴とす る半導体記憶装置。
[24] 請求項 23の半導体記憶装置であって、
上記ビット線接続トランジスタは、上記サブメモリアレイにおける一方の端部側に配 置されるとともに、
上記サブメモリアレイは、他方の端部側で他のサブメモリアレイと隣り合って配置さ れ、
上記サブメモリアレイにおける上記他方の端部側に、記憶機能を有しなレ、ダミーメ モリセルを備え、
上記ツイスト構造は、上記ダミーメモリセルが設けられる領域付近で形成されている ことを特徴とする半導体記憶装置。
[25] 請求項 1の半導体記憶装置であって、
前記メインビット線の配線長が、上記メインビット線に沿って順次並ぶ上記サブビッ ト線の配線長の合計よりも短いことを特徴とする半導体記憶装置。
[26] 請求項 25の半導体記憶装置であって、
上記メインビット線の延長上の領域に、上記メインビット線と同一配線層の配線パタ ーンが形成されていることを特徴とする半導体記憶装置。
[27] 請求項 26の半導体記憶装置であって、
上記配線パターンが、上記メインビット線のプリチャージ電位に固定されるように構 成されていることを特徴とする半導体記憶装置。
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