JPH08236714A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH08236714A JPH08236714A JP7033918A JP3391895A JPH08236714A JP H08236714 A JPH08236714 A JP H08236714A JP 7033918 A JP7033918 A JP 7033918A JP 3391895 A JP3391895 A JP 3391895A JP H08236714 A JPH08236714 A JP H08236714A
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- G—PHYSICS
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- G11C—STATIC STORES
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- G—PHYSICS
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- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Abstract
(57)【要約】
【目的】 階層ビット線構造を有するＤＲＡＭにおい
て、チップ面積を増大させることなく、主ビット線を選
択トランジスタのソース／ドレイン領域に容易に接続で
きるようにする。 【構成】 選択トランジスタＱｂ１２およびＱａ１３に
共通するソース／ドレイン領域２２上にコンタクトホー
ル３０を形成し、さらにその上に中間パッド３２を形成
する。中間パッド３２はストレージノード３４と同じ層
に形成する。主ビット線ＭＢＬ１はコンタクトホール３
６を通じて中間パッド３２に接続される。また、主ビッ
ト線対はツイストされるのが望ましい。
て、チップ面積を増大させることなく、主ビット線を選
択トランジスタのソース／ドレイン領域に容易に接続で
きるようにする。 【構成】 選択トランジスタＱｂ１２およびＱａ１３に
共通するソース／ドレイン領域２２上にコンタクトホー
ル３０を形成し、さらにその上に中間パッド３２を形成
する。中間パッド３２はストレージノード３４と同じ層
に形成する。主ビット線ＭＢＬ１はコンタクトホール３
６を通じて中間パッド３２に接続される。また、主ビッ
ト線対はツイストされるのが望ましい。
Description
【０００１】
【産業上の利用分野】この発明は半導体記憶装置に関
し、さらに詳しくは、階層（分割）ビット線構造を有す
るダイナミックランダムアクセスメモリ（ＤＲＡＭ）の
改良に関する。
し、さらに詳しくは、階層（分割）ビット線構造を有す
るダイナミックランダムアクセスメモリ（ＤＲＡＭ）の
改良に関する。
【０００２】
【従来の技術】従来より、小さいチップ面積で大きい記
憶容量を実現することを目的として、いわゆる階層ビッ
ト線構造を有するＤＲＡＭが提案されている。たとえば
特開平６−３４９２６７号公報に開示された階層ビット
線構造を有するＤＲＡＭでは、１つの主ビット線対に対
応して複数の副ビット線対が設けられ、各副ビット線対
はそれぞれ２つの選択トランジスタを介して主ビット線
対に接続されている。この主ビット線対は副ビット線対
の層よりも上層に形成される。
憶容量を実現することを目的として、いわゆる階層ビッ
ト線構造を有するＤＲＡＭが提案されている。たとえば
特開平６−３４９２６７号公報に開示された階層ビット
線構造を有するＤＲＡＭでは、１つの主ビット線対に対
応して複数の副ビット線対が設けられ、各副ビット線対
はそれぞれ２つの選択トランジスタを介して主ビット線
対に接続されている。この主ビット線対は副ビット線対
の層よりも上層に形成される。
【０００３】
【発明が解決しようとする課題】階層ビット線構造を有
するＤＲＡＭでは、主ビット線を選択トランジスタのソ
ース／ドレイン領域に接続する必要がある。しかし、主
ビット線から選択トランジスタのソース／ドレイン領域
に直接通じるコンタクトホールを形成することは、その
コンタクトホールの側面が選択トランジスタのゲート電
極に接近するため困難であった。
するＤＲＡＭでは、主ビット線を選択トランジスタのソ
ース／ドレイン領域に接続する必要がある。しかし、主
ビット線から選択トランジスタのソース／ドレイン領域
に直接通じるコンタクトホールを形成することは、その
コンタクトホールの側面が選択トランジスタのゲート電
極に接近するため困難であった。
【０００４】一般に、ストレージノード、副ビット線な
どの下層からシリコン基板へのコンタクトを取るに当た
っては、セルフアラインコンタクト技術を用いることが
できるので、小さなコンタクトホールを形成することは
容易である。他方、主ビット線などの上層からシリコン
基板へ直接コンタクトを取るに当たっては、そのような
技術を用いることができないので、小さなコンタクトホ
ールを形成することは不可能である。そのため、主ビッ
ト線から選択トランジスタのソース／ドレイン領域に直
接通じるコンタクトホールを形成することは、そのコン
タクトホールと選択トランジスタのゲート電極との間に
十分な余裕がないため非常に困難であった。
どの下層からシリコン基板へのコンタクトを取るに当た
っては、セルフアラインコンタクト技術を用いることが
できるので、小さなコンタクトホールを形成することは
容易である。他方、主ビット線などの上層からシリコン
基板へ直接コンタクトを取るに当たっては、そのような
技術を用いることができないので、小さなコンタクトホ
ールを形成することは不可能である。そのため、主ビッ
ト線から選択トランジスタのソース／ドレイン領域に直
接通じるコンタクトホールを形成することは、そのコン
タクトホールと選択トランジスタのゲート電極との間に
十分な余裕がないため非常に困難であった。
【０００５】また、所定間隔置きに選択トランジスタが
形成されるため、ストレージノード配置の周期性が乱れ
るという問題がある。ストレージノード配置の周期性が
乱れると、ストレージノードにさまざまな大きさの容量
が寄生するため、そのストレージ容量が不均一になる。
このような問題を解決するために、メモリセルと選択ト
ランジスタとの間にメモリセルと同一形状を有するダミ
ーセルを形成する方法が考えられる。しかし、このよう
なダミーセルを形成することはチップ面積の増大をもた
らすことになる。
形成されるため、ストレージノード配置の周期性が乱れ
るという問題がある。ストレージノード配置の周期性が
乱れると、ストレージノードにさまざまな大きさの容量
が寄生するため、そのストレージ容量が不均一になる。
このような問題を解決するために、メモリセルと選択ト
ランジスタとの間にメモリセルと同一形状を有するダミ
ーセルを形成する方法が考えられる。しかし、このよう
なダミーセルを形成することはチップ面積の増大をもた
らすことになる。
【０００６】さらに、主ビット線対は隣接する主ビット
線対と寄生容量によって結合されているため、その主ビ
ット線対の一方主ビット線の電位がＬ（論理ロー）レベ
ルからＨ（論理ハイ）レベルに変化すると、その隣接す
る主ビット線対の一方主ビット線にノイズが発生すると
いう問題があった。
線対と寄生容量によって結合されているため、その主ビ
ット線対の一方主ビット線の電位がＬ（論理ロー）レベ
ルからＨ（論理ハイ）レベルに変化すると、その隣接す
る主ビット線対の一方主ビット線にノイズが発生すると
いう問題があった。
【０００７】それゆえにこの発明の目的は、階層ビット
線構造を有する半導体記憶装置のチップ面積を低減する
ことである。
線構造を有する半導体記憶装置のチップ面積を低減する
ことである。
【０００８】この発明の他の目的は、階層ビット線構造
を有する半導体記憶装置において主ビット線を選択トラ
ンジスタのソース／ドレイン領域に接続する工程を容易
にすることである。
を有する半導体記憶装置において主ビット線を選択トラ
ンジスタのソース／ドレイン領域に接続する工程を容易
にすることである。
【０００９】この発明のさらに他の目的は、階層ビット
線構造を有する半導体記憶装置において主ビット線対に
発生するノイズを低減することである。
線構造を有する半導体記憶装置において主ビット線対に
発生するノイズを低減することである。
【００１０】
【課題を解決するための手段】請求項１に係る半導体記
憶装置は、半導体基板と、複数の副ビット線対と、主ビ
ット線対と、複数のスイッチ部と、複数のワード線と、
複数のメモリセルとを備える。複数の副ビット線対は半
導体基板上に形成される。主ビット線対は複数の副ビッ
ト線対に沿って複数の副ビット線対の層よりも上層に形
成される。複数のスイッチ部の各々は複数の副ビット線
対の一方および他方副ビット線の１本に対応して設けら
れる。複数のスイッチ部の各々は対応する副ビット線と
主ビット線対の一方および他方主ビット線の１本との間
に接続される。複数のワード線は半導体基板上に複数の
副ビット線対と交差して形成される。複数のメモリセル
は複数の副ビット線対と複数のワード線との交点に対応
して設けられる。複数のメモリセルの各々は、対応する
副ビット線対の一方および他方副ビット線の１本ならび
に対応するワード線に接続される。複数のスイッチ部の
各々は選択トランジスタと中間層とを含む。選択トラン
ジスタは一方ソース／ドレイン領域を有する。この一方
ソース／ドレイン領域は半導体基板に形成され、対応す
る副ビット線対と接続される。中間層は、選択トランジ
スタの他方ソース／ドレイン領域および対応する主ビッ
ト線と接続され、複数の副ビット線対の層と主ビット線
対の層との間に形成される。
憶装置は、半導体基板と、複数の副ビット線対と、主ビ
ット線対と、複数のスイッチ部と、複数のワード線と、
複数のメモリセルとを備える。複数の副ビット線対は半
導体基板上に形成される。主ビット線対は複数の副ビッ
ト線対に沿って複数の副ビット線対の層よりも上層に形
成される。複数のスイッチ部の各々は複数の副ビット線
対の一方および他方副ビット線の１本に対応して設けら
れる。複数のスイッチ部の各々は対応する副ビット線と
主ビット線対の一方および他方主ビット線の１本との間
に接続される。複数のワード線は半導体基板上に複数の
副ビット線対と交差して形成される。複数のメモリセル
は複数の副ビット線対と複数のワード線との交点に対応
して設けられる。複数のメモリセルの各々は、対応する
副ビット線対の一方および他方副ビット線の１本ならび
に対応するワード線に接続される。複数のスイッチ部の
各々は選択トランジスタと中間層とを含む。選択トラン
ジスタは一方ソース／ドレイン領域を有する。この一方
ソース／ドレイン領域は半導体基板に形成され、対応す
る副ビット線対と接続される。中間層は、選択トランジ
スタの他方ソース／ドレイン領域および対応する主ビッ
ト線と接続され、複数の副ビット線対の層と主ビット線
対の層との間に形成される。
【００１１】請求項２に係る半導体記憶装置では、上記
請求項１の構成に加えて、複数のメモリセルの各々がス
タックドキャパシタを含む。このスタックドキャパシタ
は、中間層と同じ層に形成されたストレージノード電極
を有する。
請求項１の構成に加えて、複数のメモリセルの各々がス
タックドキャパシタを含む。このスタックドキャパシタ
は、中間層と同じ層に形成されたストレージノード電極
を有する。
【００１２】請求項３に係る半導体記憶装置では、上記
請求項１の構成に加えて、主ビット線対がツイストされ
る。
請求項１の構成に加えて、主ビット線対がツイストされ
る。
【００１３】請求項４に係る半導体記憶装置では、上記
請求項１の構成に加えて、主ビット線対が複数のスイッ
チ部のいずれかの上方でツイストされる。
請求項１の構成に加えて、主ビット線対が複数のスイッ
チ部のいずれかの上方でツイストされる。
【００１４】請求項５に係る半導体記憶装置は、半導体
基板と、複数の副ビット線対と、主ビット線対と、複数
の選択トランジスタと、複数のワード線と、複数のメモ
リセルとを備える。複数の副ビット線対は半導体基板上
に形成される。主ビット線対は複数の副ビット線対に沿
って複数の副ビット線対の層よりも上層に形成される。
複数の選択トランジスタの各々は、複数の副ビット線対
の一方および他方副ビット線の１本に対応して設けられ
る。複数の選択トランジスタの各々は一方ソース／ドレ
イン領域を有する。この一方ソース／ドレイン領域は半
導体基板に形成され、対応する副ビット線対と接続され
る。複数のワード線は半導体基板上に複数の副ビット線
対と交差して形成される。複数のメモリセルは複数の副
ビット線対と複数のワード線との交点に対応して設けら
れる。複数のメモリセルの各々は、対応する副ビット線
対の一方および他方副ビット線の１本ならびに対応する
ワード線に接続される。主ビット線対は複数の選択トラ
ンジスタのいずれかの上方でツイストされる。主ビット
線対の一方および／または他方主ビット線はそのツイス
トされたところに結合部を含む。結合部はその両側部と
それぞれ接続され、その両側部の層と複数の副ビット線
対の層との間の層に形成される。
基板と、複数の副ビット線対と、主ビット線対と、複数
の選択トランジスタと、複数のワード線と、複数のメモ
リセルとを備える。複数の副ビット線対は半導体基板上
に形成される。主ビット線対は複数の副ビット線対に沿
って複数の副ビット線対の層よりも上層に形成される。
複数の選択トランジスタの各々は、複数の副ビット線対
の一方および他方副ビット線の１本に対応して設けられ
る。複数の選択トランジスタの各々は一方ソース／ドレ
イン領域を有する。この一方ソース／ドレイン領域は半
導体基板に形成され、対応する副ビット線対と接続され
る。複数のワード線は半導体基板上に複数の副ビット線
対と交差して形成される。複数のメモリセルは複数の副
ビット線対と複数のワード線との交点に対応して設けら
れる。複数のメモリセルの各々は、対応する副ビット線
対の一方および他方副ビット線の１本ならびに対応する
ワード線に接続される。主ビット線対は複数の選択トラ
ンジスタのいずれかの上方でツイストされる。主ビット
線対の一方および／または他方主ビット線はそのツイス
トされたところに結合部を含む。結合部はその両側部と
それぞれ接続され、その両側部の層と複数の副ビット線
対の層との間の層に形成される。
【００１５】請求項６に係る半導体記憶装置では、上記
請求項５の構成に加えて、複数のメモリセルの各々がス
タックドキャパシタを含む。このスタックドキャパシタ
は、結合部の層と同じ層に形成されたストレージノード
電極を有する。
請求項５の構成に加えて、複数のメモリセルの各々がス
タックドキャパシタを含む。このスタックドキャパシタ
は、結合部の層と同じ層に形成されたストレージノード
電極を有する。
【００１６】請求項７に係る半導体記憶装置は、半導体
基板と、複数の副ビット線対と、主ビット線対と、複数
の選択トランジスタと、複数のワード線と、複数のメモ
リセルとを備える。複数の副ビット線対は半導体基板上
に一直線上に形成される。複数の副ビット線対の各々は
一方および他方副ビット線を含む。この他方副ビット線
は一方副ビット線の延長線上に配置され、一方副ビット
線の対向する一端から離れたところに位置する一端を有
する。主ビット線対は半導体基板上に複数の副ビット線
対に沿って形成され、複数の副ビット線対のいずれかの
一方および他方副ビット線の一端の間でツイストされ
る。複数の選択トランジスタの各々は、複数の副ビット
線対の一方および他方副ビット線の１本に対応して設け
られる。複数の選択トランジスタの各々は、対応する副
ビット線の他端と主ビット線対の一方および他方主ビッ
ト線の１本との間に接続される。複数のワード線は半導
体基板上に複数の副ビット線対の一方および他方副ビッ
ト線と交差して形成される。複数のメモリセルは、複数
の副ビット線対の一方および他方副ビット線と複数のワ
ード線との交点に対応して設けられる。複数のメモリセ
ルの各々は、対応する副ビット線および対応するワード
線に接続される。
基板と、複数の副ビット線対と、主ビット線対と、複数
の選択トランジスタと、複数のワード線と、複数のメモ
リセルとを備える。複数の副ビット線対は半導体基板上
に一直線上に形成される。複数の副ビット線対の各々は
一方および他方副ビット線を含む。この他方副ビット線
は一方副ビット線の延長線上に配置され、一方副ビット
線の対向する一端から離れたところに位置する一端を有
する。主ビット線対は半導体基板上に複数の副ビット線
対に沿って形成され、複数の副ビット線対のいずれかの
一方および他方副ビット線の一端の間でツイストされ
る。複数の選択トランジスタの各々は、複数の副ビット
線対の一方および他方副ビット線の１本に対応して設け
られる。複数の選択トランジスタの各々は、対応する副
ビット線の他端と主ビット線対の一方および他方主ビッ
ト線の１本との間に接続される。複数のワード線は半導
体基板上に複数の副ビット線対の一方および他方副ビッ
ト線と交差して形成される。複数のメモリセルは、複数
の副ビット線対の一方および他方副ビット線と複数のワ
ード線との交点に対応して設けられる。複数のメモリセ
ルの各々は、対応する副ビット線および対応するワード
線に接続される。
【００１７】請求項８に係る半導体記憶装置では、上記
請求項７の構成に加えて、主ビット線対が複数の副ビッ
ト線対の層よりも上層に形成される。複数のメモリセル
の各々は、スタックドキャパシタを含む。このスタック
ドキャパシタは、主ビット線対の層と複数の副ビット線
対の層との間の層に形成されたストレージノード電極を
有する。主ビット線対の一方および／または他方主ビッ
ト線は、そのツイストされたところに結合部を含む。結
合部は、その両側部とそれぞれ接続され、ストレージノ
ード電極の層と同じ層に形成される。
請求項７の構成に加えて、主ビット線対が複数の副ビッ
ト線対の層よりも上層に形成される。複数のメモリセル
の各々は、スタックドキャパシタを含む。このスタック
ドキャパシタは、主ビット線対の層と複数の副ビット線
対の層との間の層に形成されたストレージノード電極を
有する。主ビット線対の一方および／または他方主ビッ
ト線は、そのツイストされたところに結合部を含む。結
合部は、その両側部とそれぞれ接続され、ストレージノ
ード電極の層と同じ層に形成される。
【００１８】請求項９に係る半導体記憶装置では、上記
請求項７の構成に加えて、主ビット線対の一方および／
または他方主ビット線は、そのツイストされたところに
結合部を含む。結合部は、その両側部とそれぞれ接続さ
れ、その両側部の層よりも上層に形成される。
請求項７の構成に加えて、主ビット線対の一方および／
または他方主ビット線は、そのツイストされたところに
結合部を含む。結合部は、その両側部とそれぞれ接続さ
れ、その両側部の層よりも上層に形成される。
【００１９】
【作用】請求項１に係る半導体記憶装置においては、選
択トランジスタのソース／ドレイン領域が中間層を通し
て主ビット線に接続されているため、その接続工程が容
易になる。
択トランジスタのソース／ドレイン領域が中間層を通し
て主ビット線に接続されているため、その接続工程が容
易になる。
【００２０】請求項２に係る半導体記憶装置において
は、上記請求項１の作用に加えて、中間層がストレージ
ノード電極と同じ層であるため、中間層だけのためにも
う１つ別の層を形成する必要がない。しかも、ダミーセ
ルを設けなくてもストレージノード電極の配置に周期性
があるため、チップ面積の増大がおさえられる。
は、上記請求項１の作用に加えて、中間層がストレージ
ノード電極と同じ層であるため、中間層だけのためにも
う１つ別の層を形成する必要がない。しかも、ダミーセ
ルを設けなくてもストレージノード電極の配置に周期性
があるため、チップ面積の増大がおさえられる。
【００２１】請求項３に係る半導体記憶装置において
は、上記請求項１の作用に加えて、主ビット線対がツイ
ストされているため、隣接する他の主ビット線対から与
えられるノイズは相殺される。
は、上記請求項１の作用に加えて、主ビット線対がツイ
ストされているため、隣接する他の主ビット線対から与
えられるノイズは相殺される。
【００２２】請求項４に係る半導体記憶装置において
は、上記請求項１の作用に加えて、主ビット線対がいず
れのスイッチ部の上方でツイストされているため、隣接
する他の主ビット線対から与えられるノイズは相殺され
る。
は、上記請求項１の作用に加えて、主ビット線対がいず
れのスイッチ部の上方でツイストされているため、隣接
する他の主ビット線対から与えられるノイズは相殺され
る。
【００２３】請求項５に係る半導体記憶装置において
は、いずれかの選択トランジスタの上方で主ビット線対
がツイストされているため、隣接する主ビット線対から
与えられるノイズは相殺される。
は、いずれかの選択トランジスタの上方で主ビット線対
がツイストされているため、隣接する主ビット線対から
与えられるノイズは相殺される。
【００２４】請求項６に係る半導体記憶装置において
は、上記請求項５の作用に加えて、主ビット線対がツイ
ストされているところの結合部がストレージノード電極
と同じ層に形成されているため、その結合部だけのため
にもう１つの層を形成する必要がない。しかも、ダミー
セルを設けなくてもストレージノード電極の配置に周期
性があるため、チップ面積の増大がおさえられる。
は、上記請求項５の作用に加えて、主ビット線対がツイ
ストされているところの結合部がストレージノード電極
と同じ層に形成されているため、その結合部だけのため
にもう１つの層を形成する必要がない。しかも、ダミー
セルを設けなくてもストレージノード電極の配置に周期
性があるため、チップ面積の増大がおさえられる。
【００２５】請求項７に係る半導体記憶装置において
は、一方副ビット線と他方副ビット線との間で主ビット
線対がツイストされているため、隣接する他の主ビット
線対から与えられるノイズは相殺される。
は、一方副ビット線と他方副ビット線との間で主ビット
線対がツイストされているため、隣接する他の主ビット
線対から与えられるノイズは相殺される。
【００２６】請求項８に係る半導体記憶装置において
は、上記請求項７の作用に加えて、主ビット線対がツイ
ストされたところの結合部がストレージノード電極と同
じ層に形成されるため、その結合部だけのためにもう１
つ別の層を形成する必要がない。しかも、ダミーセルを
設けなくてもストレージノード電極の配置に周期性があ
るため、チップ面積の増大がおさえられる。
は、上記請求項７の作用に加えて、主ビット線対がツイ
ストされたところの結合部がストレージノード電極と同
じ層に形成されるため、その結合部だけのためにもう１
つ別の層を形成する必要がない。しかも、ダミーセルを
設けなくてもストレージノード電極の配置に周期性があ
るため、チップ面積の増大がおさえられる。
【００２７】請求項９に係る半導体記憶装置において
は、上記請求項７の作用に加えて、主ビット線対の結合
部がその両側部よりも上層に形成されるため、そのよう
な結合部を形成する工程が容易になる。
は、上記請求項７の作用に加えて、主ビット線対の結合
部がその両側部よりも上層に形成されるため、そのよう
な結合部を形成する工程が容易になる。
【００２８】
【実施例】以下、この発明の実施例による半導体記憶装
置を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。
置を図面を参照して詳しく説明する。なお、図中同一符
号は同一または相当部分を示す。
【００２９】［実施例１］図１は、この発明の実施例１
によるＤＲＡＭの全体構成を示すブロック図である。図
１を参照して、このＤＲＡＭは、複数のメモリセルＭＣ
が行および列からなるマトリックス状に配置されたメモ
リセルアレイ１１と、メモリセルアレイ１１の１つの行
を選択する行デコーダ１２と、メモリセルアレイ１１の
１つの列を選択する列デコーダ１３と、メモリセルアレ
イ１１からのデータを増幅するセンスアンプ列１５と、
列デコーダ１３によって選択された列のデータを入出力
する入出力回路１４とを備える。
によるＤＲＡＭの全体構成を示すブロック図である。図
１を参照して、このＤＲＡＭは、複数のメモリセルＭＣ
が行および列からなるマトリックス状に配置されたメモ
リセルアレイ１１と、メモリセルアレイ１１の１つの行
を選択する行デコーダ１２と、メモリセルアレイ１１の
１つの列を選択する列デコーダ１３と、メモリセルアレ
イ１１からのデータを増幅するセンスアンプ列１５と、
列デコーダ１３によって選択された列のデータを入出力
する入出力回路１４とを備える。
【００３０】このＤＲＡＭはさらに、外部からのアドレ
ス信号Ａ１〜Ａ１２を行アドレス信号として行デコーダ
１２に供給するとともに、列アドレス信号として列デコ
ーダ１３に供給する行および列アドレスバッファ１６
と、外部からの入力データＤＱ１〜ＤＱ４を入出力回路
１４に供給する入力バッファ１７と、入出力回路１４か
らのデータを出力データＤＱ１〜ＤＱ４として外部に供
給する出力バッファ１８と、行アドレスストローブ信号
／ＲＡＳおよび列アドレスストローブ信号／ＣＡＳに応
答して種々の制御信号を発生するクロック発生器１９と
を備える。なお、これらはすべて１枚のシリコン基板１
０上に形成される。
ス信号Ａ１〜Ａ１２を行アドレス信号として行デコーダ
１２に供給するとともに、列アドレス信号として列デコ
ーダ１３に供給する行および列アドレスバッファ１６
と、外部からの入力データＤＱ１〜ＤＱ４を入出力回路
１４に供給する入力バッファ１７と、入出力回路１４か
らのデータを出力データＤＱ１〜ＤＱ４として外部に供
給する出力バッファ１８と、行アドレスストローブ信号
／ＲＡＳおよび列アドレスストローブ信号／ＣＡＳに応
答して種々の制御信号を発生するクロック発生器１９と
を備える。なお、これらはすべて１枚のシリコン基板１
０上に形成される。
【００３１】図２は、図１に示されたメモリセルアレイ
１１中の４つの列を示す回路図である。図２を参照し
て、メモリセルアレイ１１は複数の主ビット線対を備え
る。図２では、主ビット線対ＭＢＬ１，／ＭＢＬ１〜Ｍ
ＢＬ４，／ＭＢＬ４のみが代表的に示される。また、各
主ビット線対には１つのセンスアンプが接続される。図
２では、センスアンプＳＡ１〜ＳＡ４のみが代表的に示
される。また、各主ビット線対に対応して４つの副ビッ
ト線対が配置される。図２では、ＳＢＬ１１，／ＳＢＬ
１１〜ＳＢＬ１４，／ＳＢＬ１４、ＳＢＬ２１，／ＳＢ
Ｌ２１〜ＳＢＬ２４，／ＳＢＬ２４、ＳＢＬ３１，／Ｓ
ＢＬ３１〜ＳＢＬ３４，／ＳＢＬ３４、ＳＢＬ４１，／
ＳＢＬ４１〜ＳＢＬ４４，／ＳＢＬ４４が代表的に示さ
れる。副ビット線対ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ
１４，／ＳＢＬ１４は主ビット線対ＭＢＬ１，／ＭＢＬ
１に沿って一直線上に配置される。副ビット線対ＳＢＬ
１１，／ＳＢＬ１１〜ＳＢＬ１４，／ＳＢＬ１４は、主
ビット線ＭＢＬ１と主ビット線／ＭＢＬ１との間に配置
される。副ビット線／ＳＢＬ１１は副ビット線ＳＢＬ１
１の延長線上に配置される。なお、他の副ビット線対も
上記副ビット線対ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ１
４，／ＳＢＬ１４と同様に配置される。
１１中の４つの列を示す回路図である。図２を参照し
て、メモリセルアレイ１１は複数の主ビット線対を備え
る。図２では、主ビット線対ＭＢＬ１，／ＭＢＬ１〜Ｍ
ＢＬ４，／ＭＢＬ４のみが代表的に示される。また、各
主ビット線対には１つのセンスアンプが接続される。図
２では、センスアンプＳＡ１〜ＳＡ４のみが代表的に示
される。また、各主ビット線対に対応して４つの副ビッ
ト線対が配置される。図２では、ＳＢＬ１１，／ＳＢＬ
１１〜ＳＢＬ１４，／ＳＢＬ１４、ＳＢＬ２１，／ＳＢ
Ｌ２１〜ＳＢＬ２４，／ＳＢＬ２４、ＳＢＬ３１，／Ｓ
ＢＬ３１〜ＳＢＬ３４，／ＳＢＬ３４、ＳＢＬ４１，／
ＳＢＬ４１〜ＳＢＬ４４，／ＳＢＬ４４が代表的に示さ
れる。副ビット線対ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ
１４，／ＳＢＬ１４は主ビット線対ＭＢＬ１，／ＭＢＬ
１に沿って一直線上に配置される。副ビット線対ＳＢＬ
１１，／ＳＢＬ１１〜ＳＢＬ１４，／ＳＢＬ１４は、主
ビット線ＭＢＬ１と主ビット線／ＭＢＬ１との間に配置
される。副ビット線／ＳＢＬ１１は副ビット線ＳＢＬ１
１の延長線上に配置される。なお、他の副ビット線対も
上記副ビット線対ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ１
４，／ＳＢＬ１４と同様に配置される。
【００３２】各副ビット線は選択トランジスタを介して
対応する１本の主ビット線に接続される。たとえば副ビ
ット線ＳＢＬ１１は選択トランジスタＱａ１１を介して
主ビット線ＭＢＬ１に接続される。副ビット線／ＳＢＬ
１１は選択トランジスタＱｂ１１を介して主ビット線／
ＭＢＬ１に接続される。選択トランジスタＱａ１１〜Ｑ
ａ４４，Ｑｂ１１〜Ｑｂ４４はｎチャネルＭＯＳトラン
ジスタからなる。
対応する１本の主ビット線に接続される。たとえば副ビ
ット線ＳＢＬ１１は選択トランジスタＱａ１１を介して
主ビット線ＭＢＬ１に接続される。副ビット線／ＳＢＬ
１１は選択トランジスタＱｂ１１を介して主ビット線／
ＭＢＬ１に接続される。選択トランジスタＱａ１１〜Ｑ
ａ４４，Ｑｂ１１〜Ｑｂ４４はｎチャネルＭＯＳトラン
ジスタからなる。
【００３３】一方、このメモリセルアレイ１１は４つの
ブロックＢ１〜Ｂ４から構成される。たとえばブロック
Ｂ１では、副ビット線ＳＢＬ１１，ＳＢＬ２１，ＳＢＬ
３１およびＳＢＬ４１と交差してワード線ＷＬ１〜ＷＬ
３２が配置される。また、副ビット線／ＳＢＬ１１，／
ＳＢＬ２１，／ＳＢＬ３１および／ＳＢＬ４１と交差し
てワード線ＷＬ３３〜ＷＬ６４が配置される。このブロ
ックＢ１と同様に他のブロックＢ２〜Ｂ４でも、副ビッ
ト線と交差してワード線ＷＬ１〜ＷＬ６４が配置され
る。
ブロックＢ１〜Ｂ４から構成される。たとえばブロック
Ｂ１では、副ビット線ＳＢＬ１１，ＳＢＬ２１，ＳＢＬ
３１およびＳＢＬ４１と交差してワード線ＷＬ１〜ＷＬ
３２が配置される。また、副ビット線／ＳＢＬ１１，／
ＳＢＬ２１，／ＳＢＬ３１および／ＳＢＬ４１と交差し
てワード線ＷＬ３３〜ＷＬ６４が配置される。このブロ
ックＢ１と同様に他のブロックＢ２〜Ｂ４でも、副ビッ
ト線と交差してワード線ＷＬ１〜ＷＬ６４が配置され
る。
【００３４】副ビット線とワード線との交点に対応して
複数のメモリセルＭＣが配置される。各メモリセルＭＣ
は対応する副ビット線および対応するワード線と接続さ
れる。各メモリセルＭＣは、ｎチャネルＭＯＳトランジ
スタからなるアクセストランジスタと、スタックドキャ
パシタとを含む。そのアクセストランジスタは対応する
副ビット線とそのスタックドキャパシタとの間に接続さ
れる。そのアクセストランジスタのゲート電極は対応す
るワード線に接続される。
複数のメモリセルＭＣが配置される。各メモリセルＭＣ
は対応する副ビット線および対応するワード線と接続さ
れる。各メモリセルＭＣは、ｎチャネルＭＯＳトランジ
スタからなるアクセストランジスタと、スタックドキャ
パシタとを含む。そのアクセストランジスタは対応する
副ビット線とそのスタックドキャパシタとの間に接続さ
れる。そのアクセストランジスタのゲート電極は対応す
るワード線に接続される。
【００３５】また、たとえばブロックＢ１では、選択ト
ランジスタＱａ１１，Ｑａ２１，Ｑａ３１およびＱａ４
１のゲート電極が、ワード線ＷＬ１〜ＷＬ６４と平行に
配置された１本のブロック選択線ＢＳ１と共通に接続さ
れる。選択トランジスタＱｂ１１，Ｑｂ２１，Ｑｂ３１
およびＱｂ４１のゲート電極は、ワード線ＷＬ１〜ＷＬ
６４と平行に配置されたもう１本のブロック選択線ＢＳ
１と共通に接続される。これら２本のブロック選択線Ｂ
Ｓ１には同期されたブロック選択信号がそれぞれ与えら
れる。他のブロックＢ２〜Ｂ４における選択トランジス
タもこのブロックＢ１における選択トランジスタと同様
に構成される。
ランジスタＱａ１１，Ｑａ２１，Ｑａ３１およびＱａ４
１のゲート電極が、ワード線ＷＬ１〜ＷＬ６４と平行に
配置された１本のブロック選択線ＢＳ１と共通に接続さ
れる。選択トランジスタＱｂ１１，Ｑｂ２１，Ｑｂ３１
およびＱｂ４１のゲート電極は、ワード線ＷＬ１〜ＷＬ
６４と平行に配置されたもう１本のブロック選択線ＢＳ
１と共通に接続される。これら２本のブロック選択線Ｂ
Ｓ１には同期されたブロック選択信号がそれぞれ与えら
れる。他のブロックＢ２〜Ｂ４における選択トランジス
タもこのブロックＢ１における選択トランジスタと同様
に構成される。
【００３６】上述したようにこのＤＲＡＭは、折返し構
造の主ビット線対とオープン構造の副ビット線対とから
なる階層ビット線構造を有する。ここで、このような階
層ビット線構造を有するＤＲＡＭの読出動作を簡単に説
明する。
造の主ビット線対とオープン構造の副ビット線対とから
なる階層ビット線構造を有する。ここで、このような階
層ビット線構造を有するＤＲＡＭの読出動作を簡単に説
明する。
【００３７】たとえばブロック選択線ＢＳ１だけにＨレ
ベルのブロック選択信号が与えられると、ブロックＢ１
中のすべての選択トランジスタＱａ１１，Ｑａ２１，Ｑ
ａ３１，Ｑａ４１，Ｑｂ１１，Ｑｂ２１，Ｑｂ３１，Ｑ
ｂ４１がオン状態となる。これによりブロックＢ１が選
択され、ブロックＢ１内のメモリセルＭＣからデータが
読出し可能な状態となる。
ベルのブロック選択信号が与えられると、ブロックＢ１
中のすべての選択トランジスタＱａ１１，Ｑａ２１，Ｑ
ａ３１，Ｑａ４１，Ｑｂ１１，Ｑｂ２１，Ｑｂ３１，Ｑ
ｂ４１がオン状態となる。これによりブロックＢ１が選
択され、ブロックＢ１内のメモリセルＭＣからデータが
読出し可能な状態となる。
【００３８】次いでワード線ＷＬ１〜ＷＬ６４のうち１
本が昇圧されると、その昇圧されたワード線に接続され
たすべてのメモリセルＭＣから副ビット線にデータが読
出される。たとえばＷＬ１が昇圧されると、そのワード
線ＷＬ１に接続されたすべてのメモリセルＭＣから副ビ
ット線ＳＢＬ１１，ＳＢＬ２１，ＳＢＬ３１，ＳＢＬ４
１にデータが読出される。副ビット線は予め所定電位
（たとえば電源電位の半分の電位Ｖｃｃ／２）にプリチ
ャージされているが、データが読出された副ビット線Ｓ
ＢＬ１１，ＳＢＬ２１，ＳＢＬ３１，ＳＢＬ４１の電位
はその所定電位からわずかに変動する。他方、これら副
ビット線ＳＢＬ１１，ＳＢＬ２１，ＳＢＬ３１，ＳＢＬ
４１と対をなす副ビット線／ＳＢＬ１１，／ＳＢＬ２
１，／ＳＢＬ３１，／ＳＢＬ４１にはデータが読出され
ないためそれら副ビット線の電位は所定電位のまま維持
される。したがって、副ビット線ＳＢＬ１１と副ビット
線／ＳＢＬ１１との間には電位差が生じる。他の副ビッ
ト線対もこの副ビット線対ＳＢＬ１１，／ＳＢＬ１１と
同様にその間に電位差が生じる。
本が昇圧されると、その昇圧されたワード線に接続され
たすべてのメモリセルＭＣから副ビット線にデータが読
出される。たとえばＷＬ１が昇圧されると、そのワード
線ＷＬ１に接続されたすべてのメモリセルＭＣから副ビ
ット線ＳＢＬ１１，ＳＢＬ２１，ＳＢＬ３１，ＳＢＬ４
１にデータが読出される。副ビット線は予め所定電位
（たとえば電源電位の半分の電位Ｖｃｃ／２）にプリチ
ャージされているが、データが読出された副ビット線Ｓ
ＢＬ１１，ＳＢＬ２１，ＳＢＬ３１，ＳＢＬ４１の電位
はその所定電位からわずかに変動する。他方、これら副
ビット線ＳＢＬ１１，ＳＢＬ２１，ＳＢＬ３１，ＳＢＬ
４１と対をなす副ビット線／ＳＢＬ１１，／ＳＢＬ２
１，／ＳＢＬ３１，／ＳＢＬ４１にはデータが読出され
ないためそれら副ビット線の電位は所定電位のまま維持
される。したがって、副ビット線ＳＢＬ１１と副ビット
線／ＳＢＬ１１との間には電位差が生じる。他の副ビッ
ト線対もこの副ビット線対ＳＢＬ１１，／ＳＢＬ１１と
同様にその間に電位差が生じる。
【００３９】たとえば副ビット線ＳＢＬ１１の電位は、
選択トランジスタＱａ１１がオン状態にあるので主ビッ
ト線ＭＢＬ１に与えられる。他方、副ビット線／ＳＢＬ
１１の電位は、選択トランジスタＱｂ１１がオン状態に
あるので主ビット線／ＭＢＬ１に与えられる。したがっ
て、副ビット線対ＳＢＬ１１，／ＳＢＬ１１の間に生じ
た電位差は主ビット線対ＭＢＬ１，／ＭＢＬ１の間にも
生じる。他の主ビット線対の間にもこの主ビット線対Ｍ
ＢＬ１，／ＭＢＬ１と同様に電位差が生じる。
選択トランジスタＱａ１１がオン状態にあるので主ビッ
ト線ＭＢＬ１に与えられる。他方、副ビット線／ＳＢＬ
１１の電位は、選択トランジスタＱｂ１１がオン状態に
あるので主ビット線／ＭＢＬ１に与えられる。したがっ
て、副ビット線対ＳＢＬ１１，／ＳＢＬ１１の間に生じ
た電位差は主ビット線対ＭＢＬ１，／ＭＢＬ１の間にも
生じる。他の主ビット線対の間にもこの主ビット線対Ｍ
ＢＬ１，／ＭＢＬ１と同様に電位差が生じる。
【００４０】各主ビット線対の間に生じた電位差は対応
するセンスアンプによって増幅される。たとえば主ビッ
ト線対ＭＢＬ１，／ＭＢＬ１の間の電位差はセンスアン
プＳＡ１によって増幅され、これにより主ビット線ＭＢ
Ｌ１および／ＭＢＬ１の一方の電位がＨレベルとなり、
他方の電位がＬレベルとなる。このようにセンスアンプ
ＳＡ１〜ＳＡ４によって増幅されたデータは、図１に示
されたに出力回路１４および出力バッファ１８を介して
出力される。
するセンスアンプによって増幅される。たとえば主ビッ
ト線対ＭＢＬ１，／ＭＢＬ１の間の電位差はセンスアン
プＳＡ１によって増幅され、これにより主ビット線ＭＢ
Ｌ１および／ＭＢＬ１の一方の電位がＨレベルとなり、
他方の電位がＬレベルとなる。このようにセンスアンプ
ＳＡ１〜ＳＡ４によって増幅されたデータは、図１に示
されたに出力回路１４および出力バッファ１８を介して
出力される。
【００４１】図３は、図２中にＡで示された部分の具体
的な構成を示すレイアウト図である。図４は、図３中の
Ｘ−Ｘ線に沿った断面図である。
的な構成を示すレイアウト図である。図４は、図３中の
Ｘ−Ｘ線に沿った断面図である。
【００４２】図３および図４を参照して、ｐ型シリコン
基板１０には規則的なフィールド領域２０が形成され
る。フィールド領域２０以外の領域にはＬＯＣＯＳ（Lo
cational Oxidation of Silicon ）分離膜４０が形成さ
れる。シリコン基板１０上には薄いゲート酸化膜を介在
してワード線およびブロック選択線が平行に形成され
る。図３では、ワード線ＷＬ６２，ＷＬ６３，ＷＬ６
４，ＷＬ１およびＷＬ２ならびにブロック選択線ＢＳ２
およびＢＳ３が示される。
基板１０には規則的なフィールド領域２０が形成され
る。フィールド領域２０以外の領域にはＬＯＣＯＳ（Lo
cational Oxidation of Silicon ）分離膜４０が形成さ
れる。シリコン基板１０上には薄いゲート酸化膜を介在
してワード線およびブロック選択線が平行に形成され
る。図３では、ワード線ＷＬ６２，ＷＬ６３，ＷＬ６
４，ＷＬ１およびＷＬ２ならびにブロック選択線ＢＳ２
およびＢＳ３が示される。
【００４３】ワード線はアクセストランジスタのゲート
電極を構成する。したがって、フィールド領域２０中の
ソース／ドレイン領域２４および２６と、ワード線とに
より、メモリセルのアクセストランジスタが構成され
る。隣接する２つのアクセストランジスタはその間のソ
ース／ドレイン領域２４を共有する。
電極を構成する。したがって、フィールド領域２０中の
ソース／ドレイン領域２４および２６と、ワード線とに
より、メモリセルのアクセストランジスタが構成され
る。隣接する２つのアクセストランジスタはその間のソ
ース／ドレイン領域２４を共有する。
【００４４】ブロック選択線は選択トランジスタのゲー
ト電極を構成する。したがって、フィールド領域２０中
のソース／ドレイン領域２２および２４と、ブロック選
択線とにより、選択トランジスタが構成される。選択ト
ランジスタとそれに隣接するアクセストランジスタとは
その間のソース／ドレイン領域２４を共有する。図３に
示されるように、選択トランジスタＱｂ１２のソース／
ドレイン領域２２は、選択トランジスタＱａ１３のソー
ス／ドレイン領域２２と共通にされる。選択トランジス
タＱｂ３２のソース／ドレイン領域２２は、選択トラン
ジスタＱａ３３のソース／ドレイン領域２２と共通にさ
れる。選択トランジスタＱｂ２２のソース／ドレイン領
域２３は、選択トランジスタＱａ２３のソース／ドレイ
ン領域２３と共通にされる。
ト電極を構成する。したがって、フィールド領域２０中
のソース／ドレイン領域２２および２４と、ブロック選
択線とにより、選択トランジスタが構成される。選択ト
ランジスタとそれに隣接するアクセストランジスタとは
その間のソース／ドレイン領域２４を共有する。図３に
示されるように、選択トランジスタＱｂ１２のソース／
ドレイン領域２２は、選択トランジスタＱａ１３のソー
ス／ドレイン領域２２と共通にされる。選択トランジス
タＱｂ３２のソース／ドレイン領域２２は、選択トラン
ジスタＱａ３３のソース／ドレイン領域２２と共通にさ
れる。選択トランジスタＱｂ２２のソース／ドレイン領
域２３は、選択トランジスタＱａ２３のソース／ドレイ
ン領域２３と共通にされる。
【００４５】ソース／ドレイン領域２４上にはコンタク
トホール２８が形成される。ソース／ドレイン領域２５
上にはコンタクトホール２９が形成される。副ビット線
はコンタクトホール２８を通じてソース／ドレイン領域
２４と接続される。副ビット線／ＳＢＬ２２およびＳＢ
Ｌ２３はさらに、コンタクトホール２９を通じてソース
／ドレイン領域２５と接続される。
トホール２８が形成される。ソース／ドレイン領域２５
上にはコンタクトホール２９が形成される。副ビット線
はコンタクトホール２８を通じてソース／ドレイン領域
２４と接続される。副ビット線／ＳＢＬ２２およびＳＢ
Ｌ２３はさらに、コンタクトホール２９を通じてソース
／ドレイン領域２５と接続される。
【００４６】ソース／ドレイン領域２６上にはコンタク
トホール３１が形成される。ソース／ドレイン領域２２
上にはコンタクトホール３０が形成される。コンタクト
ホール３１上にはストレージノード３４が形成される。
したがって、ストレージノード３４はコンタクトホール
３１を通じてソース／ドレイン領域２６と接続される。
コンタクトホール３０上には中間パッド３２が形成され
る。したがって、中間パッド３２はコンタクトホール３
０を通じてソース／ドレイン領域２２に接続される。こ
れらストレージノード３４および中間パッド３２は、た
とえば１枚のポリシリコン層をパターニングすることに
より形成される。したがって、中間パッド３２はストレ
ージノード３４と同じ層に形成される。この中間パッド
３２はストレージノード３４とほぼ同じ形状を有する。
トホール３１が形成される。ソース／ドレイン領域２２
上にはコンタクトホール３０が形成される。コンタクト
ホール３１上にはストレージノード３４が形成される。
したがって、ストレージノード３４はコンタクトホール
３１を通じてソース／ドレイン領域２６と接続される。
コンタクトホール３０上には中間パッド３２が形成され
る。したがって、中間パッド３２はコンタクトホール３
０を通じてソース／ドレイン領域２２に接続される。こ
れらストレージノード３４および中間パッド３２は、た
とえば１枚のポリシリコン層をパターニングすることに
より形成される。したがって、中間パッド３２はストレ
ージノード３４と同じ層に形成される。この中間パッド
３２はストレージノード３４とほぼ同じ形状を有する。
【００４７】ストレージノード３４上には薄い誘電層を
介在してセルプレート４２が形成される。したがって、
ストレージノード３４およびセルプレート４２はスタッ
クドキャパシタを構成する。中間パッド３２上にはコン
タクトホール３６が形成される。コンタクトホール３６
上には主ビット線ＭＢＬ１〜ＭＢＬ３が形成される。し
たがって、主ビット線ＭＢＬ１〜ＭＢＬ３はコンタクト
ホール３６を介して中間パッド３２に接続される。
介在してセルプレート４２が形成される。したがって、
ストレージノード３４およびセルプレート４２はスタッ
クドキャパシタを構成する。中間パッド３２上にはコン
タクトホール３６が形成される。コンタクトホール３６
上には主ビット線ＭＢＬ１〜ＭＢＬ３が形成される。し
たがって、主ビット線ＭＢＬ１〜ＭＢＬ３はコンタクト
ホール３６を介して中間パッド３２に接続される。
【００４８】したがって、たとえばブロック選択線ＢＳ
２の電位がＨレベルになると、ソース／ドレイン領域２
４はソース／ドレイン領域２２と導通し、ソース／ドレ
イン領域２５はソース／ドレイン領域２３と導通する。
これにより副ビット線／ＳＢＬ１２は、選択トランジス
タＱｂ１２および中間パッド３２を通じて主ビット線Ｍ
ＢＬ１に接続される。副ビット線／ＳＢＬ２２は、選択
トランジスタＱｂ２２および中間パッド３２を介して主
ビット線ＭＢＬ２に接続される。副ビット線／ＳＢＬ３
２は、選択トランジスタＱｂ３２および中間パッド３２
を通じて主ビット線ＭＢＬ３に接続される。
２の電位がＨレベルになると、ソース／ドレイン領域２
４はソース／ドレイン領域２２と導通し、ソース／ドレ
イン領域２５はソース／ドレイン領域２３と導通する。
これにより副ビット線／ＳＢＬ１２は、選択トランジス
タＱｂ１２および中間パッド３２を通じて主ビット線Ｍ
ＢＬ１に接続される。副ビット線／ＳＢＬ２２は、選択
トランジスタＱｂ２２および中間パッド３２を介して主
ビット線ＭＢＬ２に接続される。副ビット線／ＳＢＬ３
２は、選択トランジスタＱｂ３２および中間パッド３２
を通じて主ビット線ＭＢＬ３に接続される。
【００４９】他方、ブロック選択線ＢＳ３の電位がＨレ
ベルになると、ブロックＢ３中のソース／ドレイン領域
２４がソース／ドレイン領域２２と導通し、ソース／ド
レイン領域２５がソース／ドレイン領域２３と導通す
る。これにより副ビット線ＳＢＬ１３は、選択トランジ
スタＱａ１３および中間パッド３２を通じて主ビット線
ＭＢＬ１に接続される。副ビット線ＳＢＬ２３は、選択
トランジスタＱａ２３および中間パッド３２を通じて主
ビット線ＭＢＬ２に接続される。副ビット線ＳＢＬ３３
は、選択トランジスタＱａ３３および中間パッド３２を
通じて主ビット線ＭＢＬ３に接続される。
ベルになると、ブロックＢ３中のソース／ドレイン領域
２４がソース／ドレイン領域２２と導通し、ソース／ド
レイン領域２５がソース／ドレイン領域２３と導通す
る。これにより副ビット線ＳＢＬ１３は、選択トランジ
スタＱａ１３および中間パッド３２を通じて主ビット線
ＭＢＬ１に接続される。副ビット線ＳＢＬ２３は、選択
トランジスタＱａ２３および中間パッド３２を通じて主
ビット線ＭＢＬ２に接続される。副ビット線ＳＢＬ３３
は、選択トランジスタＱａ３３および中間パッド３２を
通じて主ビット線ＭＢＬ３に接続される。
【００５０】以上のようにこの実施例１では、選択トラ
ンジスタのソース／ドレイン領域２２を主ビット線と接
続するために中間パッド３２が形成されているため、セ
ルフアラインコンタクト技術を用いて小さいコンタクト
ホール３０を形成することができる。したがって、ブロ
ック選択線ＢＳ２とブロック選択線ＢＳ３との間の距離
が短くてもコンタクトホール３０の側面がブロック選択
線ＢＳ２またはＢＳ３と接触することはない。また、コ
ンタクトホール３６とブロック選択線ＢＳ２またはＢＳ
３との間に余裕を設ける必要がない。
ンジスタのソース／ドレイン領域２２を主ビット線と接
続するために中間パッド３２が形成されているため、セ
ルフアラインコンタクト技術を用いて小さいコンタクト
ホール３０を形成することができる。したがって、ブロ
ック選択線ＢＳ２とブロック選択線ＢＳ３との間の距離
が短くてもコンタクトホール３０の側面がブロック選択
線ＢＳ２またはＢＳ３と接触することはない。また、コ
ンタクトホール３６とブロック選択線ＢＳ２またはＢＳ
３との間に余裕を設ける必要がない。
【００５１】また、中間パッド３２がストレージノード
３４と同じ層に形成されるため、この中間パッド３２だ
けのためにもう１つ別の層を形成する必要がない。ま
た、この中間パッド３２はストレージノード３４とほぼ
同一形状を有するため、ストレージノード３４のレイア
ウト状の周期性が選択トランジスタ付近で乱れることは
ない。したがって、メモリセルと選択トランジスタとの
間にダミーセルを設けなくてもそのスタックドキャパシ
タの容量は均一になる。また、ブロック選択線もワード
線と同じ周期で形成されるため、スタックドキャパシタ
の容量が選択トランジスタ付近で不均一になることはな
い。また、隣接する２つの選択トランジスタは１つのソ
ース／ドレイン領域２２または２３を共用し、さらにそ
の１つのソース／ドレイン領域２２または２３が１つの
コンタクトホール３０を通じて主ビット線に接続される
ため、隣接するブロック選択線の間隔をワード線の間隔
と同じにすることができる。このような配置によりチッ
プ面積の増大は十分におさえられる。
３４と同じ層に形成されるため、この中間パッド３２だ
けのためにもう１つ別の層を形成する必要がない。ま
た、この中間パッド３２はストレージノード３４とほぼ
同一形状を有するため、ストレージノード３４のレイア
ウト状の周期性が選択トランジスタ付近で乱れることは
ない。したがって、メモリセルと選択トランジスタとの
間にダミーセルを設けなくてもそのスタックドキャパシ
タの容量は均一になる。また、ブロック選択線もワード
線と同じ周期で形成されるため、スタックドキャパシタ
の容量が選択トランジスタ付近で不均一になることはな
い。また、隣接する２つの選択トランジスタは１つのソ
ース／ドレイン領域２２または２３を共用し、さらにそ
の１つのソース／ドレイン領域２２または２３が１つの
コンタクトホール３０を通じて主ビット線に接続される
ため、隣接するブロック選択線の間隔をワード線の間隔
と同じにすることができる。このような配置によりチッ
プ面積の増大は十分におさえられる。
【００５２】［実施例２］図５はこの発明の実施例２に
よる階層ビット線構造を有するＤＲＡＭの要部を示す回
路図である。図５を参照して、この実施例２では図２の
実施例１と異なり、主ビット線対が選択トランジスタの
上方でツイストされる。たとえば主ビット線対ＭＢＬ
１，／ＭＢＬ１は、選択トランジスタＱｂ１１およびＱ
ａ１２と選択トランジスタＱｂ１３およびＱａ１４との
上方でツイストされる。主ビット線ＭＢＬ２，／ＭＢＬ
２は選択トランジスタＱｂ２２およびＱａ２３の上方で
ツイストされる。主ビット線対ＭＢＬ３，／ＭＢＬ３
は、選択トランジスタＱｂ３１およびＱａ３２と選択ト
ランジスタＱｂ３３およびＱａ３４との上方でツイスト
される。主ビット線対ＭＢＬ４，／ＭＢＬ４は、選択ト
ランジスタＱｂ４２およびＱａ４３の上方でツイストさ
れる。
よる階層ビット線構造を有するＤＲＡＭの要部を示す回
路図である。図５を参照して、この実施例２では図２の
実施例１と異なり、主ビット線対が選択トランジスタの
上方でツイストされる。たとえば主ビット線対ＭＢＬ
１，／ＭＢＬ１は、選択トランジスタＱｂ１１およびＱ
ａ１２と選択トランジスタＱｂ１３およびＱａ１４との
上方でツイストされる。主ビット線ＭＢＬ２，／ＭＢＬ
２は選択トランジスタＱｂ２２およびＱａ２３の上方で
ツイストされる。主ビット線対ＭＢＬ３，／ＭＢＬ３
は、選択トランジスタＱｂ３１およびＱａ３２と選択ト
ランジスタＱｂ３３およびＱａ３４との上方でツイスト
される。主ビット線対ＭＢＬ４，／ＭＢＬ４は、選択ト
ランジスタＱｂ４２およびＱａ４３の上方でツイストさ
れる。
【００５３】図６は図５中のＢで示される部分の具体的
な構成を示すレイアウト図である。図７は、図６中のＹ
−Ｙ線に沿った断面図である。
な構成を示すレイアウト図である。図７は、図６中のＹ
−Ｙ線に沿った断面図である。
【００５４】図６では図３と異なり、主ビット線ＭＢＬ
１がブロックＢ１内では図上上側に配置されているが、
ブロックＢ２内では図上下側に配置されている。また、
主ビット線／ＭＢＬ１はブロックＢ１内では図上下側に
配置されているが、ブロックＢ２内では図上上側に配置
されている。したがって、ブロックＢ１内では主ビット
線／ＭＢＬ１が主ビット線ＭＢＬ２と隣接し、ブロック
Ｂ２内では主ビット線ＭＢＬ１が主ビット線ＭＢＬ２と
隣接する。
１がブロックＢ１内では図上上側に配置されているが、
ブロックＢ２内では図上下側に配置されている。また、
主ビット線／ＭＢＬ１はブロックＢ１内では図上下側に
配置されているが、ブロックＢ２内では図上上側に配置
されている。したがって、ブロックＢ１内では主ビット
線／ＭＢＬ１が主ビット線ＭＢＬ２と隣接し、ブロック
Ｂ２内では主ビット線ＭＢＬ１が主ビット線ＭＢＬ２と
隣接する。
【００５５】主ビット線対ＭＢＬ３，／ＭＢＬ３は主ビ
ット線対ＭＢＬ１，／ＭＢＬ１と同様に配置される。し
たがって、ブロックＢ１内では主ビット線ＭＢＬ３が主
ビット線／ＭＢＬ２と隣接し、ブロックＢ２内では主ビ
ット線／ＭＢＬ３が主ビット線／ＭＢＬ２と隣接する。
ット線対ＭＢＬ１，／ＭＢＬ１と同様に配置される。し
たがって、ブロックＢ１内では主ビット線ＭＢＬ３が主
ビット線／ＭＢＬ２と隣接し、ブロックＢ２内では主ビ
ット線／ＭＢＬ３が主ビット線／ＭＢＬ２と隣接する。
【００５６】また、図７では図４と異なり、コンタクト
ホール３０上に広い面積を有する結合部４４が形成され
ている。したがって、この結合部４４はコンタクトホー
ル３０を通じてソース／ドレイン領域２２と接続され
る。また図６および図７に示されるように、この１つの
結合部４４上には２つのコンタクトホール４６が形成さ
れる。一方のコンタクトホール４６上には主ビット線／
ＭＢＬ１のブロックＢ１中の部分が形成され、他方のコ
ンタクトホール４６上には主ビット線ＭＢＬ１のブロッ
クＢ２中の部分が形成される。したがって、主ビット線
／ＭＢＬ１のブロックＢ１中の部分は一方のコンタクト
ホール４６を通じて結合部４４と接続される。主ビット
線／ＭＢＬ１のブロックＢ２中の部分は他方のコンタク
トホール４６を通じて結合部４４と接続される。したが
って、主ビット線／ＭＢＬ１のブロックＢ１中の部分は
結合部４４を通じて主ビット線／ＭＢＬ１のブロックＢ
２中の部分と接続される。図６に示される主ビット線／
ＭＢＬ３もこの主ビット線／ＭＢＬ１と同様に構成され
る。
ホール３０上に広い面積を有する結合部４４が形成され
ている。したがって、この結合部４４はコンタクトホー
ル３０を通じてソース／ドレイン領域２２と接続され
る。また図６および図７に示されるように、この１つの
結合部４４上には２つのコンタクトホール４６が形成さ
れる。一方のコンタクトホール４６上には主ビット線／
ＭＢＬ１のブロックＢ１中の部分が形成され、他方のコ
ンタクトホール４６上には主ビット線ＭＢＬ１のブロッ
クＢ２中の部分が形成される。したがって、主ビット線
／ＭＢＬ１のブロックＢ１中の部分は一方のコンタクト
ホール４６を通じて結合部４４と接続される。主ビット
線／ＭＢＬ１のブロックＢ２中の部分は他方のコンタク
トホール４６を通じて結合部４４と接続される。したが
って、主ビット線／ＭＢＬ１のブロックＢ１中の部分は
結合部４４を通じて主ビット線／ＭＢＬ１のブロックＢ
２中の部分と接続される。図６に示される主ビット線／
ＭＢＬ３もこの主ビット線／ＭＢＬ１と同様に構成され
る。
【００５７】したがって、ブロック選択線ＢＳ１の電位
がＨレベルになると、たとえば副ビット線／ＳＢＬ１１
は選択トランジスタＱｂ１１および結合部４４を通じて
主ビット線／ＭＢＬ１に接続される。また、副ビット線
／ＳＢＬ３１は選択トランジスタＱｂ３１および結合部
４４を通じて主ビット線／ＭＢＬ３に接続される。他
方、ブロック選択線ＢＳ２の電位がＨレベルになると、
たとえば副ビット線ＳＢＬ１２は選択トランジスタＱａ
１２および結合部４４を通じて主ビット線／ＭＢＬ１に
接続される。また、副ビット線ＳＢＬ３２は選択トラン
ジスタＱａ３２および結合部４４を通じて主ビット線／
ＭＢＬ３に接続される。
がＨレベルになると、たとえば副ビット線／ＳＢＬ１１
は選択トランジスタＱｂ１１および結合部４４を通じて
主ビット線／ＭＢＬ１に接続される。また、副ビット線
／ＳＢＬ３１は選択トランジスタＱｂ３１および結合部
４４を通じて主ビット線／ＭＢＬ３に接続される。他
方、ブロック選択線ＢＳ２の電位がＨレベルになると、
たとえば副ビット線ＳＢＬ１２は選択トランジスタＱａ
１２および結合部４４を通じて主ビット線／ＭＢＬ１に
接続される。また、副ビット線ＳＢＬ３２は選択トラン
ジスタＱａ３２および結合部４４を通じて主ビット線／
ＭＢＬ３に接続される。
【００５８】この実施例２によれば、ブロックＢ１内で
は主ビット線／ＭＢＬ１が主ビット線ＭＢＬ２と隣接
し、ブロックＢ２内では主ビット線ＭＢＬ１が主ビット
線ＭＢＬ２と隣接しているため、主ビット線ＭＢＬ１お
よび／ＭＢＬ１から主ビット線ＭＢＬ２にそれぞれ与え
られるノイズは相殺される。これは、主ビット線ＭＢＬ
１の電位がＨレベルとなるときは主ビット線／ＭＢＬ１
の電位がＬレベルとなり、また主ビット線ＭＢＬ１の電
位がＬレベルとなるときは主ビット線／ＭＢＬ１の電位
がＨレベルとなるからである。このように、主ビット線
対がツイストされているため、主ビット線対が隣接する
主ビット線対から受けるノイズは相殺される。また、結
合部４４がストレージノード３４と同じ層に形成されて
いるため、結合部４４だけのためにもう１つ別の層を形
成する必要がない。また、主ビット線の一部を構成する
結合部４４を選択トランジスタのソース／ドレイン領域
２２と接続するためのコンタクトホール３３は、セルフ
アラインコンタクト技術を用いて形成することができ
る。したがって、隣接するブロック選択線の間隔が短く
てもその形成されたコンタクトホール３０の側面がブロ
ック選択線と接触することはない。
は主ビット線／ＭＢＬ１が主ビット線ＭＢＬ２と隣接
し、ブロックＢ２内では主ビット線ＭＢＬ１が主ビット
線ＭＢＬ２と隣接しているため、主ビット線ＭＢＬ１お
よび／ＭＢＬ１から主ビット線ＭＢＬ２にそれぞれ与え
られるノイズは相殺される。これは、主ビット線ＭＢＬ
１の電位がＨレベルとなるときは主ビット線／ＭＢＬ１
の電位がＬレベルとなり、また主ビット線ＭＢＬ１の電
位がＬレベルとなるときは主ビット線／ＭＢＬ１の電位
がＨレベルとなるからである。このように、主ビット線
対がツイストされているため、主ビット線対が隣接する
主ビット線対から受けるノイズは相殺される。また、結
合部４４がストレージノード３４と同じ層に形成されて
いるため、結合部４４だけのためにもう１つ別の層を形
成する必要がない。また、主ビット線の一部を構成する
結合部４４を選択トランジスタのソース／ドレイン領域
２２と接続するためのコンタクトホール３３は、セルフ
アラインコンタクト技術を用いて形成することができ
る。したがって、隣接するブロック選択線の間隔が短く
てもその形成されたコンタクトホール３０の側面がブロ
ック選択線と接触することはない。
【００５９】また、選択トランジスタ付近にはストレー
ジノード３４と類似した結合部４４が形成されているた
め、ストレージノード３４の周期性が選択トランジスタ
付近で乱れることはなく、それによりスタックドキャパ
シタの容量がほぼ均一となる。また、メモリセルと選択
トランジスタとの間にダミーセルを設ける必要がないの
で、チップ面積の増大が抑えられる。なお、ストレージ
ノード３４の周期性を向上させるためには、結合部はス
トレージノードと同一形状を有するのが望ましい。
ジノード３４と類似した結合部４４が形成されているた
め、ストレージノード３４の周期性が選択トランジスタ
付近で乱れることはなく、それによりスタックドキャパ
シタの容量がほぼ均一となる。また、メモリセルと選択
トランジスタとの間にダミーセルを設ける必要がないの
で、チップ面積の増大が抑えられる。なお、ストレージ
ノード３４の周期性を向上させるためには、結合部はス
トレージノードと同一形状を有するのが望ましい。
【００６０】［実施例３］図８は、この発明の実施例３
による階層ビット線構造を有するＤＲＡＭの要部構成を
示すレイアウト図である。図８を参照してこの実施例３
では、図６に示された主ビット線対ＭＢＬ１，／ＭＢＬ
１およびＭＢＬ３，／ＭＢＬ３の代わりに主ビット線対
ＭＢＬ２，／ＭＢＬ２が選択トランジスタＱｂ２１およ
びＱａ２２の上方でツイストされている。したがって、
主ビット線ＭＢＬ２はブロックＢ１内では主ビット線Ｍ
ＢＬ３と隣接し、ブロックＢ２内では主ビット線／ＭＢ
Ｌ１と隣接する。また、主ビット線／ＭＢＬ２はブロッ
クＢ１内では主ビット線／ＭＢＬ１と隣接し、ブロック
Ｂ２内では主ビット線ＭＢＬ３と隣接する。ソース／ド
レイン領域２３上にはコンタクトホール３０が形成さ
れ、さらにこのコンタクトホール３０上には結合部４８
が形成される。したがって、この結合部４８はコンタク
トホール３０を通じてソース／ドレイン領域２３と接続
される。
による階層ビット線構造を有するＤＲＡＭの要部構成を
示すレイアウト図である。図８を参照してこの実施例３
では、図６に示された主ビット線対ＭＢＬ１，／ＭＢＬ
１およびＭＢＬ３，／ＭＢＬ３の代わりに主ビット線対
ＭＢＬ２，／ＭＢＬ２が選択トランジスタＱｂ２１およ
びＱａ２２の上方でツイストされている。したがって、
主ビット線ＭＢＬ２はブロックＢ１内では主ビット線Ｍ
ＢＬ３と隣接し、ブロックＢ２内では主ビット線／ＭＢ
Ｌ１と隣接する。また、主ビット線／ＭＢＬ２はブロッ
クＢ１内では主ビット線／ＭＢＬ１と隣接し、ブロック
Ｂ２内では主ビット線ＭＢＬ３と隣接する。ソース／ド
レイン領域２３上にはコンタクトホール３０が形成さ
れ、さらにこのコンタクトホール３０上には結合部４８
が形成される。したがって、この結合部４８はコンタク
トホール３０を通じてソース／ドレイン領域２３と接続
される。
【００６１】また、この結合部４８はストレージノード
と同じ層に形成される。この結合部４８上には２つのコ
ンタクトホール５０が形成される。一方のコンタクトホ
ール５０上には主ビット線／ＭＢＬ２のブロックＢ１中
の部分が形成され、これによりこの部分はコンタクトホ
ール５０を通じて結合部４８と接続される。他方のコン
タクトホール５０上には主ビット線／ＭＢＬ２のブロッ
クＢ２中の部分が形成され、これによりこの部分はコン
タクトホール５０を通じて結合部４８と接続される。し
たがって、主ビット線／ＭＢＬ２中のブロックＢ１内の
部分は結合部４８を通じて主ビット線／ＭＢＬ２のブロ
ックＢ２中の部分と接続される。
と同じ層に形成される。この結合部４８上には２つのコ
ンタクトホール５０が形成される。一方のコンタクトホ
ール５０上には主ビット線／ＭＢＬ２のブロックＢ１中
の部分が形成され、これによりこの部分はコンタクトホ
ール５０を通じて結合部４８と接続される。他方のコン
タクトホール５０上には主ビット線／ＭＢＬ２のブロッ
クＢ２中の部分が形成され、これによりこの部分はコン
タクトホール５０を通じて結合部４８と接続される。し
たがって、主ビット線／ＭＢＬ２中のブロックＢ１内の
部分は結合部４８を通じて主ビット線／ＭＢＬ２のブロ
ックＢ２中の部分と接続される。
【００６２】この実施例３によれば、上記実施例２と同
様の効果が得られる。 ［実施例４］図９は、この発明の実施例４による階層ビ
ット線構造を有するＤＲＡＭの要部の構成を示す回路図
である。図９を参照して、この実施例４では図５の実施
例２と異なり、主ビット線対が副ビット線とそれと対を
なす副ビット線との間でツイストされている。たとえば
主ビット線対ＭＢＬ１，／ＭＢＬ１は副ビット線ＳＢＬ
１１および／ＳＢＬ１１の間と副ビット線ＳＢＬ１３お
よび／ＳＢＬ１３の間とでツイストされている。主ビッ
ト線対ＭＢＬ２，／ＭＢＬ２は、副ビット線ＳＢＬ１２
および／ＳＢＬ１２の間と副ビット線ＳＢＬ２４および
／ＳＢＬ２４の間とでツイストされている。主ビット線
対ＭＢＬ３，／ＭＢＬ３は、副ビット線ＳＢＬ３１およ
び／ＳＢＬ３１の間と副ビット線ＳＢＬ３３および／Ｓ
ＢＬ３３の間とでツイストされている。主ビット線対Ｍ
ＢＬ４，／ＭＢＬ４は、副ビット線ＳＢＬ４２および／
ＳＢＬ４２の間と副ビット線ＳＢＬ４４および／ＳＢＬ
４４の間とでツイストされている。図１０は図９中のＣ
で示された部分の具体的構成を示すレイアウト図であ
る。図１１は、図１０中のＺ−Ｚ線に沿った断面図であ
る。
様の効果が得られる。 ［実施例４］図９は、この発明の実施例４による階層ビ
ット線構造を有するＤＲＡＭの要部の構成を示す回路図
である。図９を参照して、この実施例４では図５の実施
例２と異なり、主ビット線対が副ビット線とそれと対を
なす副ビット線との間でツイストされている。たとえば
主ビット線対ＭＢＬ１，／ＭＢＬ１は副ビット線ＳＢＬ
１１および／ＳＢＬ１１の間と副ビット線ＳＢＬ１３お
よび／ＳＢＬ１３の間とでツイストされている。主ビッ
ト線対ＭＢＬ２，／ＭＢＬ２は、副ビット線ＳＢＬ１２
および／ＳＢＬ１２の間と副ビット線ＳＢＬ２４および
／ＳＢＬ２４の間とでツイストされている。主ビット線
対ＭＢＬ３，／ＭＢＬ３は、副ビット線ＳＢＬ３１およ
び／ＳＢＬ３１の間と副ビット線ＳＢＬ３３および／Ｓ
ＢＬ３３の間とでツイストされている。主ビット線対Ｍ
ＢＬ４，／ＭＢＬ４は、副ビット線ＳＢＬ４２および／
ＳＢＬ４２の間と副ビット線ＳＢＬ４４および／ＳＢＬ
４４の間とでツイストされている。図１０は図９中のＣ
で示された部分の具体的構成を示すレイアウト図であ
る。図１１は、図１０中のＺ−Ｚ線に沿った断面図であ
る。
【００６３】図１０および図１１を参照して、ワード線
ＷＬ３２およびＷＬ３３の間に結合部５２が形成され
る。この結合部５２はストレージノード３４と同じ層内
に形成される。１つの結合部５２上には２つのコンタク
トホール５４が形成される。主ビット線ＭＢＬ１の図１
０上左側部分は一方のコンタクトホール５４を介して結
合部５２と接続され、主ビット線ＭＢＬ１の図１０上右
側部分は他方のコンタクトホール５４を介して結合部５
２と接続される。主ビット線ＭＢＬ３も主ビット線ＭＢ
Ｌ１と同様に構成される。
ＷＬ３２およびＷＬ３３の間に結合部５２が形成され
る。この結合部５２はストレージノード３４と同じ層内
に形成される。１つの結合部５２上には２つのコンタク
トホール５４が形成される。主ビット線ＭＢＬ１の図１
０上左側部分は一方のコンタクトホール５４を介して結
合部５２と接続され、主ビット線ＭＢＬ１の図１０上右
側部分は他方のコンタクトホール５４を介して結合部５
２と接続される。主ビット線ＭＢＬ３も主ビット線ＭＢ
Ｌ１と同様に構成される。
【００６４】したがって、主ビット線ＭＢＬ２は、ブロ
ックＢ３の図上左側では主ビット線ＭＢＬ１と隣接し、
ブロックＢ３の図上右側では主ビット線／ＭＢＬ１と隣
接する。また、主ビット線／ＭＢＬ２は、ブロックＢ３
の図上左側では主ビット線／ＭＢＬ１と隣接し、ブロッ
クＢ３の図上右側では主ビット線ＭＢＬ３と隣接する。
このようにビット線対がツイストされた部分は、選択ト
ランジスタの上方ではなく、対をなす２本の副ビット線
の間に配置されているので、このツイストされた部分の
下にはＬＯＣＯＳ分離膜４０が形成されている。したが
ってこの結合部５２は、図７に示された結合部４４のよ
うにコンタクトホール３０を通じてシリコン基板１０と
接続されていない。また、ワード線ＷＬ３２およびＷＬ
３３の間には２本のダミーワード線ＤＷＬ１およびＤＷ
Ｌ２が形成されている。ダミーワード線ＤＷＬ１および
ＤＷＬ２はワード線ＷＬ１〜ＷＬ６４と同じ周期で配置
されている。したがって、ワード線の配列の乱れがスタ
ックドキャパシタの容量の均一性に影響を及ぼすことは
ない。また、ダミーワード線ＤＷＬ１は電気的にフロー
ティング状態であってもよいが、むしろそれらに接地電
位を与えるのが望ましい。ダミーワード線ＤＷＬ１およ
びＤＷＬ２に接地電位が与えられると、ダミーワード線
ＤＷＬ１およびＤＷＬ２はフィールドシールド分離用の
ゲート電極として機能するため、互いに隣接するソース
／ドレイン領域２４間に流れるリーク電流がさらに低減
される。
ックＢ３の図上左側では主ビット線ＭＢＬ１と隣接し、
ブロックＢ３の図上右側では主ビット線／ＭＢＬ１と隣
接する。また、主ビット線／ＭＢＬ２は、ブロックＢ３
の図上左側では主ビット線／ＭＢＬ１と隣接し、ブロッ
クＢ３の図上右側では主ビット線ＭＢＬ３と隣接する。
このようにビット線対がツイストされた部分は、選択ト
ランジスタの上方ではなく、対をなす２本の副ビット線
の間に配置されているので、このツイストされた部分の
下にはＬＯＣＯＳ分離膜４０が形成されている。したが
ってこの結合部５２は、図７に示された結合部４４のよ
うにコンタクトホール３０を通じてシリコン基板１０と
接続されていない。また、ワード線ＷＬ３２およびＷＬ
３３の間には２本のダミーワード線ＤＷＬ１およびＤＷ
Ｌ２が形成されている。ダミーワード線ＤＷＬ１および
ＤＷＬ２はワード線ＷＬ１〜ＷＬ６４と同じ周期で配置
されている。したがって、ワード線の配列の乱れがスタ
ックドキャパシタの容量の均一性に影響を及ぼすことは
ない。また、ダミーワード線ＤＷＬ１は電気的にフロー
ティング状態であってもよいが、むしろそれらに接地電
位を与えるのが望ましい。ダミーワード線ＤＷＬ１およ
びＤＷＬ２に接地電位が与えられると、ダミーワード線
ＤＷＬ１およびＤＷＬ２はフィールドシールド分離用の
ゲート電極として機能するため、互いに隣接するソース
／ドレイン領域２４間に流れるリーク電流がさらに低減
される。
【００６５】この実施例４によれば、上記実施例２およ
び３と同様に主ビット線対がツイストされているため、
そのツイストされた主ビット線対が隣接する他の主ビッ
ト線対から受けるノイズが相殺される。また、主ビット
線対が２本の副ビット線の間でツイストされているた
め、選択トランジスタ付近は図４に示されるように構成
される。
び３と同様に主ビット線対がツイストされているため、
そのツイストされた主ビット線対が隣接する他の主ビッ
ト線対から受けるノイズが相殺される。また、主ビット
線対が２本の副ビット線の間でツイストされているた
め、選択トランジスタ付近は図４に示されるように構成
される。
【００６６】また、結合部５２がストレージノード３４
と同じ層に形成されているため、結合部５２だけのため
にもう１つ別の層を形成する必要がない。しかも、スト
レージノード３４の周期性が対をなす２本の副ビット線
の間で乱れることもないので、スタックドキャパシタの
容量は均一となる。したがって、対をなす２本の副ビッ
ト線の間にダミーセルを設ける必要がないので、チップ
面積の増大が抑えられる。
と同じ層に形成されているため、結合部５２だけのため
にもう１つ別の層を形成する必要がない。しかも、スト
レージノード３４の周期性が対をなす２本の副ビット線
の間で乱れることもないので、スタックドキャパシタの
容量は均一となる。したがって、対をなす２本の副ビッ
ト線の間にダミーセルを設ける必要がないので、チップ
面積の増大が抑えられる。
【００６７】［実施例５］図１２は、この発明の実施例
５による階層ビット線構造を有するＤＲＡＭの要部の構
成を示すレイアウト図である。図１２を参照してこの実
施例５では、図１０に示された主ビット線対ＭＢＬ１，
／ＭＢＬ１およびＭＢＬ３，／ＭＢＬ３の代わりに主ビ
ット線対ＭＢＬ２，／ＭＢＬ２が副ビット線ＳＢＬ２３
と副ビット線／ＳＢＬ２３との間でツイストされてい
る。したがって、ワード線ＷＬ３２およびＷＬ３３の間
にはストレージノードと同じ層の結合部５６が形成さ
れ、その上に形成された２つのコンタクトホール５８を
通じて図上左側の主ビット線／ＭＢＬ２と図上右側の主
ビット線／ＭＢＬ２とにそれぞれ接続されている。した
がって、主ビット線／ＭＢＬ１は、図１２上左側では主
ビット線／ＭＢＬ２と隣接し、図１２上右側では主ビッ
ト線ＭＢＬ２と隣接する。また、主ビット線ＭＢＬ３
は、図１２上左側では主ビット線ＭＢＬ２と隣接し、図
１２上右側では主ビット線／ＭＢＬ２と隣接する。
５による階層ビット線構造を有するＤＲＡＭの要部の構
成を示すレイアウト図である。図１２を参照してこの実
施例５では、図１０に示された主ビット線対ＭＢＬ１，
／ＭＢＬ１およびＭＢＬ３，／ＭＢＬ３の代わりに主ビ
ット線対ＭＢＬ２，／ＭＢＬ２が副ビット線ＳＢＬ２３
と副ビット線／ＳＢＬ２３との間でツイストされてい
る。したがって、ワード線ＷＬ３２およびＷＬ３３の間
にはストレージノードと同じ層の結合部５６が形成さ
れ、その上に形成された２つのコンタクトホール５８を
通じて図上左側の主ビット線／ＭＢＬ２と図上右側の主
ビット線／ＭＢＬ２とにそれぞれ接続されている。した
がって、主ビット線／ＭＢＬ１は、図１２上左側では主
ビット線／ＭＢＬ２と隣接し、図１２上右側では主ビッ
ト線ＭＢＬ２と隣接する。また、主ビット線ＭＢＬ３
は、図１２上左側では主ビット線ＭＢＬ２と隣接し、図
１２上右側では主ビット線／ＭＢＬ２と隣接する。
【００６８】この実施例５によれば、上記実施例４と同
様の効果が得られる。 ［実施例６］図１３は、この発明の実施例６による階層
ビット線構造を有するＤＲＡＭの要部の構成を示す断面
図である。図１３を参照してこの実施例６では、図１１
に示された結合部５２の代わりに結合部６２が形成され
ている。この結合部６２は、主ビット線ＭＢＬ１よりも
上のアルミニウム層をパターニングすることにより形成
される。この結合部６２は、その下に形成された２つの
コンタクトホール６０を通じて図１３上左側の主ビット
線ＭＢＬ１と図１３上右側の主ビット線ＭＢＬ１とにそ
れぞれ接続される。したがって、この主ビット線対ＭＢ
Ｌ１，／ＭＢＬ１も図１１と同様にツイストされてい
る。したがって、この主ビット線対ＭＢＬ１，／ＭＢＬ
１が隣接する他の主ビット線対から受けるノイズは相殺
される。このように、主ビット線対をツイストするため
の結合部は主ビット線対よりも上の層に形成されてもよ
い。
様の効果が得られる。 ［実施例６］図１３は、この発明の実施例６による階層
ビット線構造を有するＤＲＡＭの要部の構成を示す断面
図である。図１３を参照してこの実施例６では、図１１
に示された結合部５２の代わりに結合部６２が形成され
ている。この結合部６２は、主ビット線ＭＢＬ１よりも
上のアルミニウム層をパターニングすることにより形成
される。この結合部６２は、その下に形成された２つの
コンタクトホール６０を通じて図１３上左側の主ビット
線ＭＢＬ１と図１３上右側の主ビット線ＭＢＬ１とにそ
れぞれ接続される。したがって、この主ビット線対ＭＢ
Ｌ１，／ＭＢＬ１も図１１と同様にツイストされてい
る。したがって、この主ビット線対ＭＢＬ１，／ＭＢＬ
１が隣接する他の主ビット線対から受けるノイズは相殺
される。このように、主ビット線対をツイストするため
の結合部は主ビット線対よりも上の層に形成されてもよ
い。
【００６９】以上、この発明の実施例を詳述したが、こ
の発明の範囲は上述した実施例によって限定されるもの
ではない。たとえば上述した実施例では主ビット線対が
折返し構造を有し、副ビット線対がオープン構造を有し
ているが、主ビット線対がオープン構造を有し、あるい
は副ビット線対が折返し構造を有していてもよい。ま
た、図３に示されたソース／ドレイン領域２２は隣接す
る２つのトランジスタによって共有されているが、隣接
する２つのトランジスタがそれぞれ独立した１つのソー
ス／ドレイン領域を有していてもよい。ただし、この場
合はコンタクトホール３０がそれら２つの独立したソー
ス／ドレイン領域に跨がって形成されなければならな
い。
の発明の範囲は上述した実施例によって限定されるもの
ではない。たとえば上述した実施例では主ビット線対が
折返し構造を有し、副ビット線対がオープン構造を有し
ているが、主ビット線対がオープン構造を有し、あるい
は副ビット線対が折返し構造を有していてもよい。ま
た、図３に示されたソース／ドレイン領域２２は隣接す
る２つのトランジスタによって共有されているが、隣接
する２つのトランジスタがそれぞれ独立した１つのソー
ス／ドレイン領域を有していてもよい。ただし、この場
合はコンタクトホール３０がそれら２つの独立したソー
ス／ドレイン領域に跨がって形成されなければならな
い。
【００７０】また、図１１に示されるように対をなす２
本の副ビット線ＳＢＬ１３と副ビット線／ＳＢＬ１３と
の間にはＬＯＣＯＳ分離膜４０が形成されているが、こ
れに代えてダミーワード線ＤＷＬ１およびＤＷＬ２に沿
って連続したソース／ドレイン領域が形成され、このソ
ース／ドレイン領域に副ビット線をプリチャージするた
めの所定電位が与えられてもよい。この場合は、ダミー
ワード線ＤＷＬ１およびＤＷＬ２の電位がＨレベルにな
ると、その形成されたソース／ドレイン領域に与えられ
た所定電位が副ビット線ＳＢＬ１３および／ＳＢＬ１３
にそれぞれ与えられ、これによりそれら副ビット線ＳＢ
Ｌ１３，／ＳＢＬ１３がプリチャージされる。
本の副ビット線ＳＢＬ１３と副ビット線／ＳＢＬ１３と
の間にはＬＯＣＯＳ分離膜４０が形成されているが、こ
れに代えてダミーワード線ＤＷＬ１およびＤＷＬ２に沿
って連続したソース／ドレイン領域が形成され、このソ
ース／ドレイン領域に副ビット線をプリチャージするた
めの所定電位が与えられてもよい。この場合は、ダミー
ワード線ＤＷＬ１およびＤＷＬ２の電位がＨレベルにな
ると、その形成されたソース／ドレイン領域に与えられ
た所定電位が副ビット線ＳＢＬ１３および／ＳＢＬ１３
にそれぞれ与えられ、これによりそれら副ビット線ＳＢ
Ｌ１３，／ＳＢＬ１３がプリチャージされる。
【００７１】その他、上述した主ビット線、副ビット
線、ブロックなどの数、ならびに基板、配線、電極など
の材料は特に限定されるものではないなど、この発明は
その主旨を逸脱しない範囲内で当業者の知識に基づき種
々の改良、修正、変形などを加えた態様で実施し得るも
のである。
線、ブロックなどの数、ならびに基板、配線、電極など
の材料は特に限定されるものではないなど、この発明は
その主旨を逸脱しない範囲内で当業者の知識に基づき種
々の改良、修正、変形などを加えた態様で実施し得るも
のである。
【００７２】
【発明の効果】請求項１に係る半導体記憶装置によれ
ば、選択トランジスタのソース／ドレイン領域が中間層
を介して対応する主ビット線と接続されているため、そ
の選択トランジスタのソース／ドレイン領域付近にコン
タクトホールを形成するための広範囲な余裕を設けなく
ても、主ビット線をそのソース／ドレイン領域に容易に
接続することができる。
ば、選択トランジスタのソース／ドレイン領域が中間層
を介して対応する主ビット線と接続されているため、そ
の選択トランジスタのソース／ドレイン領域付近にコン
タクトホールを形成するための広範囲な余裕を設けなく
ても、主ビット線をそのソース／ドレイン領域に容易に
接続することができる。
【００７３】請求項２に係る半導体記憶装置によれば、
上記請求項１の効果に加えて、中間層がストレージノー
ド電極と同じ層に形成されているため、中間層だけのた
めにもう１つ別の層を形成する必要がない。したがっ
て、中間層を形成しても製造工程が複雑になることはな
い。また、ダミーセルを設けなくてもストレージ容量が
選択トランジスタ付近で不均一とならないので、チップ
面積の増大がおさえられる。
上記請求項１の効果に加えて、中間層がストレージノー
ド電極と同じ層に形成されているため、中間層だけのた
めにもう１つ別の層を形成する必要がない。したがっ
て、中間層を形成しても製造工程が複雑になることはな
い。また、ダミーセルを設けなくてもストレージ容量が
選択トランジスタ付近で不均一とならないので、チップ
面積の増大がおさえられる。
【００７４】請求項３に係る半導体記憶装置によれば、
上記請求項１の効果に加えて、主ビット線対がツイスト
されているため、隣接する他の主ビット線対から受ける
ノイズは低減される。
上記請求項１の効果に加えて、主ビット線対がツイスト
されているため、隣接する他の主ビット線対から受ける
ノイズは低減される。
【００７５】請求項４に係る半導体記憶装置によれば、
上記請求項１の効果に加えて、主ビット線対がスイッチ
部の上方でツイストされているため、隣接する他の主ビ
ット線対から受けるノイズは相殺される。
上記請求項１の効果に加えて、主ビット線対がスイッチ
部の上方でツイストされているため、隣接する他の主ビ
ット線対から受けるノイズは相殺される。
【００７６】請求項５に係る半導体記憶装置によれば、
主ビット線対が選択トランジスタの上方でツイストされ
ているため、隣接する主ビット線対から受けるノイズは
相殺される。
主ビット線対が選択トランジスタの上方でツイストされ
ているため、隣接する主ビット線対から受けるノイズは
相殺される。
【００７７】請求項６に係る半導体記憶装置によれば、
上記請求項５の効果に加えて、結合部がストレージノー
ド電極と同じ層に形成されているため、その結合部だけ
のためにもう１つ別の層を形成する必要がない。したが
って、結合部を形成しても製造工程が特に複雑になるこ
ともない。また、ダミーセルを設けなくてもストレージ
容量が選択トランジスタ付近で不均一とならないので、
チップ面積の増大が抑えられる。
上記請求項５の効果に加えて、結合部がストレージノー
ド電極と同じ層に形成されているため、その結合部だけ
のためにもう１つ別の層を形成する必要がない。したが
って、結合部を形成しても製造工程が特に複雑になるこ
ともない。また、ダミーセルを設けなくてもストレージ
容量が選択トランジスタ付近で不均一とならないので、
チップ面積の増大が抑えられる。
【００７８】請求項７に係る半導体記憶装置によれば、
オープン構造を有しかつ対をなす２本の副ビット線の間
で主ビット線対がツイストされているため、隣接する他
の主ビット線対から受けるノイズは相殺される。
オープン構造を有しかつ対をなす２本の副ビット線の間
で主ビット線対がツイストされているため、隣接する他
の主ビット線対から受けるノイズは相殺される。
【００７９】請求項８に係る半導体記憶装置によれば、
上記請求項７の効果に加えて、結合部がストレージノー
ド電極と同じ層に形成されているため、結合部だけのた
めにもう１つ別の層を形成する必要がない。したがっ
て、結合部を形成しても特に製造工程が複雑になること
はない。また、ダミーセルを設けなくてもストレージ容
量が選択トランジスタ付近で不均一とならないので、チ
ップ面積の増大が抑えられる。
上記請求項７の効果に加えて、結合部がストレージノー
ド電極と同じ層に形成されているため、結合部だけのた
めにもう１つ別の層を形成する必要がない。したがっ
て、結合部を形成しても特に製造工程が複雑になること
はない。また、ダミーセルを設けなくてもストレージ容
量が選択トランジスタ付近で不均一とならないので、チ
ップ面積の増大が抑えられる。
【００８０】請求項９に係る半導体記憶装置によれば、
上記請求項７の効果に加えて、結合部が主ビット線対よ
りも上層に形成されているため、そのツイストされた部
分の構造が簡単になる。
上記請求項７の効果に加えて、結合部が主ビット線対よ
りも上層に形成されているため、そのツイストされた部
分の構造が簡単になる。
【図１】 この発明の実施例１による階層ビット線構造
を有するＤＲＡＭの全体構成を示すブロック図である。
を有するＤＲＡＭの全体構成を示すブロック図である。
【図２】 図１中のメモリセルアレイの一部構成を示す
回路図である。
回路図である。
【図３】 図２中のＡで示された部分の具体的構成を示
すレイアウト図である。
すレイアウト図である。
【図４】 図３中のＸ−Ｘ線に沿った断面図である。
【図５】 この発明の実施例２による階層ビット線構造
を有するＤＲＡＭの一部構成を示す回路図である。
を有するＤＲＡＭの一部構成を示す回路図である。
【図６】 図５中のＢで示された部分の具体的構成を示
すレイアウト図である。
すレイアウト図である。
【図７】 図６中のＹ−Ｙ線に沿った断面図である。
【図８】 この発明の実施例３による階層ビット線構造
を有するＤＲＡＭの一部構成を示すレイアウト図であ
る。
を有するＤＲＡＭの一部構成を示すレイアウト図であ
る。
【図９】 この発明の実施例４による階層ビット線構造
を有するＤＲＡＭの一部構成を示す回路図である。
を有するＤＲＡＭの一部構成を示す回路図である。
【図１０】 図９中のＣで示された部分の具体的構成を
示すレイアウト図である。
示すレイアウト図である。
【図１１】 図１０中のＺ−Ｚ線に沿った断面図であ
る。
る。
【図１２】 この発明の実施例５による階層ビット線構
造を有するＤＲＡＭの一部構成を示すレイアウト図であ
る。
造を有するＤＲＡＭの一部構成を示すレイアウト図であ
る。
【図１３】 この発明の実施例６による階層ビット線構
造を有するＤＲＡＭの一部構成を示す断面図である。
造を有するＤＲＡＭの一部構成を示す断面図である。
１０ シリコン基板、２０ フィールド領域、２２〜２
６ ソース／ドレイン領域、２８，３０，３１，３６，
４６，５０，５４，５８，６０ コンタクトホール、３
２ 中間パッド、３４ ストレージノード、４２ セル
プレート、４４，４８，５２，５６，６２ 結合部、Ｍ
ＢＬ１，／ＭＢＬ１〜ＭＢＬ４，／ＭＢＬ４ 主ビット
線対、ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ１４，／ＳＢ
Ｌ１４，ＳＢＬ２１，／ＳＢＬ２１〜ＳＢＬ２４，／Ｓ
ＢＬ２４，ＳＢＬ３１，／ＳＢＬ３１〜ＳＢＬ３４，／
ＳＢＬ３４，ＳＢＬ４１，／ＳＢＬ４１〜ＳＢＬ４４，
／ＳＢＬ４４ 副ビット線、ＷＬ１〜ＷＬ６４ ワード
線、ＭＣ メモリセル、Ｑａ１１〜Ｑａ１４，Ｑａ２１
〜Ｑａ２４，Ｑａ３１〜Ｑａ３４，Ｑｂ１１〜Ｑｂ１
４，Ｑｂ２１〜Ｑｂ２４，Ｑｂ３１〜Ｑｂ３４，Ｑｂ４
１〜Ｑｂ４４ 選択トランジスタ。
６ ソース／ドレイン領域、２８，３０，３１，３６，
４６，５０，５４，５８，６０ コンタクトホール、３
２ 中間パッド、３４ ストレージノード、４２ セル
プレート、４４，４８，５２，５６，６２ 結合部、Ｍ
ＢＬ１，／ＭＢＬ１〜ＭＢＬ４，／ＭＢＬ４ 主ビット
線対、ＳＢＬ１１，／ＳＢＬ１１〜ＳＢＬ１４，／ＳＢ
Ｌ１４，ＳＢＬ２１，／ＳＢＬ２１〜ＳＢＬ２４，／Ｓ
ＢＬ２４，ＳＢＬ３１，／ＳＢＬ３１〜ＳＢＬ３４，／
ＳＢＬ３４，ＳＢＬ４１，／ＳＢＬ４１〜ＳＢＬ４４，
／ＳＢＬ４４ 副ビット線、ＷＬ１〜ＷＬ６４ ワード
線、ＭＣ メモリセル、Ｑａ１１〜Ｑａ１４，Ｑａ２１
〜Ｑａ２４，Ｑａ３１〜Ｑａ３４，Ｑｂ１１〜Ｑｂ１
４，Ｑｂ２１〜Ｑｂ２４，Ｑｂ３１〜Ｑｂ３４，Ｑｂ４
１〜Ｑｂ４４ 選択トランジスタ。
Claims (9)
- 【請求項１】 半導体基板と、 前記半導体基板上に形成された複数の副ビット線対と、 前記複数の副ビット線対に沿って前記複数の副ビット線
対の層よりも上層に形成された主ビット線対と、 各々が、前記複数の副ビット線対の一方および他方副ビ
ット線のうち１本に対応して設けられ、対応する副ビッ
ト線と前記主ビット線対の一方および他方主ビット線の
うち１本との間に接続された複数のスイッチ部と、 前記半導体基板上に前記複数の副ビット線対と交差して
形成された複数のワード線と、 前記複数の副ビット線対と前記複数のワード線との交点
に対応して設けられ、各々が対応する副ビット線対の一
方および他方副ビット線のうち１本および対応するワー
ド線に接続された複数のメモリセルとを備え、 前記複数のスイッチ部の各々は、 前記半導体基板に形成され対応する副ビット線と接続さ
れた一方ソース／ドレイン領域を有する選択トランジス
タと、 前記選択トランジスタの他方ソース／ドレイン領域およ
び対応する主ビット線と接続され、前記複数の副ビット
線対の層と前記主ビット線対の層との間に形成された中
間層とを含む、半導体記憶装置。 - 【請求項２】 前記複数のメモリセルの各々は、前記中
間層と同じ層に形成されたストレージノード電極を有す
るスタックドキャパシタを含むことを特徴とする請求項
１に記載の半導体記憶装置。 - 【請求項３】 前記主ビット線対がツイストされている
ことを特徴とする請求項１に記載の半導体記憶装置。 - 【請求項４】 前記主ビット線対が前記複数のスイッチ
部のいずれかの上方でツイストされていることを特徴と
する請求項１に記載の半導体記憶装置。 - 【請求項５】 半導体基板と、 前記半導体基板上に形成された複数の副ビット線対と、 前記複数の副ビット線対に沿って前記複数の副ビット線
対の層よりも上層に形成された主ビット線対と、 各々が、前記複数の副ビット線対の一方および他方副ビ
ット線のうち１本に対応して設けられ、前記半導体基板
に形成され対応する副ビット線と接続された一方ソース
／ドレイン領域を有する複数の選択トランジスタと、 前記半導体基板上に前記複数の副ビット線対と交差して
形成された複数のワード線と、 前記複数の副ビット線対と前記複数のワード線との交点
に対応して設けられ、各々が対応する副ビット線対の一
方および他方副ビット線のうち１本および対応するワー
ド線に接続された複数のメモリセルとを備え、 前記主ビット線対は前記複数の選択トランジスタのいず
れかの上方でツイストされ、 前記主ビット線対の一方および／または他方主ビット線
は、そのツイストされたところに、その両側部とそれぞ
れ接続されその両側部の層と前記複数の副ビット線対の
層との間の層に形成された結合部を含む、半導体記憶装
置。 - 【請求項６】 前記複数のメモリセルの各々は、前記結
合部の層と同じ層に形成されたストレージノード電極を
有するスタックドキャパシタを含むことを特徴とする請
求項５に記載の半導体記憶装置。 - 【請求項７】 半導体基板と、 前記半導体基板上に一直線上に形成され、各々が、一方
副ビット線、および前記一方副ビット線の延長線上に配
置され前記一方副ビット線の対向する一端から離れたと
ころに位置する一端を有する他方副ビット線を含む複数
の副ビット線対と、 前記半導体基板上に前記複数の副ビット線対に沿って形
成され、前記複数の副ビット線対のいずれかの一方およ
び他方副ビット線の一端の間でツイストされた主ビット
線対と、 各々が、前記複数の副ビット線対の一方および他方副ビ
ット線のうち１本に対応して設けられ、対応する副ビッ
ト線の他端と前記主ビット線対の一方および他方主ビッ
ト線のうち１本との間に接続された複数の選択トランジ
スタと、 前記半導体基板上に前記複数の副ビット線対の一方およ
び他方副ビット線と交差して形成された複数のワード線
と、 前記複数の副ビット線対の一方および他方副ビット線と
前記複数のワード線との交点に対応して設けられ、各々
が対応する副ビット線および対応するワード線に接続さ
れた複数のメモリセルとを備えた半導体記憶装置。 - 【請求項８】 前記主ビット線対は前記複数の副ビット
線対の層よりも上層に形成され、 前記複数のメモリセルの各々は、前記主ビット線対の層
と前記複数の副ビット線対の層との間の層に形成された
ストレージノード電極を有するスタックドキャパシタを
含み、 前記主ビット線対の一方および／または他方主ビット線
は、そのツイストされたところに、その両側部とそれぞ
れ接続され前記ストレージノード電極の層と同じ層に形
成された結合部を含むことを特徴とする請求項７に記載
の半導体記憶装置。 - 【請求項９】 前記主ビット線対の一方および／または
他方主ビット線は、そのツイストされたところに、その
両側部とそれぞれ接続されその両側部の層よりも上層に
形成された結合部を含むことを特徴とする請求項７に記
載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03391895A JP3364549B2 (ja) | 1995-02-22 | 1995-02-22 | 半導体記憶装置 |
| CN96102034A CN1082250C (zh) | 1995-02-22 | 1996-02-15 | 具有分级位线结构的半导体存储器件 |
| KR1019960004262A KR960032735A (ko) | 1995-02-22 | 1996-02-21 | 계층비트선 구조를 가지는 반도체기억장치 |
| US08/893,045 US5815428A (en) | 1995-02-22 | 1997-07-14 | Semiconductor memory device having hierarchical bit line structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03391895A JP3364549B2 (ja) | 1995-02-22 | 1995-02-22 | 半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH08236714A true JPH08236714A (ja) | 1996-09-13 |
| JP3364549B2 JP3364549B2 (ja) | 2003-01-08 |
Family
ID=12399908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03391895A Expired - Fee Related JP3364549B2 (ja) | 1995-02-22 | 1995-02-22 | 半導体記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5815428A (ja) |
| JP (1) | JP3364549B2 (ja) |
| KR (1) | KR960032735A (ja) |
| CN (1) | CN1082250C (ja) |
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| JP2013214694A (ja) * | 2012-04-01 | 2013-10-17 | Nanya Technology Corp | 階層ビット線構造を備えたメモリアレイ |
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| KR100568544B1 (ko) * | 2004-09-20 | 2006-04-07 | 삼성전자주식회사 | 계층적 비트 라인 구조를 가지는 반도체 메모리 장치 및반도체 메모리 장치의 동작 방법 |
| KR100621774B1 (ko) * | 2005-04-08 | 2006-09-15 | 삼성전자주식회사 | 반도체 메모리 장치에서의 레이아웃구조 및 그에 따른레이아웃 방법 |
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| CN113224060B (zh) * | 2021-05-07 | 2023-06-30 | 福建省晋华集成电路有限公司 | 半导体存储装置 |
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- 1996-02-15 CN CN96102034A patent/CN1082250C/zh not_active Expired - Fee Related
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