KR20100122906A - 로컬 데이터 라인들을 구비한 메모리 장치 및 그 제조 및 동작 방법 - Google Patents

로컬 데이터 라인들을 구비한 메모리 장치 및 그 제조 및 동작 방법 Download PDF

Info

Publication number
KR20100122906A
KR20100122906A KR1020107018381A KR20107018381A KR20100122906A KR 20100122906 A KR20100122906 A KR 20100122906A KR 1020107018381 A KR1020107018381 A KR 1020107018381A KR 20107018381 A KR20107018381 A KR 20107018381A KR 20100122906 A KR20100122906 A KR 20100122906A
Authority
KR
South Korea
Prior art keywords
transistors
array
data lines
local
memory
Prior art date
Application number
KR1020107018381A
Other languages
English (en)
Other versions
KR101595585B1 (ko
Inventor
워너 주엥링
Original Assignee
마이크론 테크놀로지, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마이크론 테크놀로지, 인크. filed Critical 마이크론 테크놀로지, 인크.
Publication of KR20100122906A publication Critical patent/KR20100122906A/ko
Application granted granted Critical
Publication of KR101595585B1 publication Critical patent/KR101595585B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7853—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the body having a non-rectangular crossection
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/36—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being a FinFET
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 장치 내의 글로벌 데이터 라인들(114)의 기생 용량이 로컬 데이터 라인들(112)에 의해 방지되거나 감소된다. 로컬 데이터 라인들은 액세스 트랜지스터(126)를 통해, 그리고 저장 커패시터(154)의 하부 전극을 커패시터 플레이트 전극(156) 내의 개구(158)를 통해 글로벌 데이터 라인에 접속하는 상호접속부에 의해 글로벌 데이터 라인들에 접속될 수 있다.

Description

로컬 데이터 라인들을 구비한 메모리 장치 및 그 제조 및 동작 방법{MEMORY DEVICE WITH LOCAL DATA LINES AND METHOD OF MAKING AND OPERATING THE SAME}
본 발명의 실시예들은 일반적으로 전자 장치들에 관한 것으로서, 구체적으로는 소정 실시예들에서 로컬 데이터 라인들을 구비하는 전자 장치들에 관한 것이다.
일부 메모리 장치들에서, 커패시터와 같은 저장 장치는 데이터 라인, 예를 들어 디지트 라인을 통해 감지 증폭기와 통신한다. 통상적으로, 커패시터는 그의 충전 상태를 이용하여 데이터를 저장하는데, 예컨대 충전된 커패시터는 "1"의 논리 값을 나타낼 수 있으며, 충전되지 않은 커패시터는 "0"의 논리 값을 나타낼 수 있다. 커패시터로부터 데이터를 판독하기 위하여, 커패시터와 데이터 라인 사이의 스위치가 닫히고, 커패시터와 데이터 라인 사이에 전자들이 흘러서, 데이터 라인의 전압이 변한다. 이러한 전압의 변화는 통상적으로 감지 증폭기에 의해 기록되며, 감지 증폭기는 이 전압 변화를, 커패시터가 0을 저장하고 있거나 커패시터가 1을 저장하고 있음을 지시하는 것으로서 분류할 수 있다.
종종, 데이터 라인들은 데이터를 저장하는 커패시터에 비해 비교적 큰 용량을 갖는다. 일부 설계들에서, 단일 데이터 라인은 복수의 커패시터를 서비스할 수 있다. 이러한 데이터 라인들은 비교적 길며, 일부 설계들에서는 메모리의 전체 블록에 걸쳐 연장할 수도 있다. 데이터 라인들은 그들의 길이를 따라, 상이한 전압들을 갖는 다른 도체들, 예를 들어 다른 데이터 라인들과 같은 도체들에 용량 결합될 수 있다. 이러한 용량 결합은 "기생 용량"이라고 하며, 메모리 장치의 동작을 느리게 할 수 있다. 기생 용량은 데이터를 저장하는 커패시터가 데이터 라인 전압을 변화시키는 속도를 느리게 하여, 커패시터로부터 데이터를 판독하는 데 걸리는 시간의 양을 증가시키는 것으로 알려져 있다.
도 1은 본 기술의 일 실시예에 따른, 로컬 및 글로벌 데이터 라인들을 구비하는 메모리 어레이를 나타내는 도면이다.
도 2-7은 본 기술의 일 실시예에 따른, 로컬 및 글로벌 데이터 라인들을 형성하기 위한 프로세스의 단계들을 나타내는 도면이다.
도 8-19는 본 기술의 일 실시예에 따른, 로컬 및 글로벌 데이터 라인들을 형성하기 위한 다른 프로세스의 단계들을 나타내는 도면이다.
도 20은 본 기술의 일 실시예에 따른 프로세서 기반 시스템을 나타내는 도면이다.
도 21은 본 기술의 일 실시예에 따른 메모리 서브시스템을 나타내는 도면이다.
도 22는 본 기술의 일 실시예에 따른 메모리 모듈을 나타내는 도면이다.
도 23은 본 기술의 일 실시예에 따른 메모리 장치를 나타내는 도면이다.
이하, 본 발명의 다양한 실시예가 설명된다. 이러한 실시예들의 간명한 설명을 제공하기 위하여, 실제 구현의 모든 특징들이 명세서에 설명되지는 않는다. 임의의 그러한 실제 구현의 개발에서는, 임의의 엔지니어링 또는 설계 프로젝트에서와 같이, 구현마다 다를 수 있는 시스템 관련 및 비즈니스 관련 제약들의 준수와 같은 개발자들의 구체적인 목표들을 달성하기 위하여, 다수의 구현에 고유한 결정들이 행해져야 한다는 것을 알아야 한다. 더욱이, 그러한 개발 노력은 복잡하고 시간 소모적일 수 있지만, 본 개시의 이익을 갖는 통상의 기술자들에게는 설계, 제작 및 제조의 일상적인 작업일 것이라는 것을 알아야 한다.
전술한 바와 같이, 기생 용량은 소정 타입의 메모리 장치들을 느리게 하지만, 이러한 문제는 후속 설명되는 실시예들 중 일부에 의해 완화되며, 그러한 실시예들 중에는 통상적인 장치들의 데이터 라인들보다 짧은 로컬 데이터 라인들을 구비하는 메모리 장치가 있다. 후술하는 바와 같이, 일부 실시예들에서는, 복수의 메모리 셀에 대한 데이터 라인이 "로컬 데이터 라인들"로서 지칭되는 다수의 더 짧은 세그먼트로 분할될 수 있다. 여러 로컬 데이터 라인들은 단일 글로벌 데이터 라인을 공유할 수 있으며, 글로벌 데이터 라인은 로컬 데이터 라인들을 감지 증폭기에 접속할 수 있다. 일부 실시예들에서, 로컬 및 글로벌 데이터 라인들은 한번에 하나의 로컬 데이터 라인을 글로벌 데이터 라인에 접속하도록 구성되는 스위치들에 의해 서로 링크되어, 메모리 셀과 감지 증폭기 사이의 경로의 용량을 줄일 수 있다.
소정의 실시예들에서, 로컬 데이터 라인들은 메모리 어레이의 패턴을 붕괴시키지 않고 글로벌 데이터 라인들에 결합된다. 아래의 실시예들의 일부는 크로스-포인트 메모리 어레이를 포함하며, 이는 후술하는 바와 같이 동일 마스크 내의 다른 라인들과 거의 평행하고, 다른 마스크들 내의 라인들과 거의 수직인 라인들의 반복 패턴들을 갖는 마스크들의 시퀀스를 갖도록 형성될 수 있다. 마스크들 내의 패턴의 반복은 리소그라피 장비의 해상도 한계보다 작은 피처들의 형성을 이용하게 하는 것으로 생각되며, 마스크들 사이의 직교 관계는 기판 상의 기존 구조들에 마스크들을 정렬할 때 정렬 마진들을 증가시키는 것으로 생각된다. 후술하는 소정 실시예들에서, 그러한 관계들은 로컬 데이터 라인들을 글로벌 데이터 라인들에 접속하는 구조들에 의해 방해되지 않는다.
회로, 제조 프로세스의 2개 실시예 및 시스템을 포함하는 여러 실시예가 설명된다. 회로는 도 1과 관련하여 설명되며, 제조 프로세스의 제1 실시예는 도 2-7과 관련하여 설명된다. 제2 제조 프로세스는 도 8-19와 관련하여 설명되며, 본 발명의 양태들을 구현하는 시스템의 예들은 도 20-23과 관련하여 설명된다.
전술한 바와 같이 회로는 도 1에 도시되어 있으며, 이 도면은 로컬 데이터 라인들(112) 및 글로벌 데이터 라인들(114)을 구비하는 메모리 장치(110)의 일례를 도시한다. 도시된 메모리 장치(110)는 또한 메모리 어레이(116), 제어 라인 드라이버(118), 감지 증폭기들(120) 및 로컬 디지트 라인 선택기(122)를 포함한다. 도시된 바와 같이, 로컬 데이터 라인들(112) 및 글로벌 데이터 라인들(114)은 메모리 어레이(116) 내에 배치되고, 감지 증폭기(120)는 메모리 어레이(116)에 결합된다.
도시된 메모리 어레이(116)는 메모리 셀들(124) 및 로컬 디지트 라인 액세스 장치들(126)(LDL 액세스 장치들)의 어레이(예컨대, 적어도 2 공간 차원에 배열된 물체들의 패턴)를 포함한다. 이 실시예에서, 각각의 메모리 셀(124)은 저장 장치(128) 및 액세스 장치(130)를 포함한다. 도시된 액세스 장치들(130)은 저장 장치들(128)을 로컬 데이터 라인들(112)에 선택적으로 접속하는 트랜지스터들이다. 이러한 액세스 장치들(130)은 각각 제어 라인(132)(예를 들어, 워드 라인)에 의해 제어 라인 드라이버(118)에 접속되는 게이트를 포함한다. 도시된 저장 장치들(128)은 하나의 플레이트가 접지 또는 다른 전압 소스에 접속되고, 다른 플레이트가 액세스 장치들(130)의 단자, 예를 들어 소스 또는 드레인에 접속되는 커패시터들이다.
액세스 장치들(130)의 다른 단자는 로컬 데이터 라인들(112)에 의해 LDL 액세스 장치들(126)의 단자에 접속될 수 있다. 도시된 실시예에서, 메모리 셀들(124)은 LDL 액세스 장치(126)의 동일 단자에 병렬로 접속된다. 도시된 로컬 데이터 라인들(112)의 각각은 4개의 메모리 셀(124)에 직접 접속될 수 있지만, 다른 실시예들에서 로컬 데이터 라인들(112)은 더 적거나 많은 메모리 셀(124), 예를 들어 8, 16, 32, 64, 128, 256, 512 또는 그 이상의 메모리 셀들(124)에 접속될 수 있다. 도시된 LDL 액세스 장치들(126)은 게이트들이 서브그룹 선택 라인들(134)에 의해 로컬 디지트 라인 선택기(122)에 접속되는 하나 이상의 트랜지스터를 포함할 수 있다.
도시된 로컬 데이터 라인들(112)의 각각은 LDL 액세스 장치(126) 및 글로벌 데이터 라인(114)을 통해 감지 증폭기(120)에 접속된다. 각각의 글로벌 데이터 라인(114)은 복수의 로컬 데이터 라인(112)에 접속될 수 있다. 도시된 실시예에서, 각각의 글로벌 데이터 라인(114)은 3개의 로컬 데이터 라인에 접속되지만, 다른 실시예들에서 글로벌 데이터 라인들(114)은 더 적거나 많은 로컬 데이터 라인들(112), 예를 들어 4, 8, 16, 32, 64 또는 128개의 로컬 데이터 라인(112)에 접속될 수 있다. 일부 실시예들에서, 글로벌 데이터 라인들(114)은 로컬 데이터 라인들(112)보다 낮은 단일 길이당 저항 및 용량을 갖도록 제조될 수 있다. 예를 들어, 글로벌 데이터 라인들(114)은 로컬 데이터 라인들(112)보다 더 클 수 있고, 더 높은 도전율을 가질 수 있으며, 서로로부터 더 멀리 이격될 수 있다. 이러한 특징들을 갖는 장치의 일례가 도 8-19를 참조하여 아래에 설명된다.
도시된 로컬 데이터 라인들(112)은 로컬 데이터 라인들(112)의 단부들에서 글로벌 데이터 라인들(114)에 접속되지만, 다른 실시예들에서 로컬 데이터 라인들(112)은 다른 위치들에서 글로벌 데이터 라인들(114)에 접속될 수 있다. 예를 들어, 로컬 데이터 라인들(112)은 로컬 데이터 라인들(112)의 중간 근처에서 글로벌 데이터 라인들(114)에 접속될 수 있거나, 로컬 데이터 라인들(112)은 로컬 데이터 라인들(112) 상의 다수의 위치에서 글로벌 데이터 라인들(114)에 접속될 수 있다.
동작에 있어서, 저장 장치들(128)은 로컬 데이터 라인들(112) 및 글로벌 데이터 라인들(114) 양자를 통해 전송되는 데이터를 저장할 수 있다. 주어진 메모리 셀(124)에 어드레스하기 위하여(예를 들어, 판독, 기입 또는 소거하기 위하여), 로컬 데이터 라인들(112) 및 제어 라인들(132)의 소정 조합을 통해 자극(예를 들어, 전압, 전류)이 어써트되어야 한다. 어드레스되는 메모리 셀(124)에 접속된 로컬 데이터 라인(112)을 선택하기 위하여, 목표 로컬 데이터 라인(112)과 연관된 LDL 액세스 장치(126)의 게이트에 결합되는 서브그룹 선택 라인(134)을 통해 자극이 어써트될 수 있다. 로컬 데이터 라인(112)에 결합된 메모리 셀들(124) 중의 메모리 셀(124)을 선택하기 위하여, 원하는 메모리 셀(124) 내의 액세스 장치(130)의 게이트에 결합된 제어 라인(132)을 통해 다른 자극이 어써트될 수 있다. 일부 실시예들에서, 메모리 셀(124)의 액세스는 그 메모리 셀(124)에 접속된 로컬 데이터 라인(112) 및 글로벌 데이터 라인(114) 양자를 통하는 경로를 닫을 수 있다.
선택된 메모리 셀(124)로부터 판독할 때, 저장 장치(128)로 또는 그로부터 전류가 흐를 수 있으며, 이 전류는 선택된 메모리 셀(124)에 결합된 글로벌 데이터 라인(114)의 전압을 변경할 수 있다. 전류는 선택된 메모리 셀(124) 내의 액세스 장치(130)를 통해, 선택된 메모리 셀(124)에 접속된 로컬 데이터 라인(112)을 통해, 그리고 선택된 메모리 셀(124)에 접속된 서브그룹 액세스 장치(126)를 통해 흐를 수 있다. 이러한 전류가 흐를 때, 전류는 글로벌 데이터 라인들(114) 중 하나의 전압을 높이거나 낮출 수 있다. 일부 실시예들에서, 감지 증폭기(120)는 변경 전압과 하나 이상의 기준 전압을 비교하고, 비교에 기초하여 전압 변경을, 선택된 메모리 셀(124)이 데이터 값들의 이산 그룹 중 하나, 예를 들어 1비트, 2비트, 3비트, 4비트, 5비트 또는 그 이상을 저장함을 지시하는 것으로서 분류할 수 있다.
이 실시예에서는, 통상적인 장치들에 비해, 글로벌 데이터 라인들(114)의 전압이 저장된 데이터 값을 나타내는 전압으로 빠르게 변할 수 있다. 이 실시예의 글로벌 데이터 라인들(114)은 비교적 낮은 저항 및 비교적 낮은 용량을 가지므로, 그리고 도시된 글로벌 데이터 라인들(114)은 한번에 하나의 로컬 데이터 라인(112)에 접속되므로, 감지 증폭기와 선택된 메모리 셀(124) 사이의 경로는 로컬 데이터 라인들(112) 모두를 함께 통하는 경로보다 낮은 임피던스, 따라서 낮은 시상수를 가질 수 있다. 이러한 낮은 시상수는 선택된 저장 장치(128)로부터의 주어진 전압 및 주어진 전류에 대한 감지 증폭기(124)에 의한 더 빠른 응답을 생성할 수 있다. 일부 실시예들에서, 이러한 효과는 저장 장치들(128)의 크기를 줄임으로써 이용될 수 있으며, 이는 메모리 어레이(116)의 크기를 줄이고 그 비용을 낮출 수 있다. 예를 들어, 일부 실시예들에서, 저장 장치들(128)은 256 비트(또는 그 이상)를 갖는 글로벌 데이터 라인들 상의 35 fF보다 낮은 용량을 가질 수 있다.
다른 실시예들은 다른 타입의 메모리 셀들(124) 또는 메모리 셀들과 다른 장치들을 포함할 수 있다. 예를 들어, 저장 장치(128)는 부동 게이트 트랜지스터의 부동 게이트 또는 실리콘-산화물-질화물(SONOS) 장치의 전하 저장소일 수 있거나, 상 변화 메모리 재료, 예컨대 오보닉 재료를 포함할 수 있다. 일부 실시예들에서, 저장 장치(128)는 플립플롭을 갖는 SRAM 메모리 소자일 수 있거나, 프로그래밍 가능한 금속화 셀, 강자성체 메모리 장치 또는 자기 저항 메모리 장치를 포함할 수 있다. 다른 실시예들에서, 저장 장치(128)는 전하 결합 장치 또는 광 다이오드와 같은 이미징 장치를 포함하거나 그것으로 대체될 수 있거나, 화학 센서, 마이크로폰 또는 안테나와 같은 다소의 다른 유형의 센서를 포함하거나 그것으로 대체될 수 있다. 본 기술은, 일부는 데이터를 저장하고, 일부는 데이터를 감지하는 대단히 폭넓은 장치들에 적용 가능하므로, 메모리 셀(124)은 메모리 셀들 및 다양한 타입의 센서 셀들 양자를 포함하는 용어인 "데이터 셀"로서 더 일반적으로 지칭될 수 있다.
다른 실시예들은 또한 메모리 셀들(124)과 로컬 데이터 라인(112) 사이의 상이한 관계를 가질 수 있다. 도시된 실시예에서, 메모리 셀들(124)은 로컬 데이터 라인(112)에 병렬로 접속되지만, 다른 실시예들에서 메모리 셀들(124)은 로컬 데이터 라인(112)에 직렬로 접속될 수 있다. 예를 들어, 일부 타입의 플래시 메모리 장치들 또는 SONOS 장치들에서, 부동 게이트 트랜지스터 또는 SONOS 트랜지스터는 로컬 데이터 라인(112)을 따라 직렬로 접속될 수 있다.
로컬 및 글로벌 데이터 라인들은 도 2-7을 참조하여 후술하는 프로세스에 의해 형성될 수 있다. 일부 실시예들에서, 이 프로세스는 어레이 내의 트랜지스터들의 패턴을 붕괴시키지 않고 로컬 및 글로벌 데이터 라인들을 형성할 수 있다. 후술하는 바와 같이, 이러한 패턴의 유지는 많은 것들 중에서 어레이 내의 비교적 큰 정렬 마진들을 유지하고 서브 포토리소그라피 해상도 한계 피처들의 형성을 용이하게 함으로써 소정 실시예들의 제조성을 향상시키는 것으로 생각된다.
일 실시예에서, 프로세스는 도 2에 도시된 바와 같이 트랜지스터들(138)의 어레이(136)를 제공하는 단계로부터 시작된다. 트랜지스터들(138)은 도 2에 도시된 바와 같이 사각 격자 배열 내에 거의 선형인 행들 및 열들 내에 배열될 수 있거나, 트랜지스터들(138)의 오프셋 인접 행들을 갖는 육각 격자 배열과 같은 다소의 다른 패턴 내에 배열될 수 있다. 도시된 어레이(136)는 비교적 짧은 주기 내에, 예를 들어 트랜지스터마다, 2개의 트랜지스터마다, 3개의 트랜지스터마다, 4개의 트랜지스터마다 또는 5개의 트랜지스터마다 행 및 열의 양방향으로 반복되는 트랜지스터들(138)의 패턴들을 포함할 수 있다. 도시된 트랜지스터들(138)의 각각은 소스(140) 및 드레인(142)을 포함한다. 추가로, 각각의 도시된 트랜지스터(138)는 트랜지스터의 게이트를 통해 게이트 라인(144)에 결합된다. 후술하는 바와 같이, 게이트 라인들(144)의 일부는 제어 라인들을 형성하는 데 사용될 수 있고, 다른 것들은 서브그룹 선택 라인들을 형성하는 데 사용될 수 있다. 트랜지스터들(138)은 단일 게이트 트랜지스터, 이중 게이트 트랜지스터, 삼중 게이트 트랜지스터, 일반적 2차원 트랜지스터 및 일반적 3차원 트랜지스터를 포함하는 다양한 상이한 타입의 트랜지스터일 수 있다. 이중 게이트 3차원 트랜지스터의 일례가 도 8-19를 참조하여 후술된다.
이어서, 이 실시예에서, 도 3에 도시된 바와 같이, 로컬 데이터 라인들(146)이 형성될 수 있다. 로컬 데이터 라인들(146)은 게이트 라인들(144)에 대해 거의 수직으로 연장할 수 있으며, 트랜지스터들(138)의 소스들(140) 또는 드레인들(142)에 접속될 수 있다. 도시된 게이트 라인들(146)의 각각은 거의 동일한 수의 트랜지스터(138), 예를 들어 도시된 실시예에서는 4개의 트랜지스터에 걸쳐 연장하지만, 다른 실시예들에서는 다른 수의 트랜지스터에 걸쳐 연장할 수 있다. 로컬 데이터 라인들(146)은 더미 열들(148)을 형성하기 위해 둘 이상의 트랜지스터(138)에 의해 서로 엇갈릴 수 있다. 후술하는 바와 같이, 더미 열들(148)은 로컬 데이터 라인들(146)에 대한 콘택들의 오정렬을 고려하기 위해 로컬 데이터 라인들(146)의 단부들 주위에 버퍼 공간을 제공할 수 있다.
도시된 실시예는 LDL 액세스 장치들(150)을 포함한다. LDL 액세스 장치들(150)은 열 방향으로 로컬 데이터 라인들(146)의 교대 단부들에 배치될 수 있지만, 다른 실시예들에서는 로컬 데이터 라인들(146)이 LDL 액세스 장치들(150)을 넘어 연장하거나, LDL 액세스 장치들(150)이 로컬 데이터 라인들(146)의 동일 단부 근처에 배치될 수 있다. 이 실시예에서는, LDL 액세스 장치들(150)이 배치되는 열의 어느 한쪽에 더미 행(148)이 배치된다. 게다가, 동일 열 내의 LDL 액세스 장치들(150) 사이의 트랜지스터들(138)은 더미 트랜지스터들일 수 있으며, 따라서 이 실시예에서 각각의 LDL 액세스 장치(150)는 더미 트랜지스터들에 의해 둘러싸인다. 그러나, 다른 실시예들에서, 어레이(136)는 더미 트랜지스터들을 포함하지 않을 수 있으며, 데이터 라인들(146)은 엇갈리지 않을 수 있다.
일부 실시예들에서, 로컬 데이터 라인들(112)은 그들의 단부들이 인접하는 로컬 데이터 라인들(112)의 중간 근처에 배치되도록 엇갈릴 수 있다. 일부 예들에서, 로컬 데이터 라인들(112)은 엇갈릴 수 있으며, 액세스 장치들(150)은 그들의 중간 근처에 배치될 수 있다.
더미 트랜지스터들 또는 LDL 액세스 장치들(150)이 아닌 나머지 트랜지스터들(138)의 일부 또는 실질적으로 모두가 후속 형성되는 메모리 셀들에 대한 액세스 장치들(152)이 될 수 있다. 이 실시 예에서, 액세스 장치들(152)은 2개 열의 폭을 갖는 열들의 그룹들 내에 배치된다. 다른 실시예들에서, 이러한 열들의 그룹들은 실질적으로 더 넓을 수 있는데, 예컨대 일반적으로 4, 8, 16, 32, 64, 128 또는 256개 트랜지스터의 폭과 같거나 또는 그보다 더 넓을 수 있다.
이어서, 이 실시예에서, 도 4에 도시된 바와 같이, 저장 장치들(154)이 어레이(136) 내에 형성될 수 있다. 저장 장치들(154)은 전술한 바와 같은 임의 타입의 저장 장치일 수 있으며, 도시된 실시예에서 이들은 커패시터 플레이트들이다. 도시된 저장 장치들(154)은 트랜지스터들(138)의 단자, 예를 들어 소스(140) 또는 드레인(142)의 위에 배치되고 그와 정렬되며, 저장 장치들(154)은 그 단자에 결합될 수 있다. 저장 장치들(154)은 어레이(136)의 패턴을 붕괴시키지 않고 형성될 수 있다. 도시된 실시예에서, 액세스 장치들(152), LDL 액세스 장치들(150) 및 더미 행들(148) 내의 트랜지스터들(138)을 포함하는 어레이(136)의 트랜지스터들(138)의 모두 또는 실질적으로 모두는 저장 장치(154)에 결합된다. 후술하는 바와 같이, 일부 실시예들에서, LDL 액세스 장치들(150)에 결합되는 저장 장치들(154)은 글로벌 데이터 라인들로부터 LDL 액세스 장치들(150)로의 콘택들을 형성하는 데 사용될 수 있다.
소정 실시예들에서, 저장 장치들(154)은 도 5에 도시된 바와 같이 다른 커패시터 플레이트(156)를 포함할 수 있다. 커패시터 플레이트(156)는 어레이(136) 내의 저장 장치들(154)의 모두 또는 실질적으로 모두에 공통일 수 있거나, 커패시터 플레이트(156)는 어레이(136)의 행, 열 또는 다른 서브세트 내의 트랜지스터들(138)에 공통일 수 있다. 일부 실시예들에서, 각각의 저장 장치(154)는 다른 저장 장치들(154)의 커패시터 플레이트들(156)로부터 분리되는 그 자신의 커패시터 플레이트(156)를 포함한다. 커패시터들을 형성하기 위해, 커패시터 플레이트(156)의 아래에, 그와 저장 장치들(154)의 다른 커패시터 플레이트 사이에 유전체 재료가 배치될 수 있다.
소정의 저장 장치들(154)의 일부 또는 실질적으로 모두를 노출시키기 위하여 커패시터 플레이트(156) 내에 복수의 개구(158)가 개방될 수 있다. 개구들(158)은 LDL 액세스 장치들(150)에 결합된 저장 장치들(154)을 노출시키도록 배치되고, 그러한 크기를 가질 수 있다. 일부 실시예들에서, 개구들(158)은 LDL 액세스 장치들(150)의 주위에 배치된 더미 트랜지스터들(148)에 결합된 저장 장치들(154)의 일부를 노출시키기에 충분하도록 클 수 있다.
이어서, 도 6에 도시된 바와 같이, 개구들(158) 내에 저장 장치들(154)에 대한 콘택들(160)이 형성될 수 있다. 일부 실시예들에서, 이러한 구조들(160, 156) 사이에 전류가 흐르는 것을 방지하기 위하여 콘택들(160)과 커패시터 플레이트(156) 사이에 절연 라이너 층이 형성될 수 있다. 콘택들(160)은 도전성 재료로 형성되는 거의 수직인 구조들일 수 있으며, 콘택(160)은 LDL 액세스 장치들(150)(도 3)의 모두 또는 실질적으로 모두 위에 형성될 수 있다.
개구들(158) 및 콘택들(160)은 더미 트랜지스터들(148)(도 3)로 인해 일부 실시예들에서 비교적 큰 정렬 마진을 가질 수 있다. 이러한 더미 트랜지스터들(148)은 콘택들(160)(도 6)의 각각의 주위에 공간 버퍼(162)를 형성할 수 있다. 적어도 일부 실시예들에서, 콘택들(160)의 오정렬은 공간 버퍼(162)로 인해 데이터를 저장하는 메모리 셀들을 반드시 손상시키지는 않는다. 이러한 비교적 큰 정렬 마진은 덜 비싸고 더 낮은 해상도의 리소그라피 장비의 사용을 용이하게 할 수 있다.
이어서, 도 7에 도시된 바와 같이, 글로벌 데이터 라인들(164, 166)이 형성될 수 있다. 글로벌 데이터 라인들(164, 166)은 콘택들(160)을 감지 증폭기들(166)에 접속할 수 있다. 일부 실시예들에서, 글로벌 데이터 라인들(164)은 글로벌 데이터 라인들(166) 전에, 예를 들어 상이한 금속층 내에 형성될 수 있다. 글로벌 데이터 라인들(164, 166)은 로컬 데이터 라인들(146)과 거의 동일한 크기를 가질 수 있으며, 글로벌 데이터 라인들(164, 166)은 로컬 데이터 라인들(146)보다 서로 더 멀리, 예를 들어 1.5배, 2배 또는 그 이상으로 이격될 수 있다. 이러한 증가된 간격은 글로벌 데이터 라인들(164, 166) 사이의 용량을 줄일 수 있다.
어레이(136)는 또한 논리 디지트 라인 선택기(168)와 제어 라인 드라이버(170)에 접속될 수 있다. 로컬 디지트 라인 선택기(168)는 서브그룹 선택 라인들(172)(도 7)을 형성하기 위해 LDL 액세스 장치들(150)(도 4)을 갖는 열들의 게이트 라인들(144)(도 2)에 접속될 수 있다. 소정의 다른 게이트 라인들(144)은 제어 라인들(174)을 형성하기 위해 제어 라인 드라이버(172)에 접속될 수 있다. 제어 라인들(174)은 기능하는 메모리 셀들의 액세스 장치들(152)(도 3)을 제어할 수 있다. 이 실시예에서, 각각의 도시된 로컬 데이터 라인은 2개의 제어 라인(174)을 통해 2개의 메모리 셀에 결합된다. 다른 실시예들에서, 각각의 로컬 데이터 라인은 2개보다 많은 메모리 셀에 접속될 수 있다.
다른 실시예들에서, 글로벌 데이터 라인들(164)은 하나보다 많은 LDL 액세스 장치(150), 예를 들어 2, 3, 4 또는 그 이상의 LDL 액세스 장치(150)를 통해 로컬 데이터 라인들(146)의 각각에 접속될 수 있다. 이러한 실시예들에서, 각각의 로컬 데이터 라인(146)은 글로벌 데이터 라인(164)에 병렬로 접속되는 복수의 LDL 액세스 장치를 통해 글로벌 데이터 라인(164)에 접속될 수 있다. 더 많은 수의 접속을 수용하기 위하여, 콘택(160) 및 개구(158)는 저장 장치들(154)의 다수의 열에 걸쳐 스팬(span)하도록 확대될 수 있다. 예를 들어, 단일 콘택(160) 또는 2개의 분리된 콘택(160)이 2개의 상이한 커패시터 플레이트를 통해 로컬 데이터 라인(146)에 접속될 수 있다. 병렬 LDL 액세스 장치들(150)을 통해 로컬 데이터 라인(146)을 글로벌 데이터 라인(164)에 접속시키는 것은 로컬 데이터 라인들(146)과 글로벌 데이터 라인들(164) 사이의 저항을 줄이는 것으로 생각된다.
일부 실시예들에서, 저장 장치들(154)은 다른 회로로부터 수신된 어드레스에 기초하여 선택될 수 있다. 예를 들어, 메모리 제어기가 어드레스를 전송할 수 있으며, 이 어드레스에 기초하여, 원하는 메모리 셀에 대응하는 제어 라인(174)이 활성화될 수 있고, 메모리 셀에 대응하는 감지 증폭기(165)는 그가 부착된 글로벌 데이터 라인(166)의 전압을 감지할 수 있다.
일부 실시예들에서, 어드레스의 첫 번째, 마지막 또는 다른 디지트, 또는 디지트들의 그룹은 어느 서브그룹 선택 라인(172)이 활성화되는지를 결정할 수 있다. 예를 들어, 어드레스의 마지막 디지트가 0인 경우, 로컬 데이터 라인 선택기는 홀수 로컬 데이터 라인(146)에 결합된 서브그룹 선택 라인(172)을 활성화할 수 있거나, 또는 어드레스의 마지막 디지트가 1인 경우, 로컬 데이터 라인 선택기는 짝수 로컬 데이터 라인(146)에 결합된 서브그룹 선택 라인(172)을 활성화할 수 있다.
다른 실시예들에서, 어드레스의 다수의 디지트가 어느 서브그룹 선택 라인(172)이 활성화되는지에 영향을 미칠 수 있다. 예를 들어, 어드레스의 마지막 3개 디지트가 000인 경우, 홀수 로컬 데이터 라인(146)에 결합된 가장 좌측의 서브그룹 선택 라인(172)이 활성화될 수 있거나, 또는 어드레스의 마지막 3개 디지트가 010인 경우, 홀수 로컬 데이터 라인(146)에 결합된 가장 좌측으로부터 두 번째 서브그룹 선택 라인(172)이 활성화될 수 있다. 유사하게, 어드레스의 마지막 3개 디지트가 001인 경우, 짝수 로컬 데이터 라인(146)에 결합된 가장 좌측의 서브그룹 선택 라인(172)이 활성화될 수 있거나, 또는 어드레스의 마지막 3개 디지트가 011인 경우, 짝수 로컬 데이터 라인(146)에 결합된 가장 좌측으로부터 두 번째 서브그룹 선택 라인(172)이 활성화될 수 있다. 이러한 패턴 및 다른 패턴들의 여러 순열이 상상된다.
도 8-19는 핀(fin) 트랜지스터들에 접속되는 로컬 데이터 라인들 및 글로벌 데이터 라인들을 형성하기 위한 프로세스의 일례를 나타낸다. 이 실시예를 설명하기 위하여, 도 8은 핀 트랜지스터(176)의 반도체 부분을 나타내고, 도 9는 핀 트랜지스터(176)의 어레이(178)를 나타낸다. 다른 도면들은 어레이(178)를 로컬 데이터 라인들 및 글로벌 데이터 라인들에 접속할 수 있는 단계들을 나타낸다.
도 8에 도시된 바와 같이, 각각의 도시된 핀 트랜지스터(176)의 반도체 부분은 베이스(182)로부터 연장하는 핀(180)을 포함할 수 있다. 핀(180) 및 베이스(182)는 단결정 실리콘과 같은 다양한 반도체 재료로 제조될 수 있다. 도시된 핀(180)은 2개의 면(184, 186) 및 2개의 에지(188, 190)를 포함한다. 면들(186, 184) 및 에지들(188, 190)은 일부 실시예들에서 에지들(188, 190)이 일반적으로 면들(184, 186)보다 좁은 거의 입방형인 체적을 정의할 수 있다. 도시된 핀(180)은 거의 U자형인 보이드(196)에 의해 분리된 2개의 다리(192, 194)를 갖는 말단 부분을 포함한다. 후술하는 바와 같이, 다리들(192, 194)은 소스 및 드레인을 형성하는 재료를 제공할 수 있다. 핀(180)은 상이하게 도핑된 부분들(198, 200)을 포함할 수 있다. 일부 실시예들에서, 상부 도핑 부분(198)은 n+ 재료로 도핑될 수 있고, 하부 도핑 부분(200)은 p- 재료로 도핑될 수 있다. 도시된 실시예에서, 상부 도핑 부분(198)은 거의 U자형인 보이드(196)의 바닥 아래로 연장하지 않는다. 이것은 하부 도핑 부분(200)을 통해 2개의 다리(192, 194) 사이에 채널이 형성될 수 있게 한다. 도 9와 관련하여 후술하는 바와 같이, 핀(180)의 면들(184, 186)에 대해 게이트들이 배치될 수 있으며, 이러한 게이트들로부터 방출되는 전자기장들은 소스에서 드레인으로 전류(202)가 흐르는 통로인 채널을 설정할 수 있다.
도 9는 트랜지스터들(176)의 어레이(178)의 일례를 도시한다. 도시된 트랜지스터들(176)은 일반적으로 열들(204) 내에 배열되며, 각각의 열(204)은 열(204)의 어느 한쪽에 배치된 게이트들(206, 208)을 포함할 수 있다. 도시된 게이트들(206, 208)의 각각은 게이트 유전체(210)에 의해 트랜지스터들(176)의 반도체 부분으로부터 분리될 수 있다. 각각의 도시된 트랜지스터들의 열(204)은 열간 유전체(inter-column dielectric)(212)에 의해 인접하는 트랜지스터들의 열(204)로부터 격리될 수 있으며, 열(204) 내의 각각의 트랜지스터(176)는 행간 유전체(inter-row dielectric)(214)에 의해 동일 열(204) 내의 인접 트랜지스터들(176)로부터 격리될 수 있다. 일부 실시예들에서, 거의 U자형인 보이드(196)는 다리간 유전체(inter-leg dielectric)(216)로 채워질 수 있다.
일부 실시예들에서, 어레이(178)는 크로스-포인트 프로세스를 이용하여 제조될 수 있다. 이러한 타입의 프로세스의 일례에서, 어레이(178)는 거의 직교하는 라인들을 형성하는 마스크들의 시퀀스를 이용하여 패터닝된다. 예컨대, 초기에, 미가공 기판은 상부 도핑 영역(198) 및 하부 도핑 영역(200)을 형성하기 위해 도펀트들로 필드 주입될 수 있으며, 그 후 일반적으로 Y 방향으로 연장하는 라인들의 패턴을 갖는 하나 이상의 마스크를 이용하여 행간 유전체(214) 및 다리간 유전체(216)가 패터닝될 수 있다. 일부 실시예들에서, 하드 마스크를 언더커팅하거나, 포토레지스트를 리플로우하거나, 측벽 스페이서들을 이용하여 마스크를 더블 피칭(double pitching)하는 것과 같은 서브 리소그라피 해상도 기술을 이용하여 그러한 피처들(214, 216)이 패터닝된다.
이어서, 일반적으로 X 방향으로 연장하는 라인들을 갖는 하나 이상의 추가 마스크를 이용하여 어레이(178)의 다른 피처들이 패터닝될 수 있다. (크로스-포인트 어레이 프로세스가 그러한 이름을 갖는 것은 마스크들의 제1 및 제2 세트의 라인들 사이의 일반적인 직교 관계로부터 유래된다.) 일부 실시예들에서, 핀들(180)이 에칭될 수 있으며, 이어서 핀들(180)의 면들을 따라 측벽 스페이서들로서 게이트들(206, 208)이 형성될 수 있다. 이어서, 게이트들(206, 208)을 격리하기 위하여 측벽 스페이서들 사이에 열간 유전체(212)가 형성될 수 있다. 다른 실시예들에서, 열간 유전체(212)는 게이트들(206, 208) 전에 형성될 수 있다. 예를 들어, X 방향으로 연장하는 트렌치들이 에칭되고, 열간 유전체(212)를 위한 재료로 채워질 수 있으며, 그 후 게이트들(206, 208)을 위한 트렌치들이 에칭될 수 있어서, 핀들(180) 및 열간 유전체(212)의 형상 양자가 거의 동시에 정의된다. 일부 실시예들에서, 핀들(180), 게이트들(206, 208) 및 열간 유전체(212)는 서브 리소그라피 해상도 기술들을 이용하여 패터닝될 수 있는 것은 물론, 이들 중 하나 이상은 리소그라피 해상도 한계보다 작거나 또는 거의 같은, 예를 들어 포토리소그라피 해상도 한계보다 작은 폭들을 가질 수 있다.
동작에 있어서, 트랜지스터들(176)의 소스와 드레인 사이의 전류(202)는 게이트들(206, 208)의 전압을 변조함으로써 제어될 수 있다. 일부 실시예들에서, 게이트들(206, 208)은 서로 접속될 수 있고 거의 동일한 전압을 가질 수 있거나, 또는 다른 실시예들에서 게이트들(206, 208)은 서로 독립적으로 제어될 수 있고, 상이한 전압들을 가질 수 있다. 후술하는 바와 같이, 게이트들(206, 208)의 쌍들의 일부는 제어 라인들을 형성할 수 있으며, 게이트들(206, 208)의 다른 쌍들의 일부는 서브그룹 선택 라인들을 형성할 수 있다.
도 10에 도시된 바와 같이, 어레이(178) 상에 데이터 라인들(218)이 형성될 수 있다. 이 실시예에서, 데이터 라인들(218)은 일반적으로 Y 방향으로 연장하는 거의 직선이고 거의 평행한 라인들을 형성하기 위해 거의 도전성인 재료를 배치하고 거의 도전성인 재료를 패터닝함으로써 형성된다. 도시된 데이터 라인들(218)은 이 실시예에서 다리들(194)에 대응하는 트랜지스터들(176)의 드레인들에 접속된다. 다른 실시예들에서, 데이터 라인들(218)은 소스에 접속될 수 있으며, 데이터 라인들(218)은 직선이 아닐 수 있는데, 예를 들어 이들은 육각 격자와 같은 상이한 패턴을 갖는 어레이를 수용하도록 물결 모양일 수 있다.
데이터 라인들(218)을 형성한 후, 도 11에 도시된 바와 같이, 데이터 라인들(218)은 절연체로 커버될 수 있으며, 커패시터 플레이트들(220)이 형성될 수 있다. 커패시터 플레이트들(220)을 명확히 도시하기 위하여, 도 11에는 데이터 라인들(218) 위의 절연체가 도시되지 않지만, 후속 도면들에는 이 재료가 도시되어 있다. 도시된 커패시터 플레이트들(220)은 거의 컵 형상인 말단 부분(222) 및 거의 원통형인 베이스(224)를 포함한다. 이 실시예에서, 커패시터 플레이트들(220)은 중심축(226)에 대해 거의 동심인 피처들을 포함하지만, 다른 실시예들에서 커패시터 플레이트들(220)은 상이한 형상, 예를 들어 달걀 또는 타원 형상을 가질 수 있다. 소정 실시예들에서, 커패시터 플레이트들(220)은 트랜지스터들(176)의 아래에 형성된 트렌치 커패시터들의 일부일 수 있다. 커패시터 플레이트들(220)은 폴리실리콘과 같은 거의 도전성인 재료로 제조될 수 있으며, 이들은 희생 재료 내의 거의 원형인 구멍들 내에 형성될 수 있다. 도시된 커패시터 플레이트들(220)의 각각의 베이스(224)는 이 실시예에서 다리(192)(도 9)와 상관되는 트랜지스터들(176) 중 하나의 소스에 접속된다.
이어서, 도 12에 도시된 바와 같이, 커패시터 플레이트들(220)이 커패시터 유전체로 코팅될 수 있으며, 다른 커패시터 플레이트(228)가 형성될 수 있다. 일부 실시예들에서, 커패시터 플레이트(228)는 커패시터 플레이트들(220)의 상당수 또는 실질적으로 모두에 공통일 수 있다. 커패시터 플레이트(228)는 폴리실리콘과 같은 도전성 재료로 제조될 수 있다. 일부 실시예들에서, 커패시터 플레이트들(220, 228)은 동일 재료로 제조되거나, 후속 단계들에서 커패시터 플레이트(228)의 부분들의 선택적 제거를 용이하게 하기 위해 상이한 재료로 제조될 수 있다. 도 12는 또한 데이터 라인들(218)과 커패시터 플레이트들(220, 228) 사이에 배치된 유전체(230)를 도시한다.
도 13은 커패시터 플레이트(228)를 통해 또는 그 안으로 커팅될 수 있는 개구들(232)을 나타낸다. 개구들(232)은 핀들(180)의 폭(236)보다 상당히 큰 폭(234)을 가질 수 있는데, 예를 들어 폭(234)은 폭(236)보다 2배 이상 더 클 수 있다. 일부 실시예들에서, 개구들(232)을 형성하기 전에 커패시터 플레이트(228) 위에 유전체 재료가 형성될 수 있으며, 개구들(232)은 유전체 재료 및 커패시터 플레이트(228) 양자를 통해 연장할 수 있다. 일부 실시예들에서, 개구들(232)을 에칭하는 프로세스는 개구들(232) 내의 커패시터 플레이트들(220)의 컵 형상 부분(222)의 상당한 부분 또는 모두를 소모할 수 있다는 점에도 유의해야 한다. 일부 실시예들에서, 개구들(232)은 유전체(230) 상에서 또는 그 안에서 정지하는 에칭을 이용하여 형성될 수 있으며, 에칭은 컵 형상의 부분(222)을 소모하여, 커패시터 플레이트(220)의 베이스(224)를 노출시킬 수 있다. 소정 실시예들에서, 도시된 개구들(232)의 모두가 한꺼번에 에칭되는 것은 아닐 수 있다. 예를 들어, 짝수 또는 홀수 열들 위의 개구들(232)이 먼저 에칭될 수 있고, 현존 개구들(232) 내에 콘택들을 형성하고 이들 콘택을 접속한 후에, 다른 도시된 개구들(232)이 형성될 수 있다. 일부 실시예들에서, 개구들(232)은 로컬 데이터 라인들의 길이의 중간 근처에 배치될 수 있으며, 로컬 데이터 라인들은 엇갈릴 수 있다.
이어서, 도 14에 도시된 바와 같이, 개구들(232)의 일부 또는 전부 내에 콘택들(238)이 형성될 수 있다. 콘택들(238)은 거의 도전성이 재료로 만들어질 수 있으며, 이들은 개구들(232) 내에 배치된 커패시터 플레이트(220)의 일부와 접촉을 행할 수 있다. 일부 실시예들에서는, 콘택들(238)을 형성하기 전에 개구들(232) 내에 절연성 측벽 스페이서가 형성될 수 있으며, 콘택들(238)은 티타늄 질화물 또는 텅스텐 질화물과 같은 다양한 라이너 재료들을 포함할 수 있다. 일부 실시예들에서, 콘택들(238)은 트랜지스터들(176)의 교대 행들과의 전기적 접촉들을 설정할 수 있는데, 즉 콘택들(238)은 트랜지스터들(176)의 행들을 건너뛸 수 있으며, 홀수 행들 또는 짝수 행들과 접촉을 행할 수 있다. 도시된 콘택들(238)은 일반적으로 커패시터 플레이트들(220)과 정렬되며, 일반적으로 그들 안에 배치되지만, 다른 실시예들에서 콘택들(238)은 커패시터 플레이트들(220)보다 크거나 그들과 오정렬되면서, 여전히 커패시터 플레이트들(220)과의 전기적 접촉을 행할 수 있다. 일부 실시예들에서, 콘택들(238)은 둘 이상의 인접하는 커패시터 플레이트(220), 예컨대 동일 행 및 인접 열들(204)(도 9) 상의 트랜지스터들(176)에 결합된 2개의 커패시터 플레이트(220)와의 전기적 접촉을 행할 수 있다.
도 15에 도시된 바와 같이, 어레이(178) 상에 하부 글로벌 데이터 라인들(240)이 형성될 수 있다. 글로벌 데이터 라인들(240)은 도전성 재료, 예를 들어 티타늄, 텅스텐, 알루미늄 또는 구리로 제조될 수 있으며, 이들은 콘택들(238)과의 전기적 접촉을 행할 수 있다. 일부 실시예들에서, 하부 글로벌 데이터 라인들(240)은 물리 기상 증착(PVD) 또는 전기 도금에 의해 배치된 금속층으로부터 형성된다. 하부 글로벌 데이터 라인들(240)은 거의 직선이고, 거의 평행할 수 있으며, 일반적으로 Y 방향으로 연장할 수 있다. 하부 글로벌 데이터 라인들(240)은 X 방향에서 핀들(180)의 폭(244)과 거의 같거나 또는 그보다 큰 폭(242)을 가질 수 있다. 하부 글로벌 데이터 라인들(240)은 폭(242)과 거의 동일하거나, 일반적으로 더 작거나, 또는 일반적으로 더 큰 거리(246)만큼 서로 분리될 수 있다. 일부 실시예들에서, 하부 글로벌 데이터 라인들(240)은 어레이(178)의 다른 피처들을 더 양호하게 도시하기 위해 도 15에는 도시되지 않은 유전체 층에 의해 커패시터 플레이트(228)로부터 격리될 수 있다. 또한, 일부 실시예들에서, 하부 글로벌 데이터 라인들(240) 사이 및 그 위의 공간은 유전체 재료로 부분적으로 또는 완전히 채워질 수 있다.
이어서, 도 16에 도시된 바와 같이, 어레이(178) 내에 콘택들(248)이 형성될 수 있다. 콘택들(248)은 이전에 형성된 콘택들(238)에 의해 점유되지 않은 개구들(232) 내로 연장할 수 있다. 이러한 개구들(232)은, 일부 실시예들에서, 글로벌 데이터 라인들(242)의 형성 후에, 하부 글로벌 데이터 라인들(240) 아래에 배치되는 유전체 재료 내에 개구를 형성할 수 있는 시퀀스로 형성될 수 있다. 대안으로 또는 추가로, 콘택들(248)의 형성 전에 개구들(232)에 대해 상부 개구가 열릴 수 있다. 일부 실시예들에서, 콘택들(248)의 형성 전에 개구(232) 내에 유전체 측벽 스페이서가 형성된다. 콘택들(248)은 하부 글로벌 데이터 라인들(240) 위에 연장할 수 있으며, 열린 개구들(232) 내의 커패시터 플레이트들(220)과 전기적으로 접촉할 수 있다. 이전의 콘택들(238)과 같이, 현재 설명되는 콘택들(248)은 커패시터 플레이트들(220)보다 크거나 이들과 오정렬될 수 있으며, 둘 이상의 인접 커패시터 플레이트(220)와 접촉할 수 있다. 도시된 콘택들(248)은 전술한 콘택들(238)과 같이 커패시터 플레이트들(220)의 교대 행들에 결합된다.
다른 실시예들에서, 콘택들(238, 248)은 트랜지스터들(176)의 소스 또는 드레인으로 연장할 수 있다. 일부 실시예들에서, 커패시터 플레이트들(220)의 모두 또는 일부는 콘택들(238, 248)이 접속되는 트랜지스터들(176) 위에서 생략될 수 있다. 이러한 실시예들에서, 콘택들(238, 248)은 유전체(230)를 통해 연장할 수 있다.
도 17-19에 도시된 바와 같이, 어레이(178) 상에 상부 글로벌 데이터 라인들(250)이 형성될 수 있다. 상부 글로벌 데이터 라인들(250)은 하부 글로벌 데이터 라인들(240)과 동일한 재료로 제조될 수 있으며, 동일 프로세스를 이용하여 형성될 수 있다. 이 실시예에서, 상부 글로벌 데이터 라인들(250)은 하부 글로벌 데이터 라인들(240)과 다른 금속 층 내에 형성되며, 거의 직선이고, 거의 서로 평행하며, 일반적으로 하부 글로벌 데이터 라인들(240)과 평행하다. 상부 글로벌 데이터 라인들(250)은 콘택들(248)을 통해 트랜지스터들(176)의 교대 행들에 접속될 수 있다. 예를 들어, 하부 글로벌 데이터 라인들(240)은 짝수 행들에 접속될 수 있고, 상부 글로벌 데이터 라인들(250)은 홀수 행들에 접속될 수 있으며, 그 역도 가능하다. 다른 실시예들은 추가 레벨의 글로벌 데이터 라인들을 포함할 수 있는데, 예를 들어 일부 실시예들은 세 번재 트랜지스터(176)마다 접속되는 3 레벨의 글로벌 데이터 라인들 또는 5, 6, 7, 8 또는 그 이상의 수인 n번째 트랜지스터마다 접속되는 n 레벨을 포함할 수 있다.
상부 및 하부 글로벌 데이터 라인들(240, 250)은 상이한 금속층들 내에 형성되고 트랜지스터들(176)의 교대 행들에 접속되는 것에 의해 로컬 데이터 라인들(218)(도 10)보다 서로 더 멀리 이격될 수 있다. 이러한 증가된 간격은 글로벌 데이터 라인들(240, 250)의 기생 용량을 낮추는 것으로 생각된다. 그러나, 다른 실시예들에서, 글로벌 데이터 라인들은 동일 금속층 내에 형성될 수 있으며, 트랜지스터들(176)의 교대 행들이 아니라 트랜지스터들(176)의 각각의 행에 접속될 수 있다.
어레이(178)는 도 7에 도시된 방식으로 로컬 데이터 라인 선택기(168), 감지 증폭기들(165) 및 제어 라인 드라이버(170)에 접속될 수 있다. 예를 들어, 글로벌 데이터 라인들(240, 250)은 감지 증폭기들(165)에 접속될 수 있으며, 콘택들(238 또는 248)에 접속된 트랜지스터들(176)의 게이트들(206, 208)은 로컬 데이터 라인 선택기(168)에 접속될 수 있다. 나머지 게이트들(206, 208) 중에서, 일부는 제어 라인 드라이버(170)에 접속될 수 있고, 일부는 부동 상태로 유지되거나, 더미 트랜지스터들(176)을 형성하도록 접지될 수 있다.
도시된 어레이(178)는 감지 증폭기들(165)과 비교적 빠르게 통신하도록 구성될 수 있다. 글로벌 데이터 라인들(240, 250)은 로컬 데이터 라인들(218)보다 낮은 기생 용량을 가질 수 있으며, 다수의 비교적 짧은 로컬 데이터 라인들(218)은 각각의 글로벌 데이터 라인(240, 250)에 접속될 수 있다. 일부 실시예들에서, 커패시터 플레이트들(220)과 감지 증폭기들(165) 사이의 경로는 비교적 낮은 기생 용량을 가질 수 있으며, 글로벌 데이터 라인들의 전압은 커패시터 플레이트들(220)로의 또는 그들로부터의 전류에 비교적 빠르게 응답할 수 있다. 또한, 도시된 어레이는 트랜지스터들(176)의 패턴 또는 커패시터 플레이트들(220)의 패턴을 크게 붕괴시키지 않고 이를 달성할 수 있으며, 이것은 이러한 구조들을 형성할 때 정렬 마진을 증가시키고, 서브 리소그라피 해상도 프로세스들의 이용을 용이하게 할 수 있다.
도 1, 7 및 17에 도시된 실시예들은 다양한 시스템들에 포함될 수 있다. 예를 들어, 이들은 도 20에 도시된 프로세서 기반 시스템(256)에 포함될 수 있다. 후술하는 바와 같이, 시스템(256)은 본 기술의 실시예들에 따라 제조되는 다양한 전자 장치를 포함할 수 있다. 시스템(256)은 컴퓨터, 페이저, 셀룰러폰, 퍼스널 오거나이저, 제어 회로 등과 같은 임의의 다양한 타입일 수 있다. 통상적인 프로세서 기반 시스템에서는, 마이크로프로세서와 같은 하나 이상의 프로세서(258)가 시스템(256) 내의 시스템 기능들 및 요청들의 처리를 제어한다. 시스템(256)의 프로세서(258) 및 다른 서브컴포넌트들은 본 기술의 실시예들에 따라 제조되는 구조들을 포함할 수 있다. 예를 들어, 프로세서(258)는 도 1, 7 및 17에 도시된 실시예들을 캐시 메모리 내에 포함할 수 있다.
시스템(256)은 통상적으로 전원(260)을 포함한다. 예를 들어, 시스템(256)이 휴대용 시스템인 경우, 전원(260)은 연료 전지, 영구 배터리, 교체 가능 배터리 및/또는 충전식 배터리를 포함할 수 있다. 전원(260)은 또한 AC 어댑터를 포함할 수 있으며, 따라서 시스템(256)은 예를 들어 벽 콘센트 내에 끼워질 수 있다. 전원(260)은 또한 DC 어댑터를 포함할 수 있으며, 따라서 시스템(256)은 예를 들어 차량 담배 라이터 내에 끼워질 수 있다.
시스템(256)이 수행하는 기능들에 따라, 다양한 다른 장치들이 프로세서(258)에 결합될 수 있다. 예를 들어, 사용자 인터페이스(262)가 프로세서(258)에 결합될 수 있다. 사용자 인터페이스(262)는 예를 들어 버튼들, 스위치들, 키보드, 광 펜, 마우스, 디지타이저 및 스타일러스, 및/또는 음성 인식 시스템을 포함할 수 있다. 디스플레이(264)도 프로세서(258)에 결합될 수 있다. 디스플레이(264)는 예를 들어 LCD, SED 디스플레이, CRT 디스플레이, DLP 디스플레이, 플라즈마 디스플레이, OLED 디스플레이, LED들, 및/또는 오디오 디스플레이를 포함할 수 있다. 또한, RF 서브시스템/기저대역 프로세서(266)도 프로세서(258)에 결합될 수 있다. RF 서브시스템/기저대역 프로세서(266)는 RF 수신기 및 RF 송신기에 결합되는 안테나를 포함할 수 있다. 하나 이상의 통신 포트(268)도 프로세서(258)에 결합될 수 있다. 통신 포트(268)는 예를 들어 모뎀, 프린터, 컴퓨터와 같은 하나 이상의 주변 장치(270)에 또는 근거리 네트워크, 원거리 네트워크, 인트라넷 또는 인터넷과 같은 네트워크에 결합되도록 적응될 수 있다.
프로세서(258)는 일반적으로 메모리에 저장된 소프트웨어 프로그램들을 구현함으로써 시스템(256)을 제어한다. 메모리는 프로세서(258)에 결합되어, 다양한 프로그램을 저장하고 그들의 실행을 용이하게 한다. 예를 들어, 프로세서(258)는 동적 랜덤 액세스 메모리(DRAM) 및/또는 정적 랜덤 액세스 메모리(SRAM)를 포함할 수 있는 휘발성 메모리(272)에 결합될 수 있다. 휘발성 메모리(272)는 통상적으로 크며, 따라서 동적으로 로딩되는 애플리케이션들 및 데이터를 저장할 수 있다. 휘발성 메모리(272)는 본 발명의 실시예들에 따라 구성될 수 있다. 예를 들어, 휘발성 메모리(272)는 도 1, 7 및 17에 도시된 실시예들을 포함할 수 있다.
프로세서(258)는 비휘발성 메모리(274)에도 결합될 수 있다. 비휘발성 메모리(274)는 휘발성 메모리(272)와 연계하여 사용될 EPROM 및/또는 플래시 메모리와 같은 판독 전용 메모리(ROM)를 포함할 수 있다. ROM의 크기는 통상적으로 임의의 필요한 운영 체제, 애플리케이션 프로그램들 및 고정 데이터를 저장하는 데 충분할 만큼만 크도록 선택된다. 또한, 비휘발성 메모리(274)는 테이프 또는 디스크 드라이브 메모리와 같은 고용량 메모리를 포함할 수 있다. 일부 실시예들에서, 고용량 메모리는 운영 체제 또는 생산성 제품군(productivity suite)과 같은 다양한 타입의 소프트웨어를 저장할 수 있다. 다른 예로서, 비휘발성 메모리(274)는 또한 본 기술의 실시예들에 따라 제조되는 전자 장치들을 포함할 수 있다. 예를 들어, 도 1, 7 및 17에 도시된 실시예들은 상 변화 메모리 재료를 갖는 저장 장치들을 포함할 수 있다.
도 21은 휘발성 메모리(272)와 같은 메모리 서브시스템의 일부의 블록도를 일반적으로 나타낸다. 휘발성 메모리(272) 내의 저장 장치들에 대한 액세스를 용이하게 하기 위하여 메모리 제어기(276)가 일반적으로 제공된다. 메모리 제어기(276)는 프로세서(258)와 같은 하나 이상의 프로세서를 통해, 주변 장치(270)와 같은 주변 장치들을 통해 및/또는 다른 시스템들(도시되지 않음)을 통해 저장 장치들에 액세스하기 위한 요청들을 수신할 수 있다. 메모리 제어기(276)는 메모리 장치들에 대한 요청들을 실행하고, 메모리 장치들로의 그리고 그들로부터의 구성 정보를 포함하는 정보의 교환을 조정한다.
메모리 서브시스템은 복수의 슬롯(278-292)을 포함할 수 있다. 각각의 슬롯(278-292)은 듀얼 인라인 메모리 모듈(DIMM)과 같은 메모리 모듈을 하나 이상의 메모리 버스를 통해 메모리 제어기(276)에 동작 가능하게 결합하도록 구성된다. 각각의 DIMM은 일반적으로 도 22를 참조하여 더 후술하는 바와 같이 데이터를 저장할 수 있는 동적 랜덤 액세스 메모리(DRAM) 장치들과 같은 복수의 메모리 장치를 포함한다. 아래에 더 설명하는 바와 같이, 각각의 DIMM은 모듈의 각 면 상에 다수의 메모리 장치를 구비한다. 모듈의 각 면은 "랭크"로서 참조될 수 있다. 따라서, 각각의 슬롯(278-292)은 2개의 랭크를 갖는 단일 DIMM을 수용하도록 구성된다. 예를 들어, 슬롯(278)은 랭크들(278A, 278B)을 구비하는 DIMM을 수용하도록 구성되고, 슬롯(280)은 랭크들(280A, 280B)을 구비하는 DIMM을 수용하도록 구성되는 등이다. 본 실시예에서, 8개의 메모리 슬롯(278-292)의 각각은 후술하는 도 22에 도시된 바와 같이 각각의 랭크(278A/B-292A/B) 상에 8개의 개별 메모리 장치를 포함하는 모듈을 지지할 수 있다.
도 21을 다시 참조하면, 메모리 버스들은 DIMM들 상의 각각의 메모리 장치와 메모리 제어기(276) 사이의 데이터의 교환을 용이하게 하기 위한 메모리 데이터 버스(294)를 포함할 수 있다. 메모리 데이터 버스(294)는 메모리 제어기(276)로부터 메모리 장치로 각각 결합되는 복수의 단일 비트 데이터 버스 또는 전송 라인을 포함한다. 휘발성 메모리(272)의 일 실시예에서, 메모리 데이터 버스(294)는 64개의 개별 데이터 버스를 포함할 수 있다. 또한, 메모리 데이터 버스(294)는 ECC 에러 검출 및 정정에 사용될 수 있는 각각의 메모리 랭크(278A/B-292A/B)로의 하나 이상의 개별 버스를 포함할 수 있다. 이 분야의 기술자들이 알 수 있듯이, 메모리 데이터 버스(294)의 개별 버스들은 시스템(256)의 구성 및 능력에 따라 다를 것이다.
휘발성 메모리(272)는 또한, 예를 들어 명령 어드레스(CA), 행 어드레스 선택(RAS#), 열 어드레스 선택(CAS#), 기입 인에이블(WE#), 뱅크 어드레스(BA), 칩 선택(CS#), 클럭 인에이블(CKE) 및 온-다이 종결(ODT)과 같은 어드레스 정보가 대응 요청에 대해 전달될 수 있는 명령 버스(296)를 포함한다. 또한, 명령 버스(296)는 부트-업 시에 구성 정보의 교환을 용이하게 하는 데에도 사용될 수 있다. 메모리 데이터 버스(294)에서와 같이, 명령 버스(296)는 복수의 개별 명령 버스를 포함할 수 있다. 본 실시예에서, 명령 버스(296)는 20개의 개별 버스를 포함할 수 있다. 메모리 데이터 버스(294)와 관련하여 전술한 바와 같이, 시스템 구성에 따라 명령 버스(296)에 대해 다양한 실시예가 구현될 수 있다.
도 22는 메모리 슬롯들(278-292)(도 21) 중 하나 내에 삽입될 수 있는 DIMM과 같은 메모리 모듈(298)을 나타낸다. 본 도면에서, 메모리 모듈(298)의 일면이 도시되고, 랭크(298A)로서 지시된다. 전술한 바와 같이, 메모리 모듈(298)은 2개의 랭크(298A, 298B)를 포함할 수 있다. 랭크(298A)는 동적 랜덤 액세스 메모리(DRAM) 장치들과 같은 복수의 메모리 장치(302A-302H)를 포함한다. 메모리 모듈(298)의 제2의 반대 면(298B, 도시되지 않음)도 다수의 메모리 장치를 포함한다. 메모리 모듈(298)은 메모리 슬롯들(278-292) 중 하나로의 메모리 모듈(298)의 기계적 결합을 용이하게 하기 위한 에지 커넥터(300)를 포함할 수 있다. 또한, 에지 커넥터(300)는 메모리 제어기(276)로부터 메모리 장치들(302A-302H)(및 제2 랭크들 상의 메모리 장치들)로의 데이터 및 제어 신호들의 교환을 용이하게 하기 위한 전기 결합용 메커니즘을 제공한다. 도 22의 실시예는 다양한 표준에 따라 이용될 수 있다. 예를 들어, 메모리 모듈(298)은 단일 데이터 레이트(SDR), 충분히 버퍼링된(FB) DIMM, 더블 데이터 레이트(DDR), 더블 데이터 레이트 2(DDR2) 또는 더블 데이터 레이트 3(DDR3) 시스템(10)에서 사용될 수 있다. 메모리 장치들(302A-302H)은 각각 도 1, 7 및 17에 도시된 실시예들 중 하나를 포함할 수 있다.
도 23은 메모리 장치들(302A-302H)의 일 실시예의 블록도를 나타낸다. 도시된 메모리 장치(302)는 메모리 어레이(304), 감지 증폭기들(306), 열 디코더(308), 열 어드레스 래치(310), 행 드라이버들(312), 행 디코더(314), 행 어드레스 래치들(316) 및 제어 회로(318)를 포함할 수 있다. 메모리 어레이(304)는 도 1, 7 및 17에 도시된 실시예들 중 하나를 포함할 수 있다.
메모리 셀들에 액세스할 때, 제어 회로는 타겟 메모리 어드레스로부터 판독하거나 그곳에 기입하기 위한 명령을 수신할 수 있다. 이어서, 제어 회로(318)는 타겟 어드레스를 행 어드레스 및 열 어드레스로 변환할 수 있다. 도시된 실시예에서, 행 어드레스 버스(320)는 행 어드레스를 행 어드레스 래치들(316)로 전송하며, 열 어드레스 버스(322)는 열 어드레스를 열 어드레스 래치들(310)로 전송한다. 적절한 안정 시간 후에, 행 어드레스 스트로브(RAS) 신호(326)(또는 다른 제어 클럭 신호)가 제어 회로(318)에 의해 어써트될 수 있으며, 행 어드레스 래치들(316)은 전송된 행 어드레스를 래치할 수 있다. 마찬가지로, 제어 회로(318)는 열 어드레스 스트로브(324)를 어써트할 수 있으며, 열 어드레스 래치들(310)은 전송된 열 어드레스를 래치할 수 있다.
행 및 열 어드레스들이 래치되면, 행 디코더(314)는 메모리 어레이(304)의 어느 행이 래치된 행 어드레스에 대응하는지를 결정할 수 있으며, 행 드라이버들(312)은 선택된 행 상의 신호를 어써트할 수 있다. 일부 실시예들에서, 이것은 선택된 제어 라인 및 선택된 서브그룹 선택 라인 상의 신호의 어써트를 수반할 수 있다. 마찬가지로, 열 디코더(308)는 메모리 어레이(304)의 어느 열이 래치된 열 어드레스에 대응하는지를 결정할 수 있으며, 감지 증폭기들(306)은 선택된 열 상의 전압 또는 전류를 감지할 수 있다. 전술한 이유들로, 메모리 어레이(14)는 로컬 데이터 라인 및 글로벌 데이터 라인 양자를 통해 데이터를 감지 증폭기들(306)로 비교적 빠르게 전송할 수 있다.
본 발명은 다양한 실시예들 및 대안 형태들이 가능할 수 있지만, 특정 실시예들이 도면들에 예시적으로 도시되었고, 본 명세서에서 상세히 설명되었다. 그러나, 본 발명은 개시된 특정 형태들로 한정되는 것을 의도하지 않는다는 것을 이해해야 한다. 오히려, 본 발명은 아래에 첨부된 청구항들에 의해 정의되는 바와 같은 발명의 사상 및 범위 내에 있는 모든 변경, 등가물 및 대안을 포함하는 것이다.

Claims (25)

  1. 제1 단자, 제2 단자 및 하나 이상의 게이트를 갖는 핀 전계 효과(fin field-effect) 트랜지스터;
    상기 제1 단자에 접속되는 로컬 데이터 라인;
    상기 제2 단자에 접속되는 커패시터 플레이트의 적어도 일부; 및
    상기 커패시터 플레이트에 의해 상기 로컬 데이터 라인에 접속되는 글로벌 데이터 라인
    을 포함하는 장치.
  2. 제1항에 있어서, 상기 글로벌 데이터 라인은 다른 커패시터 플레이트들 및 다른 핀 전계 효과 트랜지스터들을 통해 복수의 다른 로컬 데이터 라인에 접속되는 장치.
  3. 제1항에 있어서, 상기 제1 단자는 거의 U자형인 유전체 몸체에 의해 상기 제2 단자로부터 분리되는 장치.
  4. 제1항에 있어서, 상기 하나 이상의 게이트는 상기 핀 전계 효과 트랜지스터의 마주보는 면들 상에 배치되는 2개의 게이트를 포함하는 장치.
  5. 제1항에 있어서, 상기 하나 이상의 게이트는 상기 하나 이상의 게이트 상의 신호를 어써트(assert)하도록 구성되는 로컬 디지트 라인 선택기에 접속되는 장치.
  6. 트랜지스터들의 어레이를 형성하는 단계;
    서브그룹들 내의 트랜지스터들을 로컬 데이터 라인들과 접속함으로써, 상기 트랜지스터들의 어레이 중의 트랜지스터들로부터 복수의 트랜지스터들의 서브그룹들을 형성하는 단계;
    저장 장치들의 어레이를 형성하는 단계 - 상기 저장 장치들의 어레이 중의 각각의 저장 장치는 상기 트랜지스터들의 어레이 중의 트랜지스터에 접속됨 -; 및
    상기 저장 장치들의 어레이 중의 저장 장치들의 적어도 일부분에 글로벌 데이터 라인을 접속함으로써 상기 복수의 트랜지스터들의 서브그룹들에 복수의 글로벌 데이터 라인들 중의 각각의 글로벌 데이터 라인을 접속하는 단계
    를 포함하는 방법.
  7. 제6항에 있어서, 상기 트랜지스터들의 어레이를 형성하는 단계는 트랜지스터들의 크로스-포인트(cross-point) 어레이를 형성하는 단계를 포함하는 방법.
  8. 제6항에 있어서, 상기 트랜지스터들의 어레이를 형성하는 단계는 멀티 게이트 트랜지스터들을 형성하는 단계를 포함하는 방법.
  9. 제6항에 있어서, 상기 트랜지스터들의 어레이를 형성하는 단계는 거의 행들 및 열들로 배치되는 핀 전계 효과 트랜지스터들의 거의 직사각형인 격자를 형성하는 단계를 포함하는 방법.
  10. 제6항에 있어서, 상기 저장 장치들의 어레이를 형성하는 단계는 커패시터 플레이트들의 어레이를 형성하는 단계를 포함하는 방법.
  11. 제10항에 있어서, 상기 각각의 글로벌 데이터 라인을 접속하는 단계는 상기 커패시터 플레이트들의 어레이 위에 배치되는 다른 커패시터 플레이트 내에 개구를 형성하는 단계를 포함하는 방법.
  12. 메모리 장치를 포함하고,
    상기 메모리 장치는,
    제1 로컬 도체를 통해 제1 로컬 도체 액세스 장치에 접속되는 제1 복수의 메모리 셀 - 상기 제1 로컬 도체 액세스 장치는 제1 저장 장치의 일부에도 접속됨 -;
    제2 로컬 도체를 통해 제2 로컬 도체 액세스 장치에 접속되는 제2 복수의 메모리 셀 - 상기 제2 로컬 도체 액세스 장치는 제2 저장 장치의 일부에도 접속됨 -; 및
    저장 장치의 제1 부분을 통해 상기 제1 로컬 도체 액세스 장치 및 저장 장치의 제2 부분을 통해 상기 제2 로컬 도체 액세스 장치 양쪽 모두에 접속되는 글로벌 도체
    를 포함하는 시스템.
  13. 제12항에 있어서, 상기 제1 복수의 메모리 셀 중의 각각의 메모리 셀은 액세스 장치 및 저장 장치를 포함하는 시스템.
  14. 제12항에 있어서, 상기 제1 복수의 메모리 셀 중의 각각의 메모리 셀은 상 변화 메모리 요소에 대한 커패시터 플레이트 또는 전극을 포함하는 시스템.
  15. 제12항에 있어서, 상기 메모리 장치에 결합되는 프로세서를 포함하는 시스템.
  16. 제15항에 있어서, 상기 프로세서에 결합되는 하드 드라이브 또는 고체 상태(solid state) 드라이브를 포함하고, 상기 하드 드라이브 또는 고체 상태 드라이브는 운영 체제 또는 생산성 제품군(productivity suite)을 저장하는 시스템.
  17. 트랜지스터들의 어레이를 형성하는 단계 ― 상기 어레이는 행 방향으로 이격된 트랜지스터의 패턴 및 열 방향으로 이격된 트랜지스터의 패턴을 정의하고, 상기 행 방향으로 이격된 트랜지스터의 패턴은 5개의 트랜지스터보다 작은 주기를 가지며, 상기 열 방향으로 이격된 트랜지스터의 패턴은 5개의 트랜지스터보다 작은 주기를 가짐 ―;
    상기 어레이 내의 트랜지스터들에 접속되는 복수의 로컬 데이터 라인을 형성하는 단계; 및
    상기 어레이 내의 트랜지스터들 중의 트랜지스터들에 의해 상기 복수의 로컬 데이터 라인에 접속되는 글로벌 데이터 라인을 형성하는 단계 ― 상기 행 방향으로 이격된 트랜지스터의 패턴 및 상기 열 방향으로 이격된 트랜지스터의 패턴은 상기 글로벌 데이터 라인들과 상기 로컬 데이터 라인들 사이의 접속들에 의해 붕괴되지 않음 ―
    를 포함하는 방법.
  18. 제17항에 있어서, 저장 장치의 일부 및 상기 글로벌 데이터 라인과 상기 복수의 로컬 데이터 라인 중의 로컬 데이터 라인 사이의 접속의 일부를 거의 동시에 형성하는 단계를 포함하는 방법.
  19. 제17항에 있어서, 상기 트랜지스터들의 어레이를 형성하는 단계는 복수의 이중 게이트 전계 효과 트랜지스터를 형성하는 단계를 포함하는 방법.
  20. 제17항에 있어서, 상기 글로벌 데이터 라인과 상기 복수의 로컬 데이터 라인 중의 로컬 데이터 라인 사이의 접속에 인접 배치되는 복수의 더미 트랜지스터들을 형성하는 단계를 포함하는 방법.
  21. 데이터 셀의 어드레스를 수신하는 단계;
    서브그룹 선택 라인 상의 신호를 어써트함으로써 상기 데이터 셀에 접속되는 글로벌 데이터 라인과 로컬 데이터 라인 사이의 경로를 폐쇄하는 단계; 및
    상기 데이터 셀로부터 상기 글로벌 데이터 라인으로 데이터를 전송하는 단계 ― 상기 데이터를 전송하는 단계는 핀 트랜지스터의 채널을 통해 상기 데이터를 전송하는 단계를 포함함 ―
    를 포함하는 방법.
  22. 제21항에 있어서, 상기 글로벌 데이터 라인과 상기 로컬 데이터 라인 사이의 경로를 폐쇄하는 단계는 상기 어드레스의 디지트에 기초하여 복수의 서브그룹 선택 라인 중에서 상기 서브그룹 선택 라인을 선택하는 단계를 포함하는 방법.
  23. 제22항에 있어서, 상기 데이터 셀로부터 데이터를 전송하는 단계는 상기 데이터 셀에 결합되는 제어 라인 상의 신호를 어써트하는 단계를 포함하고, 상기 제어 라인은 상기 서브그룹 선택 라인을 선택하는 데 사용되지 않은 상기 어드레스의 일부분에 기초하여 복수의 제어 라인 중에서 선택되는 방법.
  24. 제21항에 있어서, 상기 데이터 셀은 커패시터 플레이트, 상 변화 메모리 재료, 프로그래밍 가능한 금속화 셀, 자기 저항 셀, 부동 게이트 트랜지스터, 반도체-산화물-질화물-산화물-반도체 장치, 강자성체 장치, 전하 결합 장치 또는 광 다이오드를 포함하는 방법.
  25. 제21항에 있어서, 상기 데이터 셀로부터 데이터를 전송하는 단계는 상기 데이터 셀의 액세스 장치인 다른 핀 트랜지스터의 다른 채널을 통해 상기 데이터를 전송하는 단계를 포함하는 방법.
KR1020107018381A 2008-02-19 2009-01-29 로컬 데이터 라인들을 구비한 메모리 장치 및 그 제조 및 동작 방법 KR101595585B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/033,768 US7742324B2 (en) 2008-02-19 2008-02-19 Systems and devices including local data lines and methods of using, making, and operating the same
US12/033,768 2008-02-19

Publications (2)

Publication Number Publication Date
KR20100122906A true KR20100122906A (ko) 2010-11-23
KR101595585B1 KR101595585B1 (ko) 2016-02-18

Family

ID=40637049

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020107018381A KR101595585B1 (ko) 2008-02-19 2009-01-29 로컬 데이터 라인들을 구비한 메모리 장치 및 그 제조 및 동작 방법

Country Status (6)

Country Link
US (2) US7742324B2 (ko)
EP (1) EP2245659B1 (ko)
KR (1) KR101595585B1 (ko)
CN (1) CN101952957B (ko)
TW (1) TWI430278B (ko)
WO (1) WO2009108446A1 (ko)

Families Citing this family (61)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7372092B2 (en) * 2005-05-05 2008-05-13 Micron Technology, Inc. Memory cell, device, and system
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US7915659B2 (en) 2008-03-06 2011-03-29 Micron Technology, Inc. Devices with cavity-defined gates and methods of making the same
US7898857B2 (en) 2008-03-20 2011-03-01 Micron Technology, Inc. Memory structure having volatile and non-volatile memory portions
US8546876B2 (en) 2008-03-20 2013-10-01 Micron Technology, Inc. Systems and devices including multi-transistor cells and methods of using, making, and operating the same
US7969776B2 (en) 2008-04-03 2011-06-28 Micron Technology, Inc. Data cells with drivers and methods of making and operating the same
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US8143121B2 (en) * 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
US8416609B2 (en) 2010-02-15 2013-04-09 Micron Technology, Inc. Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems
US8437174B2 (en) 2010-02-15 2013-05-07 Micron Technology, Inc. Memcapacitor devices, field effect transistor devices, non-volatile memory arrays, and methods of programming
US9608119B2 (en) 2010-03-02 2017-03-28 Micron Technology, Inc. Semiconductor-metal-on-insulator structures, methods of forming such structures, and semiconductor devices including such structures
US8513722B2 (en) * 2010-03-02 2013-08-20 Micron Technology, Inc. Floating body cell structures, devices including same, and methods for forming same
US9646869B2 (en) 2010-03-02 2017-05-09 Micron Technology, Inc. Semiconductor devices including a diode structure over a conductive strap and methods of forming such semiconductor devices
US8507966B2 (en) 2010-03-02 2013-08-13 Micron Technology, Inc. Semiconductor cells, arrays, devices and systems having a buried conductive line and methods for forming the same
US8288795B2 (en) 2010-03-02 2012-10-16 Micron Technology, Inc. Thyristor based memory cells, devices and systems including the same and methods for forming the same
US8427859B2 (en) 2010-04-22 2013-04-23 Micron Technology, Inc. Arrays of vertically stacked tiers of non-volatile cross point memory cells, methods of forming arrays of vertically stacked tiers of non-volatile cross point memory cells, and methods of reading a data value stored by an array of vertically stacked tiers of non-volatile cross point memory cells
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8634224B2 (en) 2010-08-12 2014-01-21 Micron Technology, Inc. Memory cells, non-volatile memory arrays, methods of operating memory cells, methods of writing to and reading from a memory cell, and methods of programming a memory cell
JP5727892B2 (ja) * 2010-08-26 2015-06-03 株式会社半導体エネルギー研究所 半導体装置
US8351242B2 (en) 2010-09-29 2013-01-08 Micron Technology, Inc. Electronic devices, memory devices and memory arrays
USD637192S1 (en) 2010-10-18 2011-05-03 Apple Inc. Electronic device
US8759809B2 (en) 2010-10-21 2014-06-24 Micron Technology, Inc. Integrated circuitry comprising nonvolatile memory cells having platelike electrode and ion conductive material layer
US8526213B2 (en) 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US8796661B2 (en) 2010-11-01 2014-08-05 Micron Technology, Inc. Nonvolatile memory cells and methods of forming nonvolatile memory cell
US8921899B2 (en) 2010-11-19 2014-12-30 Micron Technology, Inc. Double gated 4F2 dram CHC cell and methods of fabricating the same
US8294511B2 (en) * 2010-11-19 2012-10-23 Micron Technology, Inc. Vertically stacked fin transistors and methods of fabricating and operating the same
US9553193B2 (en) 2010-11-19 2017-01-24 Micron Technology, Inc. Double gated fin transistors and methods of fabricating and operating the same
US8293602B2 (en) 2010-11-19 2012-10-23 Micron Technology, Inc. Method of fabricating a finFET having cross-hair cells
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
US8431458B2 (en) 2010-12-27 2013-04-30 Micron Technology, Inc. Methods of forming a nonvolatile memory cell and methods of forming an array of nonvolatile memory cells
US8791447B2 (en) 2011-01-20 2014-07-29 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
US8598621B2 (en) 2011-02-11 2013-12-03 Micron Technology, Inc. Memory cells, memory arrays, methods of forming memory cells, and methods of forming a shared doped semiconductor region of a vertically oriented thyristor and a vertically oriented access transistor
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8952418B2 (en) 2011-03-01 2015-02-10 Micron Technology, Inc. Gated bipolar junction transistors
US8519431B2 (en) 2011-03-08 2013-08-27 Micron Technology, Inc. Thyristors
US8537592B2 (en) 2011-04-15 2013-09-17 Micron Technology, Inc. Arrays of nonvolatile memory cells and methods of forming arrays of nonvolatile memory cells
CN102881317B (zh) * 2011-07-13 2015-08-12 华邦电子股份有限公司 三维存储器阵列
US8772848B2 (en) 2011-07-26 2014-07-08 Micron Technology, Inc. Circuit structures, memory circuitry, and methods
US8835990B2 (en) * 2011-08-12 2014-09-16 Winbond Electronics Corp. 3D memory array
US8929120B2 (en) 2012-08-29 2015-01-06 Micron Technology, Inc. Diode segmentation in memory
US9595533B2 (en) * 2012-08-30 2017-03-14 Micron Technology, Inc. Memory array having connections going through control gates
US9196582B2 (en) * 2013-11-22 2015-11-24 Taiwan Semiconductor Manufacturing Company, Ltd. Word line coupling prevention using 3D integrated circuit
US9627440B2 (en) * 2014-05-22 2017-04-18 Micron Technology, Inc. Phase change memory apparatuses
EP3507831B1 (en) 2016-08-31 2021-03-03 Micron Technology, Inc. Memory arrays
WO2018044479A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Sense amplifier constructions
US10079235B2 (en) 2016-08-31 2018-09-18 Micron Technology, Inc. Memory cells and memory arrays
EP3507808A4 (en) 2016-08-31 2020-05-27 Micron Technology, Inc. MEMORY NETWORKS
KR102134532B1 (ko) 2016-08-31 2020-07-20 마이크론 테크놀로지, 인크 메모리 셀들 및 메모리 어레이들
EP3507829B1 (en) 2016-08-31 2022-04-06 Micron Technology, Inc. Memory cells and memory arrays
US10355002B2 (en) 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
CN110192280A (zh) 2017-01-12 2019-08-30 美光科技公司 存储器单元、双晶体管单电容器存储器单元阵列、形成双晶体管单电容器存储器单元阵列的方法及用于制造集成电路的方法
US10424656B2 (en) 2017-05-18 2019-09-24 Micron Technology, Inc. FinFETs with deposited fin bodies
US10418085B2 (en) * 2017-07-20 2019-09-17 Micron Technology, Inc. Memory plate segmentation to reduce operating power
US10692887B2 (en) 2017-08-29 2020-06-23 Micron Technology, Inc. Methods used in forming an array of memory cells
WO2019045882A1 (en) 2017-08-29 2019-03-07 Micron Technology, Inc. MEMORY CIRCUITS
US10790286B2 (en) * 2018-12-06 2020-09-29 Micron Technology, Inc. Apparatuses including 3D memory arrays, methods of forming the apparatuses, and related electronic systems
TWI723371B (zh) * 2019-04-03 2021-04-01 國立清華大學 微型探測器及缺陷量測方法
CN113823342A (zh) * 2020-06-19 2021-12-21 长鑫存储技术(上海)有限公司 半导体集成电路以及存储器
EP3971897B1 (en) 2020-06-19 2024-09-18 Changxin Memory Technologies, Inc. Semiconductor integrated circuit and memory

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236714A (ja) * 1995-02-22 1996-09-13 Mitsubishi Electric Corp 半導体記憶装置
US5917745A (en) * 1997-09-18 1999-06-29 Fujitsu Limited Semiconductor memory device
KR20060047467A (ko) * 2004-10-26 2006-05-18 삼성전자주식회사 적층된 메모리 셀을 구비하는 반도체 메모리 장치 및적층된 메모리 셀의 형성 방법
US20070278554A1 (en) * 2006-06-01 2007-12-06 Samsung Electronics Co., Ltd Semiconductor memory device and method of forming the same

Family Cites Families (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3885861A (en) * 1972-10-02 1975-05-27 Hughes Aircraft Co Liquid crystal digital reticle
US5196910A (en) * 1987-04-24 1993-03-23 Hitachi, Ltd. Semiconductor memory device with recessed array region
US5160987A (en) * 1989-10-26 1992-11-03 International Business Machines Corporation Three-dimensional semiconductor structures formed from planar layers
US5109256A (en) 1990-08-17 1992-04-28 National Semiconductor Corporation Schottky barrier diodes and Schottky barrier diode-clamped transistors and method of fabrication
KR930005234B1 (ko) 1990-09-13 1993-06-16 금성일렉트론주식회사 핀-스택구조의 셀 제조방법
US6791131B1 (en) * 1993-04-02 2004-09-14 Micron Technology, Inc. Method for forming a storage cell capacitor compatible with high dielectric constant materials
US5864181A (en) * 1993-09-15 1999-01-26 Micron Technology, Inc. Bi-level digit line architecture for high density DRAMs
JPH07263576A (ja) * 1994-03-25 1995-10-13 Hitachi Ltd 半導体集積回路装置およびその製造方法
US6831322B2 (en) * 1995-06-05 2004-12-14 Fujitsu Limited Semiconductor memory device and method for fabricating the same
JP3853406B2 (ja) * 1995-10-27 2006-12-06 エルピーダメモリ株式会社 半導体集積回路装置及び当該装置の製造方法
US6043562A (en) * 1996-01-26 2000-03-28 Micron Technology, Inc. Digit line architecture for dynamic memory
WO1997028532A1 (en) 1996-02-01 1997-08-07 Micron Technology, Inc. Digit line architecture for dynamic memory
US5688709A (en) * 1996-02-14 1997-11-18 Lsi Logic Corporation Method for forming composite trench-fin capacitors for DRAMS
US5793033A (en) * 1996-03-29 1998-08-11 Metanetics Corporation Portable data collection device with viewing assembly
US7064376B2 (en) * 1996-05-24 2006-06-20 Jeng-Jye Shau High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines
US5821513A (en) * 1996-06-26 1998-10-13 Telxon Corporation Shopping cart mounted portable data collection device with tethered dataform reader
US6285045B1 (en) * 1996-07-10 2001-09-04 Fujitsu Limited Semiconductor device with self-aligned contact and its manufacture
JP3941133B2 (ja) * 1996-07-18 2007-07-04 富士通株式会社 半導体装置およびその製造方法
JP3890647B2 (ja) * 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
US6072209A (en) * 1997-07-08 2000-06-06 Micro Technology, Inc. Four F2 folded bit line DRAM cell structure having buried bit and word lines
US5925918A (en) * 1997-07-30 1999-07-20 Micron, Technology, Inc. Gate stack with improved sidewall integrity
US6130551A (en) * 1998-01-19 2000-10-10 Vantis Corporation Synthesis-friendly FPGA architecture with variable length and variable timing interconnect
US6097212A (en) * 1997-10-09 2000-08-01 Lattice Semiconductor Corporation Variable grain architecture for FPGA integrated circuits
US6137128A (en) * 1998-06-09 2000-10-24 International Business Machines Corporation Self-isolated and self-aligned 4F-square vertical fet-trench dram cells
US5858829A (en) * 1998-06-29 1999-01-12 Vanguard International Semiconductor Corporation Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas using sidewall-spacer bit lines
US6963510B1 (en) * 1998-07-10 2005-11-08 Xilinx, Inc. Programmable capacitor and method of operating same
TW388125B (en) 1998-08-19 2000-04-21 Vanguard Int Semiconduct Corp Method for fabricating dynamic random access memory (DRAM) cells with minimum active cell areas
DE19842704C2 (de) * 1998-09-17 2002-03-28 Infineon Technologies Ag Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform
TW380316B (en) 1998-10-15 2000-01-21 Worldwide Semiconductor Mfg Manufacturing method for fin-trench-structure capacitor of DRAM
US6100129A (en) 1998-11-09 2000-08-08 Worldwide Semiconductor Manufacturing Corporation Method for making fin-trench structured DRAM capacitor
US6426175B2 (en) * 1999-02-22 2002-07-30 International Business Machines Corporation Fabrication of a high density long channel DRAM gate with or without a grooved gate
KR100325472B1 (ko) * 1999-04-15 2002-03-04 박종섭 디램 메모리 셀의 제조 방법
JP4074051B2 (ja) * 1999-08-31 2008-04-09 株式会社東芝 半導体基板およびその製造方法
DE19946719A1 (de) 1999-09-29 2001-04-19 Infineon Technologies Ag Grabenkondensator und Verfahren zu seiner Herstellung
US6282113B1 (en) * 1999-09-29 2001-08-28 International Business Machines Corporation Four F-squared gapless dual layer bitline DRAM array architecture
JP3457236B2 (ja) * 1999-11-05 2003-10-14 茂徳科技股▲ふん▼有限公司 深いトレンチキャパシター蓄積電極の製造方法
WO2001061738A1 (en) 2000-02-15 2001-08-23 Steag Cvd Systems Ltd. Dram capacitor with ultra-thin nitride layer
JP3983960B2 (ja) * 2000-07-14 2007-09-26 株式会社ルネサステクノロジ 半導体集積回路装置の製造方法および半導体集積回路装置
KR100466689B1 (ko) 2000-08-28 2005-01-24 인터내셔널 비지네스 머신즈 코포레이션 콤팩트형 이중 포트 동적 랜덤 액세스 메모리 아키텍쳐 시스템 및 그 제조 방법
US6509226B1 (en) 2000-09-27 2003-01-21 International Business Machines Corporation Process for protecting array top oxide
US6967147B1 (en) * 2000-11-16 2005-11-22 Infineon Technologies Ag Nitrogen implantation using a shadow effect to control gate oxide thickness in DRAM semiconductor
US6258659B1 (en) * 2000-11-29 2001-07-10 International Business Machines Corporation Embedded vertical DRAM cells and dual workfunction logic gates
US6576944B2 (en) 2000-12-14 2003-06-10 Infineon Technologies Ag Self-aligned nitride pattern for improved process window
CA2340985A1 (en) * 2001-03-14 2002-09-14 Atmos Corporation Interleaved wordline architecture
US6809368B2 (en) * 2001-04-11 2004-10-26 International Business Machines Corporation TTO nitride liner for improved collar protection and TTO reliability
US7190060B1 (en) * 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6865100B2 (en) * 2002-08-12 2005-03-08 Micron Technology, Inc. 6F2 architecture ROM embedded DRAM
US6927462B2 (en) * 2002-08-28 2005-08-09 Infineon Technologes Richmond, Lp Method of forming a gate contact in a semiconductor device
US6670682B1 (en) * 2002-08-29 2003-12-30 Micron Technology, Inc. Multilayered doped conductor
DE10248722A1 (de) 2002-10-18 2004-05-06 Infineon Technologies Ag Integrierte Schaltungsanordnung mit Kondensator und Herstellungsverfahren
DE10302128B3 (de) * 2003-01-21 2004-09-09 Infineon Technologies Ag Pufferverstärkeranordnung
US6845033B2 (en) * 2003-03-05 2005-01-18 International Business Machines Corporation Structure and system-on-chip integration of a two-transistor and two-capacitor memory cell for trench technology
JP2004281782A (ja) * 2003-03-17 2004-10-07 Toshiba Corp 半導体装置及びその製造方法
US7233024B2 (en) * 2003-03-31 2007-06-19 Sandisk 3D Llc Three-dimensional memory device incorporating segmented bit line memory array
US6794254B1 (en) * 2003-05-15 2004-09-21 Taiwan Semiconductor Manufacturing Company Embedded dual-port DRAM process
US7099216B2 (en) * 2003-09-05 2006-08-29 International Business Machines Corporation Single cycle read/write/writeback pipeline, full-wordline I/O DRAM architecture with enhanced write and single ended sensing
US6844591B1 (en) * 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors
DE10361695B3 (de) * 2003-12-30 2005-02-03 Infineon Technologies Ag Transistorstruktur mit gekrümmtem Kanal, Speicherzelle und Speicherzellenfeld für DRAMs sowie Verfahren zur Herstellung eines DRAMs
US6998666B2 (en) * 2004-01-09 2006-02-14 International Business Machines Corporation Nitrided STI liner oxide for reduced corner device impact on vertical device performance
DE102004006520B4 (de) * 2004-02-10 2010-05-12 Qimonda Ag Verfahren zur Herstellung einer DRAM-Speicherzellenanordnung mit Trenchkondensatoren und Stegfeldeffekttransistoren (FinFET) sowie DRAM-Speicherzellenanordnung
DE102004021052B3 (de) * 2004-04-29 2005-12-29 Infineon Technologies Ag Verfahren zur Herstellung von Trench-DRAM-Speicherzellen und Trench-DRAM-Speicherzellenfeld mit Stegfeldeffekttransistoren mit gekrümmtem Kanal (CFET)
US7098105B2 (en) * 2004-05-26 2006-08-29 Micron Technology, Inc. Methods for forming semiconductor structures
JP2006054431A (ja) 2004-06-29 2006-02-23 Infineon Technologies Ag トランジスタ、メモリセルアレイ、および、トランジスタ製造方法
DE102004031385B4 (de) 2004-06-29 2010-12-09 Qimonda Ag Verfahren zur Herstellung von Stegfeldeffekttransistoren in einer DRAM-Speicherzellenanordnung, Feldeffekttransistoren mit gekrümmtem Kanal und DRAM-Speicherzellenanordnung
US7132333B2 (en) * 2004-09-10 2006-11-07 Infineon Technologies Ag Transistor, memory cell array and method of manufacturing a transistor
US7442976B2 (en) * 2004-09-01 2008-10-28 Micron Technology, Inc. DRAM cells with vertical transistors
DE102004043858A1 (de) * 2004-09-10 2006-03-16 Infineon Technologies Ag Verfahren zur Herstellung einer Speicherzelle, einer Speicherzellenanordnung und Speicherzellenanordnung
DE102004043857B3 (de) * 2004-09-10 2006-03-30 Infineon Technologies Ag DRAM-Zellenpaar und DRAM-Speicherzellenfeld mit Stack- und Trench-Speicherzellen sowie Verfahren zur Herstellung eines DRAM-Speicherzellenfeldes
KR100585161B1 (ko) 2004-10-02 2006-05-30 삼성전자주식회사 다중채널 트랜지스터 소자 제조 방법 및 이에 의한 소자
US7476920B2 (en) * 2004-12-15 2009-01-13 Infineon Technologies Ag 6F2 access transistor arrangement and semiconductor memory device
US7254074B2 (en) * 2005-03-07 2007-08-07 Micron Technology, Inc. Open digit line array architecture for a memory array
US7316953B2 (en) * 2005-05-31 2008-01-08 Nanya Technology Corporation Method for forming a recessed gate with word lines
KR100608380B1 (ko) * 2005-06-01 2006-08-08 주식회사 하이닉스반도체 메모리 소자의 트랜지스터 및 그 제조방법
US7282401B2 (en) * 2005-07-08 2007-10-16 Micron Technology, Inc. Method and apparatus for a self-aligned recessed access device (RAD) transistor gate
US7776715B2 (en) * 2005-07-26 2010-08-17 Micron Technology, Inc. Reverse construction memory cell
US7151023B1 (en) * 2005-08-01 2006-12-19 International Business Machines Corporation Metal gate MOSFET by full semiconductor metal alloy conversion
KR101168976B1 (ko) * 2005-08-18 2012-07-26 삼성전자주식회사 반도체 메모리 장치
US20070058468A1 (en) * 2005-09-12 2007-03-15 Promos Technologies Pte.Ltd. Singapore Shielded bitline architecture for dynamic random access memory (DRAM) arrays
KR100653712B1 (ko) * 2005-11-14 2006-12-05 삼성전자주식회사 핀펫에서 활성영역과 실질적으로 동일한 상면을 갖는소자분리막이 배치된 반도체 장치들 및 그 형성방법들
US7402856B2 (en) * 2005-12-09 2008-07-22 Intel Corporation Non-planar microelectronic device having isolation element to mitigate fringe effects and method to fabricate same
US8716772B2 (en) * 2005-12-28 2014-05-06 Micron Technology, Inc. DRAM cell design with folded digitline sense amplifier
KR100734304B1 (ko) * 2006-01-16 2007-07-02 삼성전자주식회사 트랜지스터의 제조방법
KR100720238B1 (ko) * 2006-01-23 2007-05-23 주식회사 하이닉스반도체 반도체 소자 및 그의 제조 방법
US20070176253A1 (en) * 2006-01-31 2007-08-02 Peng-Fei Wang Transistor, memory cell and method of manufacturing a transistor
TWI294640B (en) * 2006-02-16 2008-03-11 Nanya Technology Corp Alignment mark and alignment method for the fabrication of trench-capacitor dram devices
US7573108B2 (en) * 2006-05-12 2009-08-11 Micron Technology, Inc Non-planar transistor and techniques for fabricating the same
US8124483B2 (en) * 2007-06-07 2012-02-28 Infineon Technologies Ag Semiconductor devices and methods of manufacture thereof
US20090184357A1 (en) * 2008-01-18 2009-07-23 Qimonda Ag Soi based integrated circuit and method for manufacturing
US8563355B2 (en) * 2008-01-18 2013-10-22 Freescale Semiconductor, Inc. Method of making a phase change memory cell having a silicide heater in conjunction with a FinFET

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08236714A (ja) * 1995-02-22 1996-09-13 Mitsubishi Electric Corp 半導体記憶装置
US5917745A (en) * 1997-09-18 1999-06-29 Fujitsu Limited Semiconductor memory device
KR20060047467A (ko) * 2004-10-26 2006-05-18 삼성전자주식회사 적층된 메모리 셀을 구비하는 반도체 메모리 장치 및적층된 메모리 셀의 형성 방법
US20070278554A1 (en) * 2006-06-01 2007-12-06 Samsung Electronics Co., Ltd Semiconductor memory device and method of forming the same

Also Published As

Publication number Publication date
US20090207681A1 (en) 2009-08-20
EP2245659B1 (en) 2020-06-17
US8416610B2 (en) 2013-04-09
CN101952957A (zh) 2011-01-19
TWI430278B (zh) 2014-03-11
CN101952957B (zh) 2015-08-19
TW200941493A (en) 2009-10-01
EP2245659A1 (en) 2010-11-03
KR101595585B1 (ko) 2016-02-18
US20100238697A1 (en) 2010-09-23
WO2009108446A1 (en) 2009-09-03
US7742324B2 (en) 2010-06-22

Similar Documents

Publication Publication Date Title
KR101595585B1 (ko) 로컬 데이터 라인들을 구비한 메모리 장치 및 그 제조 및 동작 방법
TW201638996A (zh) 形成圖案的方法以及半導體元件
US10964701B2 (en) Vertical shared gate thin-film transistor-based charge storage memory
US20130336046A1 (en) Non-volatile memory device having multi-level cells and method of forming the same
KR101213885B1 (ko) 반도체 소자 및 반도체 셀
CN110945587A (zh) 可变滤波电容
US9524974B1 (en) Alternating sidewall assisted patterning
CN113012740A (zh) 包含多个装置层级上的数据线的存储器装置
CN115376576A (zh) 存储器装置中的薄膜晶体管层叠选择
CN115035924A (zh) 薄膜晶体管随机存取存储器
TW202240584A (zh) 薄膜電晶體隨機存取記憶體
US9881992B2 (en) Semiconductor integrated circuit device having with a reservoir capacitor
CN115376579A (zh) 存储器装置中的薄膜晶体管层叠选择
WO2018186835A1 (en) Thin-film transistor embedded dynamic random-access memory
CN115376577A (zh) 存储器装置中的薄膜晶体管层叠选择
US8059469B2 (en) Semiconductor device including driving transistors
CN114649019A (zh) 用于3d铁电随机存取存储器（3d-fram）的板线架构
US9478461B2 (en) Conductive line structure with openings
US20240260254A1 (en) Semiconductor device with vertical body contact and methods for manufacturing the same
RU2810690C1 (ru) Ячейка памяти и способ ее изготовления, а также запоминающее устройство и способ его изготовления
US20170287555A1 (en) Resistive random access memory cell having bottom-side oel layer and/or optimized access signaling
WO2024179045A1 (zh) 晶体管和存储阵列
US20230240083A1 (en) Three-dimensional resistive random access memory structure
US9773559B2 (en) Flash memory device
US20130221487A1 (en) Method of forming resistor of semiconductor memory device and structure thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
FPAY Annual fee payment

Payment date: 20200130

Year of fee payment: 5