TW202240584A - 薄膜電晶體隨機存取記憶體 - Google Patents

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Abstract

描述用於薄膜電晶體隨機存取記憶體之方法、系統及裝置。一記憶體裝置可包含各具有形成於一基板上方之一或多個電晶體之記憶體胞元。舉例而言，一記憶體胞元可包含一電晶體，該電晶體具有由形成於一基板上方之一或多個支柱或其他結構形成之一通道部分及一閘極部分，該閘極部分包含形成於該基板上方且經組態以至少部分基於該閘極部分之一電壓而啟動該通道部分的一導體。一記憶體胞元可包含兩個或更多個此等電晶體之一集合以支援該記憶體胞元之鎖存電路系統，或經組態以儲存一邏輯狀態之其他電路系統，其等可或可不與至少部分由一基板之一或多個部分形成之一或多個電晶體組合使用。

Description

薄膜電晶體隨機存取記憶體
技術領域係關於薄膜電晶體隨機存取記憶體。
記憶體裝置廣泛用於將資訊儲存於各種電子裝置中，諸如電腦、無線通信裝置、相機、數位顯示器及類似者。藉由將一記憶體裝置內之記憶體胞元程式化為各種狀態而儲存資訊。舉例而言，二進位記憶體胞元可經程式化為通常對應於一邏輯1或一邏輯0之兩個支援狀態之一者。在一些實例中，一單一記憶體胞元可支援兩種以上可能狀態，可藉由記憶體胞元儲存該等狀態之任一者。為存取藉由一記憶體裝置儲存之資訊，一組件可讀取或感測記憶體裝置內之一或多個記憶體胞元之狀態。為儲存資訊，一組件可將記憶體裝置內之一或多個記憶體胞元寫入或程式化為對應狀態。
存在各種類型之記憶體裝置，包含磁性硬碟、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態RAM (DRAM)、同步動態RAM (SDRAM)、靜態RAM (SRAM)、鐵電RAM (FeRAM)、磁性RAM (MRAM)、電阻式RAM (RRAM)、快閃記憶體、相變記憶體(PCM)、3維交叉點記憶體(3D Xpoint)、或非(NOR)及與非(NAND)記憶體裝置等等。記憶體裝置可為揮發性的或非揮發性的。揮發性記憶體胞元(例如，DRAM胞元)可能隨著時間的推移失去其等經程式化狀態，除非其等由一外部電源週期性地再新。非揮發性記憶體胞元(例如，NAND記憶體胞元)可甚至在不存在一外部電源之情況下維持其等經程式化狀態達延長時段。
本專利申請案主張Fackenthal在2021年3月3日申請之讓渡給其受讓人之標題為「薄膜電晶體隨機存取記憶體(THIN FILM TRANSISTOR RANDOM ACCESS MEMORY)」之美國專利申請案第17/191,446號之優先權且該案之全部內容以引用之方式明確併入本文中。
一記憶體裝置可包含各自經組態以儲存一或多個邏輯狀態之一記憶體胞元陣列。記憶體胞元可實施各種儲存架構，包含可操作以儲存表示一儲存邏輯狀態之一電荷之架構、可操作以組態成表示一儲存邏輯狀態之一材料狀態(例如，結晶度、離子遷移或分佈程度)之架構、或可操作以組態成具有表示一儲存邏輯狀態之電氣特性(例如，電阻、臨限電壓)之架構以及其他儲存架構。在諸如SRAM架構之一些實例中，一記憶體胞元可經組態成具有可操作以儲存與一儲存邏輯狀態(例如，在記憶體胞元之一鎖存電路系統中)相關聯之一電荷或偏壓之一電晶體集合(例如，一或多個電晶體)。除非本文中另有說明，否則一「集合」可包含一或多個元件。此等記憶體胞元之電晶體可至少部分由一半導體基板之部分形成，諸如平面電晶體或其他電晶體組態，其中一通道部分可由一基板之一或多個摻雜部分(例如，具有n型摻雜矽之一基板之一或多個部分、具有p型摻雜矽之一基板之一或多個部分、或其等之一組合)形成。然而，在一些記憶體架構中，跨一基板實施此等電晶體可與實務限制(諸如對跨一基板之區域之記憶體胞元之密度之限制、在一高度尺寸上(例如，相對於一基板，或一或多個堆疊基板或晶片，在垂直於基板之一平面之一方向上)擴展一記憶體陣列或相關聯裝置之限制、或對配置用於存取記憶體胞元之存取線之限制，以及其他限制)相關聯。
根據如本文中揭示之實例，一記憶體裝置可包含一或多個記憶體胞元，其等各具有形成於一基板上方之一或多個電晶體，其等可為或被稱為薄膜電晶體，或垂直電晶體，以及其他組態或術語。舉例而言，一記憶體胞元可包含一電晶體，該電晶體具有由形成於一基板上方之一或多個支柱或其他結構形成(例如，至少部分由諸如多晶矽之一多晶半導體形成)之一通道部分，及包含一導體之一閘極部分，該導體形成於基板上方(例如，鄰近通道部分，在通道部分旁邊，藉由一閘極介電質與通道結構分離)且經組態以至少部分基於該閘極部分之一電壓而啟動該通道部分(例如，打開或關閉該通道部分之一導電路徑)。在一些實例中，一記憶體胞元可包含兩個或更多個此等電晶體之一集合以支援記憶體胞元之鎖存電路系統，或經組態以儲存一邏輯狀態之其他電路系統，其等可或可不與至少部分由一基板之一各自部分形成之一或多個電晶體(例如，組態成一平面配置之電晶體、具有至少部分由一晶體半導體(諸如單晶矽)形成之一通道部分之電晶體)組合使用。藉由實施一基板上方之一記憶體胞元之電晶體(諸如一基板上方之一或多個層或層級中之薄膜電晶體或垂直電晶體)，可改良一記憶體裝置之各種態樣，諸如增加一基板上之記憶體胞元之密度(例如，增加區域密度)，使記憶體胞元之電晶體結構能夠相對於一基板垂直延伸或堆疊，針對特定電氣特性或製造特性實現電晶體結構之不同重複或組態，改良使記憶體胞元或其群組互連(例如，運用操作記憶體胞元之電路系統，經由存取線之各種配置)之設計靈活性，或其等之任何組合，以及其他益處。
參考圖1、圖2A及圖2B，最初在一記憶體裝置及可應用記憶體胞元電路之一實例之背景內容中描述本發明之特徵。參考圖3、圖4A至圖4F、圖5A至圖5E、圖6A及圖6B、圖7A及圖7B、及圖8A及圖8B，在記憶體結構之實例之背景內容中描述本發明之特徵。參考圖9及圖10描述與薄膜電晶體隨機存取記憶體相關之形成方法之實例。
圖1繪示根據如本文中揭示之實例之支援薄膜電晶體隨機存取記憶體之一記憶體裝置100之一實例。記憶體裝置100亦可被稱為一電子記憶體設備。記憶體裝置100可包含可程式化以儲存不同邏輯狀態之記憶體胞元105。在一些情況中，一記憶體胞元105可程式化以儲存表示為一邏輯0及一邏輯1之兩個邏輯狀態。在一些情況中，一記憶體胞元105可程式化以儲存兩個以上邏輯狀態(例如，作為一多位階胞元)。記憶體胞元105之集合可為記憶體裝置100之一記憶體陣列110之部分，其中在一些實例中，一記憶體陣列110可係指記憶體胞元105之一連續微轉(例如，一半導體晶片之元件之一連續集合)。
在一些實例中，一記憶體胞元105可儲存表示可程式化邏輯狀態之一電荷(例如，儲存一或多個電容器中之一電荷或電壓差，儲存一或多個電晶體中或之間之一電荷或電壓差)。在一SRAM記憶體架構中，舉例而言，一記憶體胞元105可包含鎖存電路系統(諸如一正反器配置中之一電晶體集合)，且一電荷或偏壓可儲存或鎖存於鎖存電路系統之節點之間(例如，儲存於記憶體胞元105之節點之間或儲存於記憶體胞元105內部之一電荷差)。基於電晶體之記憶體架構(諸如SRAM記憶體架構)可包含揮發性組態或非揮發性組態，且可藉由電晶體數量(例如，4電晶體配置、6電晶體配置、8電晶體配置、10電晶體配置)、藉由電晶體類型(例如，雙極接面電晶體(BJT)、金屬氧化物半導體場效電晶體(MOSFET))、藉由正反器類型(例如，二元SRAM、三元SRAM)及其他特性特性化。使用一記憶體胞元105之電晶體儲存之電荷或偏壓之不同位階或極性可表示不同邏輯狀態(例如，在一各自記憶體胞元105中支援兩個或更多個邏輯狀態)。
在記憶體裝置100之實例中，記憶體胞元105之各列可與一或多條字線120 (例如，WL1至WLm)耦合，且記憶體胞元105之各行可與一或多條位元線130 (例如，BL1至BLn)及一或多條位元線135 (例如，BL1#至BLn#)耦合。在一些實例中，一位元線135可被稱為一互補位元線、一反相位元線或一位元線「條」 (例如，
Figure 02_image001
)以及其他術語或參考。字線120、位元線130及位元線135之各者可為記憶體裝置100之一存取線之一實例。一般而言，一個記憶體胞元105可定位於一字線120及由一位元線130及一相關聯或對應位元線135形成之一對(例如，由BL1及BL1#組成之一對位元線，其等可對應於記憶體陣列110之一第一行或記憶體胞元105之一第一行)之相交點處(例如，與其等耦合、耦合於其等之間)。此相交點可被稱為一記憶體胞元105之一位址。一目標或選定記憶體胞元105可為定位於一通電或以其他方式選定字線120及一位元線130及一位元線135之一通電或以其他方式選定對之相交點處之一記憶體胞元105。
在一些架構中，一記憶體胞元105之一儲存組件(例如，一儲存元件、一記憶體元件)可藉由一或多個胞元選擇組件與一位元線130或一位元線135或一位元線130及一位元線135兩者電隔離(例如，選擇性地隔離)，該一或多個胞元選擇組件之各者可被稱為記憶體胞元105之一切換組件或一選擇器裝置或以其他方式與記憶體胞元105相關聯。一字線120可與一或多個胞元選擇組件耦合(例如，經由一或若干胞元選擇組件之一控制節點或端子)，且可控制記憶體胞元105之一或多個胞元選擇組件或以其他方式與記憶體胞元105相關聯。舉例而言，一記憶體胞元105之一胞元選擇組件可為一電晶體且字線120可與電晶體之一閘極耦合(例如，其中電晶體之一閘極節點或端子可為電晶體之一控制節點或端子)。啟動一字線120可導致一或多個記憶體胞元105之一各自儲存組件與一或多條對應位元線130或位元線135之間之一電連接或閉合電路。接著，可存取一位元線130、一位元線135或一位元線130及一位元線135以自各自記憶體胞元105讀取或寫入至各自記憶體胞元105。
可藉由啟動或選擇與一記憶體胞元105耦合之一字線120、一位元線130或一位元線135而對記憶體胞元105執行存取操作(諸如讀取、寫入、重寫及再新)，其可包含將一電壓、一電荷或一電流施加至各自存取線。在(例如，在一讀取操作中)選擇一記憶體胞元105時，可使用一所得信號來判定藉由記憶體胞元105儲存之邏輯狀態。舉例而言，可選擇具有儲存一邏輯狀態之一電荷儲存記憶體元件之一記憶體胞元105，且可偵測記憶體元件與一位元線130、或一位元線135、或一位元線130及一位元線135兩者之間之電荷之所得轉移或耦合以判定藉由記憶體胞元105儲存之邏輯狀態(例如，比較與記憶體胞元105耦合或以其他方式對應於記憶體胞元105之一位元線130與一位元線135之間之一電壓或電荷轉移)。
可透過一列組件125 (例如，一列解碼器、一列多工器)、一行組件140 (例如，一行解碼器、一行多工器)或其等之一組合控制存取記憶體胞元105。舉例而言，一列組件125可自記憶體控制器170接收一列位址且基於經接收列位址啟動適當字線120。類似地，一行組件140可自記憶體控制器170接收一行位址且啟動適當位元線130或適當位元線135或該兩者(例如，將一目標位元線130、一目標位元線135或該兩者與感測組件150耦合)。
在一些實例中，記憶體控制器170可藉由使用一或多個組件(例如，列組件125、行組件140、感測組件150)而控制記憶體胞元105之操作(例如，讀取操作、寫入操作、重寫操作、再新操作)。在一些情況中，一列組件125、一行組件140或一感測組件150或其等之各種組合可與記憶體控制器170共置或以其他方式包含。記憶體控制器170可產生列及行位址信號以啟動一目標字線120、位元線130或位元線135。記憶體控制器170亦可產生或控制在記憶體裝置100之操作期間使用之各種電壓或電流。在各種實例中，一記憶體控制器170可回應於自一主機裝置(例如，記憶體裝置100外部之一裝置，其可發佈命令，諸如讀取命令、寫入命令或再新命令以及其他命令)接收之命令而執行存取操作，或可基於在記憶體裝置100處進行之判定而執行存取操作(例如，記憶體管理操作，其等可藉由記憶體控制器170控制)。
當存取一記憶體胞元105 (例如，與記憶體控制器170協作)以判定寫入至記憶體胞元105或藉由記憶體胞元105儲存之一邏輯狀態時，可藉由一感測組件150讀取(例如，感測)記憶體胞元105。舉例而言，感測組件150可經組態以回應於一讀取操作而評估通過或來自記憶體胞元105之一電流或電荷轉移(例如，使用一位元線130之一電流或電荷轉移、使用一位元線135之一電流或電荷轉移、使用一位元線130之一電流或電荷轉移與使用一位元線135之一電流或電荷轉移之比較)，或源自將記憶體胞元105與感測組件150耦合之一電壓(例如，一位元線130之一電壓、一位元線135之一電壓、一位元線130之一電壓與一位元線135之一電壓之間之比較)。感測組件150可將指示自記憶體胞元105讀取之邏輯狀態之一輸出信號提供至一或多個組件(例如，提供至行組件140、輸入/輸出組件160、記憶體控制器170)。
一感測組件150可包含各種切換組件、選擇組件、電晶體、放大器、電容器、電阻器或電壓源以偵測或放大感測信號之一差異(例如，一讀取電壓與一參考電壓之間之一差異、一讀取電流與一參考電流之間之一差異、一讀取電荷與一參考電荷之間之一差異、一位元線130之一電荷或電流與一位元線135之一電荷或電流之間之一差異)，其在一些實例中可被稱為鎖存。在一些實例中，一感測組件150可包含針對可連接至感測組件150之一定量之位元線對(例如，一對一位元線130及一對應位元線135)重複之一組件集合(例如，電路元件)。舉例而言，一感測組件150可包含用於可經由行組件140 (例如，一多工或解碼數量之位元線對)與感測組件150耦合之一定量之位元線對之一分開之感測電路(例如，一分開之或複製感測放大器、一分開之或複製信號開發組件)，使得可針對與一連接位元線對耦合之一啟動或選定記憶體胞元105分開地偵測一邏輯狀態。
可藉由(例如，經由一記憶體控制器170)啟動相關字線120、位元線130或位元線135而設定或寫入一記憶體胞元105。換言之，一邏輯狀態可儲存於一記憶體胞元105中或寫入至一記憶體胞元105。一列組件125或一行組件140可舉例而言經由輸入/輸出組件160接受待寫入至記憶體胞元105之資料。在各種實例中，可至少部分藉由一感測組件150執行一寫入操作，或一寫入操作可經組態以略過一感測組件150。在一電荷儲存記憶體元件之情況中，可藉由將一電壓施加至一記憶體胞元105之一或多個節點(例如，記憶體胞元105之一電晶體網路或鎖存電路系統之內部節點)，且接著隔離記憶體胞元105之節點以儲存與一所要邏輯狀態相關聯之一電荷而寫入記憶體胞元105。
在一些實例中，一記憶體胞元105之電晶體可至少部分由一半導體基板之部分形成，諸如平面電晶體或其他電晶體組態，其中一通道部分由一基板之一或多個摻雜部分(例如，具有n型摻雜矽之一基板之一或多個部分、具有p型摻雜矽之一基板之一或多個部分、或其等之一組合)形成。在一些實例中，此一電晶體之端子(諸如一閘極端子、一源極端子、一汲極端子或其等之一組合)可至少部分由可形成於基板上方之導體形成。然而，在一些記憶體架構中，跨用於記憶體胞元105之一基板實施此等電晶體可與實務限制(諸如對一基板之區域上之記憶體胞元105之密度之限制，或在相對於一基板之一高度尺寸上(例如，在垂直於基板之一平面之一方向上)擴展一記憶體陣列110或一記憶體裝置100之限制，或對配置記憶體胞元105之群組或用於存取記憶體胞元105之存取線之限制，以及其他限制)相關聯。
根據如本文中揭示之實例，一記憶體裝置100可包含一或多個記憶體胞元105，其等各具有形成於一基板上方之一或多個電晶體，其等可為或被稱為薄膜電晶體，或垂直電晶體，以及其他組態或術語。舉例而言，一記憶體胞元105可包含一電晶體，該電晶體具有由形成於一基板上方之一或多個支柱或其他通道結構(例如，沿垂直於一基板或以其他方式朝向或來自一基板之一方向支撐一通道之一導電路徑之結構)形成之一通道部分，及包含一導體之一閘極部分，該導體形成於基板上方(例如，鄰近通道部分，在通道部分旁邊，橫向於通道部分，藉由一閘極介電質與通道結構分離)且經組態以至少部分基於該閘極部分之一電壓而啟動該通道部分(例如，打開或關閉一導電路徑)。在一些實例中，一記憶體胞元105可包含兩個或更多個此等電晶體之一集合以支援記憶體胞元105之鎖存電路系統，或經組態以儲存一邏輯狀態之其他電路系統，其等可或可不與至少部分由一基板之部分形成之一或多個電晶體(例如，一平面配置中之電晶體)組合使用。藉由實施一基板上方之一或多個層或層級中之一記憶體胞元105之電晶體(諸如薄膜電晶體或垂直電晶體)，可改良一記憶體裝置100之各種態樣，諸如增加一基板上之記憶體胞元105之密度(例如，增加區域密度)，使記憶體胞元105之電晶體結構能夠相對於一基板垂直延伸或堆疊，或改良使記憶體胞元105或其群組互連(例如，運用操作記憶體胞元之電路系統，經由存取線之各種配置)之設計靈活性，或其等之任何組合，以及其他益處。
圖2A繪示根據如本文中揭示之實例之支援薄膜電晶體隨機存取記憶體之一電路200之一實例。電路200包含一記憶體胞元105‑a，其與一字線120‑a (例如，經由記憶體胞元105‑a之一選擇節點210‑a及一選擇節點215‑a，其等可為或可不為，或可被稱為或可不被稱為記憶體胞元105‑a之一共同選擇節點)、一位元線130‑a (例如，經由記憶體胞元105‑a之一存取節點220‑a)及一位元線135‑a (例如，經由記憶體胞元105‑a之一存取節點225‑a)耦合，其等之各者可為參考圖1描述之各自特徵之一實例。記憶體胞元105‑a繪示包含經組態以儲存一邏輯狀態之複數個電晶體之一記憶體胞元105之一實例。舉例而言，記憶體胞元105-a可為一SRAM記憶體胞元之一實例，且可被稱為6電晶體或「6T」記憶體胞元。
在記憶體胞元105-a之實例中，電晶體之所繪示組態展示經組態以至少部分基於鎖存一節點230-a (例如，一節點A、一儲存節點、一第一節點、記憶體胞元105-a內部之一第一節點、一「Q」節點)與一節點235-a (例如，一節點B、一儲存節點、一第二節點、記憶體胞元105-a內部之一第二節點、一「
Figure 02_image003
」節點)之間之一電荷或電壓差而儲存一邏輯狀態之鎖存電路系統之一實例。電晶體240‑a、電晶體245‑a、電晶體250‑a及電晶體255‑a之組合或組態可為記憶體胞元105‑a之一基於電晶體、基於鎖存或基於正反器之儲存組件(例如，經組態以儲存一邏輯狀態之複數個電晶體)之一實例以及其他實例。
舉例而言，一電晶體240‑a (例如，一「T5」電晶體、一p型電晶體)或其通道部分可與一電壓源270‑a‑1 (例如，一正電壓源，其可對應於一汲極電壓Vdd)及節點230‑a耦合或耦合於其等之間，且一電晶體245‑a (例如，一「T6」電晶體、一p型電晶體)或其通道部分可與一電壓源270‑a‑2 (例如，一正電壓源)及節點235‑a耦合或耦合於其等之間。電晶體240‑a及245‑a可為電晶體之一第一交叉耦合對(例如，一第一類型之電晶體之一交叉耦合對、p型電晶體之一交叉耦合對、一上拉鎖存器)之一實例，其等可為經組態用於至少部分基於電壓源270‑a‑1及270‑a‑2而鎖存一邏輯狀態(例如，在節點230‑a及節點235‑a處或之間)之一電晶體集合之一實例。在一些實例中，電晶體之此一交叉耦合對可經組態以將節點230‑a或節點235‑a之一者與一電壓源270‑a耦合或鎖存。在各種實例中，電壓源270‑a‑1及270‑a‑2可為或可不為一共同電壓源、一共同電壓源節點或一共同電壓位準。儘管電壓源270‑a繪示為具有與電晶體240‑a及245‑a之一直接連接，然在一些實例中，其他電路系統可電耦合於一電壓源270與電晶體240及245之間，或電耦合於一電壓源270與一記憶體胞元105之間，諸如可操作以將一電壓源270與一電晶體240、一電晶體245或一記憶體胞元105耦合或隔離之一或多個切換組件或一或多個解碼器。
此外，一電晶體250‑a (例如，一「T2」電晶體、一n型電晶體)或其通道部分可與一電壓源280‑a‑1 (例如，一負電壓源、一接地電壓源)及節點230‑a耦合或耦合於其等之間，且一電晶體255‑a (例如，一「T3」電晶體、一n型電晶體)或其通道部分可與一電壓源280‑a‑2 (例如，一負電壓源、一接地電壓源，其等可對應於一源電壓Vss)及節點235‑a耦合或耦合於其等之間。電晶體250‑a及255‑a可為電晶體之一第二交叉耦合對(例如，一第二類型之電晶體之一交叉耦合對、n型電晶體之一交叉耦合對、一下拉鎖存器)之一實例，其等可為經組態用於至少部分基於電壓源280‑a‑1及280‑a‑2而鎖存一邏輯狀態(例如，在節點230‑a及節點235‑a處或之間)之一電晶體集合之一實例。在一些實例中，電晶體之此一交叉耦合對可經組態以將節點230‑a或節點235‑a之一者與一電壓源280‑a (例如，不與一電壓源270‑a耦合之此等節點之一者)耦合或鎖存。在各種實例中，電壓源280‑a‑1及280‑a‑2可為或可不為一共同電壓源、一共同電壓源節點或一共同電壓位準。儘管電壓源280‑a繪示為具有與電晶體250‑a及255‑a之一直接連接，然在一些實例中，其他電路系統可電耦合於一電壓源280與電晶體250及255之間，或電耦合於一電壓源280與一記憶體胞元105之間，諸如可操作以將一電壓源280與一電晶體250、一電晶體255或一記憶體胞元105耦合或隔離之一或多個切換組件或解碼器。
在記憶體胞元105‑a之實例中，節點230‑a及節點235‑a可分別藉由一電晶體260‑a (例如，一「T1」電晶體、一n型電晶體)及一電晶體265‑a (例如，一「T4」電晶體、一n型電晶體)存取(例如，用於讀取操作、用於寫入操作)，可藉由字線120‑a啟動該兩個電晶體。因此，在記憶體胞元105‑a之實例中，電晶體260‑a及電晶體265‑a之各者或電晶體260‑a及電晶體265‑a之一組合或組態可為記憶體胞元105‑a之或以其他方式與記憶體胞元105‑a相關聯之一切換組件、一胞元選擇組件或選擇器裝置(例如，經組態用於存取記憶體胞元105‑a)之一實例。在一些實例中，一胞元選擇組件可被認為在記憶體胞元105‑a之闡釋性邊界之外，在此情況下電晶體260‑a或電晶體265‑a可被稱為與一存取線(例如，位元線130‑a、位元線135‑a)及記憶體胞元105‑a耦合或耦合於其等之間之一切換組件、選擇組件或選擇器裝置。
儘管記憶體胞元105‑a繪示一記憶體胞元105之基於電晶體之儲存組件及切換組件之一個實例，然如本文中揭示之技術適用於其他組態或數量之電晶體或在一記憶體胞元105之此等組件中實施之其他組件。舉例而言，一儲存組件可包含用於支援多位階記憶體胞元105或其他特徵之不同數量之電晶體(例如，不同數量之電晶體之交叉耦合對)，或一選擇組件可包含用於支援多個存取路徑或單端存取以及其他組態或其組合之不同數量之電晶體。
為寫入(例如，儲存)一第一邏輯狀態(例如，一邏輯0)，可用一相對較高或正電壓(例如，一電壓V1，其可經由位元線130‑a施加)加偏壓於節點230‑a且可用一相對較低電壓(例如，一接地電壓、負電壓或一其他較小正電壓，其可經由位元線135‑a施加)加偏壓於節點235‑a。因此，對於第一邏輯狀態，節點230‑a可與電壓源270‑a‑1耦合(例如，基於藉由施加至電晶體240‑a之一閘極之節點235‑a之相對較低電壓啟動之電晶體240‑a之一通道)，節點235‑a可與電壓源280‑a‑2耦合(例如，基於藉由施加至電晶體255‑a之一閘極之節點230‑a之相對較高電壓啟動之電晶體255‑a之一通道)，節點230‑a可與電壓源280‑a‑1隔離(例如，基於藉由施加至電晶體250‑a之一閘極之節點235‑a之相對較低電壓撤銷啟動之電晶體250‑a之一通道)，且節點235‑a可與電壓源270‑a‑2隔離(例如，基於藉由施加至電晶體245‑a之一閘極之節點230‑a之相對較高電壓撤銷啟動之電晶體245‑a之一通道)。
為寫入(例如，儲存)一第二邏輯狀態(例如，一邏輯1)，可用一相對較低電壓加偏壓於節點230‑a且可用一相對較高電壓加偏壓於節點235‑a。因此，對於第二邏輯狀態，節點230‑a可與電壓源280‑a‑1耦合，節點235‑a可與電壓源270‑a‑2耦合，節點230‑a可與電壓源270‑a‑1隔離，且節點235‑a可與電壓源280‑a‑2隔離。
為讀取記憶體胞元105‑a之一邏輯狀態，記憶體胞元105‑a可與一感測組件150耦合(例如，至少部分基於啟動字線120‑a，至少部分基於啟動電晶體260‑a及電晶體265‑a)，其可比較或以其他方式評估節點230‑a及235‑a之一電荷或電壓，諸如評估節點230‑a或節點235‑a之哪一者具有一相對較高電壓或一相對較低電壓。
圖2B繪示根據如本文中揭示之實例之支援薄膜電晶體隨機存取記憶體之一電路201之一實例。電路201包含可與一字線120‑b、一位元線130‑b及一位元線135‑b耦合之一記憶體胞元105‑b之組件，其等之各者可為參考圖1描述之各自特徵之一實例。相對於節點230‑b及235‑b，記憶體胞元105‑b可包含電晶體240‑b、245‑b、250‑b、255‑b、260-b及265‑b，且可與電壓源270‑b及280‑b耦合，其等之各者可為如參考圖2A描述之各自特徵之一實例。電路201亦繪示電晶體250‑b及250‑b與一節點275 (例如，記憶體胞元105‑a之一節點、一接地節點、一源電壓節點)之耦合或連接，及電晶體240‑b及245‑b與一節點275 (例如，記憶體胞元105‑b之一節點、一正電壓源節點、一汲極電壓節點)之耦合或連接。
電路201之實例繪示記憶體胞元105‑b之組件可如何分佈或分配於一第一部分290與一第二部分295之間之一實例，其可或可不電等效於記憶體胞元105‑a之對應組件之配置(例如，其中節點230‑b可在第一部分290與第二部分295之間共用或互連，其中節點235‑b可在第一部分290與第二部分295之間共用或互連)。在電路201之實例中，第一部分290之組件可(例如，至少部分)由一記憶體晶粒之一基板之一或多個部分形成，諸如一記憶體陣列110形成於其上之一晶片之矽或其他半導體基板。舉例而言，電晶體240-b及245-b (例如，p型電晶體、平面電晶體)之至少一通道部分可由此一基板之摻雜部分(例如，矽晶片之摻雜矽部分、摻雜單晶半導體、摻雜單晶矽)形成。在電路201之實例中，第二部分295之組件可(例如，完全)由形成於記憶體晶粒之基板上方之材料部分形成。舉例而言，電晶體250-b、255-b、260-b及265-b (例如，n型電晶體)之各者可由沈積於記憶體晶粒之基板上或上方之材料部分形成，諸如包含具有形成於基板上或上方之摻雜材料部分之通道部分(例如，作為摻雜半導體支柱、一摻雜多晶或複晶半導體、摻雜多晶矽)。因此，電路201繪示一實例，其中一記憶體胞元105之一些部分或組件(例如，至少一些第一部分290)可由一基板之至少一部分形成，且其中記憶體胞元105之一些部分或組件(例如，第二部分295)可形成於基板上方或上(例如，完全由沈積於基板上之材料形成)。
此外，電路201繪示實例，其中可使用一些基於基板之電晶體(例如，至少部分形成於一基板之摻雜部分上之平面電晶體、p型電晶體、支援一基板之一平面中之一通道之電晶體)及形成於一基板上方之一些電晶體(例如，薄膜電晶體、垂直電晶體、n型電晶體、沿朝向或來自一基板之一方向支援一通道之電晶體)來形成一記憶體胞元105之一儲存組件，此可促進可製造性或製造均勻性之一些態樣。然而，在一些實例中，根據所描述技術，可使用各自形成於一基板上方之電晶體來形成一記憶體胞元105或其儲存組件(例如，在無基於基板之電晶體之情況下形成之一記憶體胞元105或其儲存組件)，其可包含形成於一記憶體裝置100之電晶體之一或多個層級中之電晶體之各種配置。
圖3繪示根據如本文中揭示之實例之可支援薄膜電晶體隨機存取記憶體之一電晶體結構300之一實例。電晶體結構300繪示至少部分由一基板320之部分(例如，基板320之摻雜部分340)形成之一電晶體之一實例，且可繪示組態成一平面電晶體配置之一電晶體之特徵之一配置。基板320可為一半導體晶片之一部分，諸如一記憶體晶粒之矽晶片(例如，晶體矽、單晶矽)。出於闡釋性目的，可參考一座標系統310之一x方向、一y方向及一z方向描述電晶體結構300之態樣。在一些實例中，z方向可繪示垂直於基板320之一表面(例如，一xy平面中之一表面、其他材料可沈積於其上或上方之一表面)之一方向，且藉由其等在一xz平面中之各自橫截面繪示之結構之各者可在y方向上延伸一定距離(例如，長度)。
電晶體結構300繪示電耦合於一端子370‑a‑1與一端子370‑a‑2之間之一電晶體通道之一實例，其可包含基板320之一或多個摻雜部分340。在各種實例中，端子370‑a‑1或370‑a‑2之一者可被稱為一源極端子，且端子370‑a‑1或370‑a‑2之另一者可被稱為一汲極端子，其中此指定或命名可基於包含電晶體結構300之一電路之一組態或相對偏壓。一電晶體之通道可包含或指代電晶體結構之一或多個部分，其等可操作以至少部分基於一閘極(例如，一閘極端子、一閘極部分350)之一電壓而打開或關閉一源極與汲極之間(例如，端子370‑a‑1與端子370‑a‑2之間)之一導電路徑。換言之，一電晶體結構之一通道部分可經組態以至少部分基於一閘極部分(諸如閘極部分350)之一電壓而啟動、撤銷啟動、變成導電或非導電。在電晶體結構300 (例如，一平面電晶體配置)之一些實例中，由基板320之一或多個摻雜部分340形成之通道部分可在一大致水平或平面內方向上(例如，沿x方向、在一xy平面內、在基板320之一表面內或平行該表面之一方向上)支援一導電路徑。
在一些實例中，閘極部分350可實體上藉由一閘極絕緣部分360與通道部分分離(例如，與基板320分離、與摻雜部分340之一或多者分離)。端子370之各者可與一各自摻雜部分340-a接觸或以其他方式與其(例如，電、實體上)耦合，且端子370及閘極部分350之各者可由一導電材料(諸如一金屬或金屬合金)或一多晶半導體(例如，多晶矽)形成。
在一些實例中，電晶體結構300可操作為一n型或n通道電晶體，其中將高於一臨限電壓之一相對正電壓(例如，相對於一源極端子，具有一正量值之一施加電壓，其大於一臨限電壓)施加至閘極部分350啟動通道部分或以其他方式啓用端子370‑a‑1與370‑a‑2之間之一導電路徑(例如，沿與基板320內之x方向大致對準之一方向)。在此等實例中，摻雜部分340‑a可係指具有n型摻雜或n型半導體之部分，且摻雜部分340‑b可係指具有p型摻雜或p型半導體之部分(例如，具有沿x方向或通道方向之一NPN組態之一通道部分)。
在一些實例中，電晶體結構300可操作為一p型或p通道電晶體，其中將高於一臨限電壓之一相對負電壓(例如，相對於一源極端子，具有一負量值之一施加電壓，其大於一臨限電壓)施加至閘極部分350啟動通道部分或以其他方式啓用端子370‑a‑1與370‑a‑2之間之一導電路徑。在此等實例中，摻雜部分340‑a可係指具有p型摻雜或p型半導體之部分，且摻雜部分340‑b可係指具有n型摻雜或n型半導體之部分(例如，具有沿x方向或通道方向之一PNP組態之一通道部分)。
在一些實例中，一記憶體胞元105可由各具有電晶體結構300之配置之一電晶體集合形成，其中電晶體之各者可具有由一基板320之各自摻雜部分340形成之一通道部分。然而，電晶體之此一配置可限制一基板上之記憶體胞元105之一密度，或可具有使電晶體互連以形成記憶體胞元105、記憶體胞元105之列、記憶體胞元105之行或其等之各種組合之有限靈活性，以及其他限制。
根據如本文中揭示之實例，一記憶體裝置100可包含記憶體胞元105，其等各具有形成於一基板320上方之一或多個層或層級中之一或多個電晶體，其等可包含或被稱為薄膜電晶體，或垂直電晶體，以及其他組態或術語。在各種實例中，此等電晶體(例如，薄膜電晶體、垂直電晶體、具有多晶通道部分之電晶體)可或可不與具有至少部分由一基板320形成之一或多個部分之電晶體(例如，具有晶體或單晶通道部分之電晶體)組合。
舉例而言，參考電路201，可根據電晶體結構300 (例如，呈一平面電晶體配置，在平行於xy平面之一方向上支援一通道，具有晶體或單晶通道部分之電晶體)形成一第一部分290之電晶體240-b及245-b (例如，p型電晶體、一第一類型之電晶體)，且可根據本文中針對在一基板上方形成電晶體(例如，薄膜電晶體、垂直電晶體、具有多晶通道部分之電晶體、沿z方向形成在電晶體結構300上方之電晶體、在一z方向上支援一通道之電晶體、形成為在xy平面中具有與記憶體胞元105之一或多個電晶體結構300在xy平面中之一橫截面重疊或重合之一橫截面之一記憶體胞元105之電晶體或電晶體集合)描述之一或多個技術形成一第二部分295之電晶體250-b、255-b、260-b及265-b (例如，n型電晶體、一第二類型之電晶體)。在其他實例中，根據所描述技術之一記憶體胞元105可省略具有電晶體結構300之配置之電晶體，且可包含完全由沈積於一基板320上方或上之材料部分形成之電晶體，其可包含電晶體之一或多個層或層級(例如，沿一高度尺寸)。舉例而言，參考電路201，可根據本文中針對在一基板上方形成電晶體描述之一或多個技術形成至少一些(若非各)電晶體240‑a、245‑a、250‑a、255‑a、260‑a及265‑a。
圖4A至圖4F提供根據如本文中揭示之實例之可支援薄膜隨機存取記憶體之一記憶體結構400之圖解。出於闡釋性目的，可參考一座標系統401之一x方向、一y方向及一z方向描述記憶體結構400之態樣(例如，如在圖4B至圖4F中)。在一些實例中，z方向可繪示垂直於一基板之一表面(例如，一xy平面中之一表面、其他材料可沈積於其上或上方之一表面)之一方向，且圖4B至圖4F中藉由其等在一xy平面中之各自橫截面繪示之相關結構之各者可在z方向(例如，一垂直方向)上延伸一定距離(例如，一高度、相對於一基板之一尺寸)。在一些實例中，x方向可與(例如，記憶體胞元105之一列之)一列方向對準或被稱為列方向，且y方向可與(例如，記憶體胞元之一行之)一行方向對準或被稱為行方向。
記憶體結構400可繪示用於實施記憶體胞元105之一陣列之各自第二部分295之一實例，其可由沈積於一基板上或上方之材料部分形成(例如，完全由其形成)，諸如形成於參考圖3描述之基板320上方之材料部分。儘管為了繪示清楚起見自圖4A至圖4F之一或多者省略某些元件符號，然參考各自與一各自字線120 (例如，WL0至WL3)耦合之列及各自與一各自對之一位元線130及一位元線135耦合之行(例如，與BL0及BL0#相關聯之一第一行、與BL1及BL#相關聯之一第二行)描述記憶體胞元105之相關聯陣列之特徵，且各記憶體胞元105可包含與節點230及235 (例如，分別為A節點及B節點)耦合之電晶體260、250、255及265 (例如，分別為T1、T2、T3及T4電晶體)。圖4A至圖4F之特徵之各者可為如參考圖1、圖2A或圖2B描述之各自特徵或其部分之實例。記憶體胞元105之各者亦可與一各自第一部分290相關聯，其自圖4A至圖4F之各者省略但可包含於各種組態中以支援一記憶體陣列110中之記憶體結構400之功能性。
圖4A展示記憶體結構400之一電路示意圖，包含記憶體胞元105之四列(例如，各自與字線WL0至WL3之一者耦合、可由其存取或以其他方式與其相關聯)及記憶體胞元105之兩行(例如，各自與該對位元線BL0及BL0#或該對位元線BL1及BL1#耦合、可由其存取或以其他方式與其相關聯)之一實例配置。然而，應理解，所描述技術及結構可應用於任何數量之一或多個列，或任何數量之一或多個行，或其等之各種組合。
圖4B展示在x方向(例如，一列方向)及y方向(例如，一行方向)上配置之記憶體結構400之支柱405之一配置，其中支柱405之各者可在z方向上延伸(例如，根據一支柱高度，其可大於支柱405在x方向或y方向之任一者或兩者上之範圍)。在一些實例中，支柱405之各者可被稱為一薄膜電晶體(TFT)支柱或其他結構。儘管支柱405被繪示成具有一方形橫截面(例如，在xy平面中)，然支柱405可形成為具有其他橫截面形狀，諸如矩形、圓形、卵形及其他形狀。
記憶體結構400包含可操作支柱405‑a，其等之各者可操作以支援一電晶體之一通道之至少一部分(例如，沿z方向對準之一通道或可操作導電路徑，至少部分基於一各自閘極部分、閘極端子或閘極導體之一電壓而支援源極與汲極端子之間之一電耦合或導電路徑)。可操作支柱405‑a之各者可包含一或多個摻雜半導體部分。舉例而言，為支援一n型電晶體，一可操作支柱405‑a可包含至少一p型半導體部分，或可包含一n型半導體、一p型半導體及一n型半導體之一堆疊(例如，在z方向上) (例如，呈z方向上之一NPN配置)，以及其他組成材料或配置。為支援一p型電晶體，一可操作支柱405‑a可包含至少一n型半導體部分，或可包含一p型半導體、一n型半導體及一p型半導體之一堆疊(例如，在z方向上) (例如，呈z方向上之一PNP配置)，以及其他組成材料或配置。在一些實例中，如本文中描述之一支柱(例如，一支柱405)可包含一或多個電極或電極部分，諸如在支柱之一個或兩個端部(例如，一頂端、一底端或兩者)處之一電極。
記憶體結構400亦可包含虛設支柱405‑b (例如，無法操作支柱)，其等之各者可能無法操作以支援一電晶體通道。舉例而言，虛設支柱405‑b可經組態而未藉由記憶體結構400之任何閘極部分、閘極端子或閘極導體啟動。在一些實例中，可包含虛設支柱405‑b以促進可製造性，諸如利用某些製造技術或組態，或跨支柱405之分佈提供材料或處理均勻性，以及其他原因。在一些實例中，可自記憶體結構400省略虛設支柱405‑b，使得記憶體結構400之全部支柱405可為可操作支柱405‑a。
支柱405之各者可與相對於基板之一高度或一高度尺寸(例如，z方向上之一下範圍、z方向上之一上範圍、z方向上之一跨度)相關聯，其可被定義為平衡記憶體陣列之各種效能準則之部分。在一些實例中，虛設支柱405‑b之z方向上之一高度尺寸或範圍可與可操作支柱405‑a之z方向上之一高度尺寸或範圍相同或至少部分重疊。舉例而言，可操作支柱405‑a之各者及虛設支柱405‑b之各者可具有相對於基板之一共同高度尺寸(例如，一共同上範圍、一共同下範圍或兩者)。在一些實例中，支柱405之一或多者(例如，可操作支柱405‑a之一或多者、虛設支柱405‑b之一或多者)可具有與其他支柱405不同(例如，與其他可操作支柱405‑a不同、與其他虛設支柱405‑b不同)之一高度或一高度尺寸。
可根據各種技術形成支柱405。在一些實例中，摻雜半導體材料之一或多個層或層堆疊可沈積於一基板上或上方，且定位於各自支柱405之間(例如，沿x方向、沿y方向)之沈積層之部分可經蝕除或開槽以形成支柱405，在此情況中可操作支柱405‑a及虛設支柱405‑b可由相同材料或材料組合(例如，由一相同層或層堆疊)形成。在一些實例中，此等層可包含一或多個電極層，諸如一摻雜半導體材料層堆疊上方之一電極層、一摻雜半導體材料層堆疊下方之一電極層或兩者，且此等電極層可或可不與支柱形成程序一起被蝕刻或開槽。額外地或替代地，在一些實例中，孔或溝槽可經蝕刻穿過一材料(例如，在z方向上、穿過一介電材料、穿過一閘極介電材料)且用於支柱405之材料(例如，一或多個摻雜半導體材料、一或多個電極材料)可沈積於蝕刻孔或溝槽中。在支柱材料沈積於孔、溝槽或其他凹部中之實例中，可操作支柱405‑a及虛設支柱405‑b可或可不由一相同材料或材料組合形成。
支柱405可根據對應於各自記憶體胞元105或其組件之各種集合進行分組或組態。舉例而言，一集合410可包含對應於一記憶體胞元105之支柱405之一集合(例如，對應於記憶體結構400之一第一列及第一行之一記憶體胞元105之集合410‑a、對應於第一列及一第二行之一記憶體胞元105之一集合410‑b、對應於一第二列及第二行之一記憶體胞元105之一集合410‑c)。在各種實例中，一集合410可或可不包含或指代集合410之一闡釋性邊界內之虛設支柱405‑b。在一些實例中，一集合410可對應於支援儲存一個資訊位元或多於一個資訊位元(例如，在一多位階胞元中)之一組或一定數量之支柱(例如，可操作支柱405‑a)。
一集合410或一相關聯記憶體胞元105可與一橫截面積(例如，x方向及y方向上之一跨度或範圍、一xy平面中之一跨度或範圍)或間距(例如，沿x方向之重複距離、沿y方向之重複距離)相關聯。在記憶體結構400與相關聯記憶體胞元105之各者之各自第一部分290耦合(例如，其中記憶體結構400構建於包含第一部分290之至少一部分(諸如T5及T6電晶體)之一基板320上或上方)之實例中，各記憶體胞元105之各自第一部分290可具有與記憶體胞元105之集合410之一橫截面相同或重疊之一橫截面(例如，在xy平面中，如沿z方向觀察)。在一些實例中，(例如，構建於一基板320上或以其他方式與其相關聯之)第一部分290之間距(例如，在x方向上、在y方向上或兩者)可與集合410之間距相同。
在一些實例中，對應於一記憶體胞元105之複數個集合415之各者(例如，作為一集合410之各自子集)可與記憶體胞元105之一各自電晶體相關聯。舉例而言，一集合415‑a‑1可對應於一記憶體胞元105之一第一電晶體(例如，一T1電晶體、一電晶體260)，一集合415‑a‑2可對應於記憶體胞元105之一第二電晶體(例如，一T2電晶體、一電晶體250)，一集合415‑a‑3可對應於記憶體胞元105之一第三電晶體(例如，一T3電晶體、一電晶體255)，且一集合415‑a‑4可對應於記憶體胞元105之一第四電晶體(例如，一T4電晶體、一電晶體265)。一集合415之各可操作支柱405‑a可形成對應電晶體之一通道之至少一部分。
一集合415可包含任何數量之一或多個支柱405 (例如，一或多個可操作支柱405‑a)，且一記憶體胞元105之不同電晶體可包含相同或不同數量或配置之支柱。在記憶體結構400之實例中，各集合415包含配置成一2×2圖案之四個支柱405。然而，一集合415可包含不同配置之支柱405 (例如，在x方向及y方向上，諸如4×1配置、1×4配置)或不同數量之支柱(例如，一個支柱、兩個支柱、八個支柱等等)。在一些實例中，具有一相同、對稱或以其他方式相關電氣特性或組態之一記憶體胞元105之電晶體可具有類似組態集合415。舉例而言，對應於T1及T4電晶體(例如，經組態或可操作為胞元選擇組件)之集合415‑a‑1及415‑a‑4可具有一共同數量或組態之可操作支柱405‑a。此外，對應於T2及T3電晶體(例如，經組態為或可操作為電晶體之一交叉耦合對)之集合415‑a‑2及415‑a‑3可具有一共同數量或組態之可操作支柱405‑a，其可與集合415‑a‑1及415‑a‑4之一定量之可操作支柱405‑a相同或不同。
在一些實例中，可針對特定特性(諸如一特定電晶體或電晶體集合之一相關聯驅動強度(例如，驅動電流)、阻抗、啟動臨限值或洩露特性)定義或選取支柱405 (例如，可操作支柱405‑a)之數量或組態。在一些實例中，一集合415之多個可操作支柱405‑a可被描述為或組態為一記憶體胞元105 (例如，對應於各自集合415)之一共同電晶體或電晶體組件之平行實體結構(例如，平行通道)。在一些實例中，一集合415之各可操作支柱405‑a可被描述為或組態為單一電晶體之一組件，使得一對應記憶體胞元105可被描述為或組態為具有呈一平行配置之多個電晶體(例如，具有各自與一單一可操作支柱405‑a相關聯之呈一電平行配置之多個T1電晶體，具有各自與一單一可操作支柱405‑a相關聯之呈一電平行配置之多個T2電晶體等等)。
圖4C展示記憶體結構400之可操作支柱405‑a之互連之一實例。舉例而言，記憶體結構400包含可在各記憶體胞元105之T1電晶體之可操作支柱405‑a與T2電晶體之可操作支柱405‑a之間提供互連(例如，在y方向上、沿一行方向)的導體420‑a，及可在各記憶體胞元105之T3電晶體之可操作支柱405‑a與T4電晶體之可操作支柱405‑a之間提供互連的導體420‑b。在一些實例中，一導體420‑a可為一節點230 (例如，一A節點)之至少一部分或與其之耦合件提供一材料，且一導體420‑b可為一節點235 (例如，一B節點)之至少一部分或與其之耦合件提供一材料。在一些實例中，導體420可形成於支柱405 (例如，較接近一基板)下方且與支柱405接觸(例如，電接觸、實體接觸)，且可由一金屬或金屬合金(例如，銅、鎢、金、銀、錫、鋁或其合金)形成。
圖4C亦繪示記憶體胞元105之各者之各自電晶體之一配置或一圖案之實例。舉例而言，沿記憶體胞元105之一列(例如，在x方向上)，一電晶體配置可具有一標準重複(例如，[T1,T4]、[T1,T4]等等、[T2,T3]、[T2,T3]等等，根據記憶體胞元105沿x方向之一間距)，而沿記憶體胞元105之一行(例如，沿y方向)，一電晶體配置可具有一鏡像或交換重複(例如，[T1,T2]、[T2,T1]、[T1,T2]、[T2,T1]等等、[T4,T3]、[T3,T4]、[T4,T3]、[T3,T4]等等，根據記憶體胞元105沿y方向之一間距)，其可促進記憶體結構400之特定佈線或互連方案。
圖4D展示使記憶體結構400之可操作支柱405‑a與導體425相關聯之一實例，導體425之至少一部分可與(例如，指代、繪示、可操作為)可操作支柱405‑a之一或多者之閘極或閘極端子相關聯。舉例而言，導體425可經組態以啟動或撤銷啟動一或多個可操作支柱405‑a (例如，一或多個電晶體)之一通道(例如，一垂直通道、一垂直導電路徑、沿z方向之一通道)，或可經組態以控制一或多個可操作支柱405‑a之一導電路徑(例如，至少部分基於導體425之一電壓)，以及其他術語或功能性。
記憶體結構400可包含導體425‑a，其可為一字線120 (例如，字線WL至WL3之一者)之一實例，可包含為字線120之至少一部分，或可以其他方式與字線120耦合。舉例而言，導體425‑a可與用於選擇或啟動記憶體胞元105之一列之一列控制器耦合。導體425‑a可與T1及T4電晶體(例如，胞元選擇組件)之各自閘極、閘極部分或閘極端子之至少一部分耦合或可操作為其等之至少一部分。
記憶體結構400可包含可與T2電晶體之各自閘極、閘極部分或閘極端子之至少一部分耦合或可操作為其等之至少一部分的導體425‑b及可與T3電晶體之各自閘極、閘極部分或閘極端子之至少一部分耦合或可操作為其等之至少一部分的導體425‑c。在一些實例中，一導體425‑b可為一節點235 (例如，一B節點)之至少一部分或與其之耦合件提供一材料。在一些實例中，導體425‑b可包含一可存取襯墊(例如，在支柱405之行之間，可沿z方向存取)，其可支援與(例如，記憶體結構400之一不同層或層級、穿過沿z方向之一或多個通孔之)一對應導體420‑b或(例如，各自第一部分290之)一或多個基於基板之電晶體或其等之一組合之互連。在一些實例中，一導體425‑c可為一節點230 (例如，一A節點)之至少一部分或與其之耦合件提供一材料。在一些實例中，導體425‑c可包含一可存取襯墊(例如，在支柱405之行之間，可沿z方向存取)，其可支援與(例如，記憶體結構400之一不同層或層級、穿過沿z方向之一或多個通孔之)一對應導體420‑a或(例如，各自第一部分290之)一或多個基於基板之電晶體或其等之一組合之互連。
儘管出於闡釋性及相關聯目的而將導體425展示於支柱405上方，然導體425可經組態為定位於可操作支柱405‑a旁邊之導體或可與其等耦合以用於啟動對應通道部分，以及其他替代實例。舉例而言，導體425可與具有z方向上之範圍(例如，一高度尺寸)之金屬導體耦合或可包含該等金屬導體，該等範圍在z方向上之可操作支柱405‑a之範圍內或至少部分與其重疊。此等金屬導體可藉由與導體425及可操作支柱405‑a之部分接觸之一閘極介電質與可操作支柱405‑a分離(在x方向上、在y方向上、在x方向及y方向上、在一徑向方向上)。在一些實例中，導體425可定位於支柱405旁邊(例如，作為一橫向閘極，作為一旁通閘極，作為一支柱405之任一側上之一對閘極導體)，包含沿x方向延伸於支柱405之間且藉由一閘極介電質在y方向上與可操作支柱405-a分離之導體。在一些實例中，導體425可包含(例如，部分、完全)環繞可操作支柱405-a (例如，作為一環繞式閘極、作為一圓周閘極、作為一全環繞閘極)之至少一部分，其中至少可操作支柱405-a可用與支柱405-a及導體425接觸之一圓周閘極介電質纏繞(例如，部分纏繞、完全纏繞)。導體425可由一金屬或金屬合金(例如，銅、鎢、金、銀、錫、鋁或其合金)形成。
圖4E展示記憶體結構400之可操作支柱405‑a之互連之進一步實例。舉例而言，記憶體結構400可包含導體430，其可提供一些集合415 (例如，對應於T2及T3電晶體之集合415)之可操作支柱405‑a與一電壓源(例如，一接地(GND)電壓源、一電壓源280)之互連。在一些實例中，導體430可形成於支柱405上方且與支柱405接觸(例如，電接觸、實體接觸) (例如，在支柱405之一相對端部上、在z方向上、自導體420及425)。在一些實例中，一導體430或其某一部分可為一或多個記憶體胞元105之一節點285 (例如，一接地電壓供應節點)之一實例。
此外，記憶體結構400可包含導體435，其可提供一些集合415 (例如，對應於T2及T3電晶體之集合415)之可操作支柱405‑a與位元線之互連。在一些實例中，導體435‑a可提供與沿y方向相鄰或鄰近之T1電晶體之一位元線130之一共同耦合。在一些實例中，一導體435‑a或其某一部分可為如參考圖2A描述之一存取節點220‑a之一實例。在一些實例中，導體435‑b可提供與沿y方向相鄰或鄰近之T4電晶體之一位元線135之一共同耦合。在一些實例中，一導體435‑b或其某一部分可為如參考圖2A描述之一存取節點225‑a之一實例。在一些實例中，導體435可形成於支柱405上方且與支柱405接觸(例如，電接觸、實體接觸) (例如，在支柱405之一相對端部上、在z方向上、自導體420或425)。
導體430及435可由一金屬或金屬合金(例如，銅、鎢、金、銀、錫、鋁或其合金)形成。在一些實例中，諸如在一導電材料層沈積於一記憶體晶粒之一表面上方且經蝕刻以將各自導體430及435與經沈積導電材料隔離時，或在遮蔽導體430與435之間之區域且導電材料沈積於遮罩之間以形成各自導體430及450時，導體430及435可形成於一記憶體晶粒之一共同層或層級上。在其他實例中，導體430及435可形成於一記憶體晶粒之不同層或層級上(例如，在不同電晶體之支柱405與不同高度尺寸相關聯時)。
圖4F展示用於記憶體結構400之互連之進一步實例。舉例而言，記憶體結構400可包含可為一位元線130之一部分或以其他方式對應於位元線130的位元線導體440，及可為一位元線135之一部分或以其他方式對應於位元線135的位元線導體445。此外，記憶體結構400可包含可與一電壓源270 (例如，一汲極電壓)耦合的電壓源導體450及可與一電壓源280 (例如，一接地電壓、一源電壓)耦合的電壓源導體455。
導體440、445、450及455可由一金屬或金屬合金(例如，銅、鎢、金、銀、錫、鋁或其合金)形成，且定位於導體430及435上方(例如，如藉由一中介介電層分離)。在一些實例中，諸如在一導電材料層沈積於一記憶體晶粒之一表面上方且經蝕刻以將各自導體440、445、450及455與沈積導電材料隔離時，或在遮蔽導體440、445、450與455之間之區域，且導電材料沈積於遮罩之間以形成各自導體440、445、450及455時，導體440、445、450及455可形成於一記憶體晶粒之一共同層或層級上。在其他實例中，導體440、445、450及455可形成於一記憶體晶粒之不同層或層級上。
導體440、445、450及455可藉由一或多個通孔460與位於各自導體下方(例如，在z方向上較低)之記憶體結構400之部分互連。舉例而言，通孔460可用於使位元線導體440與導體435‑a互連，使位元線導體445與導體435‑b互連，使電壓源導體450與(例如，一基板320之、記憶體結構400下方、與一電壓源270之一互連件)一汲極電壓互連件互連，使電壓源導體455與導體430互連，或其等之各種組合。在一些實例中，使一電壓源導體450與一記憶體胞元105之一第一部分290或其某一部分互連之一通孔460可為一節點275之一實例。
圖5A至圖5E提供根據如本文中揭示之實例之可支援薄膜隨機存取記憶體之一記憶體結構500之圖解。出於闡釋性目的，可參考一座標系統501之一x方向、一y方向及一z方向描述記憶體結構500之態樣(例如，如在圖4B至圖4F中)。在一些實例中，z方向可繪示垂直於一基板之一表面(例如，一xy平面中之一表面、其他材料可沈積於其上或上方之一表面)之一方向。在一些實例中，x方向可與(例如，記憶體胞元105之一列之)一列方向對準或被稱為列方向，且y方向可與(例如，記憶體胞元之一行之)一行方向對準或被稱為行方向。
在一些實例中，記憶體結構500可包含或係參考圖4A至圖4F描述之記憶體結構400之一或多個態樣之一實例(例如，一記憶體胞元105之一第二部分295)。舉例而言，記憶體結構500可繪示與參考圖4A至圖4F描述之記憶體胞元105之一者(例如，一單一記憶體胞元105)相關聯之結構之實例或態樣，其可形成於一基板320上方或記憶體胞元105之一第一部分290上方(未展示)。記憶體結構500繪示意欲電隔離之某些組件之間之實體間距或間隔，但此等空間或間隔可包含為了繪示清楚省略之一或多種材料(諸如一介電材料)或被其等佔用。
圖5A及圖5B分別提供記憶體結構500之一俯視及仰視等角視圖。視圖之各者繪示可包含於記憶體結構500之記憶體胞元105之一集合410中之支柱405之一陣列。如圖5A及圖5B中識別，記憶體結構包含(例如，一T1電晶體之)一集合415‑b‑1、(例如，一T2電晶體之)一集合415‑b‑2、(例如，一T3電晶體之)一集合415‑b‑3及(例如，T4電晶體之)一集合415‑b‑4之可操作支柱405‑a。記憶體結構500之其他支柱405可為虛設支柱。
如圖5A及圖5B中進一步識別，記憶體結構500可包含經組態以啟動可操作支柱405‑a之通道部分(例如，垂直通道)之各種導體425，其等可為參考圖4D描述之導體425之實例。舉例而言，記憶體結構500包含導體425‑a‑1至425‑a‑4，其等可為一字線120之一部分或以其他方式與字線120耦合以用於啟動或選擇記憶體胞元105，且可操作以啟動集合415‑b‑1及415‑b‑4之支柱405之通道部分。記憶體結構500亦包含可操作以啟動集合415‑b‑2之支柱405之通道部分的導體425‑b‑1，及可操作以啟動集合415‑b‑3之支柱405之通道部分的導體425‑c‑1。導體425‑a‑1至425‑a‑1、425‑b‑1及425‑c‑1之各者或其部分可為一橫向或旁通閘極導體(例如，經過支柱405或在支柱405之間且沿x方向延伸)之一實例，且可具有在支柱405之高度尺寸內或以其他方式與其重疊之一高度尺寸(例如，z方向上之範圍)。
圖5C及圖5D分別提供記憶體結構500之一俯視及仰視等角視圖。圖5C及圖5D之視圖繪示添加一導體430‑a (例如，一節點285、一接地節點、一源極節點之一實例)、一導體435‑a‑1 (例如，一存取節點220之一實例)、一導體435‑b‑1 (例如，一存取節點225之一實例)、一導體420‑a‑1及一導體420‑b‑1之實例。視圖亦展示導體420‑a‑1與導體425‑c‑1之間之一互連件510，其中互連件510、導體420‑a‑1或導體425‑c‑1或其之一部分或其等之一組合可為一節點230之一實例。視圖亦展示導體420‑b‑1與導體425‑b‑1之間之一互連件515，其中互連件515、導體420‑b‑1或導體425‑b‑1或其之一部分或其等之一組合可為一節點235之一實例。
圖5E提供記憶體結構500之一俯視等角視圖。圖5E之視圖繪示添加一導體440‑a‑1 (例如，與導體435‑a‑1耦合之一位元線130)、導體455‑a‑1及455‑a‑2 (例如，與導體430‑a耦合之接地電壓源導體)、一導體450‑a‑1 (例如，一汲極電壓源導體，其可與一或多個基於基板之電晶體(諸如一第一部分290之電晶體)耦合)及一導體445‑a (例如，與導體435‑b‑1耦合之一位元線135)之實例。
儘管記憶體結構500之實例繪示可支援包含薄膜結構(諸如垂直電晶體(例如，在沿z方向之垂直電晶體之一單一層級或層中))之一記憶體胞元105之結構之一實例，然可藉由各種其他組態支援本文中描述之技術，諸如所描述特徵之不同數量(例如，支柱405之不同數量、導體之不同數量)、所描述特徵之不同配置(例如，支柱之不同圖案或配置、具有不同組成材料之支柱、不同互連技術、不同路由技術)或所描述特徵之不同特性(例如，不同形狀、不同相對尺寸)，或其等之各種組合。
圖6A及圖6B提供根據如本文中揭示之實例之可支援薄膜隨機存取記憶體之一記憶體結構600之圖解。圖6A提供記憶體結構600之一第一對角線視圖，且圖6B提供記憶體結構600之一第二對角線視圖。出於闡釋性目的，可參考一座標系統601之一x方向、一y方向及一z方向描述記憶體結構600之態樣。在一些實例中，z方向可繪示垂直於一基板之一表面(例如，一xy平面中之一表面、其他材料可沈積於其上或上方之一表面)之一方向。在一些實例中，x方向可與(例如，記憶體胞元105之一列之)一列方向對準或被稱為列方向，且y方向可與(例如，記憶體胞元之一行之)一行方向對準或被稱為行方向。記憶體結構600之圖解包含意欲電隔離之某些組件之間之實體間距或間隔，但此等空間或間隔可包含為了繪示清楚省略之一或多種材料(諸如一介電材料)或被其等佔用。
在一些實例中，記憶體結構600可包含或為一記憶體胞元105之一第二部分295之一或多個態樣之一實例，其可形成於一基板320上方或記憶體胞元105之一第一部分290上方(未展示)。舉例而言，記憶體結構600可與一橫截面積(例如，x方向及y方向上之一跨度或範圍、一xy平面中之一跨度或範圍)或一間距(例如，記憶體胞元105之一陣列沿x方向之重複距離、記憶體胞元105之一陣列沿y方向之重複距離)相關聯。在記憶體結構600與相關聯記憶體胞元105之一第一部分290耦合之實例中，各記憶體胞元105之各自第一部分290可具有與記憶體結構600之一橫截面相同或重疊之一橫截面(例如，如沿z方向觀看，在一xy平面中)。在一些實例中，記憶體胞元105之一陣列中之第一部分290之間距(例如，沿x方向、沿y方向或該兩者)可與記憶體結構600之間距相同。為支援記憶體胞元105之一陣列，記憶體結構600之一或多個態樣可沿x方向重複或延伸以支援記憶體胞元105之一列，且記憶體結構600之一或多個態樣可沿y方向重複或延伸以支援記憶體胞元之一行。
記憶體結構600包含一字線導體605 (例如，一字線120之一部分，其可沿一列方向自一個記憶體胞元105延伸至另一記憶體胞元105)，其可操作以啟動或選擇部分由記憶體結構600繪示之記憶體胞元105。舉例而言，啟動與記憶體結構600相關聯之記憶體胞元105可提供對表示一節點230之一或多個結構(例如，節點導體630或其部分、一A節點)或表示一節點235之一或多個結構(例如，節點導體635或其部分、一B節點)或該兩者之存取。可經由位元線導體610 (例如，一位元線130之一部分，其沿一行方向自一個記憶體胞元105延伸至另一記憶體胞元105)存取節點導體630，且可經由位元線導體615 (例如，一位元線135之一部分，其可沿一行方向自一個記憶體胞元105延伸至另一記憶體胞元105)存取節點導體635。節點導體630及節點導體635或其各自部分可沿z方向(例如，向下)延伸朝向一基板320，或可與以其他方式沿z方向延伸之一導體耦合，其可為記憶體胞元105之一第一部分290提供對節點230及節點235之存取(例如，用於與一或多個基於基板之電晶體、一或多個平面電晶體、T5及T6電晶體耦合)。舉例而言，節點導體630、節點導體635或該兩者可與一端子370耦合，與一基板320之一摻雜部分340‑a耦合，或與一閘極部分350耦合，或其等之各種組合。
記憶體結構600可包含一電晶體260‑b (例如，一T1電晶體)，其包含至少部分由支柱620‑a‑1形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分625‑a‑1 (例如，字線導體605之一部分或區、具有在支柱620‑a‑1之一高度尺寸內或與其重疊之一高度尺寸之一閘極導體)。記憶體結構600亦可包含一電晶體250‑b (例如，一T2電晶體)，其包含至少部分由支柱620‑a‑2形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分625‑a‑2 (例如，節點導體635之一部分或區、節點導體635之一導體637之或與節點導體635耦合且沿x方向延伸之一部分或區、具有在支柱620‑a‑2之一高度尺寸內或與其重疊之一高度尺寸之一閘極導體)。電晶體260‑b可經由一導體631 (例如，與支柱620‑a‑1之一底端實體或電接觸且與支柱620‑a‑2之一頂端實體或電接觸之一導體、在與支柱620‑a‑1及支柱620‑a‑2相關聯之層或層級之間之一層或層級之一導體、一電極)與電晶體250‑b耦合，導體631可與節點導體630耦合或可為節點導體630之一部分。電晶體250‑b可經由一導體640‑a‑1與一電壓源280耦合，導體640-a-1可為一節點285之一實例或以其他方式與節點285耦合，且其可沿一行方向自一個記憶體胞元105延伸至另一記憶體胞元105。
記憶體結構600亦可包含一電晶體255‑b (例如，一T3電晶體)，其包含至少部分由支柱620‑a‑3形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分625‑a‑3 (例如，節點導體630之一部分或區、與節點導體630耦合且沿x方向延伸之一導體632之一部分或區、具有在支柱620‑a‑3之一高度尺寸內或與其重疊之一高度尺寸之一閘極導體)。記憶體結構600亦可包含一電晶體265‑b (例如，一T4電晶體)，其包含至少部分由支柱620‑a‑4形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分625‑a‑4 (例如，字線導體605之一部分或區、具有在支柱620‑a‑4之一高度尺寸內或與其重疊之一高度尺寸之一閘極導體)。電晶體265‑b可經由一導體636 (例如，與支柱620‑a‑4之一底端接觸且與支柱620‑a‑3之一頂端接觸之一導體、在與支柱620‑a‑3及支柱620‑a‑4相關聯之層或層級之間之一層或層級之一導體、一電極)與電晶體255‑b耦合，導體636可與節點導體635耦合或可為節點導體635之一部分。電晶體255‑b可經由一導體640‑a‑2與一電壓源280耦合，導體640-a-2可為一節點285之一實例或以其他方式與節點285耦合，且其可沿一行方向自一個記憶體胞元105延伸至另一記憶體胞元105。
記憶體結構600繪示可支援具有薄膜電晶體之多個實體層或層級(例如，垂直電晶體之層或層級、一高度方向上之層或層級、沿z方向之層或層級)之一記憶體胞元105之結構之一實例，其可與基於基板或平面電晶體耦合以形成可操作以儲存一邏輯狀態之一電晶體集合。舉例而言，記憶體結構600包含具有相對於一基板之一第一高度尺寸之電晶體之一第一子集(例如，一層級603之電晶體260‑b及265‑b)及具有相對於基板(例如，不同於第二高度尺寸、低於電晶體260‑b及265‑b)之一第二高度尺寸之電晶體之一第二子集(例如，一層級602之電晶體250‑b及255‑b)。在各種實例中，各子集之絕對高度(例如，z方向上之長度或尺寸)可為相同的，或子集之絕對高度可為不同的，其可支援針對特定電氣特性調諧各自電晶體。在一些實例(例如，如繪示)中，一個層或層級之支柱620或各自電晶體之一xy平面中之一橫截面可與另一層(例如，定位於z方向上之一不同高度處)之支柱620或各自電晶體在xy平面中之一橫截面重合或以其他方式重疊。在其他實例中，一個層或層級之支柱620或各自電晶體在一xy平面中之一橫截面可能不與另一層之支柱620或各自電晶體在xy平面中之一橫截面重合或可以其他方式不與其重疊。
記憶體結構600之支柱620可包含各種材料或材料部分以支援如本文中描述之功能性。舉例而言，當電晶體250‑b、255‑b、260‑b及265‑b經組態為n型電晶體時，支柱620‑a之各者可包含至少一p型半導體部分，或可包含一n型半導體、一p型半導體及一n型半導體之一堆疊(例如，在z方向上) (例如，呈一垂直NPN配置)，以及其他組成材料或配置。可根據各種技術形成支柱620。在一些實例中，(例如，摻雜半導體材料之)一或多個層或層堆疊可沈積於一基板上或上方，且(例如，沿x方向、沿y方向)定位於各自支柱620之間之沈積層之部分可經蝕除或開槽以形成支柱620。額外地或替代地，在一些實例中，孔或溝槽可經蝕刻穿過一材料(例如，在z方向上、穿過一介電材料、穿過一閘極介電材料)且用於支柱620之材料可沈積於蝕刻孔或溝槽中。在各種實例中，支柱620之一或多者可包含在一摻雜半導體部分與實體或電接觸支柱620之另一組件之間(例如，沿z方向在支柱620之一或兩個端部處)之一電極或其他介接材料部分。
在一些實例中，相鄰電晶體之支柱620或其子組件可沿特定方向對準以支援或促進各種操作或互連。舉例而言，在可基於一共同字線(例如，字線導體605)操作電晶體260‑b及265‑b之通道部分之情況下，支柱620‑a‑1之至少一面及支柱620‑a‑4之一面(例如，指向一負y方向之各自面)可對準或重合(例如，共面)以促進與字線導體605之一共同或類似相對定位或分離(例如，跨一閘極介電質，未展示)。更一般而言，(例如，z方向上之支柱620之一共同層或層級、跨支柱620之不同層或層級之)支柱620可沿x方向(例如，一列方向)、沿y方向(例如，一行方向)或該兩者對準，此可促進各種製造操作(例如，開槽操作、蝕刻操作、沈積操作、對準操作)。
儘管記憶體結構600繪示各自具有一單一支柱620之電晶體，然所描述及繪示之技術可經修改以包含一給定電晶體之多個支柱620。此外，支柱620之不同層級或層之電晶體可包含各電晶體之相同數量之支柱620 (例如，操作支柱)或不同數量之支柱620。此外，支柱620之層級或層(例如，包含支柱620‑a‑1及620‑a‑4之一第一層級或層、包含支柱620‑a‑2及620‑a‑3之一第二層級或層)之一或多者可包含虛設支柱，其等可不經組態以藉由任何閘極導體啟動。在此等實例中，虛設支柱可或可不具有與層級或層中之其他支柱相同之一高度尺寸。
在一些實例中，與經組態成具有一單一層級之薄膜電晶體之記憶體結構相比，可組態以將基於基板之電晶體與多個層級之薄膜電晶體組合之一記憶體結構(諸如記憶體結構600)可支援增加之記憶體胞元密度。舉例而言，經組態成具有此等結構之一記憶體胞元可自一基板延伸一較大尺寸，或根據更多製造層級或層，其可提供更大分離距離(例如，用於介電質分離或其他電隔離)，諸如一相同層級或層之組件之間之間隔，或不同層級或層之組件之間之間隔，或該兩者。在一些實例中，此等組態可支援在(例如，一或多個基於基板之電晶體之一下層集合之)一記憶體胞元105之一間距或橫截面內具有相對較大特徵(諸如較大橫截面積(例如，在一xy平面中))之薄膜電晶體。此外，在一些實例(諸如記憶體結構600)中，基於基板之電晶體可經組態成具有一第一通道類型，且此等基於基板之電晶體上方之薄膜電晶體可經組態成具有一第二通道類型，此可利用已知或應用於一記憶體晶粒中之其他結構(例如，解碼器組件、多工器組件)之製造技術。
圖7A及圖7B提供根據如本文中揭示之實例之可支援薄膜隨機存取記憶體之一記憶體結構700之圖解。圖7A提供記憶體結構700之一第一對角線視圖，且圖7B提供記憶體結構700之一第二對角線視圖。出於闡釋性目的，可參考一座標系統701之一x方向、一y方向及一z方向描述記憶體結構700之態樣。在一些實例中，z方向可繪示垂直於一基板之一表面(例如，一xy平面中之一表面、其他材料可沈積於其上或上方之一表面)之一方向，其中在各種實例中，正z方向可指向一基板或正z方向可背離一基板。在一些實例中，x方向可與(例如，記憶體胞元105之一列之)一列方向對準或被稱為列方向，且y方向可與(例如，記憶體胞元之一行之)一行方向對準或被稱為行方向。記憶體結構700之圖解包含意欲電隔離之某些組件之間之實體間距或間隔，但此等空間或間隔可包含為了繪示清楚省略之一或多種材料(諸如一介電材料)或被其等佔用。
記憶體結構700繪示具有複數個電晶體之一記憶體胞元105之一實例，該複數個電晶體可形成於一基板(例如，無基於基板或平面電晶體)上方且經組態以儲存一或多個邏輯狀態。在記憶體結構700之實例中，此等電晶體可與z方向上或z方向上之以其他方式非重疊尺寸中之複數個層或層級(諸如層級702、層級703及層級704)相關聯(例如，包含於複數個層或層級中、形成於複數個層或層級內)。記憶體結構700可與一橫截面積(例如，x方向及y方向上之一跨度或範圍、一xy平面中之一跨度或範圍)或一間距(例如，記憶體胞元105之一陣列沿x方向之重複距離、記憶體胞元105之一陣列沿y方向之重複距離)相關聯。為支援記憶體胞元105之一陣列，記憶體結構700之一或多個態樣可沿x方向重複或延伸以支援記憶體胞元105之一列，且記憶體結構700之一或多個態樣可沿y方向重複或延伸以支援記憶體胞元之一行。在一些實例中，記憶體結構700之一或多個態樣可沿z方向重複，其可經實施以支援記憶體胞元105之一陣列之另一部分，或記憶體胞元105之另一(例如，分開之)陣列(例如，記憶體胞元105之另一層疊)。在此等實例中，在兩個或更多個層疊(例如，鄰近層疊)之間沿z方向之組件之相對定位可交換(例如，跨一xy平面鏡像對稱)，使得沿z方向鄰近之層疊可共用共同特徵，諸如共同位元線130或135，或共同電壓源導體，以及其他特徵。
記憶體結構700可包含一字線導體705 (例如，一字線120之一部分，其可沿一列方向自一個記憶體胞元105延伸至另一記憶體胞元105)，其可操作以啟動或選擇藉由記憶體結構700繪示之記憶體胞元105。舉例而言，啟動與記憶體結構700相關聯之記憶體胞元105可提供對表示一節點230之一或多個結構(例如，節點導體730或其部分、一A節點)或表示一節點235之一或多個結構(例如，節點導體735或其部分、一B節點)或該兩者之存取。可經由位元線導體710 (例如，一位元線130之一部分，其可沿一行方向自一個記憶體胞元105延伸至另一記憶體胞元105)存取節點導體730，且可經由位元線導體715 (例如，一位元線135之一部分，其可沿一行方向自一個記憶體胞元105延伸至另一記憶體胞元105)存取節點導體735。節點導體730及節點導體735或其一或多個各自部分可沿z方向(例如，朝向一基板、遠離一基板)延伸，或可與以其他方式沿z方向延伸之一或多個其他導體耦合，其可提供與記憶體結構700之不同層級之電晶體(例如，與一T2電晶體、一T3電晶體、一T5電晶體或一T6電晶體或其等之一組合，與一或多個通道部分或一或多個閘極部分或其等之各種組合)之各種耦合或互連。
記憶體結構700可包含一電晶體260‑c (例如，層級704之一T1電晶體)，其包含至少部分由支柱720‑a‑1形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分725‑a‑1 (例如，字線導體705之一部分或區、具有在支柱720‑a‑1之一高度尺寸內或與其重疊之一高度尺寸之一閘極導體)。記憶體結構700亦可包含一電晶體250‑c (例如，層級703之一T2電晶體)，其包含至少部分由支柱720‑a‑2形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分725‑a‑2 (例如，節點導體735之一部分或區、節點導體735之一導體736之或與節點導體735耦合且沿z方向延伸之一部分或區、具有與支柱720‑a‑2之一高度尺寸重疊之一高度尺寸之一閘極導體)。
電晶體260‑c可經由節點導體730 (例如，與支柱720‑a‑1之一底端實體或電接觸且與支柱720‑a‑2之一頂端實體或電接觸之一導體、在支柱720‑a‑1與720‑a‑2之間或在層級703與704之間之一層或層級之一導體、一電極)與電晶體250‑c耦合。電晶體250‑c可經由一導體740 (例如，與支柱720‑a‑2之一底端實體或電接觸，在層級703下方或以其他方式在層級703外部之一導體)與一電壓源280耦合，導體740可為一節點285之一實例或以其他方式與節點285耦合，且其可沿x方向(例如，一列方向)自一個記憶體胞元105延伸至另一記憶體胞元105。電晶體260‑c可與位元線導體710 (例如，與支柱720‑a‑1之一頂端實體或電接觸，在層級704上方或以其他方式在層級704外部之一導體)耦合。
記憶體結構700亦可包含一電晶體255‑c (例如，層級703之一T3電晶體)，其包含至少部分由支柱720‑a‑3形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分725‑a‑3 (例如，節點導體730之一部分或區、與節點導體730耦合且沿z方向延伸之一導體731之一部分或區、具有與支柱720‑a‑3之一高度尺寸重疊之一高度尺寸之一閘極導體)。記憶體結構700亦可包含一電晶體265‑c (例如，層級704之一T4電晶體)，其包含至少部分由支柱720‑a‑4形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分725‑a‑4 (例如，字線導體705之一部分或區、具有在支柱720‑a‑4之一高度尺寸內或與其重疊之一高度尺寸之一閘極導體)。
電晶體265‑c可經由節點導體735 (例如，與支柱720‑a‑4之一底端實體或電接觸且與支柱720‑a‑3之一頂端實體或電接觸之一導體、在支柱720‑a‑3與支柱720‑a‑4之間或在層級703與704之間之一層或層級之一導體、一電極)與電晶體255‑c耦合。電晶體255‑c可經由導體740 (例如，與支柱720‑a‑3之一底端實體或電接觸，在層級703下方或以其他方式在層級703外部之一導體)與一電壓源280耦合。電晶體265‑c可與位元線導體715 (例如，與支柱720‑a‑4之一頂端實體或電接觸，在層級704上方或以其他方式在層級704外部之一導體)耦合。
記憶體結構700亦可包含一電晶體240‑c (例如，層級702之一T5電晶體)，其包含至少部分由支柱720‑a‑5形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分725‑a‑5 (例如，節點導體735之一部分或區、與節點導體735耦合且沿z方向延伸之一導體738之一部分或區、具有與支柱720‑a‑5之一高度尺寸重疊之一高度尺寸之一閘極導體)。
電晶體240‑c可經由導體732、經由導體731或該兩者與電晶體250‑c及260‑c耦合，其等之任一者或兩者可與節點導體730耦合或可為節點導體730之一部分。導體732可被稱為與支柱720‑a‑5之一頂端接觸之一導體，或在支柱720‑a‑5與720‑a‑2之間或在層級702與703之間之一層或層級之一導體，或一電極。電晶體240‑c可經由導體750‑a‑1 (例如，與支柱720‑a‑5之一底端接觸，在層級702下方或以其他方式在層級702外部之一導體)與一電壓源270耦合，導體750-a-1可為一節點275之一實例或以其他方式與節點275耦合，且其可沿y方向(例如，一行方向)自一個記憶體胞元105延伸至另一記憶體胞元105。在記憶體結構700之實例中，支柱720‑a‑5可包含可由一金屬或金屬合金形成之一電極760‑a‑1或與其相關聯。在一些實例中，可省略電極760‑a‑1。
記憶體結構700亦可包含一電晶體245‑c (例如，層級702之一T6電晶體)，其包含至少部分由支柱720‑a‑6形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分725‑a‑6 (例如，節點導體730之一部分或區、與節點導體730耦合且沿z方向延伸之一導體733之一部分或區、具有與支柱720‑a‑6之一高度尺寸重疊之一高度尺寸之一閘極導體)。
電晶體245‑c可經由導體737、經由導體736或該兩者與電晶體255‑c及265‑c耦合，其等之任一者或兩者可與節點導體735耦合或可為節點導體735之一部分。導體737可被稱為與支柱720‑a‑6之一頂端接觸之一導體，或在支柱720‑a‑6與720‑a‑3之間或在層級702與703之間之一層或層級之一導體，或一電極。電晶體245‑c可經由導體750‑a‑2 (例如，與支柱720‑a‑6之一底端接觸，在層級702下方或以其他方式在層級702外部之一導體)與一電壓源270耦合，導體750-a-2可為一節點275之一實例或以其他方式與節點275耦合，且其可沿y方向(例如，一行方向)自一個記憶體胞元105延伸至另一記憶體胞元105。在記憶體結構700之實例中，支柱720‑a‑6可包含可由一金屬或金屬合金形成之一電極760‑a‑2或與其相關聯。在一些實例中，可省略電極760‑a‑2。
記憶體結構700繪示可支援具有薄膜電晶體之多個層或層級(例如，垂直電晶體之層或層級、一高度方向上之層或層級、沿z方向之層或層級)之一記憶體胞元105之結構之一實例。舉例而言，記憶體結構700包含與相對於一基板之一第一層級(例如，層級702)相關聯之一第一電晶體集合(例如，電晶體240‑c及245‑c)、與相對於基板之一第二層級(例如，層級703)相關聯之一第二電晶體集合(例如，電晶體250‑c及255‑c)及與相對於基板之一第三層級(例如，層級704)相關聯之一第三電晶體集合(例如，電晶體260‑c及265‑c)。一各自集合或層級之電晶體之各者可包含至少部分由在自基板之一方向上(例如，至少部分沿z方向)且在對應層級內(例如，在z方向上)延伸之一支柱720‑a形成之一通道部分。一各自集合之電晶體之各者亦可包含一閘極部分，該閘極部分實體上藉由一閘極介電質與通道部分分離，且至少部分由對應層級內之一導體或導體部分形成。
在一些實例中，一給定集合或層級之電晶體可與不同組態或功能性相關聯。舉例而言，在記憶體結構700中，第一集合之電晶體(例如，層級702之電晶體、具有一第一通道類型之電晶體之一第一交叉耦合對)可經組態用於至少部分基於一第一電壓源(例如，一電壓源270)而鎖存一邏輯狀態，第二集合之電晶體(例如，層級703之電晶體、具有一第二通道類型之電晶體之一第二交叉耦合對)可經組態用於至少部分基於一第二電壓源(例如，一電壓源280)而鎖存一邏輯狀態，且第三集合之電晶體(例如，層級704之電晶體、胞元選擇電晶體)可經組態用於存取記憶體結構700之記憶體胞元105 (例如，用於將節點導體730及節點導體735與一感測組件耦合)。在一些實例中，一給定集合或層級之電晶體可經組態成具有一相同通道類型。舉例而言，層級702之電晶體可經組態成具有一p型通道，層級703之電晶體可經組態成具有一n型通道，且層級704之電晶體可經組態成具有一n型通道。儘管記憶體結構700繪示其中電晶體250‑c及255‑c定位於電晶體之一中間層級中(例如，在包含電晶體240‑c及245‑c之一第一層級與包含電晶體260‑c及265‑c之一第二層級之間，沿一z方向)的一實例，然在其他實例中，電晶體240‑c及245‑c可定位於電晶體之一中間層級中(例如，在包含電晶體250‑c及255‑c之一第一層級與包含電晶體260‑c及265‑c之一第二層級之間)。換言之，在一些實例中，層級702及703之相對定位(例如，相對於層級704之順序)可交換(例如，反轉)。
在各種實例中，各集合或層級之絕對高度(例如，支柱720之長度或尺寸，在z方向上)可為相同的，或集合或層級之絕對高度可為不同的，其可支援針對特定電氣特性調諧各自電晶體。在一些實例(例如，如繪示)中，一個集合或層級之支柱720或各自電晶體在一xy平面中之一橫截面可與另一層(例如，定位於z方向上之一不同高度處)之支柱720或各自電晶體在xy平面中之一橫截面重合或以其他方式重疊(例如，在沿z方向觀看時)。在其他實例中，一個集合或層級之支柱720或各自電晶體在一xy平面中之一橫截面可能不與另一層之支柱720或各自電晶體在xy平面中之一橫截面重合或可以其他方式不與其重疊。
記憶體結構700之支柱720可包含各種材料或材料部分以支援如本文中描述之功能性。舉例而言，當電晶體250‑c、255‑c、260‑c及265‑c經組態為n型電晶體時，相關聯支柱720‑a之各者可包含至少一p型半導體部分，或可包含一n型半導體、一p型半導體及一n型半導體之一堆疊(例如，在z方向上) (例如，呈一垂直NPN配置)，以及其他組成材料或配置。當電晶體240‑c及245‑c經組態為p型電晶體時，相關聯支柱720‑a之各者可包含至少一n型半導體部分，或可包含一p型半導體、一n型半導體及一p型半導體之一堆疊(例如，在z方向上) (例如，呈一垂直PNP配置)，以及其他組成材料或配置。
可根據各種技術形成支柱720。在一些實例中，(例如，摻雜半導體材料之)一或多個層或層堆疊可沈積於一基板上或上方，且(例如，沿x方向、沿y方向)定位於各自支柱720之間之沈積層之部分可經蝕除或開槽以形成支柱720。額外地或替代地，在一些實例中，孔或溝槽可經蝕刻穿過一材料(例如，在z方向上、穿過一介電材料、穿過一閘極介電材料)且用於支柱720之材料可沈積於經蝕刻孔或溝槽中。在各種實例中，支柱720之一或多者可包含在一摻雜半導體部分與實體或電接觸支柱720之另一組件之間(例如，沿z方向在支柱720之一或兩個端部處)之一電極或其他介接材料部分。
在一些實例中，相鄰電晶體之支柱720或其子組件可沿特定方向對準以支援或促進各種操作或互連。舉例而言，在可基於一共同導體或共面導體(例如，導體736之閘極部分725‑a‑2及導體738之閘極部分725‑a‑5，其等可各為沿z方向延伸之節點導體735之一部分)操作電晶體240‑c及250‑c之通道部分之情況下，支柱720‑a‑2之至少一面及支柱720‑a‑5之一面(例如，指向一正y方向之各自面)可對準或重合(例如，共面)以促進與對應閘極部分之一共同或類似相對定位或分離(例如，跨一閘極介電質，未展示)。更一般而言，(例如，z方向上之支柱720之一共同層或層級、跨支柱720之不同層或層級之)支柱720可沿x方向(例如，一列方向)、沿y方向(例如，一行方向)或該兩者對準，此可促進各種製造操作(例如，開槽操作、蝕刻操作、沈積操作、對準操作)。
儘管記憶體結構700繪示各自具有一單一支柱720之電晶體，然所描述及繪示之技術可經修改以包含一給定電晶體之多個支柱720。此外，支柱720之不同層級或層之電晶體可包含各電晶體之相同數量之支柱720 (例如，操作支柱)或不同數量之支柱720。此外，支柱720之層級或層之一或多者可包含虛設支柱，其等可不經組態以藉由任何閘極導體啟動。在此等實例中，虛設支柱可或可不具有與層級或層中之其他支柱相同之一高度尺寸。
在一些實例中，(例如，完全)使用具有多個層級之薄膜電晶體之電晶體形成之一記憶體結構(諸如記憶體結構700)可支援增加之記憶體胞元密度、增加之設計靈活性或該兩者以及其他益處。舉例而言，經組態成具有此等結構之一記憶體胞元可自一基板延伸一較大尺寸，或根據更多製造層級或層，其可提供更大分離距離(例如，用於介電質分離或其他電隔離)，諸如一相同層級或層之組件之間之間隔，或不同層級或層之組件之間之間隔，或該兩者。此外，藉由自一記憶體胞元105省略基於基板之電晶體，記憶體結構(諸如記憶體結構700)可沿z方向(例如，在一相同基板上或上方)重複，從而為記憶體陣列設計及密度提供進一步靈活性。
圖8A及圖8B提供根據如本文中揭示之實例之可支援薄膜隨機存取記憶體之一記憶體結構800之圖解。圖8A提供記憶體結構800之一第一對角線視圖，且圖8B提供記憶體結構800之一第二對角線視圖。出於闡釋性目的，可參考一座標系統801之一x方向、一y方向及一z方向描述記憶體結構800之態樣。在一些實例中，z方向可繪示垂直於一基板之一表面(例如，一xy平面中之一表面、其他材料可沈積於其上或上方之一表面)之一方向，其中在各種實例中，正z方向可指向一基板或正z方向可背離一基板。在一些實例中，x方向可與(例如，記憶體胞元105之一列之)一列方向對準或被稱為列方向，且y方向可與(例如，記憶體胞元之一行之)一行方向對準或被稱為行方向。記憶體結構800之圖解包含意欲電隔離之某些組件之間之實體間距或間隔，但此等空間或間隔可包含為了繪示清楚省略之一或多種材料(諸如一介電材料)或被其等佔用。
記憶體結構800繪示具有複數個電晶體之一記憶體胞元105之一實例，該複數個電晶體可形成於一基板(例如，無基於基板或平面電晶體)上方且經組態以儲存一或多個邏輯狀態。在記憶體結構800之實例中，此等電晶體可與z方向上或z方向上之以其他方式重疊尺寸中之一共同層或層級相關聯(例如，包含於一共同層或層級中、形成於一共同層或層級內)。記憶體結構800可與一橫截面積(例如，x方向及y方向上之一跨度或範圍、一xy平面中之一跨度或範圍)或一間距(例如，記憶體胞元105之一陣列沿x方向之重複距離、記憶體胞元105之一陣列沿y方向之重複距離)相關聯。為支援記憶體胞元105之一陣列，記憶體結構800之一或多個態樣可沿x方向重複或延伸以支援記憶體胞元105之一列，且記憶體結構800之一或多個態樣可沿y方向重複或延伸以支援記憶體胞元之一行。在一些實例中，記憶體結構800之一或多個態樣可沿z方向重複，其可經實施以支援記憶體胞元105之一陣列之另一部分，或記憶體胞元105之另一(例如，分開之)陣列(例如，記憶體胞元105之另一層疊)。在此等實例中，在兩個或更多個層疊(例如，鄰近層疊)之間沿z方向之組件之相對定位可交換(例如，跨一xy平面鏡像對稱)，使得沿z方向鄰近之層疊可共用共同特徵(諸如共同位元線130或135)以及其他特徵。
記憶體結構800可包含一字線導體805 (例如，一字線120之一部分，其可沿一列方向自一個記憶體胞元105延伸至另一記憶體胞元105)，其可操作以啟動或選擇藉由記憶體結構800繪示之記憶體胞元105。舉例而言，啟動與記憶體結構800相關聯之記憶體胞元105可提供對表示一節點230之一或多個結構(例如，節點導體830或其部分、一A節點)或表示一節點235之一或多個結構(例如，節點導體835或其部分、一B節點)或該兩者之存取。可經由位元線導體810 (例如，一位元線130之一部分，其可沿一行方向自一個記憶體胞元105延伸至另一記憶體胞元105)存取節點導體830，且可經由位元線導體815 (例如，一位元線135之一部分，其可沿一行方向自一個記憶體胞元105延伸至另一記憶體胞元105)存取節點導體835。節點導體830及節點導體835或其一或多個各自部分可沿z方向(例如，朝向一基板、遠離一基板)延伸，或可與以其他方式沿z方向延伸之一或多個其他導體耦合，其可提供與記憶體結構800之一共同層級之電晶體(例如，與一T2電晶體、一T3電晶體、一T5電晶體或一T6電晶體之一或多個閘極部分或其等之各種組合)之各種耦合或互連。
記憶體結構800可包含一電晶體260‑d (例如，一T1電晶體)，其包含至少部分由支柱820‑a‑1形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分825‑a‑1 (例如，字線導體805之一部分或區、具有在支柱820‑a‑1之一高度尺寸內或與其重疊之一高度尺寸之一閘極導體)。閘極部分825‑a‑1可藉由一閘極絕緣體在y方向上與支柱820‑a‑1分離。
記憶體結構800亦可包含一電晶體250‑d (例如，一T2電晶體)，其包含至少部分由支柱820‑a‑2形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分825‑a‑2 (例如，節點導體835之一部分或區、節點導體835之一導體837之或經由一導體836與節點導體835耦合且沿y方向延伸之一部分或區、具有與支柱820‑a‑2之一高度尺寸重疊之一高度尺寸之一閘極導體)。閘極部分825‑a‑2可藉由一閘極絕緣體在x方向上與支柱820‑a‑2分離。
記憶體結構800亦可包含一電晶體240‑d (例如，一T5電晶體)，其包含至少部分由支柱820‑a‑5形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分825‑a‑5 (例如，節點導體835之一部分或區、經由導體836與節點導體835耦合且沿y方向延伸之導體837之一部分或區、具有與支柱820‑a‑5之一高度尺寸重疊之一高度尺寸之一閘極導體)。閘極部分825‑a‑5可藉由一閘極絕緣體在x方向上與支柱820‑a‑5分離。
在記憶體結構800之實例中，電晶體240‑d、250‑d及260‑d之各者可經由節點導體830 (例如，與支柱820‑a‑1、支柱820‑a‑2及支柱820‑a‑5之一底端實體或電接觸之一導體、一電極)彼此耦合。在一些實例中，支柱820‑a‑1、支柱820‑a‑2及支柱820‑a‑5之各者可沿一相同方向(例如，一正z方向)自節點導體830延伸，其可或可不包含自節點導體830之一共同表面(例如，一頂表面)延伸。
電晶體260‑d可與(例如，與支柱820‑a‑1之一頂端實體或電接觸之)位元線導體810耦合。電晶體250‑d可經由一導體840 (例如，與支柱820‑a‑2之一頂端實體或電接觸)與一電壓源280耦合，導體840可為一節點285之一實例或以其他方式與節點285耦合，且其可沿x方向(例如，一列方向)自一個記憶體胞元105延伸至另一記憶體胞元105。電晶體240‑d可經由一導體850 (例如，與支柱820‑a‑5之一頂端接觸)與一電壓源270耦合，導體850可為一節點275之一實例或以其他方式與節點275耦合，且其可沿y方向(例如，一行方向)自一個記憶體胞元105延伸至另一記憶體胞元105。
記憶體結構800亦可包含一電晶體265‑d (例如，一T4電晶體)，其包含至少部分由支柱820‑a‑4形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分825‑a‑4 (例如，字線導體805之一部分或區、具有在支柱820‑a‑4之一高度尺寸內或與其重疊之一高度尺寸之一閘極導體)。閘極部分825‑a‑4可藉由一閘極絕緣體在y方向上與支柱820‑a‑4分離。
記憶體結構800亦可包含一電晶體255‑d (例如，一T3電晶體)，其包含至少部分由支柱820‑a‑3形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分825‑a‑3 (例如，節點導體830之一部分或區、經由一導體831與節點導體830耦合且沿y方向延伸之一導體832之一部分或區、具有與支柱820‑a‑3之一高度尺寸重疊之一高度尺寸之一閘極導體)。閘極部分825‑a‑3可藉由一閘極絕緣體在x方向上與支柱820‑a‑3分離。
記憶體結構800亦可包含一電晶體245‑d (例如，一T6電晶體)，其包含至少部分由支柱820‑a‑6形成之一通道部分(例如，一垂直通道)，及可操作以啟動該通道部分之一閘極部分825‑a‑6 (例如，節點導體830之一部分或區、經由導體831與節點導體830耦合且沿y方向延伸之導體832之一部分或區、具有與支柱820‑a‑6之一高度尺寸重疊之一高度尺寸之一閘極導體)。閘極部分825‑a‑6可藉由一閘極絕緣體在x方向上與支柱820‑a‑6分離。
在記憶體結構800之實例中，電晶體245‑d、255‑d及265‑d之各者可經由節點導體835 (例如，與支柱820‑a‑3、支柱820‑a‑4及支柱820‑a‑6之一底端實體或電接觸之一導體、一電極)彼此耦合。在一些實例中，支柱820‑a‑3、支柱820‑a‑4及支柱820‑a‑6之各者可沿一相同方向(例如，一正z方向)自節點導體835延伸，其可或可不包含自節點導體835之一共同表面(例如，一頂表面)延伸。
電晶體265‑d可與(例如，與支柱820‑a‑4之一頂端實體或電接觸之)位元線導體815耦合。電晶體255‑d可經由(例如，與支柱820‑a‑3之一頂端實體或電接觸之)導體840與一電壓源280耦合。電晶體245‑d可經由(例如，與支柱820‑a‑5之一頂端接觸之)導體850與一電壓源270耦合。
記憶體結構800繪示可支援具有薄膜電晶體(例如，垂直電晶體)之一單一層或層級之一記憶體胞元105之結構之一實例，其中記憶體胞元105之電晶體之各者具有至少部分由沿z方向與記憶體胞元105之其他支柱820‑a之各者至少部分重疊之一支柱820‑a形成之一通道部分。電晶體之各者亦可包含一閘極部分，該閘極部分藉由一閘極介電質實體上與通道部分分離，且至少部分由對應層級或對應支柱高度內之一導體或導體部分形成。
在一些實例中，一給定列之電晶體(例如，電晶體之、支柱820‑a之、沿一列方向之電晶體結構)可與不同組態或功能性相關聯。舉例而言，在記憶體結構800中，一第一集合之電晶體(例如，電晶體250‑d及245‑d、具有一第一通道類型之電晶體之一第一交叉耦合對)可經組態用於至少部分基於一第一電壓源(例如，一電壓源270)而鎖存一邏輯狀態，一第二集合之電晶體(例如，電晶體250‑d及255‑d、具有一第二通道類型之電晶體之一第二交叉耦合對)可經組態用於至少部分基於一第二電壓源(例如，一電壓源280)而鎖存一邏輯狀態，且一第三集合之電晶體(例如，電晶體260‑d及265‑d、胞元選擇電晶體)可經組態用於存取記憶體結構800之記憶體胞元105 (例如，用於將節點導體830及節點導體835與一感測組件耦合)。
在一些實例中，一給定集合或列之電晶體可經組態成具有一相同通道類型。舉例而言，第一集合或列之電晶體可經組態成具有一p型通道，第二集合或列之電晶體可經組態成具有一n型通道，且第三集合或列之電晶體可經組態成具有一n型通道。儘管記憶體結構800繪示電晶體250‑d及255‑d定位於電晶體之一中間列中(例如，一第二列，在包含電晶體240‑d及245‑d之一第一列與包含電晶體260‑d及265‑d之一第三列之間，沿一y方向)的一實例，然在其他實例中，電晶體240‑d及245‑d可定位於電晶體之一中間列中(例如，一第二列，在包含電晶體250‑d及255‑d之一第一列與包含電晶體260‑d及265‑d之一第三列之間)。換言之，在一些實例中，電晶體之列或集合之相對定位(例如，相對於電晶體260‑d及265‑d之順序)可交換(例如，反轉)。
在各種實例中，集合或列之絕對高度(例如，支柱820之長度或尺寸，在z方向上)可為相同的，或集合或列之絕對高度可為不同的，其可支援針對特定電氣特性調諧各自電晶體。此外，在一些實例中，支柱820‑a‑1及820‑a‑4之絕對高度可大於支柱820‑a‑2、820‑a‑3、820‑a‑5及820‑a‑6之絕對高度，其可促進將位元線導體810及815佈線於導體840及850上方。
記憶體結構800之支柱820可包含各種材料或材料部分以支援如本文中描述之功能性。舉例而言，當電晶體250‑d、255‑d、260‑d及265‑d經組態為n型電晶體時，相關聯支柱820‑a之各者可包含至少一p型半導體部分，或可包含一n型半導體、一p型半導體及一n型半導體之一堆疊(例如，在z方向上) (例如，呈一垂直NPN配置)，以及其他組成材料或配置。當電晶體240‑d及245‑d經組態為p型電晶體時，相關聯支柱820‑a之各者可包含至少一n型半導體部分，或可包含一p型半導體、一n型半導體及一p型半導體之一堆疊(例如，在z方向上) (例如，呈一垂直PNP配置)，以及其他組成材料或配置。
可根據各種技術形成支柱820。在一些實例中，(例如，摻雜半導體材料之)一或多個層或層堆疊可沈積於一基板上或上方，且(例如，沿x方向、沿y方向)定位於各自支柱820之間之沈積層之部分可經蝕除或開槽以形成支柱820。額外地或替代地，在一些實例中，孔或溝槽可經蝕刻穿過一材料(例如，在z方向上、穿過一介電材料、穿過一閘極介電材料)且用於支柱820之材料可沈積於經蝕刻孔或溝槽中。在各種實例中，支柱820之一或多者可包含在一摻雜半導體部分與實體或電接觸支柱820之另一組件之間(例如，沿z方向在支柱820之一或兩個端部處)之一電極或其他介接材料部分。
在一些實例中，相鄰電晶體之支柱820或其子組件可沿特定方向對準以支援或促進各種操作或互連。舉例而言，在電晶體240‑d及250‑d之通道部分可基於一共同導體或共面導體(例如，導體837之閘極部分825‑a‑2及閘極部分825‑a‑5，其為沿y方向延伸之節點導體835之一部分)操作之情況下，支柱820‑a‑2之至少一面及支柱820‑a‑5之一面(例如，指向一正x方向之各自面)可對準或重合(例如，共面)以促進與對應閘極部分之一共同或類似相對定位或分離(例如，跨一閘極介電質，未展示)。更一般而言，(例如，z方向上之支柱820之一共同層或層級、跨支柱820之不同層或層級之)支柱820可沿x方向(例如，一列方向)、沿y方向(例如，一行方向)或該兩者對準，此可促進各種製造操作(例如，開槽操作、蝕刻操作、沈積操作、對準操作)。
儘管記憶體結構800繪示各自具有一單一支柱820之電晶體，然所描述及繪示之技術可經修改以包含一給定電晶體之多個支柱820。此外，支柱820之不同層級或層之電晶體可包含各電晶體之相同數量之支柱820 (例如，操作支柱)或不同數量之支柱820。此外，記憶體結構800可包含虛設支柱或以其他方式與虛設支柱相關聯，其等可不經組態以藉由任何閘極導體啟動。在此等實例中，虛設支柱可或可不具有與層級或層中之其他支柱相同之一高度尺寸。
在一些實例中，(例如，完全)使用具有一單一層級之薄膜電晶體之電晶體形成之一記憶體結構(諸如記憶體結構800)可支援增加之設計靈活性、降低之製造複雜性、降低之可變性或其等之組合，以及其他益處。舉例而言，藉由自一記憶體胞元105省略基於基板之電晶體，記憶體結構(諸如記憶體結構800)可沿z方向(例如，在一相同基板上或上方)重複，從而為記憶體陣列設計及密度提供改良之靈活性。此外，藉由由一單一層級之電晶體形成一記憶體胞元105，在一些態樣中可簡化子組件互連。此外，藉由採用(例如，將以其他方式與針對一相同記憶體胞元構建電晶體之多個層或層級相關聯之)較少製造操作，可(例如，藉由利用用於一記憶體胞元之共用組件之共同製造操作，藉由減少可將材料或表面不規則性自一個層或層級投射至下一層或層級之一製造操作堆疊)降低實體或操作可變性。
圖9展示繪示根據如本文中揭示之實例之支援薄膜電晶體隨機存取記憶體之一方法900之一流程圖。可藉由一製造系統或與一製造系統相關聯之一或多個控制器實施方法900之操作。在一些實例中，一或多個控制器可執行一指令集以控制製造系統之功能元件以執行所描述功能。額外地或替代地，一或多個控制器可使用專用硬體來執行所描述功能之態樣。
在905，方法可包含形成包含經組態以儲存一邏輯狀態之複數個電晶體之一記憶體胞元。在一些實例中，形成記憶體胞元可包含形成(例如，一第二部分295之)一或多個電晶體之一第一集合，該等電晶體各包括包含形成於一基板上方之一導體之一各自閘極部分，且各包括包含形成於基板上方且經組態以至少部分基於各自閘極部分之一電壓而啟動之一支柱之一各自通道部分。在一些實例中，形成記憶體胞元可包含形成(例如，一第一部分290之)一或多個電晶體之一第二集合，該等電晶體各包括包含形成於基板上方之一導體之一各自閘極部分，且各包括包含經組態以至少部分基於各自閘極部分之一電壓而啟動之基板之一摻雜部分之一各自通道部分。可根據如本文中揭示之實例及技術執行905之操作，包含參考圖4A至圖4F、圖5A至圖5E、圖6A及圖6B描述之一或多個態樣。
在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法900。設備可包含用於形成包含經組態以儲存一邏輯狀態之複數個電晶體之一記憶體胞元的特徵、電路系統、邏輯、構件或指令(例如，儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)。在一些實例中，形成記憶體胞元可包含用於形成(例如，一第二部分295之)一或多個電晶體之一第一集合的特徵、電路系統、邏輯、構件或指令，該等電晶體各包括包含形成於一基板上方之一導體之一各自閘極部分，且各包括包含形成於基板上方且經組態以至少部分基於各自閘極部分之一電壓而啟動之一支柱之一各自通道部分。在一些實例中，形成記憶體胞元可包含用於形成(例如，一第一部分290之)一或多個電晶體之一第二集合的特徵、電路系統、邏輯、構件或指令，該等電晶體各包括包含形成於基板上方之一導體之一各自閘極部分，且各包括包含經組態以至少部分基於各自閘極部分之一電壓而啟動之基板之一摻雜部分之一各自通道部分。
圖10展示繪示根據如本文中揭示之實例之支援薄膜電晶體隨機存取記憶體之一方法1000之一流程圖。可藉由一製造系統或與一製造系統相關聯之一或多個控制器實施方法1000之操作。在一些實例中，一或多個控制器可執行一指令集以控制製造系統之功能元件以執行所描述功能。額外地或替代地，一或多個控制器可使用專用硬體來執行所描述功能之態樣。
在1005，方法可包含形成一記憶體陣列之一記憶體胞元。在一些實例中，形成記憶體胞元可包含形成一第一電晶體(例如，一電晶體260、一T1電晶體)，該第一電晶體包含與一第一存取線(例如，一字線120)耦合之一第一閘極部分及耦合於記憶體胞元之一第二存取線(例如，一位元線130)與一第一節點(例如，一節點230、一A節點)之間之一第一通道部分，該第一通道部分包含在記憶體陣列之一基板上方之一第一支柱。
在一些實例中，形成記憶體胞元可包含形成一第二電晶體(例如，一電晶體250、一T2電晶體)，該第二電晶體包含與記憶體胞元之一第二節點(例如，一節點235、一B節點)耦合之一第二閘極部分及耦合於記憶體胞元之第一節點與一第三節點(例如，一節點285、一接地節點、一源電壓節點)之間之一第二通道部分，該第二通道部分包含在基板上方之一第二支柱。在一些實例中，形成記憶體胞元可包含形成一第三電晶體(例如，一電晶體255、一T3電晶體)，該第三電晶體包含與第一節點耦合之一第三閘極部分及耦合於第三節點與第二節點之間之一第三通道部分，該第三通道部分包含在基板上方之一第三支柱。
在一些實例中，形成記憶體胞元可包含形成一第四電晶體(例如，一電晶體265、一T4電晶體)，該第四電晶體包含與第一存取線耦合之一第四閘極部分及耦合於第二節點與一第三存取線(例如，一位元線135)之間之一第四通道部分，該第四通道部分包含在基板上方之一第四支柱。可根據如本文中揭示之實例及技術執行1005之操作，包含參考圖4A至圖4F、圖5A至圖5E、圖6A及圖6B描述之一或多個態樣。
在一些實例中，如本文中描述之一設備可執行一或若干方法，諸如方法1000。設備可包含用於形成一記憶體陣列之一記憶體胞元之特徵、電路系統、邏輯、構件或指令(例如，儲存可由一處理器執行之指令之一非暫時性電腦可讀媒體)。在一些實例中，形成記憶體胞元可包含用於形成一第一電晶體(例如，一電晶體260、一T1電晶體)的特徵、電路系統、邏輯、構件或指令，該第一電晶體包含與一第一存取線(例如，一字線120)耦合之一第一閘極部分及耦合於記憶體胞元之一第二存取線(例如，一位元線130)與一第一節點(例如，一節點230、一A節點)之間之一第一通道部分，該第一通道部分包含在記憶體陣列之一基板上方之一第一支柱。
在一些實例中，形成記憶體胞元可包含用於形成一第二電晶體(例如，一電晶體250、一T2電晶體)的特徵、電路系統、邏輯、構件或指令，該第二電晶體包含與記憶體胞元之一第二節點(例如，一節點235、一B節點)耦合之一第二閘極部分及耦合於記憶體胞元之第一節點與一第三節點(例如，一節點285、一接地節點、一源電壓節點)之間之一第二通道部分，該第二通道部分包含在基板上方之一第二支柱。在一些實例中，形成記憶體胞元可包含用於形成一第三電晶體(例如，一電晶體255、一T3電晶體)的特徵、電路系統、邏輯、構件或指令，該第三電晶體包含與第一節點耦合之一第三閘極部分及耦合於第三節點與第二節點之間之一第三通道部分，該第三通道部分包含在基板上方之一第三支柱。
在一些實例中，形成記憶體胞元可包含用於形成一第四電晶體(例如，一電晶體265、一T4電晶體)的特徵、電路系統、邏輯、構件或指令，該第四電晶體包含與第一存取線耦合之一第四閘極部分及耦合於第二節點與一第三存取線(例如，一位元線135)之間之一第四通道部分，該第四通道部分包含在基板上方之一第四支柱。
在一些實例中，第一電晶體、第二電晶體、第三電晶體及第四電晶體可包含於記憶體胞元之一第二部分295中，且形成記憶體胞元可包含或涉及用於將第一電晶體、第二電晶體、第三電晶體或第四電晶體或其等之一組合與記憶體胞元之一第一部分290實體上或電耦合的操作、特徵、電路系統、邏輯、構件或指令，包含與一或多個基於基板之電晶體(例如，一電晶體240、一電晶體245、一或多個電晶體結構300)之一實體或電耦合。
應注意，本文中描述之方法係可能實施方案，且操作及步驟可經重新配置或以其他方式經修改且其他實施方案係可能的。此外，可組合來自兩個或更多個方法之部分。
描述一種設備。該設備可包含包括經組態以儲存一邏輯狀態之複數個電晶體之一記憶體胞元。該複數個電晶體可包含一或多個電晶體之一第一集合，該一或多個電晶體各包含包括形成於一基板上方之一導體之一各自第一閘極部分，及包含形成於該基板上方且經組態以至少部分基於該各自第一閘極部分之一電壓而啟動之一支柱之一各自第一通道部分。該複數個電晶體亦可包含一或多個電晶體之一第二集合，該一或多個電晶體各包含包括形成於該基板上方之一導體之一各自第二閘極部分，及包含經組態以至少部分基於該各自第二閘極部分之一電壓而啟動之該基板之一摻雜部分之一各自第二通道部分。
在設備之一些實例中，一或多個電晶體之第一集合之各電晶體之各自第一通道部分包含形成於基板上方之複數個支柱。
在設備之一些實例中，一或多個電晶體之第一集合之全部之第一通道部分之支柱可具有相對於基板之一共同高度尺寸。
在設備之一些實例中，一或多個電晶體之第一集合可包含：電晶體之一第一子集，其中該第一子集之各電晶體之各自第一通道部分之支柱可具有相對於基板之一第一高度尺寸；及電晶體之一第二子集，其中該第二子集之各電晶體之各自第一通道部分之支柱可具有相對於該基板之一第二高度尺寸(例如，不同於該第一高度尺寸)。
在設備之一些實例中，一或多個電晶體之第二集合之各電晶體可組態成一平面電晶體配置。
在設備之一些實例中，一或多個電晶體之第一集合之各電晶體可經組態為一n型電晶體且一或多個電晶體之第二集合之各電晶體可經組態為一p型電晶體。
在設備之一些實例中，一或多個電晶體之第一集合包含四個n型電晶體且一或多個電晶體之第二集合包含兩個p型電晶體。
描述另一設備。該設備可包含一記憶體陣列。該記憶體陣列可包含包括第一複數個電晶體之一第一記憶體胞元，該第一複數個電晶體包含第一複數個支柱，該第一複數個支柱各形成於該記憶體陣列之一基板上方且各經組態以藉由形成於該記憶體陣列之該基板上方之一各自閘極導體啟動。該記憶體陣列亦可包含包括第二複數個電晶體之一第二記憶體胞元，該第二複數個電晶體包含第二複數個支柱，該第二複數個支柱各形成於該記憶體陣列之該基板上方且各經組態以藉由形成於該記憶體陣列之該基板上方之一各自閘極導體啟動。
在設備之一些實例中，第一記憶體胞元進一步包含各包含經組態以藉由一各自閘極導體啟動之基板之一各自摻雜部分的第三複數個電晶體，且第二記憶體胞元進一步包含各包含經組態以藉由一各自閘極導體啟動之基板之一各自摻雜部分的第四複數個電晶體。
在設備之一些實例中，第一複數個電晶體之各電晶體及第二複數個電晶體之各電晶體可經組態為一n型電晶體且第三複數個電晶體之各電晶體及第四複數個電晶體之各電晶體可經組態為一p型電晶體。
在設備之一些實例中，第一複數個電晶體之各電晶體包含第一複數個支柱之兩者或更多者之一各自集合且第二複數個電晶體之各電晶體包含第二複數個支柱之兩者或更多者之一各自集合。
在設備之一些實例中，第一複數個支柱之各支柱及第二複數個支柱之各支柱可具有相對於基板之一共同高度。
在一些實例中，設備可包含具有相對於基板之共同高度且經組態而未藉由任何閘極導體啟動之一或多個支柱。
在設備之一些實例中，第一複數個支柱及第二複數個支柱各包含具有相對於基板之一第一高度尺寸之支柱之一各自第一子集及具有相對於基板之一第二高度尺寸之支柱之一各自第二子集。
在一些實例中，設備可包含具有相對於基板之第一高度尺寸且經組態而未藉由任何閘極導體啟動的一或多個第一支柱及具有相對於基板之第二高度尺寸且經組態而未藉由任何閘極導體啟動的一或多個第二支柱。
描述另一設備。該設備可包含一記憶體胞元。該記憶體胞元可包含一第一電晶體，該第一電晶體包含與一第一存取線耦合之一第一閘極部分及耦合於該記憶體胞元之一第二存取線與一第一節點之間之一第一通道部分，該第一通道部分包含形成於一基板上方之一第一支柱。該記憶體胞元亦可包含一第二電晶體，該第二電晶體包含與該記憶體胞元之一第二節點耦合之一第二閘極部分及耦合於該記憶體胞元之該第一節點與一第三節點之間之一第二通道部分，該第二通道部分包含形成於該基板上方之一第二支柱。該記憶體胞元亦可包含一第三電晶體，該第三電晶體包含與該第一節點耦合之一第三閘極部分及耦合於該第三節點與該第二節點之間之一第三通道部分，該第三通道部分包含形成於該基板上方之一第三支柱。該記憶體胞元亦可包含一第四電晶體，該第四電晶體包含與該第一存取線耦合之一第四閘極部分及耦合於該第二節點與一第三存取線之間之一第四通道部分，該第四通道部分包含形成於該基板上方之一第四支柱。
在設備之一些實例中，記憶體胞元亦可包含一第五電晶體，該第五電晶體包含與第二節點耦合之一第五閘極部分及耦合於記憶體胞元之第一節點與一第四節點之間之一第五通道部分，該第五通道部分包含基板之一第一摻雜部分。在設備之一些實例中，記憶體胞元亦可包含一第六電晶體，該第六電晶體包含與第一節點耦合之一第六閘極部分及耦合於第二節點與第四節點之間之一第六通道部分，該第六通道部分包含基板之一第二摻雜部分。
在設備之一些實例中，第三節點可經組態以與一接地電壓源耦合且第四節點可經組態以與一正電壓源耦合。
在設備之一些實例中，第五電晶體及第六電晶體之各者可經組態為一p型電晶體。
在設備之一些實例中，第一通道部分包含複數個第一支柱，第二通道部分包含複數個第二支柱，第三通道部分包含複數個第三支柱，且第四通道部分包含複數個第四支柱。
在設備之一些實例中，第一電晶體、第二電晶體、第三電晶體及第四電晶體之各者可經組態為一n型電晶體。
在設備之一些實例中，第一支柱、第二支柱、第三支柱及第四支柱之各者可具有相對於基板之一第一高度尺寸。
在設備之一些實例中，第一閘極部分、第二閘極部分、第三閘極部分及第四閘極部分之各者可包含具有在第一高度尺寸內之相對於基板之一第二高度尺寸之一各自導體部分。
在設備之一些實例中，第一節點及第二節點之各者可包含具有在第一高度尺寸內之相對於基板之一第三高度尺寸之一各自導體部分。
在設備之一些實例中，第一存取線包含具有在第一高度尺寸內之相對於基板之一第四高度尺寸之一導體部分。
在設備之一些實例中，第一支柱及第四支柱之各者可具有相對於基板之一第一高度尺寸且第二支柱及第三支柱之各者可具有相對於基板之一第二高度尺寸(例如，不同於第一高度尺寸)。
在設備之一些實例中，第一節點可包含將第一支柱與第二支柱耦合且具有在第一高度尺寸與第二高度尺寸之間之相對於基板之一第三高度尺寸的一第一導電部分，且第二節點可包含將第三支柱與第四支柱耦合且具有在第一高度尺寸與第二高度尺寸之間之相對於基板之一第四高度尺寸的一第二導電部分。
在設備之一些實例中，第一存取線包含具有在第一高度尺寸內之相對於基板之一第五高度尺寸之一導體部分。
可使用各種不同科技及技術之任一者來表示本文中描述之資訊及信號。舉例而言，可藉由電壓、電流、電磁波、磁場或磁性粒子、光場或光學粒子或其等之任何組合表示可貫穿描述引用之資料、指令、命令、資訊、信號、位元、符號及晶片。一些圖式可將信號繪示為一單一信號；然而，信號可表示信號之一匯流排，其中匯流排可具有各種位元寬度。
術語「電子連通」、「導電接觸」、「連接」及「耦合」可係指組件之間之一關係，該關係支援組件之間之信號流。若組件之間存在可隨時支援組件之間之信號流之任何導電路徑，則將組件視為彼此電子連通(或導電接觸或連接或耦合)。在任何給定時間，基於包含連接組件之裝置之操作，彼此電子連通(或導電接觸或連接或耦合)之組件之間之導電路徑可為一開路或一閉路。經連接組件之間之導電路徑可為組件之間之一直接導電路徑或經連接組件之間之導電路徑可為可包含中間組件(諸如開關、電晶體或其他組件)之一間接導電路徑。在一些實例中，可(舉例而言)使用諸如開關或電晶體之一或多個中間組件將經連接組件之間之信號流中斷一段時間。
術語「耦合」 (例如，在指代一操作或動作時)係指從當前無法經由一導電路徑在組件之間傳遞信號之組件之間之一開路關係移動至可經由導電路徑在組件之間傳遞信號之組件之間之一閉路關係的條件。當一組件(諸如一控制器)將其他組件耦合在一起時，組件起始允許信號經由先前不允許信號流動之一導電路徑在其他組件之間流動之一變化。
術語「隔離」係指信號當前無法在組件之間流動之組件之間的一關係。若組件之間存在一開路，則該等組件彼此隔離。舉例而言，藉由定位於組件之間之一開關分離之兩個組件在開關斷開時彼此隔離。當一控制器將兩個組件彼此隔離時，該控制器影響防止信號使用先前允許信號流動之一導電路徑在該等組件之間流動的一變化。
本文中使用之術語「層」或「層級」係指一幾何結構(例如，相對於一基板)之一層或片狀物。各層或層級可具有三個尺寸(例如，高度、寬度及深度)且可覆蓋一表面之至少一部分。舉例而言，一層或層級可為其中兩個尺寸大於一第三尺寸的一個三維結構，例如，一薄膜。層或層級可包含不同元件、組件及/或材料。在一些實例中，一個層或層級可由兩個或更多個子層或子層級構成。
本文中論述之裝置(包含一記憶體陣列)可形成於一半導體基板(諸如矽、鍺、矽鍺合金、砷化鎵、氮化鎵等)上。在一些實例中，基板係一半導體晶圓。在其他情況中，基板可為一絕緣體上覆矽(SOI)基板(諸如玻璃上矽(SOG)或藍寶石上矽(SOS))或另一基板上之半導體材料之磊晶層。可透過使用各種化學物種(包含(但不限於)磷、硼或砷)摻雜來控制基板或基板之子區之導電率。可藉由離子植入或藉由任何其他摻雜手段在基板之初始形成或生長期間執行摻雜。
本文中論述之一切換組件或一電晶體可表示一場效電晶體(FET)且包括包含一源極、汲極及閘極之一個三端子裝置，其中一通道部分可係指將源極及汲極電耦合之裝置之一部分(例如，耦合於源極與汲極之間，可操作以在源極與汲極之間形成或啓用一導電路徑)。端子可透過導電材料(例如，金屬)連接至其他電子元件。源極及汲極可為導電的且可包括一重度摻雜(例如，簡併)半導體區。可藉由一輕度摻雜半導體區或通道分離源極及汲極。若通道係n型(即，多數載子係電子)，則FET可被稱為一n型FET。若通道係p型(即，多數載子係電洞)，則FET可被稱為一p型FET。通道可藉由一絕緣閘極氧化物封端。可藉由將一電壓施加至閘極而控制通道導電率。舉例而言，將一正電壓或負電壓分別施加至一n型FET或一p型FET可導致通道部分變成導電。當將大於或等於一電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「開啟」或「啟動」該電晶體。當將小於電晶體之臨限電壓之一電壓施加至電晶體閘極時，可「關閉」或「撤銷啟動」該電晶體。
本文中陳述之描述以及隨附圖式描述實例性組態且不表示可實施或在發明申請專利範圍之範疇內之全部實例。本文中使用之術語「例示性」意謂「充當一實例、例項或圖解」且非「較佳」或「優於其他實例」。實施方式包含具體細節以提供對所描述技術之理解。然而，可在不具有此等具體細節之情況下實踐此等技術。在一些例項中，以方塊圖形式展示眾所周知結構及裝置以避免混淆所描述實例之概念。
在附圖中，類似組件或特徵可具有相同參考標籤。此外，可藉由在參考標籤後加一破折號及區分類似組件之一第二標籤來區分相同類型之各種組件。若在說明書中僅使用第一參考標籤，則描述可適用於具有相同第一參考標籤之類似組件之任一者，而無關於第二參考標籤。
可在硬體、藉由一處理器執行之軟體、韌體或其等之任何組合中實施本文中描述之功能。若在藉由一處理器執行之軟體中實施，則可將功能作為一或多個指令或碼儲存於一電腦可讀媒體上或經由一電腦可讀媒體傳輸。其他實例及實施方案係在本發明及隨附發明申請專利範圍之範疇內。舉例而言，歸因於軟體之性質，可使用藉由一處理器執行之軟體、硬體、韌體、硬接線或此等之任一者之組合來實施本文中描述之功能。實施功能之特徵亦可實體上定位在各種位置處，包含經分佈使得在不同實體位置處實施功能之部分。
舉例而言，可運用經設計以執行本文中描述之功能之一通用處理器、一數位信號處理器(DSP)、一特定應用積體電路(ASIC)、一場可程式化閘陣列(FPGA)或其他可程式化邏輯裝置、離散閘或電晶體邏輯、離散硬體組件或其等之任何組合來實施或執行結合本文中之揭示內容描述之各種闡釋性方塊及模組。一通用處理器可為一微處理器，但在替代例中，處理器可為任何處理器、控制器、微控制器或狀態機。一處理器亦可實施為運算裝置之一組合(例如，一DSP及一微處理器之一組合、多個微處理器、結合一DSP核心之一或多個微處理器或任何其他此組態)。
如本文中使用，包含在發明申請專利範圍中，如一物項清單(舉例而言，以諸如「至少一者」或「一或多者」之一片語開始之一物項清單)中使用之「或」指示一包含清單，使得(舉例而言) A、B或C之至少一者之一清單意謂A或B或C或AB或AC或BC或ABC (即，A及B及C)。再者，如本文中使用，片語「基於」不應被解釋為對一條件閉集之一參考。舉例而言，在不脫離本發明之範疇的情況下，被描述為「基於條件A」之一例示性步驟可基於一條件A及一條件B兩者。換言之，如本文中使用，片語「基於」應以與片語「至少部分基於」相同之方式進行解釋。
提供本文中之描述以使熟習此項技術者能夠進行或使用本發明。熟習此項技術者將明白本發明之各種修改，且本文中定義之通用原理可應用於其他變動而不脫離本發明之範疇。因此，本發明不限於本文中描述之實例及設計而應符合與本文中揭示之原理及新穎特徵一致之最寬範疇。
100:記憶體裝置 105:記憶體胞元 105-a:記憶體胞元 105-b:記憶體胞元 110:記憶體陣列 120:字線 120-a:字線 120-b:字線 125:列組件 130:位元線 130-a:位元線 130-b:位元線 135:位元線 135-a:位元線 135-b:位元線 140:行組件 150:感測組件 160:輸入/輸出組件 170:記憶體控制器 200:電路 201:電路 210-a:選擇節點 215-a:選擇節點 220-a:存取節點 225-a:存取節點 230-a:節點 230-b:節點 235-a:節點 235-b:節點 240-a:電晶體 240-b:電晶體 240-c:電晶體 240-d:電晶體 245-a:電晶體 245-b:電晶體 245-c:電晶體 245-d:電晶體 250-a:電晶體 250-b:電晶體 250-c:電晶體 250-d:電晶體 255-a:電晶體 255-b:電晶體 255-c:電晶體 255-d:電晶體 260-a:電晶體 260-b:電晶體 260-c:電晶體 260-d:電晶體 265-a:電晶體 265-b:電晶體 265-c:電晶體 265-d:電晶體 270-a-1:電壓源 270-a-2:電壓源 270-b:電壓源 275:節點 280-a-1:電壓源 280-a-2:電壓源 280-b:電壓源 285:節點 290:第一部分 295:第二部分 300:電晶體結構 310:座標系統 320:基板 340-b:摻雜部分 350:閘極部分 360:閘極絕緣部分 370-a-1:端子 370-a-2:端子 400:記憶體結構 401:座標系統 405:支柱 405-a:可操作支柱 405-b:虛設支柱 410-a:集合 410-b:集合 410-c:集合 415-a-1:集合 415-a-2:集合 415-a-3:集合 415-a-4:集合 415-b-1:集合 415-b-2:集合 415-b-3:集合 415-b-4:集合 420-a:導體 420-a-1:導體 420-b:導體 420-b-1:導體 425-a:導體 425-a-1:導體 425-a-2:導體 425-a-3:導體 425-a-4:導體 425-b:導體 425-b-1:導體 425-c:導體 425-c-1:導體 430:導體 430-a:導體 435-a:導體 435-a-1:導體 435-b:導體 435-b-1:導體 440-a-1:導體 445-a:導體 450-a-1:導體 455:電壓源導體 455-a-1:導體 455-a-2:導體 460:通孔 500:記憶體結構 501:座標系統 510:互連件 515:互連件 600:記憶體結構 601:座標系統 602:層級 603:層級 605:字線導體 610:位元線導體 615:位元線導體 620-a-1:支柱 620-a-2:支柱 620-a-3:支柱 620-a-4:支柱 625-a-1:閘極部分 625-a-2:閘極部分 625-a-3:閘極部分 625-a-4:閘極部分 630:節點導體 631:導體 632:導體 635:節點導體 636:導體 637:導體 640-a-1:導體 640-a-2:導體 700:記憶體結構 701:座標系統 702:層級 703:層級 704:層級 705:字線導體 710:位元線導體 715:位元線導體 720-a-1:支柱 720-a-2:支柱 720-a-3:支柱 720-a-4:支柱 720-a-5:支柱 720-a-6:支柱 725-a-1:閘極部分 725-a-2:閘極部分 725-a-3:閘極部分 725-a-4:閘極部分 725-a-5:閘極部分 725-a-6:閘極部分 730:節點導體 731:導體 732:導體 733:導體 735:節點導體 736:導體 737:導體 738:導體 740:導體 750-a-1:導體 750-a-2:導體 760-a-1:電極 760-a-2:電極 800:記憶體結構 801:座標系統 805:字線導體 810:位元線導體 815:位元線導體 820-a-1:支柱 820-a-3:支柱 820-a-4:支柱 820-a-5:支柱 820-a-6:支柱 825-a-1:閘極部分 825-a-2:閘極部分 825-a-3:閘極部分 825-a-4:閘極部分 825-a-5:閘極部分 825-a-6:閘極部分 830:節點導體 831:導體 832:導體 835:節點導體 836:導體 837:導體 840:導體 850:導體 900:方法 905:操作 1000:方法 1005:操作 BL0:位元線 BL0#:位元線 BL1:位元線 BL1#:位元線 BL2:位元線 BL2#:位元線 BLn:位元線 BLn#:位元線 T1-T6:電晶體 WL:字線 WL0:字線 WL1:字線 WL2:字線 WL3:字線 WLm:字線
圖1繪示根據如本文中揭示之實例之支援薄膜電晶體隨機存取記憶體之一記憶體裝置之一實例。
圖2A及圖2B繪示根據如本文中揭示之實例之支援薄膜電晶體隨機存取記憶體之電路之實例。
圖3繪示根據如本文中揭示之實例之可支援薄膜電晶體隨機存取記憶體之一電晶體結構之一實例。
圖4A至圖4F提供根據如本文中揭示之實例之可支援薄膜隨機存取記憶體之一記憶體結構之圖解。
圖5A至圖5E提供根據如本文中揭示之實例之可支援薄膜隨機存取記憶體之一記憶體結構之圖解。
圖6A及圖6B提供根據如本文中揭示之實例之可支援薄膜隨機存取記憶體之一記憶體結構之圖解。
圖7A及圖7B提供根據如本文中揭示之實例之可支援薄膜隨機存取記憶體之一記憶體結構之圖解。
圖8A及圖8B提供根據如本文中揭示之實例之可支援薄膜隨機存取記憶體之一記憶體結構之圖解。
圖9及圖10展示繪示根據如本文中揭示之實例之支援薄膜電晶體隨機存取記憶體之一或若干方法之流程圖。
105-a:記憶體胞元
120-a:字線
130-a:位元線
135-a:位元線
200:電路
210-a:選擇節點
215-a:選擇節點
220-a:存取節點
225-a:存取節點
230-a:節點
235-a:節點
240-a:電晶體
245-a:電晶體
250-a:電晶體
255-a:電晶體
260-a:電晶體
265-a:電晶體
270-a-1:電壓源
270-a-2:電壓源
280-a-1:電壓源
280-a-2:電壓源
T1-T6:電晶體
WL:字線

Claims (30)

  1. 一種設備，其包括： 一記憶體胞元，其包括經組態以儲存一邏輯狀態之複數個電晶體，該複數個電晶體包括： 一或多個電晶體之一第一集合，其等各包括： 一各自第一閘極部分，其包括形成於一基板上方之一導體；及 一各自第一通道部分，其包括形成於該基板上方且經組態以至少部分基於該各自第一閘極部分之一電壓而啟動的支柱；及 一或多個電晶體之一第二集合，其等各包括： 一各自第二閘極部分，其包括形成於該基板上方之一導體；及 一各自第二通道部分，其包括經組態以至少部分基於該各自第二閘極部分之一電壓而啟動之該基板之一摻雜部分。
  2. 如請求項1之設備，其中一或多個電晶體之該第一集合之各電晶體之該各自第一通道部分包括形成於該基板上方之複數個支柱。
  3. 如請求項1之設備，其中一或多個電晶體之該第一集合之全部之該等第一通道部分之該等支柱具有相對於該基板之一共同高度尺寸。
  4. 如請求項1之設備，其中一或多個電晶體之該第一集合包括： 電晶體之一第一子集，其中該第一子集之各電晶體之該各自第一通道部分之該支柱具有相對於該基板之一第一高度尺寸；及 電晶體之一第二子集，其中該第二子集之各電晶體之該各自第一通道部分之該支柱具有相對於該基板之一第二高度尺寸。
  5. 如請求項1之設備，其中一或多個電晶體之該第二集合之各電晶體經組態成一平面電晶體配置。
  6. 如請求項1之設備，其中： 一或多個電晶體之該第一集合之各電晶體經組態為一n型電晶體；且 一或多個電晶體之該第二集合之各電晶體經組態為一p型電晶體。
  7. 如請求項6之設備，其中： 一或多個電晶體之該第一集合包括四個n型電晶體；且 一或多個電晶體之該第二集合包括兩個p型電晶體。
  8. 一種設備，其包括： 一記憶體陣列，其包括： 一第一記憶體胞元，其包括第一複數個電晶體，該第一複數個電晶體包括第一複數個支柱，該第一複數個支柱各形成於該記憶體陣列之一基板上方且各經組態以藉由形成於該記憶體陣列之該基板上方之一各自閘極導體啟動；及 一第二記憶體胞元，其包括第二複數個電晶體，該第二複數個電晶體包括第二複數個支柱，該第二複數個支柱各形成於該記憶體陣列之該基板上方且各經組態以藉由形成於該記憶體陣列之該基板上方之一各自閘極導體啟動。
  9. 如請求項8之設備，其中： 該第一記憶體胞元進一步包括第三複數個電晶體，該第三複數個電晶體各包括經組態以藉由一各自閘極導體啟動之該基板之一各自摻雜部分；且 該第二記憶體胞元進一步包括第四複數個電晶體，該第四複數個電晶體各包括經組態以藉由一各自閘極導體啟動之該基板之一各自摻雜部分。
  10. 如請求項9之設備，其中： 該第一複數個電晶體之各電晶體及該第二複數個電晶體之各電晶體經組態為一n型電晶體；且 該第三複數個電晶體之各電晶體及該第四複數個電晶體之各電晶體經組態為一p型電晶體。
  11. 如請求項8之設備，其中： 該第一複數個電晶體之各電晶體包括該第一複數個支柱之兩者或更多者之一各自集合；且 該第二複數個電晶體之各電晶體包括該第二複數個支柱之兩者或更多者之一各自集合。
  12. 如請求項8之設備，其中該第一複數個支柱之各支柱及該第二複數個支柱之各支柱具有相對於該基板之一共同高度。
  13. 如請求項12之設備，其進一步包括： 一或多個支柱，其等具有相對於該基板之該共同高度且經組態而未藉由任何閘極導體啟動。
  14. 如請求項8之設備，其中該第一複數個支柱及該第二複數個支柱各包括： 支柱之一各自第一子集，其具有相對於該基板之一第一高度尺寸；及 支柱之一各自第二子集，其具有相對於該基板之一第二高度尺寸。
  15. 如請求項14之設備，其進一步包括： 一或多個第一支柱，其等具有相對於該基板之該第一高度尺寸且經組態而未藉由任何閘極導體啟動；及 一或多個第二支柱，其等具有相對於該基板之該第二高度尺寸且經組態而未藉由任何閘極導體啟動。
  16. 一種設備，其包括： 一記憶體胞元，其包括： 一第一電晶體，其包括與一第一存取線耦合之一第一閘極部分及耦合於該記憶體胞元之一第二存取線與一第一節點之間之一第一通道部分，該第一通道部分包括形成於一基板上方之一第一支柱； 一第二電晶體，其包括與該記憶體胞元之一第二節點耦合之一第二閘極部分及耦合於該記憶體胞元之該第一節點與一第三節點之間之一第二通道部分，該第二通道部分包括形成於該基板上方之一第二支柱； 一第三電晶體，其包括與該第一節點耦合之一第三閘極部分及耦合於該第三節點與該第二節點之間之一第三通道部分，該第三通道部分包括形成於該基板上方之一第三支柱；及 一第四電晶體，其包括與該第一存取線耦合之一第四閘極部分及耦合於該第二節點與一第三存取線之間之一第四通道部分，該第四通道部分包括形成於該基板上方之一第四支柱。
  17. 如請求項16之設備，其中該記憶體胞元進一步包括： 一第五電晶體，其包括與該第二節點耦合之一第五閘極部分及耦合於該記憶體胞元之該第一節點與一第四節點之間之一第五通道部分，該第五通道部分包括該基板之一第一摻雜部分；及 一第六電晶體，其包括與該第一節點耦合之一第六閘極部分及耦合於該第二節點與該第四節點之間之一第六通道部分，該第六通道部分包括該基板之一第二摻雜部分。
  18. 如請求項17之設備，其中該第三節點經組態以與一接地電壓源耦合且該第四節點經組態以與一正電壓源耦合。
  19. 如請求項17之設備，其中該第五電晶體及該第六電晶體之各者經組態為一p型電晶體。
  20. 如請求項16之設備，其中： 該第一通道部分包括複數個第一支柱； 該第二通道部分包括複數個第二支柱； 該第三通道部分包括複數個第三支柱；且 該第四通道部分包括複數個第四支柱。
  21. 如請求項16之設備，其中該第一電晶體、該第二電晶體、該第三電晶體及該第四電晶體之各者經組態為一n型電晶體。
  22. 如請求項16之設備，其中該第一支柱、該第二支柱、該第三支柱及該第四支柱之各者具有相對於該基板之一第一高度尺寸。
  23. 如請求項22之設備，其中該第一閘極部分、該第二閘極部分、該第三閘極部分及該第四閘極部分之各者包括具有在該第一高度尺寸內之相對於該基板之一第二高度尺寸之一各自導體部分。
  24. 如請求項22之設備，其中該第一節點及該第二節點之各者包括具有在該第一高度尺寸內之相對於該基板之一第三高度尺寸之一各自導體部分。
  25. 如請求項22之設備，其中該第一存取線包括具有在該第一高度尺寸內之相對於該基板之一第四高度尺寸之一導體部分。
  26. 如請求項16之設備，其中該第一支柱及該第四支柱之各者具有相對於該基板之一第一高度尺寸且該第二支柱及該第三支柱之各者具有相對於該基板之一第二高度尺寸。
  27. 如請求項26之設備，其中： 該第一節點包括將該第一支柱與該第二支柱耦合且具有在該第一高度尺寸與該第二高度尺寸之間之相對於該基板之一第三高度尺寸的一第一導電部分；且 該第二節點包括將該第三支柱與該第四支柱耦合且具有在該第一高度尺寸與該第二高度尺寸之間之相對於該基板之一第四高度尺寸的一第二導電部分。
  28. 如請求項26之設備，其中該第一存取線包括具有在該第一高度尺寸內之相對於該基板之一第五高度尺寸之一導體部分。
  29. 一種方法，其包括： 形成包括經組態以儲存一邏輯狀態之複數個電晶體之一記憶體胞元，其中形成該記憶體胞元包括： 形成一或多個電晶體之一第一集合，其等各包括： 一各自閘極部分，其包括形成於一基板上方之一導體；及 一各自通道部分，其包括形成於該基板上方且經組態以至少部分基於該各自閘極部分之一電壓而啟動的一支柱；及 形成一或多個電晶體之一第二集合，其等各包括： 一各自閘極部分，其包括形成於該基板上方之一導體；及 一各自通道部分，其包括經組態以至少部分基於該各自閘極部分之一電壓而啟動之該基板之一摻雜部分。
  30. 一種方法，其包括： 形成一記憶體陣列之一記憶體胞元，其中形成該記憶體胞元包括： 形成一第一電晶體，該第一電晶體包括與一第一存取線耦合之一第一閘極部分及耦合於該記憶體胞元之一第二存取線與一第一節點之間之一第一通道部分，該第一通道部分包括在該記憶體陣列之一基板上方之一第一支柱； 形成一第二電晶體，該第二電晶體包括與該記憶體胞元之一第二節點耦合之一第二閘極部分及耦合於該記憶體胞元之該第一節點與一第三節點之間之一第二通道部分，該第二通道部分包括在該基板上方之一第二支柱； 形成一第三電晶體，該第三電晶體包括與該第一節點耦合之一第三閘極部分及耦合於該第三節點與該第二節點之間之一第三通道部分，該第三通道部分包括在該基板上方之一第三支柱；及 形成一第四電晶體，該第四電晶體包括與該第一存取線耦合之一第四閘極部分及耦合於該第二節點與一第三存取線之間之一第四通道部分，該第四通道部分包括在該基板上方之一第四支柱。
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