CN115376575A - 存储器装置中的薄膜晶体管层叠选择 - Google Patents

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Abstract

本申请案是针对存储器装置中的薄膜晶体管层叠选择。存储器装置可包含布置在形成于衬底上方的层叠堆叠中的存储器阵列，及分布在所述层之间以利用共用的基于衬底的电路系统的层叠选择组件。例如，所述堆叠的每一存储器阵列可包含对应层叠的一组数字线，及可操作以将所述组数字线与在多个层叠之间共享的列解码器耦合的层叠选择电路系统。为了存取一个层叠上的所选择存储器阵列的存储器单元，可各自激活对应于所述存储器阵列的所述层叠选择电路系统，而可去激活对应于另一层叠上的非所选择存储器阵列的所述层叠选择电路系统。所述层叠选择电路系统，例如晶体管，可利用薄膜制造技术，例如用于形成垂直晶体管的各种技术。

Description

存储器装置中的薄膜晶体管层叠选择
交叉参考
本专利申请案主张维梅尔卡蒂(Vimercati)的在2021年5月21日提交申请的标题为“存储器装置中的薄膜晶体管层叠选择(THIN FILM TRANSISTOR DECK SELECTION IN AMEMORY DEVICE)”的美国专利申请案第17/327,042号的优先权，所述美国专利申请案转让给本发明受让人且其以全文引用的方式明确并入本文中。
技术领域
本技术领域涉及存储器装置中的薄膜晶体管层叠选择。
背景技术
存储器装置广泛地用于在例如计算机、用户装置、无线通信装置、相机、数字显示器等各种电子装置中存储信息。通过将存储器装置内的存储器单元编程为各种状态来存储信息。例如，二进制存储器单元可被编程为两个支持状态中的一个，通常对应于逻辑1或逻辑0。在一些实例中，单个存储器单元可支持多于两个可能状态，其中任何一个可由存储器单元存储。为了存取由存储器装置存储的信息，组件可读取或感测所述存储器装置内的一或多个存储器单元的状态。为了存储信息，组件可将存储器装置内的一或多个存储器单元写入或编程为对应状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、静态RAM(SRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、快闪存储器、相变存储器(PCM)、3维交叉点存储器(3D Xpoint)、或非(NOR)及与非(NAND)存储器装置及其它装置。存储器装置可为易失性或非易失性。易失性存储器单元(例如，DRAM单元)可随时间丢失其经编程状态，除非其由外部电源定期刷新。即使在没有外部电源的情况下，非易失性存储器单元(例如，NAND存储器单元)也可在延长时间段内维持其经编程状态。
发明内容
描述一种设备。所述设备可包含感测组件，其可操作用于感测存储器裸片的存储器单元；及所述存储器裸片的列解码器，其可操作以与所述感测组件耦合。所述设备还可包含第一存储器阵列，其与所述存储器裸片的衬底上面的第一层级相关联，所述第一存储器阵列包含所述存储器单元的第一子组及多个第一数字线，每一第一数字线可操作以经由所述第一层级的相应晶体管与所述列解码器耦合；第二存储器阵列，其与所述第一层级相关联，所述第二存储器阵列包含所述存储器单元的第二子组及多个第二数字线，每一第二数字线可操作以经由所述第一层级的相应第二晶体管与所述列解码器耦合；第三存储器阵列，其与所述存储器裸片的所述衬底上面的第二层级相关联，所述第三存储器阵列包含所述存储器单元的第三子组及多个第三数字线，每一第三数字线可操作以经由所述第一层级的相应第三晶体管与所述列解码器耦合，及第四存储器阵列，其与所述第二层级相关联，所述第四存储器阵列包含所述存储器单元的第四子组及多个第四数字线，每一第四数字线可操作以经由所述第一层级的相应第四晶体管与所述列解码器耦合。
本发明描述一种方法。所述方法可包含形成感测组件，所述感测组件可操作用于感测存储器裸片的存储器单元；及形成所述存储器裸片的列解码器，所述列解码器可操作以与所述感测组件耦合。所述方法还可包含形成第一存储器阵列，所述第一存储器阵列与所述存储器裸片的衬底上面的第一层级相关联，所述第一存储器阵列包含所述存储器单元的第一子组及多个第一数字线，每一第一数字线可操作以经由所述第一层级的相应第一晶体管与所述列解码器耦合；形成第二存储器阵列，所述第二存储器阵列与所述第一层级相关联，所述第二存储器阵列包含所述存储器单元的第二子组及多个第二数字线，每一第二数字线可操作以经由所述第一层级的相应第二晶体管与所述列解码器耦合；形成第三存储器阵列，所述第三存储器阵列与所述存储器裸片的所述衬底上面的第二层级相关联，所述第三存储器阵列包含所述存储器单元的第三子组及多个第三数字线，每一第三数字线可操作以经由所述第一层级的相应第三晶体管与所述列解码器耦合，及形成第四存储器阵列，所述第四存储器阵列与所述第二层级相关联，所述第四存储器阵列包含所述存储器单元的第四子组及多个第四数字线，每一第四数字线可操作以经由所述第一层级的相应第四晶体管与所述列解码器耦合。
本发明描述一种方法。所述方法可包含识别存储器裸片的第一存储器阵列的存储器单元行以用于存取操作，所述存储器裸片包含：位于所述存储器裸片的衬底上面的第一层级中的所述第一存储器阵列、位于所述第一层级中的所述存储器裸片的第二存储器阵列、位于所述衬底上面的第二层级中的所述存储器裸片的第三存储器阵列，及位于所述第二层级中的所述存储器裸片的第四存储器阵列。所述方法还可包含基于所述识别而将所述存储器单元行与所述存储器裸片的列解码器耦合。将所述存储器单元行与所述列解码器耦合可包含至少部分地基于激活所述第一层级的多个第一晶体管而将所述存储器单元行与所述第一存储器阵列的多个数字线耦合，及至少部分地基于激活所述第二层级的多个第二晶体管而将所述第一存储器阵列的所述多个数字线与所述行解码器耦合。
附图说明
图1说明根据如本文中所公开的实例的支持薄膜晶体管层叠选择的存储器装置的实例。
图2说明根据如本文中所公开的实例的支持存储器装置中的薄膜晶体管层叠选择的晶体管结构的实例。
图3说明根据如本文中所公开的实例的支持存储器装置中的薄膜晶体管层叠选择的电路的实例。
图4到7说明根据如本文中所公开的实例的支持存储器装置中的薄膜晶体管层叠选择的存储器裸片的实例布局。
图8及9展示说明根据如本文中所公开的实例的支持存储器装置中的薄膜晶体管层叠选择的方法的流程图。
具体实施方式
存储器装置可包含形成在衬底上方的存储器阵列的各种布置，其中存储器阵列的存储器单元可根据行及列来组织或寻址。在一些实例中，支持存取或操作存储器阵列的电路系统可位于存储器阵列下面，其可指代至少部分位于存储器阵列与衬底之间的位置。例如，除其它类型的解码电路系统外，行解码器或列解码器可位于存储器阵列下面但在衬底上面，且在一些实例中，可包含至少部分地通过掺杂衬底的部分形成的晶体管(例如，基于衬底的晶体管、具有由经掺杂的晶体硅或其它半导体形成的沟道的晶体管)。当存储器装置用衬底上面的更大数量的层或层叠缩放时，用于此类解码器或其它支持电路系统的衬底面积可增加，这可导致各种缩放限制(例如，与衬底的有限面积相关以支持层叠的数量不断增长，且进而支持此类解码器或其它支持电路系统的数量及面积不断增长)。
根据如本文中所公开的实例，存储器装置可包含布置在形成在衬底上方的层叠堆叠中的存储器阵列，且层叠选择组件(例如，层叠选择晶体管、层叠解码或寻址电路系统)可分布在各层之间以用于利用共用的基于衬底的电路系统。例如，堆叠的每一存储器阵列可包含对应层叠的一组数字线，及层叠选择电路系统，例如层叠选择晶体管或其它开关电路系统(例如，对应层叠的、另一层叠的)可操作以耦合具有列解码器的数字线组，所述列解码器可在多个层叠之间共享(例如，与其耦合)。为了存取一个层叠上的所选择存储器阵列的存储器单元，对应于所选择存储器阵列的层叠选择电路系统可各自被激活(例如，将所选择存储器阵列的数字线与共用的列解码器耦合)，而对应于另一层叠上的未选择存储器阵列的层叠选择电路系统可被去激活(例如，将未选择存储器阵列的数字线与共用的列解码器隔离)。例如层叠选择晶体管的层叠选择电路系统可利用薄膜制造技术，例如用于在衬底上面形成垂直晶体管(例如，具有垂直沟道的晶体管、具有至少部分地沿着存储器裸片的厚度方向定向的沟道的晶体管、具有多晶硅沟道的晶体管)的各种技术。在此类存储器裸片的各种层叠处实施层叠选择电路系统可减轻或减缓衬底层级的面积利用率挑战，例如将解码或寻址的某些方面移动到衬底上面的层叠或层级中，这可通过支持给定的基于衬底的电路系统区域的较大数量的层叠来改进存储器装置的缩放。
本公开的特征最初是在参考图1到3所描述的存储器装置及相关电路系统的上下文中描述。参考图4到7在存储器裸片布局的上下文下描述了本公开的特征。参考图8及9，通过与支持薄膜晶体管层叠选择的存储器装置的形成及操作方法相关的流程图进一步说明及描述本公开的这些及其它特征。
图1说明根据如本文中所公开的实例的支持薄膜晶体管层叠选择的存储器装置100的实例。存储器装置100也可被称为存储器裸片或电子存储器设备。存储器装置100可包含可编程以存储不同逻辑状态的存储器单元105。在一些状况下，存储器单元105可为可编程的以存储两个逻辑状态，表示为逻辑0及逻辑1。在一些状况下，存储器单元105可为可编程的以存储多于两个的逻辑状态(例如，作为多层级单元)。存储器单元组105可为存储器装置100的存储器阵列110的一部分，其中，在一些实例中，存储器阵列110可指代存储器单元105的连续数据块(例如，半导体芯片的连续元素集)。
在一些实例中，存储器单元105可存储表示可编程逻辑状态的电荷(例如，将电荷存储在电容器、电容存储器元件或电容存储元件中)。在一个实例中，充电及未充电的电容器可分别表示两种逻辑状态。在另一实例中，带正电(例如，第一极性，正极性)及带负电(例如，第二极性，负极性)的电容器可分别表示两个逻辑状态。DRAM或FeRAM架构可使用此类设计，且所使用的电容器可包含具有线性或准电极化性质的介电材料作为绝缘体。在一些实例中，电容器的不同电荷电平可表示不同的逻辑状态，在一些实例中，所述逻辑状态可在相应存储器单元105中支持多于两个逻辑状态。在例如FeRAM架构的一些实例中，存储器单元105可包含铁电电容器，所述铁电电容器具有铁电材料作为电容器的端子之间的绝缘(例如，非导电)层。铁电电容器的不同极化电平或极性可表示不同的逻辑状态(例如，在相应存储器单元105中支持两个或多于两个逻辑状态)。
在一些实例中，存储器单元105可包含或以其它方式与可配置材料相关联，所述可配置材料可被称为材料存储器元件、材料存储元件、材料部分及其它。可配置材料可具有可表示不同逻辑状态的一或多个可变且可配置的特性或性质(例如，材料状态)。例如，可配置材料可采用不同的形式、不同的原子配置、不同的结晶度、不同的原子分布，或以其它方式维持可用来表示一种逻辑状态或另一逻辑状态的不同特性。在一些实例中，此类特性可与不同电阻、不同阈值特性或在读取操作期间可检测或可区分的其它性质相关联，以识别写入到可配置材料或由可配置材料存储的逻辑状态。
在一些状况下，存储器单元105的可配置材料可与阈值电压相关联。例如，当横跨存储器单元105施加大于阈值电压的电压时，电流可流过可配置材料，且当横跨存储器单元105施加小于阈值电压的电压时，电流可不流过可配置材料，或可以低于某一电平的速率(例如，根据泄露率)流过可配置材料。因此，施加到存储器单元105的电压可导致不同的电流流动，或不同的感知电阻，或电阻的改变(例如，阈值或开关事件)，这取决于存储器单元105的可配置材料部分是否被以一个逻辑状态或另一逻辑状态写入。因此，可使用与由将读取电压施加到存储器单元105而产生的电流相关联的电流量级或其它特性(例如，阈值行为、电阻击穿行为、回弹行为)来确定写入到存储器单元105或由其存储的逻辑状态。
在存储器装置100的实例中，存储器单元105的每一行可与一或多个字线120(例如，WL1到WLM)耦合，且存储器单元105的每一列可与一或多个数字线130(例如，DL1到DLN)耦合。字线120及数字线130中的每一个可为存储器装置100的存取线的实例。一般而言，一个存储器单元105可位于字线120与数字线130的交点处(例如，与其耦合，耦合在其之间)。此交点可被称为存储器单元105的地址。目标或所选择的存储器单元105可为位于通电或以其它方式所选择的字线120与通电或以其它方式所选择的数字线130的交点处的存储器单元105。
在一些架构中，存储器单元105的存储组件可通过单元选择组件与数字线130电隔离(例如，选择性地隔离)，在一些实例中，这可被称为存储器单元105的开关组件或选择器装置或以其它方式与所述存储器单元相关联。字线120可与单元选择组件(例如，经由单元选择组件的控制节点或端子)耦合，且可控制存储器单元105的单元选择组件。例如，单元选择组件可为晶体管且字线120可与晶体管的栅极耦合(例如，其中晶体管的栅极节点可为晶体管的控制节点)。激活字线120可导致一或多个存储器单元105的相应逻辑存储组件与一或多个对应数字线130之间的电连接或闭路，这可被称为激活一或多个存储器单元105或将一或多个存储器单元105与相应一或多个数字线130耦合。然后可存取数字线130以从相应存储器单元105读取或写入到所述相应存储器单元。
在一些实例中，存储器单元105也可与一或多个板线140(例如，PL1到PLN)耦合。在一些实例中，板线140中的每一个可为可独立寻址的(例如，支持单独的选择或加偏压)。在一些实例中，多个板线140可表示共用的板或其它共用的节点(例如，存储器阵列110中存储器单元105中的每一个共用的板节点)，或以其它方式与共用板或其它共用节点功能等效。当存储器单元105采用电容器来存储逻辑状态时，数字线130可提供对电容器的第一端子或第一板的存取，且板线140可提供对电容器的第二端子或第二极板的存取。尽管存储器装置100的多个板线140被展示为与多个数字线130大体上平行，但在其它实例中，多个板线140可与多个字线120大体上平行，或呈任何其它配置(例如，共用的平面导体、共用的板层、共用的板节点)。
可通过激活或选择与存储器单元105耦合的字线120、数字线130或板线140来对存储器单元105执行例如读取、写入、重写及刷新的存取操作，这可包含施加相应存取线的电压、电荷或电流。在选择存储器单元105时(例如，在读取操作中)，可使用所得信号来确定由存储器单元105存储的逻辑状态。例如，可选择具有存储逻辑状态的电容性存储器元件的存储器单元105，且可检测经由存取线的所得电荷流动或存取线的所得电压以确定由存储器单元105存储的编程逻辑状态。
可使用行组件125(例如，行解码器)、列组件135(例如，列解码器)或板组件145(例如，板解码器)或其组合来控制存取存储器单元105。例如，行组件125可从存储器控制器170接收行地址且基于接收到的行地址激活对应的字线120。类似地，列组件135可从存储器控制器170接收列地址并激活对应数字线130。在一些实例中，此类存取操作可伴随有板组件145对板线140中的一或多个加偏压(例如，对板线140中的一个加偏压、对一些或所有板线140加偏压、对共用的板加偏压)。
在一些实例中，存储器控制器170可使用一或多个组件(例如，行组件125、列组件135、板组件145、感测组件150)来控制存储器单元105的操作(例如，读取操作、写入操作、重写操作、刷新操作)。在一些状况下，行组件125、列组件135、板组件145及感测组件150中的一或多个可与存储器控制器170共置或以其它方式包含。存储器控制器170可生成行及列地址信号以激活所要字线120及数字线130。存储器控制器170还可生成或控制在存储器装置100的操作期间使用的各种电压或电流。
当存储器单元105被存取(例如，与存储器控制器170合作)以确定写入到存储器105或由所述存储器存储的逻辑状态时，存储器单元105可由感测组件150读取(例如，感测)。例如，感测组件150可经配置以响应于读取操作而评估通过或来自存储器单元105的电流或电荷转移，或评估由将存储器单元105与感测组件150耦合而产生的电压。感测组件150可向一或多个组件(例如，向列解码器135、输入/输出组件160、存储器控制器170)提供指示从存储器单元105读取的逻辑状态的输出信号。
感测组件150可包含各种开关组件、选择组件、晶体管、放大器、电容器、电阻器或电压源以检测或放大感测信号的差异(例如，读取电压与参考电压之间的差异，读取电流与参考电流之间的差异，读取电荷与参考电荷之间的差异)，在一些实例中，这可被称为锁存。在一些实例中，感测组件150可包含针对连接到感测组件150的一组或子组的数字线130中的每一个重复的组件(例如，电路元件)的集合。例如，感测组件150可包含用于与感测组件150耦合的一组或子组的数字线130中的每一个的单独的感测电路(例如，单独或复制的感测放大器、单独或复制的信号产生组件)，例如可单独检测与所述组数字线130中的相应一个耦合的相应存储器单元105的逻辑状态。
可通过激活相关字线120、数字线130或板线140(例如，经由存储器控制器170)来设置或写入存储器单元105。换句话说，逻辑状态可存储在存储器单元105中。行组件125、列组件135或板组件145可例如经由输入/输出组件160接受待写入到存储器单元105的数据。在一些实例中，写入操作可至少部分地由感测组件150执行，或写入操作可经配置以绕过感测组件150。
在电容性存储器元件的状况下，存储器单元105可通过将电压施加到电容器或横跨电容器施加电压来写入，且然后隔离电容器(例如，将电容器与用于写入存储器单元105的电压源隔离，浮动电容器)以在电容器中存储与所要逻辑状态相关联的电荷。在铁电存储器的状况下，存储器单元105的铁电存储器元件(例如，铁电电容器)可通过施加量级足以用与所要逻辑状态相关联的极化使铁电存储器元件极化的电压(例如，施加饱和电压)来写入，且铁电存储器元件可被隔离(例如，浮动)，或可横跨铁电存储器元件施加零净电压或偏压(例如，接地、虚拟接地或横跨铁电存储器元件使电压均衡)。在材料存储器架构的状况下，存储器单元105可通过将电流、电压或其它加热或偏压施加到材料存储器元件以根据相应逻辑状态配置材料来写入。
在一些实例中，存储器装置100可包含多个存储器阵列110，所述多个存储器阵列相对于存储器装置100的衬底(例如，半导体衬底、晶体硅衬底、晶体半导体衬底或半导体晶片的一部分)布置成层叠或层级堆叠。支持存取或操作存储器阵列110的电路系统可位于存储器阵列110下面，其可指代至少部分位于存储器阵列110与衬底之间的位置。例如，一或多个行组件125、一或多个列组件135、一或多个板组件145、一或多个感测组件150、或一或多个输入/输出组件160、或其任何组合可位于存储器阵列110下面但在衬底上面，且在一些实例中，可包含至少部分地通过掺杂衬底的部分形成的晶体管(例如，基于衬底的晶体管，具有由掺杂的晶体硅或其它半导体形成的沟道的晶体管)。当用更大数量的存储器阵列110层叠或层级来缩放存储器装置100时，用于支持电路系统的衬底面积可增加，这可导致缩放限制(例如，与衬底的有限面积相关以支持电路系统以用于存取不断增长数量的存储器阵列110的层叠或层级，且进而存取此类解码器或其它支持电路系统的数量及面积不断增长)，以及其它挑战。
根据如本文中所公开的实例，存储器装置100可包含布置在形成在衬底上方的层叠堆叠中的存储器阵列110，以及分布在层叠之间的层叠选择组件(例如，层叠选择晶体管、层叠解码或寻址电路系统)以利用共用的基于衬底的电路系统。例如，堆叠的每一存储器阵列110可包含对应层叠的一组数字线130，及层叠选择电路系统，例如晶体管(例如，对应层叠的、另一层叠的)可操作以耦合具有列解码器的一组数字线130，所述列解码器可在多个层叠之间共享(例如，与其耦合，用于存取或多路复用)。为了存取一个层叠上的所选择存储器阵列110的存储器单元105，对应于所选择存储器阵列110的层叠选择电路系统(例如，晶体管或其它开关组件)可各自被激活(例如，将所选择存储器阵列的数字线130与共用的列解码器耦合)，且对应于另一层叠上的未选择存储器阵列110的层叠选择电路系统可被去激活(例如，将未选择存储器阵列的数字线130与共用的列解码器隔离)。在一些实例中，层叠选择晶体管可包含利用薄膜制造技术的薄膜晶体管，例如用于形成垂直晶体管的各种技术(例如，具有垂直沟道的晶体管，具有至少部分地沿着相对于衬底的厚度方向定向的沟道的晶体管，具有至少部分地由多晶硅形成的沟道部分的晶体管)。在此类存储器装置100的各种层叠处实施层叠选择电路系统可减轻或减缓衬底层级的面积利用率挑战，例如将解码或寻址的某些方面移动到衬底上面的层叠或层级中，这可通过支持给定的基于衬底的电路系统区域的较大数量的层叠来改进存储器装置的缩放。
图2说明根据如本文中所公开的实例支持存储器装置中的薄膜晶体管层叠选择的晶体管结构200的实例。晶体管结构200说明至少部分地由衬底220的部分(例如，衬底220的掺杂部分240)形成的晶体管的实例，且可说明配置成平面晶体管布置的晶体管的特征的布置。衬底220可以是半导体芯片的一部分，例如存储器裸片(例如，晶体硅、单晶硅)的硅芯片。出于说明的目的，可参考坐标系210的x方向、y方向及z方向(例如，高度方向)来描述晶体管结构200的方面。在一些实例中，z方向可说明垂直于衬底220的表面(例如，在xy平面中的表面，可在其上或上方沉积其它材料的表面)的方向，且由其在xz平面中的相应横截面说明的结构中的每一个可沿着y方向延伸一段距离(例如，长度)。
晶体管结构200说明晶体管沟道的实例，其电耦合在端子270-a-1与端子270-a-2之间，其可包含衬底220的一或多个掺杂部分240。在各种实例中，端子270-a-1或270-a-2中的一个可被称为源极端子，端子270-a-1或270-a-2中的另一个可被称为漏极端子，其中此类指定或命名法可基于包含晶体管结构200的电路的配置或相对加偏压。晶体管的沟道或沟道部分可包含或指代晶体管结构的一或多个部分，其可操作以至少部分地基于栅极(例如，栅极端子、栅极部分250)的电压打开或关闭在源极与漏极之间(例如，在端子270-a-1与端子270-a-2之间)的导电路径(例如，调制导电性、形成沟道、打开沟道、关闭沟道)。换句话说，晶体管结构的沟道部分可经配置以至少部分地基于例如栅极部分250的栅极部分的电压而被激活、去激活、导电或不导电。在晶体管结构200(例如，平面晶体管布置)的一些实例中，由衬底220的一或多个掺杂部分240形成的沟道部分可支持在大致水平或平面内方向上(例如，沿着x-方向，在xy平面内，在衬底220的表面内或平行于衬底的表面的方向上)的导电路径。
在一些实例中，栅极部分250可通过栅极绝缘部分260(例如，栅极电介质)与沟道部分物理分离(例如，与衬底220分离，与掺杂部分240中的一或多个分离)。端子270中的每一个可与相应掺杂部分240-a接触或以其它方式耦合(例如，电耦合、物理耦合)，且端子270及栅极部分250中的每一个可由导电材料形成，例如金属或金属合金，或多晶半导体(例如，多晶硅)。
在一些实例中，晶体管结构200可操作为n型或n沟道晶体管，其中向栅极部分250施加超过阈值电压的相对正电压(例如，相对于源极端子具有大于阈值电压的正量级的施加电压)激活沟道部分或以其它方式启用端子270-a-1与270-a-2之间的导电路径(例如，沿着衬底220内与x方向大致对准的方向)。在此类实例中，掺杂部分240-a可指代具有n型掺杂或n型半导体的部分，且掺杂部分240-b可指代具有p型掺杂或p型半导体的部分(例如，沿着x方向或沟道方向具有NPN配置的沟道部分)。
在一些实例中，晶体管结构200可操作为p型或p沟道晶体管，其中向栅极部分250施加高于阈值电压的相对负电压(例如，相对于源极端子具有大于阈值电压的负量级的施加电压)激活沟道部分或以其它方式启用端子270-a-1与270-a-2之间的导电路径。在此类实例中，掺杂部分240-a可指代具有p型掺杂或p型半导体的部分，且掺杂部分240-b可指代具有n型掺杂或n型半导体的部分(例如，沿着x方向或沟道方向具有PNP配置的沟道部分)。
在一些实例中，可操作以支持对存储器单元105(例如，行组件125、列组件135、板组件145、感测组件150、存储器控制器170或其各种组合)的存取操作的电路系统可由各自具有晶体管结构200的布置的相应晶体管组形成，其中晶体管中的每一个可具有由衬底220的相应掺杂部分240形成的沟道部分。在一些实例中，此类晶体管可利用衬底220的晶体半导体材料来实现此类材料或布置的各种性能特性或制造特性。此类布置的一些实例可在互补金属氧化物半导体(CMOS)配置中实施，其可指代p型晶体管及n型晶体管的互补及对称对的各种实例(例如，用于逻辑函数)。然而，基于衬底的晶体管的此类结构或布置可受到衬底220的可用区域(例如，在存储器阵列110或存储器阵列110的层级或层叠的堆叠下方)的限制。
根据如本文中所公开的实例，列组件135的各种方面可替代地定位远离衬底220(例如，在其上面)，包含将各种组件或电路系统分布到存储器阵列110的堆叠的层级或层叠。例如，支持与列组件135相关联的解码或寻址方面的某些电路系统(例如晶体管)可形成在衬底220上面的一或多个层或层级中，其中此类晶体管可包含或被称为作为薄膜晶体管或垂直晶体管，以及其它配置或术语。
图3说明根据如本文中所公开的实例的支持存储器装置中的薄膜晶体管层叠选择的电路300的实例。电路300可包含多个j存储器阵列110-a(例如，存储器阵列110-a-1到110-a-j)，每一存储器阵列可与存储器裸片的衬底(例如，衬底220)上面的层叠(例如，层级、垂直位置、高度)相关联。为了说明清楚起见，参考第一存储器阵列110-a-1来描述存储器阵列110-a的组件，但电路300的存储器阵列110-a-1到110-a-j中的每一个可与相应组件或功能性相关联，即，相似的、不同的或其某一组合。
第一存储器阵列110-a-1可包含可根据m列及n行布置的一组存储器单元105-a(例如，存储器单元105-a-11到105-a-mn，与第一存储器阵列110-a-1相关联的一组存储器单元105)。在电路300的实例中，存储器单元105-a中的每一个包含相应电容器320-a及相应单元选择组件330-a(例如，单元选择晶体管)。在一些实例中，电容器320-a中的一或多个可为铁电电容器，其可操作以存储对应于逻辑状态的电荷或极化(例如，根据铁电存储器架构，用于铁电存储器单元105-a)。在铁电电容器320中使用的铁电材料可通过电极化来表征，其中所述材料在不存在电场的情况下维持非零电荷。铁电电容器320内的电极化在铁电材料表面处产生净电荷，且通过铁电电容器320的端子吸引相反的电荷。因此，电荷可存储在铁电材料与电容器端子的界面处。在一些实例中，存储器单元105-a可包含不同存储器架构的存储元件，例如线性电容器(例如，在DRAM应用中)、晶体管(例如，在NAND应用中、在SRAM应用中)，或材料存储器元件(例如，硫属化物存储元件、电阻存储元件、阈值存储元件)，以及其它类型的存储元件。
存储器单元105-a中的每一个可与字线120(例如，字线120-a-1到120-a-n中的一个)、数字线130(例如，数字线130-a-1到130-a-m中的一个)及板线140-a耦合。在一些说明性实例中，存储器单元105-a-11到105-a-1n可表示与数字线130(例如，数字线130-a-1)及板线140-a耦合或耦合在所述数字线与所述板线之间的一组或一列存储器单元105。在一些说明性实例中，存储器单元105-a-11到105-a-m1可表示与字线120(例如，字线120-a-1)耦合的一组或一行存储器单元105。尽管存储器阵列110-a-1被说明为包含用于所有存储器单元105-a的共用的板线140-a，但电路300的一些实例可包含用于每一行存储器单元105-a的单独板线140(例如，与字线120-a中的每一个相关联的可独立存取的板线140)或用于每一列存储器单元105-a的单独板线140(例如，与数字线130-a中的每一个相关联的可独立存取的板线140)，及其它配置。
如所说明，字线120-a中的每一个(例如，字线WL1到WLn中的每一个)可与相应字线电压VWL相关联，且可与行组件125-a(例如，行解码器)耦合。行组件125-a可将字线120-a中的一或多个与各种电压源(未展示)耦合。在一些说明性实例中，行组件125-a可选择性地将字线120-a中的一或多个与具有相对高电压(例如，选择电压，其可为大于0V的电压)的电压源或具有相对低电压(例如，取消选择电压，其可为0V的接地电压，或负电压)的电压源耦合。如所说明，数字线130-a中的每一个(例如，数字线DL1到DLm中的每一个)可与相应数字线电压VDL相关联，且存储器单元105-a或电容器320-a或其它存储元件可至少部分地基于相关联字线120-a的激活或激活电压与数字线130-a耦合。
在一些实例中，行组件125-a可在存储器阵列110-a-1到110-a-j之间共享(例如，耦合，用于解码、寻址或存取)，且激活存储器阵列110-a-1的字线120-a可伴随有其它存储器阵列110-a中的一或多个的字线120的对应激活(例如，激活存储器阵列110-a-1到110-a-j中的每一个中的一行，激活存储器阵列110-a-1到110-a-j中的一子组中的一行)。例如，行组件125-a的每一输出端子或节点可与存储器阵列110-a-1到110-a-a-j中的每一个的相应字线120或其某一子组耦合，其可包含穿过包含电路300的存储器装置100或存储器裸片的层叠或层级以互连(例如，存储器阵列110-a中的不同存储器阵列的)不同层叠或层级的字线120的互连件(例如，通孔、插座、硅通孔(TSV))。
如所说明，板线140-a(例如，板线PL)可与板线电压VPL相关联，且可与板组件145-a(例如，板解码器)耦合。板组件145-a可将板线140-a与各种电压源(未展示)耦合。在一个实例中，板组件145-a可选择性地将板线140-a与具有相对高电压(例如，板高压，其可为大于0V的电压)的电压源或具有相对低电压(例如，板低电压，其可为0V的接地电压，或负电压)的电压源耦合。
在一些实例中，板组件145-a可在存储器阵列110-a-1到110-a-j之间共享(例如，耦合，用于解码、寻址或存取)，且激活存储器阵列110-a-1的字线140-a可伴随有其它存储器阵列110-a中的一或多个的板线140的对应激活(例如，激活存储器阵列110-a-1到110-a-j中的每一个中的共用的板，激活存储器阵列110-a-1到110-a-j中的一子组中的共用的板)。例如，板组件145-a的每一输出端子或节点可与存储器阵列110-a-1到110-a-j中的每一个的相应板线140或其某一子组耦合，其可包含穿过包含电路300的存储器装置100或存储器裸片的层叠或层级以互连不同层叠或层级的板线140的互连件(例如，通孔、插座、TSV)。在一些实例中，存储器阵列110-a中的每一个的一或多个板线140可为可独立寻址的，或可通过板组件145-a以其它方式彼此独立地加偏压。
感测组件150-a可包含用于存取(例如，读取、写入)存储器阵列110-a-1到110-a-j的存储器单元105的各种组件。例如，感测组件150-a可包含一组i个感测放大器340-a(例如，感测放大器340-a-1到340-a-1)，每一感测放大器耦合在相应信号线345-a与参考线355之间。每一感测放大器340-a可包含各种晶体管或放大器以检测、转换或放大信号的差异，此可被称作锁存。例如，感测放大器340-a可包含电路元件，所述电路元件接收相应信号线345-a的感测信号电压(例如，Vsig)并将其与可由参考组件350提供的参考线355的参考信号电压(例如，Vref)进行比较。基于感测放大器390处的比较，可将感测放大器340的输出驱动到更高的(例如，正的)或更低的电压(例如，负电压、接地电压)。
在一些实例中，与此类锁存相关联的电信号可在感测组件150-a(例如，感测放大器340-a)与输入/输出组件160之间传达，例如，经由I/O线195(未展示)。在一些实例中，感测组件150-a可与存储器控制器(未展示)电子通信，例如参考图1所描述的存储器控制器170，其可控制感测组件150-a的各种操作。在一些实例中，激活逻辑信号SE可被称为“启用”或“激活”感测组件150-a或其感测放大器340-a。在一些实例中，激活逻辑信号SE可被称为或是被称为“锁存”存取存储器单元105的结果的操作的一部分。
电路300可实施用于将数字线130与感测放大器340-a多路复用以支持存取存储器单元105-a的各种技术。例如，感测组件150-a的感测放大器340-a的数量可能少于存储器阵列110-a-1到110-a-j中的数字线130的数量，且存储器阵列110-a-1到110-a-j的数字线130中的某些数字线可在执行存取操作的给定持续时间内与感测放大器340-a中的某些感测放大器耦合。根据如本文中所公开的实例，电路300可使用列解码器360及层叠解码器370的组合来支持此类多路复用，这可指代参考参考图1所描述的列组件135的组件或功能性的分布或分离。
列解码器360可经配置以支持i个感测放大器340-a或i个信号线345-a(例如，信号线345-a-1到345-a-i、SL1到SLi)与m个中间线365(例如，中间线365-a-1到365-a-m，IL1到ILm)之间的多路复用或耦合。在一些实例中，m可大于i，例如m是i的整数倍。在一些实例中，m可等于存储器阵列110-a-1到110-a-j中的每一个中的数字线130或列的数量。
层叠解码器370可操作以从存储器阵列110-a中进行选择，其可包含经由一或多个所选择存储器阵列110-a的中间线365-a与数字线130-a之间的相应晶体管380-a(例如，层叠选择晶体管)的选择性耦合或隔离。在电路300的实例中，每一存储器阵列110-a可与晶体管380-a的相应行相关联，所述晶体管可使用相应层叠选择线375来激活。例如，存储器阵列110-a-1可与晶体管380-a-11到380-a-1m及层叠选择线375-a-1相关联，存储器阵列110-a-j可与晶体管380-a-j1到380-a-jm及层叠选择线375-a-j相关联，等等。在一些实例中，存储器阵列110-a及层叠选择线375-a的数量(例如，数量j)可等于(例如，包含电路300的存储器装置100或存储器裸片)的电路300的层叠或层级的数量。在一些实例中(例如，当多个存储器阵列110-a位于同一层叠或层级上时)，存储器阵列110-a及层叠选择线375-a的数量可大于层叠或层级的数量(例如，层叠或层级的整数倍)。
在一些实例中，当待对存储器阵列110-a-1的存储器单元105-a执行存取操作时，层叠解码器370可激活层叠选择线375-a-1。激活层叠选择线375-a-1可激活晶体管380-a-11到380-a-1m中的每一个，从而将数字线130-a-1到130-a-m与列解码器360耦合(例如，经由中间线路365-a-1到365-am)。列解码器360因此可操作用于将所选择存储器阵列110-a-1的数字线130-a-1到130-a-m中的一或多个与感测放大器340-a-1到340-a-i耦合以支持各种存取操作(例如，读取操作、写入操作)。
在一些实例中，当待对存储器阵列110-a-1的存储器单元105-a执行存取操作时，层叠解码器370可去激活其它层叠选择线375(例如，层叠选择线375-a-j及其它层叠选择线)，这可去激活其它晶体管380(例如，晶体管380-a-j1到380-a-jm及其它晶体管)中的每一个，从而将其它存储器阵列110-a的数字线130与列解码器360(例如，与中间线365-a-1到365-a-m)解耦。在一些实例中，由于从感测放大器340-a的角度来看减少的固有电容，或减少的电荷泄漏或耗散(例如，经由未选择的存储器阵列110-a)及其它现象，此类隔离可改进电路300的读取容限、功耗或其它操作。此外，此类隔离可支持简化的行解码(例如，当不同存储器阵列110-a的字线120与行组件125-a的相同或共用的输出耦合时)，因为数行多个存储器阵列110-a可仅当某些所选择的存储器阵列110-a的数字线130可与支持给定存取操作的电路系统耦合时被激活。
电路300中的组件的配置还可支持包含电路300的存储器装置100或存储器裸片的布局或形成的灵活性的改进。例如，行组件125-a、板组件145-a、感测组件150-a、参考组件350或列解码器360或其各种组合可至少部分地由位于存储器阵列110-a下面或至少在存储器阵列110-a之外的另一层叠或层级上的电路系统形成。在一些实例中，此类电路系统可至少部分地形成在衬底(例如，衬底220、晶体半导体部分)上，且可包含基于衬底的晶体管的各种配置(例如，根据晶体管结构200，包含在CMOS配置中的一或多组晶体管)。然而，在一些实例中，此类电路系统的面积可大于存储器阵列110-a中的每一个的面积，这可限制存储器裸片上电路300的缩放，或导致相对低效的衬底利用率。
根据如本文中所公开的实例，晶体管380可位于衬底上面，包含存储器阵列110-a的层叠或层级之间(例如，分布在衬底上面的多个层叠或层级中的一或多个层叠或层级之间)的各种位置。例如，晶体管380可使用薄膜制造技术形成，例如包含由多晶半导体材料形成的相应沟道部分(例如，沉积在衬底220上方)。在一些实例中，晶体管380可形成为垂直晶体管(例如，具有在相对于衬底220的高度方向上对准的沟道部分的晶体管)，包含利用具有导电性的一或多个沟道材料立柱的各种配置可基于相应栅极部分的电压来调制。通过在衬底上面移动晶体管380，电路300可支持用于在整个存储器裸片中分布解码电路系统的灵活性的改进，这可改进面积利用率或半导体材料利用率，以及其它益处。
图4说明根据如本文中所公开的实例支持存储器装置中的薄膜晶体管层叠选择的存储器结构400的实例。存储器结构400可说明可与衬底220-a一起形成或形成在衬底220-a上方的存储器装置100或存储器裸片的部分，所述衬底可为参考图2所描述的衬底220的实例。存储器结构400可说明用于实施参考图3所描述的电路300的方面的实例。出于说明的目的，可参考坐标系401的x方向、y方向及z方向来描述存储器结构400的方面。z方向可说明垂直于衬底220-a的表面(例如，xy平面中的表面，可在其上或上方沉积其它材料的表面)的方向，以及由其在xz平面中的相应横截面说明的相关结构中的每一个可沿着y方向延伸某一距离，或重复某一数量(例如，根据节距维度)，或两者。在一些实例中，出于说明性目的，x方向可与列方向对准或被称为列方向(例如，沿着存储器单元的列)，且y方向可与行方向对准或被称为行方向(例如，沿着存储器单元105行)。
存储器结构400说明与不同层级420(例如，不同层叠、层叠堆叠、层级堆叠)相关联的存储器阵列110的实例。例如，存储器阵列110-b-1可与相对于衬底220-a处于第一高度或位置处的层级420-a-1相关联，且存储器阵列110-b-2可与相对于衬底220-a位于第二(例如，不同的)高度或位置处(例如，相对于衬底220-a在层级420-a-1上面)的层级420-a-2相关联。尽管存储器结构400说明具有两个层级420-a的实例，但所描述技术可应用于具有两个或多于两个层级420中的任何数量的存储器结构中。
存储器阵列110-b中的至少一些(如果并非每一个)可包含根据行(例如，沿着y方向对准，根据沿着x方向的位置寻址)或列(例如，沿着x方向对准，根据沿着y方向的位置寻址)布置或寻址的相应一组存储器单元105-b。例如，存储器阵列110-b-1的列可包含n个存储器单元105-b-11到105-b-1n，且可与数字线导体410-a-11(例如，数字线130的实例)相关联(例如，形成在其上、经形成与其接触、与其耦合)。在一些实例中，存储器阵列110-b-2的列可包含相同数量的存储器单元105-b，所述存储器单元可与存储器阵列110-b-1的存储器单元105-b物理对准或不对准(例如，沿着z方向)或重叠(例如，当在xy平面上观看时)。可通过沿着y方向重复所说明存储器单元105及数字线导体410-a以及其它特征来形成一定数量的列，m个。
存储器结构400中的存储器单元105-b中的至少一些(如果并非每一个)可包含相应电容器320-b及相应单元选择组件330-b(例如，晶体管)。在存储器结构400的实例中，单元选择组件330-b中的每一个可经形成为垂直晶体管，其可包含至少部分地由相应立柱430-a形成的沟道部分(例如，垂直沟道)或其一部分(例如，沿着z方向)，及至少部分地由相应字线导体440-a(例如，字线120的实例)形成的栅极部分。在一些实例中，单元选择组件330-b的栅极部分可为字线120或字线导体440-a的一部分或区域，其可操作以激活单元选择组件330-b的沟道部分(例如，调制信道部分的导电性)。字线导体440-a可从一个存储器单元105-b沿着诸如y方向的方向(例如，行方向，沿着存储器单元105-b行)延伸到另一存储器单元105-b，且可与行组件125(未展示)耦合以用于选择或激活存储器单元105-b行(例如，通过对字线导体440-a加偏压)。
在一些实例中，一个存储器阵列110-b(例如，存储器阵列110-b-1)的字线导体440-a可与另一存储器阵列110-b(例如，存储器阵列110-b-2)的字线导体440-a耦合或连接，使得存储器单元105-b行可横跨多个存储器阵列110-b或多个层级420-a共同激活(例如，通过共享行组件125的共用的节点或输出，未展示)。在一些实例中，不同层级420-a的字线导体440-a之间的互连可至少部分地沿着z方向由一或多个通孔、插座或TSV形成，所述通孔、插座或TSV可位于存储器阵列110-b的边界处或附近(例如，沿着y方向)，以及其它相对于存储器阵列110-b的位置。
用于存储器单元105-b的每一电容器320-b可包含形成在与存储器单元105-b相关联的立柱430-a与板导体460-a(例如，板线140、板节点或共用的板的实例)之间的相应电介质部分450-a。在一些实例中，电容器320-b的立柱430-a的一部分可为与对应的单元选择组件330-b的立柱430-a的一部分相同的材料或材料组合(例如，经掺杂半导体材料，多晶半导体)。在一些实例中，电容器320-b的立柱430-a的一部分可为或包含与对应单元选择组件330-b的立柱430-a的一部分不同的材料或材料组合(例如，金属或导体部分，沉积在立柱430-a的表面上方的金属层)。在一些实例中，电介质部分450-a可由铁电材料形成，铁电材料可操作以在不存在电场的情况下维持非零电荷(例如，对应于所存储逻辑状态)。
在存储器结构400的实例中，存储器阵列110-b-1可与板导体460-a-1相关联(例如，与其耦合、包含、使用其进行存取)且存储器阵列110-b-2可与板导体460-a-2相关联(例如，与其耦合、包含、使用其进行存取)。板导体460-a中的每一个可与板组件145(未展示)耦合，用于对板导体460-a进行加偏压。在存储器结构400的实例中，每一板导体460-a可与至少一列存储器单元105-b相关联。在一些实例中，板导体460-a中的每一个还可沿着y方向沿着存储器单元105-b行延伸，在所述状况下，板导体460-a中的每一个可与相应存储器阵列110-b的所有存储器单元105-b相关联。在一些实例中，板导体460-a可为形成在相应存储器阵列110-b的存储器单元105-b的电介质部分450-a上方或其之间的金属或其它导体。
在存储器结构400的实例中，每一存储器阵列110-b的每一列存储器单元105-b可与相应晶体管380-b相关联，所述晶体管也可形成为垂直晶体管。每一晶体管380-b可操作以将相应数字线导体410-a与中间线导体465-a(例如，中间线365的实例)耦合。在存储器结构400的实例中，每一中间线导体465-a可为与立柱470-a接触(例如，在数字线导体410-a上面，与其相对)形成的水平金属层及与可由一或多个通孔、插座或TSV形成的列解码器360-a耦合的垂直部分的组合。在存储器结构400的实例中，为了支持每存储器阵列110-b的m列，可沿着y方向形成m个中间线导体465-a，且每一中间线导体465-a可与每一存储器阵列110-b或每一层级420-a的晶体管380-b耦合或连接(例如，中间线导体465-a-1与晶体管380-b-11及380-b-21耦合)。
至少一些(如果并非每一)层叠选择晶体管380-a可包含至少部分地由一或多个相应立柱470-a形成的沟道部分(例如，垂直沟道)及至少部分地由一或多个相应层叠选择导体480-a(例如，层叠选择线375的实例)形成的栅极部分。在一些实例中，晶体管380-b的栅极部分可为层叠选择线375的部分或区域，其可操作以激活晶体管380-b的沟道部分(例如，调制沟道部分的导电性)。层叠选择导体480-a可沿着例如y方向的方向(例如，沿着行方向，沿着存储器单元105行)从一列存储器单元105-b延伸到另一列，或从一个晶体管380-b延伸到另一晶体管，且可与层叠解码器370(未展示)耦合，用于选择或激活存储器阵列110-b(例如，通过对层叠选择导体480-a施加偏压，通过激活晶体管380-b行)。
所述组m个中间线导体465-a可与列解码器360-a耦合，列解码器又可与感测组件150-b耦合(例如，经由多个信号线345)。因此，层叠解码器370(未展示)与列解码器360-a的组合可用于多路复用、寻址或以其它方式选择性地耦合存储器阵列110-b-a及110-b-2的数字线导体410-a与感测组件150-b或其感测放大器340，以支持各种存取操作。在一些实例中，层叠解码器370、列解码器360-a或感测组件150-b的电路系统可为基于衬底的，例如包含至少部分地由衬底220-a的掺杂部分形成的晶体管(例如，根据晶体管结构200，配置成CMOS布置的晶体管)。通过在衬底220-a上面的位置中包含晶体管380-b，存储器结构400可支持用于在整个存储器裸片中分布解码电路系统的灵活性的改进，这可改进面积利用率或半导体材料利用率，以及其它益处。
在各种实例中，立柱430及470中的每一个可操作以支持相应晶体管的沟道的至少一部分(例如，沿着z方向对准的沟道或可操作导电路径，至少部分地基于相应栅极部分、栅极端子或栅极导体的电压而支持源极端子与漏极端子之间的电耦合或导电路径)，且可包含一或多个经掺杂半导体部分。例如，为了支持n型晶体管，立柱430或立柱470可包含至少p型半导体部分，或可包含n型半导体的堆叠(例如，在z方向上)，p型半导体及n型半导体(例如，沿着z方向呈NPN布置)，以及其它构成材料或布置。为了支持p型晶体管，立柱430或立柱470可包含至少一个n型半导体部分，或可包含p型半导体的堆叠(例如，沿着z方向)，n-型半导体及p型半导体(例如，在z方向上呈PNP布置)，以及其它构成材料或布置。在一些实例中，如本文中所描述的立柱(例如，立柱430、立柱470)可包含一或多个电极或电极部分，例如在立柱的一端或两端处的电极(例如，顶端、底端，或两者)。
立柱430及470中的每一个可与相对于衬底的高度或高度维度相关联(例如，z方向上的下范围、z方向上的上范围、z方向上的跨度)，其可被定义为平衡存储器阵列110的各种性能准则的一部分。在一些实例中，在存储器阵列110的立柱430的z方向上的高度维度或范围可与在存储器阵列110的立柱470的z方向上的高度维度或范围相同或与其至少部分重叠。例如，立柱430及470中的每一个可相对于衬底具有共用的高度维度(例如，共用的上范围、共用的下范围或两者)。在一些实例中，立柱430可具有与立柱470不同的高度或高度维度，例如立柱430沿着z方向具有延伸高度以支持电容器320的一或多个特征。立柱430及470可形成为具有各种横截面形状(例如，在xy平面中)，例如正方形、矩形、圆形、椭圆形或多边形及其它形状，其中立柱430及470可具有共用的或不同的形状，或共用的或不同的维度。
立柱430及470可根据各种技术形成。在一些实例中，掺杂半导体材料的一或多个层或层堆叠可沉积在衬底上或上方(例如，在数字线导体410或对应金属层上或与其接触)，且沉积层位于相应立柱430与470之间的部分(例如，沿着x方向、沿着y方向)的位置可被蚀刻掉或开槽以形成相应立柱。在一些实例中，立柱430及470可由相同的材料或材料的组合(例如，由相同的层或层堆叠)形成。在一些实例中，此类层可包含一或多个电极层，例如在掺杂半导体材料层堆叠上面的电极层、在掺杂半导体材料层堆叠下面的电极层或两者，且此类电极层可为或可不与立柱形成工艺一起蚀刻或开槽。另外或替代地，在一些实例中，孔或沟槽可被蚀刻穿过材料(例如，在z方向上，穿过介电材料，穿过栅极介电材料)及用于立柱430及470的材料(例如，一或多个经掺杂半导体材料、一或多个电极材料)可沉积在经蚀刻孔或沟槽中。在立柱材料被沉积到孔、沟槽或其它凹部中的实例中，立柱430及470可由或可以不由相同的材料或材料的组合形成。
在各种实例中，可针对特定特性定义或选择用于相应晶体管的立柱430及470的数量或配置，例如相关联的驱动强度(例如驱动电流)、阻抗、激活阈值、或特定晶体管或晶体管组的泄漏特性。在一些实例中，多个立柱430或多个立柱470可被描述为或配置为共用的晶体管或晶体管组件的平行物理结构(例如，平行沟道)。例如，如所说明，晶体管380-b中的每一个可包含或以其它方式形成有两个立柱470-a。然而，在其它实例中，晶体管380或单元选择组件330可以分别包含或以其它方式形成有任意数量的一或多个立柱470或430。同样，在各种实例中，电容器320可形成有或超过任何数量的一或多个立柱430。在一些实例中，并行配置(例如，共同激活)的组中的每一立柱430或470可被描述为或配置为单个晶体管的组件，使得对应的单元选择或层叠选择可被描述为或配置为具有并联布置的多个晶体管。
在一些实例中，给定存储器阵列110的字线导体440及层叠选择导体480可使用一或多种共用的操作、一或多种共用的材料形成，或以其它方式共享形成或配置的各种方面。例如，字线导体440及层叠选择导体480可使用一或多个共用导体形成工艺(例如，共用的掩模工艺、共用的蚀刻工艺、共用的沉积工艺或其各种组合)来形成。在一些实例中，字线导体440及层叠选择导体480可形成为具有在立柱430及470的至少经掺杂半导体部分的高度维度内或与其重叠的高度维度(例如，支持分别通过单元选择组件330及晶体管380的沟道部分调制导电性的功能)。
在各种实例中，字线导体440及层叠选择导体480可由金属或金属合金(例如，铜、钨、金、银、锡、铝或其合金)形成。此类导体可通过与导体及相应立柱的部分接触的栅极电介质与立柱430或470(沿着x方向、沿着y方向、沿着x方向及y方向、在径向方向上)分开。在一些实例中，栅极导体可位于相应立柱旁边(例如，作为横向栅极、作为通过门、作为在立柱的任一侧或两侧上的一对栅极导体)，包含沿着y方向在立柱之间延伸且通过栅极电介质沿着x方向与立柱分开的导体。在一些实例中，栅极导体可包含(例如，部分地、完全地)围绕相应立柱(例如，作为环绕式栅极、作为圆周栅极、作为全方位栅极)的至少一部分，其中至少相应立柱可用与立柱及导体接触的圆周栅极电介质缠绕(例如，部分缠绕、完全缠绕)。在各种实例中，数字线导体410或中间线导体465以及例如导体的其它组件可由金属或金属合金形成，其可为与用于支持晶体管栅极部分的导体(例如，字线导体440、层叠选择导体480)相同的材料或不同的材料。
在一些实例中，层叠解码器370(未展示)、列解码器360-a或感测组件150-b或其任一组合的电路系统可为基于衬底的，例如包含至少部分地由衬底220-b的掺杂部分形成的晶体管(例如，根据晶体管结构200，配置成CMOS布置的晶体管)。通过在衬底220-a上面的位置中包含晶体管380-b，存储器结构400可支持用于在整个存储器裸片中分布解码电路系统的灵活性的改进，这可改进面积利用率或半导体衬底材料利用率，以及其它益处。
图5说明根据如本文中所公开的实例的支持存储器装置中的薄膜晶体管层叠选择的存储器结构500的实例布局。存储器结构500可说明可与衬底220-b一起形成或形成在所述衬底上方的存储器装置100或存储器裸片的部分，所述衬底可为参考图2所描述的衬底220的实例。存储器结构500可说明用于实施参考图3所描述的电路300的方面的实例。出于说明的目的，可参考坐标系501的x方向、y方向及z方向来描述存储器结构500的方面。z方向可说明垂直于衬底220-b的表面(例如，xy平面中的表面，可在其上或上方沉积其它材料的表面)的方向，以及由其在xz平面中的相应横截面说明的相关结构中的每一个可沿着y方向延伸某一距离，或重复某一数量(例如，根据节距维度)，或两者。在一些实例中，出于说明性目的，x方向可与列方向对准或被称为列方向(例如，沿着存储器单元的列)，且y方向可与行方向对准或被称为行方向(例如，沿着存储器单元105行)。在一些实例中，存储器结构500可包含与参考存储器结构400所描述的那些相似的组件的替代布置，包含具有相似附图标记的组件，且参考存储器结构400对此类组件或其形成的描述可适用于存储器结构500的组件。
存储器结构500说明与不同层级420相关联的存储器阵列110的实例。例如，存储器阵列110-c-1及110-c-3可与相对于衬底220-b处于第一高度或位置处的层级420-b-1相关联，且存储器阵列110-c-2及110-c-4可与相对于衬底220-b位于第二(例如，不同的)高度或位置处(例如，相对于衬底220-b在层级420-b-1上面)的层级420-b-2相关联。尽管存储器结构500说明具有两个层级420-b的实例，但所描述技术可应用于具有两个或多于两个层级420中的任何数量的存储器结构中。
存储器结构500还说明与不同组510存储器阵列110(例如，不同子组的存储器阵列110，其可在衬底220上方沿着x方向、沿着y方向或两者具有不同位置)相关联的存储器阵列110的实例。例如，存储器阵列110-c-1及110-c-2可与一组510-a-1相关联，且存储器阵列110-c-3及110-c-4可与一组510-a-2相关联。在一些实例中，组510的存储器阵列110可与相应列解码器360耦合或以其它方式共享。例如，组510-a-1可与列解码器360-b-1相关联(例如，与其耦合、配置用于使用其存取或寻址)，且组510-a-2可与列解码器360-b-2相关联。在存储器结构500的实例中，组510-a-1及组510-a-2可与感测组件150-c耦合或以其它方式共享(例如，感测组件150为组510-a的存储器阵列110-c中的每一个共用或由其共享)，所述感测组件可经由对应于组510-a的相应列解码器360-b存取。尽管存储器结构500说明具有两组510-a的实例，但所描述技术可应用于具有两个或多于两个组510中的任何数量(例如，及可操作以与共用感测组件150-c耦合或以其它方式共用的相关联列解码器360)的存储器结构中。
存储器阵列110-c中的至少一些(如果并非每一个)可包含根据行(例如，沿着y方向对准，根据沿着x方向的位置寻址)或列(例如，沿着x方向对准，根据沿着y方向的位置寻址)布置或寻址的相应一组存储器单元105-c。例如，存储器阵列110-c中的每一个的列可包含n个存储器单元，且每一存储器单元可与数字线导体410-b(例如，数字线130的实例)相关联(例如，形成在其上、经形成与其接触、与其耦合)。可通过沿着y方向重复所说明存储器单元105-c及数字线导体410-b以及其它特征来形成一定数量的列，m个。
存储器结构500中的存储器单元105-c中的至少一些(如果并非每一个)可包含相应电容器320-c及相应单元选择组件330-c(例如，晶体管)。在存储器结构500的实例中，单元选择组件330-c中的每一个可经形成为垂直晶体管，其可包含至少部分地由相应立柱430-b形成的沟道部分(例如，垂直沟道)或其一部分(例如，沿着z方向)，及至少部分地由相应字线导体440-b(例如，字线120的实例)形成的栅极部分。在一些实例中，单元选择组件330-c的栅极部分可为字线120或字线导体440-b的一部分或区域，其可操作以激活单元选择组件330-c的沟道部分(例如，调制信道部分的导电性)。字线导体440-b可从一个存储器单元105-c沿着例如y方向的方向(例如，行方向，沿着存储器单元105-c行)延伸到另一存储器单元105-c，且可与行组件125(未展示)耦合以用于选择或激活存储器单元105-c一行(例如，通过对字线导体440-b加偏压)。
在一些实例中，一个存储器阵列110-c的字线导体440-b可与另一存储器阵列110-c的字线导体440-b耦合或连接，使得存储器单元105-c行可横跨多个存储器阵列110-c共同激活，包含横跨多个层级420-b的存储器阵列110-c，或横跨多个组510-a的存储器阵列110-c，或两者(例如，通过共享行组件125的共用的节点或输出，未展示)。在横跨多个层级420-b横跨存储器阵列110-c支持共用、共享或以其它方式并发激活的实例中，字线导体440-b-1n及440-b-2n可彼此耦合，或与行组件125的共用或共享的输出耦合，或字线导体440-b-3n及440-b-4n可彼此耦合，或与行组件125的共用或共享的输出耦合，等等。在横跨多个组510-a横跨存储器阵列110-c支持共用、共享或以其它方式并发激活的实例中，字线导体440-b-1n及440-b-3n可彼此耦合，或与行组件125的共用或共享的输出耦合，或字线导体440-b-2n及440-b-4n可彼此耦合，或与行组件125的共用或共享的输出耦合，等等。在横跨多个层级420-b及组510-a横跨存储器阵列110-c支持共用、共享或以其它方式并发激活的实例中，字线导体440-b-1n、440-b-2n、440-b-3n及440-b-4n可彼此耦合，或与行组件125的共用或共享的输出耦合，等等。
在一些实例中，不同层级420-b的字线导体440-b之间的互连可至少部分地沿着例如z方向的方向由一或多个通孔、插座或TSV形成，所述通孔、插座或TSV可位于存储器阵列110-c的边界处或附近(例如，沿着y方向)，以及其它相对于存储器阵列110-c的位置。在一些实例中，不同组510-a的字线导体440-b之间的互连可至少部分地沿着x方向由一或多个布线层级或层形成，其可位于沿着z方向的不同于存储器阵列110-c的位置处，例如在存储器阵列110-c上面、下面或之间的位置，以及其它位置。
用于存储器单元105-c的每一电容器320-c可包含形成在与存储器单元105-c相关联的立柱430-b与板导体460-b(例如，板线140、板节点或共用的板的实例)之间的相应电介质部分450-b。在一些实例中，电容器320-b的立柱430-b的一部分可为与对应的单元选择组件330-c的立柱430-b的一部分相同的材料或材料组合(例如，经掺杂半导体材料，多晶半导体)。在一些实例中，电容器320-c的立柱430-b的一部分可为或包含与对应单元选择组件330-c的立柱430-b的一部分不同的材料或材料组合(例如，金属或导体部分，沉积在立柱430-b的表面上方的金属层)。在一些实例中，电介质部分450-b可由铁电材料形成，铁电材料可操作以在不存在电场的情况下维持非零电荷(例如，对应于所存储逻辑状态)。
在存储器结构500的实例中，存储器阵列110-c中的每一个可与相应板导体460-b相关联(例如，与其耦合、包含、使用其进行存取)。板导体460-b中的每一个可与板组件145(未展示)耦合，用于分别对板导体460-b进行加偏压。在存储器结构500的实例中，每一板导体460-b可与至少一列存储器单元105-c相关联。在一些实例中，板导体460-b中的每一个还可以沿着存储器单元105-c行沿着y方向延伸，在所述状况下，板导体460-b中的每一个可与相应存储器阵列110-c的所有存储器单元105-c相关联。
在存储器结构500的实例中，至少一些(如果并非每一)存储器阵列110-c的至少一些(如果并非每一列)存储器单元105-c可与相应晶体管380-c相关联，所述晶体管还可形成为垂直晶体管。至少一些(如果并非每一)晶体管380-c可操作以将相应数字线导体410-b与中间线导体465-b(例如，中间线365的实例)耦合。在存储器结构500的实例中，为了支持每存储器阵列110-c m列，可针对每一组510-a沿着y方向形成m个中间线导体465-b，且每一中间线导体465-b可与一组510-a的每一层级420-b的每一存储器阵列110-c的晶体管380-c耦合或连接(例如，中间线导体465-b-11与晶体管380-c-11及380-c-21耦合，中间线导体465-b-21与晶体管380-c-31及380-c-41耦合)。
至少一些(如果并非每一)层叠选择晶体管380-c可包含至少部分地由一或多个相应立柱470-b形成的沟道部分(例如，垂直沟道)及至少部分地由一或多个相应层叠选择导体480-b(例如，层叠选择线375的实例)形成的栅极部分。在一些实例中，晶体管380-c的栅极部分可为层叠选择线375的部分或区域，其可操作以激活晶体管380-c的沟道部分(例如，调制沟道部分的导电性)。层叠选择导体480-b可沿着例如y方向的方向(例如，沿着行方向，沿着存储器单元105行)从一列存储器单元105-c延伸到另一列，或从一个晶体管380-c延伸到另一晶体管，且可与层叠解码器370(未展示)耦合，用于选择或激活存储器阵列110-c(例如，通过对层叠选择导体480-b施加偏压，通过激活晶体管380-c行)。
每一组510-a的m个中间线导体465-b组可与相应列解码器360-b耦合，所述列解码器又可与感测组件150-c(例如，可为列解码器360-b中的每一个或所有存储器阵列110-c共用的感测组件150，可操作以存取所有或任何存储器阵列110-c的存储器单元105-c的感测组件150)耦合或以其它方式可操作以与其耦合。在一些实例中，存储器结构500可包含开关组件515，用于耦合或隔离相应列解码器360-b及感测组件150-c(例如，根据逻辑信号SW1来激活开关组件515-a-1及逻辑信号SW2来激活开关组件515-a-2)。尽管针对列解码器360-b中的每一个示出单个开关组件515-a，但在一些实例中，存储器结构500可包含多个开关组件515(例如，每组510-a多个开关组件515)，例如用于相应列解码器360-b与感测组件150-c之间的多个信号线345中的每一信号线345(未展示)的切换组件515。在其它实例中，此类功能性可包含在列解码器360-b中，或包含在感测组件150-c中，或分布在列解码器360-b与感测组件150-c之间，或其任一组合，使得列解码器360-b可另外操作以与感测组件150-c耦合。因此，层叠解码器370(未展示)、列解码器360-b及一或多个开关组件515(如果适用)的组合可用于多路复用、寻址或以其它方式选择性地耦合存储器阵列110-c-1至110-c-4的数字线导体410-b与感测组件150-c或其感测放大器340以支持各种存取操作。
尽管存储器结构500说明中间线导体465-b及列解码器360-b沿着x方向定位朝向外部范围的实例，且感测组件150-c沿着x方向居中定位(例如，在列解码器360-b之间)，存储器结构500的组件可交替布置。例如，可横跨yz平面显示组510-a中的每一个及对应电路系统，使得中间线导体465-b及列解码器360-b可沿着x方向居中定位(例如，在存储器阵列110-c之间，比存储器阵列110-c的延伸相对较靠近于沿着x方向的中间维度)，且每一组510-a的数字线导体410-b及存储器阵列110-c可沿着x方向朝向外范围延伸。在一些实例中，感测组件150-c仍可居中定位，例如居中位于列解码器360-b-1与360-b-2之间。在一些实例中，感测组件150-c可定位在不同位置中，例如位于衬底220-b上沿着y方向的不同位置处、沿着x方向的不同位置处(例如，沿着x方向与列解码器360-b-1及360-b-2两者位于同一侧上)，或在z方向上的不同位置处(例如，列解码器360-b上面或下面)，以及其它位置。
在一些实例中，层叠解码器370(未展示)、列解码器360-b、开关组件515(在适用的情况下)或感测组件150-c或其任一组合的电路系统可为基于衬底的，例如包含至少部分地由衬底220-b的掺杂部分形成的晶体管(例如，根据晶体管结构200，配置成CMOS布置的晶体管)。通过在衬底220-b上面的位置中包含晶体管380-c，存储器结构500可支持用于在整个存储器裸片中分布解码电路系统的灵活性的改进，这可改进面积利用率或半导体衬底材料利用率，以及其它益处。此外，通过包含可由不同列解码器360-b存取的感测组件150-c(例如，列解码器360-b共用或共享的感测组件150)，存储器结构500可支持用于解码、寻址或其它操作的灵活性的改进。例如，第一列解码器360-b可与感测组件150-c耦合，而第二列解码器360-b与感测组件150-c隔离，此可支持使用感测组件150-c经由第一列解码器360-b执行某些操作(例如，感测由存储器阵列110-c中的一个的存储器单元105存储的逻辑状态)及在不使用感测组件150-c的情况下执行的其它操作(例如，行选择或加偏压、列选择或加偏压、层叠选择、信号发展，其可经由第二列解码器360-b或相关联的开关组件515与感测组件150-c隔离)。在一些实例中，此类技术可支持存储器阵列110-c之间的一定程度的并行操作。
图6说明根据如本文中所公开的实例的支持存储器装置中的薄膜晶体管层叠选择的存储器结构600的实例布局。存储器结构600可说明可与衬底220-c一起或在其上方形成的存储器装置100或存储器裸片的部分，所述衬底可为参考图2描述的衬底220的实例。存储器结构600可说明用于实施参考图3所描述的电路300的方面的实例。出于说明的目的，可参考坐标系601的x方向、y方向及z方向来描述存储器结构600的方面。z方向可说明垂直于衬底220-c的表面(例如，xy平面中的表面，可在其上或上方沉积其它材料的表面)的方向，以及由其在xz平面中的相应横截面说明的相关结构中的每一个可沿着y方向延伸某一距离，或重复某一数量(例如，根据节距维度)，或两者。在一些实例中，出于说明性目的，x方向可与列方向对准或被称为列方向(例如，沿着存储器单元的列)，且y方向可与行方向对准或被称为行方向(例如，沿着存储器单元105行)。在一些实例中，存储器结构600可包含与参考存储器结构400所描述的那些相似的组件的替代布置，包含具有相似附图标记的组件，且参考存储器结构400对此类组件或其形成的描述可适用于存储器结构600的组件。
存储器结构600说明与不同层级420相关联的存储器阵列110的实例。例如，存储器阵列110-d-1及110-d-3可与相对于衬底220-c处于第一高度或位置处的层级420-c-1相关联，且存储器阵列110-d-2及110-d-4可与相对于衬底220-c位于第二(例如，不同的)高度或位置处(例如，相对于衬底220-c在层级420-c-1上面)的层级420-c-2相关联。尽管存储器结构600说明具有两个层级420-c的实例，但所描述技术可应用于具有两个或多于两个层级420中的任一数量的存储器结构中。
存储器结构600还说明与存储器阵列110的不同组610(例如，存储器阵列110的可在衬底220上方沿着x方向、沿着y方向或两者具有不同位置的不同子组)相关联的存储器阵列110的实例。例如，存储器阵列110-d-1及110-d-2可与组610-a-1相关联，且存储器阵列110-d-3及110-d-4可与组610-a-2相关联。在一些实例中，组610的存储器阵列110可与相同的列解码器360耦合或以其它方式共享，但不同组610可相对于共用的中间线导体465或其它电路系统位于不同侧或位置上。例如，组610-a-1可位于中间线导体465-c的第一侧(例如，左侧)上，且组610-a-2组可位于中间线导体465-c的第二侧(例如，右侧)上。
存储器阵列110-d中的至少一些(如果并非每一个)可包含根据行(例如，沿着y方向对准，根据沿着x方向的位置寻址)或列(例如，沿着x方向对准，根据沿着y方向的位置寻址)布置或寻址的相应一组存储器单元105-d。例如，存储器阵列110-d中的每一个的列可包含n个存储器单元，且每一存储器单元可与数字线导体410-c(例如，数字线130的实例)相关联(例如，形成在其上、经形成与其接触、与其耦合)。可通过沿着y方向重复所说明存储器单元105-d及数字线导体410-c以及其它特征来形成一定数量的列，m个。
存储器结构600中的存储器单元105-d中的至少一些(如果并非每一个)可包含相应电容器320-d及相应单元选择组件330-d(例如，晶体管)。在存储器结构600的实例中，单元选择组件330-d中的每一个可经形成为垂直晶体管，其可包含至少部分地由相应立柱430-c形成的沟道部分(例如，垂直沟道)或其一部分(例如，沿着z方向)，及至少部分地由相应字线导体440-c(例如，字线120的实例)形成的栅极部分。在一些实例中，单元选择组件330-d的栅极部分可为字线120或字线导体440-c的一部分或区域，其可操作以激活单元选择组件330-d的沟道部分(例如，调制信道部分的导电性)。字线导体440-c可从一个存储器单元105-d沿着例如y方向的方向(例如，行方向，沿着存储器单元105-d行)延伸到另一存储器单元105-d，且可与行组件125(未展示)耦合以用于选择或激活存储器单元105-d行(例如，通过对字线导体440-c加偏压)。
在一些实例中，一个存储器阵列110-d的字线导体440-c可与另一存储器阵列110-d的字线导体440-c耦合或连接，使得存储器单元105-d行可横跨多个存储器阵列110-d共同激活，包含横跨多个层级420-c的存储器阵列110-d，或横跨多个组610-a的存储器阵列110-d，或两者(例如，通过共享行组件125的共用的节点或输出，未展示)。在横跨多个层级420-c横跨存储器阵列110-d支持共用、共享或以其它方式并发激活的实例中，字线导体440-c-11及440-c-21可彼此耦合，或与行组件125的共用或共享的输出耦合，或字线导体440-c-31及440-c-41可彼此耦合，或与行组件125的共用或共享的输出耦合，等等。在横跨多个组610-a横跨存储器阵列110-d支持共用、共享或以其它方式并发激活的实例中，字线导体440-c-11及440-c-31可彼此耦合，或与行组件125的共用或共享的输出耦合，或字线导体440-c-21及440-c-41可彼此耦合，或与行组件125的共用或共享的输出耦合，等等。在横跨多个层级420-c及组610-a横跨存储器阵列110-d支持共用、共享或以其它方式并发激活的实例中，字线导体440-c-11、440-c-21、440-c-31及440-c-41可彼此耦合，或与行组件125的共用或共享的输出耦合，等等。
在一些实例中，不同层级420-c的字线导体440-c之间的互连可至少部分地沿着例如z方向的方向由一或多个通孔、插座或TSV形成，所述通孔、插座或TSV可位于存储器阵列110-d的边界处或附近(例如，沿着y方向)，以及其它相对于存储器阵列110-d的位置。在一些实例中，不同组610-a的字线导体440-c之间的互连可至少部分地沿着x方向由一或多个布线层级或层形成，其可位于沿着z方向的不同于存储器阵列110-d的位置处，例如在存储器阵列110-d上面、下面或之间的位置，以及其它位置。
用于存储器单元105-d的至少一些(如果并非每一)电容器320-d可包含形成在与存储器单元105-d相关联的立柱430-c与板导体460-c(例如，板线140、板节点或共用的板的实例)之间的相应电介质部分450-c。在一些实例中，电容器320-d的立柱430-c的一部分可为与对应单元选择组件330-d的立柱430-c的一部分相同的材料或材料组合(例如，经掺杂半导体材料，多晶半导体)。在一些实例中，电容器320-d的立柱430-c的一部分可为或包含与对应单元选择组件330-d的立柱430-c的一部分不同的材料或材料组合(例如，金属或导体部分，沉积在立柱430-c的表面上方的金属层)。在一些实例中，电介质部分450-c可由铁电材料形成，铁电材料可操作以在不存在电场的情况下维持非零电荷(例如，对应于所存储逻辑状态)。
在存储器结构600的实例中，存储器阵列110-d中的至少一些(如果并非每一个)可与相应板导体460-c相关联(例如，与其耦合、包含、使用其进行存取)。板导体460-c中的至少一些(如果并非每一个)可与板组件145(未展示)耦合，用于分别对板导体460-c进行加偏压。在存储器结构600的实例中，每一板导体460-c可与至少一列存储器单元105-d相关联。在一些实例中，板导体460-c中的每一个还可沿着存储器单元105-d行沿着y方向延伸，在所述状况下，板导体460-c中的每一个可与相应存储器阵列110-d的所有存储器单元105-d相关联。
在存储器结构600的实例中，至少一些(如果并非每一)存储器阵列110-d的至少一些(如果并非每一列)存储器单元105-d可与相应晶体管380-d相关联，所述晶体管还可形成为垂直晶体管。至少一些(如果并非每一)晶体管380-d可操作以将相应数字线导体410-c与中间线导体465-c(例如，中间线365的实例)耦合。在存储器结构600的实例中，为了支持每存储器阵列110-d的m列，可沿着y方向形成m个中间线导体465-c，且每一中间线导体465-c可与层级420-c中的每一个及组610-a中的每一个的每一存储器阵列110-d的晶体管380-d耦合或连接(例如，中间线导体465-c-1与晶体管380-d-11、380-d-21、380-d-31及380-d-41耦合)。所述组m个中间线导体465-c可与列解码器360-c耦合，所述列解码器又可与感测组件150-d耦合或以其它方式可操作地与感测组件150-d耦合。
至少一些(如果并非每一)层叠选择晶体管380-d可包含至少部分地由一或多个相应立柱470-c形成的沟道部分(例如，垂直沟道)及至少部分地由一或多个相应层叠选择导体480-c(例如，层叠选择线375的实例)形成的栅极部分。在一些实例中，晶体管380-d的栅极部分可为层叠选择线375的部分或区域，其可操作以激活晶体管380-d的沟道部分(例如，调制沟道部分的导电性)。层叠选择导体480-c可沿着例如y方向的方向(例如，沿着行方向，沿着存储器单元105行)从一列存储器单元105-d延伸到另一列，或从一个晶体管380-d延伸到另一晶体管，且可与层叠解码器370(未展示)耦合，用于选择或激活存储器阵列110-d(例如，通过对层叠选择导体480-c施加偏压，通过激活晶体管380-d行)。
在一些实例中，层叠解码器370(未展示)、列解码器360-c或感测组件150-d或其任一组合的电路系统可为基于衬底的，例如包含至少部分地由衬底220-c的掺杂部分形成的晶体管(例如，根据晶体管结构200，配置成CMOS布置的晶体管)。通过在衬底220-c上面的位置中包含晶体管380-d，存储器结构600可支持用于在整个存储器裸片中分布解码电路系统的灵活性的改进，这可改进面积利用率或半导体衬底材料利用率，以及其它益处。此外，通过为不同层级420-a及不同组610-a实施共用的中间线导体465-c及共用的列解码器360-c，存储器结构600可通过单独寻址同一层级420-c的多个存储器阵列110-d来进一步利用分布式层叠选择。此类技术可进一步改进面积利用率或半导体衬底材料利用率，且还可实施用于选择与相对较短的数字线导体410-c相关联的存储器单元105-d的子组，或用于隔离更多数量的并非以存取操作为目标的存储器单元105-d(例如，通过去激活晶体管380-d以有效地隔离未选择的存储器阵列110-d)。在一些实例中，此类技术可减少目标存储器单元105-d与感测组件150-d之间的导体的固有电容，或可减少存取操作期间的电荷泄漏量(例如，经由未选择的存储器阵列110-d)，这可改进读取容限、改进写入容限或降低功耗，以及其它益处。
图7说明根据如本文中所公开的实例支持存储器装置中的薄膜晶体管层叠选择的存储器结构700的实例布局。存储器结构700可说明可与衬底220-d一起或在其上方形成的存储器装置100或存储器裸片的部分，所述衬底可为参考图2所描述的衬底220的实例。存储器结构700可说明用于实施参考图3所描述的电路300的方面的实例。出于说明的目的，可参考坐标系701的x方向、y方向及z方向来描述存储器结构700的方面。z方向可说明垂直于衬底220-d的表面(例如，xy平面中的表面，可在其上或上方沉积其它材料的表面)的方向，以及由其在xz平面中的相应横截面说明的相关结构中的每一个可沿着y方向延伸某一距离，或重复某一数量(例如，根据节距维度)，或两者。在一些实例中，出于说明性目的，x方向可与列方向对准或被称为列方向(例如，沿着存储器单元的列)，且y方向可与行方向对准或被称为行方向(例如，沿着存储器单元105行)。在一些实例中，存储器结构700可包含与参考存储器结构400所描述的那些相似的组件的替代布置，包含具有相似附图标记的组件，且参考存储器结构400对此类组件或其形成的描述可适用于存储器结构700的组件。
存储器结构700说明与不同层级420相关联的存储器阵列110的实例。例如，存储器阵列110-e-1及110-e-3可与相对于衬底220-d处于第一高度或位置处的层级420-d-1相关联，且存储器阵列110-e-2及110-e-4可与相对于衬底220-d位于第二(例如，不同的)高度或位置处(例如，相对于衬底220-d在层级420-d-1上面)的层级420-d-2相关联。尽管存储器结构700说明具有两个层级420-d的实例，但所描述技术可应用于具有两个或多于两个层级420中的任何数量的存储器结构中。
存储器结构700还说明与存储器阵列110的不同组710(例如，存储器阵列110的不同子组，其可在衬底220上方沿着x方向、沿着y方向或两者具有不同位置)相关联的存储器阵列110的实例。例如，存储器阵列110-e-1及110-e-2可与组710-a-1相关联，且存储器阵列110-e-3及110-e-4可与组710-a-2相关联。在一些实例中，组710的存储器阵列110可与相同的列解码器360耦合或以其它方式共享，但不同组710可相对于共用的中间线导体465或其它电路系统位于不同侧或位置上。例如，组710-a-1可位于中间线导体465-d的第一侧(例如左侧)上，且组710-a-2组可位于中间线导体465-d的第二侧(例如，右侧)上。
存储器阵列110-e中的至少一些(如果并非每一个)可包含根据行(例如，沿着y方向对准，根据沿着x方向的位置寻址)或列(例如，沿着x方向对准，根据沿着y方向的位置寻址)布置或寻址的相应一组存储器单元105-e。例如，存储器阵列110-e中的每一个的列可包含n个存储器单元，且每一存储器单元可与数字线导体410-d(例如，数字线130的实例)相关联(例如，形成在其上、经形成与其接触、与其耦合)。可通过沿着y方向重复所说明存储器单元105-e及数字线导体410-d以及其它特征来形成一定数量的列，m个。
存储器结构700中的存储器单元105-e中的至少一些(如果并非每一个)可包含相应电容器320-e及相应单元选择组件330-e(例如，晶体管)。在存储器结构700的实例中，单元选择组件330-e中的每一个可形成为垂直晶体管，其可包含至少部分地由相应立柱430-d形成的沟道部分(例如，垂直沟道)或其一部分(例如，沿着z方向)，以及至少部分地由相应字线导体440-d形成的栅极部分(例如，字线120的实例)。在一些实例中，单元选择组件330-e的栅极部分可为字线120或字线导体440-d的一部分或区域，其可操作以激活单元选择组件330-e的沟道部分(例如，调制沟道部分的导电性)。字线导体440-d可从一个存储器单元105-e沿着诸如y方向的方向(例如，行方向，沿着存储器单元105-e行)延伸到另一存储器单元105-e，且可与行组件125(未展示)耦合以用于选择或激活存储器单元105-e行(例如，通过对字线导体440-d加偏压)。
在一些实例中，一个存储器阵列110-e的字线导体440-d可与另一存储器阵列110-e的字线导体440-d耦合或连接，使得存储器单元105-e行可横跨多个存储器阵列110-e共同激活，包含横跨多个层级420-d的存储器阵列110-e，或横跨多个组710-a的存储器阵列110-e，或两者(例如，通过共享行组件125的共用的节点或输出，未展示)。在横跨多个层级420-d横跨存储器阵列110-e支持共用、共享或以其它方式并发激活的实例中，字线导体440-d-11及440-d-21可彼此耦合，或与行组件125的共用或共享的输出耦合，或字线导体440-d-31及440-d-41可彼此耦合，或与行组件125的共用或共享的输出耦合，等等。在横跨多个组710-a横跨存储器阵列110-e支持共用、共享或以其它方式并发激活的实例中，字线导体440-d-11及440-d-31可彼此耦合，或与行组件125的共用或共享的输出耦合，或字线导体440-d-21及440-d-41可彼此耦合，或与行组件125的共用或共享的输出耦合，等等。在横跨多个层级420-d及组710-a横跨存储器阵列110-e支持共用、共享或以其它方式并发激活的实例中，字线导体440-d-11、440-d-21、440-d-31及440-d-41可彼此耦合，或与行组件125的共用或共享的输出耦合，等等。
在一些实例中，不同层级420-d的字线导体440-d之间的互连可至少部分地沿着例如z方向的方向由一或多个通孔、插座或TSV形成，所述通孔、插座或TSV可位于存储器阵列110-e的边界处或附近(例如，沿着y方向)，以及其它相对于存储器阵列110-e的位置。在一些实例中，不同组710-a的字线导体440-d之间的互连可至少部分地沿着x方向由一或多个布线层级或层形成，其可位于沿着z方向的不同于存储器阵列110-e的位置处，例如在存储器阵列110-e上面、下面或之间的位置，以及其它位置。
用于存储器单元105-e的每一电容器320-e可包含形成在与存储器单元105-e相关联的立柱430-d与板导体460-d(例如，板线140、板节点或共用的板的实例)之间的相应电介质部分450-d。在一些实例中，电容器320-e的立柱430-d的一部分可为与对应单元选择组件330-e的立柱430-c的一部分相同的材料或材料组合(例如，经掺杂半导体材料，多晶半导体)。在一些实例中，电容器320-e的立柱430-d的一部分可为或包含与对应单元选择组件330-e的立柱430-d的一部分不同的材料或材料组合(例如，金属或导体部分，沉积在立柱430-d的表面上方的金属层)。在一些实例中，电介质部分450-d可由铁电材料形成，铁电材料可操作以在不存在电场的情况下维持非零电荷(例如，对应于所存储逻辑状态)。
在存储器结构700的实例中，存储器阵列110-e中的每一个可与相应板导体460-d相关联(例如，与其耦合、包含、使用其进行存取)。板导体460-d中的每一个可与板组件145(未展示)耦合，用于分别对板导体460-d进行加偏压。在存储器结构700的实例中，每一板导体460-d可与至少一列存储器单元105-e相关联。在一些实例中，板导体460-d中的每一个还可沿着存储器单元105-e行沿着y方向延伸，在所述状况下，板导体460-d中的每一个可与相应存储器阵列110-e的所有存储器单元105-e相关联。
在存储器结构700的实例中，至少一些(如果并非每一)存储器阵列110-e的至少一些(如果并非每一列)存储器单元105-e可与相应晶体管380-e相关联，所述晶体管还可形成为垂直晶体管。至少一些(如果并非每一)晶体管380-e可操作以将相应数字线导体410-d与中间线导体465-d(例如，中间线365的实例)耦合。在存储器结构700的实例中，为了支持每存储器阵列110-e的m列，可沿着y方向形成m个中间线导体465-d，且每一中间线导体465-d可与层级420-d中的每一个及组710-a中的每一个的每一存储器阵列110-e相关联的晶体管380-e耦合或连接(例如，中间线导体465-d-1与晶体管380-e-11、380-e-21、380-e-31及380-e-41耦合)。所述组m个中间线导体465-d可与列解码器360-d耦合，所述列解码器又可与感测组件150-e耦合或以其它方式可操作以与感测组件耦合。
至少一些(如果并非每一)层叠选择晶体管380-e可包含至少部分地由一或多个相应立柱470-d形成的沟道部分(例如，垂直沟道)及至少部分地由一或多个相应层叠选择导体480-d(例如，层叠选择线375的实例)形成的栅极部分。在一些实例中，晶体管380-e的栅极部分可为层叠选择线375的部分或区域，其可操作以激活晶体管380-e的沟道部分(例如，调制沟道部分的导电性)。层叠选择导体480-d可沿着例如y方向的方向(例如，沿着行方向，沿着存储器单元105行)从一列存储器单元105-e延伸到另一列，或从一个晶体管380-e延伸到另一晶体管，且可与层叠解码器370(未展示)耦合，用于选择或激活存储器阵列110-e(例如，通过对层叠选择导体480-d施加偏压，通过激活晶体管380-e行)。
存储器结构700的实例说明了其中晶体管380中的每一个可在同一层级420上的配置。例如，晶体管380-e-11、380-e-21、380-e-31及380-e-41中的每一个以及沿着y方向对于一定数量列的相应重复，可在层级420-d-1内或以其它方式与其相关联。在一些实例中，此类配置可支持用于存储器结构700的所有晶体管380-e的立柱470-d及层叠选择导体480-d，所述晶体管通过常见工艺形成，或以其它方式并发形成。
在一些实例中，存储器结构700的配置可由相应导体740支持，所述导体可操作用于在中间线导体465-d与层级420-d-1的数字线导体410-d之间进行耦合。例如，导体740-a-11可操作用于耦合在中间线导体465-d-1(例如，经由晶体管380-e-11)与数字线导体410-d-11之间(例如，经由晶体管720-a-11或其它电路系统)，导体740-a-31可操作用于耦合在中间线导体465-d-1(例如，经由晶体管380-e-31)与数字线导体410-d-31之间(例如，经由晶体管720-a-31或其它电路系统)，等等。
在一些实例中，导体740可形成为金属层处理的一部分，所述金属层处理可包含各种沉积操作或蚀刻操作或两者。在一些实例中，此类处理还可包含形成与第二层级420-d-2的数字线导体410-d中的每一个耦合或以其它方式与其相关联的导体部分750。导体部分750中的每一个可通过相应导体部分755(例如，垂直导体)与相应数字线导体410-d(例如，沿着z方向)耦合，所述导体部分可包含在数字线导体410-d与相应导体部分750之间的一或多个通孔、插座或TSV。在一些实例中，为了减轻层级420-d之间连接的维度容差或精度要求(例如，与数字线导体410-d或存储器单元105-e沿着y方向的间距或重复有关的“节距”容差，例如列间距)，导体部分755可以变化的方法实施，例如交错的方法，其中沿着y方向彼此邻近的列的导体部分755可根据各种交错技术或重复沿着x方向位于不同位置中。除其它益处外，交错方法还可改进层级420-d之间互连准确性或互连容差，或与导体部分755的底部处相比可支持导体部分755的顶部(例如，离衬底220-d相对较远的一端)的相对较大横截面面积(例如，在xy平面中)，此可与用于蚀刻用于沉积用于导体部分755的导电材料的孔的蚀刻工艺相关联(例如，其中此蚀刻工艺可在蚀刻沿着z方向向下进行时在xy平面中扩展上部横截面)。
至少一些(如果并非每一)晶体管720-a可包含至少部分地由一或多个相应立柱730形成的沟道部分(例如，垂直沟道)及至少部分地由一或多个相应层叠选择导体725形成的栅极部分。在一些实例中，晶体管720-a的栅极部分可为导体725的部分或区域，其可操作以激活晶体管720-a的沟道部分(例如，调制沟道部分的导电性)。导体725可沿着例如y方向的方向(例如，沿着行方向，沿着一行存储器单元格105)从一列存储器单元105-e延伸到另一列，或从一个晶体管720-a延伸到另一晶体管。
在一些实例中，立柱730可使用与立柱470-d相同工艺或相同材料形成，在所述状况下，晶体管720-a可形成为与晶体管380-e相同类型的晶体管(例如，n型晶体管或p型晶体管)。在一些实例中，立柱730及立柱470-d可用不同的工艺或不同的材料形成，在所述状况下，晶体管720-a可形成为与晶体管380-e不同类型的晶体管。尽管存储器结构700的实例说明具有与中间线导体465-d耦合(例如，形成在其上)的晶体管380-e及与数字线导体410-d耦合(例如，形成在其上)的晶体管720-a的实例，但在一些实例中，可交换相对位置，使得晶体管380-e可与数字线导体410-d耦合(例如，形成在其上)且晶体管720-a可与中间线导体465-d耦合(例如，形成在其上)。
在一些实例中，晶体管720-a可根据各种技术被激活以支持存储器结构700的操作。在一些实例中，晶体管可经配置成“始终接通”的配置，其中每当向存储器结构700施加或提供功率或电压时或每当存储器结构700可操作用于支持存取操作(例如，在有源模式下操作)，导体725可被激活。在一些实例中，晶体管720-a可经配置以在存取第一存储器阵列、第二存储器阵列、第三存储器阵列或第四存储器阵列或其任何组合期间被激活。在一些实例中，晶体管720-a可在对应存储器阵列110-e被选择用于存取操作时被激活，在所述状况下对应晶体管380-e及对应晶体管720均可被激活(例如，激活晶体管380-e-11及720-a-11，以及在存取存储器阵列110-e-1期间沿着y方向的相应重复晶体管)。在一些实例中，可使用层叠解码器370以及其它电路系统来执行此类组合或并发激活。尽管存储器结构700的实例包含晶体管720-a，但在一些实例中，晶体管720-a可用金属导体(例如，通孔、插座、TSV)代替，其将数字线导体410-d与相应导体740-a电连接。
在一些实例中，层叠解码器370(未展示)、列解码器360-c或感测组件150-d或其任一组合的电路系统可为基于衬底的，例如包含至少部分地由衬底220-c的掺杂部分形成的晶体管(例如，根据晶体管结构200，配置成CMOS布置的晶体管)。通过在衬底220-c上面的位置中包含晶体管380-d，存储器结构600可支持用于在整个存储器裸片中分布解码电路系统的灵活性的改进，这可改进面积利用率或半导体衬底材料利用率，以及其它益处。此外，在一些实例中，此类配置可支持辅助电路系统区域760(例如，在层级420-d-2内或以其它方式与其相关联)以分配给支持存储器结构700的操作的其它电路系统。例如，辅助电路系统区域760可提供用于形成功率或电压供应电路系统的区域，例如支持功率或电压调节或用于存储器结构700的操作的其它信号调节的电容器。
存储器结构400、500、600及700的实例说明了用于根据如本文中所公开的实例实施层叠选择的各种技术，包含电路300中示意性说明的技术。在一些实例中，存储器装置100或相关联的存储器裸片可实施存储器结构400、500、600或700中的一个的多个实例。例如，存储器结构400、500、600或700中的任一个可与横截面面积(例如，沿着x方向及y方向的跨度或范围，xy平面中的跨度或范围)或节距(例如，沿着x方向的重复距离、沿着y方向的重复距离)相关联，且相应存储器结构的一或多个方面可重复或沿着x方向或y方向或两者延伸以扩展存储器装置100或相关存储器裸片的存储容量。在一些实例中，每一此类重复可为可独立操作或寻址的，这可支持相应存储器结构的重复之间的并行或以其它方式并发存取操作的各种方面。在一些实例中，存储器装置100或相关联的存储器裸片可实施存储器结构400、500、600或700中的两个或多于两个的实例，或两者，或可组合相应存储器结构中的两个或多于两个的方面。
图8展示说明根据如本文中所公开的实例的支持存储器装置中的薄膜晶体管层叠选择的方法800的流程图。方法800的操作可由制造系统或与制造系统相关联的一或多个控制器来实施。在一些实例中，一或多个控制器可执行指令集来控制制造系统的功能元件以执行所描述的功能。另外或替代地，一或多个控制器可使用专用硬件来执行所描述功能的方面。
在805处，所述方法可包含形成可操作用于感测存储器裸片的存储器单元的感测组件(例如，感测组件150)。805的操作可根据如本文中所公开的实例及技术来执行，包含参考图1到3及7所描述的一或多个方面。
在810处，所述方法可包含形成存储器裸片的列解码器(例如，列解码器360)，所述列解码器可操作以与感测组件耦合。810的操作可根据如本文中所公开的实例及技术来执行，包含参考图1到3及7所描述的一或多个方面。
在815处，所述方法可包含形成与存储器裸片的衬底上面的第一层级相关联的第一存储器阵列，第一存储器阵列包含存储器单元的第一子组及多个第一数字线，每一第一数字线可操作以经由第一层级的相应第一晶体管(例如，晶体管380)与列解码器耦合。815的操作可根据如本文中所公开的实例及技术来执行，包含参考图1到3及7所描述的一或多个方面。
在820处，所述方法可包含形成与第一层级相关联的第二存储器阵列，第二存储器阵列包含存储器单元的第二子组及多个第二数字线，每一第二数字线可操作以经由第一层级的相应第二晶体管(例如，晶体管380)与列解码器耦合。820的操作可根据如本文中所公开的实例及技术来执行，包含参考图1到3及7所描述的一或多个方面。
在825处，所述方法可包含形成与存储器裸片的衬底上面的第二层级相关联的第三存储器阵列，第三存储器阵列包含存储器单元的第三子组及多个第三数字线，每一第三数字线可操作以经由第一层级的相应第三晶体管(例如，晶体管380)与列解码器耦合。825的操作可根据如本文中所公开的实例及技术来执行，包含参考图1到3及7所描述的一或多个方面。
在830处，所述方法可包含形成与第二层级相关联的第四存储器阵列，第四存储器阵列包含存储器单元的第四子组及多个第四数字线，每一第四数字线可操作以经由第一层级的相应第四晶体管(例如，晶体管380)与列解码器耦合。830的操作可根据如本文中所公开的实例及技术来执行，包含参考图1到3及7所描述的一或多个方面。
在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法800。所述设备可包含用于进行以下操作的特征、电路系统、逻辑、构件或指令(例如，非暂时性计算机可读媒体存储可由处理器执行的指令)：形成感测组件，所述感测组件可操作用于感测存储器裸片的存储器单元；形成存储器裸片的列解码器，所述列解码器可操作以与感测组件耦合；形成第一存储器阵列，所述第一存储器阵列与所述存储器裸片的衬底上面的第一层级相关联，所述第一存储器阵列包含所述存储器单元的第一子组及多个第一数字线，每一第一数字线可操作以经由所述第一层级的相应第一晶体管与所述列解码器耦合；形成第二存储器阵列，所述第二存储器阵列与所述第一层级相关联，所述第二存储器阵列包含所述存储器单元的第二子组及多个第二数字线，每一第二数字线可操作以经由所述第一层级的相应第二晶体管与所述列解码器耦合；形成第三存储器阵列，所述第三存储器阵列与所述存储器裸片的所述衬底上面的第二层级相关联，所述第三存储器阵列包含所述存储器单元的第三子组及多个第三数字线，每一第三数字线可操作以经由所述第一层级的相应第三晶体管与所述列解码器耦合，及形成第四存储器阵列，所述第四存储器阵列与所述第二层级相关联，所述第四存储器阵列包含所述存储器单元的第四子组及多个第四数字线，每一第四数字线可操作以经由所述第一层级的相应第四晶体管与所述列解码器耦合。
本文中所描述的方法800及设备的一些实例可进一步包含用于进行以下操作的操作、特征、电路系统、逻辑、装置或指令：用于形成第一层级的多个导体(例如，与中间线365相关联)，每一导体与第一晶体管中的一个、第二晶体管中的一个、第三晶体管中的一个、第四晶体管中的一个及列解码器耦合。
在本文中所描述的方法800及设备的一些实例中，第一晶体管中的一个的沟道部分至少部分地基于形成与多个导体中的导体接触的相应一组一或多个第一半导体立柱(例如，立柱470)，第二晶体管中的一个的沟道部分至少部分地基于形成与多个导体中的导体接触的相应一组一或多个第二半导体立柱(例如，立柱470)，第三晶体管中的一个的沟道部分至少部分地基于形成与多个导体中的导体接触的相应一组一或多个第三半导体立柱(例如，立柱470)，及第四晶体管中的一个的沟道部分至少部分地基于与多个导体中的导体接触的相应一组一或多个第四半导体立柱(例如，立柱470)。
本文中所描述的方法800及设备的一些实例可进一步包含用于以下操作的操作、特征、电路系统、逻辑、装置或指令：形成第一层级的一或多个第一栅极导体(例如，一或多个层叠选择导体480)，每一第一栅极导体可操作以调制第一晶体管中的每一个的沟道部分的导电性；形成第一层级的一或多个第二栅极导体(例如，一或多个层叠选择导体480)，每一第二栅极导体可操作以调制第二晶体管中的每一个的沟道部分的导电性；形成第一层级的一或多个第三栅极导体(例如，一或多个层叠选择导体480)，每一第三栅极导体可操作以调制第三晶体管中的每一个的沟道部分的导电性，及形成第一层级的一或多个第四栅极导体(例如，一或多个层叠选择导体480)，每一第四栅极导体可操作以调制第四晶体管中的每一个的沟道部分的导电性。
图9展示说明根据如本文中所公开的实例的支持存储器装置中的薄膜晶体管层叠选择的方法900的流程图。方法900的操作可由如本文中所描述的存储器装置100或其组件来实施。例如，方法900的操作可由层叠解码器370、列解码器360或行组件125或其各种组合来执行，如参考图1到3及7所描述。在一些实例中，存储器装置100可执行指令集来控制装置的功能元件以执行所描述功能。另外或替代地，存储器装置100可使用专用硬件来执行所描述功能的各方面。
在905处，所述方法可包含识别存储器裸片的第一存储器阵列的存储器单元行以用于存取操作，所述存储器裸片包含：位于所述存储器裸片的衬底上面的第一层级中的所述第一存储器阵列、位于所述第一层级中的所述存储器裸片的第二存储器阵列、位于所述衬底上面的第二层级中的所述存储器裸片的第三存储器阵列，及位于所述第二层级中的所述存储器裸片的第四存储器阵列。905的操作可根据如本文中所公开的实例及技术来执行，包含参考图1到3及7所描述的一或多个方面。在一些实例中，905的操作可由存储器控制器170或行组件125或其组合来执行。
在910处，所述方法可包含至少部分地基于所述识别而将所述存储器单元行与所述存储器裸片的列解码器耦合。在一些实例中，将所述存储器单元行与所述列解码器耦合可包含至少部分地基于激活所述第一层级的多个第一晶体管(例如，单元选择组件330)而将所述存储器单元行与所述第一存储器阵列的多个数字线耦合，及至少部分地基于激活所述第二层级的多个第二晶体管(例如，晶体管380)而将所述第一存储器阵列的所述多个数字线与所述行解码器耦合。910的操作可根据如本文中所公开的实例及技术来执行，包含参考图1到3及7所描述的一或多个方面。在一些实例中，存取操作可在910的操作之后执行，其可包含对所识别行的一或多个存储器单元执行读取操作，或对所识别行的一或多个存储器单元执行写入操作，或另一存取操作或存取操作的组合。
在一些实例中，如本文中所描述的设备可执行一或多种方法，例如方法900。所述设备可包含用于进行以下操作的特征、电路系统、逻辑、装置或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)：识别存储器裸片的第一存储器阵列的存储器单元行以用于存取操作，所述存储器裸片包含：位于存储器裸片的衬底上面的第一层级中的第一存储器阵列、位于第一层级中的存储器裸片的第二存储器阵列、位于衬底上面的第二层级中的存储器裸片的第三存储器阵列，及位于第二层级中的存储器裸片的第四存储器阵列；及至少部分地基于识别而将存储器单元行与存储器裸片的列解码器耦合，其中将存储器单元行与列解码器耦合包含至少部分地基于激活第一层级的多个第一晶体管而将存储器单元行与第一存储器阵列的多个数字线耦合，及至少部分地基于激活第二层级的多个第二晶体管而将第一存储器阵列的多个数字线与列解码器耦合。
本文中所描述的方法900及设备的一些实例可进一步包含用于进行以下操作的操作、特征、电路系统、逻辑、装置或指令：至少部分地基于所述识别而将第二存储器阵列的第二存储器单元行与列解码器隔离，其中将第二存储器单元行与列解码器隔离可包含至少部分地基于激活第一层级的多个第三晶体管(例如，单元选择组件330)而将第二存储器单元行与第二存储器阵列的多个数字线耦合及至少部分地基于去激活第二层级的多个第四晶体管(例如，晶体管380)而将第二存储器阵列的多个数字线与列解码器隔离。
本文中所描述的方法900及设备的一些实例可进一步包含用于进行以下操作的操作、特征、电路系统、逻辑、装置或指令：至少部分地基于所述识别而将第三存储器阵列的第三存储器单元行与列解码器隔离，其中将第三存储器单元行与列解码器隔离可包含至少部分地基于激活第二层级的多个第五晶体管(例如，单元选择组件330)而将第三存储器单元行与第三存储器阵列的多个数字线耦合及至少部分地基于去激活第二层级的多个第六晶体管(例如，晶体管380)而将第三存储器阵列的多个数字线与列解码器隔离。
本文中所描述的方法900及设备的一些实例可进一步包含用于进行以下操作的操作、特征、电路系统、逻辑、装置或指令：至少部分地基于激活第二层级的多个第七晶体管(例如，晶体管720)，至少部分地基于启用存储器裸片的存取而将第三存储器阵列的多个数字线与多个第六晶体管耦合。
应注意，本文中所描述方法为可能实施方案，且可重新布置或以其它方式修改操作及步骤，且其它实施方案为可能的。此外，可组合来自两个或多于两个方法的部分。
描述一种设备。所述设备可包含：感测组件(例如，感测组件150)，其可操作用于感测存储器裸片的存储器单元；存储器裸片的列解码器(例如，列解码器360)，所述列解码器可操作以与感测组件耦合；第一存储器阵列，其与所述存储器裸片的衬底上面的第一层级相关联，所述第一存储器阵列包含所述存储器单元的第一子组及多个第一数字线，每一第一数字线可操作以经由所述第一层级的相应第一晶体管(例如，晶体管380)与所述列解码器耦合；第二存储器阵列，其与所述第一层级相关联，所述第二存储器阵列包含所述存储器单元的第二子组及多个第二数字线，每一第二数字线可操作以经由所述第一层级的相应第二晶体管(例如，晶体管380)与所述列解码器耦合；第三存储器阵列，其与所述存储器裸片的所述衬底上面的第二层级相关联，所述第三存储器阵列包含所述存储器单元的第三子组及多个第三数字线，每一第三数字线可操作以经由所述第一层级的相应第三晶体管(例如，晶体管380)与所述列解码器耦合，及第四存储器阵列，其与所述第二层级相关联，所述第四存储器阵列包含所述存储器单元的第四子组及多个第四数字线，每一第四数字线可操作以经由所述第一层级的相应第四晶体管(例如，晶体管380)与所述列解码器耦合。
在一些实例中，所述设备可包含第一层级的多个导体(例如，多个中间线365)，每一导体与第一晶体管中的一个、第二晶体管中的一个、第三晶体管中的一个、第四晶体管中的一个及列解码器耦合。
在设备的一些实例中，对于多个导体中的每一导体，第一晶体管中的一个的沟道部分包含与多个导体中的导体接触的相应一组一或多个第一半导体立柱(例如，立柱470)，第二晶体管中的一个的沟道部分包含与多个导体中的导体接触的相应一组一或多个第二半导体立柱(例如，立柱470)，第三晶体管中的一个的沟道部分包含与多个导体中的导体接触的相应一组一或多个第三半导体立柱(例如，立柱470)，及第四晶体管中的一个的沟道部分包含与多个导体中的导体接触的相应一组一或多个第四半导体立柱(例如，立柱470)。
在一些实例中，所述设备可包含：第一层级的一或多个第一栅极导体(例如，一或多个层叠选择导体480)，每一第一栅极导体可操作以调制第一晶体管中的每一个的沟道部分的导电性；第一层级的一或多个第二栅极导体(例如，一或多个层叠选择导体480)，每一第二栅极导体可操作以调制第二晶体管中的每一个的沟道部分的导电性；第一层级的一或多个第三栅极导体(例如，一或多个层叠选择导体480)，每一第三栅极导体可操作以调制第三晶体管中的每一个的沟道部分的导电性，及第一层级的一或多个第四栅极导体(例如，一或多个层叠选择导体480)，每一第四栅极导体可操作以调制第四晶体管中的每一个的沟道部分的导电性。
在设备的一些实例中，存储器单元的第一子组的每一存储器单元可与相应第五晶体管(例如，单元选择组件330)相关联，所述第五晶体管可操作以将存储器单元与多个第一数字线中的数字线耦合，第五晶体管中的每一个包含相应沟道部分，所述沟道部分包含相应一组一或多个第五半导体立柱(例如，立柱430)，存储器单元的第二子组的每一存储单元可与相应第六晶体管(例如，单元选择组件330)相关联，第六晶体管可操作以将存储器单元与多个第二数字线中的数字线耦合，第六晶体管中的每一个包含相应沟道部分，所述沟道部分包含相应一组一或多个第六半导体立柱(例如，立柱430)，存储器单元的第三子组的每一存储器单元可与相应第七晶体管(例如，单元选择组件330)相关联，所述第七晶体管可操作以将存储器单元与多个第三数字线中的数字线耦合，第七晶体管中的每一个包含相应沟道部分，所述沟道部分包含相应一组一或多个第七半导体立柱(例如，立柱430)，且存储器单元的第四子组的每一存储器单元可与相应第八晶体管(例如，单元选择组件330)，所述第八晶体管可操作以将存储器单元与多个第四数字线中的数字线耦合，第八晶体管中的每一个包含相应沟道部分，所述相应沟道部分包含相应一组一或多个第八半导体立柱(例如，立柱430)。
在设备的一些实例中，一或多个第一半导体立柱、一或多个第二半导体立柱、一或多个第三半导体立柱、一或多个第四半导体立柱、一或多个第五半导体立柱及一或多个第六半导体立柱可相对于衬底及一或多个第七半导体立柱沿着高度维度(例如，沿着z方向)重叠，且一或多个第八半导体立柱可相对于衬底沿着高度维度重叠。
在一些实例中，所述设备可包含多个第九晶体管(例如，晶体管720)，每一第九晶体管可操作以将多个导体中的一个与多个第一数字线中的相应一个耦合，及多个第十晶体管(例如，晶体管720)，每一第十晶体管可操作以将多个导体中的一个与多个第二数字线中的相应一个耦合。
在设备的一些实例中，多个第九晶体管中的每一个及多个第十晶体管中的每一个可经配置以在存取第一存储器阵列、第二存储器阵列、第三存储器阵列，或第四存储器阵列，或其任一组合期间被激活。
在一些实例中，所述设备可包含第一层级的多个第五晶体管(例如，单元选择组件330)，每一第五晶体管可操作以将存储器单元的第一子组的相应存储器单元与多个第一数字线中的数字线耦合；第一层级的多个第六晶体管(例如，单元选择组件330)，每一第六晶体管可操作以将存储器单元的第二子组的相应存储器单元与多个第二数字线中的数字线耦合；第二层级的多个第七晶体管(例如，单元选择组件330)，每一第七晶体管可操作以将存储器单元的第三子组的相应存储器单元与多个第三数字线中的数字线耦合，及第二层级的多个第八晶体管(例如，单元选择组件330)，每一第八晶体管可操作以将存储器单元的第四子组的相应存储器单元与多个第四数字线中的数字线耦合。
在一些实例中，所述设备可包含多个字线导体(例如，字线导体440)，每一字线导体可操作以激活多个第五晶体管的相应行，激活多个第六晶体管的相应行，激活多个第七晶体管的相应行以及激活多个第八晶体管的相应行。
在设备的一些实例中，列解码器及感测组件各自包含至少部分地由衬底的掺杂部分形成的晶体管。
在一些实例中，所述设备可包含多个电压控制电容器，每一电压控制电容器至少部分地位于第三存储器阵列及第四存储器阵列之间的第二层级中。
可使用多种不同科技及技术中的任一个来表示本文中所描述的信息及信号。例如，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合来表示可贯穿描述所参考的数据、指令、命令、信息、信号、位、符号及码片。一些图式可将信号说明为单一信号；然而，信号可表示信号的总线，其中总线可具有各种位宽度。
术语“电子通信”、“导电触点”、“连接”及“耦合”可指代支持组件之间信号流的组件之间的关系。如果组件之间存在任何可随时支持组件之间信号流的导电路径，那么认为组件彼此电子通信(或与其导电接触或连接或耦合)。在任何给定时间，基于包含所连接组件的装置的操作，彼此电子通信(或与其导电接触或连接或耦合)的组件之间的导电路径可以为开路或闭路。所连接的组件之间的导电路径可为组件之间的直接导电路径，或所连接组件之间的导电路径可为间接导电路径，所述间接导电路径可包含中间组件，例如开关、晶体管或其它组件。在一些实例中，例如，使用例如开关或晶体管的一或多个中间组件，可将所连接组件之间的信号流中断一段时间。
术语“耦合”指代从组件之间的开路关系(其中信号目前不能够在经由导电路径在组件之间通信)移动到组件之间闭路关系(其中信号可经由导电路径在组件之间通信)的状态。当组件(例如控制器)将其它组件耦合在一起时，所述组件启动改变，所述改变允许信号经由先前不准许信号流动的导电路径在其它组件之间流动。
术语“隔离”指代组件之间的关系，其中信号当前不能够在组件之间流动。如果组件之间存在开路，那么将组件彼此隔离。例如，当开关断开时，由位于组件之间的开关分离的两个组件彼此隔离。当控制器将两个组件彼此隔离时，控制器会影响改变，所述改变会阻止信号使用先前准许信号流动的导电路径在组件之间流动。
本文中所使用的术语“层”或“层级”指代几何结构(例如，相对于衬底)的层或片。每一层或层级可具有三个维度(例如，高度、宽度及深度)，且可覆盖表面的至少一部分。例如，层或层级可为三维结构，其中二个维度大于第三维度，例如，薄膜。层或层级可包含不同的元件、组件及/或材料。在一些实例中，一层或层级可由两个或多于两个子层或次层级构成。
本文中所论述的装置，包含存储器阵列，可形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些实例中，衬底为半导体晶片。在其它状况下，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOS)，或另一衬底上的半导体材料的外延层。可通过使用各种化学物质(包含但不限于磷、硼或砷)掺杂来控制衬底或衬底的子区域的导电性。可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂手段执行掺杂。
本文中所论述的开关组件或晶体管可表示场效应晶体管(FET)且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如，金属)连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如，简并)半导体区域。源极及漏极可由轻掺杂半导体区域或沟道分开。如果沟道为n型(即，多数载子为电子)，那么FET可被称作为n型FET。如果沟道为p型(即，多数载子为电洞)，那么FET可被称作为p型FET。沟道可由绝缘栅极氧化物覆盖。可通过将电压施加到栅极来控制沟道电导率。例如，分别将正电压或负电压施加到n型FET或p型FET可致使沟道变为导电的。当将大于或等于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“接通”或“激活”。当将小于晶体管的阈值电压的电压施加到晶体管栅极时，晶体管可“关断”或“去激活”。
本文中所阐明的描述结合随附图式描述实例配置，且并不表示可被实施或在权利要求书的范围内的所有实例。本文中所使用的术语“示范性”意谓“用作实例、例项或说明”，而非意谓“优选”或“优于其它实例”。为了提供对所描述技术的理解，详细描述包含特定细节。然而，可在无这些特定细节的情况下实践这些技术。在一些状况下，以框图形式展示熟知的结构及装置以避免混淆所描述实例的概念。
在附图中，相似组件或特征可具有相同参考标签。此外，可通过在参考标签后接着破折号及在类似组件之间进行区分的第二标签而区分同一类型的各种组件。如果在说明书中仅使用第一参考标号，那么所述说明便适用于具有相同第一参考标号的类似组件中的任一个，而不管第二参考标号如何。
本文中所描述的功能可以硬件、由处理器执行的软件、固件或其任一组合来实施。如果以由处理器执行的软件予以实施，那么所述功能可作为一或多个指令或代码而存储于计算机可读媒体上或经由计算机可读媒体进行发射。其它实例及实施方案在本公开及随附权利要求书的范围内。举例来说，由于软件的性质，可使用由处理器执行的软件、硬件、固件、硬连线或这些中的任一者的组合来实施本文中所描述的功能。实施功能的特征也可实际上位于各种位置处，包含经分布使得在不同物理部位处实施功能的部分。
例如，结合本文中的公开内容所描述的各种说明性块及模块可运用经设计以执行本文中所描述的功能的以下各项来实施或执行：通用处理器、DSP、ASIC、FPGA或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件，或其任何组合。通用处理器可为微处理器，但在替代方案中，处理器可为任何处理器、控制器、微控制器或状态机。还可将处理器实施为计算装置的组合(例如，DSP与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此类配置)。
如本文中(包含在权利要求书中)所使用，如在物项列表(例如，后面接以例如“中的至少一个”或“中的一或多个”的短语的物项列表)中所使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一个的列表意谓A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中所使用，短语“基于”不应被认作对条件的闭集的参考。例如，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者而不背离本公开的范围。换句话说，如本文中所使用，短语“基于”应在方式上应被认作与短语“至少部分地基于”相同。
提供本文中的描述以使所属领域的技术人员能够制作或使用本公开。在不背离本公开的范围的情况下，对本公开的各种修改对于所属领域的技术人员来说将显而易见，且本文中所定义的一般原理可应用于其它变化形式。因此，本公开并不限于本文中所描述的实例及设计，而是应符合与本文中所揭示的原理及新颖特征相一致的最广泛范围。

Claims (20)

1.一种设备，其包括：
感测组件，其可操作用于感测存储器裸片的存储器单元；
所述存储器裸片的列解码器，其可操作以与所述感测组件耦合；
第一存储器阵列，其与所述存储器裸片的衬底上面的第一层级相关联，所述第一存储器阵列包括所述存储器单元的第一子组及多个第一数字线，每一第一数字线可操作以经由所述第一层级的相应第一晶体管与所述列解码器耦合；
第二存储器阵列，其与所述第一层级相关联，所述第二存储器阵列包括所述存储器单元的第二子组及多个第二数字线，每一第二数字线可操作以经由所述第一层级的相应第二晶体管与所述列解码器耦合；
第三存储器阵列，其与所述存储器裸片的所述衬底上面的第二层级相关联，所述第三存储器阵列包括所述存储器单元的第三子组及多个第三数字线，每一第三数字线可操作以经由所述第一层级的相应第三晶体管与所述列解码器耦合；及
第四存储器阵列，其与所述第二层级相关联，所述第四存储器阵列包括所述存储器单元的第四子组及多个第四数字线，每一第四数字线可操作以经由所述第一层级的相应第四晶体管与所述列解码器耦合。
2.根据权利要求1所述的设备，其进一步包括：
所述第一层级的多个导体，每一导体与所述第一晶体管中的一个、所述第二晶体管中的一个、所述第三晶体管中的一个、所述第四晶体管中的一个及所述列解码器耦合。
3.根据权利要求2所述的设备，其中对于所述多个导体中的每一导体：
所述第一晶体管中的所述一个的沟道部分包括与所述多个导体中的所述导体接触的相应一组一或多个第一半导体立柱；
所述第二晶体管中的所述一个的沟道部分包括与所述多个导体中的所述导体接触的相应一组一或多个第二半导体立柱；
所述第三晶体管中的所述一个的沟道部分包括与所述多个导体中的所述导体接触的相应一组一或多个第三半导体立柱；且
所述第四晶体管中的所述一个的沟道部分包括与所述多个导体中的所述导体接触的相应一组一或多个第四半导体立柱。
4.根据权利要求3所述的设备，其进一步包括：
所述第一层级的一或多个第一栅极导体，每一第一栅极导体可操作以调制所述第一晶体管中的每一个的所述沟道部分的导电性；
所述第一层级的一或多个第二栅极导体，每一第二栅极导体可操作以调制所述第二晶体管中的每一个的所述沟道部分的导电性；
所述第一层级的一或多个第三栅极导体，每一第三栅极导体可操作以调制所述第三晶体管中的每一个的所述沟道部分的导电性；且
所述第一层级的一或多个第四栅极导体，每一第四栅极导体可操作以调制所述第四晶体管中的每一个的所述沟道部分的导电性。
5.根据权利要求3所述的设备，其中：
所述存储器单元的所述第一子组的每一存储器单元与相应第五晶体管相关联，所述第五晶体管可操作以将所述存储器单元与所述多个第一数字线中的数字线耦合，所述第五晶体管中的每一个包括相应沟道部分，所述沟道部分包括相应一组一或多个第五半导体立柱；
所述存储器单元的所述第二子组的每一存储器单元与相应第六晶体管相关联，所述第六晶体管可操作以将所述存储器单元与所述多个第二数字线中的数字线耦合，所述第六晶体管中的每一个包括相应沟道部分，所述沟道部分包括相应一组一或多个第六半导体立柱；
所述存储器单元的所述第三子组的每一存储器单元与相应第七晶体管相关联，所述第七晶体管可操作以将所述存储器单元与所述多个第三数字线中的数字线耦合，所述第七晶体管中的每一个包括相应沟道部分，所述沟道部分包括相应一组一或多个第七半导体立柱；且
所述存储器单元的所述第四子组的每一存储器单元与相应第八晶体管相关联，所述第八晶体管可操作以将所述存储器单元与所述多个第四数字线中的数字线耦合，所述第八晶体管中的每一个包括相应沟道部分，所述沟道部分包括相应一组一或多个第八半导体立柱。
6.根据权利要求5所述的设备，其中：
所述一或多个第一半导体立柱、所述一或多个第二半导体立柱、所述一或多个第三半导体立柱、所述一或多个第四半导体立柱、所述一或多个第五半导体立柱及所述一或多个第六半导体立柱沿着相对于所述衬底的高度维度重叠，且
所述一或多个第七半导体立柱与所述一或多个第八半导体立柱沿着相对于所述衬底的所述高度维度重叠。
7.根据权利要求3所述的设备，其进一步包括：
多个第九晶体管，每一第九晶体管可操作以将所述多个导体中的一个与所述多个第一数字线中的相应一个耦合；及
多个第十晶体管，每一第十晶体管可操作以将所述多个导体中的一个与所述多个第二数字线中的相应一个耦合。
8.根据权利要求7所述的设备，其中所述多个第九晶体管中的每一个及所述多个第十晶体管中的每一个经配置以在存取所述第一存储器阵列、所述第二存储器阵列、所述第三存储器阵列或所述第四存储器阵列或其任一组合期间被激活。
9.根据权利要求1所述的设备，其进一步包括：
所述第一层级的多个第五晶体管，每一第五晶体管可操作以将所述存储器单元的所述第一子组的相应存储器单元与所述多个第一数字线中的数字线耦合；
所述第一层级的多个第六晶体管，每一第六晶体管可操作以将所述存储器单元的所述第二子组的相应存储器单元与所述多个第二数字线中的数字线耦合；
所述第二层级的多个第七晶体管，每一第七晶体管可操作以将所述存储器单元的所述第三子组的相应存储器单元与所述多个第三数字线中的数字线耦合；及
所述第二层级的多个第八晶体管，每一第八晶体管可操作以将所述存储器单元的所述第四子组的相应存储器单元与所述多个第四数字线中的数字线耦合。
10.根据权利要求9所述的设备，其进一步包括：
多个字线导体，每一字线导体可操作以激活所述多个第五晶体管的相应行、激活所述多个第六晶体管的相应行、激活所述多个第七晶体管的相应行以及激活所述多个第八晶体管的相应行。
11.根据权利要求1所述的设备，其中所述列解码器及所述感测组件各自包括至少部分地由所述衬底的掺杂部分形成的晶体管。
12.根据权利要求1所述的设备，其进一步包括：
多个电压控制电容器，每一电压控制电容器至少部分地位于所述第三存储器阵列与所述第四存储器阵列之间的所述第二层级中。
13.一种方法，其包括：
形成感测组件，所述感测组件可操作用于感测存储器裸片的存储器单元；
形成所述存储器裸片的列解码器，所述列解码器可操作以与所述感测组件耦合；
形成第一存储器阵列，所述第一存储器阵列与所述存储器裸片的衬底上面的第一层级相关联，所述第一存储器阵列包括所述存储器单元的第一子组及多个第一数字线，每一第一数字线可操作以经由所述第一层级的相应第一晶体管与所述列解码器耦合；
形成第二存储器阵列，所述第二存储器阵列与所述第一层级相关联，所述第二存储器阵列包括所述存储器单元的第二子组及多个第二数字线，每一第二数字线可操作以经由所述第一层级的相应第二晶体管与所述列解码器耦合；
形成第三存储器阵列，所述第三存储器阵列与所述存储器裸片的所述衬底上面的第二层级相关联，所述第三存储器阵列包括所述存储器单元的第三子组及多个第三数字线，每一第三数字线可操作以经由所述第一层级的相应第三晶体管与所述列解码器耦合；及
形成第四存储器阵列，其与所述第二层级相关联，所述第四存储器阵列包括所述存储器单元的第四子组及多个第四数字线，每一第四数字线可操作以经由所述第一层级的相应第四晶体管与所述列解码器耦合。
14.根据权利要求13所述的方法，其进一步包括：
形成所述第一层级的多个导体，每一导体与所述第一晶体管中的一个、所述第二晶体管中的一个、所述第三晶体管中的一个、所述第四晶体管中的一个及所述列解码器耦合。
15.根据权利要求14所述的方法，其进一步包括在所述多个导体中的每一导体上形成：
所述第一晶体管中的所述一个的沟道部分，其至少部分地基于形成与所述多个导体中的所述导体接触的相应一组一或多个第一半导体立柱；
所述第二晶体管中的所述一个的沟道部分，其至少部分地基于形成与所述多个导体中的所述导体接触的相应一组一或多个第二半导体立柱；
所述第三晶体管中的所述一个的沟道部分，其至少部分地基于形成与所述多个导体中的所述导体接触的相应一组一或多个第三半导体立柱；及
所述第四晶体管中的所述一个的沟道部分，其至少部分地基于形成与所述多个导体中的所述导体接触的相应一组一或多个第四半导体立柱。
16.根据权利要求13所述的方法，其进一步包括：
形成所述第一层级的一或多个第一栅极导体，每一第一栅极导体可操作以调制所述第一晶体管中的每一个的所述沟道部分的导电性；
形成所述第一层级的一或多个第二栅极导体，每一第二栅极导体可操作以调制所述第二晶体管中的每一个的所述沟道部分的导电性；
形成所述第一层级的一或多个第三栅极导体，每一第三栅极导体可操作以调制所述第三晶体管中的每一个的所述沟道部分的导电性；及
形成所述第一层级的一或多个第四栅极导体，每一第四栅极导体可操作以调制所述第四晶体管中的每一个的所述沟道部分的导电性。
17.一种方法，其包括：
识别存储器裸片的第一存储器阵列的存储器单元行以用于存取操作，所述存储器裸片包括：位于所述存储器裸片的衬底上面的第一层级中的所述第一存储器阵列，位于所述第一层级中的所述存储器裸片的第二存储器阵列，位于所述衬底上面的第二层级中的所述存储器裸片的第三存储器阵列，及位于所述第二层级中的所述存储器裸片的第四存储器阵列；及
至少部分地基于所述识别而将所述存储器单元行与所述存储器裸片的列解码器耦合，其中将所述存储器单元行与所述列解码器耦合包括：
至少部分地基于激活所述第一层级的多个第一晶体管而将所述存储器单元行与所述第一存储器阵列的多个数字线耦合；及
至少部分地基于激活所述第二层级的多个第二晶体管，将所述第一存储器阵列的所述多个数字线与所述列解码器耦合。
18.根据权利要求17所述的方法，其进一步包括：
至少部分地基于所述识别而将所述第二存储器阵列的第二存储器单元行与所述列解码器隔离，其中所述将所述第二存储器单元行与所述列解码器隔离包括：
至少部分地基于激活所述第一层级的多个第三晶体管而将所述第二存储器单元行与所述第二存储器阵列的多个数字线耦合；及
至少部分地基于去激活所述第二层级的多个第四晶体管而将所述第二存储器阵列的所述多个数字线与所述列解码器隔离。
19.根据权利要求17所述的方法，其进一步包括：
至少部分地基于所述识别而将所述第三存储器阵列的第三存储器单元行与所述列解码器隔离，其中所述将所述第三存储器单元行与所述列解码器隔离包括：
至少部分地基于激活所述第二层级的多个第五晶体管而将所述第三存储器单元行与所述第三存储器阵列的多个数字线耦合；及
至少部分地基于去激活所述第二层级的多个第六晶体管而将所述第三存储器阵列的所述多个数字线与所述列解码器隔离。
20.根据权利要求17所述的方法，其进一步包括：
至少部分地基于激活所述第二层级的多个第七晶体管，至少部分地基于启用对所述存储器裸片的存取而将所述第三存储器阵列的所述多个数字线与所述多个第六晶体管耦合。
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