JP2023001826A - 半導体記憶装置 - Google Patents

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Abstract

【課題】高集積化が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１方向に並ぶ複数のメモリ部と、第１方向に並び、複数のメモリ部に電気的に接続された複数の第１半導体層と、第１方向に並び、複数の第１半導体層とそれぞれ対向する複数の第１ゲート電極と、第１方向に延伸し、複数の第１半導体層に接続された第１配線と、第１方向に並び、第１方向と交差する第２方向に延伸し、複数の第１ゲート電極に接続された複数の第２配線と、第１方向に並び、複数の第２配線の第２方向の一端部に設けられた複数の第２半導体層と、第１方向に並び、複数の第２半導体層と対向する複数の第２ゲート電極と、第１方向に並び、複数の第２配線の第２方向の他端部に設けられた複数の第３半導体層と、第１方向に並び、複数の第３半導体層と対向する複数の第３ゲート電極と、を備える。【選択図】図１

Description

本実施形態は、半導体記憶装置に関する。
半導体記憶装置の高集積化に伴い、半導体記憶装置の三次元化に関する検討が進められている。
米国特許第９，５１４，７９２号明細書
高集積化が可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、第１方向に並ぶ複数のメモリ部と、第１方向に並び、複数のメモリ部に電気的に接続された複数の第１半導体層と、第１方向に並び、複数の第１半導体層とそれぞれ対向する複数の第１ゲート電極と、第１方向に延伸し、複数の第１半導体層に接続された第１配線と、第１方向に並び、第１方向と交差する第２方向に延伸し、複数の第１ゲート電極に接続された複数の第２配線と、第１方向に並び、複数の第２配線の第２方向の一端部に設けられた複数の第２半導体層と、第１方向に並び、複数の第２半導体層と対向する複数の第２ゲート電極と、第１方向に並び、複数の第２配線の第２方向の他端部に設けられた複数の第３半導体層と、第１方向に並び、複数の第３半導体層と対向する複数の第３ゲート電極と、を備える。
第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。 同半導体記憶装置の読出動作について説明するための模式的な回路図である。 同半導体記憶装置の読出動作について説明するための模式的な波形図である。 同半導体記憶装置の読出動作について説明するための模式的な波形図である。 同半導体記憶装置の一部の構成を示す模式的な斜視図である。 同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。 同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。 同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。 図７及び図８に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的なＸＺ断面図である。 図７及び図８に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的なＹＺ断面図である。 図７及び図８に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的なＹＺ断面図である。 第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 同製造方法について説明するための模式的な断面図である。 第２実施形態に係る半導体記憶装置の読出動作について説明するための模式的な波形図である。 第２実施形態に係る半導体記憶装置の読出動作について説明するための模式的な波形図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。 その他の実施形態に係る半導体記憶装置の構成を示す模式的な斜視図である。 その他の実施形態に係る半導体記憶装置の構成を示す模式的な平面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。また、以下の図面は模式的なものであり、説明の都合上、一部の構成等が省略される場合がある。また、複数の実施形態について共通する部分には同一の符号を付し、説明を省略する場合がある。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ（Solid State Drive）等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書においては、基板の上面に対して平行な所定の方向をＸ方向、基板の上面に対して平行で、Ｘ方向と垂直な方向をＹ方向、基板の上面に対して垂直な方向をＺ方向と呼ぶ。
また、本明細書においては、所定の面に沿った方向を第１方向、この所定の面に沿って第１方向と交差する方向を第２方向、この所定の面と交差する方向を第３方向と呼ぶことがある。これら第１方向、第２方向及び第３方向は、Ｘ方向、Ｙ方向及びＺ方向のいずれかと対応していても良いし、対応していなくても良い。
また、本明細書において、「上」や「下」等の表現は、基板を基準とする。例えば、上記Ｚ方向に沿って基板から離れる向きを上と、Ｚ方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板側の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板と反対側の面や端部を意味する事とする。また、Ｘ方向又はＹ方向と交差する面を側面等と呼ぶ。
［第１実施形態］
［回路構成］
図１は、第１実施形態に係る半導体記憶装置の構成を示す模式的な回路図である。図１に示す様に、本実施形態に係る半導体記憶装置は、メモリセルアレイＭＣＡを備える。メモリセルアレイＭＣＡは、複数のメモリ層ＭＬ０～ＭＬ３と、これら複数のメモリ層ＭＬ０～ＭＬ３に接続された複数のビット線ＢＬと、複数のビット線ＢＬに電気的に接続された複数のグローバルビット線ＧＢＬと、複数のメモリ層ＭＬ０～ＭＬ３に接続されたプレート線ＰＬと、を備える。
メモリ層ＭＬ０～ＭＬ３は、それぞれ、複数のワード線ＷＬ０～ＷＬ２と、これら複数のワード線ＷＬ０～ＷＬ２に接続された複数のメモリセルＭＣと、を備える。メモリセルＭＣは、それぞれ、トランジスタＴｒＣと、キャパシタＣｐＣと、を備える。トランジスタＴｒＣのソース電極は、ビット線ＢＬに接続されている。トランジスタＴｒＣのドレイン電極は、キャパシタＣｐＣに接続されている。トランジスタＴｒＣのゲート電極は、ワード線ＷＬ０～ＷＬ２のいずれかに接続されている。キャパシタＣｐＣの一方の電極は、トランジスタＴｒＣのドレイン電極に接続されている。キャパシタＣｐＣの他方の電極は、プレート線ＰＬに接続されている。
尚、各ビット線ＢＬは、複数のメモリ層ＭＬ０～ＭＬ３に対応する複数のメモリセルＭＣに接続されている。また、各ビット線ＢＬは、グローバルビット線ＧＢＬに接続されている。
また、メモリ層ＭＬ０～ＭＬ３は、それぞれ、複数のワード線ＷＬ０～ＷＬ２に対応して設けられた複数のトランジスタＴｒＬ０ａ，ＴｒＬ０ｂ，ＴｒＬ１ａ，ＴｒＬ１ｂ，ＴｒＬ２ａ，ＴｒＬ２ｂ，ＴｒＬ３ａ，ＴｒＬ３ｂ（以下、「トランジスタＴｒＬ」と呼ぶ場合がある。）を備える。トランジスタＴｒＬのドレイン電極は、ワード線ＷＬ０～ＷＬ２のいずれかに接続されている。トランジスタＴｒＬのソース電極は、それぞれ、ワード線選択線ＬＷ０ａ，ＬＷ０ｂ，ＬＷ１ａ，ＬＷ１ｂ，ＬＷ２ａ，ＬＷ２ｂ（以下、「ワード線選択線ＬＷ」と呼ぶ場合がある。）に接続されている。トランジスタＴｒＬのゲート電極は、それぞれ、層選択線ＬＬ０ａ，ＬＬ０ｂ，ＬＬ１ａ，ＬＬ１ｂ，ＬＬ２ａ，ＬＬ２ｂ，ＬＬ３ａ，ＬＬ３ｂ（以下、「層選択線ＬＬ」と呼ぶ場合がある。）に接続されている。
尚、ワード線選択線ＬＷは、複数のメモリ層ＭＬ０～ＭＬ３に対応する複数のトランジスタＴｒＬに接続されている。また、層選択線ＬＬ０ａ，ＬＬ１ａ，ＬＬ２ａ，ＬＬ３ａは、それぞれ、メモリ層ＭＬ０～ＭＬ３に対応する全てのトランジスタＴｒＬ０ａ，ＴｒＬ１ａ，ＴｒＬ２ａ，ＴｒＬ３ａに共通に接続されている。同様に、層選択線ＬＬ０ｂ，ＬＬ１ｂ，ＬＬ２ｂ，ＬＬ３ｂは、それぞれ、メモリ層ＭＬ０～ＭＬ３に対応する全てのトランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂに共通に接続されている。
［読出動作］
図２は、第１実施形態に係る半導体記憶装置の読出動作について説明するための模式的な回路図である。
読出動作に際しては、複数のメモリ層ＭＬ０～ＭＬ３のうちの一つを選択する。図示の例では、メモリ層ＭＬ０が選択されている。メモリ層ＭＬ０～ＭＬ３の選択に際しては、例えば、複数の層選択線ＬＬ０ａ，ＬＬ１ａ，ＬＬ２ａ，ＬＬ３ａのうち、読出動作の対象となるメモリ層ＭＬ０に対応する層選択線ＬＬ０ａに電圧ＶＯＮ´を供給し、その他の層選択線ＬＬ１ａ，ＬＬ２ａ，ＬＬ３ａに電圧ＶＯＦＦ´を供給する。また、例えば、複数の層選択線ＬＬ０ｂ，ＬＬ１ｂ，ＬＬ２ｂ，ＬＬ３ｂのうち、読出動作の対象となるメモリ層ＭＬ０に対応する層選択線ＬＬ０ｂに電圧ＶＯＦＦ´を供給し、その他の層選択線ＬＬ１ｂ，ＬＬ２ｂ，ＬＬ３ｂに電圧ＶＯＮ´を供給する。
電圧ＶＯＮ´は、例えば、トランジスタＴｒＬをＯＮ状態とする程度の大きさを有する。電圧ＶＯＦＦ´は、例えば、トランジスタＴｒＬをＯＦＦ状態とする程度の大きさを有する。例えば、トランジスタＴｒＬがＮＭＯＳトランジスタである場合、電圧ＶＯＮ´は、電圧ＶＯＦＦ´よりも大きい。また、例えば、トランジスタＴｒＬがＰＭＯＳトランジスタである場合、電圧ＶＯＮ´は、電圧ＶＯＦＦ´よりも小さい。尚、以下では、トランジスタＴｒＬがＮＭＯＳトランジスタである例について説明する。
また、読出動作に際しては、複数のワード線ＷＬ０～ＷＬ２のうちの一つを選択する。図示の例では、ワード線ＷＬ０が選択されている。ワード線ＷＬ０～ＷＬ２の選択に際しては、例えば、複数のワード線選択線ＬＷ０ａ，ＬＷ１ａ，ＬＷ２ａのうち、読出動作の対象となるワード線ＷＬ０に対応するワード線選択線ＬＷ０ａに電圧ＶＯＮを供給し、その他の層選択線ＬＷ１ａ，ＬＷ２ａに電圧ＶＯＦＦを供給する。また、例えば、複数のワード線選択線ＬＷ０ｂ，ＬＷ１ｂ，ＬＷ２ｂに、電圧ＶＯＦＦを供給する。
電圧ＶＯＮは、例えば、トランジスタＴｒＣをＯＮ状態とする程度の大きさを有する。電圧ＶＯＦＦは、例えば、トランジスタＴｒＣをＯＦＦ状態とする程度の大きさを有する。例えば、トランジスタＴｒＣがＮＭＯＳトランジスタである場合、電圧ＶＯＮは、電圧ＶＯＦＦよりも大きい。また、例えば、トランジスタＴｒＣがＰＭＯＳトランジスタである場合、電圧ＶＯＮは、電圧ＶＯＦＦよりも小さい。尚、以下では、トランジスタＴｒＣがＮＭＯＳトランジスタである例について説明する。
ここで、読出動作の対象であるメモリセルＭＣ（以下、「選択メモリセルＭＣ」と呼ぶ。）に接続されたワード線ＷＬ０（以下、「選択ワード線ＷＬ０」と呼ぶ。）には、トランジスタＴｒＬ０ａを介して、電圧ＶＯＮが供給される。これにより、選択メモリセルＭＣ中のトランジスタＴｒＣがＯＮ状態となる。これに伴い、グローバルビット線ＧＢＬの電圧が変動し、又は、グローバルビット線ＧＢＬに電流が流れる。この電圧の変動又は電流を検出することにより、選択メモリセルＭＣに記憶されたデータを読み出すことが可能である。
また、選択メモリセルＭＣと同じメモリ層ＭＬ０に対応する選択ワード線ＷＬ０以外のワード線ＷＬ１，ＷＬ２（以下、「非選択ワード線ＷＬ１，ＷＬ２」等と呼ぶ。）には、トランジスタＴｒＬ０ａを介して、電圧ＶＯＦＦが供給される。これにより、メモリセルＭＣ中のトランジスタＴｒＣがＯＦＦ状態となる。
また、選択メモリセルＭＣと異なるメモリ層ＭＬ１，ＭＬ２，ＭＬ３に対応する非選択ワード線ＷＬ０，ＷＬ１，ＷＬ２には、トランジスタＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂを介して、電圧ＶＯＦＦが供給される。これにより、メモリセルＭＣ中のトランジスタＴｒＣがＯＦＦ状態となる。
図３は、読出動作の実行例について説明するための模式的な波形図である。図３の例では、メモリ層ＭＬ０に含まれる複数のワード線ＷＬ０～ＷＬ２に対応する読出動作を順次実行し、メモリ層ＭＬ１に含まれる複数のワード線ＷＬ０～ＷＬ２に対応する読出動作を順次実行し、メモリ層ＭＬ２に含まれる複数のワード線ＷＬ０～ＷＬ２に対応する読出動作を順次実行し、更に、メモリ層ＭＬ３に含まれるワード線ＷＬ０に対応する読出動作を実行している。
即ち、図３の例では、期間Ｔ１００に、メモリ層ＭＬ０に含まれるワード線ＷＬ０に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ１０１に、メモリ層ＭＬ０に含まれるワード線ＷＬ１に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ１０２に、メモリ層ＭＬ０に含まれるワード線ＷＬ２に接続された複数のメモリセルＭＣについての読出動作を実行している。
また、期間Ｔ１１０に、メモリ層ＭＬ１に含まれるワード線ＷＬ０に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ１１１に、メモリ層ＭＬ１に含まれるワード線ＷＬ１に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ１１２に、メモリ層ＭＬ１に含まれるワード線ＷＬ２に接続された複数のメモリセルＭＣについての読出動作を実行している。
また、期間Ｔ１２０に、メモリ層ＭＬ２に含まれるワード線ＷＬ０に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ１２１に、メモリ層ＭＬ２に含まれるワード線ＷＬ１に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ１２２に、メモリ層ＭＬ２に含まれるワード線ＷＬ２に接続された複数のメモリセルＭＣについての読出動作を実行している。
また、期間Ｔ１３０に、メモリ層ＭＬ３に含まれるワード線ＷＬ０に接続された複数のメモリセルＭＣについての読出動作を実行している。
図４は、読出動作の他の実行例について説明するための模式的な波形図である。図４の例では、各メモリ層ＭＬ０～ＭＬ３に含まれるワード線ＷＬ０に対応する読出動作を順次実行し、各メモリ層ＭＬ０～ＭＬ３に含まれるワード線ＷＬ１に対応する読出動作を順次実行し、更に、各メモリ層ＭＬ０，ＭＬ１に含まれるワード線ＷＬ２に対応する読出動作を順次実行している。
即ち、図４の例では、期間Ｔ２００に、メモリ層ＭＬ０に含まれるワード線ＷＬ０に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ２０１に、メモリ層ＭＬ１に含まれるワード線ＷＬ０に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ２０２に、メモリ層ＭＬ２に含まれるワード線ＷＬ０に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ２０３に、メモリ層ＭＬ３に含まれるワード線ＷＬ０に接続された複数のメモリセルＭＣについての読出動作を実行している。
また、期間Ｔ２１０に、メモリ層ＭＬ０に含まれるワード線ＷＬ１に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ２１１に、メモリ層ＭＬ１に含まれるワード線ＷＬ１に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ２１２に、メモリ層ＭＬ２に含まれるワード線ＷＬ１に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ２１３に、メモリ層ＭＬ３に含まれるワード線ＷＬ１に接続された複数のメモリセルＭＣについての読出動作を実行している。
また、期間Ｔ２２０に、メモリ層ＭＬ０に含まれるワード線ＷＬ２に接続された複数のメモリセルＭＣについての読出動作を実行している。また、期間Ｔ２２１に、メモリ層ＭＬ１に含まれるワード線ＷＬ２に接続された複数のメモリセルＭＣについての読出動作を実行している。
尚、図３及び図４には、読出動作の対象となるメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に、トランジスタＴｒＬ０ａ，ＴｒＬ１ａ，ＴｒＬ２ａ，ＴｒＬ３ａを介して電圧を供給する例を示している。また、図３及び図４には、それ以外のメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に、トランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂを介して電圧を供給する例を示している。しかしながら、例えば、図３及び図４の例においてトランジスタＴｒＬ０ａ，ＴｒＬ１ａ，ＴｒＬ２ａ，ＴｒＬ３ａに供給されていた電圧を、トランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂに供給し、図３及び図４の例においてトランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂに供給されていた電圧を、トランジスタＴｒＬ０ａ，ＴｒＬ１ａ，ＴｒＬ２ａ，ＴｒＬ３ａに供給しても良い。
［構造］
図５は、第１実施形態に係る半導体記憶装置の一部の構成を示す模式的な斜視図である。図６は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図６では、一部の構成（後述する絶縁層１２１，１５１）を省略している。図７及び図８は、同半導体記憶装置の一部の構成を示す模式的なＸＹ断面図である。尚、図７及び図８は、異なる高さ位置におけるＸＹ断面を示している。図９は、図７及び図８に示す構成をＡ－Ａ´線に沿って切断し、矢印の方向に沿って見た模式的なＸＺ断面図である。図１０は、図７及び図８に示す構成をＢ－Ｂ´線に沿って切断し、矢印の方向に沿って見た模式的なＹＺ断面図である。図１１は、図７及び図８に示す構成をＣ－Ｃ´線に沿って切断し、矢印の方向に沿って見た模式的なＸＺ断面図である。
図５には、半導体基板Ｓｕｂの一部と、半導体基板Ｓｕｂの上方に設けられたメモリセルアレイＭＣＡと、を示している。
半導体基板Ｓｕｂは、例えば、ホウ素（Ｂ）等のＰ型の不純物を含むシリコン（Ｓｉ）等の半導体基板である。半導体基板Ｓｕｂの上面には、図示しない絶縁層及び電極層が設けられている。半導体基板Ｓｕｂの上面、図示しない絶縁層及び電極層は、第１実施形態に係る半導体記憶装置を制御するための制御回路を構成する。例えば、メモリセルアレイＭＣＡの直下の領域には、センスアンプ回路が設けられる。センスアンプ回路は、グローバルビット線ＧＢＬに接続される。センスアンプ回路は、読出動作において、グローバルビット線ＧＢＬの電圧の変動又は電流を検出することにより、選択メモリセルＭＣに記憶されたデータを読み出すことが可能である。
メモリセルアレイＭＣＡは、Ｚ方向に並ぶ複数のメモリ層ＭＬ０～ＭＬ３と、これらの下方に設けられた複数のグローバルビット線ＧＢＬと、を備える。また、複数のメモリ層ＭＬ０～ＭＬ３の間には、それぞれ、酸化シリコン（ＳｉＯ２）等の絶縁層１０３が設けられている。
メモリ層ＭＬ０～ＭＬ３は、図６に示す様に、メモリセル領域ＲＭＣと、Ｙ方向においてメモリセル領域ＲＭＣの一方側及び他方側にそれぞれ設けられたトランジスタ領域ＲＴｒＬ及びフックアップ領域ＲＨＵと、を備える。トランジスタ領域ＲＴｒＬは、それぞれ、メモリセル領域ＲＭＣと、フックアップ領域ＲＨＵと、の間に設けられている。
メモリセル領域ＲＭＣには、Ｘ方向に交互に並ぶ複数の絶縁層１０１及び複数の導電層１０２が設けられている。図５に示す様に、これら複数の絶縁層１０１及び複数の導電層１０２はＹ方向及びＺ方向に延伸し、メモリ層ＭＬ０～ＭＬ３をＸ方向に分断する。
絶縁層１０１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
導電層１０２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１０２は、例えば、プレート線ＰＬ（図１）として機能する。
また、メモリセル領域ＲＭＣには、絶縁層１０１及び導電層１０２の間に設けられた複数の導電層１０４が設けられている。複数の導電層１０４は、Ｙ方向に並び、複数のメモリ層ＭＬ０～ＭＬ３を貫通してＺ方向に延伸する。
導電層１０４は、例えば、酸化インジウムスズ（ＩＴＯ）、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１０４は、例えば、ビット線ＢＬ（図１）として機能する。ビット線ＢＬは、メモリ層ＭＬ０～ＭＬ３に含まれる複数のトランジスタＴｒＣに対応して、複数設けられている。
メモリセル領域ＲＭＣにおいて、メモリ層ＭＬ０～ＭＬ３は、複数の導電層１０４に対応して設けられた複数のトランジスタ構造１１０と、複数のトランジスタ構造１１０及び絶縁層１０１の間に設けられた導電層１２０と、複数のトランジスタ構造１１０及び導電層１０２の間に設けられた複数のキャパシタ構造１３０と、を備える。
トランジスタ構造１１０は、例えば図８及び図９に示す様に、導電層１０４の外周面に設けられた絶縁層１１１と、絶縁層１１１の外周面に設けられた導電層１１２と、導電層１１２の上面、下面及び外周面に設けられた絶縁層１１３と、絶縁層１１３の上面、下面及び外周面に設けられた半導体層１１４と、を備える。
尚、図８に例示する様なＸＹ断面において、絶縁層１１１の外周面は、例えば、導電層１０４の中心位置を中心とする円に沿って形成されていても良い。また、導電層１１２、絶縁層１１３及び半導体層１１４のＸ方向の一方側（導電層１０２側）の側面は、導電層１０４の中心位置を中心とする円に沿って形成されていても良い。また、導電層１１２、絶縁層１１３及び半導体層１１４のＹ方向における両側面は、絶縁層１１５の側面に沿って直線状に形成されていても良い。
絶縁層１１１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１１１は、導電層１０４の外周面を、全周にわたって囲んでいる。
導電層１１２は、例えば、トランジスタＴｒＣ（図１）のゲート電極として機能する。導電層１１２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１１２は、絶縁層１１１の外周面を、全周にわたって囲んでいる。図８に示す様に、Ｙ方向に並ぶ複数の導電層１１２は、Ｙ方向に延伸する導電層１２０に共通に接続されている。
絶縁層１１３は、例えば、トランジスタＴｒＣ（図１）のゲート絶縁膜として機能する。絶縁層１１３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１１３は、導電層１１２のＹ方向の両側面及びＸ方向の一方側（導電層１０２側）の側面を覆っている。
半導体層１１４は、例えば、トランジスタＴｒＣ（図１）のチャネル領域として機能する。半導体層１１４は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。半導体層１１４は、絶縁層１１３を介して、導電層１１２のＹ方向の両側面及びＸ方向の一方側（導電層１０２側）の側面を覆っている。図９に示す様に、Ｚ方向に並ぶ複数の半導体層１１４は、Ｚ方向に延伸する導電層１０４に共通に接続されている。図７に示す様に、Ｙ方向において隣り合う２つの半導体層１１４の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１５が設けられている。
導電層１２０は、例えば、ワード線ＷＬ（図１）として機能する。導電層１２０は、例えば図８に示す様に、Ｙ方向に延伸し、Ｙ方向に並ぶ複数の導電層１１２に接続されている。導電層１２０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を備える。尚、導電層１２０の上面及び下面は、酸化シリコン（ＳｉＯ２）等の絶縁層１２１によって覆われている。絶縁層１２１は、絶縁層１１１及び絶縁層１１３に接続されている。
キャパシタ構造１３０は、例えば図９に示す様に、導電層１３１と、導電層１３１の上面、下面及びＹ方向の側面に設けられた導電層１３２と、導電層１３２の上面、下面及びＹ方向の側面に設けられた絶縁層１３３と、絶縁層１３３の上面、下面及びＹ方向の側面に設けられた導電層１３４と、導電層１３４の上面、下面及びＹ方向の側面に設けられた絶縁層１３５と、絶縁層１３５の上面、下面及びＹ方向の側面に設けられた導電層１３６と、導電層１３６の上面、下面及びＹ方向の側面に設けられた導電層１３７と、を備える。
導電層１３１，１３２，１３６，１３７は、キャパシタＣｐＣ（図１）の一方の電極として機能する。導電層１３１，１３７は、例えば、タングステン（Ｗ）等を含む。導電層１３２，１３６は、例えば、窒化チタン（ＴｉＮ）等を含む。導電層１３１，１３２，１３６，１３７は、導電層１０２に接続されている。
絶縁層１３３，１３５は、キャパシタＣｐＣ（図２）の絶縁層として機能する。絶縁層１３３，１３５は、例えば、アルミナ（Ａｌ２Ｏ３）又はその他の絶縁性の金属酸化物であっても良い。
導電層１３４は、例えば、キャパシタＣｐＣ（図２）の他方の電極として機能する。導電層１３４は、例えば、酸化インジウムスズ（ＩＴＯ）等を含む。導電層１３４は、絶縁層１３３，１３５を介して、導電層１３１，１３２，１３６，１３７から絶縁されている。導電層１３４は、半導体層１１４のＸ方向の側面に接続されている。
トランジスタ領域ＲＴｒＬには、例えば図６に示す様に、Ｘ方向に並ぶ複数の絶縁層１０５が設けられている。これら複数の絶縁層１０５は、複数のメモリ層ＭＬ０～ＭＬ３を貫通してＺ方向に延伸する。
絶縁層１０５は、例えば、酸化シリコン（ＳｉＯ２）等を含む。
また、トランジスタ領域ＲＴｒＬには、絶縁層１０５の間に設けられた複数の導電層１０６が設けられている。複数の導電層１０６は、Ｘ方向に並び、複数のメモリ層ＭＬ０～ＭＬ３を貫通してＺ方向に延伸する（図１０参照）。
導電層１０６は、例えば、酸化インジウムスズ（ＩＴＯ）、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１０６は、例えば、ワード線選択線ＬＷ（図１）として機能する。ワード線選択線ＬＷは、メモリ層ＭＬ０～ＭＬ３に含まれる複数のトランジスタＴｒＬに対応して、複数設けられている。
トランジスタ領域ＲＴｒＬにおいて、メモリ層ＭＬ０～ＭＬ３は、例えば図６に示す様に、複数の導電層１０６に対応して設けられた複数のトランジスタ構造１４０と、これら複数のトランジスタ構造１４０に沿ってＸ方向に延伸する導電層１５０と、を備える。
トランジスタ構造１４０は、例えば図８及び図１０に示す様に、導電層１０６の外周面に設けられた絶縁層１４１と、絶縁層１４１の外周面に設けられた導電層１４２と、導電層１４２の上面、下面及び外周面に設けられた絶縁層１４３と、絶縁層１４３の上面、下面及び外周面に設けられた半導体層１４４と、を備える。
尚、図８に例示する様なＸＹ断面において、絶縁層１４１の外周面は、例えば、導電層１０６の中心位置を中心とする円に沿って形成されていても良い。また、導電層１４２、絶縁層１４３及び半導体層１４４のＹ方向の一方側（導電層１２０側）の側面は、導電層１０６の中心位置を中心とする円に沿って形成されていても良い。また、導電層１４２、絶縁層１４３及び半導体層１４４のＸ方向における両側面は、絶縁層１０５の側面に沿って直線状に形成されていても良い。
絶縁層１４１は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１４１は、導電層１０６の外周面を、全周にわたって囲んでいる。
導電層１４２は、例えば、トランジスタＴｒＬ（図１）のゲート電極として機能する。導電層１４２は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。導電層１４２は、絶縁層１４１の外周面を、全周にわたって囲んでいる。図８に示す様に、Ｘ方向に並ぶ複数の導電層１４２は、Ｘ方向に延伸する導電層１５０に共通に接続されている。
絶縁層１４３は、例えば、トランジスタＴｒＬ（図１）のゲート絶縁膜として機能する。絶縁層１４３は、例えば、酸化シリコン（ＳｉＯ２）等を含む。絶縁層１４３は、導電層１４２のＸ方向の両側面及びＹ方向の一方側（導電層１２０側）の側面を覆っている。
半導体層１４４は、例えば、トランジスタＴｒＬ（図１）のチャネル領域として機能する。半導体層１４４は、例えば、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む半導体であっても良いし、その他の酸化物半導体であっても良い。半導体層１４４は、絶縁層１４３を介して、導電層１４２のＸ方向の両側面及びＹ方向の一方側（導電層１２０側）の側面を覆っている。図１０に示す様に、Ｚ方向に並ぶ複数の半導体層１４４は、Ｚ方向に延伸する導電層１０６に共通に接続されている。図７に示す様に、Ｘ方向において隣り合う２つの半導体層１４４の間には、絶縁層１０５が設けられている。尚、半導体層１４４は、導電層１２０のＹ方向の端部に接続されている。
導電層１５０は、例えば、層選択線ＬＬ（図１）として機能する。導電層１５０は、例えば図８に示す様に、Ｘ方向に延伸し、Ｘ方向に並ぶ複数の導電層１４２に接続されている。導電層１５０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を備える。尚、導電層１５０の上面及び下面は、酸化シリコン（ＳｉＯ２）等の絶縁層１５１によって覆われている。絶縁層１５１は、絶縁層１４１及び絶縁層１４３に接続されている。
フックアップ領域ＲＨＵには、Ｘ方向に並ぶ複数のコンタクト電極１０７が設けられている。コンタクト電極１０７は、図１１に示す様に、Ｚ方向に延伸し、下端において導電層１５０に接続されている。また、Ｘ方向に並ぶ複数のコンタクト電極１０７は、それぞれ、異なる高さ位置に設けられた導電層１５０に接続されている。コンタクト電極１０７は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。
また、メモリ層ＭＬ０～ＭＬ３の下方には、図５に示す様に、複数のグローバルビット線ＧＢＬが設けられている。グローバルビット線ＧＢＬは、Ｘ方向に延伸し、Ｙ方向に並ぶ。グローバルビット線ＧＢＬは、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層構造等を含む。グローバルビット線ＧＢＬは、それぞれ、Ｘ方向に並ぶ複数の導電層１０４の下端に接続されている。
また、メモリ層ＭＬ０～ＭＬ３と複数のグローバルビット線ＧＢＬとの間には、図５に示す様に、エッチングストッパ１０９が設けられている。エッチングストッパ１０９は、絶縁層１０１、導電層１０２、絶縁層１０５、及び、導電層１０６に対応して設けられており、これらの下端に接続されている。エッチングストッパ１０９は、対応する構成の下端の形状に沿った形状を備えている。例えば、絶縁層１０１に対応するエッチングストッパ１０９は、絶縁層１０１に対応してＹ方向に延伸する。同様に、導電層１０２に対応するエッチングストッパ１０９は、導電層１０２に対応してＹ方向に延伸する。
また、メモリ層ＭＬ０～ＭＬ３とエッチングストッパ１０９との間には、絶縁層１０３ａが設けられている（図９参照）。絶縁層１０３ａは、例えば、他の絶縁層１０３と異なる材料を含んでいても良い。例えば、絶縁層１０３ａは、炭素含有酸化シリコン（ＳｉＯＣ）等を含んでいても良い。
［製造方法］
図１２～図６６は、第１実施形態に係る半導体記憶装置の製造方法について説明するための模式的な断面図である。図１３、図１４、図１６、図１８、図２０、図２３、図２５、図２８、図３０、図３２、図３４、図３６、図３８、図４３、図４５、図４７、図４９、図５１、図５４、図５８、図６０、図６１、図６３、及び、図６５は、図８に対応する断面を示している。図１２、図１９、図２１、図２２、図２９、図３１、図３３、図３５、図３７、図３９～図４２、図４４、図４６、図４８、図５０、及び、図５２は、図９に対応する断面を示している。図１５、図１７、図２４、図２６、図２７、図５３、図５５～図５７、図５９、図６２、図６４、及び、図６６は、図１０に対応する断面を示している。
同製造方法においては、例えば図１２に示す様に、複数のグローバルビット線ＧＢＬ、エッチングストッパ１０９、絶縁層１０３ａ等を形成する。この工程は、例えば、フォトリソグラフィー、エッチング等によって行う。
次に、例えば図１２に示す様に、複数の絶縁層１０３と、複数の犠牲層１２０Ａと、を交互に形成する。犠牲層１２０Ａは、例えば、窒化シリコン（Ｓｉ３Ｎ４）等を含む。この工程は、例えば、ＣＶＤ（Chemical Vapor Deposition）等によって行う。
次に、例えば図１３に示す様に、フックアップ領域ＲＨＵにおいて複数の絶縁層１０３及び複数の犠牲層１２０Ａの一部を除去して、階段状の構造を形成する。
この工程では、例えば、図１２に示す様な構造の上面に、フックアップ領域ＲＨＵの一部を露出させるレジストを形成する。次に、ＲＩＥ（Reactive Ion Etching）等の方法によって、犠牲層１２０Ａを選択的に除去する。次に、ＲＩＥ等の方法によって、絶縁層１０３を選択的に除去する。これにより、上方から数えて２番目の犠牲層１２０Ａの上面の一部が露出する。
次に、ウェットエッチング等の方法によって、レジストの一部を除去する。次に、ＲＩＥ等の方法によって、犠牲層１２０Ａを選択的に除去する。次に、ＲＩＥ等の方法によって、絶縁層１０３を選択的に除去する。これにより、上方から数えて２番目及び３番目の犠牲層１２０Ａの上面の一部が露出する。
以下同様に、レジストの一部の除去、犠牲層１２０Ａの選択的除去、絶縁層１０３の選択的除去を繰り返し行う。これにより、全ての犠牲層１２０Ａの上面の一部が露出し、階段状の構造が形成される。尚、階段状の構造の形成後、最上層の犠牲層１２０Ａ及び階段状の構造の上面に、絶縁層１０３が形成される。
次に、例えば図１４及び図１５に示す様に、絶縁層１１５，１０５に対応する位置に、開口１１５Ａ，１０５Ａを形成する。開口１１５Ａ，１０５Ａは、図１５に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａ、並びに、絶縁層１０３ａを貫通して、エッチングストッパ１０９の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図１６及び図１７に示す様に、絶縁層１１５，１０５を形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図１８及び図１９に示す様に、導電層１０４に対応する位置に、開口１０４Ａを形成する。開口１０４Ａは、図１９に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａ、並びに、絶縁層１０３ａを貫通して、グローバルビット線ＧＢＬの上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図２０及び図２１に示す様に、開口１０４Ａを介して、犠牲層１２０Ａの一部を選択的に除去する。この工程では、開口１０４Ａの内部に絶縁層１１５のＹ方向の側面が露出し、これによって犠牲層１２０ＡがＸ方向に分断される。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２２に示す様に、開口１０４Ａの内部に、犠牲層１０４Ｂを形成する。犠牲層１０４Ｂは、例えば、シリコン（Ｓｉ）等を含む。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図２３及び図２４に示す様に、導電層１０６に対応する位置に、開口１０６Ａを形成する。開口１０６Ａは、図２４に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａ、並びに、絶縁層１０３ａを貫通して、エッチングストッパ１０９の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図２５及び図２６に示す様に、開口１０６Ａを介して、犠牲層１２０Ａの一部を選択的に除去する。この工程では、開口１０６Ａの内部に絶縁層１０５のＸ方向の側面が露出し、これによって犠牲層１２０ＡがＹ方向に分断される。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図２７に示す様に、開口１０６Ａの内部に、犠牲層１０６Ｂを形成する。犠牲層１０６Ｂは、例えば、シリコン（Ｓｉ）等を含む。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図２８及び図２９に示す様に、導電層１０２に対応する位置に、開口１０２Ａを形成する。開口１０２Ａは、図２９に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａ、並びに、絶縁層１０３ａを貫通して、これらの構成をＸ方向に分断し、エッチングストッパ１０９の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図３０及び図３１に示す様に、開口１０２Ａを介して、犠牲層１２０Ａの一部を選択的に除去する。この工程では、開口１０２Ａの内部に犠牲層１０４ＢのＸ方向の側面が露出する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図３２及び図３３に示す様に、開口１０２Ａを介して、犠牲層１０４ＢのＸ方向の側面、絶縁層１１５のＸ方向及びＹ方向の側面、並びに、絶縁層１０３（図３３）の上面、下面及びＸ方向の側面に、導電層１３４を形成する。また、開口１０２Ａの内部に、犠牲層１０２Ｂを形成する。犠牲層１０２Ｂは、例えば、シリコン（Ｓｉ）等を含む。この工程では、例えば図３３に示す様に、Ｚ方向において隣り合う２つの絶縁層１０３の間の領域が犠牲層１０２Ｂによって埋め込まれる。一方、Ｘ方向において隣り合う２つの絶縁層１０３の間の領域は、犠牲層１０２Ｂによって埋め込まれない。この工程は、例えば、ＡＬＤ（Atomic Layer Deposition）及びＣＶＤ等によって行う。
次に、例えば図３４及び図３５に示す様に、開口１０２Ａを介して、犠牲層１０２Ｂ及び導電層１３４の一部を除去する。この工程では、例えば、犠牲層１０２Ｂの一部を除去して、導電層１３４の、絶縁層１１５（図３２）及び絶縁層１０３（図３３）のＸ方向の側面に設けられた部分を露出させ、この部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図３６及び図３７に示す様に、開口１０２Ａを介して、犠牲層１０２Ｂ、絶縁層１１５（図３４）の一部、及び、絶縁層１０３（図３５）の一部を除去する。この工程では、犠牲層１０２Ｂが完全に除去される。また、絶縁層１１５（図３４）及び絶縁層１０３（図３５）は、犠牲層１０４Ｂが開口１０２Ａに露出しない程度の範囲で除去される。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図３８及び図３９に示す様に、開口１０２Ａを介して、導電層１３４の上面、下面、Ｘ方向の側面及びＹ方向の側面に、絶縁層１３３，１３５、導電層１３２，１３６、及び、導電層１３１，１３７，１０２を形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、例えば図４０に示す様に、犠牲層１０４Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図４１に示す様に、開口１０４Ａを介して、犠牲層１２０Ａ及び導電層１３４のＸ方向の側面、絶縁層１１５のＹ方向の側面、並びに、絶縁層１０３の上面及び下面に、半導体層１１４を形成する。また、Ｚ方向において隣り合う２つの絶縁層１０３の間の領域に、犠牲層１１２Ａを形成する。この工程では、例えば図４１に示す様に、Ｚ方向において隣り合う２つの絶縁層１０３の間の領域が犠牲層１１２Ａによって埋め込まれる。一方、開口１０４Ａは、犠牲層１１２Ａによって埋め込まれない。この工程は、例えば、ＡＬＤ及びＣＶＤ等によって行う。
次に、例えば図４２に示す様に、開口１０４Ａを介して、犠牲層１１２Ａ及び半導体層１１４の一部を除去する。この工程では、例えば、犠牲層１１２Ａの一部を除去して、半導体層１１４の、絶縁層１０３の内周面に設けられた部分を露出させ、この部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図４３及び図４４に示す様に、開口１０４Ａの内部に、導電層１０４を形成する。この工程は、例えば、ＡＬＤ及びＣＶＤ等によって行う。
次に、例えば図４５及び図４６に示す様に、絶縁層１０１に対応する位置に、開口１０１Ａを形成する。開口１０１Ａは、図４６に示す様にＺ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａ、並びに、絶縁層１０３ａを貫通して、これらの構成をＸ方向に分断し、エッチングストッパ１０９の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図４７及び図４８に示す様に、開口１０１Ａを介して、犠牲層１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層１２０Ａが設けられていた部分に形成された開口を、開口１２０Ｂとして示している。
次に、例えば図４９及び図５０に示す様に、開口１０１Ａ，１２０Ｂを介して、半導体層１１４の一部を除去し、犠牲層１１２Ａの一部を露出させる。また、開口１０１Ａ，１２０Ｂを介して、犠牲層１１２Ａを除去し、導電層１０４の外周面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図５１及び図５２に示す様に、開口１２０Ｂの内部に、絶縁層１１１，１１３，１２１を形成し、導電層１１２，１２０を形成する。この工程では、例えば、ＣＶＤ等によって、開口１０１Ａ，１２０Ｂに、絶縁層及び導電層を形成する。この際、開口１２０Ｂは、導電層によって埋め込まれる。一方、開口１０１Ａは、導電層によって埋め込まれない。次に、例えば、ウェットエッチング等によって、これら絶縁層及び導電層のうち、絶縁層１０３の内周面に設けられた部分を除去する。その後、開口１０１Ａの内部に、絶縁層１０１を形成する。
次に、例えば図５３に示す様に、犠牲層１０６Ｂを除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図５４及び図５５に示す様に、開口１０６Ａを介して、絶縁層１１３の一部を除去し、導電層１２０の一部を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図５６に示す様に、開口１０６Ａを介して、犠牲層１２０Ａ及び導電層１２０のＹ方向の側面、絶縁層１０５及び絶縁層１１５のＸ方向の側面、並びに、絶縁層１０３の上面及び下面に、半導体層１４４を形成する。また、Ｚ方向において隣り合う２つの絶縁層１０３の間の領域に、犠牲層１４２Ａを形成する。この工程では、Ｚ方向において隣り合う２つの絶縁層１０３の間の領域が犠牲層１４２Ａによって埋め込まれる。一方、開口１０６Ａは、犠牲層１４２Ａによって埋め込まれない。この工程は、例えば、ＡＬＤ及びＣＶＤ等によって行う。
次に、例えば図５７に示す様に、開口１０６Ａを介して、犠牲層１４２Ａ及び半導体層１４４の一部を除去する。この工程では、例えば、犠牲層１４２Ａの一部を除去して、半導体層１４４の、絶縁層１０３の内周面に設けられた部分を露出させ、この部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図５８及び図５９に示す様に、開口１０６Ａの内部に、導電層１０６を形成する。この工程は、例えば、ＡＬＤやＣＶＤ等によって行う。
次に、例えば図６０に示す様に、フックアップ領域ＲＨＵに、Ｘ方向に並ぶ複数の開口ｏｐを形成する。開口ｏｐは、Ｚ方向に延伸し、Ｚ方向に並ぶ複数の絶縁層１０３及び複数の犠牲層１２０Ａ、並びに、絶縁層１０３ａを貫通して、エッチングストッパ１０９の上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、例えば図６１及び図６２に示す様に、開口ｏｐを介して、犠牲層１２０Ａを除去する。この工程は、例えば、ウェットエッチング等によって行う。尚、図には、犠牲層１２０Ａが設けられていた部分に形成された開口を、開口１５０Ａとして示している。
次に、例えば図６３及び図６４に示す様に、開口ｏｐ，１５０Ａを介して、半導体層１４４の一部を除去し、犠牲層１４２Ａの一部を露出させる。また、開口ｏｐ，１５０Ａを介して、犠牲層１４２Ａを除去し、導電層１０６の外周面を露出させる。この工程は、例えば、ウェットエッチング等によって行う。
次に、例えば図６５及び図６６に示す様に、開口１５０Ａに、絶縁層１４１，１４３，１５１を形成し、導電層１４２，１５０を形成する。この工程では、例えば、ＣＶＤ等によって、開口ｏｐ，１５０Ａに、絶縁層及び導電層を形成する。この際、開口１５０Ａは、導電層によって埋め込まれる。一方、開口ｏｐは、導電層によって埋め込まれない。次に、例えば、ウェットエッチング等によって、これら絶縁層及び導電層のうち、絶縁層１０３の内周面に設けられた部分を除去する。その後、開口ｏｐの内部に、絶縁層を形成する。
［効果］
図５等を参照して説明した様に、本実施形態に係る半導体記憶装置は、Ｚ方向に並ぶ複数のメモリ層ＭＬ０～ＭＬ３を備えている。また、各メモリ層ＭＬ０～ＭＬ３は、それぞれ、複数のワード線ＷＬ０～ＷＬ２を備えている。この様な構成においては、読出動作に際して、複数のメモリ層ＭＬ０～ＭＬ３のうちの一つを選択し、更に、選択されたメモリ層ＭＬ０～ＭＬ３に含まれる複数のワード線ＷＬ０～ＷＬ２のうちの一つを選択する必要がある。従って、複数のメモリ層ＭＬ０～ＭＬ３に含まれる複数のワード線ＷＬ０～ＷＬ２には、独立して電圧を供給する必要がある。
このためには、例えば、メモリ層ＭＬ０～ＭＬ３の数と、各メモリ層ＭＬ０～ＭＬ３に含まれるワード線ＷＬ０～ＷＬ２の数と、の積の分だけ、図６、図１０及び図１１を参照して説明したようなコンタクト電極１０７を設け、これら複数のコンタクト電極１０７を、各メモリ層ＭＬ０～ＭＬ３に含まれる複数のワード線ＷＬ０～ＭＬ２に接続することが可能である。また、これら複数のコンタクト電極１０７を介して、各メモリ層ＭＬ０～ＭＬ３に含まれる複数のワード線ＷＬ０～ＭＬ２を周辺回路に接続することが可能である。
しかしながら、この様な方法を採用する場合、コンタクト電極１０７とワード線ＷＬ０～ＷＬ２とを接続するための面積が大きくなってしまう場合がある。また、この面積は、Ｚ方向に並ぶメモリ層ＭＬの数が多くなるほど大きくなってしまう。例えば、メモリ層ＭＬの数が６４であり、ワード線ＷＬの数が１２８である場合、コンタクト電極１０７が８１９２本必要になってしまう。
そこで、本実施形態に係る半導体記憶装置においては、図６等を参照して説明した様に、各メモリ層ＭＬ０～ＭＬ３に２つのトランジスタ領域ＲＴｒＬを設け、これら２つのトランジスタ領域ＲＴｒＬに、それぞれ、複数のトランジスタ構造１４０を設けている。また、各トランジスタ構造１４０に対応する複数のトランジスタＴｒＬのゲート電極が、各メモリ層ＭＬ０～ＭＬ３に設けられた導電層１５０を介して電気的に共通に接続されている。また、複数のメモリ層ＭＬ０～ＭＬ３に対応する複数のトランジスタＴｒＬのソース電極が、Ｚ方向に延伸する導電層１０６に共通に接続されている。
この様な方法を採用した場合、コンタクト電極１０７とワード線ＷＬ０～ＷＬ２とを接続するための面積を、大幅に削減可能な場合がある。例えば、メモリ層の数が６４であり、ワード線の数が１２８である場合、コンタクト電極１０７の数は、およそ、メモリ層の数（６４）及びフックアップ領域ＲＨＵの数（２）の積（１２８）となる。従って、上述の例と比較して、フックアップ領域ＲＨＵの面積を、およそ１／６４程度に削減可能である。
また、図８、図１０等を参照して説明した様に、本実施形態に係る半導体記憶装置においては、半導体層１４４が、それぞれ、導電層１４２の上面、下面及びＸ方向の側面と対向している。
この様な構成では、半導体層１４４の、導電層１４２の上面との対向部分、下面との対向部分、及び、Ｘ方向の側面との対向部分に、チャネルが形成される。従って、トランジスタＴｒＬのＯＮ電流を比較的大きくすることが可能である。これにより、動作の高速化・安定化を図ることが可能である。
また、この様な構成においては、Ｚ方向において隣り合う２つのトランジスタＴｒＬが、お互いのチャネル領域を介して隣り合うこととなる。この様な構成では、例えば、Ｚ方向において隣り合う２つのトランジスタＴｒＬが、お互いのゲート電極を介して隣り合う様な構造と比較して、ゲート電極間の静電容量を削減可能である。これにより、動作の高速化・安定化を図ることが可能である。
［第２実施形態］
第１実施形態に係る半導体記憶装置は、例えば、図３及び図４を参照して説明した様な態様で、読出動作を実行可能である。
ここで、例えば図３の例では、層選択線ＬＬ０ｂ，ＬＬ１ｂ，ＬＬ２ｂ，ＬＬ３ｂの電圧が、比較的長い間、電圧ＶＯＮに維持される。従って、図３の例では、比較的長い間、トランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂがＯＮ状態に維持される。また、トランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂがＯＮ状態に維持される時間は、各メモリ層ＭＬに含まれるワード線ＷＬの数が多いほど、長くなる場合がある。
また、図４の例では、トランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂがＯＮ状態に維持される時間が、メモリ層ＭＬの数が多いほど、長くなる場合がある。
ここで、トランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂを長時間ＯＮ状態に維持し続けると、ＢＴＩ（Bias Temperature Instability）の影響により、これらトランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂのしきい値電圧が変動してしまう恐れがある。この様な場合、選択メモリセルＭＣに対応するメモリ層ＭＬ０～ＭＬ３以外のメモリ層ＭＬ０～ＭＬ３に含まれるワード線ＷＬ０～ＷＬ２に、好適に電圧ＶＯＦＦを供給することが出来ず、この様なメモリ層ＭＬ０～ＭＬ３中のトランジスタＴｒＣにおいてリーク電流が発生してしまう恐れがある。これにより、キャパシタＣｐＣ中の電荷が放電されてしまい、データが破壊されてしまう恐れがある。
次に、図６７～図６９を参照して、第２実施形態に係る半導体記憶装置について説明する。図６７及び図６８は、第２実施形態に係る半導体記憶装置の読出動作について説明するための模式的な波形図である。図６９は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的な回路図である。
第２実施形態に係る半導体記憶装置においては、例えば図６７及び図６８に示す様に、層選択線ＬＬの電圧を適宜切り替え、これによって上記ＢＴＩの影響を抑制する。
例えば、図６７の例では、図３の例と同様に、メモリ層ＭＬ０に含まれる複数のワード線ＷＬ０～ＷＬ２に対応する読出動作を順次実行し、メモリ層ＭＬ１に含まれる複数のワード線ＷＬ０～ＷＬ２に対応する読出動作を順次実行し、メモリ層ＭＬ２に含まれる複数のワード線ＷＬ０～ＷＬ２に対応する読出動作を順次実行し、更に、メモリ層ＭＬ３に含まれるワード線ＷＬ０に対応する読出動作を実行している。
ただし、図６７の例では、読出動作の対象となるメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に電圧を供給するトランジスタＴｒＬを、読出動作を１回実行する度に切り替えている。
即ち、図６７の例では、期間Ｔ３００，Ｔ３０２，Ｔ３１１，Ｔ３２０，Ｔ３２２において、読出動作の対象となるメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に、トランジスタＴｒＬ０ａ，ＴｒＬ１ａ，ＴｒＬ２ａを介して電圧を供給している。また、これらの期間において、それ以外のメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に、トランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂを介して電圧を供給している。
また、図６７の例では、期間Ｔ３０１，Ｔ３１０，Ｔ３１２，Ｔ３２１，Ｔ３３０において、読出動作の対象となるメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に、トランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂを介して電圧を供給している。また、これらの期間において、それ以外のメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に、トランジスタＴｒＬ０ａ，ＴｒＬ１ａ，ＴｒＬ２ａ，ＴｒＬ３ａを介して電圧を供給している。
また、例えば、図６８の例では、図４の例と同様に、各メモリ層ＭＬ０～ＭＬ３に含まれるワード線ＷＬ０に対応する読出動作を順次実行し、各メモリ層ＭＬ０～ＭＬ３に含まれるワード線ＷＬ１に対応する読出動作を順次実行し、更に、各メモリ層ＭＬ０，ＭＬ１に含まれるワード線ＷＬ２に対応する読出動作を順次実行している。
ただし、図６８の例は、読出動作の対象となるメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に電圧を供給するトランジスタＴｒＬを、読出動作を１回実行する度に切り替えている。
即ち、図６８の例では、期間Ｔ４００，Ｔ４０２，Ｔ４１０，Ｔ４１２，Ｔ４２０において、読出動作の対象となるメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に、トランジスタＴｒＬ０ａ，ＴｒＬ１ａ，ＴｒＬ２ａ，ＴｒＬ３ａを介して電圧を供給している。また、これらの期間において、それ以外のメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に、トランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂを介して電圧を供給している。
また、図６８の例では、期間Ｔ４０１，Ｔ４０３，Ｔ４１１，Ｔ４１３，Ｔ４２１において、読出動作の対象となるメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に、トランジスタＴｒＬ０ｂ，ＴｒＬ１ｂ，ＴｒＬ２ｂ，ＴｒＬ３ｂを介して電圧を供給している。また、これらの期間において、それ以外のメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に、トランジスタＴｒＬ０ａ，ＴｒＬ１ａ，ＴｒＬ２ａ，ＴｒＬ３ａを介して電圧を供給している。
図６９には、本実施形態に係る半導体記憶装置のデコード回路２００を例示している。
デコード回路２００は、Ｄフリップフロップ２１０と、Ｄフリップフロップ２１０の出力端子に接続された複数の層選択線デコードユニット２２０と、Ｄフリップフロップ２１０の出力端子に接続された複数のワード線選択線デコードユニット２３０と、を備える。
Ｄフリップフロップ２１０は、Ｄ端子と、Ｑ端子と、／Ｑ端子と、クロック端子ＣＮＴと、を備える。／Ｑ端子は、Ｄ端子に接続されている。従って、Ｑ端子の信号は、クロック端子ＣＮＴの信号の立ち上がりに応じて、“Ｈ”から“Ｌ”に切り替わり、又は、“Ｌ”から“Ｈ”に切り替わる。
例えば、図６７及び図６８の例では、読出動作の対象となるメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に電圧を供給するトランジスタＴｒＬを、読出動作を１回実行する度に切り替えていた。この様な場合には、読出動作を１回実行する度にクロック端子ＣＮＴの信号を立ち上げることが可能である。
尚、読出動作の対象となるメモリ層ＭＬ０～ＭＬ３中のワード線ＷＬ０～ＷＬ２に電圧を供給するトランジスタＴｒＬを、読出動作を複数回実行する度に切り替えることも可能である。この様な場合には、読出動作を複数回実行する度にクロック端子ＣＮＴの信号を立ち上げることが可能である。
層選択線デコードユニット２２０は、ＸＮＯＲ回路２２１と、ＮＯＴ回路２２２と、を備える。
ＸＮＯＲ回路２２１の一方の入力端子には、アドレス信号ＡＬ０，ＡＬ１，ＡＬ２のいずれかが入力される。アドレス信号ＡＬ０は、メモリ層ＭＬ０が選択される場合に“Ｈ”となり、それ以外の場合に“Ｌ”となる。アドレス信号ＡＬ１は、メモリ層ＭＬ１が選択される場合に“Ｈ”となり、それ以外の場合に“Ｌ”となる。アドレス信号ＡＬ２は、メモリ層ＭＬ２が選択される場合に“Ｈ”となり、それ以外の場合に“Ｌ”となる。ＸＮＯＲ回路２２１の他方の入力端子は、Ｄフリップフロップ２１０のＱ端子に接続されている。また、ＸＮＯＲ回路２２１の出力端子は、層選択線ＬＬ０ａ，ＬＬ１ａ，ＬＬ２ａのいずれか、及び、ＮＯＴ回路２２２の入力端子に接続されている。
ＸＮＯＲ回路２２１は、例えば、Ｑ端子の信号が“Ｈ”であり、且つ、入力されたアドレス信号ＡＬ０，ＡＬ１，ＡＬ２が“Ｈ”である場合に“Ｈ”を出力する。また、例えば、Ｑ端子の信号が“Ｈ”であり、且つ、入力されたアドレス信号ＡＬ０，ＡＬ１，ＡＬ２が“Ｌ”である場合に“Ｌ”を出力する。また、例えば、Ｑ端子の信号が“Ｌ”であり、且つ、入力されたアドレス信号ＡＬ０，ＡＬ１，ＡＬ２が“Ｈ”である場合に“Ｌ”を出力する。また、例えば、Ｑ端子の信号が“Ｌ”であり、且つ、入力されたアドレス信号ＡＬ０，ＡＬ１，ＡＬ２が“Ｌ”である場合に“Ｈ”を出力する。
ＮＯＴ回路２２２の出力端子は、層選択線ＬＬ０ｂ，ＬＬ１ｂ，ＬＬ２ｂのいずれかに接続されている。
ＮＯＴ回路２２２は、例えば、Ｑ端子の信号が“Ｈ”であり、且つ、ＸＮＯＲ回路２２１に入力されたアドレス信号ＡＬ０，ＡＬ１，ＡＬ２が“Ｈ”である場合に“Ｌ”を出力する。また、例えば、Ｑ端子の信号が“Ｈ”であり、且つ、ＸＮＯＲ回路２２１に入力されたアドレス信号ＡＬ０，ＡＬ１，ＡＬ２が“Ｌ”である場合に“Ｈ”を出力する。また、例えば、Ｑ端子の信号が“Ｌ”であり、且つ、ＸＮＯＲ回路２２１に入力されたアドレス信号ＡＬ０，ＡＬ１，ＡＬ２が“Ｈ”である場合に“Ｈ”を出力する。また、例えば、Ｑ端子の信号が“Ｌ”であり、且つ、ＸＮＯＲ回路２２１に入力されたアドレス信号ＡＬ０，ＡＬ１，ＡＬ２が“Ｌ”である場合に“Ｌ”を出力する。
ワード線選択線デコードユニット２３０は、ＮＯＴ回路２３１と、ＡＮＤ回路２３２，２３３と、を備える。
ＮＯＴ回路２３１の入力端子は、Ｄフリップフロップ２１０のＱ端子に接続されている。
ＡＮＤ回路２３２の一方の入力端子には、アドレス信号ＡＷ０，ＡＷ１，ＡＷ２のいずれかが入力される。アドレス信号ＡＷ０は、ワード線ＷＬ０が選択される場合に“Ｈ”となり、それ以外の場合に“Ｌ”となる。アドレス信号ＡＷ１は、ワード線ＷＬ１が選択される場合に“Ｈ”となり、それ以外の場合に“Ｌ”となる。アドレス信号ＡＷ２は、ワード線ＷＬ２が選択される場合に“Ｈ”となり、それ以外の場合に“Ｌ”となる。ＡＮＤ回路２３２の他方の入力端子は、Ｄフリップフロップ２１０のＱ端子に接続されている。また、ＡＮＤ回路２３２の出力端子は、ワード線選択線ＬＷ０ａ，ＬＷ１ａ，ＬＷ２ａのいずれかに接続されている。
ＡＮＤ回路２３２は、例えば、Ｑ端子の信号が“Ｈ”であり、且つ、入力されたアドレス信号ＡＷ０，ＡＷ１，ＡＷ２が“Ｈ”である場合に“Ｈ”を出力する。また、例えば、Ｑ端子の信号及び入力されたアドレス信号ＡＷ０，ＡＷ１，ＡＷ２の少なくとも一方が“Ｌ”である場合に“Ｌ”を出力する。
ＡＮＤ回路２３３の一方の入力端子には、アドレス信号ＡＷ０，ＡＷ１，ＡＷ２のいずれかが入力される。ＡＮＤ回路２３３の他方の入力端子は、ＮＯＴ回路２３１の出力端子に接続されている。また、ＡＮＤ回路２３３の出力端子は、ワード線選択線ＬＷ０ｂ，ＬＷ１ｂ，ＬＷ２ｂのいずれかに接続されている。
ＡＮＤ回路２３３は、例えば、Ｑ端子の信号が“Ｌ”であり、且つ、入力されたアドレス信号ＡＷ０，ＡＷ１，ＡＷ２が“Ｈ”である場合に“Ｈ”を出力する。また、例えば、Ｑ端子の信号が“Ｈ”であるか、入力されたアドレス信号ＡＷ０，ＡＷ１，ＡＷ２が“Ｌ”であるかの少なくとも一方の条件が満たされる場合に“Ｌ”を出力する。
尚、層選択線デコードユニット２２０中の各構成の出力信号が“Ｈ”である場合、この出力信号の電圧の大きさは、例えば、電圧ＶＯＮ´であっても良い。また、層選択線デコードユニット２２０中の各構成の出力信号が“Ｌ”である場合、この出力信号の電圧の大きさは、例えば、電圧ＶＯＦＦ´であっても良い。
同様に、ワード線選択線デコードユニット２３０中の各構成の出力信号が“Ｈ”である場合、この出力信号の電圧の大きさは、例えば、電圧ＶＯＮであっても良い。また、ワード線選択線デコードユニット２３０中の各構成の出力信号が“Ｌ”である場合、この出力信号の電圧の大きさは、例えば、電圧ＶＯＦＦであっても良い。
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、これらの実施形態に係る半導体記憶装置はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
例えば、第１実施形態及び第２実施形態に係る半導体記憶装置においては、グローバルビット線ＧＢＬが、メモリ層ＭＬ０～ＭＬ３より下方に設けられていた。しかしながら、この様な構成はあくまでも例示に過ぎず、具体的な構成は適宜調整可能である。例えば、図７０に示す様に、グローバルビット線ＧＢＬは、メモリ層ＭＬ０～ＭＬ３より上方に設けられていても良い。
また、第１実施形態及び第２実施形態に係る半導体記憶装置の製造に際しては、例えば、図１８～図２２を参照して説明した工程において、導電層１０４に対応する開口１０４Ａ及び犠牲層１０４Ｂを形成していた。また、例えば、図２３～図２７を参照して説明した工程において、導電層１０６に対応する開口１０６Ａ及び犠牲層１０６Ｂを形成していた。しかしながら、この様な方法はあくまでも例示に過ぎず、具体的な方法は適宜調整可能である。例えば、図１８～図２２を参照して説明した工程と、図２３～図２７を参照して説明した工程は、一括して実行しても良い。この場合には、例えば、開口１０４Ａ（図１８、図１９）の内径と開口１０６Ａ（図２３、図２４）の内径とを同程度の大きさとしても良い。また、一つのトランジスタ構造１４０に対応して、複数の開口１０６Ａを形成しても良い。この様な場合、例えば図７１に示す様に、一つのトランジスタ構造１４０に対応して、導電層１０４と同程度の大きさの導電層１０６が、複数設けられていても良い。
また、以上の説明では、Ｚ方向において隣り合う２つのトランジスタＴｒＣ，ＴｒＬが、お互いのチャネル領域を介して隣り合う様な構造を採用していた。しかしながら、例えば、Ｚ方向において隣り合う２つのトランジスタＴｒＣ，ＴｒＬが、お互いのゲート電極を介して隣り合う様な構造を採用しても良い。
また、以上の説明では、トランジスタ構造１１０に接続されるメモリ部として、キャパシタＣｐＣが採用される例について説明した。しかしながら、メモリ部は、キャパシタＣｐＣでなくても良い。例えば、メモリ部は、強誘電体、強磁性体、ＧｅＳｂＴｅ等のカルコゲン材料又はその他の材料を含み、これら材料の特性を利用してデータを記録するものであっても良い。例えば、以上において説明したいずれかの構造において、キャパシタＣｐＣを形成する電極間の絶縁層に、これら材料のいずれかを含ませても良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
Ｓｕｂ…半導体基板、ＭＬ０～ＭＬ３…メモリ層、ＢＬ…ビット線、ＷＬ…ワード線、ＰＬ…プレート線、ＴｒＣ，ＴｒＬ…トランジスタ、１０２…導電層、１０４…導電層、１１０…トランジスタ構造、１２０…導電層、１３０…キャパシタ構造、１４０…トランジスタ構造、１５０…導電層。

Claims (13)

  1. 第１方向に並ぶ複数のメモリ部と、
    前記第１方向に並び、前記複数のメモリ部に電気的に接続された複数の第１半導体層と、
    前記第１方向に並び、前記複数の第１半導体層とそれぞれ対向する複数の第１ゲート電極と、
    前記第１方向に延伸し、前記複数の第１半導体層に接続された第１配線と、
    前記第１方向に並び、前記第１方向と交差する第２方向に延伸し、前記複数の第１ゲート電極に接続された複数の第２配線と、
    前記第１方向に並び、前記複数の第２配線の前記第２方向の一端部に設けられた複数の第２半導体層と、
    前記第１方向に並び、前記複数の第２半導体層と対向する複数の第２ゲート電極と、
    前記第１方向に並び、前記複数の第２配線の前記第２方向の他端部に設けられた複数の第３半導体層と、
    前記第１方向に並び、前記複数の第３半導体層と対向する複数の第３ゲート電極と
    を備える半導体記憶装置。
  2. 前記第１方向に延伸し、前記複数の第２半導体層に接続された第３配線と、
    前記第１方向に延伸し、前記複数の第３半導体層に接続された第４配線と
    を備える請求項１記載の半導体記憶装置。
  3. 第１の読出動作を実行可能に構成され、
    前記複数の第２配線のうちの一つを第５配線とすると、
    前記第１の読出動作に際して、
    前記複数の第２ゲート電極のうち、前記第５配線に接続された前記第２半導体層と対向するものに第１電圧を供給し、それ以外の少なくとも１つの前記第２ゲート電極に前記第１電圧と異なる第２電圧を供給し、
    前記複数の第３ゲート電極のうち、前記第５配線に接続された前記第３半導体層と対向するものに前記第２電圧を供給し、それ以外の少なくとも１つの前記第３ゲート電極に前記第１電圧を供給する
    請求項２記載の半導体記憶装置。
  4. 前記第１の読出動作に際して、前記第３配線及び前記第４配線に、異なる電圧を供給する
    請求項３記載の半導体記憶装置。
  5. 第２の読出動作を実行可能に構成され、
    前記複数の第２配線のうちの一つを第６配線とすると、
    前記第２の読出動作に際して、
    前記複数の第２ゲート電極のうち、前記第６配線に接続された前記第２半導体層と対向するものに前記第２電圧を供給し、それ以外の少なくとも１つの前記第２ゲート電極に前記第１電圧を供給し、
    前記複数の第３ゲート電極のうち、前記第６配線に接続された前記第３半導体層と対向するものに前記第１電圧を供給し、それ以外の少なくとも１つの前記第３ゲート電極に前記第２電圧を供給する
    請求項３又は４記載の半導体記憶装置。
  6. 前記第２の読出動作に際して、前記第３配線及び前記第４配線に、異なる電圧を供給する
    請求項５記載の半導体記憶装置。
  7. 前記複数の第２ゲート電極のいずれか、及び、前記複数の第３ゲート電極のいずれかに接続された第１回路を備え、
    前記第１回路は、
    第１のデータが入力される第１の入力端子と、
    第２のデータが入力される第２の入力端子と
    を備え、
    前記第１のデータが第１の状態であり、且つ、前記第２のデータが前記第１の状態である場合に、前記第２ゲート電極に第１電圧を供給し、前記第３ゲート電極に、前記第１電圧と異なる第２電圧を供給し、
    前記第１のデータが前記第１の状態であり、且つ、前記第２のデータが前記第１の状態と異なる第２の状態である場合に、前記第２ゲート電極に前記第２電圧を供給し、前記第３ゲート電極に前記第１電圧を供給し、
    前記第１のデータが前記第２の状態であり、且つ、前記第２のデータが前記第１の状態である場合に、前記第２ゲート電極に前記第２電圧を供給し、前記第３ゲート電極に前記第１電圧を供給し、
    前記第１のデータが前記第２の状態であり、且つ、前記第２のデータが前記第２の状態である場合に、前記第２ゲート電極に前記第１電圧を供給し、前記第３ゲート電極に前記第２電圧を供給する
    請求項２～６のいずれか１項記載の半導体記憶装置。
  8. 前記第３配線及び前記第４配線に接続された第２回路を備え、
    前記第２回路は、
    第３のデータが入力される第３の入力端子と、
    第１のデータが入力される第４の入力端子と
    を備え、
    前記第１のデータが第１の状態であり、且つ、前記第３のデータが前記第１の状態である場合に、前記第３配線に第３電圧を供給し、前記第４配線に、前記第３電圧と異なる第４電圧を供給し、
    前記第１のデータが前記第１の状態と異なる第２の状態であり、且つ、前記第３のデータが前記第１の状態である場合に、前記第３配線に前記第４電圧を供給し、前記第４配線に前記第３電圧を供給し、
    前記第３のデータが前記第２の状態である場合に、前記第３配線及び前記第４配線に、前記第４電圧を供給する
    請求項２～７のいずれか１項記載の半導体記憶装置。
  9. 前記メモリ部は、キャパシタである
    請求項１～８のいずれか１項記載の半導体記憶装置。
  10. 前記複数の第１半導体層は、それぞれ、前記複数の第１ゲート電極の前記第１方向における一方側及び他方側の面と対向する
    請求項１～９のいずれか１項記載の半導体記憶装置。
  11. 前記第２半導体層は、前記第２ゲート電極の前記第１方向における一方側及び他方側の面と対向し、
    前記第３半導体層は、前記第３ゲート電極の前記第１方向における一方側及び他方側の面と対向する
    請求項１～１０のいずれか１項記載の半導体記憶装置。
  12. 前記第１半導体層、前記第２半導体層及び前記第３半導体層は、それぞれ、酸化物半導体を含む
    請求項１～１１のいずれか１項記載の半導体記憶装置。
  13. 前記第１半導体層、前記第２半導体層及び前記第３半導体層は、それぞれ、ガリウム（Ｇａ）及びアルミニウム（Ａｌ）のうち少なくとも一つの元素と、インジウム（Ｉｎ）と、亜鉛（Ｚｎ）と、酸素（Ｏ）と、を含む
    請求項１～１２のいずれか１項記載の半導体記憶装置。
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