KR20210096682A - 공유된 판독/기입 비트 라인을 가진 수직 ３ｄ 단일 워드 라인 이득 셀 - Google Patents
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Abstract
일부 실시예들은 장치들 및 장치들을 형성하는 방법들을 포함한다. 장치들 중 하나는 기판 위에 수직으로 배열된 다수의 레벨들의 2-트랜지스터(2T) 메모리 셀들을 포함한다. 각각의 2T 메모리 셀은 게이트를 가진 전하 저장 트랜지스터, 게이트를 가진 기입 트랜지스터, 수직으로 연장된 액세스 라인, 및 단일 비트 라인 쌍을 포함한다. 기입 트랜지스터의 소스 또는 드레인 영역은 전하 저장 트랜지스터의 전하 저장 구조에 직접 결합된다. 수직으로 연장된 액세스 라인은 다수의 수직으로 배열된 레벨들의 다수의 각각의 레벨들에서 2T 메모리 셀들의 전하 저장 트랜지스터 및 기입 트랜지스터 둘 모두의 게이트들에 결합된다. 수직으로 연장된 액세스 라인 및 단일 비트 라인 쌍은 이들이 결합되는 2T 메모리 셀들의 각각의 기입 동작들 및 판독 동작들 둘 모두를 위해 사용된다.
Description
우선권 출원
본 출원은 2018년 12월 26일에 출원된, 미국 가 출원 일련 번호 제62/785,159호에 대한 우선권의 이익을 주장하며, 이는 본 출원에서 전체적으로 참조로서 통합된다.
메모리 디바이스들은 정보를 저장하기 위해 컴퓨터들 및 많은 다른 전자 아이템들에서 널리 사용된다. 메모리 디바이스들은 일반적으로 두 개의 유형들: 휘발성 메모리 디바이스 및 비-휘발성 메모리 디바이스로 분류된다. 휘발성 메모리 디바이스의 예는 동적 랜덤-액세스 메모리(DRAM) 디바이스를 포함한다. 비-휘발성 메모리 디바이스의 예는 플래시 메모리 디바이스(예컨대, 플래시 메모리 스틱)를 포함한다. 메모리 디바이스는 보통 정보를 저장하기 위해 다수의 메모리 셀들을 갖는다. 휘발성 메모리 디바이스에서, 메모리 셀들에 저장된 정보는 공급 전력이 메모리 디바이스로부터 연결 해제되는 경우 손실된다. 비-휘발성 메모리 디바이스에서, 메모리 셀들에 저장된 정보는 공급 전력이 메모리 디바이스로부터 연결 해제될지라도 유지된다.
본 출원에서의 설명은 휘발성 메모리 디바이스들을 수반한다. 대부분의 종래의 휘발성 메모리 디바이스들은 메모리 셀에 포함된 커패시터 구조에서 전하의 형태로 정보를 저장한다. 디바이스 저장 밀도에 대한 수요가 증가함에 따라, 많은 종래의 기술들은 주어진 디바이스 면적에 대한 디바이스 저장 밀도를 증가시키기 위해 메모리 셀의 크기를 줄이기 위한 방식들을 제공한다. 그러나, 메모리 셀 크기가 특정한 치수로 줄어든다면 물리적 제한들 및 제작 제약들이 이러한 종래의 기술들에 도전을 제기할 수 있다. 일부 종래의 메모리 디바이스들과 달리, 본 출원에서 설명된 메모리 디바이스들은 종래의 기술들에 의해 직면한 도전들을 극복할 수 있는 특징들을 포함한다.
도 1은 본 출원에서 설명된 일부 실시예들에 따른, 휘발성 메모리 셀들을 포함한 메모리 디바이스의 형태에서의 장치의 블록도를 도시한다.
도 2는 본 출원에서 설명된 일부 실시예들에 따른, 메모리 어레이를 포함한 메모리 디바이스의 일 부분의 개략도를 도시한다.
도 3은 본 출원에서 설명된 일부 실시예들에 따른, 메모리 디바이스의 판독 동작 동안 사용된 예시적인 전압들을 포함한 도 2의 메모리 디바이스를 도시한다.
도 4는 본 출원에서 설명된 일부 실시예들에 따른, 메모리 디바이스의 기입 동작 동안 사용된 예시적인 전압들을 포함한 도 2의 메모리 디바이스를 도시한다.
도 5a 및 도 5b는 본 출원에서 설명된 일부 실시예들에 따른, 도 2의 메모리 디바이스의 메모리 구조를 도시한다.
도 6 내지 도 12는 본 출원에서 설명된 일부 실시예들에 따른, 메모리 디바이스를 형성하는 프로세스들을 도시한다.
도 2는 본 출원에서 설명된 일부 실시예들에 따른, 메모리 어레이를 포함한 메모리 디바이스의 일 부분의 개략도를 도시한다.
도 3은 본 출원에서 설명된 일부 실시예들에 따른, 메모리 디바이스의 판독 동작 동안 사용된 예시적인 전압들을 포함한 도 2의 메모리 디바이스를 도시한다.
도 4는 본 출원에서 설명된 일부 실시예들에 따른, 메모리 디바이스의 기입 동작 동안 사용된 예시적인 전압들을 포함한 도 2의 메모리 디바이스를 도시한다.
도 5a 및 도 5b는 본 출원에서 설명된 일부 실시예들에 따른, 도 2의 메모리 디바이스의 메모리 구조를 도시한다.
도 6 내지 도 12는 본 출원에서 설명된 일부 실시예들에 따른, 메모리 디바이스를 형성하는 프로세스들을 도시한다.
본 출원에서 설명된 메모리 디바이스는 플로팅 게이트 구조일 수 있는 전하 저장 노드(예컨대, 구조)를 가진 휘발성 메모리 셀들을 포함한다. 설명된 메모리 셀들의 각각은 두 개의 트랜지스터들을 포함할 수 있다(2T 메모리 셀). 두 개의 트랜지스터들 중 하나는 메모리 셀의 전하 저장 구조(예를 들어, 플로팅 게이트 메모리 셀의 플로팅 게이트, 또는 전하 트랩 메모리 셀의 전하 트랩 구조와 같은)를 가진 전하 저장 트랜지스터이다. 본 출원에서 설명된 메모리 디바이스는 메모리 디바이스의 크기가 유사한 종래의 메모리 디바이스들의 크기보다 비교적 작도록 허용하는 구조를 가질 수 있어서, 정보가 메모리 셀의 저장 노드에 저장될 수 있도록 한다. 설명된 메모리 디바이스의 상이한 변화들이 도 1 내지 도 12를 참조하여 이하에서 상세하게 논의된다.
도 1은 본 출원에서 설명된 일부 실시예들에 따른, 휘발성 메모리 셀들을 포함한 메모리 디바이스(100)의 형태에서의 장치의 블록도를 도시한다. 메모리 디바이스(100)는 메모리 셀들(102)을 포함할 수 있는, 메모리 어레이(101)를 포함한다. 메모리 디바이스(100)는 휘발성 메모리 디바이스(예컨대, DRAM 디바이스)이며, 따라서 메모리 셀들(102)은 휘발성 메모리 셀들이다. 따라서, 메모리 셀들(102)에 저장된 정보는 공급 전력(예컨대, 공급 전압(Vcc))이 메모리 디바이스(100)로부터 연결 해제될 경우 손실될(예컨대, 유효하지 않은) 수 있다. 이후, Vcc는 일부 전압 레벨들을 나타내기 위해 참조되지만, 그것들은 메모리 디바이스(예컨대, 메모리 디바이스(100))의 공급 전압(예컨대, Vcc)에 제한되지 않는다. 예를 들어, 메모리 디바이스(예컨대, 메모리 디바이스(100))가 Vcc에 기초하여 내부 전압을 발생시키는 내부 전압 발생기(도 1에 도시되지 않음)를 갖는다면, 이러한 내부 전압이 Vcc 대신에 사용될 수 있다.
메모리 디바이스(100)의 물리적 구조에서, 메모리 셀들(102)은 메모리 디바이스(100)의 기판(예컨대, 반도체 기판)에 걸쳐 상이한 레벨들에서 수직으로 형성될 수 있다(예컨대, 상이한 층들에서 서로 위에 적층된다). 메모리 셀들(102)을 포함한 메모리 어레이(101)의 구조는 도 2 내지 도 6을 참조하여 이하에서 설명된 메모리 어레이들 및 메모리 셀들의 구조를 포함할 수 있다.
도 1에 도시된 바와 같이, 메모리 디바이스(100)는 액세스 라인들(104)(또는 "워드 라인들") 및 데이터 라인들(또는 "비트 라인들")(105)을 포함할 수 있다. 메모리 디바이스(100)는 메모리 셀들(102)을 액세스하기 위해 액세스 라인들(104) 및 메모리 셀들(102)에 저장되거나(예컨대, 기입되거나) 또는 그로부터 감지될(예컨대, 판독될) 정보(예컨대, 데이터)를 제공하기 위해 데이터 라인들(105) 상에서 신호들(예컨대, 워드 라인 신호들)을 사용할 수 있다.
메모리 디바이스(100)는 라인들(예컨대, 어드레스 라인들)(107) 상에서 어드레스 정보(ADDR)(예컨대, 행 어드레스 신호들 및 열 어드레스 신호들)를 수신하기 위해 어드레스 레지스터(106)를 포함할 수 있다. 메모리 디바이스(100)는 어드레스 레지스터(106)로부터 어드레스 정보(ADDR)를 디코딩하도록 동작할 수 있는 행 액세스 회로부(예컨대, X-디코더)(108) 및 열 액세스 회로부(예컨대, Y-디코더)(109)를 포함할 수 있다. 디코딩된 어드레스 정보에 기초하여, 메모리 디바이스(100)는 메모리 동작 동안 어떤 메모리 셀들(102)이 액세스될 지를 결정할 수 있다. 메모리 디바이스(100)는 메모리 셀들(102)에 정보를 저장하기 위한 기입 동작, 및 메모리 셀들(102)에서 정보(예컨대, 이전에 저장된 정보)를 판독(예컨대, 감지)하기 위한 판독 동작을 수행할 수 있다. 메모리 디바이스(100)는 또한 메모리 셀들(102)에 저장된 정보의 값을 리프레시하기 위한(예컨대, 유효하게 유지하기 위한) 동작(예컨대, 리프레시 동작)을 수행할 수 있다. 메모리 셀들(102)의 각각은 최대 1비트(예컨대, 이진 0("0") 또는 이진 1("1")을 가진 단일 비트), 또는 1보다 큰 비트(예컨대, 적어도 두 개의 이진 비트들의 조합을 가진 다수의 비트들)을 나타낼 수 있는 정보를 저장하도록 구성될 수 있다.
메모리 디바이스(100)는 각각, 라인들(130 및 132) 상에서 공급 전압들(Vcc 및 Vss)을 포함한, 공급 전압을 수신할 수 있다. 공급 전압(Vss)은 접지 전위(예컨대, 대략 0볼트의 값을 가진)에서 동작할 수 있다. 공급 전압(Vcc)은 배터리 또는 교류 대 직류(AC-DC) 변환기 회로부와 같은 외부 전원으로부터 메모리 디바이스(100)로 공급된 외부 전압을 포함할 수 있다.
도 1에 도시된 바와 같이, 메모리 디바이스(100)는 라인들(예컨대, 제어 라인들)(120) 상에서의 제어 신호들에 기초하여 메모리 디바이스(100)의 메모리 동작들(예컨대, 판독 및 기입 동작들)을 제어하기 위해 메모리 제어 유닛(118)을 포함할 수 있다. 라인들(120) 상에서 신호들의 예들은 행 액세스 스트로브 신호(RAS*), 열 액세스 스트로브 신호(CAS*), 기입-가능 신호(WE*), 칩 선택 신호(CS*), 클록 신호(CK), 및 클록-가능 신호(CKE)를 포함한다. 이들 신호들은 DRAM 디바이스로 제공된 신호들의 부분일 수 있다.
도 1에 도시된 바와 같이, 메모리 디바이스(100)는 신호들(DQ0 내지 DQN)을 운반할 수 있는 라인들(예컨대, 전역적 데이터 라인들)(112)을 포함할 수 있다. 판독 동작에서, 라인들(112)(신호들(DQ0 내지 DQN)의 형태로)로 제공된 정보(메모리 셀들(102)로부터 판독됨)의 값(예컨대, 논리 0 및 논리 1)은 데이터 라인들(105) 상에서 신호들(DL0 및 DL0 * 내지 DLN 및 DLN *)의 값들에 기초할 수 있다. 기입 동작에서, 데이터 라인들(105)로 제공된(메모리 셀들(102)에 저장될) 정보의 값(예컨대, "0"(이진 0) 또는 "1"(이진 1))은 라인들(112) 상에서 신호들(DQ0 내지 DQN)의 값들에 기초할 수 있다.
메모리 디바이스(100)는 감지 회로부(103), 선택 회로부(115), 및 입력/출력(I/O) 회로부(116)를 포함할 수 있다. 열 액세스 회로부(109)는 어드레스 신호들(ADDR)에 기초하여 라인들(예컨대, 선택 라인들) 상에서 신호들을 선택적으로 활성화할 수 있다. 선택 회로부(115)는 데이터 라인들(105) 상에서 신호들을 선택하기 위해 라인들(114) 상에서의 신호들에 응답할 수 있다. 데이터 라인들(105) 상에서의 신호들은 메모리 셀들(102)에 저장될 정보의 값들(예컨대, 기입 동작 동안) 또는 메모리 셀들(102)로부터 판독된(예컨대, 감지된) 정보의 값들(예컨대, 판독 동작 동안)을 나타낼 수 있다.
I/O 회로부(116)는 메모리 셀들(102)로부터 라인들(112)로 판독된 정보를 제공하며(예컨대, 판독 동작 동안), 라인들(112)(예컨대, 외부 디바이스에 의해 제공된)로부터 데이터 라인들(105)로 메모리 셀들(102)에 저장될 정보를 제공하도록(예컨대, 기입 동작 동안) 동작할 수 있다. 라인들(112)은 메모리 디바이스(100) 내에서의 노드들 또는 메모리 디바이스(100)가 존재할 수 있는 패키지 상에서의 핀들(또는 솔더 볼들)을 포함할 수 있다. 메모리 디바이스(100)의 외부에 있는 다른 디바이스들(예컨대, 메모리 제어기 또는 프로세서)은 라인들(107, 112, 및 120)을 통해 메모리 디바이스(100)와 통신할 수 있다.
메모리 디바이스(100)는 본 출원에서 설명된 실시예들에 초점을 맞추도록 돕기 위해 도시되지 않은, 다른 구성요소들을 포함할 수 있다. 메모리 디바이스(100)는 도 2 내지 도 6을 참조하여 이하에서 설명되는 연관된 구조들 및 동작들을 가진 메모리 디바이스의 적어도 일 부분을 포함하도록 구성될 수 있다.
이 기술분야에서의 통상의 기술자는 이러한 설명을 판독할 때, 메모리 디바이스(100)가 다른 구성요소들을 포함할 수 있으며, 그 중 일부는 본 출원에서 설명된 예시적인 실시예들을 모호하게 하지 않도록 도 1에서 도시되지 않는다는 것을 인식할 것이다. 메모리 디바이스(100)의 적어도 일 부분(예컨대, 메모리 어레이(101)의 일 부분)은 도 2 내지 도 6을 참조하여 이하에서 설명되는 메모리 디바이스들 중 임의의 것과 유사하거나 또는 동일한 구조들을 포함할 수 있다.
도 2는 본 출원에서 설명된 일부 실시예들에 따른, 메모리 어레이(201)를 포함한 메모리 디바이스(200)의 일 부분의 개략도를 도시한다. 메모리 디바이스(200)는 도 1의 메모리 디바이스(100)에 대응할 수 있다. 예를 들어, 메모리 어레이(201)는 도 1의 메모리 어레이(101)의 부분을 형성할 수 있다. 도 2에 도시된 바와 같이, 메모리 디바이스(200)는 휘발성 메모리 셀들(예컨대, DRAM 셀들)인, 메모리 셀들(210 내지 215)을 포함할 수 있다. 단순함을 위해, 메모리 셀들(210 내지 215) 중에서 유사한 또는 동일한 요소들은 동일한 라벨들을 제공받는다.
메모리 셀들(210 내지 215)의 각각은 두 개의 트랜지스터들(T1 및 T2)을 포함할 수 있다. 따라서, 메모리 셀들(210 내지 215)의 각각은 2T(2-트랜지스터) 메모리 셀로 불리울 수 있다. 트랜지스터들(T1 및 T2)의 각각은 전계-효과 트랜지스터(FET)를 포함할 수 있다. 트랜지스터(T1)는 플로팅-게이트 기반 트랜지스터를 포함할 수 있다. 메모리 셀들(210 내지 215)의 각각은 전하 저장 노드(202)를 포함할 수 있으며, 이는 트랜지스터(T1)의 플로팅 게이트(예컨대, 플로팅 게이트(202))를 포함할 수 있다. 전하 저장 노드(202)는 전하를 저장할 수 있다. 전하 저장 노드(202)는 메모리 셀들(210 내지 215) 중에서 각각의 메모리 셀의 메모리 요소이다. 메모리 셀들(210 내지 215) 중에서 특정한 메모리 셀에 저장된 정보의 값(예컨대, "0" 또는 "1")은 상기 특정한 메모리 셀의 전하 저장 노드(202)에서의 전하의 양에 기초할 수 있다. 도 2에 도시된 바와 같이, 메모리 셀들(210 내지 215) 중에서 특정한 메모리 셀의 트랜지스터(T2)의 비-게이트 단자(예컨대, 소스 또는 드레인)는 상기 특정한 메모리 셀의 전하 저장 노드(202)에 직접 결합될 수 있다(예컨대, 전기적으로 접촉할 수 있다).
메모리 셀들(210 내지 215)은 메모리 셀 그룹들(2010 및 2011)에 배열될 수 있다. 도 2는 예로서 두 개의 메모리 셀 그룹들(예컨대, 2010 및 2011)을 도시한다. 그러나, 메모리 디바이스(200)는 2개보다 많은 메모리 셀 그룹들을 포함할 수 있다. 메모리 셀 그룹들(2010 및 2011)은 동일한 수의 메모리 셀들을 포함할 수 있다. 예를 들어, 메모리 셀 그룹(2010)은 메모리 셀들(210, 212, 및 214)을 포함할 수 있으며, 메모리 셀 그룹(2011)은 메모리 셀들(221, 213, 및 215)을 포함할 수 있다. 도 2는 예로서, 메모리 셀 그룹들(2010 및 2011)의 각각에서 3개의 메모리 셀들을 도시한다. 메모리 셀 그룹들(2010 및 2011)에서의 메모리 셀들의 수는 3과 상이할 수 있다.
메모리 디바이스(200)는 메모리 셀들(210 내지 215)에 정보를 저장하기 위한 기입 동작, 및 메모리 셀들(210 내지 215)로부터 정보를 판독(예컨대, 감지)하기 위한 판독 동작을 수행할 수 있다. 메모리 셀들(210 내지 215)은 판독 또는 기입 동작 동안 랜덤하게 선택될 수 있다. 따라서, 메모리 디바이스(200)는 동적 랜덤-액세스 메모리 디바이스(DRAM) 디바이스로 불리울 수 있다. 커패시터와 같은 구조에 정보를 저장하는 일부 종래의 DRAM 디바이스들과 달리, 메모리 디바이스(200)는 전하의 형태로 전하 저장 노드(202)에 정보를 저장할 수 있다. 상기 언급된 바와 같이, 전하 저장 노드(202)는 트랜지스터(T1)의 플로팅 게이트(예컨대, 플로팅 게이트(202))일 수 있다. 따라서, 메모리 디바이스(200)는 또한 플로팅-게이트 기반 DRAM 디바이스로 불리울 수 있다.
메모리 디바이스(200)는 각각의 신호들(예컨대, 워드 라인 신호들)(WL1, WL2, 및 WL3)을 운반할 수 있는 액세스 라인들(예컨대, 워드 라인들)(241, 242, 및 243)을 포함할 수 있다. 액세스 라인들(241, 242, 및 243)은 메모리 셀 그룹들(2010 및 2011) 간에 공유될 수 있다. 액세스 라인들(241, 242, 및 243)은 메모리 셀들(210 내지 215) 중에서 선택된 메모리 셀(또는 선택된 메모리 셀들)을 액세스하기 위해 메모리 디바이스(200)의 동작(예컨대, 판독 또는 기입 동작) 동안 선택적으로 활성화될 수 있다(예컨대, 한 번에 하나를 활성화한다). 선택된 셀은 타겟 셀로 불리울 수 있다. 판독 동작에서, 정보는 선택된 메모리 셀(또는 선택된 메모리 셀들)로부터 판독될 수 있다. 기입 동작에서, 정보는 선택된 메모리 셀(또는 선택된 메모리 셀들)에 저장된 정보일 수 있다.
메모리 디바이스(200)에서, 단일 액세스 라인(예컨대, 단일 워드 라인)은 메모리 디바이스(200)의 판독 또는 기입 동작 동안 각각의 메모리 셀의 트랜지스터들(T1 및 T2)을 제어하기 위해(예컨대, 턴 온 또는 턴 오프) 사용될 수 있다. 일부 종래의 메모리 디바이스들은 판독 및 기입 동작들 동안 각각의 메모리 셀로의 액세스를 제어하기 위해 다수의(예컨대, 2개의 별개의) 액세스 라인들을 사용할 수 있다. 이러한 종래의 메모리 디바이스들(동일한 메모리 셀을 위한 다수의 액세스 라인들을 사용하는)과 비교 시, 각각의 메모리 셀로의 액세스를 제어하기 위해(예컨대, 양쪽 트랜지스터들(T1 및 T2) 모두를 제어하기 위해) 메모리 디바이스(200)에서 단일 액세스 라인을 사용하는 것은 메모리 디바이스(200)의 공간을 절약하며 동작을 단순화할 수 있다.
메모리 디바이스(200)에서, 트랜지스터들(T1 및 T2)의 각각의 게이트는 각각의 액세스 라인(예컨대, 각각의 워드 라인)의 부분일 수 있다. 예를 들어, 메모리 셀들(210 및 221)의 트랜지스터들(T1 및 T2)의 각각의 게이트는 액세스 라인(241)의 부분일 수 있다. 메모리 셀들(212 및 213)의 트랜지스터들(T1 및 T2)의 각각의 게이트는 액세스 라인(242)의 부분일 수 있다. 메모리 셀들(214 및 215)의 트랜지스터들(T1 및 T2)의 각각의 게이트는 액세스 라인(243)의 부분일 수 있다.
도 2에 도시된 바와 같이, 메모리 디바이스(200)는 각각의 신호들(예컨대, 비트 라인 신호들)(BL1, BL1*, BL2, 및 BL2*)을 운반할 수 있는 데이터 라인들(예컨대, 비트 라인들)(221, 221', 222, 및 222')을 포함할 수 있다. 판독 동작 동안, 메모리 디바이스(200)는 메모리 셀 그룹(2010)의 선택된 메모리 셀로부터 정보를 판독하기 위해 데이터 라인들(221 및 221')을, 및 메모리 셀 그룹(2011)의 선택된 메모리 셀로부터 정보를 판독하기 위해 데이터 라인들(222 및 222')을 사용할 수 있다. 기입 동작 동안, 메모리 디바이스(200)는 메모리 셀 그룹(2010)의 선택된 메모리 셀에 정보를 저장하기 위해 데이터 라인(221)을, 및 메모리 셀 그룹(2011)의 선택된 메모리 셀에 정보를 저장하기 위해 데이터 라인(222)을 사용할 수 있다.
트랜지스터(T1)는 트랜지스터(T1)의 소스와 드레인(예컨대, 비-게이트 단자들) 사이에 채널 부분을 포함한다. 트랜지스터(T2)는 트랜지스터(T2)의 소스와 드레인(예컨대, 비-게이트 단자들) 사이에 채널 부분을 포함한다. 각각의 트랜지스터들(T1 및 T2)의 두 개의 채널 부분들은 액세스 라인들(241, 242, 및 243) 중 하나와 같은, 동일한 액세스 라인에 의해(예컨대, 단일 워드 라인에 의해) 제어될 수 있다. 트랜지스터(T2)의 채널 부분은 각각의 메모리 셀의 전하 저장 노드(202)와 데이터 라인(221 또는 222) 사이에서 비교적 낮은 누출을 제공할 수 있는 재료 또는 재료들의 조합(예컨대, 고 밴드-갭 재료)으로부터 형성될 수 있다. 이러한 낮은 누출은 선택된 메모리 셀로부터 판독된 정보의 정확도를 개선할 수 있으며 선택된 메모리 셀에 저장된 정보의 보유성을 개선할 수 있다.
메모리 디바이스(200)는 판독 경로들(예컨대, 회로 경로들)을 포함할 수 있다. 판독 동작 동안 선택된 메모리 셀로부터 판독된 정보는 선택된 메모리 셀에 결합된 판독 경로를 통해 획득될 수 있다. 메모리 셀 그룹(2010)에서, 특정한 메모리 셀(예컨대, 210, 212, 또는 214)의 판독 경로는 상기 특정한 메모리 셀 및 데이터 라인들(221 및 221')의 트랜지스터(T1)를 포함할 수 있다(예컨대, 트랜지스터(T1)의 소스, 드레인, 및 채널 부분을 통한 판독 전류 경로를 포함할 수 있다). 메모리 셀 그룹(2011)에서, 특정한 메모리 셀(예컨대, 221, 213, 또는 215)의 판독 경로는 상기 특정한 메모리 셀 및 데이터 라인들(222 및 222')의 트랜지스터(T1)를 포함할 수 있다(예컨대, 트랜지스터(T1)의 소스, 드레인, 및 채널 부분을 통한 판독 전류 경로를 포함할 수 있다). 트랜지스터(T1)가 판독 동작 동안 각각의 메모리 셀로부터 정보를 판독하기 위해 판독 경로에서 사용될 수 있으므로, 트랜지스터(T1)는 판독 트랜지스터로 불리울 수 있다.
메모리 디바이스(200)는 기입 경로들(예컨대, 회로 경로들)을 포함할 수 있다. 기입 동작 동안 선택된 메모리 셀에 저장될 정보는 선택된 메모리 셀에 결합된 기입 경로를 통해 선택된 메모리 셀로 제공될 수 있다. 메모리 셀 그룹(2010)에서, 특정한 메모리 셀의 기입 경로는 상기 특정한 메모리 셀 및 데이터 라인(221)의 트랜지스터(T2)를 포함할 수 있다(예컨대, 트랜지스터(T2)의 소스, 드레인, 및 채널 부분을 통한 기입 전류 경로를 포함할 수 있다). 메모리 셀 그룹(2011)에서, 특정한 메모리 셀(예컨대, 221, 213, 또는 215)의 기입 경로는 특정한 메모리 셀 및 데이터 라인(222)의 트랜지스터(T2)를 포함할 수 있다(예컨대, 트랜지스터(T2)의 소스, 드레인, 및 채널 부분을 통한 기입 전류 경로를 포함할 수 있다). 트랜지스터(T2)가 기입 동작 동안 각각의 메모리 셀에 정보를 저장하기 위해 기입 경로에서 사용될 수 있으므로, 트랜지스터(T2)는 기입 트랜지스터로 불리울 수 있다.
트랜지스터들(T1 및 T2)의 각각은 임계 전압(Vt)을 가질 수 있다. 트랜지스터(T1)는 임계 전압(Vt1)을 갖는다. 트랜지스터(T2)는 임계 전압(Vt2)을 갖는다. 임계 전압(Vt2)의 값은 임계 전압(Vt1)의 값보다 클 수 있다. 임계 전압들(Vt1 및 Vt2)의 값들에서의 차이들은 기입 경로(예컨대, 트랜지스터(T2)를 통한 경로) 상에서 트랜지스터(T2)에 영향을 주지 않고(예컨대, 턴 온하지 않고) 판독 경로 상에서 트랜지스터(T1)에서의 전하 저장 노드(202)에 저장된 정보의 판독(예컨대, 감지)을 허용한다. 이는 전하 저장 노드(202)로부터 기입 경로로의 전하의 누출을 방지할 수 있다.
메모리 디바이스(200)의 구조에서, 트랜지스터(T1)는 트랜지스터(T1)의 전하 저장 노드(202)에 저장된 값 정보에 관계없이(예컨대, 전하 저장 노드(202)의 상태(예컨대, "0" 또는 "1")에 관계없이) 트랜지스터(T1)의 임계 전압(Vt1)이 0볼트 미만일 수 있도록(예컨대, Vt1 < 0V) 형성될 수 있다(예컨대, 엔지니어링될 수 있다). 따라서, 이러한 구조에서, 임계 전압들(Vt1 및 Vt2)의 값들 간의 관계는 다음과 같이 표현할 수 있다, 상태 "0"에 대한 Vt1 < 상태 "1"에 대한 Vt1 < 0V 및 Vt2 = 0V(또는 대안적으로 Vt2 > 0V).
메모리 디바이스(200)의 대안적인 구조에서, 트랜지스터(T1)는 메모리 셀(210 내지 215)에 저장된 정보가 특정한 상태에 대응하는 하나의 값을 갖는다면(예컨대, 상태 "0"에 대해 Vt1 < 0V(또는 대안적으로 Vt1 = 0V) 트랜지스터(T1)의 임계 전압(Vt1)이 0볼트 미만일 수 있도록, 및 메모리 셀(210 내지 215)에 저장된 정보가 또 다른 상태에 대응하는 또 다른 값을 갖는다면(예컨대, 상태 "1"에 대해 Vt1 > 0V, 및 Vt2 > Vt1) 트랜지스터(T1)의 임계 전압(Vt1)이 0볼트보다 클 수 있도록 형성될 수 있다(예컨대, 엔지니어링될 수 있다). 따라서, 대안적인 구조에서, 임계 전압들(Vt1 및 Vt2)의 값들 간의 관계는 다음과 같이 표현될 수 있다, 상태 "0"에 대한 Vt1 < 상태 "1"에 대한 Vt1 < Vt2, 여기에서 상태 "0"에 대한 Vt1 < 0V(또는 대안적으로 상태"0"에 대한 Vt1 = 0V) 및 상태 "1"에 대한 Vt1 > 0V.
또 다른 대안적인 구조에서, 트랜지스터(T1)는 트랜지스터(T1)의 전하 저장 노드(202)에 저장된 정보에 관계없이(예컨대, 전하 저장 노드(202)의 상태(예컨대, "0" 또는 "1")에 관계없이) 트랜지스터(T1)의 임계 전압(Vt1)이 적어도 0볼트일 수 있도록(예컨대, Vt1 = 0 또는 Vt1 > 0V) 형성될 수 있다(예컨대, 엔지니어링될 수 있다). 따라서, 대안적인 구조에서, 임계 전압들(Vt1 및 Vt2)의 값들 간의 관계는 다음과 같이 표현될 수 있다, Vt1(상태 "0"에 대한) < Vt1(상태 "1"에 대한) < Vt2, 여기에서 상태 "0"에 대한 Vt1 = 0V(또는 대안적으로 상태 "0"에 대한 Vt1 > 0V).
메모리 디바이스(200)의 판독 동작 동안, 동일한 메모리 셀 그룹의 단지 하나의 메모리 셀만이 선택된 메모리 셀로부터 정보를 판독하기 위해 하나씩 선택될 수 있다. 예를 들어, 단지 메모리 셀 그룹들(2010)의 메모리 셀(210, 212, 또는 214)만이 선택된 메모리 셀(예컨대, 이 예에서 메모리 셀(210, 212, 또는 214))로부터 정보를 판독하기 위해 판독 동작 동안 따로따로 선택될 수 있다. 또 다른 예에서, 단지 메모리 셀 그룹들(2011)의 메모리 셀(221, 213, 또는 215)만이 선택된 메모리 셀(예컨대, 이 예에서 메모리 셀(221, 213, 또는 215))로부터 정보를 판독하기 위해 판독 동작 동안 하나씩 선택될 수 있다.
판독 동작 동안, 동일한 액세스 라인(예컨대, 워드 라인(241, 242, 또는 243))을 공유하는 상이한 메모리 셀 그룹들(예컨대, 메모리 셀 그룹들(2010 및 2011))의 메모리 셀들은 동시에 선택될 수 있다(또는 대안적으로 순차적으로 선택될 수 있다). 예를 들어, 메모리 셀들(210 및 221)은 메모리 셀들(210 및 221)로부터 정보를 판독하기 위해(예컨대, 동시에 판독하기 위해) 판독 동작 동안 동시에 선택될 수 있다. 메모리 셀들(212 및 213)은 메모리 셀들(212 및 213)로부터 정보를 판독하기 위해(예컨대, 동시에 판독하기 위해) 판독 동작 동안 동시에 선택될 수 있다. 메모리 셀들(214 및 215)은 메모리 셀들(214 및 215)로부터 정보를 판독하기 위해(예컨대, 동시에 판독하기 위해) 판독 동작 동안 동시에 선택될 수 있다.
판독 동작 동안 메모리 셀 그룹(2010)의 선택된 메모리 셀로부터 판독된 정보의 값은 선택된 메모리 셀(예컨대, 메모리 셀(210, 212, 또는 214)의 트랜지스터(T1) 및 데이터 라인들(221 및 221')을 포함하는 판독 경로(상기 설명됨)로부터 검출된(예컨대, 감지된) 전류의 값에 기초하여 결정될 수 있다. 판독 동작 동안 메모리 셀 그룹(2011)의 선택된 메모리 셀로부터 판독된 정보의 값은 선택된 메모리 셀(예컨대, 메모리 셀(221, 213, 또는 215)의 트랜지스터(T1) 및 데이터 라인들(222 및 222')을 포함하는 판독 경로로부터 검출된(예컨대, 감지된) 전류의 값에 기초하여 결정될 수 있다.
메모리 디바이스(200)는 데이터 라인들(221 및 222')을 포함하는 판독 경로 상에서의 전류(예컨대, I1, 도시되지 않음) 및 데이터 라인들(222 및 222')을 포함하는 판독 경로 상에서의 전류(예컨대, I2, 도시되지 않음)를 검출(예컨대, 감지)하기 위해 판독 동작 동안 동작할 수 있는 검출 회로부(도시되지 않음)를 포함할 수 있다. 검출된 전류의 값은 선택된 메모리 셀에 저장된 정보의 값에 기초할 수 있다. 예를 들어, 메모리 셀 그룹(2010)의 선택된 메모리 셀에 저장된 정보의 값에 의존하여, 데이터 라인들(221 및 221') 사이에서의 검출된 전류의 값(예컨대, I1의 값)은 0이거나 또는 0보다 클 수 있다. 유사하게, 메모리 셀 그룹(2011)의 선택된 메모리 셀에 저장된 정보의 값에 의존하여, 데이터 라인들(222 및 222') 사이에서의 검출된 전류의 값(예컨대, I2의 값)은 0이거나 또는 0보다 클 수 있다. 메모리 디바이스(200)는 검출된 전류의 값을 선택된 메모리 셀에 저장된 정보의 값(예컨대, "0", "1", 또는 다중-비트 값들의 조합)으로 변환하기 위해 회로부(도시되지 않음)를 포함할 수 있다.
메모리 디바이스(200)의 기입 동작 동안, 동일한 메모리 셀 그룹의 단지 하나의 메모리 셀만이 선택된 메모리 셀에 정보를 저장하기 위해 하나씩 선택될 수 있다. 예를 들어, 메모리 셀 그룹들(2010)의 메모리 셀(210, 212, 또는 214)만이 선택된 메모리 셀(예컨대, 이 예에서 메모리 셀(210, 212, 또는 214))에 정보를 저장하기 위해 기입 동작 동안 하나씩 선택될 수 있다. 또 다른 예에서, 메모리 셀 그룹들(2011)의 메모리 셀(221, 213, 또는 215)만이 선택된 메모리 셀(예컨대, 이 예에서, 메모리 셀(221, 213, 또는 215))에 정보를 저장하기 위해 기입 동작 동안 하나씩 선택될 수 있다.
기입 동작 동안, 동일한 액세스 라인(예컨대, 워드 라인(241, 242 또는 243))을 공유하는 상이한 메모리 셀 그룹들(예컨대, 메모리 셀 그룹들(2010 및 2011))의 메모리 셀들은 동시에 선택될 수 있다. 예를 들어, 메모리 셀들(210 및 221)은 기입 동작 동안 동시에 선택될 수 있으며, 동작은 메모리 셀들(210 및 221)에 정보를 저장하기(동시에 저장하기) 위한 것이다. 메모리 셀들(212 및 213)은 메모리 셀들(212 및 213)에 정보를 저장하기 위해(예컨대, 동시에 저장하기 위해) 기입 동작 동안 동시에 선택될 수 있다. 메모리 셀들(214 및 215)은 메모리 셀들(214 및 215)에 정보를 저장(예컨대, 동시에 저장)하기 위해 기입 동작 동안 동시에 선택될 수 있다.
기입 동작 동안 메모리 셀 그룹(2010)의 선택된 메모리 셀에 저장될 정보는 선택된 선택된 메모리 셀(예컨대, 메모리 셀(210, 212, 또는 214))의 데이터 라인(221) 및 트랜지스터(T2)를 포함하는 기입 경로(상기 설명)를 통해 제공될 수 있다. 기입 동작 동안 메모리 셀 그룹(2011)의 선택된 메모리 셀에 저장될 정보는 선택된 메모리 셀(예컨대, 메모리 셀(221, 213, 또는 215))의 데이터 라인(222) 및 트랜지스터(T2)를 포함하는 기입 경로(상기 설명됨)를 통해 제공될 수 있다. 상기 설명된 바와 같이, 메모리 셀들(210 내지 215) 중에서 특정한 메모리 셀에 저장된 정보의 값(예컨대, 이진 값)은 상기 특정한 메모리 셀의 전하 저장 노드(202)에서의 전하의 양에 기초할 수 있다.
기입 동작에서, 선택된 메모리 셀의 전하 저장 노드(202)에서의 전하의 양은 상기 특정한 메모리 셀의 트랜지스터(T2) 및 상기 특정한 메모리 셀에 결합된 데이터 라인(예컨대, 데이터 라인(221 또는 222))을 포함하는 기입 경로 상에서 전압을 인가함으로써 변경될 수 있다(선택된 메모리 셀에 저장된 정보의 값을 반영하기 위해). 예를 들어, 하나의 값을 가진 전압(예컨대, 0V)은 메모리 셀들(210, 212, 및 214) 중에서 선택된 메모리 셀에 저장될 정보가 하나의 값(예컨대, "0")을 갖는다면 데이터 라인(221) 상에 인가될 수 있다(예컨대, 0V를 신호(BL1)로 제공할 수 있다). 또 다른 예에서, 또 다른 값(예컨대, 양의 전압)을 가진 전압은 메모리 셀들(210, 212, 및 214) 중에서 선택된 메모리 셀에 저장될 정보가 또 다른 값(예컨대, "1")을 갖는다면 데이터 라인(221) 상에서 인가될 수 있다(예컨대, 양의 전압을 신호(BL1)로 제공할 수 있다). 따라서, 정보는 상기 특정한 메모리 셀의 트랜지스터(T2) 및 상기 특정한 메모리 셀에 결합된 데이터 라인(예컨대, 데이터 라인(221 또는 222))을 포함하는 기입 경로를 통해 정보(저장될)를 제공함으로써 특정한 메모리 셀의 전하 저장 노드(202)에 저장(예컨대, 직접 저장)될 수 있다.
도 3은 본 출원에서 설명된 일부 실시예들에 따른, 메모리 디바이스(200)의 판독 동작 동안 사용된 예시적인 전압들(V0, V1, V2, 및 V3)을 포함한 도 2의 메모리 디바이스(200)를 도시한다. 도 3의 예는 메모리 셀(210)이 메모리 셀(210)에 저장된(예컨대, 이전 저장된) 정보를 판독하기 위해(예컨대, 감지하기 위해) 판독 동작 동안 선택된 메모리 셀(예컨대, 타겟 메모리 셀)임을 가정한다. 메모리 셀들(211 내지 215)은 선택되지 않은 메모리 셀들인 것으로 가정된다. 이는 메모리 셀들(211 내지 215)이 액세스되지 않으며 정보가 도 3의 예에서 메모리 셀(210)로부터 판독되는 동안 메모리 셀들(211 내지 215)에 저장된 정보는 판독되지 않음을 의미한다.
도 3에서, 전압들(V0, V1, V2, 및 V3)은 메모리 디바이스(200)의 판독 동작 동안 각각의 액세스 라인들(214, 242, 및 243), 및 데이터 라인들(221, 221*, 222, 및 222*)에 인가된 상이한 전압들을 나타낼 수 있다. 예로서, 전압들(V0, V1, V2, 및 V3)은 각각 0V(예컨대, 접지), -0.3V, -0.75V, 및 0.5V의 값들을 가질 수 있다. 상이한 값들이 사용될 수 있다.
도 3에 도시된 판독 동작에서, 전압(V1)은 메모리 셀(210)(이 예에서 선택된 메모리 셀)의 판독 트랜지스터(T1)를 턴 온하며 메모리 셀(210)의 기입 트랜지스터(T2)를 턴 오프(또는 오프를 유지)하기 위한 값(제 1 판독 전압 값)을 가질 수 있다. 이는 정보가 메모리 셀(210)로부터 판독되도록 허용한다. 전압(V0 및 V2)은 값들을 가질 수 있으며, 따라서 메모리 셀들(211 내지 215)(이 예에서 선택되지 않은 메모리 셀들)의 각각의 트랜지스터들(T1 및 T2)은 턴 오프된다(예컨대, 오프로 유지된다). 전압(V3)은 제 2 판독 전압 값을 가질 수 있으며, 따라서 전류(예컨대, 판독 전류)가 메모리 셀(210)의 데이터 라인들(221 및 221*) 및 트랜지스터(T1)를 포함하는 판독 경로 상에 형성될 수 있다. 이는 메모리 셀(210)에 결합된 판독 경로 상에서 전류의 검출을 허용한다. 메모리 디바이스(200)의 검출 회로부(도시되지 않음)는 검출된 전류의 값(선택된 메모리 셀로부터의 정보의 판독 동안)을 선택된 메모리 셀로부터 판독된 정보의 값(예컨대, "0", "1", 또는 다중-비트 값들의 조합)으로 변환하도록 동작할 수 있다. 도 3의 예에서, 데이터 라인들(221 및 221*) 상에서의 검출된 전류의 값은 메모리 셀(210)로부터 판독된 정보의 값으로 변환될 수 있다.
도 3에 도시된 판독 동작에서, 각각의 액세스 라인들(241, 242, 및 243)에 인가된 전압들은 메모리 셀(210)의 트랜지스터(T1)를 제외하고, 메모리 셀들(211 내지 215)의 각각의 트랜지스터들(T1 및 T2)이 턴 오프하게(또는 턴 오프된 채로 있게) 할 수 있다. 메모리 셀(210)의 트랜지스터(T1)는 메모리 셀(210)의 트랜지스터(T1)의 임계 전압(Vt1)의 값에 의존하여, 턴 온하거나 또는 턴 온하지 않을 수 있다. 예를 들어, 메모리 디바이스(200)의 메모리 셀들(예컨대, 210 내지 215)의 각각의 트랜지스터(T1)가 각각의 메모리 셀(210)에 저장된 정보의 값(예컨대, 상태)에 관계없이 Vt1 < 0V이도록 형성된다면, 이 예에서 메모리 셀(210)의 트랜지스터(T1)는 턴 온할 수 있으며 데이터 라인들(221 및 221*) 사이에서 전류를 전도할 수 있다(메모리 셀(210)의 트랜지스터(T1)를 통해). 메모리 디바이스(200)는 판독된 데이터 라인들(221 및 221*) 간의 전류(예컨대, 검출 회로부에 의해 측정된)의 값에 기초하여 메모리 셀(210)에 저장된 정보의 값을 결정할 수 있다.
도 4는 본 출원에서 설명된 일부 실시예들에 따른, 메모리 디바이스(200)의 기입 동작 동안 사용된 예시적인 전압들(V0, V4, V5, V6, 및 V7)을 포함한 도 2의 메모리 디바이스(200)를 도시한다. 도 4의 예는 메모리 셀들(210 및 211)이 메모리 셀들(210 및 211)에 정보를 저장하기 위해 기입 동작 동안 선택된 메모리 셀(예컨대, 타겟 메모리 셀들)임을 가정한다. 메모리 셀들(212 내지 215)은 선택되지 않은 메모리 셀들인 것으로 가정된다. 이는 메모리 셀들(212 내지 215)이 액세스되지 않으며 도 4의 예에서 정보가 메모리 셀들(210 및 211)에 저장되는 동안 저장된 정보가 메모리 셀들(212 내지 215)에 저장되지 않는다는 것을 의미한다.
도 4에서, 전압들(V0, V4, V5, V6, 및 V7)은 메모리 디바이스(200)의 기입 동작 동안 각각의 액세스 라인들(214, 242, 및 243), 및 데이터 라인들(221, 221', 222, 및 222')에 인가된 상이한 전압들을 나타낼 수 있다. 예로서, 전압들(V0, V4, 및 V5)은 0V, 3.3V, 및 -0.75V의 값들을 가질 수 있다. 이들 값들은 예시적인 값들이다. 상이한 값들이 사용될 수 있다. 전압들(V6 및 V7)의 값들은 메모리 셀들(210 및 211)에 저장될 정보의 값(예컨대, "0" 또는 "1")에 의존하여 동일하거나 또는 상이할 수 있다. 예를 들어, 전압들(V6 및 V7)의 값들은 메모리 셀들(210 및 211)이 동일한 값을 가진 정보를 저장할 경우 동일할 수 있다(예컨대, 각각의 메모리 셀(210 및 211)에 저장될 정보가 "0"이면 V6 = V7 = 0V이며, 각각의 메모리 셀(210 및 211)에 저장될 정보가 "1"이면 V6 = V7 = 1V 내지 3V이다). 또 다른 예에서, 전압들(V6 및 V7)의 값들은 메모리 셀들(210 및 211)이 상이한 값들을 가진 정보를 저장할 경우 상이할 수 있다(예컨대, V6 ≠ V7). 예를 들어, "0"이 메모리 셀(210)에 저장되며 "1"이 메모리 셀(211)에 저장될 경우 V6 = 0V 및 V7 = 1V 내지 3V이다. "1"이 메모리 셀(210)에 저장되며 "0"이 메모리 셀(211)에 저장될 경우, 상이한 값들이 사용될 수 있거나, 또는 V6 = 1V 내지 3V 및 V7 = 0V이다. 여기에서의 예들에서 사용된 1V 내지 3V의 전압의 범위는 1V 내지 3V의 범위와 상이한 다른 양의 값들일 수 있다.
메모리 디바이스(200)의 기입 동작에서, 전압(V5)은 값을 가질 수 있으며, 따라서 메모리 셀들(212 내지 215)(이 예에서 선택되지 않은 메모리 셀들)의 각각의 트랜지스터들(T1 및 T2)이 턴 오프된다(예컨대, 오프로 유지된다). 전압들(V4)은 메모리 셀들(210 및 211)(이 예에서 선택된 메모리 셀들)의 각각의 트랜지스터(T2)를 턴 온하며 메모리 셀(210)의 전하 저장 노드(202)와 데이터 라인(221) 사이에 기입 경로를 및 메모리 셀(211)의 전하 저장 노드(202)와 데이터 라인(222) 사이에 기입 경로를 형성하기 위해 값을 가질 수 있다. 전류(예컨대, 기입 전류)는 메모리 셀(210)의 전하 저장 노드(202)와 데이터 라인(221) 사이에 형성될 수 있다. 이러한 전류는 메모리 셀(210)에 저장될 정보의 값을 반영하기 위해 메모리 디바이스(210)의 전하 저장 노드(202) 상에서의 전하의 양을 변경할 수 있다. 또 다른 전류(예컨대, 또 다른 기입 전류)는 메모리 셀(211)의 전하 저장 노드(202)와 데이터 라인(222) 사이에 형성될 수 있다. 이러한 전류는 메모리 셀(211)에 저장될 정보의 값을 반영하기 위해 메모리 디바이스(211)의 전하 저장 노드(202) 상에서의 전하의 양을 변경할 수 있다.
도 4의 예시적인 기입 동작에서, 전압(V6)의 값은 메모리 셀(210)의 전하 저장 노드(202)로 하여금 방전되거나 또는 하전되게 하여, 메모리 셀(210)의 전하 저장 노드(202) 상에서의 결과적인 전하(예컨대, 방전 또는 하전 동작 후 남아있는 전하)가 메모리 셀(210)에 저장된 정보의 값을 반영할 수 있도록 한다. 유사하게, 이 예에서, 전압(V7)의 값은 메모리 셀(211)의 전하 저장 노드(202)로 하여금 방전되거나 또는 하전되게 하여, 메모리 셀(211)의 전하 저장 노드(202) 상에서의 결과적인 전하(예컨대, 방전 또는 하전 동작 후 남아있는 전하)가 메모리 셀(211)에 저장된 정보의 값을 반영할 수 있도록 한다.
도 5a는 본 출원에서 설명된 일부 실시예들에 따른, 메모리 셀의 구조의 예시이다. 메모리 셀(510)은 예를 들어 메모리 셀(210)과 같은, 도 2에 도시된 메모리 셀들 중 임의의 것일 수 있다. 메모리 셀은 전하 저장 트랜지스터(T1) 및 기입 트랜지스터(T2)를 포함한다. 묘사된 예에서, 전하 저장 트랜지스터(T1)는 메모리 셀(510)의 전하 저장 구조로서 플로팅 게이트(FG) 구조(502)를 포함한다. 전하 저장 트랜지스터(T1)는 또한 제어 게이트를 포함한다. 기입 트랜지스터(T2)는 게이트 영역, 소스 영역 및 드레인 영역을 포함한다. 기입 트랜지스터(T2)의 소스 또는 드레인 영역은 전하 저장 트랜지스터(T1)의 전하 저장 구조(FG)에 직접 결합된다. 기입 트랜지스터의 게이트가 활성화될 때, 그것은 기입 채널 영역을 생성한다. 기입 트랜지스터의 소스 또는 드레인이 전하 저장 트랜지스터의 플로팅 게이트를 접촉하기 때문에, T2의 기입 채널은 T1의 플로팅 게이트를 직접 접촉한다.
도 5a는 판독 채널 부분(551) 및 별개의 기입 채널 부분(553)을 도시한다. 판독 채널 부분은 비트 라인 쌍(예컨대, BL1 및 BL1*)의 비트 라인들 사이에서 결합된다. 판독 채널 부분(551은 플로팅 게이트 구조(502)의 각각의 면 상에 하나의 면을 가진 양면 판독 채널이다. 판독 채널 부분(551)은 절연 재료(552)(예컨대, 실리콘 산화물(SiO2), 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3) 등)에 의해 플로팅 게이트 구조(502)로부터 분리된다. 제 1 채널 부분은 플로팅 게이트 구조(502)의 제 1 표면에 인접하여 배열되며, 제 2 채널 부분은 플로팅 게이트 구조(502)의 제 2 표면에 인접하여 배열된다. 두 개의 채널 부분들은 플로팅 게이트 구조(502)의 반대 표면들 상에 배열된다. 판독 채널 부분(551)은 비트 라인 쌍(521, 521* 또는 BL1, BL1*)에 의해 접촉된다. 비트 라인들(BL1, BL1*)은 도 5a의 페이지의 평면에 직교하여 연장된다. 기입 비트 라인(521)은 기입 채널 부분(553)에 접촉하여 도시된다.
도 5a는 도 2에서 WL1일 수 있는, 액세스 라인(541)을 또한 도시한다. 액세스 라인(541)은 플로팅 게이트 구조(502), 판독 채널 부분(551), 및 기입 채널 부분(553)의 부분들에 중첩하여 도시된다. 판독 채널 부분(551) 및 액세스 라인(541)은 절연 재료에 의해 서로 분리된다. 플로팅 게이트(502) 및 액세스 라인은 절연 재료에 의해 서로 분리된다. 절연 재료는 판독 채널 부분(551) 및 액세스 라인(541)을 분리하는 절연 재료와 동일하거나 또는 상이할 수 있다. 일부 실시예들에서, 액세스 라인(541)은 플로팅 게이트 구조(502)에 중첩하지 않는다. 액세스 라인(541) 및 플로팅 게이트(502)는 동일한 재료 또는 상이한 재료들을 포함할 수 있다.
액세스 라인이 기입 채널들 및 판독 채널들 둘 모두에 중첩하기 때문에, 하나의 액세스 라인(541)은 메모리 셀의 기입 채널 및 판독 채널 둘 모두를 활성화하기 위해 사용될 수 있다. 기입 채널 부분의 임계 전압(Vt)은 판독 채널 부분의 임계 전압보다 클 수 있다. 이는 액세스 라인을 사용한 판독 동작이 전하 저장 구조상에서 전하에 영향을 주는 것을 방지한다. Vt에서의 차이는 판독 채널 부분에 포함된 재료보다 큰 밴드갭을 가진 기입 채널 부분에 반도체 재료를 포함함으로써 구현될 수 있다.
특정한 실시예들에서, 판독 채널 부분은 폴리실리콘(또는 폴리)을 포함한다. 기입 채널은 폴리실리콘보다 높은 밴드갭을 가진 재료를 포함할 수 있다. 특정한 실시예들에서, 기입 채널은 갈륨 인화물(GaP)을 포함할 수 있다. 특정한 실시예들에서, 기입 채널은 아연 주석 산화물(ZTO), 인듐 아연 산화물(IZO), 아연 산화물(ZnOx), 인듐 갈륨 아연 산화물(IGZO), 인듐 갈륨 실리콘 산화물(IGSO), 인듐 산화물(InOx, In2O3), 주석 산화물(SnO2), 티타늄 산화물(TiOx), 아연 산화물 질화물(ZnxOyNz), 마그네슘 아연 산화물(MgxZnyOz), 인듐 아연 산화물(InxZnyOz), 인듐 갈륨 아연 산화물(InxGayZnzOa), 지르코늄 인듐 아연 산화물(ZrxInyZnzOa), 하프늄 인듐 아연 산화물(HfxInyZnaOa), 주석 인듐 아연 산화물(SnxInyZnzOa), 알루미늄 주석 인듐 아연 산화물(AlxSnyInzZnaOd), 실리콘 인듐 아연 산화물(SixInyZnzOa), 아연 주석 산화물(ZnxSnyOz), 알루미늄 아연 주석 산화물(AlxZnySnzOa), 갈륨 아연 주석 산화물(GaxZnySnzOa), 지르코늄 아연 주석 산화물(ZrxZnySnzOa), 인듐 갈륨 실리콘 산화물(InGaSiO) 중 하나 이상과 같은, 산화물 반도체 재료를 포함할 수 있다.
도 5a에서, 비트 라인들(BL1 및 BL*)은 도면에 도시한 페이지에 직교하는 방향으로 연장된다. 따라서 도 2에서, 제 1 열의 메모리 셀들(210, 212, 및 214)은 도 5a의 페이지로 연장될 것이다. 도 5b는 액세스 라인(541)을 향한 단면도이다. 뷰는 단순함을 위해 두 개의 메모리 셀들(510, 512)을 도시한다. 메모리 셀들은 도 2에서의 메모리 셀들(210 및 212)일 수 있다. 대시 기호로 된 면적(560)은 3D 메모리 어레이의 메모리 셀들이 동일한 비트 라인 쌍(예컨대, BL1 및 BL1*)을 따라 가로질러질 방향을 도시한다. 메모리 셀들(510 및 512)과 동일한 평면에서의 부가적인 행들은 도 5a에서 메모리 셀(510)의 좌측 및 우측으로 형성될 수 있다.
도 5b에서의 뷰는 판독 채널(551), 기입 채널(553), 및 액세스 라인을 도시한다. 도 5b에 도시된 바와 같이, 액세스 라인은 기입 채널 부분(553)의 제 1 면(예컨대, 뒷면)에 인접하여 배열된 제 1 액세스 라인 부분(541A), 및 기입 채널 부분(553)의 제 2 면(예컨대, 전면)에 인접하여 배열된 제 2 액세스 라인(541B)을 포함하는 양면 액세스 라인일 수 있다. 도 5b에 도시된 바와 같이, 액세스 라인의 제 2 면은 두 개의 부분들 사이에 기입 채널 부분(553) 및 플로팅 게이트 구조를 가진 제 1 면의 반대편에 있을 수 있다. 양면 액세스 라인의 전방 및 후방 부분들은 전하 저장 트랜지스터의 개선된 제어를 제공한다. 양면 액세스 라인의 전방 및 후방 부분들은 하나의 전기 신호가 양쪽 액세스 라인 부분들 모두를 구동하도록 전기적으로 함께 연결된다.
도 5a 및 도 5b는 수평으로 배열된 메모리 셀들의 2-차원 어레이의 하나의 행을 설명하기 위해 사용되지만, 부가적인 메모리 셀들은 3-차원(3D) 메모리 어레이를 형성하기 위해 수직 방향으로 형성될 수 있다. 셀들의 다수의 데크들 또는 레벨들은 3D 메모리 어레이를 형성하기 위해 스택에 형성될 수 있다.
도 6a는 다수의 레벨들에 배열된 4개의 2T 메모리 셀들의 예시이다. 도 5a의 예에서처럼, 동일한 비트 라인 쌍(예컨대, BL1, BL1*)에 연결된 메모리 셀들은 도 6a의 페이지의 안쪽 및 바깥 방향으로 하나의 레벨에서 직교하여 연장된다. 그러므로, 도 6a에서의 메모리 셀들은 3 차원 메모리 어레이를 나타낸다.
도 6b는 액세스 라인(641)을 향해 본 도 6a에서의 A-A'를 따르는 뷰이다. 대시 기호로 된 면적(660)은 3D 메모리 어레이의 메모리 셀들이 동일한 비트 라인 쌍(예컨대, BL1 및 BL1*)을 따라 가로질러지는 방향을 도시한다. 대시 기호로 된 면적(662)은 3D 메모리 어레이의 메모리 셀들이 동일한 액세스 라인(예컨대, WL1)을 따라 가로질러지는 방향을 도시한다. 도 6a 및 도 6b의 예는 단순함을 위해 메모리 셀들의 두 개의 행들 및 두 개의 열들을 도시하지만, 구현은 3 차원들의 각각에서 많은 메모리 셀들을 포함할 것이다.
도 6a에서 2T 메모리 셀들의 각각은 두 개의 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀들의 수직 열에 배열된 메모리 셀들은 3D 메모리 어레이에서 수직으로 연장된 하나의 액세스 라인(예컨대, 액세스 라인(641 또는 WL1))에 연결될 수 있다. 수직으로 연장된 액세스 라인은 메모리 셀들의 열의 다수의 각각의 레벨들의 각각에서 2T 메모리 셀의 전하 저장 트랜지스터(T1) 및 기입 트랜지스터(T2) 둘 모두의 게이트들에 결합된다. 일부 실시예들에서, 전하 저장 트랜지스터는 플로팅 게이트 트랜지스터이며 액세스 라인은 다수의 수직으로 배열된 레벨들의 다수의 각각의 레벨들에서 2T 메모리 셀들의 플로팅 게이트 트랜지스터들 및 기입 트랜지스터들의 제어 게이트들에 결합된다. 액세스 라인은 플로팅 게이트들에 중첩하여 도시된다. 일부 실시예들에서, 액세스 라인들은 플로팅 게이트에 중첩하지 않는다. 예를 들어, 액세스 라인(641)의 최하부 에지는 플로팅 게이트들(FG1 및 FG2)의 최상부 에지보다 높을 수 있다.
수직으로 연장된 액세스 라인은 그가 결합되는 2T 메모리 셀들의 각각의 기입 동작들 및 판독 동작들 양쪽 모두를 수행하기 위해 동작 가능하다. 단일 비트 라인 쌍(예컨대, 비트 라인 쌍(BL1, BL1*))은 각각의 레벨 메모리 셀들에서 다수의 2T 메모리 셀들에 결합된다. 비트 라인 쌍은 이들이 결합되는 2T 메모리 셀들의 각각의 기입 동작들 및 판독 동작들 양쪽 모두를 수행하기 위해 동작 가능하다.
도 7 내지 도 12는 본 출원에서 설명된 일부 실시예들에 따른, 메모리 디바이스를 형성하는 프로세스들을 도시한다. 메모리 디바이스는 다수의 레벨들의 2T 메모리 셀들을 포함한다. 다수의 레벨들은 수직으로 배열된다. 도 7에 도시된 바와 같이, 다수의 레벨들의 유전체 재료(772)와 교번하는 다수의 레벨들의 희생 재료(774)가 기판(770) 상에 수직으로 형성된다. 레벨들은 재료 증착 프로세스에 의해 제작된 층들일 수 있다. 유전체 재료는 예를 들어, SiO2를 포함할 수 있다. 다른 예들에서, 다층 유전체들이 이용될 수 있다. 희생 재료는, 예를 들어, 실리콘 질화물(Si3N4)을 포함할 수 있다.
도 8에서, 개구들(776)(예컨대, 홀들)이 다수의 레벨들에 형성된다. 개구들은 드릴링 또는 에칭에 의해 형성될 수 있다. 개구는 희생 재료를 갖고 레벨들의 면들을 노출한다. 도 9에서, 리세스들은 희생 재료(774)의 다수의 레벨들에 형성된다. 리세스들은 근본적으로 단지 희생 재료만을 제거하는 등방성 에칭 프로세스를 사용하여 형성되며 유전체 재료(752)에 선택적일 수 있다. 도 9에 도시된 바와 같이, 결과적인 구조는 다수의 레벨들의 유전체 재료(752)에 개구들을 및 희생 재료(774)의 레벨들에 다수의 레벨들의 리세스들을 포함한다.
도 10은 개구(756) 및 다수의 레벨들의 리세스들(778)을 도시한 도 9의 일 부분의 예시이다. 다수의 층 또는 막들은 2T 메모리 셀들의 다수의 레벨들이 기입 트랜지스터들 및 전하 저장 트랜지스터들의 다수의 레벨들에 대한 판독 채널 영역들, 기입 채널 영역들, 및 전하 저장 구조들의 다수의 레벨들을 형성하기 위해 리세스들에서 증착될 수 있다.
도 11에서, 폴리실리콘의 층 또는 막은 전하 저장 트랜지스터들에 대한 판독 채널 부분(751)을 형성하기 위해 리세스들에 형성된다. 도 11의 실시예에서 도시된 바와 같이, 폴리실리콘 막은 전하 저장 트랜지스터의 양면 채널 영역을 형성하기 위해 리세스의 두 개의 면들 상에 증착된다. 유전체 재료(772)의 층 또는 막은 판독 채널 부분들의 폴리실리콘 위에 형성된다. 유전체 재료는 다수의 유전체 레벨들의 유전체 재료(예컨대, SiO2)와 동일할 수 있거나 또는 상이한 유전체 재료일 수 있다. 게이트 산화물은 전하 저장 트랜지스터들의 전하 저장 구조(702)를 형성하기 위해 리세스들에 배치된다. 유전체 재료(772)는 판독 채널 부분(751)으로부터 전하 저장 구조(702)를 격리시킨다. 특정한 실시예들에서, 전하 저장 구조(702)는 플로팅 게이트 트랜지스터의 플로팅 게이트 구조이다. 도 11의 실시예에서, 게이트 산화물은 전하 저장 트랜지스터의 양면 판독 채널 부분(751)의 면들 사이에 배치된다. 유전체 재료(772)는 플로팅 게이트 트랜지스터의 다른 도전성 요소들로부터 플로팅 게이트 구조를 격리시킨다.
반도체 재료는 2T 메모리 셀들의 기입 트랜지스터들을 위한 기입 채널 부분(753)을 형성하기 위해 리세스들에 형성된다. 반도체 재료는 판독 채널 부분(751)의 폴리실리콘보다 높은 밴드갭을 갖는다. 특정한 실시예들에서, 기입 채널 부분(753)의 반도체 재료는 n-형 GaP를 포함한다. 특정한 실시예들에서, 기입 채널 부분(751)은 산화물 반도체 재료를 포함한다. 기입 트랜지스터들의 기입 채널 영역은 전하 저장 구조(702)를 접촉하기 위해 형성된다.
수직 개구들이 다시 다수의 레벨들에 형성된다. 수직 개구들은 다수의 레벨들의 유전체 재료 및 다수의 레벨들의 채널 영역들에 형성된다. 판독 채널 부분들 및 기입 채널 부분들의 층들 또는 막들은 나중에 형성된 비트 라인들을 위한 공간을 준비하기 위해 에칭 백 될 수 있다. 개구들 및 에칭된 면적들은 희생 재료(774)로 채워진다. 희생 재료는 다수의 레벨들의 희생 재료의 희생 재료와 동일하거나 또는 상이할 수 있다.
판독 및 기입 채널들이 형성될 때, 프로세싱은 기입 트랜지스터들의 게이트들 및 전하 저장 트랜지스터들의 제어 게이트들을 형성하기 위해 도 11에 도시된 것과 상이한 방향으로 계속된다. 다수의 레벨들의 채널 영역들은 다수의 레벨들의 개개의 판독 채널 부분들 및 기입 채널 부분들을 격리하기 위해 잘려진다(예컨대, 드릴링되거나 또는 에칭된다). 게이트 산화물은 기입 트랜지스터 및 전하 저장 트랜지스터들의 게이트 영역들을 형성하기 위해 증착된다. 개구들(예컨대, 홀들)은 게이트 영역들에 접촉하기 위해 액세스 라인들에 대해 형성된다(예컨대, 에칭에 의해). 에칭들은 액세스 라인들을 형성하기 위해 도전성 재료(예컨대, 금속)로 채워질 수 있다. 액세스 라인들은 다수의 레벨들에서 수직으로 연장된다. 단일 액세스 라인(예컨대, 도 2에서의 WL1)은 메모리 셀들의 열에서 다수의 메모리 셀들에 접촉하기 위해 형성된다. 동일한 단일 액세스 라인은 메모리 셀들의 제 1 레벨의 2T 메모리 셀의 기입 트랜지스터의 게이트 영역 및 전하 저장 트랜지스터의 제어 게이트 영역에 접촉하며, 메모리 셀들의 제 2 레벨의 2T 메모리 셀의 기입 트랜지스터의 게이트 영역 및 전하 저장 트랜지스터의 제어 게이트 영역에 접촉한다. 액세스 라인들은, 2T 메모리 셀의 두 개의 면들 상에 기입 트랜지스터들을 위한 게이트 영역들 및 전하 저장 트랜지스터들을 위한 제어 게이트 영역들을 가진, 양면 액세스 라인들일 수 있다.
도 12에 도시된 바와 같이, 희생 재료(774) 또는 도 11이 제거된다. 수직 개구는 비트 라인 쌍들의 비트 라인들 중 하나를 형성하기 위해 도전성 재료로 채워진다. 이때, 비트 라인들은 도전성 재료에 의해 함께 단락될 수 있다. 형성된 비트 라인들은 분리되며(예컨대, 도전성 재료를 에칭함으로써), 간격 또는 개구는 형성된 비트 라인들을 전기적으로 격리하기 위해 절연 산화물(예컨대, SiO2)과 같은, 유전체로 채워진다. 도 12는 형성된 비트 라인들(BL1, BL2, BL3, 및 BL4)을 도시한다. 비트 라인들은 도 12를 도시한 페이지에 직교한 방향으로 연장되며, 메모리 셀들의 판독 채널 부분(751)의 일 단부를 접촉한다.
채널 영역들의 다수의 레벨들은 판독 채널 부분(751)의 반대 단부들을 노출하기 위해 다시 잘려진다(예컨대, 드릴링되거나 또는 에칭된다). 도전성 재료는 판독 채널 부분들의 반대 단부들에 접촉하기 위해 개구에 배치된다. 도전성 재료는 다시 분리될 수 있으며 간격 또는 개구는 비트 라인 쌍들(예컨대, 비트 라인들(BL1*, BL2*, BL3*, 및 BL4*))의 제 2 비트 라인을 형성하기 위해 절연 산화물로 채워진다.
장치들(예컨대, 메모리 디바이스들(100 및 200)) 및 방법들(예컨대, 메모리 디바이스들(100 및 200)의 동작들)의 예시들은 다양한 실시예들의 구조의 일반적인 이해를 제공하도록 의도되며 본 출원에서 설명된 구조들을 이용할 수 있는 장치들의 요소들 및 특징들 모두에 대한 완전한 설명을 제공하도록 의도되지 않는다. 본 출원에서의 장치는, 예를 들어, 메모리 디바이스들(100 및 200)을 포함할 수 있는 디바이스 또는 시스템을 나타낸다.
도 1 내지 도 4를 참조하여 상기 설명된 구성요소들 중 임의의 것은 소프트웨어를 통한 시뮬레이션을 포함한, 다수의 방식들로 구현될 수 있다. 따라서, 장치들, 예컨대, 메모리 디바이스들(100 및 200), 또는 상기 설명된 이들 메모리 디바이스들의 각각의 부분은 모두 본 출원에서 "모듈들"(또는 "모듈")로서 특성화될 수 있다. 이러한 모듈들은 다양한 실시예들의 특정한 구현들을 위해 원하는 대로 및/또는 적절한 경우, 하드웨어 회로부, 단일- 및/또는 다중-프로세서 회로들, 메모리 회로들, 소프트웨어 프로그램 모듈들, 및 오브젝트들 및/또는 펌웨어, 및 그 조합들을 포함할 수 있다. 예를 들어, 이러한 모듈들은 소프트웨어 전기 신호 시뮬레이션 패키지, 전력 사용 및 범위 시뮬레이션 패키지, 커패시턴스-인덕턴스 시뮬레이션 패키지, 전력/열 소산 시뮬레이션 패키지, 신호 송신-수신 시뮬레이션 패키지, 및/또는 다양한 잠재적인 실시예들의 동작을 동작시키거나 또는 시뮬레이션하기 위해 사용된 소프트웨어 및 하드웨어의 조합과 같은, 시스템 동작 시뮬레이션 패키지에 포함될 수 있다.
메모리 디바이스들(100 및 200)은 고속 컴퓨터들, 통신 및 신호 프로세싱 회로부, 단일- 또는 다중-프로세서 모듈들, 단일 또는 다중 내장형 프로세서들, 다중코어 프로세서들, 메시지 정보 스위치들, 및 다층, 다중칩 모듈들을 포함한 애플리케이션-특정 모듈들과 같은 장치들(예컨대, 전자 회로부)에 포함될 수 있다. 이러한 장치들은 또한 텔레비전들, 휴대 전화들, 개인용 컴퓨터들(예컨대, 랩탑 컴퓨터들, 데스크탑 컴퓨터들, 핸드헬드 컴퓨터들, 태블릿 컴퓨터들 등), 워크스테이션들, 라디오들, 비디오 플레이어들, 오디오 플레이어들(예컨대, MP3(동화상 전문가 그룹, 오디오 계층 3) 플레이어들), 차량들, 의료용 디바이스들(예컨대, 심박수 측정기, 혈압 모니터 등), 셋 탑 박스들, 및 기타와 같은, 다양한 다른 장치들(예컨대, 전자 시스템들) 내에서 서브구성요소들로서 포함될 수 있다.
도 1 내지 도 12를 참조하여 상기 설명된 실시예들은 장치들 및 장치들을 형성하는 방법들을 포함한다. 장치들 중 하나는 메모리 디바이스(200)를 포함한다. 부가적인 장치들 및 방법들을 포함한 다른 실시예들이 설명된다.
부가적인 설명 및 예들
예 1은 장치이며, 상기 장치는 기판 위에 수직으로 배열된 다수의 레벨들의 2-트랜지스터(2T) 메모리 셀들로서, 각각의 2T 메모리 셀은: 전하 저장 트랜지스터 및 기입 트랜지스터를 포함하고, 상기 기입 트랜지스터의 소스 또는 드레인 영역은 상기 전하 저장 트랜지스터의 전하 저장 구조에 직접 결합되는, 상기 다수의 레벨들의 2T 메모리 셀들; 상기 다수의 수직으로 배열된 레벨들의 다수의 각각의 레벨들에서 2T 메모리 셀들의 전하 저장 트랜지스터 및 기입 트랜지스터 양쪽 모두를 게이팅하기 위해 배치된 수직으로 연장된 액세스 라인으로서, 상기 수직으로 연장된 액세스 라인은 그가 결합되는 2T 메모리 셀들의 각각의 기입 동작들 및 판독 동작들 양쪽 모두를 수행하기 위해 동작 가능한, 상기 수직으로 연장된 액세스 라인; 및 각각의 레벨에서 다수의 2T 메모리 셀들에 결합되며, 이들이 결합되는 2T 메모리 셀들의 각각의 기입 동작들 및 판독 동작들 양쪽 모두를 수행하기 위해 동작 가능한 단일 비트 라인 쌍을 포함한다.
예 2에서, 예 1의 주제로서, 상기 기입 트랜지스터는 기입 채널 부분을 포함하며 상기 전하 저장 트랜지스터는 상기 기입 채널 부분으로부터 분리된 판독 채널 부분을 포함하고, 상기 판독 채널 부분은 상기 단일 비트 라인 쌍의 비트 라인들 사이에서 결합되며; 상기 기입 채널 부분의 임계 전압은 상기 판독 채널 부분의 임계 전압보다 크다.
예 3에서, 예 2의 주제는, 그들이 결합되는 2T 메모리 셀들의 각각의 기입 채널 부분 및 분리된 판독 채널 부분 양쪽 모두에 중첩하는 수직으로 연장된 액세스 라인을 선택적으로 포함한다.
예 4에서, 예 2 내지 예 3 중 임의의 것의 주제로서, 상기 기입 채널 부분에 포함된 반도체 재료의 밴드갭은 상기 판독 채널 부분에 포함된 반도체 재료의 밴드갭보다 크다.
예 5에서, 예 2 내지 예 4 중 임의의 것의 주제로서, 상기 판독 채널 부분은 상기 전하 저장 구조의 제 1 표면에 인접하여 배열된 제 1 채널 부분 및 상기 전하 저장 구조의 제 2 표면에 인접하여 배열된 제 2 채널 부분을 포함한 2개의 채널 면들을 포함하며, 상기 제 2 표면은 상기 제 1 표면으로부터 전하 저장 구조의 반대 면 상에 있다.
예 6에서, 예 1 내지 예 5 중 임의의 것의 주제로서, T 메모리 셀은 플로팅 게이트 트랜지스터이며 상기 전하 저장 구조는 상기 플로팅 게이트 트랜지스터의 플로팅 게이트 구조이다.
예 7에서, 예 6의 주제로서, T 메모리 셀들은 다수의 수직으로 배열된 레벨들의 다수의 각각의 레벨들에 있다.
예 8은 다수의 레벨들의 2-트랜지스터(2T) 메모리 셀들을 형성하는 방법이며, 상기 방법은: 다수의 레벨들의 유전체 재료와 교번되는 다수의 레벨들의 희생 재료를 기판상에 수직으로 형성하는 것; 다수의 레벨들의 유전체 재료에 제 1 개구들을 형성하며 다수의 레벨들의 희생 재료에 다수의 레벨들의 리세스들을 형성하는 것; 상기 2T 메모리 셀들의 기입 트랜지스터들 및 전하 저장 트랜지스터들에 대한 다수의 레벨들의 채널 영역들을 형성하는 것으로서, 기입 트랜지스터의 채널 영역은 각각의 2T 메모리 셀에서 전하 저장 트랜지스터의 전하 저장 구조에 접촉하는, 상기 다수의 레벨들의 채널 영역들을 형성하는 것; 다수의 레벨들의 유전체 재료 및 다수의 레벨들의 채널 영역들에 제 2 수직 개구들을 형성하며, 상기 희생 재료로 상기 제 2 수직 개구들을 채우는 것; 상기 2T 메모리 셀들의 기입 트랜지스터들 및 전하 저장 트랜지스터들의 게이트 영역들을 형성하는 것; 다수의 수직으로 연장된 액세스 라인들을 형성하는 것으로서, 각각의 액세스 라인은 2T 메모리 셀들의 다수의 각각의 레벨들에서 2T 메모리 셀의 전하 저장 트랜지스터 및 기입 트랜지스터 둘 모두의 게이트 영역들을 제어하기 위한 것인, 상기 다수의 수직으로 연장된 액세스 라인들을 형성하는 것; 및 상기 희생 재료를 제거하며 상기 제 2 수직 개구들을 사용하여 상기 2T 메모리 셀들에 대한 비트 라인 쌍들을 형성하는 것으로서, 단지 하나의 비트 라인 쌍만이 하나의 2T 메모리 셀에 접촉하는, 상기 희생 재료를 제거하고 비트 라인 쌍들을 형성하는 것을 포함한다.
예 9에서, 예 8의 주제로서, 상기 다수의 레벨들의 채널 영역들을 형성하는 것은 전하 저장 트랜지스터의 양면 판독 채널 영역을 형성하기 위해 리세스의 두 개의 면들 상에 폴리실리콘 막을 증착하는 것을 포함한다.
예 10에서, 예 9의 주제로서, T 메모리 셀들은 상기 전하 저장 트랜지스터의 양면 판독 채널 영역의 면들 사이에 게이트 산화물을 증착하는 것을 포함한다.
예 11에서, 예 10의 주제로서, 상기 다수의 레벨들의 채널 영역들을 형성하는 것은 기입 트랜지스터의 기입 채널 영역을 형성하기 위해 상기 전하 저장 트랜지스터의 양면 채널 영역의 면들 사이에 및 상기 전하 저장 구조와 접촉하여 갈륨 인화물을 배치하는 것을 포함한다.
예 12에서, 예 9 내지 예 11 중 임의의 것의 주제로서, T 메모리 셀들은: 상기 양면 채널 영역의 제 1 단부를 노출하기 위해 제 2 수직 개구로부터 상기 희생 재료를 제거하는 것; 2T 메모리 셀의 비트 라인 쌍의 제 1 비트 라인을 형성하기 위해 상기 제 2 수직 개구에 도전성 재료를 배치하는 것으로서, 상기 제 1 비트 라인은 상기 2-측 채널 영역의 제 1 단부에 접촉하는, 상기 제 2 수직 개구에 도전성 재료를 배치하는 것; 상기 2-측 채널 영역의 제 2 단부를 노출하기 위해 개구를 형성하는 것; 및 상기 2T 메모리 셀의 비트 라인 쌍의 제 2 비트 라인을 형성하기 위해 상기 도전성 재료를 배치하는 것으로서, 상기 제 2 비트 라인은 상기 2-측 채널 영역의 제 2 단부에 접촉하는, 상기 도전성 재료를 배치하는 것을 포함한다.
예 13에서, 예 8 내지 예 12 메모리 셀들 중 임의의 것의 주제로서, T 메모리 셀들은: 상기 비트 라인 쌍들의 제 1 비트 라인들을 형성하기 위해 상기 도전성 재료로 상기 제 2 수직 개구들을 채우는 것; 상기 형성된 제 1 비트 라인들을 분리하기 위해 상기 도전성 재료를 에칭하는 것; 및 상기 형성된 제 1 비트 라인들을 전기적으로 격리하기 위해 절연 산화물로 상기 개구를 채우는 것을 포함한다.
예 14에서, 예 8 내지 예 13 중 임의의 것의 주제는, 상기 전하 저장 트랜지스터들을 위한 다수의 레벨들의 플로팅 게이트 구조들을 형성하는 것을 포함하며, 상기 전하 저장 트랜지스터들의 게이트 영역들을 형성하는 것은 상기 전하 저장 트랜지스터들의 제어 게이트 영역들을 형성하기 위해 게이트 산화물을 배치하는 것을 포함한다.
예 15에서, 예 14의 주제는, 동일한 단일 액세스 라인을 위해, 2T 메모리 셀의 기입 트랜지스터의 게이트 영역 및 전하 저장 트랜지스터의 제어 게이트 영역으로의 접촉들을 형성하는 것을 포함한다.
예 16에서, 예 8 내지 예 15 중 임의의 것의 주제는 상기 2T 메모리 셀들의 제 1 레벨의 2T 메모리 셀의 기입 트랜지스터의 게이트 영역들 및 전하 저장 트랜지스터의 게이트 영역으로, 및 상기 2T 메모리 셀들의 제 2 레벨의 2T 메모리 셀의 기입 트랜지스터 및 전하 저장 트랜지스터의 게이트 영역들로 단일의 수직으로 연장된 액세스 라인에 대한 접촉들을 형성하는 것을 포함한다.
예 17은 수직으로 배열된 다수의 레벨들의 2-트랜지스터(2T) 메모리 셀들을 가진 메모리 어레이를 동작시키는 방법이며, 상기 방법은: 기입 동작 동안, 단일의 수직으로 연장된 액세스 라인을 사용하여 상기 메모리 어레이의 제 1 레벨의 타겟 2T 메모리 셀에 제 1 기입 전압을 인가하는 것; 및 판독 동작 동안, 상기 기입 동작에서 사용된 동일한 단일의 수직으로 연장된 액세스 라인을 사용하여 상기 타겟 2T 메모리 셀에 제 1 판독 전압을 인가하는 것을 포함하며; 상기 동일한 단일의 수직으로 연장된 액세스 라인은 상기 타겟 2T 메모리 셀에 접촉하며 상기 메모리 어레이의 제 2 레벨의 제 1 비-타겟 2T 메모리 셀에 접촉한다.
예 18에서, 예 17의 주제는: 상기 기입 동작 동안, 상기 타겟 2T 메모리 셀의 단일 비트 라인 쌍의 양쪽 비트 라인들 모두에 제 2 기입 전압을 인가하는 것으로서, 상기 제 1 기입 전압 및 상기 제 2 기입 전압은 0볼트보다 큰, 상기 제 2 기입 전압을 인가하는 것; 및 상기 비-타겟 2T 메모리 셀의 단일 비트 라인 쌍이 양쪽 비트 라인들 모두에 0볼트를 인가하는 것을 포함한다.
예 19에서, 예 18의 주제는: 상기 판독 동작 동안, 상기 타겟 2T 메모리 셀의 단일 비트 라인 쌍의 단일 비트 라인에 제 2 판독 전압을 인가하는 것으로서, 상기 제 2 판독 전압은 0볼트보다 큰, 상기 제 2 판독 전압을 인가하는 것; 및 상기 판독 동작 동안 상기 타겟 2T 메모리 셀의 단일 비트 라인 쌍의 다른 비트 라인 및 상기 비-타겟 2T 메모리 셀의 단일 비트 라인 쌍의 양쪽 비트 라인들 모두에 0볼트를 인가하는 것을 포함한다.
예 20에서, 예 18 내지 예 19 중 임의의 것의 주제는, 상기 기입 동작 및 상기 판독 동작 동안, 상기 메모리 어레이의 선택되지 않은 액세스 라인들에 아이솔레이션 전압을 인가하는 것을 포함하며, 상기 아이솔레이션 전압은 0볼트 미만이다.
예 21에서, 예 8 내지 예 15 중 어느 하나 또는 임의의 조합의 방법은 예 1 내지 예 7 중 하나 또는 임의의 조합에 따라 구조를 형성하기 위해 수행될 수 있다.
예 22에서, 예 17 내지 예 20 중 하나 또는 임의의 조합의 메모리 어레이를 동작시키는 방법은 예 1 내지 예 7 중 하나 또는 임의의 조합의 장치를 사용하여 수행될 수 있다.
예 23에서, 예 1 내지 예 15 중 하나 또는 임의의 조합의 주제는 선택적으로 전하 트랩 저장 구조를 포함하는 전하 저장 트랜지스터를 포함한다.
예 24에서, 예 1 내지 예 22 중 하나 또는 임의의 조합의 다수의 레벨들의 2-트랜지스터(2T) 메모리 셀들은 선택적으로 다수의 수직으로 배열된 티어들의 메모리 디바이스들을 포함한다.
이들 비-제한적인 예들은 임의의 순열 또는 조합으로 조합될 수 있다.
상세한 설명 및 청구항들에서, 용어 "~ 중 적어도 하나"에 의해 연결된 아이템들의 리스트는 열거된 아이템들의 임의의 조합을 의미한다. 예를 들어, 아이템들 A 및 B가 열거된다면, 구절 "A 및 B 중 적어도 하나"는 A만을; B만을; 또는 A 및 B를 의미한다. 또 다른 예에서, 아이템들 A, B, 및 C가 열거된다면, 구절 "A, B, 및 C 중 적어도 하나"는 A만을; B만을; C만을; A 및 B(C 제외); A 및 C(B 제외); B 및 C(A 제외); 또는 A, B, 및 C 모두를 의미한다. 아이템 A는 단일 요소 또는 다수의 요소들을 포함할 수 있다. 아이템 B는 단일 요소 또는 다수의 요소들을 포함할 수 있다. 아이템 C는 단일 요소 또는 다수의 요소들을 포함할 수 있다.
상세한 설명 및 청구항들에서, 용어 "~ 중 하나"에 의해 연결된 아이템들의 리스트는 리스트 아이템들 중 단지 하나만을 의미한다. 예를 들어, 아이템들 A 및 B가 열거된다면, 구절 "A 및 B 중 하나"는 A만을(B 제외), 또는 B만을(A 제외) 의미한다. 또 다른 예에서, 아이템들 A, B, 및 C가 열거된다면, 구절 "A, B, 및 C 중 하나"는 A만을; B만을; 또는 C만을 의미한다. 아이템 A는 단일 요소 또는 다수의 요소들을 포함할 수 있다. 아이템 B는 단일 요소 또는 다수의 요소들을 포함할 수 있다. 아이템 C는 단일 요소 또는 다수의 요소들을 포함할 수 있다. 상기 설명 및 도면들은 이 기술분야의 숙련자들이 본 발명의 주제의 실시예들을 실시할 수 있게 하기 위해 본 발명의 주제의 일부 실시예들을 예시한다. 다른 실시예들은 구조적, 논리적, 전기, 프로세스, 및 다른 변화들을 통합할 수 있다. 예들은 단지 가능한 변화들을 특징짓는다. 일부 실시예들의 부분들 및 특징들은 다른 것들의 부분들 및 특징들에 포함되거나, 또는 이들로 대체될 수 있다. 많은 다른 실시예들은 상기 설명을 판독하고 이해할 때 이 기술분야의 숙련자들에게 명백할 것이다.
Claims (20)
- 장치에 있어서,
기판 위에 수직으로 배열된 다수의 레벨들의 2-트랜지스터(2T) 메모리 셀들로서, 각각의 2T 메모리 셀은,
전하 저장 트랜지스터 및 기입 트랜지스터로서, 상기 기입 트랜지스터의 소스 또는 드레인 영역은 상기 전하 저장 트랜지스터의 전하 저장 구조에 직접 결합되는, 상기 전하 저장 트랜지스터 및 기입 트랜지스터;
상기 다수의 수직으로 배열된 레벨들의 다수의 각각의 레벨들에서 2T 메모리 셀들의 상기 전하 저장 트랜지스터 및 상기 기입 트랜지스터 둘 다를 게이팅하기 위해 배치된 수직으로 연장된 액세스 라인으로서, 상기 수직으로 연장된 액세스 라인은 그가 결합되는 상기 2T 메모리 셀들의 각각의 기입 동작들 및 판독 동작들 둘 모두를 수행하기 위해 동작 가능한, 상기 수직으로 연장된 액세스 라인; 및
각각의 레벨에서 다수의 2T 메모리 셀들에 결합되며, 이들이 결합되는 상기 2T 메모리 셀들의 각각의 기입 동작들 및 판독 동작들 둘 다를 수행하기 위해 동작 가능한 단일 비트 라인 쌍을 포함하는, 상기 다수의 레벨들의 2T 메모리 셀들을 포함하는, 장치. - 청구항 1에 있어서,
상기 기입 트랜지스터는 기입 채널 부분을 포함하고 상기 전하 저장 트랜지스터는 상기 기입 채널 부분으로부터 분리된 판독 채널 부분을 포함하며, 상기 판독 채널 부분은 상기 단일 비트 라인 쌍의 비트 라인들 사이에 결합되고;
상기 기입 채널 부분의 임계 전압은 상기 판독 채널 부분의 임계 전압보다 큰, 장치. - 청구항 2에 있어서, 상기 수직으로 연장된 액세스 라인은 그가 결합되는 상기 2T 메모리 셀들의 각각의 상기 기입 채널 부분 및 상기 분리된 판독 채널 부분 둘 다에 중첩하는, 장치.
- 청구항 2에 있어서, 상기 기입 채널 부분에 포함된 반도체 재료의 밴드갭은 상기 판독 채널 부분에 포함된 반도체 재료의 밴드갭보다 큰, 장치.
- 청구항 2에 있어서,
상기 판독 채널 부분은 상기 전하 저장 구조의 제 1 표면에 인접하여 배열된 제 1 채널 부분 및 상기 전하 저장 구조의 제 2 표면에 인접하여 배열된 제 2 채널 부분을 포함한 2 채널 면들을 포함하며,
상기 제 2 표면은 상기 제 1 표면으로부터 상기 전하 저장 구조의 반대 면 상에 있는, 장치. - 청구항 1 내지 청구항 5 중 어느 한 항에 있어서, 각각의 2T 메모리 셀의 상기 전하 저장 트랜지스터는 플로팅 게이트 트랜지스터이고 상기 전하 저장 구조는 상기 플로팅 게이트 트랜지스터의 플로팅 게이트 구조인, 장치.
- 청구항 6에 있어서, 상기 수직으로 연장된 액세스 라인은 상기 다수의 수직으로 배열된 레벨들의 다수의 각각의 레벨들에서 상기 2T 메모리 셀들의 상기 플로팅 게이트 트랜지스터들 및 상기 기입 트랜지스터들을 게이팅하는, 장치.
- 다수의 레벨들의 2-트랜지스터(2T) 메모리 셀들을 형성하는 방법에 있어서,
다수의 레벨들의 유전체 재료와 교번하는 다수의 레벨들의 희생 재료를 기판상에 수직으로 형성하는 단계;
상기 다수의 레벨들의 유전체 재료에 제 1 개구들을 형성하고 상기 다수의 레벨들의 희생 재료에 다수의 레벨들의 리세스들을 형성하는 단계;
상기 2T 메모리 셀들의 기입 트랜지스터들 및 전하 저장 트랜지스터들을 위한 다수의 레벨들의 채널 영역들을 형성하는 단계로서, 기입 트랜지스터의 채널 영역은 각각의 2T 메모리 셀에서 전하 저장 트랜지스터의 전하 저장 구조에 접촉하는, 상기 다수의 레벨들의 채널 영역들을 형성하는 단계;
상기 다수의 레벨들의 유전체 재료 및 상기 다수의 레벨들의 채널 영역들에 제 2 수직 개구들을 형성하고, 상기 희생 재료로 상기 제 2 수직 개구들을 채우는 단계;
상기 2T 메모리 셀들의 상기 기입 트랜지스터들 및 상기 전하 저장 트랜지스터들의 게이트 영역들을 형성하는 단계;
다수의 수직으로 연장된 액세스 라인들을 형성하는 단계로서, 각각의 액세스 라인은 상기 2T 메모리 셀들의 다수의 각각의 레벨들에서 2T 메모리 셀의 전하 저장 트랜지스터 및 기입 트랜지스터 둘 다의 게이트 영역들을 제어하기 위한 것인, 상기 다수의 수직으로 연장된 액세스 라인들을 형성하는 단계; 및
상기 희생 재료를 제거하고 상기 제 2 수직 개구들을 사용하여 상기 2T 메모리 셀들에 대한 비트 라인 쌍들을 형성하는 단계로서, 단지 하나의 비트 라인 쌍만이 하나의 2T 메모리 셀에 접촉하는, 상기 희생 재료를 제거하고 비트 라인 쌍들을 형성하는 단계를 포함하는, 방법. - 청구항 8에 있어서, 상기 다수의 레벨들의 채널 영역들을 형성하는 단계는 전하 저장 트랜지스터의 양면 판독 채널 영역을 형성하기 위해 리세스의 두 개의 면들 상에 폴리실리콘 막을 배치하는 단계를 포함하는, 방법.
- 청구항 9에 있어서, 상기 2T 메모리 셀들의 다수의 레벨들의 플로팅 게이트 구조들을 형성하는 단계는 상기 전하 저장 트랜지스터의 상기 양면 판독 채널 영역의 면들 사이에 게이트 산화물을 배치하는 단계를 포함하는, 방법.
- 청구항 10에 있어서, 상기 다수의 레벨들의 채널 영역들을 형성하는 단계는 기입 트랜지스터의 기입 채널 영역을 형성하기 위해 상기 전하 저장 트랜지스터의 양면 채널 영역의 면들 사이에 및 상기 전하 저장 구조와 접촉하여 갈륨 인화물을 배치하는 단계를 포함하는, 방법.
- 청구항 9에 있어서, 상기 2T 메모리 셀들에 대한 비트 라인 쌍들을 형성하는 단계는,
상기 양면 채널 영역의 제 1 단부를 노출하기 위해 제 2 수직 개구로부터 상기 희생 재료를 제거하는 단계;
2T 메모리 셀의 비트 라인 쌍의 제 1 비트 라인을 형성하기 위해 상기 제 2 수직 개구에 도전성 재료를 배치하는 단계로서, 상기 제 1 비트 라인은 상기 양면 채널 영역의 제 1 단부에 접촉하는, 상기 제 2 수직 개구에 도전성 재료를 배치하는 단계;
상기 양면 채널 영역의 제 2 단부를 노출하기 위해 개구를 형성하는 단계; 및
상기 2T 메모리 셀의 비트 라인 쌍의 제 2 비트 라인을 형성하기 위해 상기 도전성 재료를 배치하는 단계로서, 상기 제 2 비트 라인은 상기 양면 채널 영역의 제 2 단부에 접촉하는, 상기 도전성 재료를 배치하는 단계를 포함하는, 방법. - 청구항 8에 있어서, 상기 2T 메모리 셀들에 대한 비트 라인 쌍들을 형성하는 단계는,
상기 비트 라인 쌍들의 제 1 비트 라인들을 형성하기 위해 도전성 재료로 상기 제 2 수직 개구를 채우는 단계;
상기 형성된 제1 비트 라인들을 분리하기 위해 상기 도전성 재료를 에칭하는 단계; 및
상기 형성된 제 1 비트 라인들을 전기적으로 격리하기 위해 절연 산화물로 상기 개구를 채우는 단계를 포함하는, 방법. - 청구항 8에 있어서,
상기 전하 저장 트랜지스터들을 위한 다수의 레벨들의 플로팅 게이트 구조들을 형성하는 단계를 포함하며,
상기 전하 저장 트랜지스터들의 게이트 영역들을 형성하는 단계는 상기 전하 저장 트랜지스터들의 제어 게이트 영역들을 형성하기 위해 게이트 산화물을 배치하는 단계를 포함하는, 방법. - 청구항 14에 있어서, 상기 수직으로 연장된 액세스 라인들을 형성하는 단계는, 동일한 단일 액세스 라인을 위해, 2T 메모리 셀의 기입 트랜지스터의 게이트 영역 및 전하 저장 트랜지스터의 제어 게이트 영역으로의 접촉들을 형성하는 단계를 포함하는, 방법.
- 청구항 8 내지 청구항 15 중 어느 한 항에 있어서, 상기 다수의 수직으로 연장된 액세스 라인들을 형성하는 단계는 상기 2T 메모리 셀들의 제 1 레벨의 2T 메모리 셀의 기입 트랜지스터의 게이트 영역들 및 전하 저장 트랜지스터의 게이트 영역으로, 및 상기 2T 메모리 셀들의 제 2 레벨의 2T 메모리 셀의 기입 트랜지스터 및 전하 저장 트랜지스터의 게이트 영역들로 단일의 수직으로 연장된 액세스 라인을 위한 접촉들을 형성하는 단계를 포함하는, 방법.
- 수직으로 배열된 다수의 레벨들의 2-트랜지스터(2T) 메모리 셀들을 가진 메모리 어레이를 동작시키는 방법에 있어서,
기입 동작 동안, 단일의 수직으로 연장된 액세스 라인을 사용하여 상기 메모리 어레이의 제 1 레벨의 타겟 2T 메모리 셀에 제 1 기입 전압을 인가하는 단계; 및
판독 동작 동안, 상기 기입 동작에서 사용된 동일한 단일의 수직으로 연장된 액세스 라인을 사용하여 상기 타겟 2T 메모리 셀에 제 1 판독 전압을 인가하는 단계를 포함하며,
상기 동일한 단일의 수직으로 연장된 액세스 라인은 상기 타겟 2T 메모리 셀에 접촉하며 상기 메모리 어레이의 제 2 레벨의 제 1 비-타겟 2T 메모리 셀에 접촉하는, 방법. - 청구항 17에 있어서,
상기 기입 동작 동안, 상기 타겟 2T 메모리 셀의 단일 비트 라인 쌍의 양쪽 비트 라인들 모두에 제 2 기입 전압을 인가하는 단계로서, 상기 제 1 기입 전압 및 상기 제 2 기입 전압은 0볼트보다 큰, 상기 제 2 기입 전압을 인가하는 단계; 및
상기 비-타겟 2T 메모리 셀의 단일 비트 라인 쌍의 양쪽 비트 라인들 모두에 0볼트를 인가하는 단계를 포함하는, 방법. - 청구항 18에 있어서,
상기 판독 동작 동안, 상기 타겟 2T 메모리 셀의 단일 비트 라인 쌍의 단일 비트 라인에 제 2 판독 전압을 인가하는 단계로서, 상기 제 2 판독 전압은 0볼트보다 큰, 상기 제 2 판독 전압을 인가하는 단계; 및
상기 판독 동작 동안, 상기 타겟 2T 메모리 셀의 단일 비트 라인 쌍의 다른 비트 라인 및 상기 비-타겟 2T 메모리 셀의 단일 비트 라인 쌍의 양쪽 비트 라인들 모두에 0볼트를 인가하는 단계를 포함하는, 방법. - 청구항 18에 있어서, 상기 기입 동작 및 상기 판독 동작 동안, 상기 메모리 어레이의 선택되지 않은 액세스 라인들에 아이솔레이션 전압을 인가하는 단계를 포함하며, 상기 아이솔레이션 전압은 0볼트 미만인, 방법.
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