CN113692646A - 具有共享读取/写入位线的垂直3d单字线增益单元 - Google Patents

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CN113692646A CN201980090268.XA CN201980090268A CN113692646A CN 113692646 A CN113692646 A CN 113692646A CN 201980090268 A CN201980090268 A CN 201980090268A CN 113692646 A CN113692646 A CN 113692646A
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刘海涛
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Abstract

一些实施例包含设备及形成所述设备的方法。所述设备中的一者包含垂直布置于衬底上方的多个层级的2晶体管2T存储器单元。每一2T存储器单元包含具有栅极的电荷存储晶体管、具有栅极的写入晶体管、垂直延伸存取线及单个位线对。所述写入晶体管的源极或漏极区直接耦合到所述电荷存储晶体管的电荷存储结构。所述垂直延伸存取线耦合到所述多个垂直布置层级的多个相应层级中的2T存储器单元的所述电荷存储晶体管及所述写入晶体管两者的栅极。所述垂直延伸存取线及所述单个位线对用于与其耦合的所述2T存储器单元中的每一者的写入操作及读取操作两者。

Description

具有共享读取/写入位线的垂直3D单字线增益单元
优先权申请
本申请案主张2018年12月26日申请的序列号为62/785,159的美国临时申请案的优先权权益，所述申请案的全部内容以引用的方式并入本文中。
背景技术
存储器装置广泛用于计算机及许多其它电子产品中来存储信息。存储器装置大体上分为两种类型：易失性存储器装置及非易失性存储器装置。易失性存储器装置的实例包含动态随机存取存储器(DRAM)装置。非易失性存储器装置的实例包含闪存装置(例如闪存棒)。存储器装置通常具有众多存储器单元来存储信息。在易失性存储器装置中，如果电源与存储器装置断开，那么存储于存储器单元中的信息丢失。在非易失性存储器装置中，即使电源与存储器装置断开，但存储于存储器单元中的信息留存。
本文的描述涉及易失性存储器装置。大多数常规易失性存储器装置以电荷的形式将信息存储于包含于存储器单元中的电容器结构中。随着对装置存储密度的要求提高，许多常规技术提供缩小存储器单元的大小以提高给定装置面积的装置存储密度的方式。然而，如果要将存储器单元大小缩小到某一尺寸，那么物理限制及制造约束会对此类常规技术提出挑战。与一些常规存储器装置不同，本文描述的存储器装置包含可克服常规技术面临的挑战的特征。
附图说明
图1展示根据本文描述的一些实施例的呈包含易失性存储器单元的存储器装置的形式的设备的框图。
图2展示根据本文描述的一些实施例的包含存储器阵列的存储器装置的一部分的示意图。
图3展示根据本文描述的一些实施例的包含在存储器装置的读取操作期间使用的实例电压的图2的存储器装置。
图4展示根据本文描述的一些实施例的包含在存储器装置的写入操作期间使用的实例电压的图2的存储器装置。
图5A到5B展示根据本文描述的一些实施例的图2的存储器装置的存储器结构。
图6到12展示根据本文描述的一些实施例的形成存储器装置的过程。
具体实施方式
本文描述的存储器装置包含具有可为浮动栅极结构)的电荷存储节点(例如结构)的易失性存储器单元。所描述存储器单元中的每一者可包含两个晶体管(2T存储器单元)。两个晶体管中的一者是具有存储器单元的电荷存储结构(例如(举例来说)浮动栅极存储器单元的浮动栅极或电荷陷阱存储器单元的电荷陷阱结构)的电荷存储晶体管。本文描述的存储器装置可具有允许存储器装置的大小相对小于类似常规存储器装置的大小的结构，使得信息可存储于存储器单元的存储节点中。下文参考图1到图12详细论述所描述存储器装置的不同变化。
图1展示根据本文描述的一些实施例的呈包含易失性存储器单元的存储器装置100的形式的设备的框图。存储器装置100包含存储器阵列101，其可含有存储器单元102。存储器装置100是易失性存储器装置(例如DRAM装置)，使得存储器单元102是易失性存储器单元。因此，如果电源(例如供应电压Vcc)与存储器装置100断开，那么存储于存储器单元102中的信息会丢失(例如无效)。在下文中，Vcc被称为表示一些电压电平，然而，其不限于存储器装置(例如存储器装置100)的供应电压(例如Vcc)。举例来说，如果存储器装置(例如存储器装置100)具有基于Vcc产生内部电压的内部电压产生器(图1中未展示)，那么可使用此内部电压来代替Vcc。
在存储器装置100的物理结构中，存储器单元102可在存储器装置100的衬底(例如半导体衬底)上方垂直形成于不同层级中(例如，在不同层中彼此上下堆叠)。包含存储器单元102的存储器阵列101的结构可包含下文参考图2到图6描述的存储器阵列及存储器单元的结构。
如图1中展示，存储器装置100可包含存取线104(或“字线”)及数据线(或“位线”)105。存储器装置100可使用存取线104上的信号(例如字线信号)来存取存储器单元102及使用数据线105来提供存储(例如，写入)于存储器单元102中或从存储器单元102感测(例如，读取)的信息(例如数据)。
存储器装置100可包含地址寄存器106以接收线(例如地址线)107上的地址信息ADDR(例如行地址信号及列地址信号)。存储器装置100可包含行存取电路系统(例如X解码器)108及列存取电路系统(例如Y解码器)109，其可操作以解码来自地址寄存器106的地址信息ADDR。基于经解码地址信息，存储器装置100可确定在存储器操作期间将存取哪些存储器单元102。存储器装置100可执行写入操作以将信息存储于存储器单元102中及执行读取操作以读取(例如，感测)存储器单元102中的信息(例如先前存储的信息)。存储器装置100还可执行操作(例如刷新操作)以刷新存储于存储器单元102中的信息的值(例如，使其保持有效)。存储器单元102中的每一者可经配置以存储可表示至多一个位(例如具有二进制0(“0”)或二进制1(“1”)的单个位)或一个以上位(例如具有至少两个二进制位的组合的多个位)的信息。
存储器装置100可分别在线130及132上接收包含供应电压Vcc及Vss的供应电压。供应电压Vss可以接地电势操作(例如，具有约零伏的值)。供应电压Vcc可包含从外部电源(例如电池或交流到直流(AC-DC)转换器电路系统)供应到存储器装置100的外部电压。
如图1中展示，存储器装置100可包含存储器控制单元118以基于线(例如控制线)120上的控制信号来控制存储器装置100的存储器操作(例如读取及写入操作)。线120上的信号的实例包含行存取选通信号RAS*、列存取选通信号CAS*、写入启用信号WE*、芯片选择信号CS*、时钟信号CK及时钟启用信号CKE。这些信号可为提供到DRAM装置的信号的部分。
如图1中展示，存储器装置100可包含可携载信号DQ0到DQN的线(例如全局数据线)112。在读取操作中，提供到线112(以信号DQ0到DQN的形式)的信息(从存储器单元102读取)的值(例如逻辑0及逻辑1)可基于数据线105上的信号DL0及DL0*到DLN及DLN*的值。在写入操作中，提供到数据线105(存储于存储器单元102中)的信息的值(例如“0”(二进制0)或“1”(二进制1))可基于线112上的信号DQ0到DQN的值。
存储器装置100可包含感测电路系统103、选择电路系统115及输入/输出(I/O)电路系统116。列存取电路系统109可基于地址信号ADDR选择性激活线(例如选择线)上的信号。选择电路系统115可响应线114上的信号来选择数据线105上的信号。数据线105上的信号可表示存储于存储器单元102中的信息的值(例如，在写入操作期间)或从存储器单元102读取(例如，感测)的信息的值(例如，在读取操作期间)。
I/O电路系统116可操作以将从存储器单元102读取的信息提供到线112(例如，在读取操作期间)及将来自线112(例如，由外部装置提供)的信息提供到数据线105以存储于存储器单元102中(例如，在写入操作期间)。线112可包含存储器装置100内的节点或存储器装置100可驻留于其中的封装上的引脚(或焊球)。存储器装置100外部的其它装置(例如存储器控制器或处理器)可通过线107、112及120与存储器装置100通信。
存储器装置100可包含未展示以帮助聚焦于本文描述的实施例的其它组件。存储器装置100可经配置以包含具有下文参考图2到图6描述的相关联结构及操作的存储器装置的至少一部分。
所属领域的一般技术人员可在阅读具体实施方式之后认识到，存储器装置100可包含其它组件，其中的一些未在图1中展示以免不混淆本文描述的实例实施例。存储器装置100的至少一部分(例如存储器阵列101的一部分)可包含与下文参考图2到6描述的存储器装置中的任何者类似或等同的结构。
图2展示根据本文描述的一些实施例的包含存储器阵列201的存储器装置200的一部分的示意图。存储器装置200可对应于图1的存储器装置100。举例来说，存储器阵列201可形成图1的存储器阵列101的部分。如图2中展示，存储器装置200可包含作为易失性存储器单元(例如DRAM单元)的存储器单元210到215。为简单起见，存储器单元210到215当中的类似或等同元件被给予相同元件符号。
存储器单元210到215中的每一者可包含两个晶体管T1及T2。因此，存储器单元210到215中的每一者可被称为2T(2晶体管)存储器单元。晶体管T1及T2中的每一者可包含场效晶体管(FET)。晶体管T1可包含基于浮动栅极的晶体管。存储器单元210到215中的每一者可包含电荷存储节点202，其可包含晶体管T1的浮动栅极(例如浮动栅极202)。电荷存储节点202可存储电荷。电荷存储节点202可为存储器单元210到215当中的相应存储器单元的存储器元件。存储于存储器单元210到215当中的特定存储器单元中的信息的值(例如“0”或“1”)可基于所述特定存储器单元的电荷存储节点202中的电荷量。如图2中展示，存储器单元210到215当中的特定存储器单元的晶体管T2的非栅极端子(例如源极或漏极)可直接耦合到所述特定存储器单元的电荷存储节点202(例如，与所述特定存储器单元的电荷存储节点202电接触)。
存储器单元210到215可布置成存储器单元群组2010及2011。图2展示两个存储器单元群组(例如2010及2011)作为实例。然而，存储器装置200可包含两个以上存储器单元群组。存储器单元群组2010及2011可包含相同数目个存储器单元。举例来说，存储器单元群组2010可包含存储器单元210、212及214，且存储器单元群组2011可包含存储器单元221、213及215。图2展示存储器单元群组2010及2011中的每一者中的三个存储器单元作为实例。存储器单元群组2010及2011中的存储器单元的数目可不同于三个。
存储器装置200可执行写入操作以将信息存储于存储器单元210到215中及执行读取操作以从存储器单元210到215读取(例如，感测)信息。可在读取或写入操作期间随机选择存储器单元210到215。因此，存储器装置200可被称为动态随机存取存储器装置(DRAM)装置。与将信息存储于例如电容器的结构中的一些常规DRAM装置不同，存储器装置200可以电荷的形式将信息存储于电荷存储节点202中。如上文提及，电荷存储节点202可为晶体管T1的浮动栅极(例如浮动栅极202)。因此，存储器装置200可被称为基于浮动栅极的DRAM装置。
存储器装置200可包含存取线(例如字线)241、242及243，其可携载相应信号(例如字线信号)WL1、WL2及WL3。存取线241、242及243可在存储器单元群组2010与2011之间共享。可在存储器装置200的操作(例如读取或写入操作)期间选择性激活存取线241、242及243(例如，一次激活一个)以存取存储器单元210到215当中的一选定存储器单元(或多个选定存储器单元)。选定单元可称为目标单元。在读取操作中，可从一选定存储器单元(或多个选定存储器单元)读取信息。在写入操作中，信息可为一选定存储器单元(或多个选定存储器单元)中的存储信息。
在存储器装置200中，单个存取线(例如单个字线)可用于在存储器装置200的读取或写入操作期间控制(例如，接通或关断)相应存储器单元的晶体管T1及T2。一些常规存储器装置可使用多个(例如，两个分离)存取线来控制在读取及写入操作期间对相应存储器单元的存取。与此类常规存储器装置(其针对同一存储器单元使用多个存取线)相比，在存储器装置200中使用单个存取线来控制对相应存储器单元的存取(例如，控制晶体管T1及T2两者)可节省空间且简化存储器装置200的操作。
在存储器装置200中，晶体管T1及T2中的每一者的栅极可为相应存取线(例如相应字线)的部分。举例来说，存储器单元210及221的晶体管T1及T2中的每一者的栅极可为存取线241的部分。存储器单元212及213的晶体管T1及T2中的每一者的栅极可为存取线242的部分。存储器单元214及215的晶体管T1及T2中的每一者的栅极可为存取线243的部分。
如图2中展示，存储器装置200可包含数据线(例如位线)221、221'、222及222'，其可携载相应信号(例如位线信号)BL1、BL1*、BL2及BL2*。在读取操作期间，存储器装置200可使用数据线221及221'来从存储器单元群组2010的选定存储器单元读取信息及使用数据线222及222'来从存储器单元群组2011的选定存储器单元读取信息。在写入操作期间，存储器装置200可使用数据线221来将信息存储于存储器单元群组2010的选定存储器单元中及使用数据线222将信息存储于存储器单元群组2011的选定存储器单元中。
晶体管T1包含晶体管T1的源极与漏极(例如非栅极端子)之间的沟道部分。晶体管T2包含晶体管T2的源极与漏极(例如非栅极端子)之间的沟道部分。相应晶体管T1及T2的两个沟道部分可由同一存取线(例如，由单个字线)控制，例如存取线241、242及243中的一者。晶体管T2的沟道部分可由可在相应存储器单元的电荷存储节点202与数据线221或222之间提供相对较低泄漏的材料或材料组合(例如高带隙材料)形成。此低泄漏可改进从选定存储器单元读取的信息的准确性且可改进存储于选定存储器单元中的信息的留存性。
存储器装置200可包含读取路径(例如电路路径)。在读取操作期间从选定存储器单元读取的信息可通过耦合到选定存储器单元的读取路径获得。在存储器单元群组2010中，特定存储器单元(例如210、212或214)的读取路径可包含所述特定存储器单元的晶体管T1(例如，可包含通过晶体管T1的源极、漏极及沟道部分的读取电流路径)及数据线221及221'。在存储器单元群组2011中，特定存储器单元(例如221、213或215)的读取路径可包含所述特定存储器单元的晶体管T1(例如，可包含通过晶体管T1的源极、漏极及沟道部分的读取电流路径)及数据线222及222'。由于晶体管T1可在读取路径中用于在读取操作期间从相应存储器单元读取信息，因此晶体管T1可被称为读取晶体管。
存储器装置200可包含写入路径(例如电路路径)。在写入操作期间存储于选定存储器单元中的信息可通过耦合到选定存储器单元的写入路径提供到选定存储器单元。在存储器单元群组2010中，特定存储器单元的写入路径可包含所述特定存储器单元的晶体管T2(例如，可包含通过晶体管T2的源极、漏极及沟道部分的写入电流路径)及数据线221。在存储器单元群组2011中，特定存储器单元(例如221、213或215)的写入路径可包含所述特定存储器单元的晶体管T2(例如，可包含通过晶体管T2的源极、漏极及沟道部分的写入电流路径)及数据线222。由于晶体管T2可在写入路径中用于在写入操作期间将信息存储于相应存储器单元中，因此晶体管T2可被称为写入晶体管。
晶体管T1及T2中的每一者可具有阈值电压(Vt)。晶体管T1具有阈值电压Vt1。晶体管T2具有阈值电压Vt2。阈值电压Vt2的值可大于阈值电压Vt1的值。阈值电压Vt1及Vt2的值的差允许在不影响(例如，不接通)写入路径(例如通过晶体管T2的路径)上的晶体管T2的情况下读取(例如，感测)存储于读取路径上的晶体管T1中的电荷存储节点202中的信息。这可防止电荷从电荷存储节点202泄露到写入路径。
在存储器装置200的结构中，晶体管T1可经形成(例如，设计)使得晶体管T1的阈值电压Vt1可小于零伏(例如，Vt1<0V)，不管晶体管T1的值信息存储电荷存储节点202为何(例如，不管电荷存储节点202的状态为何(例如“0”或“1”))。因此，在此结构中，阈值电压Vt1及Vt2的值之间的关系可表示如下：状态“0”下的Vt1<状态“1”下的Vt1<0V，且Vt2＝0V(或替代地，Vt2＞0V)。
在存储器装置200的替代结构中，晶体管T1可经形成(例如，设计)使得如果存储于存储器单元210到215中的信息具有对应于特定状态的一个值，那么晶体管T1的阈值电压Vt1可小于零伏(例如，状态“0”下Vt1<0V(或替代地Vt1＝0V))，且使得如果存储于存储器单元210到215中的信息具有对应于另一特定状态的另一值，那么晶体管T1的阈值电压Vt1可大于零伏(例如，状态“1”下Vt1＞0V，且Vt2＞Vt1)。因此，在替代结构中，阈值电压Vt1及Vt2的值之间的关系可表示如下：状态“0”下的Vt1<状态“1”下的Vt1<Vt2，其中状态“0”下的Vt1<0V(或替代地，状态“0”下的Vt1＝0V)且状态“1”下的Vt1>0V。
在另一替代结构中，晶体管T1可经形成(例如，设计)使得晶体管T1的阈值电压Vt1可为至少零伏(例如，Vt1＝0V或Vt1>0V)，不管存储于晶体管T1的电荷存储节点202中的信息为何(例如，不管电荷存储节点202的状态为何(例如“0”或“1”))。因此，在此替代结构中，阈值电压Vt1及Vt2的值之间的关系可表示如下：Vt1(状态“0”下)<Vt1(状态“1”下)<Vt2，其中状态“0”下的Vt1＝0V(或替代地，状态“0”下的Vt1>0V。
在存储器装置200的读取操作期间，一次仅选择同一存储器单元群组的一个存储器单元以从选定存储器单元读取信息。举例来说，可在读取操作期间一次仅选择存储器单元群组2010的存储器单元210、212或214以从选定存储器单元(例如在此实例中为存储器单元210、212或214)读取信息。在另一实例中，存储器单元群组2011的存储器单元221、213或215可在读取操作期间一次仅选择一个以从选定存储器单元(例如在此实例中为存储器单元221、213及215)读取信息。
在读取操作期间，可同时选择(或替代地，可循序选择)共享同一存取线(例如字线241、242或243)的不同存储器单元群组(例如存储器单元群组2010及2011)的存储器单元。举例来说，可在读取操作期间同时选择存储器单元210及221以从存储器单元210及221读取(例如，同时读取)信息。可在读取操作期间同时选择存储器单元212及213以从存储器单元212及213读取(例如，同时读取)信息。可在读取操作期间同时选择存储器单元214及215以从存储器单元214及215读取(例如，同时读取)信息。
在读取操作期间从存储器单元群组2010的选定存储器单元读取的信息的值可基于从包含选定存储器单元(例如存储器单元210、212或214)的晶体管T1及数据线221及221'的读取路径(如上文描述)检测(例如，感测)的电流的值来确定。在读取操作期间从存储器单元群组2011的选定存储器单元读取的信息的值可基于从包含选定存储器单元(例如存储器单元221、213或215)的晶体管T1及数据线222及222'的读取路径检测(例如，感测)的电流的值来确定。
存储器装置200可包含检测电路系统(未展示)，其可在读取操作期间操作以检测(例如，感测)包含数据线221及221'的读取路径上的电流(例如I1，未展示)及包含数据线222及222'的读取路径上的电流(例如I2，未展示)。检测到的电流的值可基于存储于选定存储器单元中的信息的值。举例来说，取决于存储于存储器单元群组2010的选定存储器单元中的信息的值，数据线221与221'之间的检测到的电流的值(例如I1的值)可为零或大于零。类似地，取决于存储于存储器单元群组2011的选定存储器单元中的信息的值，数据线222与222'之间的检测到的电流的值(例如I2的值)可为零或大于零。存储器装置200可包含电路系统(未展示)以将检测到的电流的值转译为存储于选定存储器单元中的信息的值(例如“0”、“1”或多位值的组合)。
在存储器装置200的写入操作期间，一次仅可选择同一存储器单元群组的一个存储器单元以将信息存储于选定存储器单元中。举例来说，存储器单元群组2010的存储器单元210、212或214可在写入操作期间一次仅选择一个以将信息存储于选定存储器单元(例如在此实例中为存储器单元210、212或214)中。在另一实例中，存储器单元群组2011的存储器单元221、213或215可在写入操作期间一次仅选择一个以将信息存储于选定存储器单元(例如在此实例中为存储器单元221、213或215)中。
在写入操作期间，可同时选择共享同一存取线(例如字线241、242或243)的不同存储器单元群组(例如存储器单元群组2010及2011)的存储器单元。举例来说，可在写入操作期间同时选择存储器单元210及221以将信息存储(例如，同时存储)于存储器单元210及221中。可在写入操作期间同时选择存储器单元212及213以将信息存储(例如，同时存储)于存储器单元212及213中。可在写入操作期间同时选择存储器单元214及215以将信息存储(例如，同时存储)于存储器单元214及215中。
在写入操作期间存储于存储器单元群组2010的选定存储器单元中的信息可通过包含数据线221及选定存储器单元(例如存储器单元210、212或214)的晶体管T2的写入路径(如上文描述)来提供。在写入操作期间存储于存储器单元群组2011的选定存储器单元中的信息可通过包含数据线222及选定存储器单元(例如存储器单元221、213或215)的晶体管T2的写入路径(如上文描述)来提供。如上文描述，存储于存储器单元210到215当中的特定存储器单元中的信息的值(例如二进制值)可基于所述特定存储器单元的电荷存储节点202中的电荷量。
在写入操作中，可通过在包含选定存储器单元的晶体管T2及耦合到所述特定存储器单元的数据线(例如数据线221或222)的写入路径上施加电压来改变所述特定存储器单元的电荷存储节点202中的电荷量(以反映存储于选定存储器单元中的信息的值)。举例来说，如果存储于存储器单元210、212及214当中的选定存储器单元中的信息具有一个值(例如“0”)，那么可在数据线221上施加具有一个值(例如0V)的电压(例如，将0V提供到信号BL1)。在另一实例中，如果存储于存储器单元210、212及214当中的选定存储器单元中的信息具有另一值(例如“1”)，那么可在数据线221上施加具有另一值的电压(例如正电压)(例如，将正电压提供到信号BL1)。因此，可藉由通过包含特定存储器单元的晶体管T2及耦合到所述特定存储器单元的数据线(例如数据线221或222)的写入路径提供信息(用于存储)来将信息存储(例如，直接存储)于所述特定存储器单元的电荷存储节点202中。
图3展示根据本文描述的一些实施例的包含在存储器装置200的读取操作期间使用的实例电压V0、V1、V2及V3的图2的存储器装置200。图3的实例假设存储器单元210是读取(例如，感测)存储(例如，先前存储)于存储器单元210中的信息的读取操作期间的选定存储器单元(例如目标存储器单元)。假设存储器单元211到215是未选定存储器单元。这意味着在图3的实例中，当从存储器单元210读取信息时，不存取存储器单元211到215且不读取存储于存储器单元211到215中的信息。
在图3中，电压V0、V1、V2及V3可表示在存储器装置200的读取操作期间施加到相应存取线214、242及243及数据线221、221*、222及222*的不同电压。作为实例，电压V0、V1、V2及V3可分别具有0V(例如接地)、-0.3V、-0.75V及0.5V的值。可使用不同值。
在图3中展示的读取操作中，电压V1可具有值(第一读取电压值)以接通存储器单元210(在此实例中为选定存储器单元)的读取晶体管T1且关断(或保持关断)存储器单元210的写入晶体管T2。这允许从存储器单元210读取信息。电压V0及V2且可具有值，使得存储器单元211到215(在此实例中为未选定存储器单元)中的每一者的晶体管T1及T2被关断(例如，保持关断)。电压V3可具有第二读取电压值，使得电流(例如读取电流)可形成于包含数据线221及221*及存储器单元210的晶体管T1的读取路径上。这允许检测耦合到存储器单元210的读取路径上的电流。存储器装置200的检测电路系统(未展示)可操作以将检测到的电流的值(在从选定存储器单元读取信息期间)转译为从选定存储器单元读取的信息的值(例如“0”、“1”或多位值的组合)。在图3的实例中，可将数据线221及221*上的检测到的电流的值转译为从存储器单元210读取的信息的值。
在图3中展示的读取操作中，施加到相应存取线241、242及243的电压可致使除存储器单元210的晶体管T1之外的存储器单元211到215中的每一者的晶体管T1及T2关断(或保持关断)。取决于存储器单元210的晶体管T1的阈值电压Vt1的值，存储器单元210的晶体管T1可或可不接通。举例来说，如果存储器装置200的存储器单元(例如210到215)中的每一者的晶体管T1经形成使得Vt1<0V(不管存储于相应存储器单元210中的信息的值(例如状态)为何)，那么在此实例中存储器单元210的晶体管T1可接通且在数据线221与221*之间传导电流(通过存储器单元210的晶体管T1)。存储器装置200可基于读取数据线221与221*之间的电流的值(例如，由检测电路系统测量)来确定存储于存储器单元210中的信息的值。
图4展示根据本文描述的一些实施例的包含在存储器装置200的写入操作期间使用的实例电压V0、V4、V5、V6及V7的图2的存储器装置200。图4的实例假设存储器单元210及211是将信息存储于存储器单元210及211中的写入操作期间的选定存储器单元(例如目标存储器单元)。假设存储器单元212到215是未选定存储器单元。这意味着在图4的实例中，当将信息存储于存储器单元210及211中时，不存取存储器单元212到215且所存储的信息不存储于存储器单元212到215中。
在图4中，电压V0、V4、V5、V6及V7可表示在存储器装置200的写入操作期间施加到相应存取线214、242及243及数据线221、221'、222及222'的不同电压。作为实例，电压V0、V4及V5可具有值0V、3.3V及-0.75V。这些值是实例值。可使用不同值。取决于存储于存储器单元210及211中的信息的值(例如“0”或“1”)，电压V6及V7的值可相同或不同。举例来说，如果存储器单元210及211将存储具有相同值的信息，那么电压V6及V7的值可相同(例如，如果存储于每一存储器单元210及211中的信息为“0”，那么V6＝V7＝0V，及如果存储于每一存储器单元210及211中的信息为“1”，那么V6＝V7＝1V到3V)。在另一实例中，如果存储器单元210及211将存储具有不同值的信息，那么电压V6及V7的值可不同(例如，V6≠V7)。举例来说，如果“0”将存储于存储器单元210中且“1”将存储于存储器单元211中)，那么V6＝0V且V7＝1V到3V。可使用不同值，或如果“1”将存储于存储器单元210中且“0”将存储于存储器单元211中)，那么V6＝1V到3V且V7＝0V。此处实例中使用的1V到3V的电压范围可为不同于1V到3V的范围的其它正值。
在存储器装置200的写入操作中，电压V5可具有值，使得存储器单元212到215(在此实例中为未选定存储器单元)中的每一者的晶体管T1及T2被关断(例如，保持关断)。电压V4可具有值以接通存储器单元210及211中的每一者(在此实例中为选定存储器单元)的晶体管T2且在存储器单元210的电荷存储节点202与数据线221之间形成写入路径及在存储器单元211的电荷存储节点202与数据线222之间形成写入路径。可在存储器单元210的电荷存储节点202与数据线221之间形成电流(例如写入电流)。此电流可改变存储器装置210的电荷存储节点202上的电荷量以反映存储于存储器单元210中的信息的值。可在存储器单元211的电荷存储节点202与数据线222之间形成另一电流(例如另一写入电流)。此电流可改变存储器装置211的电荷存储节点202上的电荷量以反映存储于存储器单元211中的信息的值。
在图4的实例写入操作中，电压V6的值可致使存储器单元210的电荷存储节点202放电或充电，使得存储器单元210的电荷存储节点202上的所得电荷(例如在放电或充电动作之后剩余的电荷)可反映存储于存储器单元210中的信息的值。类似地，在此实例中，电压V7的值可致使存储器单元211的电荷存储节点202放电或充电，使得存储器单元211的电荷存储节点202上的所得电荷(例如在放电或充电动作之后剩余的电荷)可反映存储于存储器单元211中的信息的值。
图5A是根据本文描述的一些实施例的存储器单元的结构的说明图。存储器单元510可为图2中展示的存储器单元中的任何者，例如(举例来说)存储器单元210。存储器单元包含电荷存储晶体管T1及写入晶体管T2。在所描绘实例中，电荷存储晶体管T1包含浮动栅极(FG)结构502作为存储器单元510的电荷存储结构。电荷存储晶体管T1还包含控制栅极。写入晶体管T2包含栅极区、源极区及漏极区。写入晶体管T2的源极或漏极区直接耦合到电荷存储晶体管T1的电荷存储结构(FG)。当激活写入晶体管的栅极时，其产生写入沟道区。因为写入晶体管的源极或漏极接触电荷存储晶体管的浮动栅极，所以T2的写入沟道直接接触T1的浮动栅极。
图5A展示读取沟道部分551及分离写入沟道部分553。读取沟道部分耦合于位线对(例如BL1及BL1*)的位线之间。读取沟道部分551是双侧读取沟道，浮动栅极结构502的每一侧上具有一侧。读取沟道部分551通过绝缘材料552(例如氧化硅(SiO2)、氧化铪(HfO2)、氧化铝(Al2O3)等)与浮动栅极结构502分离。第一沟道部分邻近浮动栅极结构502的第一表面布置，且第二沟道部分邻近浮动栅极结构502的第二表面布置。两个沟道部分布置于浮动栅极结构502的相对表面上。读取沟道部分551由位线对521、521*或BL1、BL1*接触。位线BL1、BL1*正交于图5A的页面延伸。写入位线521经展示为接触写入沟道部分553。
图5A还展示存取线541，其在图2中可为WL1。存取线541经展示为浮动栅极结构502、读取沟道部分551及写入沟道部分553的重叠部分。读取沟道部分551及存取线541通过绝缘材料彼此分离。浮动栅极502及存取线通过绝缘材料彼此分离。绝缘材料可与分离读取沟道部分551与存取线541的绝缘材料相同或不同。在一些实施例中，存取线541不与浮动栅极结构502重叠。存取线541及浮动栅极502可包含相同材料或不同材料。
因为存取线与写入沟道及读取沟道两者重叠，所以一个存取线541可用于激活存储器单元的写入沟道及读取沟道两者。写入沟道部分的阈值电压(Vt)可大于读取沟道部分的阈值电压。这防止使用存取线的读取操作影响电荷存储结构上的电荷。Vt差可通过在写入沟道部分中包含具有比包含于读取沟道部分中的材料大的带隙的半导体材料来实施。
在某些实施例中，读取沟道部分包含多晶硅(或poly)。写入沟道可包含具有比多晶硅高的带隙的材料。在某些实施例中，写入沟道可包含磷化镓(GaP)。在某些实施例中，写入沟道可包含氧化物半导体材料，例如以下中的一或多者：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、氧化铟镓锌(InxGayZnzOa)、氧化锆铟锌(ZrxInyZnzOa)、氧化铪铟锌(HfxInyZnzOa)、氧化锡铟锌(SnxInyZnzOa)、氧化铝锡铟锌(AlxSnyInzZnaOd)、氧化硅铟锌(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、氧化铝锌锡(AlxZnySnzOa)、氧化镓锌锡(GaxZnySnzOa)、氧化锆锌锡(ZrxZnySnzOa)、氧化铟镓硅(InGaSiO)。
在图5A中，位线BL1及BL*在正交于展示图的页的方向上延伸。因此在图2中，第一列的存储器单元210、212及214将延伸到图5A的页中。图5B是朝向存取线541看的横截面图。为简单起见，视图显示两个存储器单元510、512。存储器单元可为图2中的存储器单元210及212。虚线区域560展示3D存储器阵列的存储器单元将沿同一位线对(例如BL1及BL1*)横过的方向。在图5A中，与存储器单元510及512相同的平面中的额外行可形成于存储器单元510的左侧及右侧。
图5B中的视图展示读取沟道551、写入沟道553及存取线。如图5B中展示，存取线可为双侧存取线，其包含邻近写入沟道部分553的第一侧(例如背侧)布置的第一存取线部分541A及邻近写入沟道部分553的第二侧(例如前侧)布置的第二存取线541B部分。如图5B中展示，存取线的第二侧可与第一侧相对，且写入沟道部分553及浮动栅极结构在两个部分之间。双侧存取线的前及后部分提供电荷存储晶体管的改进控制。双侧存取线的前及后部分经电连接在一起，使得一个电信号驱动两个存取线部分。
虽然图5A及5B用于描述水平布置的二维存储器单元阵列的一行，但可在垂直方向上形成额外存储器单元以形成三维(3D)存储器阵列。可在堆叠中形成多个层面或层级的单元以形成3D存储器阵列。
图6A是布置于多个层级中的四个2T存储器单元的说明图。如同图5A的实例，连接到同一位线对(例如BL1、BL1*)的存储器单元在进出图6A的页的方向上以一个层级正交延伸。因此，图6A中的存储器单元表示三维存储器阵列。
图6B是朝向存取线641看的沿图6A中的线A-A'的视图。虚线区域660展示3D存储器阵列的存储器单元将沿同一位线对(例如BL1、BL1*)横过的方向。虚线区域662展示3D存储器阵列的存储器单元将沿同一存取线(例如WL1)横过的方向。为简单起见，图6A及6B的实例展示两行及两列的存储器单元，但实施方案将在三个维度中的每一者上包含许多存储器单元。
图6A中的2T存储器单元中的每一者包含两个晶体管T1及T2。布置于存储器单元的垂直列中的存储器单元可连接到在3D存储器阵列中垂直延伸的一个存取线(例如存取线641或WL1)。垂直延伸存取线耦合到存储器单元的列的多个相应层级中的每一者中的2T存储器单元的电荷存储晶体管T1及写入晶体管T2两者的栅极。在一些实施例中，电荷存储晶体管是浮动栅极晶体管，且存取线耦合到多个垂直布置层级的多个相应层级中的2T存储器单元的浮动栅极晶体管及写入晶体管的控制栅极。存取线经展示为与浮动栅极重叠。在一些实施例中，存取线不与浮动栅极重叠。举例来说，存取线641的底部边缘可高于浮动栅极FG1及FG2的顶部边缘。
垂直延伸存取线可操作用于执行与其耦合的2T存储器单元中的每一者的写入操作及读取操作两者。单个位线对(例如位线对BL1、BL1*)耦合到相应层级存储器单元中的多个2T存储器单元。位线对可操作用于执行与其耦合的2T存储器单元中的每一者的写入操作及读取操作两者。
图7到图12展示根据本文描述的一些实施例的形成存储器装置的过程。存储器装置包含多个层级的2T存储器单元。多个层级垂直布置。如图7中展示，多个层级的牺牲材料774与多个层级的电介质材料772交替垂直形成于衬底770上。层级可为通过材料沉积工艺制造的层。电介质材料可包含例如SiO2。在其它实例中，可利用多层电介质。牺牲材料可包含例如氮化硅(Si3N4)。
在图8中，开口776(例如孔)形成于多个层级中。开口可通过钻孔或蚀刻形成。开口暴露具有牺牲材料的层级的侧。在图9中，凹槽形成于牺牲材料774的多个层级中。凹槽可使用各向同性蚀刻工艺形成，所述工艺基本上仅移除牺牲材料且对电介质材料752具选择性。如图9中展示，所得结构包含多个层级的电介质材料752中的开口及牺牲材料774的层级中的多个层级的凹槽。
图10是展示开口756及多个层级的凹槽778的图9的一部分的说明图。多个层或膜可沉积于凹槽中以形成多个层级的2T存储器单元的多个层级的写入晶体管及电荷存储晶体管的多个层级的读取沟道区、写入沟道区及电荷存储结构。
在图11中，多晶硅的层或膜形成于凹槽中以形成电荷存储晶体管的读取沟道部分751。如图11的实施例中展示，多晶硅膜安置于凹槽的两侧上以形成电荷存储晶体管的双侧沟道区。电介质材料772的层或膜形成于读取沟道部分的多晶硅上方。电介质材料可与多个电介质层级的电介质材料(例如SiO2)相同或可为不同电介质材料。栅极氧化物安置于凹槽中以形成电荷存储晶体管的电荷存储结构702。电介质材料772隔离电荷存储结构702与读取沟道部分751。在某些实施例中，电荷存储结构702是浮动栅极晶体管的浮动栅极结构。在图11的实施例中，栅极氧化物安置于电荷存储晶体管的双侧读取沟道部分751的侧之间。电介质材料772隔离浮动栅极结构与浮动栅极晶体管的其它导电元件。
半导体材料形成于凹槽中以形成2T存储器单元的写入晶体管的写入沟道部分753。半导体材料具有比读取沟道部分751的多晶硅高的带隙。在某些实施例中，写入沟道部分753的半导体材料包含n型GaP。在某些实施例中，写入沟道部分751包含氧化物半导体材料。写入晶体管的写入沟道区经形成以接触电荷存储结构702。
垂直开口再次形成于多个层级中。垂直开口形成于多个层级的电介质材料及多个层级的沟道区中。读取沟道部分及写入沟道部分的层或膜可经回蚀以为稍后形成的位线准备空间。开口及蚀刻区域由牺牲材料774填充。牺牲材料可与多个层级的牺牲材料中的牺牲材料相同或不同。
当形成读取及写入沟道时，处理在与图11中展示的方向不同的方向上继续以形成写入晶体管的栅极及电荷存储晶体管的控制栅极。切削(例如，钻孔或蚀刻)多个层级的沟道区以隔离多个层级的个别读取沟道部分与写入沟道部分。沉积栅极氧化物以形成写入晶体管及电荷存储晶体管的栅极区。形成(例如，通过蚀刻)开口(例如孔)用于存取线接触栅极区。开口可由导电材料(例如金属)填充以形成存取线。存取线在多个层级中垂直延伸。形成单个存取线(例如图2中的WL1)以接触存储器单元的列中的多个存储器单元。同一单个存取线接触第一层级的存储器单元的2T存储器单元的写入晶体管的栅极区及电荷存储晶体管的控制栅极区，及接触第二层级的存储器单元的2T存储器单元的写入晶体管的栅极区及电荷存储晶体管的控制栅极区。存取线可为双侧存取线，且写入晶体管的栅极区及电荷存储晶体管的控制栅极区在2T存储器单元的两侧上。
如图12中展示，移除牺牲材料774。垂直开口由导电材料填充以形成位线对的位线中的一者。此时，位线可由导电材料短接在一起。所形成位线被分离(例如，通过蚀刻导电材料)，且间隔或开口由例如绝缘氧化物(例如SiO2)的电介质填充以电隔离所形成位线。图12展示所形成位线BL1、BL2、BL3及BL4。位线在正交于展示图12的页的方向上延伸，且接触存储器单元的读取沟道部分751的一端。
再次切削(例如，钻孔或蚀刻)多个层级的沟道区以暴露读取沟道部分751的相对端。导电材料安置于开口中以接触读取沟道部分的相对端。导电材料可再次被分离，且间隔或开口由绝缘氧化物填充以形成位线对的第二位线(例如位线BL1*、BL2*、BL3*及BL4*)。
设备(例如存储器装置100及200)及方法(例如存储器装置100及200的操作)的说明希望提供各种实施例的结构的大体理解，且不希望提供可利用本文描述的结构的设备的所有元件及特征的完整描述。本文的设备是指例如可包含存储器装置100及200的装置或系统。
上文参考图1到图4描述的组件中的任何者可以各种方式实施，其包含经由软件模拟。因此，设备(例如存储器装置100及200)或上述这些存储器装置中的每一者的部分全部可在本文中特性化为“多个模块”(或“一模块”)。此类模块可根据各种实施例的特定实施方案的期望及/或需要来包含硬件电路系统、单处理器及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件及其组合。举例来说，此类模块可包含于系统操作模拟封装中，例如软件电信号模拟封装、电力使用及范围模拟封装、电容-电感模拟封装、电力/散热模拟封装、信号传输-接收模拟封装及/或用于操作或模拟各种潜在实施例的操作的软件及硬件的组合。
存储器装置100及200可包含于例如高速计算机、通信及信号处理电路系统、单处理器或多处理器模块、单个或多个嵌入式处理器、多核处理器、消息信息交换机及专用模块(包含多层、多芯片模块)的设备(例如电子电路系统)中。此类设备可进一步作为子组件包含于各种其它设备(例如电子系统)内，例如电视、蜂窝电话、个人计算机(例如膝上型计算机、桌上型计算机、手持计算机、平板计算机等)、工作站、无线电、视频播放器、音频播放器(例如MP3(动画专家群组、音频层3)播放器)、交通工具、医疗装置(例如心脏监护仪、血压监护仪等)、机顶盒及其它。
上文参考图1到图12描述的实施例包含设备及形成设备的方法。设备中的一者包含存储器装置200。描述包含额外设备及方法的其它实施例。
额外描述及实例
实例1是一种设备，其包括垂直布置于衬底上方的多个层级的2晶体管(2T)存储器单元，其中每一2T存储器单元包含：电荷存储晶体管及写入晶体管，其中所述写入晶体管的源极或漏极区直接耦合到所述电荷存储晶体管的电荷存储结构；垂直延伸存取线，其经布置以门控所述多个垂直布置层级的多个相应层级中的2T存储器单元的所述电荷存储晶体管及所述写入晶体管两者，其中所述垂直延伸存取线可操作用于执行与其耦合的所述2T存储器单元中的每一者的写入操作及读取操作两者；及单个位线对，其耦合到相应层级中的多个2T存储器单元，且可操作用于执行与其耦合的所述2T存储器单元中的每一者的写入操作及读取操作两者。
在实例2中，根据实例1所述的标的物，其中所述写入晶体管包含写入沟道部分且所述电荷存储晶体管包含与所述写入沟道部分分离的读取沟道部分，所述读取沟道部分耦合于所述单个位线对的位线之间；且其中所述写入沟道部分的阈值电压大于所述读取沟道部分的阈值电压。
在实例3中，根据实例2所述的标的物任选地包含垂直延伸存取线，其与其耦合的所述2T存储器单元中的每一者的所述写入沟道部分及所述分离读取沟道部分重叠。
在实例4中，根据实例2到3中任一实例所述的标的物，其中包含于所述写入沟道部分中的半导体材料的带隙大于包含于所述读取沟道部分中的半导体材料的带隙。
在实例5中，根据实例2到4中任一实例所述的标的物，其中所述读取沟道部分包括两个沟道侧，其包含邻近所述电荷存储结构的第一表面布置的第一沟道部分及邻近所述电荷存储器结构的第二表面布置的第二沟道部分，且其中所述第二表面在所述电荷存储结构的与所述第一表面相对的侧上。
在实例6中，根据实例1到5T中任一实例所述的标的物，存储器单元是浮动栅极晶体管且所述电荷存储结构是所述浮动栅极晶体管的浮动栅极结构。
在实例7中，根据实例6T所述的标的物，存储器单元在所述多个垂直布置层级的多个相应层级中。
实例8是一种形成多个层级的2晶体管(2T)存储器单元的方法，所述方法包括：在衬底上垂直形成与多个层级的电介质材料交替的多个层级的牺牲材料；在所述多个层级的所述电介质材料中形成第一开口且在所述多个层级的所述牺牲材料中形成多个层级的凹槽；形成所述2T存储器单元的写入晶体管及电荷存储晶体管的多个层级的沟道区，其中写入晶体管的沟道区接触每一2T存储器单元中的电荷存储晶体管的电荷存储结构；在所述多个层级的所述电介质材料及所述多个层级的所述沟道区中形成第二垂直开口，且用所述牺牲材料填充所述第二垂直开口；形成所述2T存储器单元的所述写入晶体管及所述电荷存储晶体管的栅极区；形成多个垂直延伸存取线，每一存取线用于控制所述2T存储器单元的多个相应层级中的2T存储器单元的电荷存储晶体管及写入晶体管两者的栅极区；及使用所述第二垂直开口移除所述牺牲材料且形成所述2T存储器单元的位线对，其中仅一个位线对接触一个2T存储器单元。
在实例9中，根据实例8所述的标的物，其中所述形成多个层级的沟道区包含在凹槽的两侧上安置多晶硅膜以形成电荷存储晶体管的双侧读取沟道区。
在实例10中，根据实例9T所述的标的物，存储器单元包含在所述电荷存储晶体管的所述双侧读取沟道区的侧之间安置栅极氧化物。
在实例11中，根据实例10所述的标的物，其中所述形成多个层级的沟道区包含在所述电荷存储晶体管的所述双侧沟道区的所述侧之间安置与所述电荷存储结构接触的磷化镓以形成写入晶体管的写入沟道区。
在实例12中，根据实例9到11T中任一实例所述的标的物，存储器单元包含：从第二垂直开口移除所述牺牲材料以暴露所述双侧沟道区的第一端；在所述第二垂直开口中安置导电材料以形成2T存储器单元的位线对的第一位线，其中所述第一位线接触所述双侧沟道区的所述第一端；形成开口以暴露所述双侧沟道区的第二端；及安置所述导电材料以形成所述2T存储器单元的所述位线对的第二位线，其中所述第二位线接触所述双侧沟道区的所述第二端。
在实例13中，根据实例8到12T中任一实例所述的标的物，存储器单元包含：用导电材料填充所述第二垂直开口以形成所述位线对的第一位线；蚀刻所述导电材料以分离所述所形成第一位线；及用绝缘氧化物填充所述开口以电隔离所述所形成第一位线。
在实例14中，根据实例8到13中任一实例所述的标的物，其包含形成所述电荷存储晶体管的多个层级的浮动栅极结构，且其中所述形成所述电荷存储晶体管的栅极区包含安置栅极氧化物以形成所述电荷存储晶体管的控制栅极区。
在实例15中，根据实例14所述的标的物包含针对同一单个存取线形成到2T存储器单元的写入晶体管的栅极区及电荷存储晶体管的控制栅极区的接点。
在实例16中，根据实例8到15中任一实例所述的标的物包含形成到第一层级的所述2T存储器单元的2T存储器单元的写入晶体管的栅极区及电荷存储晶体管的栅极区及到第二层级的所述2T存储器单元的2T存储器单元的写入晶体管及电荷存储晶体管的栅极区的单个垂直延伸存取线的接点。
实例17是一种操作存储器阵列的方法，所述存储器阵列具有垂直布置的多个层级的2晶体管(2T)存储器单元，所述方法包括：在写入操作期间，使用单个垂直延伸存取线将第一写入电压施加到所述存储器阵列的第一层级的目标2T存储器单元；及在读取操作期间，使用在所述写入操作中使用的所述同一单个垂直延伸存取线将第一读取电压施加到所述目标2T存储器单元；其中所述同一单个垂直延伸存取线接触所述目标2T存储器单元且接触所述存储器阵列的第二层级的第一非目标2T存储器单元。
在实例18中，根据实例17所述的标的物，其包含：在所述写入操作期间，将第二写入电压施加到所述目标2T存储器单元的单个位线对的两个位线，其中所述第一写入电压及所述第二写入电压大于零伏；及将零伏施加到所述非目标2T存储器单元的单个位线对的两个位线。
在实例19中，根据实例18所述的标的物，其包含：在所述读取操作期间，将第二读取电压施加到所述目标2T存储器单元的所述单个位线对的单个位线，其中所述第二读取电压大于零伏；及在所述读取操作期间将零伏电压施加到所述目标2T存储器单元的所述单个位线对的另一位线及所述非目标2T存储器单元的所述单个位线对的两个位线。
在实例20中，根据实例18到19中任一实例所述的标的物，其包含在所述写入操作及所述读取操作期间，将隔离电压施加到所述存储器阵列的未选定存取线，其中所述隔离电压小于零伏。
在实例21中，根据实例8到15中任一实例或任一组合所述的方法可经执行以形成根据实例1到7中的一者或任一组合的结构。
在实例22中，根据实例17到20中的一者或任一组合所述的操作存储器阵列的方法可使用根据实例1到7中的一者或任一组合所述的设备来执行。
在实例23中，根据实施1到15中的一者或任一组合所述的标的物任选地包含电荷存储晶体管，其包含电荷陷阱存储结构。
在实例24中，根据实例1到22中的一者或任一组合所述的多个层级的2晶体管(2T)存储器单元任选地包含多个垂直布置的存储器装置阶层。
这些非限制性实例可以任何排列或组合来组合。
在详细描述及权利要求书中，由术语“…中的至少一者”接合的项目列表意味着列项的任一组合。举例来说，如果列出项目A及B，那么短语“A及B中的至少一者”意味着仅A、仅B或A及B。在另一实例中，如果列出项目A、B及C，那么短语“A、B及C中的至少一者”意味着仅A、仅B、仅C、A及B(排除C)、A及C(排除B)、B及C(排除A)或A、B及C所有。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
在详细描述及权利要求书中，由术语“…中的一者”接合的项目列表意味着列项中的仅一者。举例来说，如果列出项目A及B，那么短语“A及B中的一者”意味着仅A(排除B)或仅B(排除A)。在另一实例中，如果列出项目A、B及C，那么短语“A、B及C中的一者”意味着仅A、仅B或仅C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。上文描述及图式说明本发明标的物的一些实施例以使所属领域的技术人员能够实践本发明标的物的实施例。其它实施例可并入结构、逻辑、电、过程及其它改变。实例仅仅代表可能的变化。一些实施例的部分及特征可包含于其它实施例的部分及特征中，或替代其它实施例的部分及特征。所属领域的技术人员将在阅读及理解上文描述之后明白许多其它实施例。

Claims (20)

1.一种设备，其包括：
多个层级的2晶体管2T存储器单元，其垂直布置于衬底上方，其中每一2T存储器单元包含：
电荷存储晶体管及写入晶体管，其中所述写入晶体管的源极或漏极区直接耦合到所述电荷存储晶体管的电荷存储结构；
垂直延伸存取线，其经布置以门控所述多个垂直布置层级的多个相应层级中的2T存储器单元的所述电荷存储晶体管及所述写入晶体管两者，其中所述垂直延伸存取线可操作用于执行与其耦合的所述2T存储器单元中的每一者的写入操作及读取操作两者；及
单个位线对，其耦合到相应层级中的多个2T存储器单元，且可操作用于执行与其耦合的所述2T存储器单元中的每一者的写入操作及读取操作两者。
2.根据权利要求1所述的设备，
其中所述写入晶体管包含写入沟道部分且所述电荷存储晶体管包含与所述写入沟道部分分离的读取沟道部分，所述读取沟道部分耦合于所述单个位线对的位线之间；且
其中所述写入沟道部分的阈值电压大于所述读取沟道部分的阈值电压。
3.根据权利要求2所述的设备，其中所述垂直延伸存取线与其耦合的所述2T存储器单元中的每一者的所述写入沟道部分及所述分离读取沟道部分两者重叠。
4.根据权利要求2所述的设备，其中包含于所述写入沟道部分中的半导体材料的带隙大于包含于所述读取沟道部分中的半导体材料的带隙。
5.根据权利要求2所述的设备，
其中所述读取沟道部分包括两个沟道侧，其包含邻近所述电荷存储结构的第一表面布置的第一沟道部分及邻近所述电荷存储结构的第二表面布置的第二沟道部分，且
其中所述第二表面在所述电荷存储结构的与所述第一表面相对的侧上。
6.根据权利要求1到5中任一权利要求所述的设备，其中每一2T存储器单元的所述电荷存储晶体管是浮动栅极晶体管，且所述电荷存储结构是所述浮动栅极晶体管的浮动栅极结构。
7.根据权利要求6所述的设备，其中所述垂直延伸存取线门控所述多个垂直布置层级的多个相应层级中的所述2T存储器单元的所述浮动栅极晶体管及所述写入晶体管。
8.一种形成多个层级的2晶体管2T存储器单元的方法，所述方法包括：
在衬底上垂直形成与多个层级的电介质材料交替的多个层级的牺牲材料；
在所述多个层级的所述电介质材料中形成第一开口且在所述多个层级的所述牺牲材料中形成多个层级的凹槽；
形成所述2T存储器单元的写入晶体管及电荷存储晶体管的多个层级的沟道区，其中写入晶体管的沟道区接触每一2T存储器单元中的电荷存储晶体管的电荷存储结构；
在所述多个层级的所述电介质材料及所述多个层级的所述沟道区中形成第二垂直开口，且用所述牺牲材料填充所述第二垂直开口；
形成所述2T存储器单元的所述写入晶体管及所述电荷存储晶体管的栅极区；
形成多个垂直延伸存取线，每一存取线用于控制所述2T存储器单元的多个相应层级中的2T存储器单元的电荷存储晶体管及写入晶体管两者的栅极区；及
使用所述第二垂直开口移除所述牺牲材料且形成所述2T存储器单元的位线对，其中仅一个位线对接触一个2T存储器单元。
9.根据权利要求8所述的方法，其中所述形成多个层级的沟道区包含在凹槽的两侧上安置多晶硅膜以形成电荷存储晶体管的双侧读取沟道区。
10.根据权利要求9所述的方法，其中所述形成所述2T存储器单元的多个层级的浮动栅极结构包含在所述电荷存储晶体管的所述双侧读取沟道区的侧之间安置栅极氧化物。
11.根据权利要求10所述的方法，其中所述形成多个层级的沟道区包含在所述电荷存储晶体管的所述双侧沟道区的所述侧之间安置与所述电荷存储结构接触的磷化镓以形成写入晶体管的写入沟道区。
12.根据权利要求9所述的方法，其中所述形成所述2T存储器单元的位线对包含：
从第二垂直开口移除所述牺牲材料以暴露所述双侧沟道区的第一端；
在所述第二垂直开口中安置导电材料以形成2T存储器单元的位线对的第一位线，其中所述第一位线接触所述双侧沟道区的所述第一端；
形成开口以暴露所述双侧沟道区的第二端；及
安置所述导电材料以形成所述2T存储器单元的所述位线对的第二位线，其中所述第二位线接触所述双侧沟道区的所述第二端。
13.根据权利要求8所述的方法，其中所述形成所述2T存储器单元的位线对包含：
用导电材料填充所述第二垂直开口以形成所述位线对的第一位线；
蚀刻所述导电材料以分离所述所形成第一位线；及
用绝缘氧化物填充所述开口以电隔离所述所形成第一位线。
14.根据权利要求8所述的方法，
包含形成所述电荷存储晶体管的多个层级的浮动栅极结构，且
其中所述形成所述电荷存储晶体管的栅极区包含安置栅极氧化物以形成所述电荷存储晶体管的控制栅极区。
15.根据权利要求14所述的方法，其中所述形成垂直延伸存取线包含针对同一单个存取线形成到2T存储器单元的写入晶体管的栅极区及电荷存储晶体管的控制栅极区的接点。
16.根据权利要求8到15中任一权利要求所述的方法，其中所述形成多个垂直延伸存取线包含形成到第一层级的所述2T存储器单元的2T存储器单元的写入晶体管的栅极区及电荷存储晶体管的栅极区及到第二层级的所述2T存储器单元的2T存储器单元的写入晶体管及电荷存储晶体管的栅极区的单个垂直延伸存取线的接点。
17.一种操作存储器阵列的方法，所述存储器阵列具有垂直布置的多个层级的2晶体管2T存储器单元，所述方法包括：
在写入操作期间，使用单个垂直延伸存取线将第一写入电压施加到所述存储器阵列的第一层级的目标2T存储器单元；及
在读取操作期间，使用在所述写入操作中使用的所述同一单个垂直延伸存取线将第一读取电压施加到所述目标2T存储器单元；
其中所述同一单个垂直延伸存取线接触所述目标2T存储器单元且接触所述存储器阵列的第二层级的第一非目标2T存储器单元。
18.根据权利要求17所述的方法，其包含：
在所述写入操作期间，将第二写入电压施加到所述目标2T存储器单元的单个位线对的两个位线，其中所述第一写入电压及所述第二写入电压大于零伏；及
将零伏施加到所述非目标2T存储器单元的单个位线对的两个位线。
19.根据权利要求18所述的方法，其包含：
在所述读取操作期间，将第二读取电压施加到所述目标2T存储器单元的所述单个位线对的单个位线，其中所述第二读取电压大于零伏；及
在所述读取操作期间将零伏电压施加到所述目标2T存储器单元的所述单个位线对的另一位线及所述非目标2T存储器单元的所述单个位线对的两个位线。
20.根据权利要求18所述的方法，其包含在所述写入操作及所述读取操作期间将隔离电压施加到所述存储器阵列的未选定存取线，其中所述隔离电压小于零伏。
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