CN114365222A - 具有双晶体管垂直存储器单元及共板的存储器装置 - Google Patents

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CN114365222A CN202080060309.3A CN202080060309A CN114365222A CN 114365222 A CN114365222 A CN 114365222A CN 202080060309 A CN202080060309 A CN 202080060309A CN 114365222 A CN114365222 A CN 114365222A
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Abstract

一些实施例包含设备及形成所述设备的方法。所述设备中的一者包含数据线、耦合到所述数据线的存储器单元、接地连接及导线。所述存储器单元包含第一晶体管及第二晶体管。所述第一晶体管包含电耦合到所述数据线的第一区域及与所述第一区域电分开的电荷存储结构。所述第二晶体管包含电耦合到所述电荷存储结构及所述数据线的第二区域。所述接地连接耦合到所述第一晶体管的所述第一区域。所述导线与所述第一区域及所述第二区域电分开且横跨所述第一晶体管的所述第一区域的部分及所述第二晶体管的所述第二区域的部分，且形成所述第一晶体管及所述第二晶体管的栅极。

Description

具有双晶体管垂直存储器单元及共板的存储器装置
优先权申请案
本申请案要求2019年8月28日提交的第62/892,982号美国临时申请案的优先权权益，所述美国临时申请案以全文引用的方式并入本文中。
背景技术
存储器装置广泛用于计算机及许多其它电子物品中以存储信息。通常将存储器装置分类成两个类型：易失性存储器装置及非易失性存储器装置。存储器装置通常具有用以存储信息的众多存储器单元。在易失性存储器装置中，如果供应电力从存储器装置断开，则存储于存储器单元中的信息丢失。在非易失性存储器装置中，即使供应电力从存储器装置断开，存储于存储器单元中的信息仍保留。
本文中的描述涉及易失性存储器装置。大部分常规易失性存储器装置将信息以电荷形式存储于包含于存储器单元中的电容器结构中。随着对装置存储密度的需求增大，许多常规技术提供缩小存储器单元的大小以便增加给定装置区域的装置存储密度的方法。然而，如果存储器单元大小待缩小到某一尺寸，则物理限制及制造约束可能会对此类常规技术构成挑战。不同于一些常规存储器装置，本文中所描述的存储器装置包含可克服常规技术所面临的挑战的特征。
附图说明
图1展示根据本文中所描述的一些实施例的呈包含易失性存储器单元的存储器装置的形式的设备的框图。
图2展示根据本文中所描述的一些实施例的存储器装置的一部分的示意图，所述存储器装置包含双晶体管(2T)存储器单元的存储器阵列。
图3展示根据本文中所描述的一些实施例的图2的存储器装置，包含在存储器装置的读取操作期间使用的实例电压。
图4展示根据本文中所描述的一些实施例的图2的存储器装置，包含在存储器装置的写入操作期间使用的实例电压。
图5、图6、图7及图8展示根据本文中所描述的一些实施例的图2的存储器装置的结构的不同视图。
图9到图22展示根据本文中所描述的一些实施例的形成存储器装置的工艺。
图23到图28展示根据本文中所描述的一些实施例的形成存储器装置的工艺，所述存储器装置包含邻近存储器单元之间的屏蔽结构。
图29A、图29B及图29C展示根据本文中所描述的一些实施例的存储器装置的结构的不同视图，所述存储器装置包含存储器单元的多个叠组。
具体实施方式
本文中所描述的存储器装置包含易失性存储器单元，其中所述存储器单元中的每一者可包含两个晶体管(2T)。两个晶体管中的一者具有电荷存储结构，所述电荷存储结构可形成存储器单元的存储器元件以存储信息。本文中所描述的存储器装置可具有允许存储器装置的大小相对小于类似的常规存储器装置的大小的结构(例如，4F2单元占据面积)。所描述存储器装置可包含单条所存取线(例如，字线)以控制存储器单元的两个晶体管。此可导致减少功率耗散且改善处理。所描述存储器装置的存储器单元中的每一者可包含交叉点增益单元结构(及交叉点操作)，使得可在存储器装置的操作(例如，读取或写入操作)期间使用单条存取线(例如，字线)及单条数据线(例如，位线)存取存储器单元。下文参看图1到图29C论述所描述存储器装置及其变型的其它改善及益处。
图1展示根据本文中所描述的一些实施例的呈包含易失性存储器单元的存储器装置100的形式的设备的框图。存储器装置100包含存储器阵列101，所述存储器阵列可含有存储器单元102。存储器装置100可包含易失性存储器装置，使得存储器单元102可为易失性存储器单元。存储器装置100的实例包含动态随机存取存储器(DRAM)装置。如果供应电力(例如，供应电压Vcc)从存储器装置100断开，则存储于存储器装置100的存储器单元102中的信息可丢失(例如，无效)。在下文中，供应电压Vcc被称作表示一些电压电平；然而，其不限于存储器装置(例如，存储器装置100)的供应电压(例如，Vcc)。举例来说，如果存储器装置(例如，存储器装置100)具有基于供应电压Vcc产生内部电压的内部电压产生器(图1中未展示)，则可使用此内部电压而非供应电压Vcc。
在存储器装置100的物理结构中，存储器单元102中的每一者可包含在存储器装置100的衬底(例如，半导体衬底)上方的不同层级中垂直地形成(例如，堆迭于不同层上)的晶体管(例如，两个晶体管)。存储器装置100还可包含存储器单元的多个层级(例如，多个叠组)，其中存储器单元的一个层级(例如，一个叠组)可形成于额外存储器单元的另一层级(例如，另一叠组)上方(例如，堆迭于另一层级上)。包含存储器单元102的存储器阵列101的结构可包含下文参看图2到图29C所描述的存储器阵列及存储器单元的结构。
如图1中所展示，存储器装置100可包含存取线104(例如，“字线”)及数据线(例如，位线)105。存储器装置100可使用存取线104上的信号(例如，字线信号)以存取存储器单元102，且使用数据线105上的信号以提供待存储(例如，写入)于存储器单元102中或从存储器单元读取(例如，感测)的信息(例如，数据)。
存储器装置100可包含用以接收线(例如，地址线)107上的地址信息ADDR(例如，列地址信号及行地址信号)的地址寄存器106。存储器装置100可包含可操作以解码来自地址寄存器106的地址信息ADDR的列存取电路系统(例如，X解码器)108及行存取电路系统(例如，Y解码器)109。基于经解码地址信息，存储器装置100可确定待在存储器操作期间存取哪些存储器单元102。存储器装置100可执行用以将信息存储于存储器单元102中的写入操作及用以读取(例如，感测)存储器单元102中的信息(例如，先前存储的信息)的读取操作。存储器装置100还可执行用以刷新存储于存储器单元102中的信息的值(例如，使所述值保持有效)的操作(例如，刷新操作)。存储器单元102中的每一者可经配置以存储信息，所述信息可表示至多一个位(例如，具有二进制0(“0”)或二进制1(“1”)的单个位，或多于一个位(例如，具有至少两个二进制位的组合的多个位)。
存储器装置100可接收供应电压，包含分别在线130及132上的供应电压Vcc及Vss。供应电压Vss可在接地电位(例如，具有大约零伏特的值)下操作。供应电压Vcc可包含从例如电池或交流电到直流电(AC到DC)转换器电路系统的外部电源供应到存储器装置100的外部电压。
如图1中所展示，存储器装置100可包含存储器控制单元118，所述存储器控制单元包含用以基于线(例如，控制线)120上的控制信号控制存储器装置100的存储器操作(例如，读取及写入操作)的电路系统(例如，硬件组件)。线120上的信号的实例包含列存取选通信号RAS*、行存取选通信号CAS*、写入启用信号WE*、芯片选择信号CS*、时钟信号CK及时钟启用信号CKE。这些信号可为提供到DRAM装置的信号的部分。
如图1中所展示，存储器装置100可包含可携载信号DQ0到DQN的线(例如，全域数据线)112。在读取操作中，提供到线112的信息(从存储器单元102读取)(呈信号DQ0到DQN的形式)的值(例如，“0”或“1”)可基于数据线105上的信号的值。在写入操作中，提供到数据线105的信息(待存储于存储器单元102中)的值(例如，“0”或“1”)可基于线112上的信号DQ0到DQN的值。
存储器装置100可包含感测电路系统103、选择电路系统115及输入/输出(I/O)电路系统116。行存取电路系统109可基于地址信号ADDR选择性地启动线(例如，选择线)上的信号。选择电路系统115可对线114上的信号作出响应以选择数据线105上的信号。数据线105上的信号可表示待存储于存储器单元102中的信息的值(例如，在写入操作期间)或从存储器单元102读取(例如，感测)的信息的值(例如，在读取操作期间)。
I/O电路系统116可操作以将从存储器单元102读取的信息提供到线112(例如，在读取操作期间)，且将来自线112的信息(例如，由外部装置提供)提供到数据线105以存储于存储器单元102中(例如，在写入操作期间)。线112可包含存储器装置100内的节点或封装上的接脚(或焊球)，存储器装置100可驻留于所述封装中。存储器装置100外部的其它装置(例如，硬件存储器控制器或硬件处理器)可经由线107、112及120与存储器装置100通信。
存储器装置100可包含其它组件，所述组件在图1中未展示以免混淆本文中所描述的实例实施例。存储器装置100的至少一部分(例如，存储器阵列101的一部分)可包含类似于或相同于下文参看图2到图29C所描述的存储器装置中的任一者的结构及操作。
图2展示根据本文中所描述的一些实施例的包含存储器阵列201的存储器装置200的一部分的示意图。存储器装置200可对应于图1的存储器装置100。举例来说，存储器阵列201可形成图1的存储器阵列101的部分。如图2中所展示，存储器装置200可包含存储器单元210到215，所述存储器单元为易失性存储器单元(例如，DRAM单元)。为简单起见，存储器单元210到215当中的类似或相同元件被给予相同标记。
存储器单元210到215中的每一者可包含两个晶体管T1及T2。因此，存储器单元210到215中的每一者可被称作2T存储器单元(例如，2T增益单元)。晶体管T1及T2中的每一者可包含场效晶体管(FET)。作为实例，晶体管T1可为p沟道FET(PFET)，且晶体管T2可为n沟道FET(NFET)。晶体管T1的部分可包含p沟道金属氧化物半导体(PMOS)晶体管FET(PFET)的结构。因此，晶体管T1可包含类似于PMOS晶体管的操作的操作。晶体管T2的部分可包含n沟道金属氧化物半导体(NMOS)。因此，晶体管T2可包含类似于NMOS晶体管的操作的操作。
存储器装置200的晶体管T1可包含基于电荷存储器的结构(例如，基于浮动栅极)。如图2中所展示，存储器单元210到215中的每一者可包含电荷存储结构202，所述电荷存储结构可包含晶体管T1的浮动栅极。电荷存储结构202可形成存储器单元210到215当中的相应存储器单元的存储器元件。电荷存储结构202可存储电荷。存储于存储器单元210到215当中的特定存储器单元中的信息的值(例如，“0”或“1”)可基于彼特定存储器单元的电荷存储结构202中的电荷的量。
如图2中所展示，存储器单元210到215当中的特定存储器单元的晶体管T2(例如，晶体管T2的沟道区域)可电耦合到(例如，直接耦合到)彼特定存储器单元的电荷存储结构202。因此，在存储器装置200的操作(例如，写入操作)期间，电路路径(例如，电流路径)可直接形成于特定存储器单元的晶体管T2与彼特定存储器单元的电荷存储结构202之间。
存储器单元210到215可布置于存储器单元群组2010及2011中。图2展示两个存储器单元群组(例如，2010及2011)作为实例。然而，存储器装置200可包含多于两个存储器单元群组。存储器单元群组2010及2011可包含相同数目个存储器单元。举例来说，存储器单元群组2010可包含存储器单元210、212及214，且存储器单元群组2011可包含存储器单元211、213及215。图2在存储器单元群组2010及2011中的每一者中展示三个存储器单元作为实例。存储器单元群组2010及2011中的存储器单元的数目可不同于三个。
存储器装置200可执行用以将信息存储于存储器单元210到215中的写入操作及用以从存储器单元210到215读取(例如，感测)信息的读取操作。存储器装置200可经配置以作为DRAM装置操作。然而，不同于将信息存储于例如用于电容器的容器的结构中的一些常规DRAM装置，存储器装置200可将呈电荷的形式的信息存储于电荷存储结构202(其可为浮动栅极结构)中。如上文所提及，电荷存储结构202可为晶体管T1的浮动栅极。在存储器装置200的操作(例如，读取或写入操作)期间，存取线(例如，单条存取线)及数据线(例如，单条数据线)可用以存取选定存储器单元(例如，目标存储器单元)。
如图2中所展示，存储器装置200可包含可携载相应信号(例如，字线信号)WL1、WL2及WLn的存取线(例如，字线)241、242及243。存取线241、242及243可用以存取两个存储器单元群组2010及2011。存取线241、242及243中的每一者可结构化为至少一条导线(一条导线或可电耦合(例如，短接)到彼此的多条导线)。可在存储器装置200的操作(例如，读取或写入操作)期间选择性地启动(例如，一次一条地启动)存取线241、242及243，以存取存储器单元210到215当中的选定存储器单元(或多个选定存储器单元)。选定单元可被称作目标单元。在读取操作中，可从选定存储器单元(或多个选定存储器单元)读取信息。在写入操作中，信息可存储于选定存储器单元(或多个选定存储器单元)中。
在存储器装置200中，单条存取线(例如，单条字线)可用以在存储器装置200的读取或写入操作期间控制(例如，接通或断开)相应存储器单元的晶体管T1及T2。一些常规存储器装置可在读取及写入操作期间使用多条(例如，两条分开的)存取线以控制对相应存储器单元的存取。相较于此类常规存储器装置(将多条存取线用于同一存储器单元)，存储器装置200使用存储器装置200中的单条存取线(例如，共享存取线)以控制相应存储器单元的两个晶体管T1及T2，从而存取相应存储器单元。此技术可节省空间且简化存储器装置200的操作。另外，一些常规存储器装置可使用多条数据线以存取选定存储器单元(例如，在读取操作期间)，从而从选定存储器单元读取信息。在存储器装置200中，单条数据线(例如，数据线221或222)可用以存取选定存储器单元(例如，在读取操作期间)，从而从选定存储器单元读取信息。相较于常规存储器装置使用多条数据线以存取选定存储器单元，此还可简化存储器装置200的结构、操作或其两者。
在存储器装置200中，晶体管T1及T2中的每一者的栅极可为相应存取线(例如，相应字线)的部分。如图2中所展示，存储器单元210的晶体管T1及T2中的每一者的栅极可为存取线241的部分。存储器单元211的晶体管T1及T2中的每一者的栅极可为存取线241的部分。举例来说，在存储器装置200的结构中，形成存取线241的导电材料(或多种材料)的四个不同部分可分别形成存储器单元210的晶体管T1及T2的栅极以及存储器单元211的晶体管T1及T2的栅极(例如，四个栅极)。
存储器单元212的晶体管T1及T2中的每一者的栅极可为存取线242的部分。存储器单元213的晶体管T1及T2中的每一者的栅极可为存取线242的部分。举例来说，在存储器装置200的结构中，形成存取线242的导电材料(或多种材料)的四个不同部分可分别形成存储器单元212的晶体管T1及T2的栅极以及存储器单元213的晶体管T1及T2的栅极(例如，四个栅极)。
存储器单元214的晶体管T1及T2中的每一者的栅极可为存取线243的部分。存储器单元215的晶体管T1及T2中的每一者的栅极可为存取线243的部分。举例来说，在存储器装置200的结构中，形成存取线243的导电材料(或多种材料)的四个不同部分可分别形成存储器单元214的晶体管T1及T2的栅极以及存储器单元215的晶体管T1及T2的栅极(例如，四个栅极)。
存储器装置200可包含可携载相应信号(例如，位线信号)BL1及BL2的数据线(例如，位线)221及222。在读取操作期间，存储器装置200可使用数据线221以获得从存储器单元群组2010的选定存储器单元读取(例如，感测)的信息，且使用数据线222以从存储器单元群组2011的选定存储器单元读取信息。在写入操作期间，存储器装置200可使用数据线221以提供待存储于存储器单元群组2010的选定存储器单元中的信息，且使用数据线222以提供待存储于存储器单元群组2011的选定存储器单元中的信息。
存储器装置200可包含耦合到存储器单元210到215中的每一者的接地连接(例如，接地板)297。接地连接297可由可耦合到存储器装置200的接地端子的导电板(例如，导电材料层)结构化。作为实例，接地连接297可为存储器装置200的共同导电板(例如，形成于存储器单元(例如，存储器单元210到215)下方)。在此实例中，存储器装置200的存储器单元(例如，存储器单元210到215)中的每一者的元件(例如，晶体管T1及T2)可形成于(例如，垂直地形成于)共同导电板上方。
如图2中所展示，存储器单元210到215当中的特定存储器单元的晶体管T1(例如，晶体管T1的沟道区域)可电耦合到(例如，直接耦合到)接地连接297，且电耦合到(例如，直接耦合到)相应数据线(例如，数据线221或222)。因此，在对选定存储器单元执行的操作(例如，读取操作)期间，电路路径(例如，电流路径)可经由选定存储器单元的晶体管T1形成于相应数据线(例如，数据线221或222)与接地连接297之间。
存储器装置200可包含读取路径(例如，电路路径)。在读取操作期间从选定存储器单元读取的信息可经由耦合到选定存储器单元的读取路径获得。在存储器单元群组2010中，特定存储器单元(例如，存储器单元210、212或214)的读取路径可包含穿过彼特定存储器单元的晶体管T1的沟道区域、数据线221及接地连接297的电流路径(例如，读取电流路径)。在存储器单元群组2011中，特定存储器单元(例如，存储器单元211、213或215)的读取路径可包含穿过彼特定存储器单元的晶体管T1的沟道区域、数据线222及接地连接297的电流路径(例如，读取电流路径)。在晶体管T1为PFET(例如，PMOS)的实例中，读取路径中(例如，在读取操作期间)的电流可包含电洞传导(例如，在从数据线221穿过晶体管T1的沟道区域到接地连接297的方向上的电洞传导。由于晶体管T1可用于读取路径中以在读取操作期间从相应存储器单元读取信息，因此晶体管T1可被称作读取晶体管且晶体管T1的沟道区域可被称作读取沟道区域。
存储器装置200可包含写入路径(例如，电路路径)。待在写入操作期间存储于选定存储器单元中的信息可经由耦合到选定存储器单元的写入路径提供到选定存储器单元。在存储器单元群组2010中，特定存储器单元的写入路径可包含彼特定存储器单元的晶体管T2(例如，可包含穿过晶体管T2的沟道区域的写入电流路径)以及数据线221。在存储器单元群组2011中，特定存储器单元(例如，存储器单元211、213或215)的写入路径可包含彼特定存储器单元的晶体管T2(例如，可包含穿过晶体管T2的沟道区域的写入电流路径)以及数据线222。在晶体管T2为NFET(例如，NMOS)的实例中，写入路径中的电流(例如，在写入操作期间)可包含穿过晶体管T2的沟道区域的电子传导(例如，在从数据线221到电荷存储结构202的方向上的电子传导)。由于晶体管T2可用于写入路径中以在写入操作期间将信息存储于相应存储器单元中，因此晶体管T2可被称作写入晶体管且晶体管T1的沟道区域可被称作写入沟道区域。
晶体管T1及T2中的每一者可包含阈值电压(Vt)。晶体管T1具有阈值电压Vt1。晶体管T2具有阈值电压Vt2。阈值电压Vt1及Vt2的值可不同(为不等值)。举例来说，阈值电压Vt2的值可大于阈值电压Vt1的值。阈值电压Vt1及Vt2的值的差允许在读取操作期间读取(例如，感测)存储于读取路径上的晶体管T1中的电荷存储结构202中的信息，而不影响(例如，不接通)写入路径(例如，穿过晶体管T2的路径)上的晶体管T2。此可防止电荷从电荷存储结构202经由写入路径的晶体管T2泄漏(例如，在读取操作期间)。
在存储器装置200的结构中，可形成(例如，工程构造)晶体管T1及T2使得晶体管T1的阈值电压Vt1可小于零伏特(例如，Vt1<0V)，而无关于存储于晶体管T1的电荷存储结构202中的信息的值(例如，“0”或“1”)，且Vt1<Vt2。当具有值“0”的信息存储于电荷存储结构202中时，电荷存储结构202可处于状态“0”中。当具有值“1”的信息存储于电荷存储结构202中时，电荷存储结构202可处于状态“1”中。因此，在此结构中，阈值电压Vt1及Vt2的值之间的关系可表现如下：用于状态“0”的Vt1<用于状态“1”的Vt1<0V，且Vt2＝0V(或替代地，Vt2>0V)。
在存储器装置200的替代结构中，可形成(例如，工程构造)晶体管T1及T2使得用于状态“0”的Vt1<用于状态“1”的Vt1，其中用于状态“0”的Vt1<0V(或替代地，用于状态“0”的Vt1＝0V)，用于状态“1”的Vt1>0V且Vt1<Vt2。
在另一替代结构中，可形成(例如，工程构造)晶体管T1及T2使得Vt1(用于状态“0”)<Vt1(用于状态“1”)，其中用于状态“0”的Vt1＝0V(或替代地，用于状态“0”的Vt1>0V)且Vt1<Vt2。
在存储器装置200的读取操作期间，一次仅可选择同一存储器单元群组的一个存储器单元以从选定存储器单元读取信息。举例来说，可在读取操作期间一次一个地选择存储器单元群组2010的存储器单元210、212及214以从选定存储器单元(例如，在此实例中为存储器单元210、212及214中的一者)读取信息。在另一实例中，可在读取操作期间一次一个地选择存储器单元群组2011的存储器单元211、213及215以从选定存储器单元(例如，在此实例中为存储器单元211、213及215中的一者)读取信息。
在读取操作期间，可同时选择(或替代地，可依序选择)共享同一存取线(例如，存取线241、242或243)的不同存储器单元群组(例如，存储器单元群组2010及2011)的存储器单元。举例来说，可在读取操作期间同时选择存储器单元210及211以从存储器单元210及211读取(例如，同时读取)信息。可在读取操作期间同时选择存储器单元212及213以从存储器单元212及213读取(例如，同时读取)信息。可在读取操作期间同时选择存储器单元214及215以从存储器单元214及215读取(例如，同时读取)信息。
在读取操作期间从存储器单元群组2010的选定存储器单元读取的信息的值可基于从读取路径(上文所描述)检测(例如，感测)到的电流的值而确定，所述读取路径包含数据线221、选定存储器单元(例如，存储器单元210、212或214)的晶体管T1以及接地连接297。在读取操作期间从存储器单元群组2011的选定存储器单元读取的信息的值可基于从读取路径检测(例如，感测)到的电流的值而确定，所述读取路径包含数据线222、选定存储器单元(例如，存储器单元211、213或215)的晶体管T1以及接地连接297。
存储器装置200可包含检测电路系统(未展示)，所述检测电路系统可在读取操作期间操作以检测(例如，感测)包含数据线221的读取路径上的电流(例如，电流I1，未展示)，且检测包含数据线222的读取路径上的电流(例如，电流I2，未展示)。所检测电流的值可基于存储于选定存储器单元中的信息的值。举例来说，取决于存储于存储器单元群组2010的选定存储器单元中的信息的值，数据线221上的所检测电流的值(例如，电流I1的值)可为零或大于零。类似地，取决于存储于存储器单元群组2011的选定存储器单元中的信息的值，数据线222之间的所检测电流的值(例如，电流I2的值)可为零或大于零。存储器装置200可包含用以将所检测电流的值转译成存储于选定存储器单元中的信息的值(例如，“0”、“1”或多位值的组合)的电路系统(未展示)。
在存储器装置200的写入操作期间，一次仅可选择同一存储器单元群组的一个存储器单元以将信息存储于选定存储器单元中。举例来说，可在写入操作期间一次一个地选择存储器单元群组2010的存储器单元210、212及214以将信息存储于选定存储器单元(例如，在此实例中为存储器单元210、212及214中的一者)中。在另一实例中，可在写入操作期间一次一个地选择存储器单元群组2011的存储器单元211、213及215以将信息存储于选定存储器单元(例如，在此实例中为存储器单元211、213及215中的一者)中。
在写入操作期间，可同时选择共享同一存取线(例如，存取线241、242或243)的不同存储器单元群组(例如，存储器单元群组2010及2011)的存储器单元。举例来说，可在写入操作期间同时选择存储器单元210及211以将信息存储(例如，同时存储)于存储器单元210及211中。可在写入操作期间同时选择存储器单元212及213以将信息存储(例如，同时存储)于存储器单元212及213中。可在写入操作期间同时选择存储器单元214及215以将信息存储(例如，同时存储)于存储器单元214及215中。
待在写入操作期间存储于存储器单元群组2010的选定存储器单元中的信息可经由写入路径(上文所描述)提供，所述写入路径包含数据线221以及选定存储器单元(例如，存储器单元210、212或214)的晶体管T2。待在写入操作期间存储于存储器单元群组2011的选定存储器单元中的信息可经由写入路径(上文所描述)提供，所述写入路径包含数据线222以及选定存储器单元(例如，存储器单元212、213或215)的晶体管T2。如上文所描述，存储于存储器单元210到215当中的特定存储器单元中的信息的值(例如，二进制值)可基于彼特定存储器单元的电荷存储结构202中的电荷量。
在写入操作中，可通过在写入路径上施加电压来改变选定存储器单元的电荷存储结构202中的电荷量(以反映存储于选定存储器单元中的信息的值)，所述写入路径包含彼特定存储器单元的晶体管T2及耦合到彼特定存储器单元的数据线(例如，数据线221或222)。举例来说，如果待存储于存储器单元210、212及214当中的选定存储器单元中的信息具有一个值(例如，“0”)，则具有一个值(例如，0V)的电压可施加于数据线221上(例如，将0V提供到信号BL1)。在另一实例中，如果待存储于存储器单元210、212及214当中的选定存储器单元中的信息具有另一值(例如，“1”)，则具有另一值的电压(例如，正电压)可施加于数据线221上(例如，将正电压提供到信号BL1)。因此，可通过在特定存储器单元的写入路径(包含晶体管T2)上提供待存储的信息(例如，呈电压的形式)来将信息存储(例如，直接存储)于彼特定存储器单元的电荷存储结构202中。
图3展示根据本文中所描述的一些实施例的图2的存储器装置200，包含在存储器装置200的读取操作期间使用的实例电压V1、V2及V3。图3的实例假定存储器单元210及211为读取操作期间的选定存储器单元(例如，目标存储器单元)，以读取(例如，感测)存储(例如，先前存储)于存储器单元210及211中的信息。假定存储器单元212到215为未选定存储器单元。此意谓在图3的实例中，不存取存储器单元212到215，且不读取存储于存储器单元212到215中的信息，而从存储器单元210及211读取信息。
在图3中，电压V1、V2及V3可表示在存储器装置200的读取操作期间施加到相应存取线241、242及243以及数据线221及222的不同电压。作为实例，电压V1、V2及V3可分别具有值-1V、0V及0.5V。用于本说明书中的电压的特定值仅为实例值。可使用不同值。举例来说，电压V1可具有负值范围(例如，电压V1的值可从-3V到-1V)。
在图3中所展示的读取操作中，电压V1可具有值(电压值)以接通存储器单元210及211(在此实例中为选定存储器单元)中的每一者的晶体管T1，且断开(禁用)存储器单元210及211中的每一者的晶体管T2。此允许从存储器单元210及211读取信息。电压V2可具有值使得断开(例如，禁用)存储器单元212到215(在此实例中为未选定存储器单元)中的每一者的晶体管T1及T2。电压V3可具有值，使得可在包含数据线221及存储器单元210的晶体管T1的读取路径以及包含数据线222及存储器单元212的晶体管T1的读取路径(分开的读取路径)上形成电流(例如，读取电流)。此允许分别检测耦合到存储器单元210及211的读取路径上的电流。存储器装置200的检测电路系统(未展示)可操作以将所检测电流(在从选定存储器单元读取信息期间)的值转译成从选定存储器单元读取的信息的值(例如，“0”、“1”或多位值的组合)。在图3的实例中，可分别将数据线221及222上的所检测电流的值转译成从存储器单元210及211读取的信息的值。
在图3中所展示的读取操作中，除存储器单元210及211(选定存储器单元)中的每一者的晶体管T1以外，施加到相应存取线241、242及243的电压可使存储器单元212到215中的每一者的晶体管T1及T2断开(或保持断开)。取决于存储器单元210(选定存储器单元)的晶体管T1的阈值电压Vt1的值，可能接通或可能不接通存储器单元210的晶体管T1。取决于存储器单元211(选定存储器单元)的晶体管T1的阈值电压Vt1的值，可能接通或可能不接通存储器单元211的晶体管T1。举例来说，如果存储器装置200的存储器单元(例如，210到215)中的每一者的晶体管T1经配置(例如，经结构化)，使得晶体管T1的阈值电压小于零(例如，Vt1<-1V)而无关于存储于相应存储器单元210中的信息的值(例如，状态)，则在此实例中，存储器单元210的晶体管T1可接通且传导数据线221上的电流(经由存储器单元210的晶体管T1)。在此实例中，存储器单元211的晶体管T1还可接通且传导数据线222上的电流(经由存储器单元211的晶体管T1)。存储器装置200可分别基于数据线221及222上的电流的值而确定存储于存储器单元210及211中的信息的值。如上文所描述，存储器装置200可包含检测电路系统以在读取操作期间测量数据线221及222上的电流的值。
图4展示根据本文中所描述的一些实施例的图2的存储器装置200，包含在存储器装置200的写入操作期间使用的实例电压V4、V5、V6及V7。图4的实例假定存储器单元210及211在写入操作期间为选定存储器单元(例如，目标存储器单元)以将信息存储于存储器单元210及211中。假定存储器单元212到215为未选定存储器单元。此意谓在图4的实例中，不存取存储器单元212到215，且不将信息存储于存储器单元212到215中，而将信息存储于存储器单元210及211中。
在图4中，电压V4、V5、V6及V7可表示在存储器装置200的写入操作期间施加到相应存取线241、242及243以及数据线221及222的不同电压。作为实例，电压V4及V5可分别具有值3V及0V。这些值为实例值。可使用不同值。
取决于待存储于存储器单元210及211中的信息的值(例如，“0”或“1”)，电压V6及V7的值可相同或不同。举例来说，如果存储器单元210及211待存储具有相同值的信息，则电压V6及V7的值可相同(例如，V6＝V7)。作为实例，如果待存储于每一存储器单元210及211中的信息为“0”，则V6＝V7＝0V，且如果待存储于每一存储器单元210及211中的信息为“1”，则V6＝V7＝1V到3V。
在另一实例中，如果存储器单元210及211待存储具有不同值的信息，则电压V6及V7的值可不同(例如，V6≠V7)。作为实例，如果“0”待存储于存储器单元210中且“1”待存储于存储器单元211中)，则V6＝0V且V7＝1V到3V。作为另一实例，如果“1”待存储于存储器单元210中且“0”待存储于存储器单元211中，则V6＝1V到3V且V7＝0V。
此处使用1V到3V的电压范围作为实例。可使用不同的电压范围。另外，替代将0V(例如，V6＝0V或V7＝0V)施加到特定写入数据线(例如，数据线221或222)以用于将具有值“0”的信息存储到耦合到彼特定写入数据线的存储器单元(例如，存储器单元210或211)，可将正电压(例如，V6>0V或V7>0V)施加到彼特定数据线。
在图4的存储器装置200的写入操作中，电压V5可具有值使得存储器单元212到215(在此实例中为未选定存储器单元)中的每一者的晶体管T1及T2断开(例如，禁用)。电压V4可具有值以接通存储器单元210及211(在此实例中为选定存储器单元)中的每一者的晶体管T2，且形成存储器单元210的电荷存储结构202与数据线221之间的写入路径以及存储器单元211的电荷存储结构202与数据线222之间的写入路径。电流(例如，写入电流)可形成于存储器单元210(选定存储器单元)的电荷存储结构202与数据线221之间。此电流可影响(例如，改变)存储器单元210的电荷存储结构202上的电荷量以反映待存储于存储器单元210中的信息的值。电流(例如，另一写入电流)可形成于存储器单元211(选定存储器单元)的电荷存储结构202与数据线222之间。此电流可影响(例如，改变)存储器单元211的电荷存储结构202上的电荷量以反映待存储于存储器单元211中的信息的值。
在图4的实例写入操作中，电压V6的值可使存储器单元210的电荷存储结构202放电或被充电，使得存储器单元210的电荷存储结构202上的所得电荷(例如，在放电或充电动作之后剩余的电荷)可反映存储于存储器单元210中的信息的值。类似地，在此实例中，电压V7的值可使存储器单元211的电荷存储结构202放电或被充电，使得存储器单元211的电荷存储结构202上的所得电荷(例如，在放电或充电动作之后剩余的电荷)可反映存储于存储器单元211中的信息的值。
图5、图6、图7及图8展示根据本文中所描述的一些实施例的相对于X、Y及Z方向的图2的存储器装置200的结构的不同视图。图5及图6展示相对于X-Y及Z方向的存储器装置200的不同3维视图(例如，等角视图)。图7展示相对于X-Z方向的存储器装置200的侧视图(例如，横截面图)。图8展示沿着图7的线8-8截取的视图(例如，横截面图)。
为简单起见，图5及图6展示存储器单元210的结构。图2的存储器装置200的其它存储器单元(例如，存储器单元211到215)的结构可类似于或相同于图5及图6中所展示的存储器单元210的结构。在图2及图5到图8中，相同元件被给予相同参考编号。
以下描述参看图5到图8。为简单起见，在图5到图8的描述中不重复同一元件的详细描述。也为简单起见，从图5到图8以及本文中所描述的图式中的其它图(例如，图9到图29C)中所展示的大部分元件省略横截面线(例如，影线)。可从图式的特定图省略存储器装置200的一些元件，以免混淆对描述于彼特定图中的元件(或多个元件)的描述。本文中所描述的图式中所展示的元件的尺寸(例如，物理结构)未按比例绘制。
如图5中所展示，存储器装置200可包含衬底599，存储器单元210(及存储器装置200的其它存储器单元(未展示))可形成于所述衬底上方。存储器单元210的晶体管T1及T2可相对于衬底599垂直地形成。衬底599可为半导体衬底(例如，硅基衬底)或其它类型的衬底。Z方向(例如，垂直方向)为垂直于衬底599(例如，从衬底向外)的方向。Z方向也垂直于X方向及Y方向(例如，从X方向及Y方向垂直地延伸)。X方向及Y方向垂直于彼此。
如图5到图8中所展示，接地连接297可包含位于衬底599上方的材料结构(例如，片件(例如，层))。用于接地连接297的实例材料包含金属片件、导电掺杂多晶硅或其它导电材料。接地连接297可耦合到存储器装置200的接地端子(未展示)。
图5到图8展示接触(例如，直接耦合到)衬底599的接地连接297作为实例。在替代结构中，存储器装置200可包含接地连接297与衬底599之间的电介质(例如，介电材料层，未展示)。
如图5到图8中所展示，存储器装置200可包含形成于接地连接297上方的半导体材料596。半导体材料596可包含硅、多晶硅或其它半导体材料的结构(例如，片件(例如，层))，且可包含掺杂区域(例如，p型掺杂区域)。
从图5及图6省略存储器装置200的一些部分(例如，栅极氧化物及单元隔离结构)，以免混淆图5及图6中所展示的结构元件。
如图5到图8中所展示，数据线221及222(分别与信号BL1及BL2相关联)中的每一者可具有在Y方向上的长度、在X方向上的宽度及在Z方向上的厚度。数据线221及222中的每一者可包含可结构化为导线(例如，导电区域)的导电材料(或材料的组合)。用于数据线221及222的实例材料包含金属、导电掺杂多晶硅或其它导电材料。
存取线241(与信号WL1相关联)可通过部分541F及541B(例如，相对于Y方向的前导电部分及后导电部分)的组合结构化(可包含所述组合)。部分541F及541B中的每一者可包含可结构化为导线(例如，导电区域)的导电材料(或材料的组合)，所述导线具有在X方向上连续延伸的长度。因此，部分541F及541B可为彼此相对(例如，在Y方向上彼此相对)的导线的部分。
部分541F及541B中的每一者可包含导电材料(例如，金属、导电掺杂多晶硅或其它导电材料)的结构(例如，片件(例如，层))。部分541F及541B中的每一者可具有在X方向上的长度(图5中所展示)、在Z方向上的宽度(图5中所展示)及在Y方向上的厚度(图8中所展示)。
部分541F及541B可电耦合到彼此。举例来说，存储器装置200可包含可接触(例如，电耦合到)部分541F及541B的导电材料(例如，未展示)，使得部分541F及541B(其为单条存取线241的部分)可被同时施加同一信号(例如，信号WL1)。
在存储器装置200的替代结构中，可省略部分541F或部分541B使得存取线241可仅包含部分541F或部分541B。在图5中所展示的结构中，包含两个部分541F及541B可有助于在读取操作期间优选地控制存储器单元210及211中的每一者的晶体管T1(例如，图2中示意性地展示的晶体管T1)。
电荷存储结构202可包含电荷存储材料(或材料的组合)，所述电荷存储材料可包含可捕获电荷的半导体材料(例如，多晶硅)片件(例如，层)、金属片件(例如，层)或材料(或多种材料)片件。用于电荷存储结构202以及存取线241的部分541F及541B的材料可相同或可不同。如图5中所展示，电荷存储结构202可包含比存取线241的部分541F及541B中的每一者更靠近衬底599(例如，在Z方向中更靠近衬底延伸)的部分(例如，底部部分)。
图5到图8展示电荷存储结构202的顶部边缘与存取线241的部分541F及541B中的每一者的边缘(例如，底部边缘)相距特定距离(例如，图5中所展示的距离)的实例。然而，电荷存储结构202的顶部边缘与部分541F及541B中的每一者的边缘(例如，底部边缘)之间的距离可变化。
图5到图8展示部分541F及541B与电荷存储结构202重迭(在Z方向上)的实例。然而，部分541F及541B可能不与电荷存储结构202重迭。
存储器装置200可包含位于数据线221与电荷存储结构202之间的材料520。如图5中所展示，材料520可电耦合到数据线221以及存储器单元210的电荷存储结构202。如上文所描述，存储器单元210的电荷存储结构202可形成存储器单元210的存储器元件。因此，存储器单元210可包含相对于Z方向位于衬底599与材料520之间的存储器元件(其为电荷存储结构202)，且存储器元件接触(例如，直接耦合到)材料520。
材料520可形成存储器单元210的晶体管T2的源极(例如，源极端子)、漏极(例如，漏极端子)、源极与漏极之间的沟道区域(例如，写入沟道区域)。因此，如图5中所展示，存储器单元210的晶体管T2的源极、沟道区域及漏极可由例如材料520的相同材料的单个片件(或替代地，材料的相同组合的单个片件)形成。因此，存储器单元210的晶体管T2的源极、漏极及沟道区域可由相同导电类型(例如，n型或p型)的相同材料(例如，材料520)形成。
如图7中所展示，存储器装置200可包含材料521，所述材料可形成存储器单元211的晶体管T2的源极(例如，源极端子)、漏极(例如，漏极端子)及源极与漏极之间的沟道区域(例如，写入沟道区域)。因此，如图5中所展示，存储器单元211的晶体管T2的源极、沟道区域及漏极可由例如材料521的相同材料的单个片件(或替代地，材料的相同组合的单个片件)形成。
材料520与521可相同。举例来说，材料520及521中的每一者可包含半导体材料结构(例如，片件(例如，层))。在晶体管T2为NFET(如上文所描述)的实例中，材料520及521可包含n型半导体材料(例如，n型硅)。
在另一实例中，形成材料520或材料521的半导体材料可包含氧化物材料的片件。用于材料520及521的氧化物材料的实例包含半导电氧化物材料、透明导电氧化物材料及其它氧化物材料。
作为实例，材料520及521中的每一者可包含以下各者中的至少一者：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、氧化铟镓锌(InxGayZnzOa)、氧化锆铟锌(ZrxInyZnzOa)、氧化铪铟锌(HfxInyZnzOa)、氧化锡铟锌(SnxInyZnzOa)、氧化铝锡铟锌(AlxSnyInzZnaOd)、氧化硅铟锌(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、氧化铝锌锡(AlxZnySnzOa)、氧化镓锌锡(GaxZnySnzOa)、氧化锆锌锡(ZrxZnySnzOa)、氧化铟镓硅(InGaSiO)及磷化镓(GaP)。
在存储器装置200中使用上文所列的材料为存储器装置200提供改进及益处。举例来说，在读取操作期间，为了从选定存储器单元(例如，存储器单元210或211)读取信息，来自选定存储器单元的电荷存储结构202的电荷可泄漏到选定存储器单元的晶体管T2。将上文所列的材料用于晶体管T2的沟道区域(例如，材料520或521)可减少或防止此泄漏。此改善从选定存储器单元读取的信息的准确性且改善存储于本文中所描述的存储器装置(例如，存储器装置200)的存储器单元中的信息的保持。
上文所列的材料为材料520及521的实例。然而，可使用不同于上文所列的材料的其它材料(例如，相对较高带隙材料)。
在图5中，存储器单元210的材料520及电荷存储结构202可电耦合(例如，直接耦合)到彼此，使得材料520可接触存储器单元210的电荷存储结构202而在存储器单元210的电荷存储结构202与材料520之间无中间材料(例如，无导电材料)。在另一实例中，材料520可电耦合到存储器单元210的电荷存储结构202，使得材料520并不直接耦合到(不接触)存储器单元210的电荷存储结构202，但材料520经由存储器单元210的电荷存储结构202与材料520之间的中间材料(例如，导电材料，图5中未展示)耦合到(例如，间接接触)存储器单元210的电荷存储结构202。
如图5中所展示，存储器单元210可包含电耦合到彼此的部分510A及510B。部分510A及510B中的每一者可包含半导体材料结构(例如，片件(例如，层))。用于部分510A及510B中的每一者的实例材料包含硅、多晶硅(例如，未经掺杂或经掺杂多晶硅)、锗、硅锗或其它半导体材料及半导电氧化物材料(氧化物半导体，例如SnO或其它氧化物半导体)。
如上文参看图2所描述，存储器单元210的晶体管T1包含沟道区域(例如，读取沟道区域)。在图5中，存储器单元210的晶体管T1的沟道区域可包含部分510A及510B(例如，可由所述部分的组合形成)。部分510A及510B可电耦合到数据线221。如上文参看图2所描述，存储器单元210可包含读取路径。在图5中，部分510A及510B(例如，存储器单元210的晶体管T1的读取沟道区域)可为存储器单元210的读取路径的部分，所述读取路径可在从存储器单元210读取信息的读取操作期间携载电流(例如，读取电流)。举例来说，在读取操作期间，为了从存储器单元210读取信息，部分510A及510B可在数据线221与接地连接297之间传导电流(例如，读取电流)(经由半导体材料596的部分)。读取电流的方向可为从数据线221到接地连接297(经由部分510A、部分510B的部分及半导体材料596的部分)。在晶体管T1为PFET且晶体管T2为NFET的实例中，形成部分510A及510B的材料可具有与材料520或521不同的导电类型。举例来说，部分510A及510B可包含p型半导体材料(例如，p型硅)区域，且材料520及521可包含n型半导体材料(例如，n型磷化镓(GaP))区域。
如图5、图6及图7中所展示，存储器单元210可包含电介质515A及515B。电介质515A及515B可为将电荷存储结构202与部分510A及510B电分开且将材料520与部分510A电分开的栅极氧化物区域。用于电介质515A及515B的实例材料包含二氧化硅、氧化铪(例如，HfO2)、氧化铝(例如，Al2O3)或其它介电材料。在存储器装置200的实例结构中，电介质515A及515B包含高k介电材料(例如，具有大于二氧化硅的介电常数的介电常数的介电材料)。使用此高k介电材料(而非二氧化硅)可改善存储器装置200的性能(例如，减少电流泄漏，增加晶体管T1的驱动能力或其两者)。
如图7中所展示，部分541F的部分可横跨(例如，在X方向上重迭)部分510A的部分及材料520的部分。如上文所描述，部分510A可形成晶体管T1的读取沟道区域的部分，且材料520可形成晶体管T2的写入沟道区域的部分。因此，如图7中所展示，部分541F的部分可分别横跨(例如，重迭)晶体管T1及T2的读取沟道及写入沟道两者的部分(例如，在Y方向上的侧(例如，前侧))。尽管从图7中所展示的视图隐藏(但如图5中可见)，但部分541B的部分可横跨(例如，在X方向上重迭)部分510A的部分(例如，在Y方向上的另一侧(例如，与前侧相对的后侧))及材料520的部分。如图7中所展示，存取线241还可横跨(例如，在X方向上重迭)部分511A的部分(例如，存储器单元211的晶体管T1的读取沟道区域的一部分)及材料521的部分(例如，存储器单元211的晶体管T2的写入沟道区域的一部分)。
存取线241横跨(例如，重迭)部分510A及材料520允许存取线241(单条存取线)控制(例如，接通或断开)存储器单元210的两个晶体管T1及T2以及存储器单元211的两个晶体管。类似地，存取线241横跨(例如，重迭)部分511A及材料521允许存取线241(单条存取线)控制(例如，接通或断开)存储器单元211的两个晶体管T1及T2。
如图7中所展示，存储器装置200可包含介电材料526，所述介电材料可形成将存储器装置200的两个邻近存储器单元(在X方向上)的部分电分开(例如，隔离)的结构(例如，电介质)。举例来说，介电材料526可将材料520(例如，存储器单元210的晶体管T2的写入沟道区域)与材料521(例如，存储器单元211的晶体管T2的写入沟道区域)电分开，且将存储器单元210的电荷存储结构202与存储器单元211的电荷存储结构202电分开。
如图7中所展示，存储器装置200可包含介电部分531及介电部分532，其中存储器单元210及211可位于介电部分531与532之间。介电部分531可将存储器单元210与存储器单元210的另一存储器单元(例如，左侧的存储器单元(未展示))电隔离。介电部分532可将存储器单元211与存储器单元211的另一存储器单元(例如，右侧的存储器单元(未展示))电隔离。由介电部分531及532以及半导体材料596定界的区域可为在形成存储器装置200的程序期间形成的沟槽(未标记)的部分。因此，存储器单元210及211可形成于沟槽的部分中。
存储器单元210及211的部分(例如，材料)中的一些可邻近于介电部分531及532的相应侧壁(例如，相对于Z方向的垂直部分)形成(例如，形成于相应侧壁上)。举例来说，如图7中所展示，存储器单元210的部分510A(例如，半导体材料部分)可邻近于介电部分531的侧壁(未标记)形成(例如，形成于所述侧壁上)。在另一实例中，如图7中所展示，存储器单元210的部分511A(例如，半导体材料部分)可邻近于介电部分532的侧壁(未标记)形成(例如，形成于所述侧壁上)。
如图8中所展示，存储器装置200可包含电介质518F及518B(例如，氧化物区域)以将存取线241的部分541F及541B与存储器单元210及211的其它元件(例如，与部分510A及511A(例如，读取沟道区域)、电荷存储结构202以及材料520及521)电分开。用于电介质518F及518B的材料(或多种材料)可与电介质515A及515B的材料(或多种材料)相同(或替代地，不同)。用于部分518F及518B的实例材料可包含二氧化硅、氧化铪(例如，HfO2)、氧化铝(例如，Al2O3)或其它介电材料。
如图8中所展示，部分541F及541B可邻近于存储器单元210的材料520及电荷存储结构202的相应侧。举例来说，部分541F可邻近于材料520及电荷存储结构202中的每一者的一部分的一侧(例如，在图8的视图中，在X方向上的右侧)。在另一实例中，部分541B可邻近于材料520及电荷存储结构202中的每一者的一部分的另一侧(例如，在图8的视图中，在X方向上的左侧(与右侧相对))。
以上描述集中于存储器单元210的结构。存储器单元211可包含以类似于或相同于上文所描述的存储器单元210的元件的方式结构化的元件。举例来说，如图7中所展示，存储器单元211可包含电荷存储结构202、沟道区域(例如，写入沟道区域)521、部分511A及511B(例如，读取沟道区域)以及电介质525A及525B。用于电介质525A及525B的材料(或多种材料)可与用于电介质515A及515B的材料(或多种材料)相同。
如上文参看图2到图8所描述，存储器装置200的连接及结构可允许交叉点操作，因为可在存储器装置200的操作(例如，读取或写入操作)期间使用单条存取线(例如，存取线241)及单条数据线(例如，数据线221)存取存储器装置200的存储器单元(例如，存储器单元210)。此交叉点操作可部分地由于存储器单元(例如，存储器单元210到215)中的每一者的晶体管T1的端子(例如，源极端子)耦合到接地连接(例如，接地连接297)而实现。此接地连接允许选定存储器单元的晶体管T1的端子(例如，源极端子)处的电压电平保持不变(例如，保持在0V不切换)，藉此允许交叉点操作。相较于一些常规易失性存储器装置(例如，DRAM装置)，存储器装置200的交叉点操作及结构可提供优选存储器性能。
图9到图22展示根据本文中所描述的一些实施例的在形成存储器装置900的工艺期间的元件的不同视图。用以形成存储器装置900的工艺中的一些或全部可用以形成上文参看图2到图8所描述的存储器装置200。
图9展示在不同材料层级(例如，层)在Z方向上以存储器装置900的相应层级(例如，层)形成于衬底999上之后的存储器装置900。不同材料层级包含介电材料930、半导体材料996及导电材料997。介电材料930、半导体材料996及导电材料997可按一种材料接着另一种材料的依序方式形成于衬底999上。举例来说，图9中所使用的工艺可包含：在衬底999上形成(例如，沉积)导电材料997；在导电材料997上形成(例如，沉积)半导体材料996；及在半导体材料996上形成(例如，沉积)介电材料930。
衬底999可类似于或相同于图5的衬底599。导电材料997可包含类似于或相同于用于存储器装置200(图5到图8)的接地连接297的材料的材料(或多种材料)。举例来说，导电材料997可包含金属、导电掺杂多晶硅或其它导电材料。
半导体材料996包含类似于或相同于用于存储器装置200(图5到图8)的半导体材料596的材料的材料(多种材料)。举例来说，半导体材料996可包含硅、多晶硅或其它半导体材料，且可包含掺杂区域(例如，p型掺杂区域)。如下文在形成存储器装置900的后续工艺中所描述，半导体材料996可经结构化以形成存储器装置900的相应存储器单元的沟道区域(例如，读取沟道区域)的部分。
图9的介电材料930可包含氮化物材料(例如，氮化硅(例如，Si3N4))、氧化物材料(例如，SiO2))或其它介电材料。如下文在形成存储器装置900的后续工艺中所描述，介电材料930可处理成介电部分以形成将一个存储器单元与存储器装置900的另一存储器单元电隔离的单元隔离结构的部分。
图10展示在形成沟槽(例如，开口)1001及1002之后的存储器装置900。形成沟槽1001及1002可包含移除(例如，通过图案化)沟槽1001及1002的部位处的介电材料930(图9)的部分并留下部分(例如，介电部分)1031、1032及1033(其为介电材料930的剩余部分)，如图10中所展示。
沟槽1001及1002中的每一者可具有在Y方向上的长度、在X方向上的宽度(短于长度)及搁置于半导体材料996的相应部分上(例如，由相应部分定界)的底部(未标记)。沟槽1001及1002中的每一者可包含由相应部分1031、1031及1033形成的相对侧壁(例如，垂直侧壁)。举例来说，沟槽1001可包含侧壁1011(由部分1031形成)及侧壁1012(由部分1032形成)。沟槽1002可包含侧壁1013(由部分1032形成)及侧壁1014(由部分1033形成)。
图11展示在材料1110'及材料1110”分别形成(例如，沉积)于沟槽1001及1002中之后的存储器装置900。如图11中所展示，材料1110'可形成于沟槽1001的侧壁1011及1012以及底部(例如，半导体材料996的一部分)上。材料1110”可形成于沟槽1002的侧壁1013及1014以及底部(例如，半导体材料996的另一部分)上。
材料1110'及1110”可为相同材料。材料1110'、材料1110”的实例包含半导体材料。材料1110'及1110”可具有与形成图5到图8的存储器装置200的相应存储器单元的晶体管T1的部分510A、510B、511A及511B(例如，读取沟道区域)的材料相同的性质。如下文在形成存储器装置900的后续工艺(例如，图19)中所描述，材料1110'及1110”可经结构化以形成存储器装置900的相应存储器单元的晶体管(例如，晶体管T1)的沟道区域(例如，读取沟道区域)。因此，材料1110'及1110”中的每一者可在存储器装置900的操作(例如，读取操作)期间传导电流(例如，传导电洞)。
形成材料1110'及1110”的工艺可包含掺杂工艺。此掺杂工艺可包含将掺杂剂引入到材料1110'及1110”中以允许存储器装置900的相应存储器单元的晶体管(例如，晶体管T1)包含特定结构。举例来说，图9中所使用的掺杂工艺可包含针对材料1110'及1110”的不同部分引入具有不同掺杂剂浓度的掺杂剂(例如，使用激光退火工艺)，使得包含材料1110'(或材料1110”)的晶体管可具有PFET结构。在此PFET结构中，材料1110'(或材料1110”)的部分可形成沟道区域(例如，读取沟道区域)以在存储器装置900的操作(例如，读取操作)期间传导电流(例如，电洞)。
图12展示在介电材料(例如，氧化物材料)1215'及1215”分别形成(例如，沉积)于材料1110'及1110”上之后的存储器装置900。可沉积介电材料1215'及1215”使得介电材料1215'及1215”可分别保形于材料1110'及1110”。材料1215'及1215”可具有与形成图5到图8的存储器装置200的电介质515A、515B、525A及525B的材料(例如，氧化物材料)相同的性质。
图13展示在材料(例如，电荷存储材料)1302'、1302”、1302”'及1302””形成于材料1215'及1215”的相应侧壁上之后的存储器装置900。材料1302'、1302”、1302”'及1302””彼此电分开。如下文在形成存储器装置900的后续工艺(图19)中所描述，材料1302'、1302”、1302”'、1302””中的每一者可经结构化以形成存储器装置900的相应存储器单元的电荷存储结构。材料1302'、1302”、1302”'、1302””可包含类似于或相同于存储器装置200(图5到图8)的存储器单元(例如，存储器单元210或211)的电荷存储结构202的材料的材料(例如，多晶硅)。
图14展示在介电材料1426'及1426”分别形成(例如，填充)于沟槽1001及1002中的开放空间中之后的存储器装置900。介电材料1426'及1426”可包含氧化物材料。如下文在形成存储器装置900的后续工艺中所描述，介电材料1426'及1426”可形成隔离结构的部分，所述隔离结构可将存储器装置900的两个邻近(在X方向上)存储器单元的部分(例如，电荷存储结构)电隔离。
图15展示在形成介电材料1526'及1526”之后的存储器装置900。形成介电材料1526'
及1526”可包含移除(例如，通过使用蚀刻工艺)介电材料1426'及1426”(图14)中的每一者的部分(例如，顶部部分)，使得介电材料1426'及1426”的剩余部分分别为介电材料1526'
及1526”(图15)。
图16展示在形成材料1602'、1602”、1602”'及1602””之后的存储器装置900。形成材料1602'、1602”、1602”'及1602””可包含移除(例如，通过使用蚀刻工艺)介电材料1302'、
1302”、1302”'及1302””(图13)中的每一者的部分(例如，顶部部分)，使得材料1302'、1302”、1302”'及1302””的剩余部分分别为材料1602'、1602”、1602”'及1602””(图16)。
在图14、图15及图16中，在如参看图15及图16所描述的分开工艺(例如，多个步骤)中移除介电材料1426'及1426”(图14)的部分(例如，顶部部分)以及材料1302'、1302”、1302”'、1302””(图13)的部分(例如，顶部部分)。然而，单个工艺(例如，单个步骤)可用以移除介电材料1426'及1426”(图14)的部分以及材料1302'、1302”、1302”'、1302””(图13)的部分。
图17展示在形成材料1720'、1721'、1720”及1721”之后的存储器装置900。形成材料1720'、1721'、1720”及1721”可包含将初始材料(或多种材料)沉积于介电材料1526'及1526”以及材料1602'、1602”、1602”'及1602””上。接着，图17中所使用的工艺可包含移除(例如，通过使用蚀刻工艺)部位1701及1702处的初始材料的一部分。材料1720'、1721'、1720”及1721”为初始材料的剩余部分。如图17中所展示，材料1720'、1721'、1720”及1721”彼此电分开。然而，材料1720'、1721'、1720”及1721”分别电耦合到(例如，直接耦合到)材料1602'、1602”、1602”'及1602””。
材料1720'、1721'、1720”及1721”可包含类似于或相同于图5到图8的存储器装置200的晶体管T2的材料(例如，写入沟道区域)520或521(图5)的材料。如下文在形成存储器装置900的后续工艺(图19)中所描述，材料1720'、1721'、1720”及1721”中的每一者可形成存储器装置900的相应存储器单元的晶体管(例如，晶体管T2)的沟道区域(例如，写入沟道区域)。因此，材料1720'、1721'、1720”及1721”中的每一者可在存储器装置900的操作(例如，写入操作)期间传导电流(例如，传导电子)。
图18展示在介电材料1826'及1826”形成于部位1701及1702(图17)处(例如，填充于所述部位中)之后的存储器装置900。介电材料1826'及1826”可与介电材料1426'及1426”相同。如下文在形成存储器装置900的后续工艺中所描述，介电材料1826'及1826”可形成隔离结构的部分，所述隔离结构可将存储器装置900的两个邻近(在X方向上)存储器单元的部分(例如，写入沟道区域)电隔离。
图19展示在跨越存储器装置900的材料形成(在X方向上)沟槽1911、1912及1913之后的存储器装置900。沟槽1911、1912及1913中的每一者可具有在X方向上的长度、在Y方向上的宽度(短于长度)及搁置于半导体材料996的相应部分上(例如，由相应部分定界)的底部(未标记)。替代地，沟槽1911、1912及1913中的每一者可具有搁置于导电材料997(而非半导体材料996)的相应部分上(例如，由相应部分定界)的底部(未标记)。形成沟槽1911、1912及1913可包含移除(例如，通过在Z方向上切割(例如，蚀刻))沟槽1911、1912及1913的部位处的存储器装置900的材料的部分及留下图19中所展示的存储器装置900的结构的部分(例如，片层)。
在移除(例如，切割)存储器装置900的部分(在沟槽1911、1912及1913的部位处)之后，剩余部分可形成存储器装置900的存储器单元的部分。举例来说，存储器装置900可包含沿着X方向成一列的存储器单元210'、211'、210”及211”，以及沿着X方向成另一列的单元212'、213'、212”及213”。存储器单元210'及211'可分别对应于存储器装置200(图2及图7)的存储器单元210及211。图19中的存储器单元212'及213'可分别对应于存储器装置200(图2)的存储器单元212及213。
为简单起见，仅标记图19中的存储器装置900的类似元件(例如，部分)中的一些。举例来说，存储器装置900可包含介电部分(例如，单元隔离结构)1931、1932、1933、1934、1935及1936以及介电材料1926A及1926B。介电部分1931及1932可分别对应于图7的存储器装置200的介电部分531及532。
如图19中所展示，存储器单元210'可包含部分1910A及1910B(其可为存储器单元210'的读取沟道区域的部分)、电介质1915A及1915B、材料(例如，写入沟道区域)1920以及电荷存储结构1902(在材料1920正下方)。存储器单元211'可包含部分1911A及1911B(其可为存储器单元211'的读取沟道区域的部分)、电介质1925A及1925B、材料(例如，写入沟道区域)1921以及电荷存储结构1902(在材料1921正下方)。
如上文参看图9到图19所描述，存储器装置900的存储器单元中的每一者的部分可由自对准工艺形成，所述自对准工艺可包含在Y方向上形成沟槽1001及1002以及在X方向上形成沟槽1911、1912及1913。自对准工艺可改善(例如，增加)存储器单元密度，改善工艺(例如，提供较高工艺范围)或两者。如上文所描述，自对准工艺包含可允许在同一存储器装置中形成存储器单元的多个叠组的减小数目个关键遮罩。下文参看图29A到图29C描述多叠组存储器装置的实例。
图20展示在形成电介质2018F、2018B、2018F'及2018B'(例如，氧化物区域)之后的存储器装置900。用于电介质2018F、2018B、2018F'及2018B'的材料(或多种材料)可与电介质515A、515B、525A及525B的材料(或多种材料)相同(或替代地，不同)。用于电介质2018F、2018B、2018F'及2018B'的实例材料可包含二氧化硅、氧化铪(例如，HfO2)、氧化铝(例如，Al2O3)或其它介电材料。
图21展示在形成导线(例如，导电区域)2141F、2141B、2142F及2142B之后的存储器装置900。导线2141F、2141B、2142F及2142B中的每一者可包含金属、导电掺杂多晶硅或其它导电材料。如图21中所展示，导线2141F、2141B、2142F及2142B分别通过电介质2018F、2018B、2018F'及2018B'与存储器装置900的其它元件电分开。
导线2141F及2141B可形成存取线(例如，字线)2141的部分以控制存储器装置900的相应存储器单元210'、211'、210”及211”的读取及写入晶体管(例如，分别为晶体管T1及T2)。举例来说，导线2141F及2141B可分别形成存取线2141的前导电部分及后导电部分。导线2142F及2142B可形成存取线(例如，字线)2142的部分以存取存储器装置900的存储器单元212'、213'、212”及213”。举例来说，导线2142F及2142B可分别形成存取线2142的前导电部分及后导电部分。存取线2141及2412可分别对应于图2的存储器装置200的存取线214及242。
形成图21中的存储器装置900的工艺可包含形成导电连接2141'(其可包含导电材料(例如，金属))以将导线2141F及2141B电耦合到彼此。此允许导线2141F及2141B形成单条存取线(例如，存取线2141)的部分或形成单条存取线。类似地，形成存储器装置900的工艺可包含形成导电连接2142'以将导线2142F及2142B电耦合到彼此。此允许导线2142F及2142B形成部分或单条存取线(例如，存取线2142)。
图22展示在形成数据线2221、2222、2223及2224之后的存储器装置900。数据线2221、2222、2223及2224中的每一者可具有长度Y方向、在X方向上的宽度及在Z方向上的厚度。数据线2221及2222可分别对应于存储器装置200(图2及图7)的数据线221及222。
在图22中，数据线2221、2222、2223及2224可在存储器装置900的Y方向上电耦合到(例如，接触)存储器单元中的每一者的相应部分。举例来说，数据线2221可电耦合到部分1910A(存储器单元210'的读取沟道区域的部分)及材料1920(存储器单元210'的写入沟道区域的部分)。数据线2221还可电耦合到存储器单元212'的读取沟道区域(未标记))及存储器单元212'的写入沟道区域(未标记)。
参看图9到图22的形成存储器装置900的描述可包含用以形成整个存储器装置的其它工艺。从以上描述省略这些工艺以免混淆本文中所描述的主题。
相较于一些常规工艺，如上文所描述的形成存储器装置900的工艺可具有相对减小数目个遮罩(例如，减小数目个关键遮罩)。举例来说，通过在与图10相关联的工艺中形成沟槽1001及1002以及在图19的工艺中形成沟槽1911、1912及1913，可减小用以形成存储器装置900的存储器单元的关键遮罩的数目。遮罩的减小数目可简化形成存储器装置900的工艺，减少成本或其两者。
图23到图28展示根据本文中所描述的一些实施例的形成存储器装置2300的工艺，所述存储器装置包含邻近存储器单元之间的屏蔽结构。形成存储器装置2300的工艺可为形成存储器装置900(图9到图22)的工艺的变型。因此，不重复形成存储器装置900及2300的工艺之间的类似元件(其具有相同标记)。
图23展示可使用用以形成图9到图19的存储器装置900的元件的类似或相同工艺形成的存储器装置2300的元件。因此，图23中所展示的存储器装置2300的元件可类似于图19中所展示的存储器装置900的元件。
图24展示在移除存储器单元210'及211'的材料(例如，写入沟道区域)1920与1921之间以及电荷存储结构1902之间的介电材料1926A及1926B之后的存储器装置2300。图24的工艺还移除存储器装置2300的其它存储器单元的写入沟道区域之间以及电荷存储结构之间的其它类似介电材料。
图25展示在形成电介质2018F、2518B、2518F'及2518B'(例如，氧化物区域)之后的存储器装置2300。用于电介质2518F、2518B、2518F'及2518B'的材料(或多种材料)可与电介质2018F、2018B、2018F'及2018B'(图20)的材料(或多种材料)相同。用于电介质2518F、2518B、2518F'及2518B'的实例材料可包含二氧化硅、氧化铪(例如，HfO2)、氧化铝(例如，Al2O3)或其它介电材料。
图26展示在形成(例如，沉积)导线(例如，导电区域)2641F、2641B、2642F及2642B以及导电部分2641M及2642M之后的存储器装置2300。导线2641F、2641B、2642F及2642B以及导电部分2641M及2642M可在同一工艺(例如，同一步骤)中由相同材料形成。举例来说，可同时(例如，在同一步骤中)沉积材料以形成导线2641F、2641B、2642F及2642B以及导电部分2641M及2642M。用于导线2641F、2641B、2642F及2642B以及导电部分2641M及2642M的实例材料包含金属、导电掺杂多晶硅或其它导电材料。如图26中所展示，导线2641F、2641B、2642F及2642B以及导电部分2641M及2642M分别通过电介质2018F、2018B、2018F'及2018B'与存储器装置2300的其它元件电分开。
导线2641F及2641B以及导电部分2641M可形成存取线(例如，字线)2641的部分以存取存储器装置2300的存储器单元210'、211'、210”及211”。举例来说，导线2641F及2641B可分别形成存取线2641的前导电部分及后导电部分。导线2642F及2642B以及导电部分2642M可形成存取线(例如，字线)2642的部分以存取存储器装置2300的存储器单元212'、213'、212”及213”。举例来说，导线2642F及2642B可分别形成存取线2642的前导电部分及后导电部分。存取线2641及2612可分别对应于图2的存储器装置200的存取线241及242。
形成图26中的存储器装置900的工艺可包含形成导电连接2641'(其可包含导电材料(例如，金属))以将导线2641F及2641B电耦合到彼此。类似地，形成存储器装置900的工艺可包含形成导电连接2642'以将导线2642F及2642B电耦合到彼此。
图27展示在形成数据线2221、2222、2223及2224之后的存储器装置2300。数据线2221、2222、2223及2224中的每一者可具有长度Y方向、在X方向上的宽度及在Z方向上的厚度。数据线2221及2222可分别对应于存储器装置200(图2及图7)的数据线221及222。
图28展示存储器装置2300的一部分的侧视图(例如，横截面图)，包含存储器单元210'与211'之间的导电部分2641M的部位。为简单起见，不重复图28中所展示的存储器装置2300的元件的描述。在图28中，导电部分2641M可位于存储器单元210'及211'的电荷存储结构1902之间以形成屏蔽结构。此屏蔽结构可改善存储器装置2300的操作(例如，减少邻近存储器单元的电荷存储结构之间的耦合干扰)。
参看图23到图28的形成存储器装置2300的描述可包含用以形成整个存储器装置的其它工艺。从以上描述省略这些工艺以免混淆本文中所描述的主题。
图29A、图29B及图29C展示根据本文中所描述的一些实施例的存储器装置2900的结构的不同视图，所述存储器装置包含存储器单元的多个叠组。图29A展示存储器装置2900的分解图(例如，在Z方向上)。图29B展示存储器装置2900在X方向及Z方向上的侧视图(例如，横截面图)。图29C展示存储器装置2900在Y方向及Z方向上的侧视图(例如，横截面图)。
如图29A中所展示，存储器装置2900可包含在分解图中彼此分开地展示以有助于容易检视存储器装置2900的叠组结构的叠组(存储器单元的叠组)29050、29051、29052及29053。实际上，叠组29050、29051、29052及29053可在衬底(例如，半导体(例如，硅)衬底)2999上方以一个叠组可形成于(例如，堆迭于)另一叠组上方的布置附接到彼此。举例来说，如图29A中所展示，叠组29050、29051、29052及29053可在垂直于衬底2999的Z方向上形成(例如，在相对于衬底2999的Z方向上垂直地形成)。
如图29A中所展示，叠组29050、29051、29052及29053中的每一者可具有在X方向及Y方向上布置(例如，在X方向上成列及在Y方向上成行布置)的存储器单元。举例来说，叠组29050可包含存储器单元29100、29110、29120及29130(例如，成列布置)、存储器单元29200、29210、29220及29230(例如，成列布置)以及存储器单元29300、29310、29320及29330(例如，成列布置)。
叠组29051可包含存储器单元29101、29111、29121及29131(例如，成列布置)、存储器单元29201、29211、29221及29231(例如，成列布置)以及存储器单元29301、29311、29321及29331(例如，成列布置)。
叠组29052可包含存储器单元29102、29112、29122及29132(例如，成列布置)、存储器单元29202、29212、29222及29232(例如，成列布置)以及存储器单元29302、29312、29322及29332(例如，成列布置)。
叠组29053可包含存储器单元29103、29113、29123及29133(例如，成列布置)、存储器单元29203、29213、29223及29233(例如，成列布置)以及存储器单元29303、29313、29323及29333(例如，成列布置)。
如图29A中所展示，叠组29050、29051、29052及29053可分别位于存储器装置2900的层级(例如，部分)2950、2951、2952及2953上(例如，在Z方向上垂直地形成)。叠组29050、29051、29052及29053的布置形成存储器装置2900的存储器单元的3维(3D)结构，因为存储器装置2900的存储器单元的不同层级可位于(例如，形成于)存储器装置2900的不同层级(例如，不同垂直部分)2950、2951、2952及2953中。
可一次一个叠组地形成叠组29050、29051、29052及29053。举例来说，叠组29050、29051、29052及29053可按叠组29050、29051、29052及29053的次序依序地形成(例如，首先形成叠组29051且最后形成叠组29053)。在此实例中，一个叠组(例如，叠组29051)的存储器单元可在形成另一叠组(例如，叠组29050)的存储器单元之后或在形成另一叠组(例如，叠组29052)的存储器单元之前形成。替代地，可同时(例如，同步)形成叠组29050、29051、29052及29053使得可同时形成叠组29050、29051、29052及29053的存储器单元。举例来说，可同时形成存储器装置2900的层级2950、2951、2952及2953中的存储器单元。
叠组29050、29051、29052及29053中的每一者的存储器单元的结构可包含上文参看图1到图28所描述的存储器单元的结构。举例来说，叠组29050、29051、29052及29053的存储器单元的结构可包含存储器装置200、900及2300的存储器单元的结构。
存储器装置2900可包含数据线(例如，位线)及存取线(例如，字线)以存取叠组29050、29051、29052及29053的存储器单元。为简单起见，从图29A省略存储器单元的数据线及存取线。然而，存储器装置2900的数据线及存取线可分别类似于上文参看图1到图28所描述的存储器装置的数据线及存取线。
图29A展示包含四个叠组(例如，29050、29051、29052及29053)的存储器装置2900作为实例。然而，叠组的数目可不同于四个。图29A展示叠组29050、29051、29052及29053中的每一者包含存储器单元的一个层级(例如，层)作为实例。然而，叠组中的至少一者(例如，叠组29050、29051、29052及29053中的一或多者)可具有存储器单元的两个(或多于两个)层级。图29A展示叠组29050、29051、29052及29053中的每一者在X方向上包含四个存储器单元(例如，成列)及在Y方向上包含三个存储器单元(例如，成行)的实例。然而，一列、一行或其两者中的存储器单元的数目可变化。
设备(例如，存储器装置100、200、900、2300及2900)及方法(例如，存储器装置100及200的操作以及形成存储器装置900及2300的方法)的说明意欲提供对各种实施例的结构的一般理解，且并不意欲提供对可利用本文中所描述的结构的设备的所有元件及特征的完整描述。设备在本文中是指例如装置(例如，存储器装置100、200、900、2300及2900中的任一者)或系统(例如，可包含存储器装置100、200、900、2300及2900中的任一者的电子物品)。
上文参看图1到图29C所描述的组件中的任一者可用多种方式实施，包含经由软件模拟。因此，设备(例如，存储器装置100、200、900、2300及2900)或上文所描述的这些存储器装置中的每一者的部分可在本文中皆特征界定为“多个模块”(或“模块”)。视需要及/或适于各种实施例的特定实施，此类模块可包含硬件电路系统、单处理器电路及/或多处理器电路、存储器电路、软件程序模块及对象及/或固件，以及其组合。举例来说，此类模块可包含于系统操作模拟封装中，例如软件电信号模拟封装、功率使用及范围模拟封装、电容-电感模拟封装、功率/热耗散模拟封装、信号发射-接收模拟封装，及/或用以操作或模拟各种可能实施例的操作的软件及硬件的组合。
本文中所描述的存储器装置(例如，存储器装置100、200、900、2300及2900)可包含于例如以下各者的设备(例如，电子电路系统)中：高速计算机、通信及信号处理电路系统、单处理器或多处理器模块、单个或多个嵌入式处理器、多核心处理器、消息信息交换器及包含多层、多芯片模块的专用模块。此类设备可进一步包含为例如以下各者的多种其它设备(例如，电子系统)内的子组件：电视、蜂窝式电话、个人计算机(例如，膝上型计算机、桌上型计算机、手持型计算机、平板电脑等)、工作站、收音机、视频播放器、音频播放器(例如，MP3(动画专家组，音频层3)播放器)、载具、医疗装置(例如，心脏监测器、血压监测器等)、机顶盒及其它者。
上文参看图1到图29C所描述的实施例包含设备及形成所述设备的方法。设备中的一者包含数据线、耦合到数据线的存储器单元、接地连接及导线。所述存储器单元包含第一晶体管及第二晶体管。所述第一晶体管包含电耦合到数据线的第一区域及与第一区域电分开的电荷存储结构。所述第二晶体管包含电耦合到电荷存储结构及数据线的第二区域。所述接地连接耦合到第一晶体管的第一区域。所述导线与第一区域及第二区域电分开并横跨第一晶体管的第一区域的部分及第二晶体管的第二区域的部分，且形成第一晶体管及第二晶体管的栅极。描述了包含额外设备及方法的其它实施例。
在实施方式及权利要求书中，相对于两个或多于两个元件(例如，材料)所使用的术语“在……上(on)”(一者在另一者“上”)意谓元件之间(例如，材料之间)的至少一些接触。术语“在……上方(over)”意谓元件(例如，材料)紧密接近，但可能具有一或多个额外介入元件(例如，材料)使得接触为可能的但并非必需的。除非如此陈述，否则“在……上”及“在……上方”两者皆不暗示如本文中所使用的任何方向性。
在实施方式及权利要求书中，由术语“……中的至少一者”接合的项目的列表可意谓所列项目的任何组合。举例来说，如果列出项目A及B，则片语“A及B中的至少一者”意谓仅A；仅B；或A及B。在另一实例中，如果列出项目A、B及C，则片语“A、B及C中的至少一者”意谓仅A；仅B；仅C；A及B(排除C)；A及C(排除B)；B及C(排除A)；或全部A、B及C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
在实施方式及权利要求书中，由术语“……中的一者”接合的项目的列表可意谓所列项目中的仅一者。举例来说，如果列出项目A及B，则片语“A及B中的一者”意谓仅A(排除B)或仅B(排除A)。在另一实例中，如果列出项目A、B及C，则片语“A、B及C中的一者”意谓仅A；仅B；或仅C。项目A可包含单个元件或多个元件。项目B可包含单个元件或多个元件。项目C可包含单个元件或多个元件。
以上描述及图式说明本发明主题的一些实施例，以使得所属领域的技术人员能够实践本发明主题的实施例。其它实施例可并入有结构性改变、逻辑改变、电改变、工艺改变及其它改变。实例仅代表可能的变型。一些实施例的部分及特征可包含于其它实施例的那些部分及特征中或取代那些部分及特征。所属领域的技术人员在阅读及理解以上描述后将显而易见许多其它实施例。

Claims (31)

1.一种设备，其包括：
数据线；
存储器单元，其耦合到所述数据线，所述存储器单元包含：
第一晶体管，其包含电耦合到所述数据线的第一区域及与所述第一区域电分开的电荷存储结构；及
第二晶体管，其包含耦合到所述电荷存储结构及所述数据线的第二区域；及
接地连接，其耦合到所述第一晶体管的所述第一区域；及
导线，其与所述第一区域及所述第二区域电分开，所述导线的部分横跨所述第一晶体管的所述第一区域的部分及所述第二晶体管的所述第二区域的部分且形成所述第一晶体管及所述第二晶体管的栅极。
2.根据权利要求1所述的设备，其中所述第一区域包含所述第一晶体管的沟道区域，且所述第二区域包含所述第二晶体管的沟道区域。
3.根据权利要求1所述的设备，其中所述第一区域包含p型半导体材料，且所述第二区域包含n型半导体材料。
4.根据权利要求1所述的设备，其中所述第二区域包括半导电氧化物材料。
5.根据权利要求1所述的设备，其中所述第一晶体管与所述第二晶体管具有不同的阈值电压。
6.根据权利要求1所述的设备，其中所述第二晶体管具有大于所述第一晶体管的阈值电压的阈值电压。
7.根据权利要求1所述的设备，其中当所述电荷存储结构处于第一状态中时，所述第一晶体管具有小于零的第一阈值电压，且当所述电荷存储结构处于第二状态中时，所述第一晶体管具有小于零的第二阈值电压，且所述第一状态与所述第二状态表示存储于所述存储器单元中的信息的不同值。
8.根据权利要求1所述的设备，其进一步包括：
额外数据线；及
额外存储器单元，所述额外存储器单元包含：
第一额外晶体管，其包含电耦合到所述额外数据线及所述接地连接的第一额外区域及与所述第一额外区域电分开的额外电荷存储结构；及
第二额外晶体管，其包含电耦合到所述额外电荷存储结构及所述额外数据线的第二额外区域，其中
所述导线与所述第一额外区域及所述第二额外区域电分开，且所述导线的部分横跨所述第一额外晶体管的所述第一额外区域的部分及所述第二额外晶体管的所述第二额外区域的部分。
9.根据权利要求1所述的设备，其进一步包括额外存储器单元，其中所述存储器单元包含于所述设备的存储器单元的第一叠组中，所述额外存储器单元包含于所述设备的额外存储器单元的第二叠组中，且存储器单元的所述第一叠组及存储器单元的所述第二叠组位于所述设备的不同层级中。
10.一种设备，其包括：
导电板，其位于所述设备的第一层级中；
导电区域，其位于所述设备的第二层级中；
存储器单元，其位于所述第一层级与所述第二层级之间且耦合到所述导电区域及所述导电板，所述存储器单元包含：
存储器元件；
沟道区域，其接触所述存储器元件及所述导电区域；及
半导体材料，其电耦合到所述导电区域及所述导电板；及
导线，其与所述存储器元件、所述沟道区域及所述半导体材料电分开，所述导线的部分横跨所述半导体材料及所述沟道区域的部分。
11.根据权利要求10所述的设备，其中所述半导体材料与所述沟道区域具有不同导电类型的材料。
12.根据权利要求10所述的设备，其中所述导电区域为所述设备的数据线的部分，且所述导线为所述设备的字线的部分。
13.根据权利要求12所述的设备，其中所述导电板包含所述设备的接地板。
14.根据权利要求10所述的设备，其中：
所述存储器元件包含位于所述设备的处于所述第一层级与所述第二层级之间的第三层级中的第一材料；且
所述沟道区域包含位于所述设备的处于所述第二层级与所述第三层级之间的第四层级中的第二材料。
15.根据权利要求10所述的设备，其进一步包括：
额外导电区域，其位于所述设备的所述第二层级中且与所述导电区域电分开；
额外存储器单元，其位于所述第一层级与所述第二层级之间且耦合到所述额外导电区域及所述导电板，所述额外存储器单元包含：
额外存储器元件；
额外沟道区域，其接触所述额外存储器元件及所述额外导电区域；及
额外半导体材料，其耦合到所述额外导电区域及所述导电板，其中，
所述导线与所述额外存储器元件、所述额外沟道区域及所述额外半导体材料电分开，且所述导线的额外部分横跨所述额外半导体材料及所述额外沟道区域的部分。
16.根据权利要求15所述的设备，其中：
所述导电区域为所述设备的第一数据线的部分；
所述额外导电区域为所述设备的第二数据线的部分；且
所述导线为所述设备的字线的部分。
17.根据权利要求16所述的设备，其进一步包括：
第一介电部分；
第二介电部分，其中所述存储器单元及所述额外存储器单元处于所述第一介电部分与所述第二介电部分之间，且其中，
所述存储器单元的所述半导体材料邻近于所述第一介电部分的侧壁；且
所述额外存储器单元的所述额外半导体材料邻近于所述第二介电部分的侧壁。
18.根据权利要求16所述的设备，其进一步包括与所述导线相对的额外导线，其中：
所述额外导线与所述存储器元件、所述沟道区域及所述半导体材料电分开，且所述额外导线的第一部分横跨所述半导体材料及所述沟道区域的部分；且
所述额外导线与所述额外存储器元件、所述额外沟道区域及所述额外半导体材料电分开，且所述额外导线的第二部分横跨所述额外半导体材料及所述额外沟道区域的部分。
19.根据权利要求18所述的设备，其进一步包括位于所述存储器单元的所述沟道区域与所述额外沟道区域之间的导电部分，其中所述导电部分接触所述导线及所述额外导线。
20.根据权利要求19所述的设备，其中所述导电部分、所述导线及所述额外导线具有相同材料。
21.根据权利要求10所述的设备，其中所述沟道区域包括以下各者中的至少一者：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、氧化铟镓锌(InxGayZnzOa)、氧化锆铟锌(ZrxInyZnzOa)、氧化铪铟锌(HfxInyZnzOa)、氧化锡铟锌(SnxInyZnzOa)、氧化铝锡铟锌(AlxSnyInzZnaOd)、氧化硅铟锌(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、氧化铝锌锡(AlxZnySnzOa)、氧化镓锌锡(GaxZnySnzOa)、氧化锆锌锡(ZrxZnySnzOa)、氧化铟镓硅(InGaSiO)及磷化镓(GaP)。
22.一种方法，其包括：
在衬底上方形成材料层级，所述材料层级包含介电材料；
通过移除所述材料层级的部分以提供所述材料层级的第一剩余部分来在所述介电材料中形成第一沟槽，使得所述第一沟槽中的每一者包含在第一方向上的长度、由所述介电材料的第一部分形成的第一侧壁及由所述介电材料的第二部分形成的第二侧壁；
在所述第一沟槽中形成材料；及
跨越所述第一剩余部分所述材料层级形成第二沟槽以从所述材料层级的第二剩余部分形成存储器单元，使得所述存储器单元中的第一存储器单元邻近于所述第一沟槽中的沟槽的所述第一侧壁的一部分，且所述存储器单元中的第二存储器单元邻近于所述第一沟槽中的所述沟槽的所述第二侧壁的一部分。
23.根据权利要求22所述的方法，其中所述存储器单元中的每一者包含耦合到第二晶体管的第一晶体管，所述第一晶体管包含所述材料的第一部分，且所述第二晶体管包含所述材料的第二部分。
24.根据权利要求22所述的方法，其中在所述第一沟槽中形成所述材料包含在所述第一沟槽中的每一者中形成额外介电材料，使得所述额外材料的一部分在形成所述第二沟槽之后处于所述第一存储器单元与所述第二存储器单元之间。
25.根据权利要求22所述的方法，其中形成所述材料层级包含：
在所述衬底上方形成导电材料；
在所述导电材料上方形成半导体材料；及
在所述半导体材料上方形成所述介电材料。
26.根据权利要求22所述的方法，其中形成导电材料使得所述存储器单元中的每一者包含电耦合到所述导电材料的一部分。
27.根据权利要求22所述的方法，其中所述存储器单元中的每一者包含由所述材料中的材料形成的电荷存储结构。
28.根据权利要求27所述的方法，其中所述存储器单元中的每一者包含由第一沟槽中的所述材料的一部分形成的一部分，且所述存储器单元中的每一者的所述部分包括以下各者中的至少一者：氧化锌锡(ZTO)、氧化铟锌(IZO)、氧化锌(ZnOx)、氧化铟镓锌(IGZO)、氧化铟镓硅(IGSO)、氧化铟(InOx、In2O3)、氧化锡(SnO2)、氧化钛(TiOx)、氮氧化锌(ZnxOyNz)、氧化镁锌(MgxZnyOz)、氧化铟锌(InxZnyOz)、氧化铟镓锌(InxGayZnzOa)、氧化锆铟锌(ZrxInyZnzOa)、氧化铪铟锌(HfxInyZnzOa)、氧化锡铟锌(SnxInyZnzOa)、氧化铝锡铟锌(AlxSnyInzZnaOd)、氧化硅铟锌(SixInyZnzOa)、氧化锌锡(ZnxSnyOz)、氧化铝锌锡(AlxZnySnzOa)、氧化镓锌锡(GaxZnySnzOa)、氧化锆锌锡(ZrxZnySnzOa)、氧化铟镓硅(InGaSiO)及磷化镓(GaP)。
29.根据权利要求22所述的方法，其进一步包括：
在形成所述第二沟槽之后形成存取线，使得所述存取线中的每一者与所述存储器单元电分开。
30.根据权利要求29所述的方法，其进一步包括：
在形成所述存取线之后形成数据线，使得所述数据线中的每一者具有在所述第一方向上的长度，且所述数据线中的每一者电耦合到所述材料层级的剩余部分的至少一部分。
31.根据权利要求22所述的方法，其进一步包括：
在所述第二沟槽中的第一沟槽中形成第一导线；
在所述第二沟槽中的第二沟槽中形成第二导线；及
形成电耦合到所述第一导线及所述第二导线的导电部分，其中所述导电部分位于所述第一存储器单元与所述第二存储器单元之间。
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