TWI751669B - 具有雙電晶體垂直記憶體單元及共板之記憶體裝置 - Google Patents

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Abstract

本發明之一些實施例包括設備及形成該等設備之方法。該等設備中之一者包括一資料線、耦接至該資料線之一記憶體單元、一接地連接及一導線。該記憶體單元包括一第一電晶體及一第二電晶體。該第一電晶體包括電耦接至該資料線之一第一區域及與該第一區域電分開之一電荷儲存結構。該第二電晶體包括電耦接至該電荷儲存結構及該資料線之一第二區域。該接地連接耦接至該第一電晶體之該第一區域。該導線與該第一區域及該第二區域電分開並橫跨該第一電晶體之該第一區域的部分及該第二電晶體之該第二區域的部分，且形成該第一電晶體及該第二電晶體之一閘極。

Description

具有雙電晶體垂直記憶體單元及共板之記憶體裝置
本申請案係關於記憶體裝置，尤其係關於包括揮發性記憶體單元之記憶體裝置，其中記憶體單元中之每一者可包括兩個電晶體。
記憶體裝置廣泛用於電腦及許多其他電子物品中以儲存資訊。通常將記憶體裝置分類成兩個類型：揮發性記憶體裝置及非揮發性記憶體裝置。記憶體裝置通常具有用以儲存資訊之眾多記憶體單元。在揮發性記憶體裝置中，若供應電力自記憶體裝置斷開，則儲存於記憶體單元中之資訊丟失。在非揮發性記憶體裝置中，即使供應電力自記憶體裝置斷開，儲存於記憶體單元中之資訊仍保留。
本文中之描述涉及揮發性記憶體裝置。大部分習知揮發性記憶體裝置將資訊以電荷形式儲存於包括於記憶體單元中之電容器結構中。隨著對裝置儲存密度之需求增大，許多習知技術提供縮小記憶體單元之大小以便增加給定裝置區域之裝置儲存密度的方法。然而，若記憶體單元大小待縮小至某一尺寸，則實體限制及製造約束可能會對此類習知技術構成挑戰。不同於一些習知記憶體裝置，本文中所描述之記憶體裝置包括可克服習知技術所面臨之挑戰的特徵。
在一些實施例中，一種設備包含：一資料線；一記憶體單元；一接地連接；及一導線。該記憶體單元耦接至該資料線，該記憶體單元包括一第一電晶體及一第二電晶體。該第一電晶體包括電耦接至該資料線之一第一區域及與該第一區域電分開之一電荷儲存結構。該第二電晶體包括耦接至該電荷儲存結構及該資料線之一第二區域。該接地連接耦接至該第一電晶體之該第一區域。該導線與該第一區域及該第二區域電分開，該導線之部分橫跨該第一電晶體之該第一區域的部分及該第二電晶體之該第二區域的部分且形成該第一電晶體及該第二電晶體之一閘極。
在一些實施例中，一種設備包含：一導電板；一導電區域；一記憶體單元；及一導線。該導電板位於該設備之一第一層級中。該導電區域位於該設備之一第二層級中。該記憶體單元位於該第一層級與該第二層級之間且耦接至該導電區域及該導電板。該記憶體單元包括：一記憶體元件；一通道區域；及一半導體材料。該通道區域接觸該記憶體元件及該導電區域。該半導體材料電耦接至該導電區域及該導電板。該導線與該記憶體元件、該通道區域及該半導體材料電分開，該導線之部分橫跨該半導體材料及該通道區域之部分。
在一些實施例中，一種方法包含：在一基板上形成材料之層級，該等材料層級包括一介電材料；藉由移除該等材料層級之部分以提供該等材料層級之一第一剩餘部分來在該介電材料中形成第一溝槽，使得該等第一溝槽中之每一者包括在一第一方向上之一長度、由該介電材料之一第一部分形成的一第一側壁及由該介電材料之一第二部分形成的一第二側壁；在該等第一溝槽中形成材料；及形成跨越該等材料層級之該第一剩餘部分的第二溝槽以自該等材料層級之一第二剩餘部分形成記憶體單元，使得該等記憶體單元中之一第一記憶體單元鄰近於該等第一溝槽中之一溝槽的該第一側壁之一部分，且該等記憶體單元中之一第二記憶體單元鄰近於該等第一溝槽中之該溝槽的該第二側壁之一部分。
本文中所描述之記憶體裝置包括揮發性記憶體單元，其中該等記憶體單元中之每一者可包括兩個電晶體(2T)。兩個電晶體中之一者具有電荷儲存結構，該電荷儲存結構可形成記憶體單元之記憶體元件以儲存資訊。本文中所描述之記憶體裝置可具有允許記憶體裝置之大小相對小於類似的習知記憶體裝置之大小的結構(例如，4F2單元佔據面積)。所描述記憶體裝置可包括單條所存取線(例如，字線)以控制記憶體單元之兩個電晶體。此可導致減少功率耗散且改善處理。所描述記憶體裝置之記憶體單元中之每一者可包括交叉點增益單元結構(及交叉點操作)，使得可在記憶體裝置之操作(例如，讀取或寫入操作)期間使用單條存取線(例如，字線)及單條資料線(例如，位元線)存取記憶體單元。下文參看圖1至圖29C論述所描述記憶體裝置及其變型之其他改善及益處。
圖1展示根據本文中所描述之一些實施例的呈包括揮發性記憶體單元之記憶體裝置100之形式的設備之方塊圖。記憶體裝置100包括記憶體陣列101，該記憶體陣列可含有記憶體單元102。記憶體裝置100可包括揮發性記憶體裝置，使得記憶體單元102可為揮發性記憶體單元。記憶體裝置100之實例包括動態隨機存取記憶體(DRAM)裝置。若供應電力(例如，供應電壓Vcc)自記憶體裝置100斷開，則儲存於記憶體裝置100之記憶體單元102中的資訊可丟失(例如，無效)。在下文中，供應電壓Vcc被稱作表示一些電壓位準；然而，其不限於記憶體裝置(例如，記憶體裝置100)之供應電壓(例如，Vcc)。舉例而言，若記憶體裝置(例如，記憶體裝置100)具有基於供應電壓Vcc產生內部電壓之內部電壓產生器(圖1中未圖示)，則可使用此內部電壓而非供應電壓Vcc。
在記憶體裝置100之實體結構中，記憶體單元102中之每一者可包括在記憶體裝置100之基板(例如，半導體基板)上方的不同層級中垂直地形成(例如，堆疊於不同層上)的電晶體(例如，兩個電晶體)。記憶體裝置100亦可包括記憶體單元之多個層級(例如，多個階層)，其中記憶體單元之一個層級(例如，一個階層)可形成於額外記憶體單元之另一層級(例如，另一階層)上方(例如，堆疊於另一層級上)。包括記憶體單元102之記憶體陣列101的結構可包括下文參看圖2至圖29C所描述之記憶體陣列及記憶體單元的結構。
如圖1中所展示，記憶體裝置100可包括存取線104 (例如，「字線」)及資料線(例如，位元線) 105。記憶體裝置100可使用存取線104上之信號(例如，字線信號)以存取記憶體單元102，且使用資料線105上之信號以提供待儲存(例如，寫入)於記憶體單元102中或自記憶體單元讀取(例如，感測)之資訊(例如，資料)。
記憶體裝置100可包括用以接收線(例如，位址線) 107上之位址資訊ADDR (例如，列位址信號及行位址信號)的位址暫存器106。記憶體裝置100可包括可操作以解碼來自位址暫存器106之位址資訊ADDR的列存取電路系統(例如，X解碼器) 108及行存取電路系統(例如，Y解碼器) 109。基於經解碼位址資訊，記憶體裝置100可判定待在記憶體操作期間存取哪些記憶體單元102。記憶體裝置100可執行用以將資訊儲存於記憶體單元102中之寫入操作及用以讀取(例如，感測)記憶體單元102中之資訊(例如，先前儲存之資訊)的讀取操作。記憶體裝置100亦可執行用以再新儲存於記憶體單元102中之資訊之值(例如，使該值保持有效)的操作(例如，再新操作)。記憶體單元102中之每一者可經組態以儲存資訊，該資訊可表示至多一個位元(例如，具有二進位0 (「0」)或二進位1 (「1」)之單個位元)，或多於一個位元(例如，具有至少兩個二進位位元之組合的多個位元)。
記憶體裝置100可接收供應電壓，包括分別在線130及132上之供應電壓Vcc及Vss。供應電壓Vss可在接地電位(例如，具有大約零伏特之值)下操作。供應電壓Vcc可包括自諸如電池或交流電至直流電(AC至DC)轉換器電路系統之外部電源供應至記憶體裝置100的外部電壓。
如圖1中所展示，記憶體裝置100可包括記憶體控制單元118，該記憶體控制單元包括用以基於線(例如，控制線) 120上之控制信號控制記憶體裝置100之記憶體操作(例如，讀取及寫入操作)的電路系統(例如，硬體組件)。線120上之信號的實例包括列存取選通信號RAS*、行存取選通信號CAS*、寫入啟用信號WE*、晶片選擇信號CS*、時脈信號CK及時脈啟用信號CKE。此等信號可為提供至DRAM裝置之信號的部分。
如圖1中所展示，記憶體裝置100可包括可攜載信號DQ0至DQN之線(例如，全域資料線) 112。在讀取操作中，提供至線112之資訊(自記憶體單元102讀取)(呈信號DQ0至DQN之形式)的值(例如，「0」或「1」)可基於資料線105上之信號的值。在寫入操作中，提供至資料線105之資訊(待儲存於記憶體單元102中)的值(例如，「0」或「1」)可基於線112上之信號DQ0至DQN的值。
記憶體裝置100可包括感測電路系統103、選擇電路系統115及輸入/輸出(I/O)電路系統116。行存取電路系統109可基於位址信號ADDR選擇性地啟動線(例如，選擇線)上之信號。選擇電路系統115可對線114上之信號作出回應以選擇資料線105上之信號。資料線105上之信號可表示待儲存於記憶體單元102中之資訊的值(例如，在寫入操作期間)或自記憶體單元102讀取(例如，感測)之資訊的值(例如，在讀取操作期間)。
I/O電路系統116可操作以將自記憶體單元102讀取之資訊提供至線112 (例如，在讀取操作期間)，且將來自線112之資訊(例如，由外部裝置提供)提供至資料線105以儲存於記憶體單元102中(例如，在寫入操作期間)。線112可包括記憶體裝置100內之節點或封裝上之接腳(或焊球)，記憶體裝置100可駐留於該封裝中。記憶體裝置100外部之其他裝置(例如，硬體記憶體控制器或硬體處理器)可經由線107、112及120與記憶體裝置100通信。
記憶體裝置100可包括其他組件，該等組件在圖1中未圖示以免混淆本文中所描述之實例實施例。記憶體裝置100之至少一部分(例如，記憶體陣列101之一部分)可包括類似於或相同於下文參看圖2至圖29C所描述之記憶體裝置中之任一者的結構及操作。
圖2展示根據本文中所描述之一些實施例的包括記憶體陣列201之記憶體裝置200之一部分的示意圖。記憶體裝置200可對應於圖1之記憶體裝置100。舉例而言，記憶體陣列201可形成圖1之記憶體陣列101的部分。如圖2中所展示，記憶體裝置200可包括記憶體單元210至215，該等記憶體單元為揮發性記憶體單元(例如，DRAM單元)。為簡單起見，記憶體單元210至215當中之類似或相同元件被給予相同標記。
記憶體單元210至215中之每一者可包括兩個電晶體T1及T2。因此，記憶體單元210至215中之每一者可被稱作2T記憶體單元(例如，2T增益單元)。電晶體T1及T2中之每一者可包括場效電晶體(FET)。作為實例，電晶體T1可為p通道FET (PFET)，且電晶體T2可為n通道FET (NFET)。電晶體T1之部分可包括p通道金屬氧化物半導體(PMOS)電晶體FET (PFET)之結構。因此，電晶體T1可包括類似於PMOS電晶體之操作的操作。電晶體T2之部分可包括n通道金屬氧化物半導體(NMOS)。因此，電晶體T2可包括類似於NMOS電晶體之操作的操作。
記憶體裝置200之電晶體T1可包括基於電荷儲存器之結構(例如，基於浮動閘極)。如圖2中所展示，記憶體單元210至215中之每一者可包括電荷儲存結構202，該電荷儲存結構可包括電晶體T1之浮動閘極。電荷儲存結構202可形成記憶體單元210至215當中之各別記憶體單元的記憶體元件。電荷儲存結構202可儲存電荷。儲存於記憶體單元210至215當中之特定記憶體單元中的資訊之值(例如，「0」或「1」)可基於彼特定記憶體單元之電荷儲存結構202中的電荷之量。
如圖2中所展示，記憶體單元210至215當中之特定記憶體單元的電晶體T2 (例如，電晶體T2之通道區域)可電耦接至(例如，直接耦接至)彼特定記憶體單元之電荷儲存結構202。因此，在記憶體裝置200之操作(例如，寫入操作)期間，電路路徑(例如，電流路徑)可直接形成於特定記憶體單元之電晶體T2與彼特定記憶體單元之電荷儲存結構202之間。
記憶體單元210至215可配置於記憶體單元群組2010 及2011 中。圖2展示兩個記憶體單元群組(例如，2010 及2011 )作為實例。然而，記憶體裝置200可包括多於兩個記憶體單元群組。記憶體單元群組2010 及2011 可包括相同數目個記憶體單元。舉例而言，記憶體單元群組2010 可包括記憶體單元210、212及214，且記憶體單元群組2011 可包括記憶體單元211、213及215。圖2在記憶體單元群組2010 及2011 中之每一者中展示三個記憶體單元作為實例。記憶體單元群組2010 及2011 中之記憶體單元的數目可不同於三個。
記憶體裝置200可執行用以將資訊儲存於記憶體單元210至215中之寫入操作及用以自記憶體單元210至215讀取(例如，感測)資訊之讀取操作。記憶體裝置200可經組態以作為DRAM裝置操作。然而，不同於將資訊儲存於諸如用於電容器之容器之結構中的一些習知DRAM裝置，記憶體裝置200可將呈電荷之形式的資訊儲存於電荷儲存結構202 (其可為浮動閘極結構)中。如上文所提及，電荷儲存結構202可為電晶體T1之浮動閘極。在記憶體裝置200之操作(例如，讀取或寫入操作)期間，存取線(例如，單條存取線)及資料線(例如，單條資料線)可用以存取選定記憶體單元(例如，目標記憶體單元)。
如圖2中所展示，記憶體裝置200可包括可攜載各別信號(例如，字線信號) WL1、WL2及WLn之存取線(例如，字線) 241、242及243。存取線241、242及243可用以存取兩個記憶體單元群組2010 及2011 。存取線241、242及243中之每一者可結構化為至少一條導線(一條導線或可電耦接(例如，短接)至彼此之多條導線)。可在記憶體裝置200之操作(例如，讀取或寫入操作)期間選擇性地啟動(例如，一次一條地啟動)存取線241、242及243，以存取記憶體單元210至215當中之選定記憶體單元(或多個選定記憶體單元)。選定單元可被稱作目標單元。在讀取操作中，可自選定記憶體單元(或多個選定記憶體單元)讀取資訊。在寫入操作中，資訊可儲存於選定記憶體單元(或多個選定記憶體單元)中。
在記憶體裝置200中，單條存取線(例如，單條字線)可用以在記憶體裝置200之讀取或寫入操作期間控制(例如，接通或斷開)各別記憶體單元之電晶體T1及T2。一些習知記憶體裝置可在讀取及寫入操作期間使用多條(例如，兩條分開的)存取線以控制對各別記憶體單元之存取。相較於此類習知記憶體裝置(將多條存取線用於同一記憶體單元)，記憶體裝置200使用記憶體裝置200中之單條存取線(例如，共用存取線)以控制各別記憶體單元之兩個電晶體T1及T2，從而存取各別記憶體單元。此技術可節省空間且簡化記憶體裝置200之操作。另外，一些習知記憶體裝置可使用多條資料線以存取選定記憶體單元(例如，在讀取操作期間)，從而自選定記憶體單元讀取資訊。在記憶體裝置200中，單條資料線(例如，資料線221或222)可用以存取選定記憶體單元(例如，在讀取操作期間)，從而自選定記憶體單元讀取資訊。相較於習知記憶體裝置使用多條資料線以存取選定記憶體單元，此亦可簡化記憶體裝置200之結構、操作或其兩者。
在記憶體裝置200中，電晶體T1及T2中之每一者的閘極可為各別存取線(例如，各別字線)之部分。如圖2中所展示，記憶體單元210之電晶體T1及T2中之每一者的閘極可為存取線241之部分。記憶體單元211之電晶體T1及T2中之每一者的閘極可為存取線241之部分。舉例而言，在記憶體裝置200之結構中，形成存取線241之導電材料(或多種材料)的四個不同部分可分別形成記憶體單元210之電晶體T1及T2的閘極以及記憶體單元211之電晶體T1及T2的閘極(例如，四個閘極)。
記憶體單元212之電晶體T1及T2中之每一者的閘極可為存取線242之部分。記憶體單元213之電晶體T1及T2中之每一者的閘極可為存取線242之部分。舉例而言，在記憶體裝置200之結構中，形成存取線242之導電材料(或多種材料)的四個不同部分可分別形成記憶體單元212之電晶體T1及T2的閘極以及記憶體單元213之電晶體T1及T2的閘極(例如，四個閘極)。
記憶體單元214之電晶體T1及T2中之每一者的閘極可為存取線243之部分。記憶體單元215之電晶體T1及T2中之每一者的閘極可為存取線243之部分。舉例而言，在記憶體裝置200之結構中，形成存取線243之導電材料(或多種材料)的四個不同部分可分別形成記憶體單元214之電晶體T1及T2的閘極以及記憶體單元215之電晶體T1及T2的閘極(例如，四個閘極)。
記憶體裝置200可包括可攜載各別信號(例如，位元線信號) BL1及BL2之資料線(例如，位元線) 221及222。在讀取操作期間，記憶體裝置200可使用資料線221以獲得自記憶體單元群組2010 之選定記憶體單元讀取(例如，感測)的資訊，且使用資料線222以自記憶體單元群組2011 之選定記憶體單元讀取資訊。在寫入操作期間，記憶體裝置200可使用資料線221以提供待儲存於記憶體單元群組2010 之選定記憶體單元中的資訊，且使用資料線222以提供待儲存於記憶體單元群組2011 之選定記憶體單元中的資訊。
記憶體裝置200可包括耦接至記憶體單元210至215中之每一者的接地連接(例如，接地板) 297。接地連接297可由可耦接至記憶體裝置200之接地端子的導電板(例如，導電材料層)結構化。作為實例，接地連接297可為記憶體裝置200之共同導電板(例如，形成於記憶體單元(例如，記憶體單元210至215)下方)。在此實例中，記憶體裝置200之記憶體單元(例如，記憶體單元210至215)中之每一者的元件(例如，電晶體T1及T2)可形成於(例如，垂直地形成於)共同導電板上方。
如圖2中所展示，記憶體單元210至215當中之特定記憶體單元的電晶體T1 (例如，電晶體T1之通道區域)可電耦接至(例如，直接耦接至)接地連接297，且電耦接至(例如，直接耦接至)各別資料線(例如，資料線221或222)。因此，在對選定記憶體單元執行之操作(例如，讀取操作)期間，電路路徑(例如，電流路徑)可經由選定記憶體單元之電晶體T1形成於各別資料線(例如，資料線221或222)與接地連接297之間。
記憶體裝置200可包括讀取路徑(例如，電路路徑)。在讀取操作期間自選定記憶體單元讀取之資訊可經由耦接至選定記憶體單元之讀取路徑獲得。在記憶體單元群組2010 中，特定記憶體單元(例如，記憶體單元210、212或214)之讀取路徑可包括穿過彼特定記憶體單元之電晶體T1之通道區域、資料線221及接地連接297的電流路徑(例如，讀取電流路徑)。在記憶體單元群組2011 中，特定記憶體單元(例如，記憶體單元211、213或215)之讀取路徑可包括穿過彼特定記憶體單元之電晶體T1之通道區域、資料線222及接地連接297的電流路徑(例如，讀取電流路徑)。在電晶體T1為PFET (例如，PMOS)之實例中，讀取路徑中(例如，在讀取操作期間)之電流可包括電洞傳導(例如，在自資料線221穿過電晶體T1之通道區域至接地連接297之方向上的電洞傳導)。由於電晶體T1可用於讀取路徑中以在讀取操作期間自各別記憶體單元讀取資訊，因此電晶體T1可被稱作讀取電晶體且電晶體T1之通道區域可被稱作讀取通道區域。
記憶體裝置200可包括寫入路徑(例如，電路路徑)。待在寫入操作期間儲存於選定記憶體單元中之資訊可經由耦接至選定記憶體單元之寫入路徑提供至選定記憶體單元。在記憶體單元群組2010 中，特定記憶體單元之寫入路徑可包括彼特定記憶體單元之電晶體T2 (例如，可包括穿過電晶體T2之通道區域的寫入電流路徑)以及資料線221。在記憶體單元群組2011 中，特定記憶體單元(例如，記憶體單元211、213或215)之寫入路徑可包括彼特定記憶體單元之電晶體T2 (例如，可包括穿過電晶體T2之通道區域的寫入電流路徑)以及資料線222。在電晶體T2為NFET (例如，NMOS)之實例中，寫入路徑中之電流(例如，在寫入操作期間)可包括穿過電晶體T2之通道區域的電子傳導(例如，在自資料線221至電荷儲存結構202之方向上的電子傳導)。由於電晶體T2可用於寫入路徑中以在寫入操作期間將資訊儲存於各別記憶體單元中，因此電晶體T2可被稱作寫入電晶體且電晶體T1之通道區域可被稱作寫入通道區域。
電晶體T1及T2中之每一者可包括臨限電壓(Vt)。電晶體T1具有臨限電壓Vt1。電晶體T2具有臨限電壓Vt2。臨限電壓Vt1及Vt2之值可不同(為不等值)。舉例而言，臨限電壓Vt2之值可大於臨限電壓Vt1之值。臨限電壓Vt1及Vt2之值的差允許在讀取操作期間讀取(例如，感測)儲存於讀取路徑上之電晶體T1中之電荷儲存結構202中的資訊，而不影響(例如，不接通)寫入路徑(例如，穿過電晶體T2之路徑)上之電晶體T2。此可防止電荷自電荷儲存結構202經由寫入路徑之電晶體T2洩漏(例如，在讀取操作期間)。
在記憶體裝置200之結構中，可形成(例如，工程構造)電晶體T1及T2使得電晶體T1之臨限電壓Vt1可小於零伏特(例如，Vt1＜0 V)，而無關於儲存於電晶體T1之電荷儲存結構202中的資訊之值(例如，「0」或「1」)，且Vt1＜Vt2。當具有值「0」之資訊儲存於電荷儲存結構202中時，電荷儲存結構202可處於狀態「0」中。當具有值「1」之資訊儲存於電荷儲存結構202中時，電荷儲存結構202可處於狀態「1」中。因此，在此結構中，臨限電壓Vt1及Vt2之值之間的關係可表現如下：用於狀態「0」之Vt1＜用於狀態「1」之Vt1＜0 V，且Vt2=0 V (或替代地，Vt2＞0 V)。
在記憶體裝置200之替代結構中，可形成(例如，工程構造)電晶體T1及T2使得用於狀態「0」之Vt1＜用於狀態「1」之Vt1，其中用於狀態「0」之Vt1＜0 V (或替代地，用於狀態「0」之Vt1=0 V)，用於狀態「1」之Vt1＞0 V且Vt1＜Vt2。
在另一替代結構中，可形成(例如，工程構造)電晶體T1及T2使得Vt1 (用於狀態「0」)＜Vt1 (用於狀態「1」)，其中用於狀態「0」之Vt1=0 V (或替代地，用於狀態「0」之Vt1＞0 V)且Vt1＜Vt2。
在記憶體裝置200之讀取操作期間，一次僅可選擇同一記憶體單元群組之一個記憶體單元以自選定記憶體單元讀取資訊。舉例而言，可在讀取操作期間一次一個地選擇記憶體單元群組2010 之記憶體單元210、212及214以自選定記憶體單元(例如，在此實例中為記憶體單元210、212及214中之一者)讀取資訊。在另一實例中，可在讀取操作期間一次一個地選擇記憶體單元群組2011 之記憶體單元211、213及215以自選定記憶體單元(例如，在此實例中為記憶體單元211、213及215中之一者)讀取資訊。
在讀取操作期間，可同時選擇(或替代地，可依序選擇)共用同一存取線(例如，存取線241、242或243)之不同記憶體單元群組(例如，記憶體單元群組2010 及2011 )的記憶體單元。舉例而言，可在讀取操作期間同時選擇記憶體單元210及211以自記憶體單元210及211讀取(例如，同時讀取)資訊。可在讀取操作期間同時選擇記憶體單元212及213以自記憶體單元212及213讀取(例如，同時讀取)資訊。可在讀取操作期間同時選擇記憶體單元214及215以自記憶體單元214及215讀取(例如，同時讀取)資訊。
在讀取操作期間自記憶體單元群組2010 之選定記憶體單元讀取的資訊之值可基於自讀取路徑(上文所描述)偵測(例如，感測)到之電流的值而判定，該讀取路徑包括資料線221、選定記憶體單元(例如，記憶體單元210、212或214)之電晶體T1以及接地連接297。在讀取操作期間自記憶體單元群組2011 之選定記憶體單元讀取的資訊之值可基於自讀取路徑偵測(例如，感測)到之電流的值而判定，該讀取路徑包括資料線222、選定記憶體單元(例如，記憶體單元211、213或215)之電晶體T1以及接地連接297。
記憶體裝置200可包括偵測電路系統(未圖示)，該偵測電路系統可在讀取操作期間操作以偵測(例如，感測)包括資料線221之讀取路徑上的電流(例如，電流I1，未圖示)，且偵測包括資料線222之讀取路徑上的電流(例如，電流I2，未圖示)。所偵測電流之值可基於儲存於選定記憶體單元中之資訊的值。舉例而言，取決於儲存於記憶體單元群組2010 之選定記憶體單元中的資訊之值，資料線221上之所偵測電流的值(例如，電流I1之值)可為零或大於零。類似地，取決於儲存於記憶體單元群組2011 之選定記憶體單元中的資訊之值，資料線222之間的所偵測電流之值(例如，電流I2之值)可為零或大於零。記憶體裝置200可包括用以將所偵測電流之值轉譯成儲存於選定記憶體單元中之資訊之值(例如，「0」、「1」或多位元值之組合)的電路系統(未圖示)。
在記憶體裝置200之寫入操作期間，一次僅可選擇同一記憶體單元群組之一個記憶體單元以將資訊儲存於選定記憶體單元中。舉例而言，可在寫入操作期間一次一個地選擇記憶體單元群組2010 之記憶體單元210、212及214以將資訊儲存於選定記憶體單元(例如，在此實例中為記憶體單元210、212及214中之一者)中。在另一實例中，可在寫入操作期間一次一個地選擇記憶體單元群組2011 之記憶體單元211、213及215以將資訊儲存於選定記憶體單元(例如，在此實例中為記憶體單元211、213及215中之一者)中。
在寫入操作期間，可同時選擇共用同一存取線(例如，存取線241、242或243)之不同記憶體單元群組(例如，記憶體單元群組2010 及2011 )的記憶體單元。舉例而言，可在寫入操作期間同時選擇記憶體單元210及211以將資訊儲存(例如，同時儲存)於記憶體單元210及211中。可在寫入操作期間同時選擇記憶體單元212及213以將資訊儲存(例如，同時儲存)於記憶體單元212及213中。可在寫入操作期間同時選擇記憶體單元214及215以將資訊儲存(例如，同時儲存)於記憶體單元214及215中。
待在寫入操作期間儲存於記憶體單元群組2010 之選定記憶體單元中的資訊可經由寫入路徑(上文所描述)提供，該寫入路徑包括資料線221以及選定記憶體單元(例如，記憶體單元210、212或214)之電晶體T2。待在寫入操作期間儲存於記憶體單元群組2011 之選定記憶體單元中的資訊可經由寫入路徑(上文所描述)提供，該寫入路徑包括資料線222以及選定記憶體單元(例如，記憶體單元211、213或215)之電晶體T2。如上文所描述，儲存於記憶體單元210至215當中之特定記憶體單元中的資訊之值(例如，二進位值)可基於彼特定記憶體單元之電荷儲存結構202中的電荷量。
在寫入操作中，可藉由在寫入路徑上施加電壓來改變選定記憶體單元之電荷儲存結構202中的電荷量(以反映儲存於選定記憶體單元中之資訊的值)，該寫入路徑包括彼特定記憶體單元之電晶體T2及耦接至彼特定記憶體單元之資料線(例如，資料線221或222)。舉例而言，若待儲存於記憶體單元210、212及214當中之選定記憶體單元中的資訊具有一個值(例如，「0」)，則具有一個值(例如，0 V)之電壓可施加於資料線221上(例如，將0 V提供至信號BL1)。在另一實例中，若待儲存於記憶體單元210、212及214當中之選定記憶體單元中的資訊具有另一值(例如，「1」)，則具有另一值之電壓(例如，正電壓)可施加於資料線221上(例如，將正電壓提供至信號BL1)。因此，可藉由在特定記憶體單元之寫入路徑(包括電晶體T2)上提供待儲存之資訊(例如，呈電壓之形式)來將資訊儲存(例如，直接儲存)於彼特定記憶體單元之電荷儲存結構202中。
圖3展示根據本文中所描述之一些實施例的圖2之記憶體裝置200，包括在記憶體裝置200之讀取操作期間使用的實例電壓V1、V2及V3。圖3之實例假定記憶體單元210及211為讀取操作期間之選定記憶體單元(例如，目標記憶體單元)，以讀取(例如，感測)儲存(例如，先前儲存)於記憶體單元210及211中之資訊。假定記憶體單元212至215為未選定記憶體單元。此意謂在圖3之實例中，不存取記憶體單元212至215，且不讀取儲存於記憶體單元212至215中之資訊，而自記憶體單元210及211讀取資訊。
在圖3中，電壓V1、V2及V3可表示在記憶體裝置200之讀取操作期間施加至各別存取線241、242及243以及資料線221及222之不同電壓。作為實例，電壓V1、V2及V3可分別具有值-1 V、0 V及0.5 V。用於本說明書中之電壓的特定值僅為實例值。可使用不同值。舉例而言，電壓V1可具有負值範圍(例如，電壓V1之值可自-3 V至-1 V)。
在圖3中所展示之讀取操作中，電壓V1可具有值(電壓值)以接通記憶體單元210及211 (在此實例中為選定記憶體單元)中之每一者的電晶體T1，且斷開(禁用)記憶體單元210及211中之每一者的電晶體T2。此允許自記憶體單元210及211讀取資訊。電壓V2可具有值使得斷開(例如，禁用)記憶體單元212至215 (在此實例中為未選定記憶體單元)中之每一者的電晶體T1及T2。電壓V3可具有值，使得可在包括資料線221及記憶體單元210之電晶體T1的讀取路徑以及包括資料線222及記憶體單元212之電晶體T1的讀取路徑(分開的讀取路徑)上形成電流(例如，讀取電流)。此允許分別偵測耦接至記憶體單元210及211之讀取路徑上的電流。記憶體裝置200之偵測電路系統(未圖示)可操作以將所偵測電流(在自選定記憶體單元讀取資訊期間)之值轉譯成自選定記憶體單元讀取之資訊的值(例如，「0」、「1」或多位元值之組合)。在圖3之實例中，可分別將資料線221及222上之所偵測電流的值轉譯成自記憶體單元210及211讀取之資訊的值。
在圖3中所展示之讀取操作中，除記憶體單元210及211 (選定記憶體單元)中之每一者的電晶體T1以外，施加至各別存取線241、242及243之電壓可使記憶體單元212至215中之每一者的電晶體T1及T2斷開(或保持斷開)。取決於記憶體單元210 (選定記憶體單元)之電晶體T1的臨限電壓Vt1之值，可能接通或可能不接通記憶體單元210之電晶體T1。取決於記憶體單元211 (選定記憶體單元)之電晶體T1的臨限電壓Vt1之值，可能接通或可能不接通記憶體單元211之電晶體T1。舉例而言，若記憶體裝置200之記憶體單元(例如，210至215)中之每一者的電晶體T1經組態(例如，經結構化)，使得電晶體T1之臨限電壓小於零(例如，Vt1＜-1 V)而無關於儲存於各別記憶體單元210中之資訊的值(例如，狀態)，則在此實例中，記憶體單元210之電晶體T1可接通且傳導資料線221上之電流(經由記憶體單元210之電晶體T1)。在此實例中，記憶體單元211之電晶體T1亦可接通且傳導資料線222上之電流(經由記憶體單元211之電晶體T1)。記憶體裝置200可分別基於資料線221及222上之電流的值而判定儲存於記憶體單元210及211中之資訊的值。如上文所描述，記憶體裝置200可包括偵測電路系統以在讀取操作期間量測資料線221及222上之電流的值。
圖4展示根據本文中所描述之一些實施例的圖2之記憶體裝置200，包括在記憶體裝置200之寫入操作期間使用的實例電壓V4、V5、V6及V7。圖4之實例假定記憶體單元210及211在寫入操作期間為選定記憶體單元(例如，目標記憶體單元)以將資訊儲存於記憶體單元210及211中。假定記憶體單元212至215為未選定記憶體單元。此意謂在圖4之實例中，不存取記憶體單元212至215，且不將資訊儲存於記憶體單元212至215中，而將資訊儲存於記憶體單元210及211中。
在圖4中，電壓V4、V5、V6及V7可表示在記憶體裝置200之寫入操作期間施加至各別存取線241、242及243以及資料線221及222的不同電壓。作為實例，電壓V4及V5可分別具有值3 V及0 V。此等值為實例值。可使用不同值。
取決於待儲存於記憶體單元210及211中之資訊的值(例如，「0」或「1」)，電壓V6及V7之值可相同或不同。舉例而言，若記憶體單元210及211待儲存具有相同值之資訊，則電壓V6及V7之值可相同(例如，V6=V7)。作為實例，若待儲存於每一記憶體單元210及211中之資訊為「0」，則V6=V7=0 V，且若待儲存於每一記憶體單元210及211中之資訊為「1」，則V6=V7=1 V至3 V。
在另一實例中，若記憶體單元210及211待儲存具有不同值之資訊，則電壓V6及V7之值可不同(例如，V6≠V7)。作為實例，若「0」待儲存於記憶體單元210中且「1」待儲存於記憶體單元211中，則V6=0 V且V7=1 V至3 V。作為另一實例，若「1」待儲存於記憶體單元210中且「0」待儲存於記憶體單元211中，則V6=1 V至3 V且V7=0 V。
此處使用1 V至3 V之電壓範圍作為實例。可使用不同的電壓範圍。另外，替代將0 V (例如，V6=0 V或V7=0 V)施加至特定寫入資料線(例如，資料線221或222)以用於將具有值「0」之資訊儲存至耦接至彼特定寫入資料線之記憶體單元(例如，記憶體單元210或211)，可將正電壓(例如，V6＞0 V或V7＞0 V)施加至彼特定資料線。
在圖4之記憶體裝置200的寫入操作中，電壓V5可具有值使得記憶體單元212至215 (在此實例中為未選定記憶體單元)中之每一者的電晶體T1及T2斷開(例如，禁用)。電壓V4可具有值以接通記憶體單元210及211 (在此實例中為選定記憶體單元)中之每一者的電晶體T2，且形成記憶體單元210之電荷儲存結構202與資料線221之間的寫入路徑以及記憶體單元211之電荷儲存結構202與資料線222之間的寫入路徑。電流(例如，寫入電流)可形成於記憶體單元210 (選定記憶體單元)之電荷儲存結構202與資料線221之間。此電流可影響(例如，改變)記憶體單元210之電荷儲存結構202上的電荷量以反映待儲存於記憶體單元210中之資訊的值。電流(例如，另一寫入電流)可形成於記憶體單元211 (選定記憶體單元)之電荷儲存結構202與資料線222之間。此電流可影響(例如，改變)記憶體單元211之電荷儲存結構202上的電荷量以反映待儲存於記憶體單元211中之資訊的值。
在圖4之實例寫入操作中，電壓V6之值可使記憶體單元210之電荷儲存結構202放電或被充電，使得記憶體單元210之電荷儲存結構202上的所得電荷(例如，在放電或充電動作之後剩餘的電荷)可反映儲存於記憶體單元210中之資訊的值。類似地，在此實例中，電壓V7之值可使記憶體單元211之電荷儲存結構202放電或被充電，使得記憶體單元211之電荷儲存結構202上的所得電荷(例如，在放電或充電動作之後剩餘的電荷)可反映儲存於記憶體單元211中之資訊的值。
圖5、圖6、圖7及圖8展示根據本文中所描述之一些實施例的相對於X、Y及Z方向之圖2之記憶體裝置200的結構之不同視圖。圖5及圖6展示相對於X-Y及Z方向之記憶體裝置200的不同3維視圖(例如，等角視圖)。圖7展示相對於X-Z方向之記憶體裝置200的側視圖(例如，橫截面圖)。圖8展示沿著圖7之線8-8截取的視圖(例如，橫截面圖)。
為簡單起見，圖5及圖6展示記憶體單元210之結構。圖2之記憶體裝置200的其他記憶體單元(例如，記憶體單元211至215)之結構可類似於或相同於圖5及圖6中所展示之記憶體單元210的結構。在圖2及圖5至圖8中，相同元件被給予相同參考編號。
以下描述參看圖5至圖8。為簡單起見，在圖5至圖8之描述中不重複同一元件之詳細描述。亦為簡單起見，自圖5至圖8以及本文中所描述之圖式中的其他圖(例如，圖9至圖29C)中所展示之大部分元件省略橫截面線(例如，影線)。可自圖式之特定圖省略記憶體裝置200之一些元件，以免混淆對描述於彼特定圖中之元件(或多個元件)的描述。本文中所描述之圖式中所展示的元件之尺寸(例如，實體結構)未按比例繪製。
如圖5中所展示，記憶體裝置200可包括基板599，記憶體單元210 (及記憶體裝置200之其他記憶體單元(未圖示))可形成於該基板上方。記憶體單元210之電晶體T1及T2可相對於基板599垂直地形成。基板599可為半導體基板(例如，矽基基板)或其他類型之基板。Z方向(例如，垂直方向)為垂直於基板599 (例如，自基板向外)之方向。Z方向亦垂直於X方向及Y方向(例如，自X方向及Y方向垂直地延伸)。X方向及Y方向垂直於彼此。
如圖5至圖8中所展示，接地連接297可包括位於基板599上方之材料結構(例如，片件(例如，層))。用於接地連接297之實例材料包括金屬片件、導電摻雜多晶矽或其他導電材料。接地連接297可耦接至記憶體裝置200之接地端子(未圖示)。
圖5至圖8展示接觸(例如，直接耦接至)基板599之接地連接297作為實例。在替代結構中，記憶體裝置200可包括接地連接297與基板599之間的介電質(例如，介電材料層，未圖示)。
如圖5至圖8中所展示，記憶體裝置200可包括形成於接地連接297上方之半導體材料596。半導體材料596可包括矽、多晶矽或其他半導體材料之結構(例如，片件(例如，層))，且可包括摻雜區域(例如，p型摻雜區域)。
自圖5及圖6省略記憶體裝置200之一些部分(例如，閘極氧化物及單元隔離結構)，以免混淆圖5及圖6中所展示之元件之結構。
如圖5至圖8中所展示，資料線221及222 (分別與信號BL1及BL2相關聯)中之每一者可具有在Y方向上之長度、在X方向上之寬度及在Z方向上之厚度。資料線221及222中之每一者可包括可結構化為導線(例如，導電區域)之導電材料(或材料之組合)。用於資料線221及222之實例材料包括金屬、導電摻雜多晶矽或其他導電材料。
存取線241 (與信號WL1相關聯)可藉由部分541F及541B (例如，相對於Y方向之前導電部分及後導電部分)之組合結構化(可包括該組合)。部分541F及541B中之每一者可包括可結構化為導線(例如，導電區域)之導電材料(或材料之組合)，該導線具有在X方向上連續延伸之長度。因此，部分541F及541B可為彼此相對(例如，在Y方向上彼此相對)之導線之部分。
部分541F及541B中之每一者可包括導電材料(例如，金屬、導電摻雜多晶矽或其他導電材料)之結構(例如，片件(例如，層))。部分541F及541B中之每一者可具有在X方向上之長度(圖5中所展示)、在Z方向上之寬度(圖5中所展示)及在Y方向上之厚度(圖8中所展示)。
部分541F及541B可電耦接至彼此。舉例而言，記憶體裝置200可包括可接觸(例如，電耦接至)部分541F及541B之導電材料(例如，未圖示)，使得部分541F及541B (其為單條存取線241之部分)可被同時施加同一信號(例如，信號WL1)。
在記憶體裝置200之替代結構中，可省略部分541F或部分541B使得存取線241可僅包括部分541F或部分541B。在圖5中所展示之結構中，包括兩個部分541F及541B可有助於在讀取操作期間較佳地控制記憶體單元210及211中之每一者的電晶體T1 (例如，圖2中示意性地展示之電晶體T1)。
電荷儲存結構202可包括電荷儲存材料(或材料之組合)，該電荷儲存材料可包括可捕獲電荷的半導體材料(例如，多晶矽)片件(例如，層)、金屬片件(例如，層)或材料(或多種材料)片件。用於電荷儲存結構202以及存取線241之部分541F及541B的材料可相同或可不同。如圖5中所展示，電荷儲存結構202可包括比存取線241之部分541F及541B中之每一者更靠近基板599 (例如，在Z方向中更靠近基板延伸)的部分(例如，底部部分)。
圖5至圖8展示電荷儲存結構202之頂部邊緣與存取線241之部分541F及541B中之每一者的邊緣(例如，底部邊緣)相距特定距離(例如，圖5中所展示之距離)的實例。然而，電荷儲存結構202之頂部邊緣與部分541F及541B中之每一者的邊緣(例如，底部邊緣)之間的距離可變化。
圖5至圖8展示部分541F及541B與電荷儲存結構202重疊(在Z方向上)之實例。然而，部分541F及541B可能不與電荷儲存結構202重疊。
記憶體裝置200可包括位於資料線221與電荷儲存結構202之間的材料520。如圖5中所展示，材料520可電耦接至資料線221以及記憶體單元210之電荷儲存結構202。如上文所描述，記憶體單元210之電荷儲存結構202可形成記憶體單元210之記憶體元件。因此，記憶體單元210可包括相對於Z方向位於基板599與材料520之間的記憶體元件(其為電荷儲存結構202)，且記憶體元件接觸(例如，直接耦接至)材料520。
材料520可形成記憶體單元210之電晶體T2的源極(例如，源極端子)、汲極(例如，汲極端子)、源極與汲極之間的通道區域(例如，寫入通道區域)。因此，如圖5中所展示，記憶體單元210之電晶體T2的源極、通道區域及汲極可由諸如材料520之相同材料的單個片件(或替代地，材料之相同組合的單個片件)形成。因此，記憶體單元210之電晶體T2的源極、汲極及通道區域可由相同導電類型(例如，n型或p型)之相同材料(例如，材料520)形成。
如圖7中所展示，記憶體裝置200可包括材料521，該材料可形成記憶體單元211之電晶體T2的源極(例如，源極端子)、汲極(例如，汲極端子)及源極與汲極之間的通道區域(例如，寫入通道區域)。因此，如圖5中所展示，記憶體單元211之電晶體T2的源極、通道區域及汲極可由諸如材料521之相同材料的單個片件(或替代地，材料之相同組合的單個片件)形成。
材料520與521可相同。舉例而言，材料520及521中之每一者可包括半導體材料結構(例如，片件(例如，層))。在電晶體T2為NFET (如上文所描述)之實例中，材料520及521可包括n型半導體材料(例如，n型矽)。
在另一實例中，形成材料520或材料521之半導體材料可包括氧化物材料之片件。用於材料520及521之氧化物材料的實例包括半導電氧化物材料、透明導電氧化物材料及其他氧化物材料。
作為實例，材料520及521中之每一者可包括以下各者中之至少一者：氧化鋅錫(ZTO)、氧化銦鋅(IZO)、氧化鋅(ZnOx )、氧化銦鎵鋅(IGZO)、氧化銦鎵矽(IGSO)、氧化銦(InOx 、In2 O3 )、氧化錫(SnO2 )、氧化鈦(TiOx)、氮氧化鋅(Znx Oy Nz )、氧化鎂鋅(Mgx Zny Oz )、氧化銦鋅(Inx Zny Oz )、氧化銦鎵鋅(Inx Gay Znz Oa )、氧化鋯銦鋅(Zrx Iny Znz Oa )、氧化鉿銦鋅(Hfx Iny Znz Oa )、氧化錫銦鋅(Snx Iny Znz Oa )、氧化鋁錫銦鋅(Alx Sny Inz Zna Od )、氧化矽銦鋅(Six Iny Znz Oa )、氧化鋅錫(Znx Sny Oz )、氧化鋁鋅錫(Alx Zny Snz Oa )、氧化鎵鋅錫(Gax Zny Snz Oa )、氧化鋯鋅錫(Zrx Zny Snz Oa )、氧化銦鎵矽(InGaSiO)及磷化鎵(GaP)。
在記憶體裝置200中使用上文所列之材料為記憶體裝置200提供改良及益處。舉例而言，在讀取操作期間，為了自選定記憶體單元(例如，記憶體單元210或211)讀取資訊，來自選定記憶體單元之電荷儲存結構202的電荷可洩漏至選定記憶體單元之電晶體T2。將上文所列之材料用於電晶體T2之通道區域(例如，材料520或521)可減少或防止此洩漏。此改善自選定記憶體單元讀取之資訊的準確性且改善儲存於本文中所描述之記憶體裝置(例如，記憶體裝置200)之記憶體單元中的資訊之保持。
上文所列之材料為材料520及521之實例。然而，可使用不同於上文所列之材料的其他材料(例如，相對較高帶隙材料)。
在圖5中，記憶體單元210之材料520及電荷儲存結構202可電耦接(例如，直接耦接)至彼此，使得材料520可接觸記憶體單元210之電荷儲存結構202而在記憶體單元210之電荷儲存結構202與材料520之間無中間材料(例如，無導電材料)。在另一實例中，材料520可電耦接至記憶體單元210之電荷儲存結構202，使得材料520並不直接耦接至(不接觸)記憶體單元210之電荷儲存結構202，但材料520經由記憶體單元210之電荷儲存結構202與材料520之間的中間材料(例如，導電材料，圖5中未圖示)耦接至(例如，間接接觸)記憶體單元210之電荷儲存結構202。
如圖5中所展示，記憶體單元210可包括電耦接至彼此之部分510A及510B。部分510A及510B中之每一者可包括半導體材料結構(例如，片件(例如，層))。用於部分510A及510B中之每一者的實例材料包括矽、多晶矽(例如，未經摻雜或經摻雜多晶矽)、鍺、矽鍺或其他半導體材料及半導電氧化物材料(氧化物半導體，例如SnO或其他氧化物半導體)。
如上文參看圖2所描述，記憶體單元210之電晶體T1包括通道區域(例如，讀取通道區域)。在圖5中，記憶體單元210之電晶體T1的通道區域可包括部分510A及510B (例如，可由該等部分之組合形成)。部分510A及510B可電耦接至資料線221。如上文參看圖2所描述，記憶體單元210可包括讀取路徑。在圖5中，部分510A及510B (例如，記憶體單元210之電晶體T1的讀取通道區域)可為記憶體單元210之讀取路徑的部分，該讀取路徑可在自記憶體單元210讀取資訊之讀取操作期間攜載電流(例如，讀取電流)。舉例而言，在讀取操作期間，為了自記憶體單元210讀取資訊，部分510A及510B可在資料線221與接地連接297之間傳導電流(例如，讀取電流)(經由半導體材料596之部分)。讀取電流之方向可為自資料線221至接地連接297 (經由部分510A、部分510B之部分及半導體材料596之部分)。在電晶體T1為PFET且電晶體T2為NFET之實例中，形成部分510A及510B之材料可具有與材料520或521不同的導電類型。舉例而言，部分510A及510B可包括p型半導體材料(例如，p型矽)區域，且材料520及521可包括n型半導體材料(例如，n型磷化鎵(GaP))區域。
如圖5、圖6及圖7中所展示，記憶體單元210可包括介電質515A及515B。介電質515A及515B可為將電荷儲存結構202與部分510A及510B電分開且將材料520與部分510A電分開之閘極氧化物區域。用於介電質515A及515B之實例材料包括二氧化矽、氧化鉿(例如，HfO2 )、氧化鋁(例如，Al2 O3 )或其他介電材料。在記憶體裝置200之實例結構中，介電質515A及515B包括高k介電材料(例如，具有大於二氧化矽之介電常數之介電常數的介電材料)。使用此高k介電材料(而非二氧化矽)可改善記憶體裝置200之效能(例如，減少電流洩漏，增加電晶體T1之驅動能力或其兩者)。
如圖7中所展示，部分541F之部分可橫跨(例如，在X方向上重疊)部分510A之部分及材料520之部分。如上文所描述，部分510A可形成電晶體T1之讀取通道區域的部分，且材料520可形成電晶體T2之寫入通道區域的部分。因此，如圖7中所展示，部分541F之部分可分別橫跨(例如，重疊)電晶體T1及T2之讀取通道及寫入通道兩者的部分(例如，在Y方向上之一側(例如，前側))。儘管自圖7中所展示之視圖隱藏(但如圖5中可見)，但部分541B之部分可橫跨(例如，在X方向上重疊)部分510A之部分(例如，在Y方向上之另一側(例如，與前側相對之後側))及材料520之部分。如圖7中所展示，存取線241亦可橫跨(例如，在X方向上重疊)部分511A之部分(例如，記憶體單元211之電晶體T1的讀取通道區域之一部分)及材料521之部分(例如，記憶體單元211之電晶體T2的寫入通道區域之一部分)。
存取線241橫跨(例如，重疊)部分510A及材料520允許存取線241 (單條存取線)控制(例如，接通或斷開)記憶體單元210之兩個電晶體T1及T2以及記憶體單元211之兩個電晶體。類似地，存取線241橫跨(例如，重疊)部分511A及材料521允許存取線241 (單條存取線)控制(例如，接通或斷開)記憶體單元211之兩個電晶體T1及T2。
如圖7中所展示，記憶體裝置200可包括介電材料526，該介電材料可形成將記憶體裝置200之兩個鄰近記憶體單元(在X方向上)之部分電分開(例如，隔離)的結構(例如，介電質)。舉例而言，介電材料526可將材料520 (例如，記憶體單元210之電晶體T2的寫入通道區域)與材料521 (例如，記憶體單元211之電晶體T2的寫入通道區域)電分開，且將記憶體單元210之電荷儲存結構202與記憶體單元211之電荷儲存結構202電分開。
如圖7中所展示，記憶體裝置200可包括介電部分531及介電部分532，其中記憶體單元210及211可位於介電部分531與532之間。介電部分531可將記憶體單元210與記憶體單元210之另一記憶體單元(例如，左側之記憶體單元(未圖示))電隔離。介電部分532可將記憶體單元211與記憶體單元211之另一記憶體單元(例如，右側之記憶體單元(未圖示))電隔離。由介電部分531及532以及半導體材料596定界的區域可為在形成記憶體裝置200之程序期間形成的溝槽(未標記)之部分。因此，記憶體單元210及211可形成於溝槽之部分中。
記憶體單元210及211之部分(例如，材料)中的一些可鄰近於介電部分531及532之各別側壁(例如，相對於Z方向之垂直部分)形成(例如，形成於各別側壁上)。舉例而言，如圖7中所展示，記憶體單元210之部分510A (例如，半導體材料部分)可鄰近於介電部分531之側壁(未標記)形成(例如，形成於該側壁上)。在另一實例中，如圖7中所展示，記憶體單元210之部分511A (例如，半導體材料部分)可鄰近於介電部分532之側壁(未標記)形成(例如，形成於該側壁上)。
如圖8中所展示，記憶體裝置200可包括介電質518F及518B (例如，氧化物區域)以將存取線241之部分541F及541B與記憶體單元210及211之其他元件(例如，與部分510A及511A (例如，讀取通道區域)、電荷儲存結構202以及材料520及521)電分開。用於介電質518F及518B之材料(或多種材料)可與介電質515A及515B之材料(或多種材料)相同(或替代地，不同)。用於部分518F及518B之實例材料可包括二氧化矽、氧化鉿(例如，HfO2 )、氧化鋁(例如，Al2 O3 )或其他介電材料。
如圖8中所展示，部分541F及541B可鄰近於記憶體單元210之材料520及電荷儲存結構202的各別側。舉例而言，部分541F可鄰近於材料520及電荷儲存結構202中之每一者之一部分的一側(例如，在圖8之視圖中，在X方向上之右側)。在另一實例中，部分541B可鄰近於材料520及電荷儲存結構202中之每一者之一部分的另一側(例如，在圖8之視圖中，在X方向上之左側(與右側相對))。
以上描述集中於記憶體單元210之結構。記憶體單元211可包括以類似於或相同於上文所描述之記憶體單元210之元件的方式結構化的元件。舉例而言，如圖7中所展示，記憶體單元211可包括電荷儲存結構202、通道區域(例如，寫入通道區域) 521、部分511A及511B (例如，讀取通道區域)以及介電質525A及525B。用於介電質525A及525B之材料(或多種材料)可與用於介電質515A及515B之材料(或多種材料)相同。
如上文參看圖2至圖8所描述，記憶體裝置200之連接及結構可允許交叉點操作，此係因為可在記憶體裝置200之操作(例如，讀取或寫入操作)期間使用單條存取線(例如，存取線241)及單條資料線(例如，資料線221)存取記憶體裝置200之記憶體單元(例如，記憶體單元210)。此交叉點操作可部分地由於記憶體單元(例如，記憶體單元210至215)中之每一者的電晶體T1之端子(例如，源極端子)耦接至接地連接(例如，接地連接297)而達成。此接地連接允許選定記憶體單元之電晶體T1的端子(例如，源極端子)處之電壓位準保持不變(例如，保持在0 V不切換)，藉此允許交叉點操作。相較於一些習知揮發性記憶體裝置(例如，DRAM裝置)，記憶體裝置200之交叉點操作及結構可提供較佳記憶體效能。
圖9至圖22展示根據本文中所描述之一些實施例的在形成記憶體裝置900之製程期間的元件之不同視圖。用以形成記憶體裝置900之製程中的一些或全部可用以形成上文參看圖2至圖8所描述之記憶體裝置200。
圖9展示在不同材料層級(例如，層)在Z方向上以記憶體裝置900之各別層級(例如，層)形成於基板999上之後的記憶體裝置900。不同材料層級包括介電材料930、半導體材料996及導電材料997。介電材料930、半導體材料996及導電材料997可按一種材料接著另一種材料之依序方式形成於基板999上。舉例而言，圖9中所使用之製程可包括：在基板999上形成(例如，沈積)導電材料997；在導電材料997上形成(例如，沈積)半導體材料996；及在半導體材料996上形成(例如，沈積)介電材料930。
基板999可類似於或相同於圖5之基板599。導電材料997可包括類似於或相同於用於記憶體裝置200 (圖5至圖8)之接地連接297之材料的材料(或多種材料)。舉例而言，導電材料997可包括金屬、導電摻雜多晶矽或其他導電材料。
半導體材料996包括類似於或相同於用於記憶體裝置200 (圖5至圖8)之半導體材料596之材料的材料(多種材料)。舉例而言，半導體材料996可包括矽、多晶矽或其他半導體材料，且可包括摻雜區域(例如，p型摻雜區域)。如下文在形成記憶體裝置900之後續製程中所描述，半導體材料996可經結構化以形成記憶體裝置900之各別記憶體單元的通道區域(例如，讀取通道區域)之部分。
圖9之介電材料930可包括氮化物材料(例如，氮化矽(例如，Si3 N4 ))、氧化物材料(例如，SiO2 )或其他介電材料。如下文在形成記憶體裝置900之後續製程中所描述，介電材料930可處理成介電部分以形成將一個記憶體單元與記憶體裝置900之另一記憶體單元電隔離的單元隔離結構之部分。
圖10展示在形成溝槽(例如，開口) 1001及1002之後的記憶體裝置900。形成溝槽1001及1002可包括移除(例如，藉由圖案化)溝槽1001及1002之部位處的介電材料930 (圖9)之部分並留下部分(例如，介電部分) 1031、1032及1033 (其為介電材料930之剩餘部分)，如圖10中所展示。
溝槽1001及1002中之每一者可具有在Y方向上之長度、在X方向上之寬度(短於長度)及擱置於半導體材料996之各別部分上(例如，由各別部分定界)的底部(未標記)。溝槽1001及1002中之每一者可包括由各別部分1031、1032及1033形成之相對側壁(例如，垂直側壁)。舉例而言，溝槽1001可包括側壁1011 (由部分1031形成)及側壁1012 (由部分1032形成)。溝槽1002可包括側壁1013 (由部分1032形成)及側壁1014 (由部分1033形成)。
圖11展示在材料1110'及材料1110''分別形成(例如，沈積)於溝槽1001及1002中之後的記憶體裝置900。如圖11中所展示，材料1110'可形成於溝槽1001之側壁1011及1012以及底部(例如，半導體材料996之一部分)上。材料1110''可形成於溝槽1002之側壁1013及1014以及底部(例如，半導體材料996之另一部分)上。
材料1110'及1110''可為相同材料。材料1110'、材料1110''之實例包括半導體材料。材料1110'及1110''可具有與形成圖5至圖8之記憶體裝置200之各別記憶體單元的電晶體T1之部分510A、510B、511A及511B (例如，讀取通道區域)之材料相同的性質。如下文在形成記憶體裝置900之後續製程(例如，圖19)中所描述，材料1110'及1110''可經結構化以形成記憶體裝置900之各別記憶體單元之電晶體(例如，電晶體T1)的通道區域(例如，讀取通道區域)。因此，材料1110'及1110''中之每一者可在記憶體裝置900之操作(例如，讀取操作)期間傳導電流(例如，傳導電洞)。
形成材料1110'及1110''之製程可包括摻雜製程。此摻雜製程可包括將摻雜劑引入至材料1110'及1110''中以允許記憶體裝置900之各別記憶體單元的電晶體(例如，電晶體T1)包括特定結構。舉例而言，圖9中所使用之摻雜製程可包括針對材料1110'及1110''之不同部分引入具有不同摻雜劑濃度之摻雜劑(例如，使用雷射退火製程)，使得包括材料1110' (或材料1110'')之電晶體可具有PFET結構。在此PFET結構中，材料1110' (或材料1110'')之部分可形成通道區域(例如，讀取通道區域)以在記憶體裝置900之操作(例如，讀取操作)期間傳導電流(例如，電洞)。
圖12展示在介電材料(例如，氧化物材料) 1215'及1215''分別形成(例如，沈積)於材料1110'及1110''上之後的記憶體裝置900。可沈積介電材料1215'及1215''使得介電材料1215'及1215''可分別保形於材料1110'及1110''。材料1215'及1215''可具有與形成圖5至圖8之記憶體裝置200的介電質515A、515B、525A及525B之材料(例如，氧化物材料)相同的性質。
圖13展示在材料(例如，電荷儲存材料) 1302'、1302''、1302'''及1302''''形成於材料1215'及1215''之各別側壁上之後的記憶體裝置900。材料1302'、1302''、1302'''及1302''''彼此電分開。如下文在形成記憶體裝置900之後續製程(圖19)中所描述，材料1302'、1302''、1302'''、1302''''中之每一者可經結構化以形成記憶體裝置900之各別記憶體單元的電荷儲存結構。材料1302'、1302''、1302'''、1302''''可包括類似於或相同於記憶體裝置200 (圖5至圖8)之記憶體單元(例如，記憶體單元210或211)的電荷儲存結構202之材料的材料(例如，多晶矽)。
圖14展示在介電材料1426'及1426''分別形成(例如，填充)於溝槽1001及1002中之開放空間中之後的記憶體裝置900。介電材料1426'及1426''可包括氧化物材料。如下文在形成記憶體裝置900之後續製程中所描述，介電材料1426'及1426''可形成隔離結構之部分，該隔離結構可將記憶體裝置900之兩個鄰近(在X方向上)記憶體單元之部分(例如，電荷儲存結構)電隔離。
圖15展示在形成介電材料1526'及1526''之後的記憶體裝置900。形成介電材料1526'及1526''可包括移除(例如，藉由使用蝕刻製程)介電材料1426'及1426'' (圖14)中之每一者的部分(例如，頂部部分)，使得介電材料1426'及1426''之剩餘部分分別為介電材料1526'及1526'' (圖15)。
圖16展示在形成材料1602'、1602''、1602'''及1602''''之後的記憶體裝置900。形成材料1602'、1602''、1602'''及1602''''可包括移除(例如，藉由使用蝕刻製程)介電材料1302'、1302''、1302'''及1302'''' (圖13)中之每一者的部分(例如，頂部部分)，使得材料1302'、1302''、1302'''及1302''''之剩餘部分分別為材料1602'、1602''、1602'''及1602'''' (圖16)。
在圖14、圖15及圖16中，在如參看圖15及圖16所描述之分開製程(例如，多個步驟)中移除介電材料1426'及1426'' (圖14)之部分(例如，頂部部分)以及材料1302'、1302''、1302'''、1302'''' (圖13)之部分(例如，頂部部分)。然而，單個製程(例如，單個步驟)可用以移除介電材料1426'及1426'' (圖14)之部分以及材料1302'、1302''、1302'''、1302'''' (圖13)之部分。
圖17展示在形成材料1720'、1721'、1720''及1721''之後的記憶體裝置900。形成材料1720'、1721'、1720''及1721''可包括將初始材料(或多種材料)沈積於介電材料1526'及1526''以及材料1602'、1602''、1602'''及1602''''上。接著，圖17中所使用之製程可包括移除(例如，藉由使用蝕刻製程)部位1701及1702處之初始材料之一部分。材料1720'、1721'、1720''及1721''為初始材料之剩餘部分。如圖17中所展示，材料1720'、1721'、1720''及1721''彼此電分開。然而，材料1720'、1721'、1720''及1721''分別電耦接至(例如，直接耦接至)材料1602'、1602''、1602'''及1602''''。
材料1720'、1721'、1720''及1721''可包括類似於或相同於圖5至圖8之記憶體裝置200的電晶體T2之材料(例如，寫入通道區域) 520或521 (圖5)的材料。如下文在形成記憶體裝置900之後續製程(圖19)中所描述，材料1720'、1721'、1720''及1721''中之每一者可形成記憶體裝置900之各別記憶體單元的電晶體(例如，電晶體T2)之通道區域(例如，寫入通道區域)。因此，材料1720'、1721'、1720''及1721''中之每一者可在記憶體裝置900之操作(例如，寫入操作)期間傳導電流(例如，傳導電子)。
圖18展示在介電材料1826'及1826''形成於部位1701及1702 (圖17)處(例如，填充於該等部位中)之後的記憶體裝置900。介電材料1826'及1826''可與介電材料1426'及1426''相同。如下文在形成記憶體裝置900之後續製程中所描述，介電材料1826'及1826''可形成隔離結構之部分，該隔離結構可將記憶體裝置900之兩個鄰近(在X方向上)記憶體單元的部分(例如，寫入通道區域)電隔離。
圖19展示在跨越記憶體裝置900之材料形成(在X方向上)溝槽1911、1912及1913之後的記憶體裝置900。溝槽1911、1912及1913中之每一者可具有在X方向上之長度、在Y方向上之寬度(短於長度)及擱置於半導體材料996之各別部分上(例如，由各別部分定界)的底部(未標記)。替代地，溝槽1911、1912及1913中之每一者可具有擱置於導電材料997 (而非半導體材料996)之各別部分上(例如，由各別部分定界)的底部(未標記)。形成溝槽1911、1912及1913可包括移除(例如，藉由在Z方向上切割(例如，蝕刻))溝槽1911、1912及1913之部位處的記憶體裝置900之材料的部分及留下圖19中所展示之記憶體裝置900之結構的部分(例如，片層)。
在移除(例如，切割)記憶體裝置900之部分(在溝槽1911、1912及1913之部位處)之後，剩餘部分可形成記憶體裝置900之記憶體單元的部分。舉例而言，記憶體裝置900可包括沿著X方向成一列之記憶體單元210'、211'、210''及211''，以及沿著X方向成另一列之單元212'、213'、212''及213''。記憶體單元210'及211'可分別對應於記憶體裝置200 (圖2及圖7)之記憶體單元210及211。圖19中之記憶體單元212'及213'可分別對應於記憶體裝置200 (圖2)之記憶體單元212及213。
為簡單起見，僅標記圖19中之記憶體裝置900的類似元件(例如，部分)中之一些。舉例而言，記憶體裝置900可包括介電部分(例如，單元隔離結構) 1931、1932、1933、1934、1935及1936以及介電材料1926A及1926B。介電部分1931及1932可分別對應於圖7之記憶體裝置200的介電部分531及532。
如圖19中所展示，記憶體單元210'可包括部分1910A及1910B (其可為記憶體單元210'之讀取通道區域的部分)、介電質1915A及1915B、材料(例如，寫入通道區域) 1920以及電荷儲存結構1902 (在材料1920正下方)。記憶體單元211'可包括部分1911A及1911B (其可為記憶體單元211'之讀取通道區域的部分)、介電質1925A及1925B、材料(例如，寫入通道區域) 1921以及電荷儲存結構1902 (在材料1921正下方)。
如上文參看圖9至圖19所描述，記憶體裝置900之記憶體單元中之每一者的部分可由自對準製程形成，該自對準製程可包括在Y方向上形成溝槽1001及1002以及在X方向上形成溝槽1911、1912及1913。自對準製程可改善(例如，增加)記憶體單元密度，改善製程(例如，提供較高製程範圍)或兩者。如上文所描述，自對準製程包括可允許在同一記憶體裝置中形成記憶體單元之多個階層的減小數目個關鍵遮罩。下文參看圖29A至圖29C描述多階層記憶體裝置之實例。
圖20展示在形成介電質2018F、2018B、2018F'及2018B' (例如，氧化物區域)之後的記憶體裝置900。用於介電質2018F、2018B、2018F'及2018B'之材料(或多種材料)可與介電質515A、515B、525A及525B之材料(或多種材料)相同(或替代地，不同)。用於介電質2018F、2018B、2018F'及2018B'之實例材料可包括二氧化矽、氧化鉿(例如，HfO2 )、氧化鋁(例如，Al2 O3 )或其他介電材料。
圖21展示在形成導線(例如，導電區域) 2141F、2141B、2142F及2142B之後的記憶體裝置900。導線2141F、2141B、2142F及2142B中之每一者可包括金屬、導電摻雜多晶矽或其他導電材料。如圖21中所展示，導線2141F、2141B、2142F及2142B分別藉由介電質2018F、2018B、2018F'及2018B'與記憶體裝置900之其他元件電分開。
導線2141F及2141B可形成存取線(例如，字線) 2141之部分以控制記憶體裝置900之各別記憶體單元210'、211'、210''及211''的讀取及寫入電晶體(例如，分別為電晶體T1及T2)。舉例而言，導線2141F及2141B可分別形成存取線2141之前導電部分及後導電部分。導線2142F及2142B可形成存取線(例如，字線) 2142之部分以存取記憶體裝置900之記憶體單元212'、213'、212''及213''。舉例而言，導線2142F及2142B可分別形成存取線2142之前導電部分及後導電部分。存取線2141及2412可分別對應於圖2之記憶體裝置200的存取線214及242。
形成圖21中之記憶體裝置900的製程可包括形成導電連接2141' (其可包括導電材料(例如，金屬))以將導線2141F及2141B電耦接至彼此。此允許導線2141F及2141B形成單條存取線(例如，存取線2141)之部分或形成單條存取線。類似地，形成記憶體裝置900之製程可包括形成導電連接2142'以將導線2142F及2142B電耦接至彼此。此允許導線2142F及2142B形成單條存取線(例如，存取線2142)之部分。
圖22展示在形成資料線2221、2222、2223及2224之後的記憶體裝置900。資料線2221、2222、2223及2224中之每一者可具有在Y方向上之長度、在X方向上之寬度及在Z方向上之厚度。資料線2221及2222可分別對應於記憶體裝置200 (圖2及圖7)之資料線221及222。
在圖22中，資料線2221、2222、2223及2224可在記憶體裝置900之Y方向上電耦接至(例如，接觸)記憶體單元中之每一者的各別部分。舉例而言，資料線2221可電耦接至部分1910A (記憶體單元210'之讀取通道區域的部分)及材料1920 (記憶體單元210'之寫入通道區域的部分)。資料線2221亦可電耦接至記憶體單元212'之讀取通道區域(未標記)及記憶體單元212'之寫入通道區域(未標記)。
參看圖9至圖22之形成記憶體裝置900的描述可包括用以形成整個記憶體裝置之其他製程。自以上描述省略此等製程以免混淆本文中所描述之主題。
相較於一些習知製程，如上文所描述之形成記憶體裝置900的製程可具有相對減小數目個遮罩(例如，減小數目個關鍵遮罩)。舉例而言，藉由在與圖10相關聯之製程中形成溝槽1001及1002以及在圖19之製程中形成溝槽1911、1912及1913，可減小用以形成記憶體裝置900之記憶體單元的關鍵遮罩之數目。遮罩之減小數目可簡化形成記憶體裝置900之製程，減少成本或其兩者。
圖23至圖28展示根據本文中所描述之一些實施例的形成記憶體裝置2300之製程，該記憶體裝置包括鄰近記憶體單元之間的屏蔽結構。形成記憶體裝置2300之製程可為形成記憶體裝置900 (圖9至圖22)之製程的變型。因此，不重複形成記憶體裝置900及2300之製程之間的類似元件(其具有相同標記)。
圖23展示可使用用以形成圖9至圖19之記憶體裝置900之元件的類似或相同製程形成的記憶體裝置2300之元件。因此，圖23中所展示之記憶體裝置2300的元件可類似於圖19中所展示之記憶體裝置900的元件。
圖24展示在移除記憶體單元210'及211'之材料(例如，寫入通道區域) 1920與1921之間以及電荷儲存結構1902之間的介電材料1926A及1926B之後的記憶體裝置2300。圖24之製程亦移除記憶體裝置2300之其他記憶體單元的寫入通道區域之間以及電荷儲存結構之間的其他類似介電材料。
圖25展示在形成介電質2518F、2518B、2518F'及2518B' (例如，氧化物區域)之後的記憶體裝置2300。用於介電質2518F、2518B、2518F'及2518B'之材料(或多種材料)可與介電質2018F、2018B、2018F'及2018B' (圖20)之材料(或多種材料)相同。用於介電質2518F、2518B、2518F'及2518B'之實例材料可包括二氧化矽、氧化鉿(例如，HfO2 )、氧化鋁(例如，Al2 O3 )或其他介電材料。
圖26展示在形成(例如，沈積)導線(例如，導電區域) 2641F、2641B、2642F及2642B以及導電部分2641M及2642M之後的記憶體裝置2300。導線2641F、2641B、2642F及2642B以及導電部分2641M及2642M可在同一製程(例如，同一步驟)中由相同材料形成。舉例而言，可同時(例如，在同一步驟中)沈積材料以形成導線2641F、2641B、2642F及2642B以及導電部分2641M及2642M。用於導線2641F、2641B、2642F及2642B以及導電部分2641M及2642M之實例材料包括金屬、導電摻雜多晶矽或其他導電材料。如圖26中所展示，導線2641F、2641B、2642F及2642B以及導電部分2641M及2642M分別藉由介電質2018F、2018B、2018F'及2018B'與記憶體裝置2300之其他元件電分開。
導線2641F及2641B以及導電部分2641M可形成存取線(例如，字線) 2641之部分以存取記憶體裝置2300之記憶體單元210'、211'、210''及211''。舉例而言，導線2641F及2641B可分別形成存取線2641之前導電部分及後導電部分。導線2642F及2642B以及導電部分2642M可形成存取線(例如，字線) 2642之部分以存取記憶體裝置2300之記憶體單元212'、213'、212''及213''。舉例而言，導線2642F及2642B可分別形成存取線2642之前導電部分及後導電部分。存取線2641及2612可分別對應於圖2之記憶體裝置200的存取線241及242。
形成圖26中之記憶體裝置900的製程可包括形成導電連接2641' (其可包括導電材料(例如，金屬))以將導線2641F及2641B電耦接至彼此。類似地，形成記憶體裝置900之製程可包括形成導電連接2642'以將導線2642F及2642B電耦接至彼此。
圖27展示在形成資料線2221、2222、2223及2224之後的記憶體裝置2300。資料線2221、2222、2223及2224中之每一者可具有在Y方向上之長度、在X方向上之寬度及在Z方向上之厚度。資料線2221及2222可分別對應於記憶體裝置200 (圖2及圖7)之資料線221及222。
圖28展示記憶體裝置2300之一部分的側視圖(例如，橫截面圖)，包括記憶體單元210'與211'之間的導電部分2641M之部位。為簡單起見，不重複圖28中所展示之記憶體裝置2300的元件之描述。在圖28中，導電部分2641M可位於記憶體單元210'及211'之電荷儲存結構1902之間以形成屏蔽結構。此屏蔽結構可改善記憶體裝置2300之操作(例如，減少鄰近記憶體單元之電荷儲存結構之間的耦接干擾)。
參看圖23至圖28之形成記憶體裝置2300的描述可包括用以形成整個記憶體裝置之其他製程。自以上描述省略此等製程以免混淆本文中所描述之主題。
圖29A、圖29B及圖29C展示根據本文中所描述之一些實施例的記憶體裝置2900之結構的不同視圖，該記憶體裝置包括記憶體單元之多個階層。圖29A展示記憶體裝置2900之分解圖(例如，在Z方向上)。圖29B展示記憶體裝置2900在X方向及Z方向上之側視圖(例如，橫截面圖)。圖29C展示記憶體裝置2900在Y方向及Z方向上之側視圖(例如，橫截面圖)。
如圖29A中所展示，記憶體裝置2900可包括在分解圖中彼此分開地展示以有助於容易檢視記憶體裝置2900之階層結構的階層(記憶體單元之階層) 29050 、29051 、29052 及29053 。實際上，階層29050 、29051 、29052 及29053 可在基板(例如，半導體(例如，矽)基板) 2999上方以一個階層可形成於(例如，堆疊於)另一階層上方的配置附接至彼此。舉例而言，如圖29A中所展示，階層29050 、29051 、29052 及29053 可在垂直於基板2999之Z方向上形成(例如，在相對於基板2999之Z方向上垂直地形成)。
如圖29A中所展示，階層29050 、29051 、29052 及29053 中之每一者可具有在X方向及Y方向上配置(例如，在X方向上成列及在Y方向上成行配置)之記憶體單元。舉例而言，階層29050 可包括記憶體單元29100 、29110 、29120 及29130 (例如，成列配置)、記憶體單元29200 、29210 、29220 及29230 (例如，成列配置)以及記憶體單元29300 、29310 、29320 及29330 (例如，成列配置)。
階層29051 可包括記憶體單元29101 、29111 、29121 及29131 (例如，成列配置)、記憶體單元29201 、29211 、29221 及29231 (例如，成列配置)以及記憶體單元29301 、29311 、29321 及29331 (例如，成列配置)。
階層29052 可包括記憶體單元29102 、29112 、29122 及29132 (例如，成列配置)、記憶體單元29202 、29212 、29222 及29232 (例如，成列配置)以及記憶體單元29302 、29312 、29322 及29332 (例如，成列配置)。
階層29053 可包括記憶體單元29103 、29113 、29123 及29133 (例如，成列配置)、記憶體單元29203 、29213 、29223 及29233 (例如，成列配置)以及記憶體單元29303 、29313 、29323 及29333 (例如，成列配置)。
如圖29A中所展示，階層29050 、29051 、29052 及29053 可分別位於記憶體裝置2900之層級(例如，部分) 2950、2951、2952及2953上(例如，在Z方向上垂直地形成)。階層29050 、29051 、29052 及29053 之配置形成記憶體裝置2900之記憶體單元的3維(3D)結構，此係因為記憶體裝置2900之記憶體單元的不同層級可位於(例如，形成於)記憶體裝置2900之不同層級(例如，不同垂直部分) 2950、2951、2952及2953中。
可一次一個階層地形成階層29050 、29051 、29052 及29053 。舉例而言，階層29050 、29051 、29052 及29053 可按階層29050 、29051 、29052 及29053 之次序依序地形成(例如，首先形成階層29050 且最後形成階層29053 )。在此實例中，一個階層(例如，階層29051 )之記憶體單元可在形成另一階層(例如，階層29050 )之記憶體單元之後或在形成另一階層(例如，階層29052 )之記憶體單元之前形成。替代地，可同時(例如，同步)形成階層29050 、29051 、29052 及29053 使得可同時形成階層29050 、29051 、29052 及29053 之記憶體單元。舉例而言，可同時形成記憶體裝置2900之層級2950、2951、2952及2953中的記憶體單元。
階層29050 、29051 、29052 及29053 中之每一者的記憶體單元之結構可包括上文參看圖1至圖28所描述之記憶體單元的結構。舉例而言，階層29050 、29051 、29052 及29053 之記憶體單元的結構可包括記憶體裝置200、900及2300之記憶體單元的結構。
記憶體裝置2900可包括資料線(例如，位元線)及存取線(例如，字線)以存取階層29050 、29051 、29052 及29053 之記憶體單元。為簡單起見，自圖29A省略記憶體單元之資料線及存取線。然而，記憶體裝置2900之資料線及存取線可分別類似於上文參看圖1至圖28所描述之記憶體裝置的資料線及存取線。
圖29A展示包括四個階層(例如，29050 、29051 、29052 及29053 )之記憶體裝置2900作為實例。然而，階層之數目可不同於四個。圖29A展示階層29050 、29051 、29052 及29053 中之每一者包括記憶體單元之一個層級(例如，層)作為實例。然而，階層中之至少一者(例如，階層29050 、29051 、29052 及29053 中之一或多者)可具有記憶體單元之兩個(或多於兩個)層級。圖29A展示階層29050 、29051 、29052 及29053 中之每一者在X方向上包括四個記憶體單元(例如，成一列)及在Y方向上包括三個記憶體單元(例如，成一行)的實例  然而，一列、一行或其兩者中之記憶體單元的數目可變化。
設備(例如，記憶體裝置100、200、900、2300及2900)及方法(例如，記憶體裝置100及200之操作以及形成記憶體裝置900及2300之方法)的說明意欲提供對各種實施例之結構的一般理解，且並不意欲提供對可利用本文中所描述之結構的設備之所有元件及特徵的完整描述。設備在本文中係指例如裝置(例如，記憶體裝置100、200、900、2300及2900中之任一者)或系統(例如，可包括記憶體裝置100、200、900、2300及2900中之任一者的電子物品)。
上文參看圖1至圖29C所描述之組件中之任一者可用多種方式實施，包括經由軟體模擬。因此，設備(例如，記憶體裝置100、200、900、2300及2900)或上文所描述之此等記憶體裝置中之每一者的部分可在本文中皆特徵界定為「多個模組」(或「模組」)。視需要及/或適於各種實施例之特定實施，此類模組可包括硬體電路系統、單處理器電路及/或多處理器電路、記憶體電路、軟體程式模組及物件及/或韌體，以及其組合。舉例而言，此類模組可包括於系統操作模擬封裝中，諸如軟體電信號模擬封裝、功率使用及範圍模擬封裝、電容-電感模擬封裝、功率/熱耗散模擬封裝、信號傳輸-接收模擬封裝，及/或用以操作或模擬各種可能實施例之操作的軟體及硬體之組合。
本文中所描述之記憶體裝置(例如，記憶體裝置100、200、900、2300及2900)可包括於諸如以下各者之設備(例如，電子電路系統)中：高速電腦、通信及信號處理電路系統、單處理器或多處理器模組、單個或多個嵌入式處理器、多核心處理器、訊息資訊交換器及包括多層、多晶片模組之特殊應用模組。此類設備可進一步包括為諸如以下各者之多種其他設備(例如，電子系統)內的子組件：電視、蜂巢式電話、個人電腦(例如，膝上型電腦、桌上型電腦、手持型電腦、平板電腦等)、工作站、收音機、視訊播放器、音訊播放器(例如，MP3 (動畫專家組，音訊層3)播放器)、載具、醫療裝置(例如，心臟監測器、血壓監測器等)、機上盒及其他者。
上文參看圖1至圖29C所描述之實施例包括設備及形成該等設備之方法。設備中之一者包括資料線、耦接至資料線之記憶體單元、接地連接及導線。該記憶體單元包括第一電晶體及第二電晶體。該第一電晶體包括電耦接至資料線之第一區域及與第一區域電分開之電荷儲存結構。該第二電晶體包括電耦接至電荷儲存結構及資料線之第二區域。該接地連接耦接至第一電晶體之第一區域。該導線與第一區域及第二區域電分開並橫跨第一電晶體之第一區域的部分及第二電晶體之第二區域的部分，且形成第一電晶體及第二電晶體之閘極。描述了包括額外設備及方法之其他實施例。
在實施方式及申請專利範圍中，相對於兩個或多於兩個元件(例如，材料)所使用之術語「在……上(on)」(一者在另一者「上」)意謂元件之間(例如，材料之間)的至少一些接觸。術語「在……上方(over)」意謂元件(例如，材料)緊密接近，但可能具有一或多個額外介入元件(例如，材料)使得接觸為可能的但並非必需的。除非如此陳述，否則「在……上」及「在……上方」兩者皆不暗示如本文中所使用之任何方向性。
在實施方式及申請專利範圍中，由術語「……中之至少一者」接合之項目的清單可意謂所列項目之任何組合。舉例而言，若列出項目A及B，則片語「A及B中之至少一者」意謂僅A；僅B；或A及B。在另一實例中，若列出項目A、B及C，則片語「A、B及C中之至少一者」意謂僅A；僅B；僅C；A及B (排除C)；A及C (排除B)；B及C (排除A)；或全部A、B及C。項目A可包括單個元件或多個元件。項目B可包括單個元件或多個元件。項目C可包括單個元件或多個元件。
在實施方式及申請專利範圍中，由術語「……中之一者」接合之項目的清單可意謂所列項目中之僅一者。舉例而言，若列出項目A及B，則片語「A及B中之一者」意謂僅A (排除B)或僅B (排除A)。在另一實例中，若列出項目A、B及C，則片語「A、B及C中之一者」意謂僅A；僅B；或僅C。項目A可包括單個元件或多個元件。項目B可包括單個元件或多個元件。項目C可包括單個元件或多個元件。
以上描述及圖式說明本發明主題之一些實施例，以使得熟習此項技術者能夠實踐本發明主題之實施例。其他實施例可併入有結構性改變、邏輯改變、電改變、製程改變及其他改變。實例僅代表可能的變型。一些實施例之部分及特徵可包括於其他實施例之彼等部分及特徵中或取代彼等部分及特徵。熟習此項技術者在閱讀及理解以上描述後將顯而易見許多其他實施例。
100:記憶體裝置 101:記憶體陣列 102:記憶體單元 103:感測電路系統 104:存取線 105:資料線 106:位址暫存器 107:線 108:列存取電路系統 109:行存取電路系統 112:線 114:線 115:選擇電路系統 116:輸入/輸出(I/O)電路系統 118:記憶體控制單元 120:線 130:線 132:線 200:記憶體裝置 201:記憶體陣列 2010 :記憶體單元群組 2011 :記憶體單元群組 202:電荷儲存結構 210:記憶體單元 210':記憶體單元 210'':記憶體單元 211:記憶體單元 211':記憶體單元 211'':記憶體單元 212:記憶體單元 212':記憶體單元 212'':記憶體單元 213:記憶體單元 213':記憶體單元 213'':記憶體單元 214:記憶體單元 215:記憶體單元 221:資料線 222:資料線 241:存取線 242:存取線 243:存取線 297:接地連接 510A:部分 510B:部分 511A:部分 511B:部分 515A:介電質 515B:介電質 518B:介電質 518F:介電質 520:材料 521:材料 525A:介電質 525B:介電質 526:介電材料 531:介電部分 532:介電部分 541B:部分 541F:部分 596:半導體材料 599:基板 900:記憶體裝置 930:介電材料 996:半導體材料 997:導電材料 999:基板 1001:溝槽 1002:溝槽 1011:側壁 1012:側壁 1013:側壁 1014:側壁 1031:部分 1032:部分 1033:部分 1110':材料 1110'':材料 1215':介電材料 1215'':介電材料 1302':介電材料 1302'':介電材料 1302''':介電材料 1302'''':介電材料 1426':介電材料 1426'':介電材料 1526':介電材料 1526'':介電材料 1602':材料 1602'':材料 1602''':材料 1602'''':材料 1701:部位 1702:部位 1720':材料 1720'':材料 1721':材料 1721'':材料 1826':介電材料 1826'':介電材料 1902:電荷儲存結構 1910A:部分 1910B:部分 1911:溝槽 1911A:部分 1911B:部分 1912:溝槽 1913:溝槽 1915A:介電質 1915B:介電質 1920:材料 1921:材料 1925A:介電質 1925B:介電質 1926A:介電材料 1926B:介電材料 1931:介電部分 1932:介電部分 1933:介電部分 1934:介電部分 1935:介電部分 1936:介電部分 2018B:介電質 2018B':介電質 2018F:介電質 2018F':介電質 2141:存取線 2141':導電連接 2141B:導線 2141F:導線 2142:存取線 2142':導電連接 2142B:導線 2142F:導線 2221:資料線 2222:資料線 2223:資料線 2224:資料線 2300:記憶體裝置 2518B:介電質 2518B':介電質 2518F:介電質 2518F':介電質 2641:存取線 2641':導電連接 2641B:導線 2641F:導線 2641M:導電部分 2642:存取線 2642':導電連接 2642B:導線 2642F:導線 2642M:導電部分 2900:記憶體裝置 29050 :階層 29051 :階層 29052 :階層 29053 :階層 29100 :記憶體單元 29101 :記憶體單元 29102 :記憶體單元 29103 :記憶體單元 29110 :記憶體單元 29111 :記憶體單元 29112 :記憶體單元 29113 :記憶體單元 29120 :記憶體單元 29121 :記憶體單元 29122 :記憶體單元 29123 :記憶體單元 29130 :記憶體單元 29131 :記憶體單元 29132 :記憶體單元 29133 :記憶體單元 29200 :記憶體單元 29201 :記憶體單元 29202 :記憶體單元 29203 :記憶體單元 29210 :記憶體單元 29211 :記憶體單元 29212 :記憶體單元 29213 :記憶體單元 29220 :記憶體單元 29221 :記憶體單元 29222 :記憶體單元 29223 :記憶體單元 29230 :記憶體單元 29231 :記憶體單元 29232 :記憶體單元 29233 :記憶體單元 29300 :記憶體單元 29301 :記憶體單元 29302 :記憶體單元 29303 :記憶體單元 29310 :記憶體單元 29311 :記憶體單元 29312 :記憶體單元 29313 :記憶體單元 29320 :記憶體單元 29321 :記憶體單元 29322 :記憶體單元 29323 :記憶體單元 29330 :記憶體單元 29331 :記憶體單元 29332 :記憶體單元 29333 :記憶體單元 2950:層級 2951:層級 2952:層級 2953:層級 2999:基板 ADDR:位址資訊 BL1:信號 BL2:信號 CAS*:行存取選通信號 CK:時脈信號 CKE:時脈啟用信號 CS*:晶片選擇信號 DQ0:信號 DQN:信號 RAS*:列存取選通信號 T1:電晶體 T2:電晶體 V1:電壓 V2:電壓 V3:電壓 V4:電壓 V5:電壓 V6:電壓 V7:電壓 Vcc:供應電壓 Vss:供應電壓 WE*:寫入啟用信號 WL1:信號 WL2:信號 WLn:信號
圖1展示根據本文中所描述之一些實施例的呈包括揮發性記憶體單元之記憶體裝置之形式的設備之方塊圖。
圖2展示根據本文中所描述之一些實施例的記憶體裝置之一部分的示意圖，該記憶體裝置包括雙電晶體(2T)記憶體單元之記憶體陣列。
圖3展示根據本文中所描述之一些實施例的圖2之記憶體裝置，包括在記憶體裝置之讀取操作期間使用的實例電壓。
圖4展示根據本文中所描述之一些實施例的圖2之記憶體裝置，包括在記憶體裝置之寫入操作期間使用的實例電壓。
圖5、圖6、圖7及圖8展示根據本文中所描述之一些實施例的圖2之記憶體裝置的結構之不同視圖。
圖9至圖22展示根據本文中所描述之一些實施例的形成記憶體裝置之製程。
圖23至圖28展示根據本文中所描述之一些實施例的形成記憶體裝置之製程，該記憶體裝置包括鄰近記憶體單元之間的屏蔽結構。
圖29A、圖29B及圖29C展示根據本文中所描述之一些實施例的記憶體裝置之結構的不同視圖，該記憶體裝置包括記憶體單元之多個階層。
200:記憶體裝置
202:電荷儲存結構
210:記憶體單元
211:記憶體單元
221:資料線
222:資料線
241:存取線
297:接地連接
510A:部分
510B:部分
511A:部分
511B:部分
515A:介電質
515B:介電質
520:材料
521:材料
525A:介電質
525B:介電質
526:介電材料
531:介電部分
532:介電部分
541B:部分
541F:部分
596:半導體材料
599:基板
BL1:信號
BL2:信號
T1:電晶體
T2:電晶體
WL1:信號

Claims (31)

  1. 一種半導體設備，其包含：一資料線；一記憶體單元，其耦接至該資料線，該記憶體單元包括：一第一電晶體，其包括電耦接至該資料線之一第一區域及與該第一區域電分開之一電荷儲存結構；及一第二電晶體，其包括耦接至該電荷儲存結構及該資料線之一第二區域；一接地連接，其耦接至該第一電晶體之該第一區域；及一第一導線，其與該第一區域及該第二區域電分開，該導線之部分橫跨該第一電晶體之該第一區域的一第一部分及該第二電晶體之該第二區域的一第一部分；及一第二導線，其與該第一區域及該第二區域電分開，該導線之部分橫跨該第一電晶體之該第一區域的一第二部分及該第二電晶體之該第二區域的一第二部分，其中該第一導線及該第二導線形成該第一電晶體及該第二電晶體的一閘極。
  2. 如請求項1之設備，其中該第一區域包括該第一電晶體之一通道區域，且該第二區域包括該第二電晶體之一通道區域。
  3. 如請求項1之設備，其中該第一區域包括p型半導體材料，且該第二 區域包括n型半導體材料。
  4. 如請求項1之設備，其中該第二區域包含一半導電氧化物材料。
  5. 如請求項1之設備，其中該第一電晶體及該第二電晶體具有不同的臨限電壓。
  6. 如請求項1之設備，其中該第二電晶體具有大於該第一電晶體之一臨限電壓的一臨限電壓。
  7. 如請求項1之設備，其中當該電荷儲存結構處於一第一狀態中時，該第一電晶體具有小於零之一第一臨限電壓，且當該電荷儲存結構處於一第二狀態中時，該第一電晶體具有小於零之一第二臨限電壓，且該第一狀態及該第二狀態表示儲存於該記憶體單元中之資訊的不同值。
  8. 如請求項1之設備，其進一步包含：一額外資料線；及一額外記憶體單元，該額外記憶體單元包括：一第一額外電晶體，其包括電耦接至該額外資料線及該接地連接之一第一額外區域及與該第一額外區域電分開之一額外電荷儲存結構；及一第二額外電晶體，其包括電耦接至該額外電荷儲存結構及該額外資料線之一第二額外區域，其中 該第一導線與該第一額外區域及該第二額外區域電分開，且該地一導線之部分橫跨該第一額外電晶體之該第一額外區域的部分及該第二額外電晶體之該第二額外區域的部分。
  9. 如請求項1之設備，其進一步包含一額外記憶體單元，其中該記憶體單元包括於該設備之記憶體單元的一第一階層中，該額外記憶體單元包括於該設備之額外記憶體單元的一第二階層中，且記憶體單元之該第一階層及記憶體單元之該第二階層位於該設備之不同層級中。
  10. 一種半導體設備，其包含：一導電板，其位於該設備之一第一層級中；一導電區域，其位於該設備之一第二層級中；一記憶體單元，其位於該第一層級與該第二層級之間且耦接至該導電區域及該導電板，該記憶體單元包括：一記憶體元件；一通道區域，其接觸該記憶體元件及該導電區域；及一半導體材料，其電耦接至該導電區域及該導電板；一第一導線，其與該記憶體元件、該通道區域及該半導體材料電分開，該第一導線之部分橫跨該半導體材料及該通道區域之一第一部分；及一第二導線，其與該記憶體元件、該通道區域及該半導體材料電分開，該第二導線之部分橫跨該半導體材料及該通道區域之一第二部分。
  11. 如請求項10之設備，其中該半導體材料及該通道區域具有不同導電 類型之材料。
  12. 如請求項10之設備，其中該導電區域為該設備之一資料線的部分，且該導線為該設備之一字線的部分。
  13. 如請求項12之設備，其中該導電板包括該設備之一接地板。
  14. 如請求項10之設備，其中：該記憶體元件包括位於該設備之處於該第一層級與該第二層級之間的一第三層級中的一第一材料；且該通道區域包括位於該設備之處於該第二層級與該第三層級之間的一第四層級中的一第二材料。
  15. 如請求項10之設備，其進一步包含：一額外導電區域，其位於該設備之該第二層級中且與該導電區域電分開；一額外記憶體單元，其位於該第一層級與該第二層級之間且耦接至該額外導電區域及該導電板，該額外記憶體單元包括：一額外記憶體元件；一額外通道區域，其接觸該額外記憶體元件及該額外導電區域；及一額外半導體材料，其耦接至該額外導電區域及該導電板，其中， 該第一導線與該額外記憶體元件、該額外通道區域及該額外半導體材料電分開，且該第一導線之一額外部分橫跨該額外半導體材料及該額外通道區域之一第一部分；及。
  16. 如請求項15之設備，其中：該導電區域為該設備之一第一資料線的部分；該額外導電區域為該設備之一第二資料線的部分；且該第一導線及該第二導線為該設備之一字線的部分。
  17. 如請求項16之設備，其進一步包含：一第一介電部分；一第二介電部分，其中該記憶體單元及該額外記憶體單元處於該第一介電部分與該第二介電部分之間，且其中，該記憶體單元之該半導體材料鄰近於該第一介電部分之一側壁；且該額外記憶體單元之該額外半導體材料鄰近於該第二介電部分之一側壁。
  18. 如請求項16之設備，其進一步包含與該導線相對之一額外導線，其中：該額外導線與該記憶體元件、該通道區域及該半導體材料電分開，且該額外導線之一第一部分橫跨該半導體材料及該通道區域之部分；且該額外導線與該額外記憶體元件、該額外通道區域及該額外半導體材料電分開，且該額外導線之一第二部分橫跨該額外半導體材料及該額外 通道區域之部分。
  19. 如請求項15之設備，其進一步包含位於該記憶體單元之該通道區域與該額外通道區域之間的一導電部分，其中該導電部分接觸該第一導線及該第二導線。
  20. 如請求項19之設備，其中該導電部分、該導線及該額外導線具有一相同材料。
  21. 如請求項10之設備，其中該通道區域包含以下各者中之至少一者：氧化鋅錫(ZTO)、氧化銦鋅(IZO)、氧化鋅(ZnOx)、氧化銦鎵鋅(IGZO)、氧化銦鎵矽(IGSO)、氧化銦(InOx、In2O3)、氧化錫(SnO2)、氧化鈦(TiOx)、氮氧化鋅(ZnxOyNz)、氧化鎂鋅(MgxZnyOz)、氧化銦鋅(InxZnyOz)、氧化銦鎵鋅(InxGayZnzOa)、氧化鋯銦鋅(ZrxInyZnzOa)、氧化鉿銦鋅(HfxInyZnzOa)、氧化錫銦鋅(SnxInyZnzOa)、氧化鋁錫銦鋅(AlxSnyInzZnaOd)、氧化矽銦鋅(SixInyZnzOa)、氧化鋅錫(ZnxSnyOz)、氧化鋁鋅錫(AlxZnySnzOa)、氧化鎵鋅錫(GaxZnySnzOa)、氧化鋯鋅錫(ZrxZnySnzOa)、氧化銦鎵矽(InGaSiO)及磷化鎵(GaP)。
  22. 一種形成一半導體設備之方法，該方法包含：在一基板上方形成材料層級，該等材料層級包括一介電材料；藉由移除該等材料層級之部分以提供該等材料層級之一第一剩餘部分來在該介電材料中形成第一溝槽，使得該等第一溝槽中之每一者包括在 一第一方向上之一長度、由該介電材料之一第一部分形成的一第一側壁及由該介電材料之一第二部分形成的一第二側壁；在該等第一溝槽中形成材料；跨越該等材料層級之該第一剩餘部分形成第二溝槽以自該等材料層級之一第二剩餘部分形成記憶體單元，使得該等記憶體單元中之一第一記憶體單元鄰近於該等第一溝槽中之一溝槽的該第一側壁之一部分，且該等記憶體單元中之一第二記憶體單元鄰近於該等第一溝槽中之該溝槽的該第二側壁之一部分；在該等第二溝槽中之一第一溝槽中形成一第一導線；在該等第二溝槽中之一第二溝槽中形成一第二導線，其中該第一記憶體單元及該第二記憶體單元係在該等第二溝槽中之該第一溝槽與該等第二溝槽中之該第二溝槽之間，且該第一導線及該第二導線係該第一記憶體單元及該第二記憶體單元之一存取線之部分。
  23. 如請求項22之方法，其中該等記憶體單元中之每一者包括耦接至一第二電晶體之一第一電晶體，該第一電晶體包括該等材料之一第一部分，且該第二電晶體包括該等材料之一第二部分。
  24. 如請求項22之方法，其中在該等第一溝槽中形成該等材料包括在該等第一溝槽中之每一者中形成一額外介電材料，使得該額外材料之一部分在形成該等第二溝槽之後處於該第一記憶體單元與該第二記憶體單元之間。
  25. 如請求項22之方法，其中形成該等材料層級包括：在該基板上方形成一導電材料；在該導電材料上方形成一半導體材料；及在該半導體材料上方形成該介電材料。
  26. 如請求項22之方法，其中形成導電材料使得該等記憶體單元中之每一者包括電耦接至該導電材料之一部分。
  27. 如請求項22之方法，其中該等記憶體單元中之每一者包括由該等材料中之一材料形成的一電荷儲存結構。
  28. 如請求項27之方法，其中該等記憶體單元中之每一者包括由第一溝槽中之該等材料之一部分形成的一部分，且該等記憶體單元中之每一者的該部分包含以下各者中之至少一者：氧化鋅錫(ZTO)、氧化銦鋅(IZO)、氧化鋅(ZnOx)、氧化銦鎵鋅(IGZO)、氧化銦鎵矽(IGSO)、氧化銦(InOx、In2O3)、氧化錫(SnO2)、氧化鈦(TiOx)、氮氧化鋅(ZnxOyNz)、氧化鎂鋅(MgxZnyOz)、氧化銦鋅(InxZnyOz)、氧化銦鎵鋅(InxGayZnzOa)、氧化鋯銦鋅(ZrxInyZnzOa)、氧化鉿銦鋅(HfxInyZnzOa)、氧化錫銦鋅(SnxInyZnzOa)、氧化鋁錫銦鋅(AlxSnyInzZnaOd)、氧化矽銦鋅(SixInyZnzOa)、氧化鋅錫(ZnxSnyOz)、氧化鋁鋅錫(AlxZnySnzOa)、氧化鎵鋅錫(GaxZnySnzOa)、氧化鋯鋅錫(ZrxZnySnzOa)、氧化銦鎵矽(InGaSiO)及磷化鎵(GaP)。
  29. 如請求項22之方法，其進一步包含：在形成該等第二溝槽之後形成存取線，使得該等存取線中之每一者與該等記憶體單元電分開。
  30. 如請求項29之方法，其進一步包含：在形成該等存取線之後形成資料線，使得該等資料線中之每一者具有在該第一方向上之一長度，且該等資料線中之每一者電耦接至該等材料層級之一剩餘部分的至少一部分。
  31. 如請求項22之方法，其進一步包含：形成電耦接至該第一導線及該第二導線之一導電部分，其中該導電部分位於該第一記憶體單元與該第二記憶體單元之間。
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