KR102134532B1 - 메모리 셀들 및 메모리 어레이들 - Google Patents

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Abstract

몇몇 실시예들은 제1 및 제2 트랜지스터들과 제1 및 제2 커패시터들을 갖는 메모리 셀을 포함한다. 제1 커패시터는 제1 트랜지스터에 대해 수직으로 변위된다. 제1 커패시터는 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제1 노드, 공통 판 구조와 전기적으로 결합된 제2 노드, 및 제1 및 제2 노드들 사이에서의 제1 커패시터 유전체 재료를 갖는다. 제2 커패시터는 제2 트랜지스터에 대해 수직으로 변위된다. 제2 커패시터는 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제3 노드, 공통 판 구조와 전기적으로 결합된 제4 노드, 및 제1 및 제2 노드들 사이에서의 제2 커패시터 유전체 재료를 갖는다. 몇몇 실시예들은 2T-2C 메모리 셀들을 갖는 메모리 어레이들을 포함한다.

Description

메모리 셀들 및 메모리 어레이들
두 개의 트랜지스터들 및 두 개의 커패시터들을 갖는 메모리 셀들(즉, 2T-2C 메모리 셀들)과 같은, 메모리 셀들. 2T-2C 메모리 셀들을 포함한 메모리 어레이들.
동적 랜덤 액세스 메모리(DRAM)는 최신 컴퓨팅 아키텍처들에서 이용된다. DRAM은 대안적인 유형들의 메모리와 비교하여 구조적 단순성, 낮은 비용 및 속도의 이점들을 제공할 수 있다.
현재, DRAM은 보통 트랜지스터와 조합하여 하나의 커패시터를 갖는 메모리 셀들(소위 1T-1C 메모리 셀들)을 이용하며, 커패시터는 트랜지스터의 소스/드레인 영역과 결합된다. 현재의 1T-1C 구성들의 확장 가능성에 대한 제한들 중 하나는 고집적 아키텍처들로 충분히 높은 정전용량을 갖는 커패시터들을 통합하는 것이 어렵다는 것을 입증하는 것이다. 따라서, 고집적 최신 메모리 아키텍처들로의 통합에 적합한 새로운 메모리 셀 구성들을 개발하는 것이 바람직할 것이다.
1T-1C에 대한 대안인, 또 다른 종래 기술의 메모리 셀 구성은 2개의 트랜지스터들과 조합한 두 개의 커패시터들을 이용하는 구성이다. 이러한 구성은 2T-2C 메모리 셀로서 불리울 수 있다. 2T-2C 메모리 셀은 메모리 셀(2)로서 도 1에 개략적으로 예시된다. 메모리 셀의 두 개의 트랜지스터들은 T1 및 T2로 라벨링되며, 두 개의 커패시터들은 CAP-1 및 CAP-2로 라벨링된다.
제1 트랜지스터(T1)의 소스/드레인 영역은 제1 커패시터(CAP-1)의 노드와 연결하며, T1의 다른 소스/드레인 영역은 제1 비교 비트라인(BL-1)과 연결한다. T1의 게이트는 워드라인(WL)과 연결한다. 제2 트랜지스터(T2)의 소스/드레인 영역은 제2 커패시터(CAP-2)의 노드와 연결하며 T2의 다른 소스/드레인 영역은 제2 비교 비트라인(BL-2)과 연결한다. T2의 게이트는 워드라인(WL)과 연결한다. 제1 및 제2 커패시터들(CAP-1 및 CAP-2)의 각각은 공통 판(CP)과 전기적으로 결합된 노드를 갖는다. 공통 판은, 접지 이상 내지 VCC 이하의 범위(즉, 접지=CP≤=VCC) 내에서의 전압과 같은, 임의의 적절한 전압과 결합될 수 있다. 몇몇 어플리케이션들에서, 공통 판은 대략 절반의 VCC(즉, 약 VCC/2)의 전압에 있다.
비교 비트라인들(BL-1 및 BL-2)은 메모리 셀(2)의 메모리 상태를 확인하기 위해 둘의 전기적 속성들(예로서, 전압)을 비교하는 회로(4)로 연장된다. 2T-2C 메모리 셀의 이점은 두 개의 비교 비트라인들(BL-1 및 BL-2)의 전기적 속성들을 서로에 대해 비교함으로써 확인될 수 있다는 것이다. 따라서, 종래 기술의 메모리(예를 들면, 1T-1C 메모리)와 연관된 기준 비트라인은 생략될 수 있다.
고집적 최신 메모리 아키텍처들로의 통합에 적합한 2T-2C 구성들을 개발하는 것이 바람직할 것이다.
도 1은 두 개의 트랜지스터들 및 두 개의 커패시터들을 갖는 종래 기술의 메모리 셀의 개략도이다.
도 2 내지 도 5는 두 개의 트랜지스터들 및 두 개의 커패시터들을 갖는 메모리 셀들의 예시적인 실시예 구성들을 도시한 예시적인 메모리 어레이들의 영역들의 도식 단면 측면도들이다.
몇몇 실시예들은 둘 이상의 구성요소들이 집적화를 증가시키기 위해 서로에 대해 수직으로 적층되는 2T-2C 구성들을 포함한다. 여기에서 설명된 2T-2C 구성들은 DRAM(동적 랜덤 액세스 메모리) 및/또는 다른 유형들의 메모리에서 이용될 수 있다. 종래의 1T-1C 메모리 셀들에 대한 2T-2C 메모리 셀들의 가능한 이점들 중에, 기준 비트라인("배경" 섹션에서 상기 설명된 바와 같이)의 제거 및 감지 신호의 크기의 배가가 있다. 부가적으로, 커패시터 셀의 양쪽 판들 모두가 비-액세스 데이터 상태에서 전기적으로 플로팅일 수 있으므로, "방해"(예로서, 메모리 어레이의 인접한 메모리 셀들 간의 크로스-토크)의 몇몇 메커니즘들이 감소되거나 또는 제거될 수 있다. 예시적인 실시예 2T-2C 메모리 구성들은 도 2 내지 도 5를 참조하여 이하에서 설명된다.
도 2는 예시적인 2T-2C 메모리 셀들을 포함한 메모리 어레이(10)의 영역을 도시한다. 구체적으로, 한 쌍의 인접한 메모리 셀들(12 및 12a)이 예시된다. 파선(13)은 메모리 셀(12)의 대략의 경계를 구분한다. 메모리 셀들(12 및 12a)은 서로 실질적으로 동일하며, 용어("실질적으로 동일한")는 메모리 셀들이 제작 및 측정의 적정한 허용 오차들 내에서 동일하다는 것을 의미한다.
메모리 어레이(10)의 예시된 부분은 베이스(15)에 의해 지지된다. 베이스(15)는 반도체 재료를 포함할 수 있으며; 예를 들면, 단결정 실리콘을 포함하고, 근본적으로 그것으로 이루어지거나, 또는 그것으로 이루어질 수 있다. 베이스는 반도체 기판으로 불리울 수 있다. 용어("반도체 기판")는 이에 제한되지 않지만, 반도체 웨이퍼와 같은 벌크 반도체 재료들(단독으로 또는 다른 재료들을 포함한 집합체들로), 및 반도체 재료 층들(단독으로 또는 다른 재료들을 포함한 집합체들로)을 포함하여, 반도체 재료를 포함한 임의의 구성을 의미한다. 용어("기판")는 이에 제한되지 않지만, 상기 설명된 반도체 기판들을 포함한, 임의의 지지 구조를 나타낸다. 몇몇 어플리케이션들에서, 베이스(15)는 집적 회로 제작과 연관된 하나 이상의 재료들을 포함한 반도체 기판에 대응할 수 있다. 이러한 재료들은, 예를 들면, 내화 금속 재료들, 배리어 재료들, 확산 재료들, 절연체 재료들 등 중 하나 이상을 포함할 수 있다. 베이스(15)는 다른 회로 또는 구성요소들이 어레이(10)와 베이스 사이에 있을 수 있음을 나타내기 위해 어레이(10)의 구성요소들로부터 이격되는 것으로 도시된다. 층간 절연 막은 베이스(15) 및 어레이(10) 사이에 끼어들 수 있다. 층간 절연 막은 예를 들면, 실리콘 산화물을 포함할 수 있다.
인접한 메모리 셀들(12 및 12a)은 메모리 어레이 내에서 서로 공통 컬럼에 있다(즉, 공통 비트라인을 따른다). 메모리 셀들(12 및 12a)은 비교 비트라인들(BL-1 및 BL-2)을 따라 도시되며, 비교 비트라인들(BL-1 및 BL-2)은 메모리 어레이의 비트라인으로서 함께 기능한다. 비교 비트라인들(BL-1 및 BL-2)은 도 1을 참조하여 상기 설명된 유형의 회로(4)와 전기적으로 결합된다. 회로(4)는 어레이(10)에 대해 임의의 적절한 위치에 있을 수 있으며, 예를 들면, 어레이(10) 및 베이스(15) 사이에 있고, 어레이(10)로부터 측방향 오프셋되는 등일 수 있다. 회로(4)는 어레이(10)로부터 또는 그것으로 데이터를 판독하거나 또는 기록하도록 어레이(10)로 액세스하기 위해 사용될 수 있는 다른 전기 회로들과 함께 감지 증폭기로서 베이스(15)로 추가로 통합될 수 있다. 층간 절연 막이 어레이(10) 및 베이스(15) 사이에 끼어있는 어플리케이션들에서, 복수의 비아들이 베이스(15)에 형성되는 감지 증폭기들(4)과 같은 회로들에 어레이(10)의 워드라인들(WL-1 및 WL-2) 및 비트라인들(BL-1 및 BL-2)을 전기적으로 연결하기 위해 층간 절연 막에 형성될 수 있다. 비트라인(BL-1)은 층간 절연 막 상에 위치될 수 있다.
메모리 셀(12)은 제1 및 제2 트랜지스터들(T1 및 T2)을 포함하며, 제1 및 제2 트랜지스터들 사이에 제1 및 제2 커패시터들(CAP-1 및 CAP-2)을 포함한다.
제1 커패시터(CAP-1)는 제1 도전성 노드(14), 제2 도전성 노드(16), 및 제1 및 제2 도전성 노드들 사이에서의 제1 커패시터 유전체 재료(18)를 포함한다. 유사하게, 제2 커패시터(CAP-2)는 제3 도전성 노드(20), 제4 도전성 노드(22), 및 제3 및 제4 도전성 노드들 사이에서의 제2 커패시터 유전체 재료(24)를 포함한다.
제1, 제2, 제3 및 제4 노드들(14, 16, 20 및 22)의 도전성 재료들은, 예를 들면, 다양한 금속들(예로서, 텅스텐, 티타늄 등), 금속-함유 조성물들(예로서, 금속 질화물, 금속 탄화물, 금속 규화물 등), 도전성-도핑 반도체 재료들(예로서, 도전성-도핑 실리콘, 도전성-도핑 게르마늄 등) 등 중 하나 이상을 포함한, 임의의 적절한 도전성 재료들일 수 있다. 노드들(14, 16, 20 및 22) 중 일부 또는 모두는 서로 동일한 조성물을 포함할 수 있거나, 또는 서로에 대해 상이한 조성물들을 포함할 수 있다.
커패시터 유전체 재료들(18 및 24)은 임의의 적절한 조성물(예로서, 비-강유전성 재료, 강유전성 재료 및 자기 재료) 또는 조성물들의 조합을 포함할 수 있다. 몇몇 실시예들에서, 커패시터 유전체 재료들은 비-강유전성 재료를 포함할 수 있으며, 예를 들면, 실리콘 이산화물, 실리콘 질화물, 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등 중 하나 이상으로 이루어질 수 있다. 몇몇 실시예들에서, 커패시터 유전체 재료들은 강유전성 재료를 포함할 수 있다. 예를 들면, 커패시터 유전체 재료는 전이 금속 산화물, 지르코늄, 지르코늄 산화물, 하프늄, 하프늄 산화물, 납 지르코늄 티타네이트, 탄탈 산화물, 및 바륨 스트론튬 티타네이트로 이루어지며; 실리콘, 알루미늄, 란타넘, 이트륨, 에르븀, 칼슘, 마그네슘, 니오븀, 스트론튬, 및 희토류 원소 중 하나 이상을 포함하는 도펀트를 갖는 그룹으로부터 선택된 하나 이상의 재료들을 포함하고, 근본적으로 그것으로 이루어지거나, 또는 그것으로 이루어질 수 있다. 몇몇 실시예들에서, 커패시터 유전체 재료들(18 및 24)은 서로 동일한 조성물을 포함할 수 있으며, 다른 실시예들에서 서로에 대해 상이한 조성물들을 포함할 수 있다.
도시된 실시예에서, 제1 및 제3 도전성 노드들(14 및 20)은 컨테이너-형 외부 노드들이며, 제2 및 제4 도전성 노드들(16 및 22)은 컨테이너-형 외부 노드들로 연장되는 내부 노드들이다. 다른 실시예들에서, 제1 및 제3 도전성 노드들(14 및 20)은 컨테이너-형 노드들일 수 있으며, 제2 및 제4 도전성 노드들(16 및 22)은 컨테이너-형 노드들의 내부 및 외부 표면들을 둘러쌀 수 있다. 다른 실시예들에서, 제1 및 제3 도전성 노드들(14 및 20)은 필러-형 내부 노드들일 수 있으며, 제2 및 제4 도전성 노드들(16 및 22)은 필러-형 내부 노드들의 외부 표면들을 둘러싸는 컨테이너-형 외부 노드들일 수 있다. 다른 실시예들에서, 제1 및 제3 도전성 노드들(14 및 20)은 다른 구성들을 가질 수 있으며, 제2 및 제4 노드들(16 및 22)은 또한 다른 구성들을 가질 수 있다.
제2 및 제4 도전성 노드들(16 및 22)은 공통 판(CP) 구성(26)과 전기적으로 결합된다. 예시된 실시예에서, 도전성 노드들(16 및 22)은 구조(26)와 공통 조성물을 공유한다. 다른 실시예들에서, 구조(26)는 도전성 노드들(16 및 22)에 비교하여 상이한 조성물을 포함할 수 있다. 구조(26)는, 예를 들면, 다양한 금속들(예로서, 텅스텐, 티타늄 등), 금속-함유 조성물들(예를 들면, 금속 질화물, 금속 탄화물, 금속 규화물 등), 도전성-도핑 반도체 재료들(예를 들면, 도전성-도핑 실리콘, 도전성-도핑 게르마늄 등) 등 중 하나 이상을 포함한, 임의의 적절한 도전성 재료를 포함할 수 있다.
제1 및 제2 커패시터들(CAP-1 및 CAP-2)은 서로에 대해 수직으로 변위되며, 제2 커패시터(CAP-2)는 제1 커패시터(CAP-1) 위에 있다. 제1 트랜지스터(T1)는 제1 커패시터(CAP-1) 및 제1 비교 비트라인(BL-1) 사이에 있으며, 제2 트랜지스터(T2)는 제2 커패시터(CAP-2) 및 제2 비교 비트라인(BL-2) 사이에 있다.
도시된 실시예에서, 제1 반도체 필러(28)는 제1 비교 비트라인(BL-1)으로부터 제1 커패시터(CAP-1)의 제1 도전성(또는 외부 도전성) 노드(14)로 위쪽으로 연장되며, 제1 트랜지스터(T1)는 이러한 제1 반도체 필러(28)를 따른다. 제1 트랜지스터(T1)는 게이트 유전체 재료(32)에 의해 반도체 필러(28)로부터 이격되는 제1 도전성 트랜지스터 게이트(30)를 갖는다. 제1 트랜지스터(T1)는 반도체 필러(28) 내에서 및 게이트 유전체 재료(32)를 따르는 제1 채널 영역(34)을 가지며, 반도체 필러 내에서 및 채널 영역(34)의 대향 측면들 상에 제1 및 제2 소스/드레인 영역들(36 및 38)을 갖는다. 제1 소스/드레인 영역(36)은 제1 커패시터(CAP-1)의 제1 도전성 노드(14)와 전기적으로 결합되며, 제2 소스/드레인 영역(38)은 제1 비교 비트라인(BL-1)과 전기적으로 결합된다. 도시된 실시예에서, 제1 소스/드레인 영역(36)은 제1 커패시터(CAP-1)의 제1 도전성 노드(14)로 연장된다. 다른 실시예들에서, 제1 소스/드레인 영역(36)은 결과적으로 제1 커패시터(CAP-1)의 제1 도전성 노드(14)로 연장되는 전기적 상호 연결부로 연장될 수 있다. 또한, 도시된 실시예에서, 제2 소스/드레인 영역(38)은 제1 비교 비트라인(BL-1)으로 연장된다. 다른 실시예들에서, 제2 소스/드레인 영역(38)은 결과적으로 제1 비교 비트라인(BL-1)으로 연장되는 전기적 상호 연결부로 연장될 수 있다.
반도체 필러(28)는 예를 들면, 실리콘 및 게르마늄 중 하나 또는 양쪽 모두를 포함한 임의의 적절한 반도체 재료들을 포함할 수 있다. 소스/드레인 영역들(36/38) 및 채널 영역(34)은 임의의 적절한 도펀트들로 도핑될 수 있다. 몇몇 실시예들에서, 소스/드레인 영역들(36/38)은 n-형 다수 도핑될 수 있으며, 다른 실시예들에서 p-형 다수 도핑될 수 있다.
제2 반도체 필러(40)는 제2 비교 비트라인(BL-2)으로부터 제2 커패시터(CAP-2)의 외부 노드(20)로 아래쪽으로 연장되며, 제2 트랜지스터(T2)는 이러한 제2 반도체 필러(40)를 따른다. 제2 트랜지스터(T2)는 게이트 유전체 재료(44)에 의해 반도체 필러(40)로부터 이격되는 제2 도전성 트랜지스터 게이트(42)를 갖는다. 제2 트랜지스터(T2)는 반도체 필러(40) 내에서 및 게이트 유전체 재료(44)를 따라 제2 채널 영역(46)을 가지며, 반도체 필러 내에 및 채널 영역(46)의 대향 측면들 상에 제3 및 제4 소스/드레인 영역들(48 및 50)을 갖는다. 제3 소스/드레인 영역(48)은 제2 커패시터(CAP-2)의 제3 도전성 노드(20)와 전기적으로 결합되며, 제4 소스/드레인 영역(50)은 제2 비교 비트라인(BL-2)과 전기적으로 결합된다. 도시된 실시예에서, 제3 소스/드레인 영역(48)은 제2 커패시터(CAP-2)의 제3 도전성 노드(20)로 연장된다. 다른 실시예들에서, 제3 소스/드레인 영역(48)은 결과적으로 제2 커패시터(CAP-2)의 제3 도전성 노드(20)로 연장되는 전기적 상호 연결부로 연장될 수 있다. 또한, 도시된 실시예에서, 제4 소스/드레인 영역(50)은 제2 비교 비트라인(BL-2)으로 연장된다. 다른 실시예들에서, 제4 소스/드레인 영역(50)은 결과적으로 제2 비교 비트라인(BL-2)으로 연장되는 전기적 상호 연결부로 연장될 수 있다.
반도체 필러(40)는 예를 들면, 실리콘 및 게르마늄 중 하나 또는 양쪽 모두를 포함한 임의의 적절한 반도체 재료들을 포함할 수 있다. 소스/드레인 영역들(48/50) 및 채널 영역(46)은 임의의 적절한 도펀트들로 도핑될 수 있다. 몇몇 실시예들에서, 소스/드레인 영역들(48/50)은 n-형 다수 도핑될 수 있으며, 다른 실시예들에서 p-형 다수 도핑될 수 있다.
제1 및 제2 트랜지스터들(T1 및 T2)의 도전성 게이트들(30 및 42)은 제1 워드라인(WL-1)과 전기적으로 결합된다. 이러한 제1 워드라인(WL-1)은 도 2의 단면 섹션에 대해 페이지 안팎으로 연장될 수 있다.
메모리 셀(12a)은 메모리 셀(12)과 유사하며, 제1 및 제2 트랜지스터들(T1a 및 T2a)과 함께 제1 및 제2 커패시터들(CAP-1a 및 CAP-2a)을 포함한다. 제1 및 제2 트랜지스터들은 제2 워드라인(WL-2)과 전기적으로 결합되는 도전성 게이트들(30a 및 42a)을 포함한다. 따라서, 제2 메모리 셀(12a)은 메모리 어레이(10) 내에서 제1 메모리 셀(12)과 상이한 로우(즉, 워드라인)를 따른다.
워드라인들(WL-1 및 WL-2) 및 비교 비트라인들(BL-1 및 BL-2)은, 예를 들면, 다양한 금속들(예로서, 텅스텐, 티타늄 등), 금속-함유 조성물들(예를 들면, 금속 질화물, 금속 탄화물, 금속 규화물 등), 도전성-도핑 반도체 재료들(예를 들면, 도전성-도핑 실리콘, 도전성-도핑 게르마늄 등) 등 중 하나 이상을 포함한, 임의의 적절한 전기적 도전성 재료를 포함할 수 있다. 워드라인들 및 비교 비트라인들은 서로 동일한 조성물을 포함할 수 있거나, 또는 서로에 대해 상이한 조성물을 포함할 수 있다.
절연성 재료(52)는 메모리 셀들(12 및 12a)의 다양한 구성요소들을 둘러싸도록 도시된다. 이러한 절연성 재료는; 예를 들면 실리콘 이산화물, 실리콘 질화물, 보로포스포실리케이트 유리, 스핀-온 유전체 등 중 하나 이상을 포함한, 임의의 적절한 조성물 또는 조성물들의 조합을 포함할 수 있다. 절연성 재료(52)가 단일의 동종 재료로서 도시되지만, 다른 실시예들에서 절연성 재료는 둘 이상의 별개의 절연성 조성물들을 포함할 수 있다.
도 2의 예시된 실시예에서, 공통 판 구조(26)는 비교 비트라인들(BL-1 및 BL-2)에 의해 정의된 컬럼을 따라 수평으로 연장된 레일이다. 이러한 레일은 메모리 셀들(12 및 12a)에 의해, 뿐만 아니라 이러한 컬럼을 따르는 모든 다른 메모리 셀들에 의해 공유된다. 다른 실시예들에서, 공통 판 구조는 복수의 별개의 공통 판 구조들로 세분될 수 있다. 예를 들면, 도 3은 도 2의 레일(26)이 복수의 공통 판 구조들(54, 54a 등)에 의해 대체되는 예시적인 실시예 메모리 어레이(200)의 일 부분을 도시하며, 이러한 공통 판 구조들은 메모리 어레이의 메모리 셀들(12, 12a 등)과 일-대-일 대응에 있다.
도 2 및 도 3의 예시된 실시예에서, 메모리 셀(12)의 제1 및 제2 트랜지스터들(T1 및 T2)은, 제1 및 제2 커패시터들(CAP-1 및 CAP-2)인 것과 같이, 서로에 대해 수직으로 변위된다. 뿐만 아니라, 제1 및 제2 커패시터들, 및 제1 및 제2 트랜지스터들은 서로 공통 수직 평면에 있다(즉, 하나가 또 다른 것 위에 수직으로 적층된다). 다른 실시예들에서, 제1 및 제2 커패시터들, 및/또는 제1 및 제2 트랜지스터들은 상이한 구성들로 제공될 수 있다.
도 4는 한 쌍의 메모리 셀들(12 및 12b)을 포함한 메모리 어레이(300)의 일 부분을 도시하며, 셀(12)은 셀(12b) 위에 수직으로 적층된다. 파선(13)은 메모리 셀(12)의 대략의 경계를 구분한다.
메모리 어레이(300)의 예시된 부분은 베이스(15)에 의해 지지된다.
비교 비트라인들(BL-1 및 BL-2)은 메모리 셀들(12 및 12b) 사이에 있으며, 도 4의 단면에 대해 페이지 안팎으로 연장된다. 비교 비트라인들(BL-1 및 BL-2)은 도 1을 참조하여 상기 설명된 유형의 회로(4)와 전기적으로 결합된다. 비교 비트라인들(BL-1 및 BL-2)은 메모리 셀들(12 및 12b)에 의해 공유된다.
메모리 셀(12)은 서로에 대해 측방향으로 변위되는 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(12)은 제1 트랜지스터(T1) 위에 제1 커패시터(CAP-1)를 포함하며, 제2 트랜지스터(T2) 위에 제2 커패시터(CAP-2)를 포함한다.
제1 커패시터(CAP-1)는 제1 도전성 노드(14), 제2 도전성 노드(16), 및 제1 커패시터 유전체 재료(18)를 포함하며; 제2 커패시터(CAP-2)는 제3 도전성 노드(20), 제4 도전성 노드(22), 및 제2 커패시터 유전체 재료(24)를 포함한다.
제2 및 제4 도전성 노드들(16 및 22)은 제1 및 제2 커패시터들(CAP-1 및 CAP-2) 위에 제공된 공통 판(CP) 구조(58)와 전기적으로 결합된다. 예시된 실시예에서, 도전성 노드들(16 및 22)은 구조(58)와 공통 조성물을 공유한다. 다른 실시예들에서, 구조(58)는 도전성 노드들(16 및 22)에 비교하여 상이한 조성물을 포함할 수 있다. 구조(58)는, 예를 들면, 다양한 금속들(예로서, 텅스텐, 티타늄 등), 금속-함유 조성물들(예를 들면, 금속 질화물, 금속 탄화물, 금속 규화물 등), 도전성-도핑 반도체 재료들(예를 들면, 도전성-도핑 실리콘, 도전성-도핑 게르마늄 등) 등 중 하나 이상을 포함한, 임의의 적절한 전기적 도전성 재료를 포함할 수 있다.
제1 및 제2 커패시터들(CAP-1 및 CAP-2)은 서로에 대해 측방향으로 변위되며, 도시된 실시예에서, 서로 동일한 수평 평면에 있다(즉, 서로 수평으로 동조된다).
제1 트랜지스터(T1)는 제1 커패시터(CAP-1)와 제1 비교 비트라인(BL-1) 사이에 있으며, 제2 트랜지스터(T2)는 제2 커패시터(CAP-2)와 제2 비교 비트라인(BL-2) 사이에 있다. 도시된 실시예에서, 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수평 평면에 있으며, 워드라인(WL-1)은 이러한 수평 평면을 따라 연장되고 제1 및 제2 트랜지스터들의 게이트들(30 및 42)을 포함한다.
제1 반도체 필러(28)는 제1 비교 비트라인(BL-1)으로부터 제1 커패시터(CAP-1)의 제1 도전성(또는 외부 도전성) 노드(14)로 위쪽으로 연장되며, 제1 트랜지스터(T1)는 이러한 제1 반도체 필러(28)를 따른다. 제2 반도체 필러(40)는 제2 비교 비트라인(BL-2)으로부터 제2 커패시터(CAP-2)의 제2 도전성(또는 외부 도전성) 노드(20)로 위쪽으로 연장되며, 제2 트랜지스터(T2)는 이러한 제2 반도체 필러(40)를 따른다.
제1 트랜지스터(T1)는 게이트 유전체 재료(32), 제1 채널 영역(34), 및 제1 및 제2 소스/드레인 영역들(36 및 38)을 포함한다. 제1 소스/드레인 영역(36)은 제1 커패시터(CAP-1)의 제1 도전성 노드(14)와 전기적으로 결합되며, 제2 소스/드레인 영역(38)은 제1 비교 비트라인(BL-1)과 전기적으로 결합된다.
제2 트랜지스터(T2)는 게이트 유전체 재료(44), 제2 채널 영역(46), 및 제3 및 제4 소스/드레인 영역들(48 및 50)을 포함한다. 제3 소스/드레인 영역(48)은 제2 커패시터(CAP-2)의 제3 도전성 노드(20)와 전기적으로 결합되며, 제4 소스/드레인 영역(50)은 제2 비교 비트라인(BL-2)과 전기적으로 결합된다.
메모리 셀(12b)은 메모리 셀(12)과 유사하며, 제1 및 제2 트랜지스터들(T1b 및 T2b)과 함께 제1 및 제2 커패시터들(CAP-1b 및 CAP-2b)을 포함한다. 제1 및 제2 트랜지스터들은 제2 워드라인(WL-2)과 전기적으로 결합되는 도전성 게이트들(30b 및 42b)을 포함한다. 제1 및 제2 커패시터들(CAP-1b 및 CAP-2b)의 제2 및 제4 도전성 노드들(또는 내부 도전성 노드들)(16b 및 22b)은 커패시터들(CAP-1b 및 CAP-2b) 아래에 제공된 공통 판 구조(58b)와 전기적으로 결합된다.
예시된 실시예에서, 제1 및 제2 비교 비트라인들(BL-1 및 BL-2)은 서로 공통 수평 평면에 있다. 비교 비트라인들(BL-1 및 BL-2)을 통해 연장된 축(59)은 미러 평면을 정의하기 위해 고려될 수 있다. 메모리 셀(12b)은 미러 평면에 걸쳐 메모리 셀(12)의 실질적으로 미러 이미지인 것으로 고려될 수 있다. 용어("실질적으로 미러 이미지")는 메모리 셀(12b)이 제작 및 측정의 적절한 허용 오차 내로의 메모리 셀(12)의 미러 이미지일 수 있음을 나타내기 위해 이용된다.
몇몇 실시예들에서, 도 2 및 도 3의 구성은 4F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있으며, 도 4의 구성은 8F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있다.
도 4의 예시된 실시예에서, 제1 및 제2 비교 비트라인들(BL-1 및 BL-2)은 메모리 셀들(12 및 12b)에 의해 공유된다. 다른 실시예들에서, 공통 판 전압에서 전기적 도전성 레일은 서로로부터 레일의 대향 측면들 상에 수직으로 배치되는 메모리 셀들에 의해 공유될 수 있으며, 도 5는 이러한 다른 실시예들의 예를 예시한다.
도 5는 한 쌍의 메모리 셀들(12 및 12c)을 포함한 메모리 어레이(400)의 일 부분을 도시하며, 셀(12)은 셀(12c) 위에 수직으로 적층된다. 파선(13)은 메모리 셀(12)의 대략의 경계를 구분한다.
메모리 어레이(400)의 예시된 부분은 베이스(15)에 의해 지지된다.
수평으로-연장된 레일(60)은 메모리 셀들(12 및 12c) 사이에 있으며, 도 5의 단면을 따라 연장된다. 레일(60)은 공통 판(CP)에 대응하는 전압을 가지며, 메모리 셀들(12 및 12c)에 의해 공유된다. 몇몇 실시예들에서, 레일은 공통 판 구조로 불리울 수 있다.
메모리 셀(12)은 서로에 대해 측방향으로 변위되는 제1 및 제2 트랜지스터들(T1 및 T2)을 포함한다. 메모리 셀(12)은 제1 트랜지스터(T1) 아래에 제1 커패시터(CAP-1)를 포함하며, 제2 트랜지스터(T2) 아래에 제2 커패시터(CAP-2)를 포함한다.
제1 커패시터(CAP-1)는 제1 도전성 노드(14), 제2 도전성 노드(16), 및 제1 커패시터 유전체 재료(18)를 포함하며; 제2 커패시터(CAP-2)는 제3 도전성 노드(20), 제4 도전성 노드(22), 및 제2 커패시터 유전체 재료(24)를 포함한다.
제2 및 제4 도전성 노드들(16 및 22)은 레일(60)과 전기적으로 결합된다. 예시된 실시예에서, 도전성 노드들(16 및 22)은 레일(60)과 공통 조성물을 공유한다. 다른 실시예들에서, 레일(60)은 도전성 노드들(16 및 22)에 비교하여 상이한 조성물을 포함할 수 있다. 레일(60)은, 예를 들면, 다양한 금속들(예로서, 텅스텐, 티타늄 등), 금속-함유 조성물들(예를 들면, 금속 질화물, 금속 탄화물, 금속 규화물 등), 도전성-도핑 반도체 재료들(예를 들면, 도전성-도핑 실리콘, 도전성-도핑 게르마늄 등) 등 중 하나 이상을 포함한, 임의의 적절한 전기적 도전성 재료를 포함할 수 있다.
제1 및 제2 커패시터들(CAP-1 및 CAP-2)은 서로에 대해 측방향으로 변위되며, 제2 커패시터(CAP-2)는 제1 커패시터(CAP-1)와 동일한 수평 평면에 있다. 제1 트랜지스터(T1)는 제1 커패시터(CAP-1)와 제1 비교 비트라인(BL-1) 사이에 있으며, 제2 트랜지스터(T2)는 제2 커패시터(CAP-2)와 제2 비교 비트라인(BL-2) 사이에 있다. 제1 및 제2 비교 비트라인들(BL-1 및 BL-2)은 도 5의 단면에 대해 페이지 안팎으로 연장된다.
도시된 실시예에서, 제1 및 제2 트랜지스터들(T1 및 T2)은 서로 공통 수평 평면에 있으며, 워드라인(WL-1)은 이러한 수평 평면을 따라 연장되고 제1 및 제2 트랜지스터들의 게이트들(30 및 42)을 포함한다.
제1 반도체 필러(28)는 제1 비교 비트라인(BL-1)으로부터 제1 커패시터(CAP-1)의 제1 도전성(또는 외부 도전성) 노드(14)로 아래쪽으로 연장되며, 제1 트랜지스터(T1)는 이러한 제1 반도체 필러(28)를 따른다. 제2 반도체 필러(40)는 제2 비교 비트라인(BL-2)으로부터 제2 커패시터(CAP-2)의 제3 도전성(또는 외부 도전성) 노드(20)로 아래쪽으로 연장되며, 제2 트랜지스터(T2)는 이러한 제2 반도체 필러(40)를 따른다.
제1 트랜지스터(T1)는 게이트 유전체 재료(32), 제1 채널 영역(34), 및 제1 및 제2 소스/드레인 영역들(36 및 38)을 포함한다. 제1 소스/드레인 영역(36)은 제1 커패시터(CAP-1)의 제1 도전성 노드(14)와 전기적으로 결합되며, 제2 소스/드레인 영역(38)은 제1 비교 비트라인(BL-1)과 전기적으로 결합된다.
제2 트랜지스터(T2)는 게이트 유전체 재료(44), 제2 채널 영역(46), 및 제3 및 제4 소스/드레인 영역들(48 및 50)을 포함한다. 제3 소스/드레인 영역(48)은 제2 커패시터(CAP-2)의 제3 도전성 노드(20)와 전기적으로 결합되며, 제4 소스/드레인 영역(50)은 제2 비교 비트라인(BL-2)과 전기적으로 결합된다.
메모리 셀(12c)은 메모리 셀(12)과 유사하며, 제1 및 제2 트랜지스터들(T1c 및 T2c)과 함께 제1 및 제2 커패시터들(CAP-1c 및 CAP-2c)을 포함한다. 제1 및 제2 트랜지스터들(T1c 및 T2c)은 제2 워드라인(WL-2)과 전기적으로 결합되는 도전성 게이트들(30c 및 42c)을 포함한다. 제1 및 제2 커패시터들(CAP-1b 및 CAP-2b)의 제2 및 제4(또는 내부 도전성) 노드들(16c 및 22c)은 레일(60)과 전기적으로 결합된다.
레일(60)을 따라 연장되는 축(61)은 미러 평면을 정의하기 위해 고려될 수 있다. 메모리 셀(12c)은 미러 평면에 걸쳐 메모리 셀(12)의 실질적으로 미러 이미지인 것으로 고려될 수 있다. 용어("실질적으로 미러 이미지")는 메모리 셀(12c)이 제작 및 측정의 적절한 허용 오차 내로의 메모리 셀(12)의 미러 이미지일 수 있음을 나타내기 위해 이용된다.
예시된 실시예에서, 메모리 셀(12)의 제1 비교 비트라인(BL-1)(즉, 워드라인(WL-1) 위에 있는 비교 비트라인(BL-1)) 및 메모리 셀(12c)의 제1 비교 비트라인(즉, 워드 라인(WL-2) 아래에 있는 비교 비트라인(BL-1))은 서로 전기적으로 결합되며; 메모리 셀(12)의 제2 비교 비트라인(BL-2)(즉, 워드라인(WL-1) 위에 있는 비교 비트라인(BL-2)) 및 메모리 셀(12c)의 제2 비교 비트라인(즉, 워드라인(WL-2) 아래에 있는 비교 비트라인(BL-2))은 서로 전기적으로 결합된다. 결합된 비교 비트라인들(BL-1)의 전기적 속성들은 도 1을 참조하여 상기 설명된 유형의 회로(4)를 갖는 결합된 비교 비트라인들(BL-2)의 것들과 비교된다.
몇몇 실시예들에서 도 5의 구성은 8F2 아키텍처 내에 메모리 셀들을 포함하는 것으로 고려될 수 있다.
상기 설명된 구조들 및 아키텍처들은 메모리(예로서, DRAM, MRAM, FERAM 등)로 통합될 수 있으며 및/또는 그 외 전자 시스템들에서 이용될 수 있다. 이러한 전자 시스템들은, 예를 들면, 시계들, 텔레비전들, 휴대 전화들, 개인용 컴퓨터들, 자동차들, 산업용 제어 시스템들, 항공기 등과 같은, 광범위한 시스템들 중 임의의 것일 수 있다.
달리 특정되지 않는다면, 여기에서 설명된 다양한 재료들, 물질들, 조성물들 등은, 예를 들면, 원자 층 증착(ALD), 화학적 기상 증착(CVD), 물리적 기상 증착(PVD) 등을 포함하여, 현재 알려져 있거나 아직 개발되지 않은, 임의의 적절한 방법론들을 갖고 형성될 수 있다.
용어들("유전체" 및 "전기적 절연성") 양쪽 모두는 절연성 전기 속성들을 갖는 재료들을 설명하기 위해 이용될 수 있다. 용어들은 본 개시에서 동의어로 고려된다. 몇몇 인스턴스들에서 용어("유전체") 및 다른 인스턴스들에서 용어("전기적 절연성")의 이용은 이어지는 청구항들 내에서 선행사를 단순화하기 위해 본 개시 내에서 언어 변화를 제공하는 것일 수 있으며 임의의 중요한 화학적 또는 전기적 차이들을 나타내기 위해 이용되지 않는다.
도면들에서 다양한 실시예들의 특정한 배향은 단지 예시 목적을 위한 것이며, 실시예들은 몇몇 어플리케이션들에서 도시된 배향들에 대해 회전될 수 있다. 여기에서 제공된 설명, 및 이어지는 청구항들은, 구조들이 도면들의 특정한 배향에 있는지 또는 이러한 배향에 대해 회전되는지에 관계없이, 다양한 특징들 사이에서 설명된 관계들을 갖는 임의의 구조들과 관련된다.
수반되는 예시들의 단면도들은 단지 단면들의 평면들 내에서의 특징들만을 도시하며, 도면들을 단순화하기 위해 단면들의 평면들 뒤에 있는 재료들을 도시하지 않는다.
구조가 또 다른 구조 "상에" 또는 "에 맞닿아" 있는 것으로 상기 나타내어 지지만, 그것은 다른 구조상에 바로 있을 수 있거나 또는 매개 구조들이 또한 존재할 수 있다. 반대로, 구조가 또 다른 구조 "상에 바로" 또는 "에 바로 맞닿아"로 나타내어질 때, 존재하는 매개 구조들은 없다. 구조가 또 다른 구조에 "연결되는" 또는 "결합되는" 것으로 나타내어질 때, 그것은 다른 구조에 직접 연결되거나 또는 결합될 수 있거나, 또는 매개 구조들이 존재할 수 있다. 반대로, 구조가 또 다른 구조에 "`직접 연결되는" 또는 "직접 결합되는" 것으로 나타내어질 때, 존재하는 매개 구조들은 없다.
몇몇 실시예들은 제1 및 제2 트랜지스터들과 제1 및 제2 커패시터들을 갖는 메모리 셀을 포함한다. 제1 커패시터는 제1 트랜지스터에 대해 수직으로 변위된다. 제1 커패시터는 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제1 노드, 공통 판 구조와 전기적으로 결합된 제2 노드, 및 제1 및 제2 노드들 사이에서의 제1 커패시터 유전체 재료를 갖는다. 제2 커패시터는 제2 트랜지스터에 대해 수직으로 변위된다. 제2 커패시터는 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제3 노드, 공통 판 구조와 전기적으로 결합된 제4 노드, 및 제1 및 제2 노드들 사이에서의 제2 커패시터 유전체 재료를 갖는다.
몇몇 실시예들은 서로에 대해 측방향으로 변위된 제1 및 제2 트랜지스터들을 가지며, 제1 및 제2 커패시터들을 갖는 메모리 셀을 포함한다. 제1 커패시터는 제1 트랜지스터에 대해 수직으로 변위된다. 제1 커패시터는 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제1 노드, 공통 판 구조와 전기적으로 결합된 제2 노드, 및 제1 및 제2 노드들 사이에서의 제1 커패시터 유전체 재료를 갖는다. 제2 커패시터는 제2 트랜지스터에 대해 수직으로 변위된다. 제2 커패시터는 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제3 노드, 공통 판 구조와 전기적으로 결합된 제4 노드, 및 제1 및 제2 노드들 사이에서의 제2 커패시터 유전체 재료를 갖는다.
몇몇 실시예들은 서로에 대해 수직으로 변위된 제1 및 제2 트랜지스터을 가지며, 제1 및 제2 커패시터들을 갖는 메모리 셀을 포함한다. 제1 커패시터는 제1 트랜지스터 위에 있다. 제1 커패시터는 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제1 노드, 공통 판 구조와 전기적으로 결합된 제2 노드, 및 제1 및 제2 노드들 사이에서의 제1 커패시터 유전체 재료를 갖는다. 제2 커패시터는 제1 커패시터 위에 있으며 제2 트랜지스터 아래에 있다. 제2 커패시터는 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제3 노드, 공통 판 구조와 전기적으로 결합된 제4 노드, 및 제1 및 제2 노드들 사이에서의 제2 커패시터 유전체 재료를 갖는다.
몇몇 실시예들은 반도체 베이스, 복수의 메모리 셀들, 및 반도체 베이스와 복수의 메모리 셀들 사이에 끼어 있는 절연 막을 갖는 장치를 포함한다. 메모리 셀들의 각각은 제1 트랜지스터 및 제1 커패시터를 갖는다. 제1 트랜지스터는 제1 소스 및 제1 드레인 영역들과 그 사이에서의 제1 채널 영역을 가지며, 제1 커패시터는 제1 및 제2 노드들과 그 사이에서의 제1 유전체 막을 포함한다. 제1 트랜지스터 및 제1 커패시터는 제1 트랜지스터의 제1 소스 및 제1 드레인 영역들과 제1 커패시터의 제1 및 제2 노드들이 제1 트랜지스터의 제1 소스 및 제1 드레인 영역들 중 하나와 제1 커패시터의 제1 및 제2 노드들 중 하나 사이에 전기적 연결을 갖고 서로 수직을 배치되도록 배열된다.

Claims (28)

  1. 삭제
  2. 삭제
  3. 2T-2C(two-transistor-two-capacitor) 구성을 갖는 메모리 셀에 있어서,
    제1 및 제2 트랜지스터들;
    상기 제1 트랜지스터에 대해 수직으로 변위된 제1 커패시터로서, 상기 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제1 노드를 갖고, 공통 판 구조와 전기적으로 결합된 제2 노드를 가지며, 상기 제1 및 제2 노드들 사이에 제1 커패시터 유전체 재료를 갖는, 상기 제1 커패시터; 및
    상기 제2 트랜지스터에 대해 수직으로 변위된 제2 커패시터로서, 상기 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제3 노드를 갖고, 상기 공통 판 구조와 전기적으로 결합된 제4 노드를 가지며, 상기 제3 및 제4 노드들 사이에 제2 커패시터 유전체 재료를 갖는, 상기 제2 커패시터를 포함하고,
    상기 제1 및 제2 트랜지스터들은 서로 공통 수평 평면에 있지 않은, 메모리 셀.
  4. 청구항 3에 있어서, 상기 제1 및 제2 트랜지스터들은 서로 공통 수직 평면에 있는, 메모리 셀.
  5. 삭제
  6. 청구항 3에 있어서, 상기 제1 및 제2 트랜지스터들, 및 상기 제1 및 제2 커패시터들은 모두 서로 공통 수직 평면에 있는, 메모리 셀.
  7. 삭제
  8. 컬럼을 따라 복수의 실질적으로 동일한 메모리 셀들 중 하나로서 청구항 6의 메모리 셀을 포함하는 메모리 어레이로서; 상기 실질적으로 동일한 메모리 셀들 중 또 다른 것은 상기 컬럼을 따라 상기 메모리 셀들 중 상기 하나에 바로 인접하며 상기 메모리 셀들 중 상기 하나와 상기 공통 판 구조를 공유하는, 메모리 어레이.
  9. 메모리 어레이로서,
    복수의 메모리 셀을 포함하며,
    상기 복수의 메모리 셀의 각 메모리 셀은 2T-2C 구성을 가지며,
    서로에 대해 수평으로 변위된 제1 및 제2 트랜지스터들;
    상기 제1 트랜지스터에 대해 수직으로 변위된 제1 커패시터로서, 상기 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제1 노드를 갖고, 공통 판 구조와 전기적으로 결합된 제2 노드를 가지며, 상기 제1 및 제2 노드들 사이에 제1 커패시터 유전체 재료를 갖는, 상기 제1 커패시터;
    상기 제2 트랜지스터에 대해 수직으로 변위된 제2 커패시터로서, 상기 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제3 노드를 갖고, 상기 공통 판 구조와 전기적으로 결합된 제4 노드를 가지며, 상기 제3 및 제4 노드들 사이에 제2 커패시터 유전체 재료를 갖는, 상기 제2 커패시터를 포함하고,
    상기 제1 트랜지스터는 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 가지고, 상기 제1 노드는 상기 제1 소스/드레인 영역에 전기적으로 결합되며,
    상기 제2 트랜지스터는 제3 소스/드레인 영역 및 제4 소스/드레인 영역을 가지고, 상기 제3 노드는 상기 제3 소스/드레인 영역에 전기적으로 결합되고,
    상기 제2 소스/드레인 영역 및 상기 제4 소스/드레인 영역은 각각 제1 비교 비트라인들 및 제2 비교 비트라인들과 전기적으로 결합되고,
    상기 제1 및 제2 비교 비트라인들을 통하는 축은 미러 평면을 정의하고,
    상기 복수의 메모리 셀 중 제2 메모리 셀은 상기 복수의 메모리 셀의 제1 메모리 셀의 상기 미러 평면의 반대측에 있고, 상기 복수의 메모리 셀 중 상기 제2 메모리 셀은 상기 미러 평면에 걸쳐 상기 제1 메모리 셀의 미러 이미지이며; 상기 제2 메모리 셀은 상기 제1 메모리 셀과 상기 제1 및 제2 비교 비트라인들을 공유하는, 메모리 어레이.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 2T-2C 구성을 가지는 메모리 셀에 있어서,
    서로에 대해 수직으로 변위된 제1 및 제2 트랜지스터들 - 상기 제1 및 제2 트랜지스터들의 각각은 채널 영역을 가지는 수직으로 연장된 필러 및 상기 채널 영역을 따라 수직으로 연장하는 게이트 재료를 포함함 - ;
    상기 제1 트랜지스터 위에 있는 제1 커패시터로서, 상기 제1 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제1 노드를 갖고, 공통 판 구조와 전기적으로 결합된 제2 노드를 가지며, 상기 제1 및 제2 노드들 사이에 제1 커패시터 유전체 재료를 갖는, 상기 제 1 커패시터; 및
    상기 제1 커패시터 위에 있으며 상기 제2 트랜지스터 아래에 있는 제2 커패시터로서, 상기 제2 트랜지스터의 소스/드레인 영역과 전기적으로 결합된 제3 노드를 갖고, 상기 공통 판 구조와 전기적으로 결합된 제4 노드를 가지며, 상기 제3 및 제4 노드들 사이에 제2 커패시터 유전체 재료를 갖는, 상기 제 2 커패시터를 포함하는, 메모리 셀.
  16. 청구항 15에 있어서,
    상기 제1 트랜지스터는 제1 소스/드레인 영역과 제2 소스/드레인 영역을 갖고 상기 제1 노드는 상기 제1 소스/드레인 영역과 전기적으로 결합되고;
    상기 제2 트랜지스터는 제3 소스/드레인 영역과 제4 소스/드레인 영역을 갖고 상기 제3 노드는 상기 제3 소스/드레인 영역과 전기적으로 결합되고;
    상기 제2 및 제4 소스/드레인 영역들 각각은, 제1 및 제2 비교 비트라인들과 전기적으로 결합되며;
    상기 제1 비교 비트라인은 상기 제1 트랜지스터 아래에 있으며 상기 제2 비교 비트라인은 상기 제2 트랜지스터 위에 있는, 메모리 셀.
  17. 청구항 16에 있어서, 메모리 어레이에 있으며; 상기 제1 및 제2 비교 비트라인들은 상기 메모리 어레이의 컬럼을 따르며; 상기 메모리 셀은 상기 컬럼을 따르는 상기 제1 및 제2 비교 비트라인들 사이에서의 복수의 실질적으로 동일한 메모리 셀들 중 하나이고; 상기 공통 판 구조는 상기 컬럼의 메모리 셀들 모두를 따라 연장된 수평으로-연장된 레일인, 메모리 셀.
  18. 반도체 베이스, 복수의 메모리 셀들, 및 상기 반도체 베이스와 상기 복수의 메모리 셀들 사이에 끼어 있는 절연 막을 포함한 장치에 있어서,
    상기 메모리 셀들 각각은 2T-2C 구성을 포함하고;
    상기 메모리 셀들 각각은 제1 트랜지스터 및 제1 커패시터를 포함하고, 상기 제1 트랜지스터는 제1 수직 연장 반도체 필러를 포함하고, 상기 제1 수직 연장 반도체 필러는 제1 소스 및 제1 드레인 영역들과 그 사이에서의 제1 채널 영역을 포함하고, 상기 제1 커패시터는 제1 및 제2 노드들과 그 사이에서의 제1 유전체 막을 포함하고; 상기 제1 트랜지스터의 제1 소스 및 제1 드레인 영역 중 하나와 상기 제1 캐패시터의 상기 제1 및 제2 노드들 중 하나 사이에 전기적 연결이 있으며;
    상기 메모리 셀들 각각은 제2 트랜지스터 및 제2 커패시터를 포함하고;
    상기 제2 트랜지스터는 제2 수직 연장 반도체 필러를 포함하고, 상기 제2 수직 연장 반도체 필러는 제2 소스 및 제2 드레인 영역들과 그 사이에서의 제2 채널 영역을 포함하고;
    상기 제2 커패시터는 제3 및 제4 노드들과 그 사이에서의 제2 유전체 막을 포함하고; 상기 제2 트랜지스터의 제2 소스 및 제2 드레인 영역 중 하나와 상기 제2 캐패시터의 상기 제3 및 제4 노드들 중 하나 사이에 전기적 연결이 있으며;
    상기 제1 커패시터의 제1 및 제2 노드들 중 다른 하나와 상기 제2 커패시터의 제3 및 제4 노드들 중 다른 하나는 공통 판에 전기적으로 연결되고,
    상기 제1 트랜지스터, 상기 제1 캐패시터, 상기 제2 트랜지스터, 상기 제2 캐패시터는, 상기 제1 소스 및 제1 드레인 영역들, 상기 제1 및 제2 노드들, 상기 제2 소스 및 제2 드레인 영역들, 상기 제3 및 제4 노드들이 서로에 대해 수직으로 배치되도록, 배열되어 있는, 장치.
  19. 청구항 18에 있어서,
    상기 제1 소스 및 제1 드레인 영역들, 상기 제1 및 제2 노드들, 상기 제2 소스 및 제2 드레인 영역들, 상기 제3 및 제4 노드들은 한 쌍의 비트라인들 사이에 서로에 대해 수직으로 배치되고,
    상기 제1 트랜지스터는 상기 제1 채널을 제어하는 제1 게이트를 포함하고, 상기 제2 트랜지스터는 상기 제2 채널을 제어하는 제2 게이트를 포함하고, 상기 제1 및 제2 게이트는 워드라인에 전기적으로 연결되어 있는, 장치.
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