KR100585169B1 - 반도체 메모리 소자의 레이아웃 및 더미셀의 커패시턴스조절방법 - Google Patents

반도체 메모리 소자의 레이아웃 및 더미셀의 커패시턴스조절방법 Download PDF

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Abstract

더미셀 배열이 차지하는 면적을 최소화하는 반도체 메모리 소자의 레이아웃과 더미셀과 메모리 셀의 커패시턴스를 동일한 값으로 조절하는 방법에 대해 개시한다. 그 레이아웃은 센스증폭기의 일측에 연결되어 메모리 셀의 커패시턴스와 동일한 커패시턴스를 갖도록 형성된 더미셀을 포함한다. 그 방법은 메모리 셀과 연결되어 반도체 기판의 컬럼 방향에 배치된 센스증폭기의 일측에 메모리 셀의 각각의 커패시턴스와 동일한 커패시턴스를 가진 더미셀을 형성한다.
더미셀, 커패시터, 커패시턴스, 센스증폭기

Description

반도체 메모리 소자의 레이아웃 및 더미셀의 커패시턴스 조절방법{Layout of semiconductor memory device and method of controlling capacitance of dummy cell}
도 1은 종래의 더미셀을 포함하는 반도체 메모리 소자의 레이아웃을 나타낸 평면도이다.
도 2는 본 발명의 제1 실시예에 의한 더미셀을 포함하는 반도체 메모리 소자의 레이아웃을 나타낸 평면도이다.
도 3은 본 발명의 제1 실시예에 의한 커패시터들을 포함하는 더미셀의 일부를 나타내는 평면도이다.
도 4 및 도 5는 더미셀을 구성하는 셀 커패시터를 설명하기 위한 것으로, 도 4는 4-4선을 따라 절단한 단면도이고 도 5는 셀 커패시터가 완성된 상태의 더미셀의 일부를 나타낸 단면도이다.
도 6 및 도 7은 더미셀을 구성하는 모스 커패시터를 설명하기 위한 것으로, 도 6은 6-6선을 따라 절단한 단면도이고 도 7은 모스 커패시터가 완성된 상태의 더미셀의 일부를 나타낸 단면도이다.
도 8은 본 발명에 의한 더미셀의 커패시턴스를 조절하는 방법을 설명하기 위한 흐름도이다.
도 9는 본 발명의 제2 실시예에 의한 더미셀을 포함하는 반도체 메모리 소자의 레이아웃을 나타낸 평면도이다.
도 10 및 도 11은 본 발명의 제2 실시예에 의한 더미셀을 구성하는 커패시터의 배열을 나타낸 평면도이다.
*도면의 주요부분에 대한 부호의 설명*
104; 도전패드 112; 제1 더미콘택
114; 하부전극 콘택 116; 제1 층간절연막
118; 제2 층간절연막 120; 하부전극
130; 셀 커패시터 150; 도전영역
152; 제2 더미콘택 158; 모스 커패시터
200; 메모리 셀 202; 비트라인
204; 워드라인 206; 센스증폭기
208; 더미 비트라인 210; 더미셀
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 더미셀을 포함하는 반도체 메모리 소자의 레이아웃 및 더미셀의 커패시턴스 조절방법에 관한 것이다.
반도체 메모리 소자의 데이터는 메모리 셀에 저장되고 메모리 셀로부터 선택 적으로 읽혀진다. 읽혀진 데이터는 비트라인을 통해 센스증폭기로 전달되고, 센스증폭기는 증폭을 통하여 상호 관련된(associated) 비트라인의 논리레벨을 결정한다. 따라서, 비트라인과 센스증폭기는 반도체 메모리 소자의 데이터를 처리하는 데 반드시 있어야 할 구성요소들이다.
도 1은 종래의 더미셀을 포함하는 반도체 메모리 소자의 레이아웃을 나타낸 평면도이다.
도 1을 참조하면, 메모리 소자의 가장자리는 메인셀 배열(Array 01)에 대해 동일한 셀 크기와 더미 비트라인 당(per) 셀의 수를 갖는 더미셀 배열(Array 00)을 구비한다. 더미셀 배열(Array 00)은 메인셀 배열(Array 01)에 저장된 데이터를 감지하는 데 있어서 기준(reference)이 된다.
더미셀(20)을 포함하는 반도체 메모리 소자는 복수개의 메모리 셀(12), 복수개의 센스증폭기(18) 및 복수개의 더미셀(20)을 포함한다. 정보를 저장하는 복수개의 메모리 셀(12)은 반도체 기판(10) 상에 로우(X축) 및 컬럼(Y축) 방향으로 배열되어 있다. 로우 방향으로 연장하는 복수개의 비트라인(14)은 컬럼 방향으로 연장하는 복수개의 워드라인(16)과 수직하게 만난다. 복수개의 센스증폭기(18)는 복수개의 비트라인(14)과 연결되어 반도체 기판(10)에 대하여 컬럼 방향에 배치된다. 즉, 비트라인(14)은 센스증폭기(18)의 일측에 연결되어 로우 방향으로 연장한다.
복수개의 더미셀(20)은 더미 비트라인(22)에 연결되어 센스증폭기(18)를 사이에 두고 비트라인(14)과 반대방향으로 연장한다. 이때, 메모리 셀(12)의 개수와 더미셀(20)의 개수는 동일하다. 그런데, 더미셀 배열(Array 00)은 메모리 소자의 가장자리 부분에 일정한 면적을 차지한다. 더미셀 배열(Array 00)이 차지하는 면적을 줄이기 위한 다양한 시도가 있었으며, 예를 들어 도 1에서와 같이 더미셀(20)은 이웃하는 쌍을 이루어 배치될 수도 있다. 하지만, 다양한 노력에도 불구하고 더미셀 배열(Array 00)의 면적은 적어도 전체 메모리 소자의 약 1.5% 이상을 차지하여 고집적화에 불리하다는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 더미셀 배열이 차지하는 면적을 최소화하는 반도체 메모리 소자의 레이아웃을 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 더미셀과 메모리 셀의 커패시턴스를 동일한 값으로 조절하는 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 메모리 소자의 레이아웃은 반도체 기판과 상기 반도체 기판 상에 로우 및 컬럼 방향으로 배열되어 정보를 저장하는 다수의 메모리 셀을 포함한다. 상기 메모리 셀과 연결되어 상기 반도체 기판의 컬럼 방향에 배치되는 센스증폭기와 상기 센스증폭기의 일측에 연결되어 로우 방향으로 연장하는 비트라인을 포함한다. 상기 센스증폭기의 일측에 연결되어, 상기 메모리 셀의 커패시턴스와 동일한 커패시턴스를 갖도록 형성된 더미셀을 포함한다.
상기 더미셀은 하부전극/유전체막/상부전극으로 이루어진 복수개의 셀 커패시터와, 상기 셀 커패시터의 하부에 형성된 하부전극 콘택과, 상기 하부전극 콘택 과 소정의 간격만큼 이격되어 전기적으로 연결된 제1 더미콘택 및 상기 제1 더미콘택과 전기적으로 연결되는 더미 비트라인을 포함할 수 있다.
상기 복수개의 셀 커패시터는 병렬로 연결되는 것이 바람직하다.
상기 더미셀은 반도체 기판/게이트 절연막/게이트 전극으로 이루어진 모스 커패시터 및 상기 모스 커패시터와 이격되어 형성되고 상기 모스 커패시터와 전기적으로 연결되는 제2 더미콘택을 더 포함할 수 있다.
상기 더미셀은 상기 비트라인과 전기적으로 오픈된 것이 바람직하다.
상기 더미셀의 커패시턴스는 40fF 내지 100fF일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 메모리 소자의 레이아웃의 일례는 반도체 기판과 상기 반도체 기판 상에 로우 및 컬럼 방향으로 배열되어 정보를 저장하는 다수의 메모리 셀을 포함한다. 상기 메모리 셀과 연결되어 상기 반도체 기판의 컬럼 방향에 배치되는 센스증폭기와 상기 센스증폭기의 일측에 연결되어 로우 방향으로 연장하는 비트라인을 포함한다. 상기 센스증폭기를 사이에 두고 상기 메모리 셀에 대향되어 배치되어, 상기 메모리 셀의 커패시턴스와 동일한 커패시턴스를 갖도록 형성된 더미셀을 포함한다.
상기 더미셀은 상기 센스증폭기를 사이에 두고 상기 비트라인과 반대방향으로 배열될 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 반도체 메모리 소자의 레이아웃의 다른 예는 반도체 기판과 상기 반도체 기판 상에 로우 및 컬럼 방향으로 배열되어 정보를 저장하는 다수의 메모리 셀을 포함한다. 상기 메모리 셀과 연결되 어 상기 반도체 기판의 컬럼 방향에 배치되는 센스증폭기와 상기 센스증폭기의 일측에 연결되어 로우 방향으로 연장하는 비트라인을 포함한다. 상기 센스증폭기와 상기 메모리 셀 사이에 배치되며, 상기 메모리 셀의 커패시턴스와 동일한 커패시턴스를 갖도록 형성된 더미셀을 포함한다.
상기 더미셀은 이웃하는 한 쌍의 비트라인과 센스증폭기 사이에 각각 동일한 개수의 커패시터를 배치할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 의한 더미셀의 커패시턴스 조절방법은 먼저 반도체 기판 상에 로우 및 컬럼 방향으로 배열되어 정보를 저장하는 메모리 셀 각각의 커패시턴스를 설정한다. 이어서, 상기 메모리 셀과 연결되어 상기 반도체 기판의 컬럼 방향에 배치된 센스증폭기의 일측에 상기 메모리 셀의 각각의 커패시턴스와 동일한 커패시턴스를 가진 더미셀을 형성한다.
상기 더미셀을 형성하는 단계는 상기 반도체 기판 상에 형성된 도전패드를 덮는 제1 층간절연막을 형성하는 단계와, 상기 도전패드의 일단부와 전기적으로 연결하는 제1 더미콘택을 형성하는 단계와, 상기 제1 더미콘택과 연결되며 상기 반도체 기판에 대하여 로우 방향으로 연장되는 더미 비트라인을 형성하는 단계와, 상기 더미 비트라인 형성된 상기 제1 층간절연막의 전면에 제2 층간절연막을 형성하는 단계와, 상기 도전영역의 타단부와 전기적으로 연결하는 하부전극 콘택을 형성하는 단계 및 상기 하부전극 콘택과 접촉하며, 하부전극/유전체막/상부전극이 순차적으로 적층된 셀 커패시터를 형성하는 단계를 포함할 수 있다.
상기 더미셀을 형성하는 단계 이후에 상기 반도체 기판 상에 게이트 절연막 을 게재하여 형성된 게이트 전극으로 이루어진 모스 커패시터를 형성하는 단계를 더 포함할 수 있다.
상기 모스 커패시터를 더 포함하는 더미셀을 형성하는 단계는 도전영역이 형성된 상기 반도체 기판 상에 게이트 절연막과 게이트 전극으로 이루어진 모스 커패시터를 형성하는 단계와, 상기 모스 커패시터를 덮는 제1 층간절연막을 형성하는 단계와, 상기 제1 층간절연막 내에 상기 도전영역의 일단부와 전기적으로 연결하는 제2 콘택과 상기 게이트 전극의 상부면을 연결되는 제2 더미콘택을 형성하는 단계 및 상기 제2 더미콘택과 연결되며 상기 반도체 기판에 대하여 로우 방향으로 연장되는 더미 비트라인을 형성하는 단계를 포함할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
본 발명의 실시예들은 더미셀 배열(Array 00)의 더미 비트라인(208) 당(per) 커패시턴스와 메인셀 배열(Array 01)의 각 메모리 셀(204)의 커패시턴스가 동일한 값이 되도록 더미 비트라인(208)에 연결된 다수 개의 커패시터를 배열하는 것에 관한 것이다. 본 발명의 제1 실시예와 제2 실시예는 상기 커패시터들을 배열되는 방법에 따라 나누어 설명되어지는 것이다.
제1 실시예
도 2는 본 발명의 제1 실시예에 의한 더미셀을 포함하는 반도체 메모리 소자의 레이아웃을 나타낸 평면도이다. 본 발명의 제1 실시예는 더미셀 배열(Array 00)과 메인셀 배열(Array 01)을 포함하는 메모리 소자에 관한 것이나, 설명의 편의를 위하여 하나의 센스증폭기(206)를 중심으로 설명하기로 한다.
도 2를 참조하면, 더미셀(210)을 포함하는 반도체 메모리 소자는 메모리 셀(200), 센스증폭기(206) 및 더미셀(210)을 포함한다. 정보를 저장하는 각각의 메모리 셀(200)은 반도체 기판(100) 상에 로우(X축) 및 컬럼(Y축) 방향으로 배열되어 있다. 로우 방향으로 연장하는 비트라인(202)은 컬럼 방향으로 연장하는 워드라인(204)과 수직하게 만난다. 하나의 센스증폭기(206)는 하나의 비트라인(202)과 연결되어 반도체 기판(100)에 대하여 컬럼 방향에 배치된다. 즉, 비트라인(202)은 센스증폭기(206)의 일측에 연결되어 로우 방향으로 연장한다.
더미셀(210)은 더미 비트라인(208)에 연결되어 센스증폭기(206)를 사이에 두고 비트라인(202)과 반대방향으로 연장한다. 본 발명에 의한 더미셀(210)은 다수의 커패시터가 더미 비트라인(208)에 전기적으로 병렬 연결될 수 있다. 다수의 커패시터는 도 3 내지 도 7에 걸쳐 설명할 셀 커패시터와 모스 커패시터로 나눌 수 있다. 더미셀(210)은 비트라인(202)과 전기적으로 오픈되는 것이 바람직하다, 더미셀(210)의 커패시턴스는 메모리 소자의 종류에 따라 달라질 수 있으나 40fF 내지 60fF일 수 있다.
도 3은 본 발명의 제1 실시예에 의한 커패시터들을 포함하는 더미셀(210)의 일부를 나타내는 평면도이다. 도 3은 커패시터들의 일례로 제시하는 것으로써, 활 성영역(102)의 형태나 메모리 소자의 종류 등에 따라 다양한 형태로 변형될 수 있다. 또한, 더미 비트라인(208)에 연결되는 커패시터들의 배열방법은 도 3에 의해 제한되지 않고 다양하게 적용할 수 있다. 도 3은 경사진 활성영역(102)을 가진 메모리 소자를 하나의 사례로 개시한 데 불과하다.
도 3을 참조하면, 로우 방향(X축 방향)으로 연장하는 더미 비트라인(208)은 컬럼 방향(Y축 방향)으로 연장하는 복수개의 더미 워드라인(212)과 수직으로 만난다. 하나의 더미 비트라인(208)은 하나의 센스증폭기(206)에 연결되는 것이 바람직하다. 반도체 기판(100)은 더미 비트라인(208)에 대하여 소정의 각만큼 경사진 활성영역(102)을 내재한다. 더미 비트라인(208)은 병렬도 연결된 적어도 하나이상의 셀 커패시터(도 5의 130) 및 적어도 하나이상의 모스 커패시터(도 6의 158)를 포함할 수 있다. 도 3의 셀 커패시터는 설명의 편의를 위해 하부전극(120)만이 형성된 상태를 도시하였다.
도 4 및 도 5는 더미셀(210)을 구성하는 셀 커패시터(130)를 설명하기 위한 것으로, 도 4는 4-4선을 따라 절단한 단면도이고 도 5는 셀 커패시터(130)가 완성된 상태의 더미셀(210)의 일부를 나타낸 단면도이다.
도 4 및 도 5를 참조하면, 셀 커패시터(130)를 포함하는 더미셀(210)은 셀 커패시터(130), 하부전극 콘택(114), 제1 더미콘택(112) 및 더미 비트라인(208)을 포함한다. 더미 비트라인(208)은 먼저 반도체 기판(100) 상에 형성된 도전패드(104)를 덮는 제1 층간절연막(116)을 형성한다. 도전패드(104)는 전도성 물질, 예를 들어 Al, Cu, W, Ti, Ta, 금속질화물, 금속실리사이드 및 폴리실리콘 중에서 선 택된 적어도 하나 이상의 물질로 이루어질 수 있다. 도전패드(104)는 통상의 사진식각공정을 이용하여 형성될 수도 있고, 자기정렬 방식으로 형성될 수도 있다. 그후, 제1 층간절연막(116)에 통상의 방법을 이용하여 도전패드(104)의 일단부와 전기적으로 연결되는 제1 더미콘택(112)을 형성한다. 제1 층간절연막(116) 상에 제1 더미콘택(112)에 접촉되며 반도체 기판(100)에 대하여 로우 방향으로 연장되는 바 (bar) 형태의 더미 비트라인(208)을 형성한다. 경우에 따라, 더미 비트라인(208)은 도전패드(104)를 별도로 형성하지 않고, 반도체 기판(100) 내에 불순물에 의한 도전영역(도시 안됨)을 이용하여 형성할 수 있다.
셀 커패시터(130)는 하부전극(120)/유전체막(122)/상부전극(124)이 순차적으로 적층된 구조로 이루어질 수 있다. 셀 커패시터(130)는 먼저 더미 비트라인(208) 형성된 제1 층간절연막(116)의 전면에 제2 층간절연막(118)을 형성한다. 그후, 도전패드(104)의 타단부와 전기적으로 연결하는 하부전극 콘택(114)을 제2 층간절연막(118)과 제1 층간절연막(116)에 형성한다. 하부전극 콘택(114)은 통상의 사진식각공정을 이용하여 형성할 수 있다. 제2 층간절연막(118) 상에 하부전극 콘택(114)과 접촉하며 하부전극(120)/유전체막(122)/상부전극(124)을 도 5에서와 같이 순차적으로 적층하여 셀 커패시터(130)를 형성한다.
복수개의 셀 커패시터(130)가 더미 비트라인(208)에 연결되는 경우, 각각의 셀 커패시터(130)는 더미 비트라인(208)에 병렬로 연결된다. 더미 비트라인(208)에 셀 커패시터(130)가 병렬로 연결되면, 복수개의 셀 커패시터(130)의 커패시턴스는 각각 셀 커패시터(130)의 커패시턴스의 합이다. 따라서, 병렬로 연결되는 셀 커패 시터(130)의 개수를 조절함으로써, 더미셀(210)의 커패시턴스를 조절할 수 있다. 본 발명의 제1 실시예에서 하나의 셀 커패시터(130)의 커패시턴스는 15fF~25fF으로 조절되는 것이 바람직하다.
도 6 및 도 7은 더미셀(210)을 구성하는 모스 커패시터(158)를 설명하기 위한 것으로, 도 6은 6-6선을 따라 절단한 단면도이고 도 7은 모스 커패시터(158)가 완성된 상태의 더미셀(210)의 일부를 나타낸 단면도이다.
도 6 및 도 7을 참조하면, 모스 커패시터(158)를 포함하는 더미셀(210)은 모스 커패시터(158), 제2 더미콘택(152) 및 더미 비트라인(208)을 포함한다. 모스 커패시터(158)는 도전영역(150)이 형성된 반도체 기판(100) 상에 게이트 절연막(154)과 게이트 전극(156)을 포함하여 이루어진다. 도전영역(150)은 셀 커패시터(130)를 형성하는 과정에서 설명되어진 도전패드(104)를 사용할 수도 있다. 도전영역(150)과 모스 커패시터(158)가 중첩되는 부분의 면적은 원하는 커패시턴스에 따라 정해질 수 있다. 즉, 중첩되는 부분의 면적이 넓어지면 모스 커패시터(158)의 커패시턴스는 증가한다.
모스 커패시터(158)가 형성된 후, 모스 커패시터(158)를 덮는 제1 층간절연막(116)을 형성한다. 여기서, 제1 층간절연막(116)은 도 5에서 보여진 제1 층간절연막(116)과 동일한 것이 바람직하다. 이에 따라, 셀 커패시터(130)와 모스 커패시터(158)는 동일한 공정을 이용하여 한꺼번에 형성할 수 있다. 그후, 제1 층간절연막(116)에 도전영역(150)의 일단부와 전기적으로 연결하는 제2 더미콘택(152)을 형성한다. 제1 층간절연막(116) 상에 제2 더미콘택(152)에 접촉되며 반도체 기판 (100)에 대하여 로우 방향으로 연장되는 바(bar) 형태의 더미 비트라인(208)을 형성한다.
이어서, 더미 비트라인(208)이 형성된 제1 층간절연막(116)을 덮는 제2 층간절연막(118)을 형성한다. 제2 층간절연막(118)과 제1 층간절연막(116)에 게이트 전극(156)을 외부회로와 전기적으로 연결하는 배선콘택(도시 안됨)과 연결된다. 배선콘택은 게이트 전극(156)의 상부면에 접촉된다.
복수개의 모스 커패시터(158)는 더미 비트라인(208)에 연결되는 경우, 각각의 모스 커패시터(158)는 더미 비트라인(208)에 병렬로 연결된다. 더미 비트라인(208)에 모스 커패시터(158)가 병렬로 연결되면, 복수개의 모스 커패시터(158)의 커패시턴스는 각각 모스 커패시터(158)의 커패시턴스의 합이다. 따라서, 병렬로 연결되는 모스 커패시터(158)의 개수를 조절함으로써, 더미셀(210)의 커패시턴스를 조절할 수 있다. 본 발명의 제1 실시예에서 하나의 모스 커패시터(158)의 커패시턴스는 5fF~15fF으로 조절되는 것이 바람직하다.
다음에, 본 발명의 제1 실시예에 의한 더미셀(210)의 커패시턴스를 조절하는 방법에 대해 살펴보기로 한다. 도 8은 본 발명에 의한 더미셀(210)의 커패시턴스를 조절하는 방법을 설명하기 위한 흐름도이다.
도 8을 참조하면, 더미셀(210)의 커패시턴스의 조절은 먼저 반도체 기판(100) 상에 로우 및 컬럼 방향으로 배열되어 정보를 저장하는 메모리 셀(200) 각각의 커패시턴스를 설정한다(S10). 이때, 메인셀 배열(Array 01)을 구성하는 메모리 셀(200)의 커패시턴스는 설계과정에 설정되거나, 실제 메모리 셀(200)의 커패시턴 스를 측정한 값으로 설정할 수 있다. 이어서, 센스증폭기(206)의 일측에 메모리 셀(200)의 커패시턴스와 동일한 커패시턴스 가진 더미셀(210)을 형성한다(S20).
예를 들어, 메모리 셀(200)의 커패시턴스는 60fF이고, 셀 커패시터(130)의 커패시턴스는 25fF 그리고 모스 커패시터(158)의 커패시턴스는 10fF이라면, 더미셀(210)은 2개의 셀 커패시터(130)와 1개의 모스 커패시터(158)로 구성될 수 있다. 따라서, 본 발명의 제1 실시예에 의하면, 단지 2개 내지 3개 정도의 커패시터들로 더미셀(210)을 구성하는 것이 가능하므로 종래의 더미셀에 비하여 메모리 소자에서 차지하는 면적을 크게 줄일 수 있다.
제2 실시예
본 발명의 제2 실시예는 더미셀(210)의 배열방법을 제외하고 더미셀(210)을 이루는 셀 커패시터(130)와 모스 커패시터(158) 그리고 더미셀(210)의 커패시턴스를 조절하는 방법은 도 3 내지 도 8을 참조하여 설명한 제1 실시예와 동일하다.
도 9는 본 발명의 제2 실시예에 의한 더미셀(210)을 포함하는 반도체 메모리 소자의 레이아웃을 나타낸 평면도이다. 레이아웃은 본 발명의 제1 실시예와 동일하게 하나의 센스증폭기(206)를 중심으로 설명하기로 한다.
도 9를 참조하면, 더미셀(210)을 포함하는 반도체 메모리 소자는 메모리 셀(200), 센스증폭기(206) 및 더미셀(210)을 포함한다. 정보를 저장하는 각각의 메모리 셀(200)은 반도체 기판(100) 상에 로우(X축) 및 컬럼(Y축) 방향으로 배열되어 있다. 로우 방향으로 연장하는 비트라인(202)은 컬럼 방향으로 연장하는 워드라인(204)과 수직하게 만난다. 하나의 센스증폭기(206)는 하나의 비트라인(202)과 연결 되어 각각 반도체 기판(100)에 대하여 컬럼 방향에 배치된다. 즉, 비트라인(202)은 센스증폭기(206)의 일측에 연결되어 로우 방향으로 연장한다.
더미셀(210)은 센스증폭기(206)와 메모리 셀(200) 사이에 배치된다. 즉, 제1 실시예와 제2 실시예에서의 더미셀(210)은 센스증폭기(206)에 대하여 서로 반대방향에 위치하고 있다는 점이 다르다. 한편, 메모리 소자의 최외곽 부분을 형성하는 공정은 불안정하다. 센스증폭기(206)를 최외곽에 배치하면, 더미셀(210)을 형성하는 공정은 안정하게 되므로 공정의 연속성을 기할 수 있다. 또한, 더미셀(210)은 제1 실시예에서와 같이 다수의 커패시터가 더미 비트라인(208)에 전기적으로 병렬 연결될 수 있다.
그런데, 제2 실시예에 의한 더미셀(210)을 이루는 다수의 커패시터는 최적화된 배열(도 9의 A영역)을 위하여 센스증폭기(206)에 일측에 반도체 기판(100)에 대하여 컬럼 방향으로 배열하는 것이 바람직하다. 왜냐하면, 커패시터가 로우 방향으로 배열되면, 커패시터가 연장되는 방향과 동일한 방향의 비트라인(202)과 이웃하는 비트라인(202)과의 길이차이가 발생하기 때문이다. 길이차이는 상기 이웃하는 비트라인(202)에 불필요한 면적이 늘어나게 하는 문제가 있다. 따라서, 도 10 및 도 11에 도시된 바와 같이, 이웃하는 한 쌍의 비트라인(202)과 센스증폭기(206) 사이에는 동일한 개수의 커패시터를 배치하는 것이 바람직하다. 여기서, ○는 커패시터를 표시한 기호이다.
만일, 더미셀(210)을 이루는 커패시터가 2개라면, 센스증폭기(206)와 이웃하는 한 쌍의 비트라인(202) 사이에 각각 커패시터를 1개씩 배치한다. 커패시터가 3 개라면, 센스증폭기(206)와 한 쌍의 비트라인(202) 사이에 각각 커패시터를 2개씩 형성하고 더미 비트라인(208)은 3개의 커패시터에 연결된다. 커패시터가 4개라면, 더미 비트라인(208)에 의해 4개의 커패시터를 도 11에서와 같이 모두 연결한다.
4개의 커패시터를 일렬로 배열하면, 상기 이웃하는 비트라인(202)은 4개의 커패시터가 연결된 더미 비트라인(208)만큼 연장되어 센스증폭기(206)에 연결된다. 따라서, 이웃하는 비트라인(202)은 도 11에 비해 2개의 커패시터가 연결된 더미 비트라인(208)만큼 불필요한 공간이 발생한다. 따라서, 4개의 커패시터로 이루어진 더미셀(210')은 더미셀(210')이 차지하는 면적을 최소화할 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 반도체 메모리 소자의 레이아웃은 2내지 3개 정도의 커패시터로 이루어진 더미셀을 형성할 수 있으므로, 반도체 메모리 소자에서 더미셀이 차지하는 면적을 최소화할 수 있다.
또한, 더미셀을 이루는 커패시터와 메모리 셀의 커패시턴스는 동일하게 조절되면 되므로 간단한 방법으로 더미셀을 형성할 수 있다.
나아가, 더미셀을 메모리 셀과 센스증폭기 사이에 배치하면, 더미셀을 형성하는 공정은 안정하게 되므로 공정의 연속성을 기할 수 있다.

Claims (20)

  1. 반도체 기판;
    상기 반도체 기판 상에 로우 및 컬럼 방향으로 배열되어 정보를 저장하는 다수의 메모리 셀;
    상기 메모리 셀과 연결되어 상기 반도체 기판의 컬럼 방향에 배치되는 센스증폭기;
    상기 센스증폭기의 일측에 연결되어 로우 방향으로 연장하는 비트라인; 및
    상기 센스증폭기의 일측에 연결되어, 상기 메모리 셀의 커패시턴스와 동일한 커패시턴스를 갖도록 형성된 더미셀을 포함하는 반도체 메모리 소자의 레이아웃.
  2. 제1항에 있어서, 상기 더미셀은
    하부전극/유전체막/상부전극으로 이루어진 복수개의 셀 커패시터;
    상기 셀 커패시터의 하부에 형성된 하부전극 콘택;
    상기 하부전극 콘택과 소정의 간격만큼 이격되어 전기적으로 연결된 제1 더미콘택; 및
    상기 제1 더미콘택과 전기적으로 연결되는 더미 비트라인을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  3. 제2항에 있어서, 상기 복수개의 셀 커패시터는 병렬로 연결된 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  4. 제2항에 있어서, 상기 더미셀은
    반도체 기판/게이트 절연막/게이트 전극으로 이루어진 모스 커패시터; 및
    상기 모스 커패시터와 이격되어 형성되고 상기 모스 커패시터와 전기적으로 연결되는 제2 더미콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  5. 제1항에 있어서, 상기 더미셀은 상기 비트라인과 전기적으로 오픈된 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  6. 제1항에 있어서, 상기 더미셀의 커패시턴스는 40fF 내지 100fF인 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  7. 반도체 기판;
    상기 반도체 기판 상에 로우 및 컬럼 방향으로 배열되어 정보를 저장하는 다수의 메모리 셀;
    상기 메모리 셀과 연결되어 상기 반도체 기판의 컬럼 방향에 배치되는 센스증폭기;
    상기 센스증폭기의 일측에 연결되어 로우 방향으로 연장하는 비트라인; 및
    상기 센스증폭기를 사이에 두고 상기 메모리 셀에 대향되어 배치되어, 상기 메모리 셀의 커패시턴스와 동일한 커패시턴스를 갖도록 형성된 더미셀을 포함하는 반도체 메모리 소자의 레이아웃.
  8. 제7항에 있어서, 상기 더미셀은
    하부전극/유전체막/상부전극으로 이루어진 복수개의 셀 커패시터;
    상기 셀 커패시터의 하부에 형성된 하부전극 콘택;
    상기 하부전극 콘택과 소정의 간격만큼 이격되어 전기적으로 연결된 제1 더미콘택; 및
    상기 제1 더미콘택과 전기적으로 연결되는 더미 비트라인을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  9. 제8항에 있어서, 상기 복수개의 셀 커패시터는 병렬로 연결된 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  10. 제8항에 있어서, 상기 더미셀은
    반도체 기판/게이트 절연막/게이트 전극으로 이루어진 모스 커패시터; 및
    상기 모스 커패시터와 이격되어 형성되고 상기 모스 커패시터와 전기적으로 연결되는 제2 더미콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  11. 제7항에 있어서, 상기 더미셀은 상기 센스증폭기를 사이에 두고 상기 비트라인과 반대방향으로 배열되는 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  12. 반도체 기판;
    상기 반도체 기판 상에 로우 및 컬럼 방향으로 배열되어 정보를 저장하는 다수의 메모리 셀;
    상기 메모리 셀과 연결되어 상기 반도체 기판의 컬럼 방향에 배치되는 센스증폭기;
    상기 센스증폭기의 일측에 연결되어 로우 방향으로 연장하는 비트라인; 및
    상기 센스증폭기와 상기 메모리 셀 사이에 배치되며, 상기 메모리 셀의 커패시턴스와 동일한 커패시턴스를 갖도록 형성된 더미셀을 포함하는 반도체 메모리 소자의 레이아웃.
  13. 제12항에 있어서, 상기 더미셀은
    하부전극/유전체막/상부전극으로 이루어진 복수개의 셀 커패시터;
    상기 셀 커패시터의 하부에 형성된 하부전극 콘택;
    상기 하부전극 콘택과 소정의 간격만큼 이격되어 전기적으로 연결된 제1 더미콘택; 및
    상기 제1 더미콘택과 전기적으로 연결되는 더미 비트라인을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  14. 제13항에 있어서, 상기 복수개의 셀 커패시터는 병렬로 연결된 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  15. 제13항에 있어서, 상기 더미셀은
    반도체 기판/게이트 절연막/게이트 전극으로 이루어진 모스 커패시터; 및
    상기 모스 커패시터와 이격되어 형성되고 상기 모스 커패시터와 전기적으로 연결되는 제2 더미콘택을 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  16. 제12항에 있어서, 상기 더미셀은 이웃하는 한 쌍의 비트라인과 센스증폭기 사이에 각각 동일한 개수의 커패시터를 배치하는 것을 특징으로 하는 반도체 메모리 소자의 레이아웃.
  17. 반도체 기판 상에 로우 및 컬럼 방향으로 배열되어 정보를 저장하는 메모리 셀 각각의 커패시턴스를 설정하는 단계; 및
    상기 메모리 셀과 연결되어 상기 반도체 기판의 컬럼 방향에 배치된 센스증폭기의 일측에 상기 메모리 셀의 각각의 커패시턴스와 동일한 커패시턴스를 가진 더미셀을 형성하는 단계를 포함하는 더미셀의 커패시턴스 조절방법.
  18. 제17항에 있어서, 상기 더미셀을 형성하는 단계는,
    상기 반도체 기판 상에 형성된 도전패드를 덮는 제1 층간절연막을 형성하는 단계;
    상기 도전패드의 일단부와 전기적으로 연결하는 제1 더미콘택을 형성하는 단계;
    상기 제1 더미콘택과 연결되며 상기 반도체 기판에 대하여 로우 방향으로 연장되는 더미 비트라인을 형성하는 단계;
    상기 더미 비트라인 형성된 상기 제1 층간절연막의 전면에 제2 층간절연막을 형성하는 단계;
    상기 도전영역의 타단부와 전기적으로 연결하는 하부전극 콘택을 형성하는 단계;
    상기 하부전극 콘택과 접촉하며, 하부전극/유전체막/상부전극이 순차적으로 적층된 셀 커패시터를 형성하는 단계를 포함하는 것을 특징으로 하는 더미셀의 커패시턴스 조절방법.
  19. 제18항에 있어서, 상기 더미셀을 형성하는 단계 이후에,
    상기 반도체 기판 상에 게이트 절연막을 게재하여 형성된 게이트 전극으로 이루어진 모스 커패시터를 형성하는 단계를 더 포함하는 것을 특징으로 하는 더미셀의 커패시턴스 조절방법.
  20. 제19항에 있어서, 상기 모스 커패시터를 더 포함하는 더미셀을 형성하는 단계는
    도전영역이 형성된 상기 반도체 기판 상에 게이트 절연막과 게이트 전극으로 이루어진 모스 커패시터를 형성하는 단계;
    상기 모스 커패시터를 덮는 제1 층간절연막을 형성하는 단계;
    상기 제1 층간절연막 내에 상기 도전영역의 일단부와 전기적으로 연결하는 제2 콘택과 상기 게이트 전극의 상부면을 연결되는 제2 더미콘택을 형성하는 단계; 및
    상기 제2 더미콘택과 연결되며 상기 반도체 기판에 대하여 로우 방향으로 연장되는 더미 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 더미셀의 커패시턴스 조절방법.
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7462903B1 (en) * 2005-09-14 2008-12-09 Spansion Llc Methods for fabricating semiconductor devices and contacts to semiconductor devices
KR100886353B1 (ko) * 2007-04-02 2009-03-03 삼성전자주식회사 이중 패터닝 기술을 사용한 반도체 메모리 장치 및 그레이아웃 방법
KR101461628B1 (ko) * 2007-11-19 2014-11-17 삼성전자주식회사 센스 앰프들을 갖는 반도체소자 및 이를 채택하는 전자시스템
WO2018044458A1 (en) * 2016-08-31 2018-03-08 Micron Technology, Inc. Memory arrays
US10153281B2 (en) 2016-08-31 2018-12-11 Micron Technology, Inc. Memory cells and memory arrays
US10157926B2 (en) 2016-08-31 2018-12-18 Micron Technology, Inc. Memory cells and memory arrays
WO2018044453A1 (en) 2016-08-31 2018-03-08 Micron Technology, Inc. Memory cells and memory arrays
US10079235B2 (en) 2016-08-31 2018-09-18 Micron Technology, Inc. Memory cells and memory arrays
US10355002B2 (en) 2016-08-31 2019-07-16 Micron Technology, Inc. Memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
US10115438B2 (en) 2016-08-31 2018-10-30 Micron Technology, Inc. Sense amplifier constructions
US11211384B2 (en) 2017-01-12 2021-12-28 Micron Technology, Inc. Memory cells, arrays of two transistor-one capacitor memory cells, methods of forming an array of two transistor-one capacitor memory cells, and methods used in fabricating integrated circuitry
EP3676835A4 (en) 2017-08-29 2020-08-19 Micron Technology, Inc. MEMORY CIRCUIT
KR20220053172A (ko) 2020-10-22 2022-04-29 삼성전자주식회사 가변 저항 메모리 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01262660A (ja) * 1988-04-13 1989-10-19 Toshiba Corp 半導体記憶装置
JPH07254650A (ja) * 1994-03-15 1995-10-03 Toshiba Corp ダイナミック型半導体記憶装置
KR20040043955A (ko) * 2002-11-20 2004-05-27 삼성전자주식회사 디램 소자 및 그 제조방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR910008925B1 (ko) 1987-10-02 1991-10-24 마쯔시다덴기산교 가부시기가이샤 오픈비트라인구조를 가지는 다이내믹형 랜덤 액세스메모리
JPH07111083A (ja) * 1993-08-20 1995-04-25 Mitsubishi Electric Corp 半導体記憶装置
KR970008176B1 (ko) 1994-12-15 1997-05-21 엘지전자 주식회사 이동통신기기의 선형 저전력 다운컨버터
JP3075220B2 (ja) 1997-08-06 2000-08-14 日本電気株式会社 半導体記憶装置
KR100335133B1 (ko) * 2000-01-28 2002-05-04 박종섭 불휘발성 강유전체 메모리 장치 및 그에 따른 구동방법
US6751152B2 (en) 2001-10-31 2004-06-15 International Business Machines Corporation Method and configuration to allow a lower wordline boosted voltage operation while increasing a sensing signal with access transistor threshold voltage
JP4583703B2 (ja) * 2002-10-30 2010-11-17 ルネサスエレクトロニクス株式会社 半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01262660A (ja) * 1988-04-13 1989-10-19 Toshiba Corp 半導体記憶装置
JPH07254650A (ja) * 1994-03-15 1995-10-03 Toshiba Corp ダイナミック型半導体記憶装置
KR20040043955A (ko) * 2002-11-20 2004-05-27 삼성전자주식회사 디램 소자 및 그 제조방법

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