KR950007122A - 반도체집적회로장치 및 그 제조방법 - Google Patents

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Abstract

반도체집적회로장치 및 그 제조기술에 관한 것으로써 COB구조의 메모리셀을 갖는 DRAM에 있어서 메모리어레이에 근접해서 배치된 직접주변회로의 점유면적을 축소할 수 있는 기술을 제공하기 위해서 반도체기판의 주면상에 형성한 제1도전막으로 메모리셀선택용 MISFET의 게이트전극을 구성하고 상기 제1도전막의 상층에 형성한 제2도전막으로 메모리셀의 데이타를 센스앰프에 전달하는 비트선을 구성하고, 상기 제2도전막의 상층에 형성한 제3도전막으로 정보축적용 용량소자의 축적전극을 구성하고, 상기 제3도전막의 상층에 형성한 제4도전막으로 정보축적용 용량소자의 플레이트전극을 구성한 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치에 있어서 메모리어레이에 근접해서 배치된 집접주변회로의 트랜지스터와 상기 제4도전막의 상층에 형성한 제5도전막으로 구성된 배선을 상기 제3도전막으로 구성된 패드층을 거쳐서 전기적으로 접속한 것에 의해 패트층의 상부에 형성하는 콘택트홀의 애스펙트비를 작게 한다.
이러한 장치와 방법을 이용하는 것에 의해 직접주변회로의 실효적인 점유면적을 작게할 수 있으므로 반도체칩의 면적을 축소할 수 있고 웨이퍼1매 당의 칩 취득수를 증가시킬 수 있다.
선택도 : 제1도

Description

반도체집적회로장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예인 DRAM의 메모리셀 및 그것에 인접해서 형성된 직접주변회로의 일부의 레이아웃을 도시한 평면도,
제2도는 제1도의 A-A′선 및 B-B′선에 있어서의 단면도.

Claims (25)

  1. 반도체기판의 주면상에 형성한 제1도전막으로 메모리셀선택용 MISFET의 게이트전극을 구성하고, 상기 제1도전막의 상층에 형성한 제2도전막으로 메모리셀의 데이타를 센스앰프에 전달하는 비트선을 구성하고, 상기 제2도전막의 상층에 형성한 제3도전막으로 정보축적용 용량소자의 축적전극을 구성하고, 상기 제3도전막의 상층에 형성한 제4도전막으로 정보축적용 용량소자의 플레이트전극을 구성한 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치로써, 메모리어레이에 근접해서 배치된 집접주변회로의 트랜지스터와 상기 제4도전막의 상층에 형성한 제5도전막으로 구성된 배선을 상기 제3도전막으로 구성된 패드층을 거쳐서 전기적으로 접속한 것을 특징으로 하는 반도체집적회로장치.
  2. 반도체기판의 주면상에 형성한 제1도전막으로 메모리셀선택용 MISFET의 게이트전극을 구성하고, 상기 제1도전막의 상층에 형성한 제2도전막으로 메모리셀의 데이타를 센스앰프에 전달하는 비트선을 구성하고, 상기 제2도전막의 상층에 형성한 제3도전막으로 정보축적용 용량소자의 축적전극을 구성하고, 상기 제3도전막의 상층에 형성한 제4도전막으로 정보축적용 용량소자의 플레이트전극을 구성한 메모리셀을 구비한 DRAM을 갖는 반도체집적회로장치로써, 메모리어레이에 근접해서 배치된 직접주변회로의 트랜지스터와 상기 제4도전막의 상층에 형성한 제5도전막으로 구성된 배선을 상기 제3도전막으로 구성된 제1의 패드층 및 상기 제4도전막으로 구성된 제2의 패드층을 거쳐서 전기적으로 접속한 것을 특징으로 하는 반도체집적회로장치.
  3. 제1항에 있어서, 상기 직접주변회로의 n채널형 MISFET을 상기 메모리셀의 메모리셀선택용 MISFET과 평면적으로 동일한 형상, 동일한 치수로 구성한 것을 특징으로 하는 반도체집적회로장치.
  4. 제1항에 있어서, 상기 직접주변회로의 제1의 패드층을 상기 메모리셀의 정보축적용 용량소자의 축적전극과 평면적으로 동일한 형상, 동일한 치수로 구성한 것을 특징으로 하는 반도체집적회로장치.
  5. 제1항에 있어서, 상기 직접주변회로는 1쌍의 n채널형 MISFET으로 래치회로를 구성한 센스엠프인 것을 특징으로 하는 반도체집적회로장치.
  6. 제1항에 있어서, 상기 비트선이 상기 제2도전막으로 구성된 서브비트선과 상기 제5도전막으로 구성된 메인 비트선으로 계층화되고, 상기 서브비트선과 상기 메인비트선이 n채널형 MISFET을 거쳐서 접속되어 있는 것을 특징으로 하는 반도체집적회로장치.
  7. DRAM을 갖는 반도체집적회로장치의 제조방법으로써, 반도체기판의 주면상에 형성한 제1도전막으로 메모리셀선택용 MISFET의 게이트전극과 메모리어레이에 근접해서 배치된 직접주변회로의 MISFET의 게이트전극을 형성하는 공정, 상기 제1도전막의 상층에 형성한 제2도전막으로 메모리셀의 데이타를 센스앰프에 전달하는 비트선을 형성하는 공정, 상기 제2도전막의 상층에 형성한 제3도전막으로 정보축적용 용량소자의 축적전극과 상기 직접주변회로의 MISFET의 한쪽의 반도체영역에 접속되는 패드층을 형성하는 공정, 상기 제3도전막의 상층에 형성한 제4도전막으로 정보축적용 용량소자의 플레이트전극을 형성하는 공정, 상기 제4도전막의 상층에 형성한 제5도전막으로 상기 패드층에 접속되는 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  8. DRAM을 갖는 반도체집적회로장치의 제조방법으로써, 반도체기판의 주면상에 형성한 제1도전막으로 메모리셀선택용 MISFET의 게이트전극과 메모리어레이에 근접해서 배치된 직접주변회로의 MISFET의 게이트전극을 형성하는 공정, 상기 제1도전막의 상층에 형성한 제2도전막으로 메모리셀의 데이타를 센스앰프에 전달하는 비트선을 형성하는 공정, 상기 제2도전막의 상층에 형성한 제3도전막으로 정보축적용 용량소자의 축적전극과 상기 직접주변회로의 MISFET의 한쪽의 반도체영역에 접속되는 패드층을 형성하는 공정, 상기 제3도전막의 상층에 형성한 제4도전막으로 정보축적용 용량소자의 플레이트전극과 제1의 패트층에 접속되는 제2의 패드층을 형성하는 공정, 상기 제4도전막의 상층에 형성한 제5도전막으로 상기 제2의 패드층에 접속되는 배선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체 집적회로장치의 제조방법.
  9. 반도체기판상에 메모리셀선택용 MISFET과 용량소자가 직렬로 접속된 메모리셀이 여러개 접속된 제1비트선, 센스앰프에 접속되고 또한 상기 제1비트선과 평행하게 연장하는 제2비트선, 상기 제2비트선과 상기 제1비트선간에 접속되고, 소정의 제1비트선을 상기 제2비트선에 접속하는 스위칭 MISFET을 갖는 반도체 집적회로장치로써, 상기 메모리셀은 제1도전막으로 구성된 게이트전극, 상기 게이트전극의 양끝에 마련된 제2, 제3반도체영역, 상기 제2반도체영역에 접속되고 상기 제1도전막보다도 상층의 제2도전막으로 구성된 제1비트선, 상기 제2반도체영역에 접속되고 상기 제2도전막보다도 상층의 제3도전막으로 구성된 축적전극, 상기 제3도전막보다도 상층의 제4도전막으로 구성되고 상기 축적전극을 덮도록 형성된 플레이트전극으로 이루어지고, 상기 스위칭 MISFET은 상기 제1도전막으로 구성된 게이트전극과 상기 게이트전극의 양끝에 마련된 제3, 제4반도체영역으로 이루어지고, 상기 스위칭 MISFET의 제3반도체영역은 상기 제1비트선에 접속되어 있고, 상기 스위칭 MISFET의 제4반도체영역은 상기 제3도전막과 같은층의 패드전극을 거쳐서 상기 제4도전막보다도 상층의 제5도전막으로 구성된 메인비트선에 접속되어 있는 것을 특징으로 하는 반도체집적회로장치.
  10. 반도체기판상에 메모리셀선택용 MISFET과 용량소자가 직렬로 접속된 메모리셀이 여러개 접속된 제1비트선, 센스앰프에 접속되고 또한 상기 제1비트선과 평행하게 연장하는 제2비트선, 상기 제2비트선과 상기 제1비트선간에 접속되고 소정의 제1비트선을 상기 제2비트선에 접속하는 스위칭 MISFET을 갖는 반도체집적회로장치로써, 그 주면에 메모리셀영역과 상기 메모리셀영역에 인접한 스위치영역을 갖는 반도체기판, 상기 메모리셀영역에 있어서 행 및 열방향으로 배치된 여러개의 제1의 능동영역, 상기 스위치영역에 있어서 행 및 열방향으로 배치된 여러개의 제2의 능동영역, 상기 메모리셀영역에 있어서 행방향으로 연장하고 또한 열방향으로 제1의 피치로 배치된 여러개의 워드선으로써 상기 워드선의 인접하는 1쌍의 워드선은 상기 제1의 능동영역과 교차하는 여러개의 워드선, 상기 스위치영역에 있어서 행방향으로 연장하고 또한 열방향으로 상기 제1의 피치로 배치된 여러개의 배선으로써 상기 배선의 인접하는 1쌍의 배선은 상기 제2의 능동영역과 교차하는 여러개의 배선, 상기 메모리셀 영역에 있어서 상기 인접하는 1쌍의 워드선의 안쪽으로써 또한 상기 제1의 능동영역중에 위치하고 상기 서브비트선에 접속되어 있는 제1반도체영역, 상기 메모리셀영역에 있어서 1쌍의 워드선의 바깥측으로써 또한 상기 제1의 능동영역중에 위치하고 상기 용량소자에 접속되어 있는 제2반도체영역, 상기 스위치영역에 있어서 상기 인접하는 1쌍의 워드선의 바깥측으로써 또한 상기 제1의 농동영역중에 위치하고 상기 용량소자에 접속되어 있는 제2반도체영역, 상기 스위치영역에 있어서 상기 인접하는 1쌍의 배선의 안측으로써 또한 상기 제2의 능동영역중에 위치하고 상기 서브비트선에 접속되어 있는 제3반도체영역과, 상기 스위치영역에 있어서 상기 인접하는 1쌍의 배선으 바같측으로써 또한 상기 제2의 능동영역중에 위치하는 제4반도체영역, 상기 메모리셀영역 및 스위치영역에 있어서 열방향으로 연장하고 행방향으로 소정의 피치로 배치되고 상기 스위치영역에 있어서 상기 제4반도체영역에 접속되어 있는 메인비트선을 갖고, 상기 메모리셀 선택용 MISFET은 상기 워드선과 상기 제1 및 제2반도체영역으로 이루어지고, 상기 스위칭 MISFET은 상기 배선과 상기 제3 및 제4반도체영역으로 이루어지는 반도체집적회로장치.
  11. 제10항에 있어서, 상기 제1 및 제2의 능동영역은 상기 행 및 열방향에 대해서 경사진 방향으로 배치되어 있는 반도체집적회로장치.
  12. 제10항에 있어서, 상기 메모리셀영역에 있어서 상기 서브비트선은 상기 서브비트선과 상기 제1반도체영역간에 형성된 제1플러그전극을 거쳐서 상기 제1반도체영역과 접속되는 반도체집적회로장치.
  13. 제10항에 있어서, 상기 메모리셀영역에 있어서 상기 제2반도체영역은 제2 및 제3플러그전극을 거쳐서 상기 용량소자에 접속되어 있는 반도체집적회로장치.
  14. 제10항에 있어서, 상기 스위칭 MISFET의 제3반도체영역은 상기 제4플러그전극을 거쳐서 상기 서브비트선과 접속되어 있는 반도체집적회로장치.
  15. 제10항에 있어서, 상기 스위칭 MISFET의 제4반도체영역은 제5 및 제6플러그전극을 거쳐서 상기 메인비트선과 접속되어 있는 반도체집적회로장치.
  16. 제10항에 있어서, 상기 용량소자는 축적전극과 축적전극상에 마련된 플레이트전극을 갖고, 상기 제4반도체 영역은 상기 축적전극과 같은 층의 도전막으로 구성된 패드층을 거쳐서 상기 메인비트선에 접속되어 있는 반도체집적회로장치.
  17. 제15항에 있어서, 상기 스위칭 MISFET의 제4반도체영역은 상기 제5 및 제6플러그전극, 상기 축적전극과 같은 층의 도전막으로 구성된 패드층을 거쳐서 상기 메인비트선과 접속되어 있는 반도체집적회로장치.
  18. 제10항에 있어서, 상기 스위치영역에 상기 서브비트선과 프리챠지전압공급배선간에 접속된 프리챠지 MISFET을 또 갖고, 상기 프리챠지 MISFET은 상기 배선과 상기 제3 및 제4반도체영역으로 이루어진 반도체집적회로장치.
  19. 제18항에 있어서, 상기 용량소자는 축적전극과 축적전극상의 플레이트전극을 갖고, 상기 프리챠지전압공급배선은 상기 축적전극과 같은 층의 도전막으로 이루어진 반도체집적회로장치.
  20. 제19항에 있어서, 상기 프리챠지전압공급배선은 상기 행방향으로 연장하는 반도체집적회로장치.
  21. 제18항에 있어서, 상기 프리챠지 MISFET의 게이트전극을 구성하는 배선과, 상기 스위칭 MISFET의 게이트전극을 구성하는 배선은 양자로 상기 1쌍의 배선을 구성하는 반도체집적회로장치.
  22. 제21항에 있어서, 상기 스위칭 MISFET과 상기 프리챠지 MISFET는 1개의 상기 제2의 능동영역중에 형성되어 있는 반도체집적회로장치.
  23. 제21항에 있어서, 상기 스위칭 MISFET과 상기 프리챠지 MISFET는 각각의 제2의 능동영역중에 형성되어 있는 반도체집적회로장치.
  24. 제10항에 있어서, 상기 반도체기판은 상기 메모리셀영역과 스위치영역과는 다른 영역에 주변회로형성영역을 갖고, 상기 주변회로형성영역에는 주변회로용 MISFET이 형성되어 있는 반도체집적회로장치.
  25. 제24항에 있어서, 상기 메모리셀영역과 상기 스위치영역의 반도체기판의 주면은 상기 주변회로형성영역의 반도체기판의 주면보다도 낮은 반도체집적회로장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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