CN115020411A - 存储器 - Google Patents
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Abstract
本公开实施例公开一种存储器，包括至少两个存储阵列，沿第一方向设置；存储阵列包括沿第二方向设置的多个存储单元行，沿第三方向设置的多个存储单元列，多条第一导电线和多条第二导电线；第一方向、第二方向和第三方向互相垂直；存储单元行包括沿第三方向设置的多个存储单元，存储单元列包括沿第二方向设置的多个存储单元，存储单元包括晶体管；多条第一导电线，沿第三方向间隔设置，耦接存储单元行的晶体管的栅极；多条第二导电线，沿第二方向间隔设置，耦接存储单元列的晶体管的源极；第一外围电路，位于沿第一方向设置的两个存储阵列间，耦接第一导电线；第二外围电路，位于沿第一方向设置的两个存储阵列间，耦接第二导电线。
Description
技术领域
本公开实施例涉及半导体器件领域，尤其涉及一种存储器。
背景技术
存储器的集成度，是确定存储器产品价格的重要因素之一。以二维或平面半导体器件为例，其集成度主要取决于单位存储单元所占据的面积。通常，可通过缩小单位存储单元占据面积的方式提高集成度。然而，缩小单位存储单元占据的面积，就要求提供能够实现更精细图案加工设备，昂贵的高精度图案加工设备成为了限制集成度提高的瓶颈。为了突破这一瓶颈，提供了包括三维布局的存储器。
发明内容
本公开实施例提供一种存储器，包括：至少两个存储阵列、第一外围电路和第二外围电路；
所述至少两个存储阵列，位于衬底上，沿平行于所述衬底的第一方向并列设置；所述存储阵列包括：沿第二方向间隔设置的多个存储单元行，沿第三方向间隔设置的多个存储单元列，多条第一导电线和多条第二导电线；其中，所述第一方向、所述第二方向和所述第三方向互相垂直；
所述存储单元行包括沿所述第三方向间隔设置的多个存储单元，所述存储单元列包括沿所述第二方向间隔设置的多个所述存储单元，所述存储单元包括晶体管；
所述多条第一导电线，沿所述第三方向间隔设置，且沿第二方向延伸，所述第一导电线耦接所述存储单元行包括的多个所述晶体管的栅极；
所述多条第二导电线，沿所述第二方向间隔设置，且沿所述第三方向延伸，所述第二导电线耦接所述存储单元列包括的多个所述晶体管的源极；
所述第一外围电路，位于沿所述第一方向并列设置的两个所述存储阵列之间，耦接所述存储阵列包括的所述多条第一导电线，用于对所述第一导电线施加第一控制信号；
所述第二外围电路，位于沿所述第一方向并列设置的两个所述存储阵列之间，耦接所述存储阵列包括的所述多条第二导电线，用于对所述第二导电线施加第二控制信号。
在一些实施例中，所述存储阵列包括第一台阶结构，所述第一台阶结构包括沿垂直于所述衬底的方向堆叠的多级第一台阶；其中，所述第一台阶，包括沿垂直于所述衬底的方向堆叠设置的所述第一导电线和第一绝缘层；所述第一绝缘层位于相邻的两个所述第一导电线之间；
或者，
所述存储阵列包括第二台阶结构，所述第二台阶结构包括沿垂直于所述衬底的方向堆叠的多级第二台阶；其中，所述第二台阶，包括沿垂直于所述衬底的方向堆叠设置的所述第二导电线和第二绝缘层；所述第二绝缘层位于相邻的两个所述第二导电线之间。
在一些实施例中，所述第二方向平行于所述衬底；
所述存储器包括：至少两个沿所述第二方向并列设置的所述存储阵列；
所述存储阵列中，所述第二导电线位于所述存储阵列的第一侧，所述第一台阶结构位于所述存储阵列的第二侧；其中，所述第二侧与所述第一侧接触；
第一个所述存储阵列包括的所述第一台阶结构，沿所述第一方向与第二个所述存储阵列并列设置，且相对靠近第二个所述存储阵列的第三侧；其中，所述第三侧为所述第一侧的相反侧；
第二个所述存储阵列包括的所述第一台阶结构，沿所述第一方向与所述第一个所述存储阵列并列设置，且相对靠近第一个所述存储阵列的第三侧。
在一些实施例中，所述存储器包括：至少四个沿所述第二方向依次并列设置的所述存储阵列；
其中，沿所述第二方向，第一个所述存储阵列和第四个所述存储阵列镜像对称，第二个所述存储阵列和第三个所述存储阵列镜像对称。
在一些实施例中，所述存储器包括：至少四个沿所述第二方向依次并列设置的所述存储阵列；
其中，沿所述第二方向，第一个所述存储阵列和第三个所述存储阵列的布局相同，第二个所述存储阵列和第四个所述存储阵列的布局相同。
在一些实施例中，相邻两个沿所述第一方向并列设置的所述存储阵列镜像对称。
在一些实施例中，沿所述第一方向并列设置的两个存储阵列中，一个所述存储阵列的所述多条第一导电线和另一个所述存储阵列的所述多条第一导电线之间的距离，大于一个所述存储阵列的所述多条第二导电线和另一个所述存储阵列的所述多条第二导电线之间的距离；
所述第一外围电路，位于两个所述存储阵列的所述多条第一导电线之间，耦接两个所述存储阵列的所述多条第一导电线；
所述第二外围电路，位于两个所述存储阵列的所述多条第二导电线之间，耦接两个所述存储阵列的所述多条第二导电线。
在一些实施例中，所述存储器包括：至少两个所述第一外围电路、至少两个所述第二外围电路，以及沿所述第一方向并列设置的四个所述存储阵列；其中，
第二个所述存储阵列包括的第一导电线和第二导电线，相对靠近第一个所述存储阵列；第三个所述存储阵列包括的第一导电线和第二导电线，相对靠近第四个所述存储阵列；
第一个所述第一外围电路和第一个所述第二外围电路，位于第一个所述存储阵列和第二个所述存储阵列之间；第二个所述第一外围电路和第二个所述第二外围电路，位于第三个所述存储阵列和第四个所述存储阵列之间。
在一些实施例中，相邻两个沿所述第一方向并列设置的所述存储阵列的布局相同。
在一些实施例中，所述晶体管包括半导体层、栅极层和栅极介质层；其中，
所述半导体层包括沿所述第一方向依次并列设置的所述源极、沟道区和漏极；
所述栅极层环绕所述沟道区设置；
所述栅极介质层，设置于所述沟道区和所述栅极层之间。
在一些实施例中，所述存储单元还包括电容器；所述电容器包括第一电极板、极间介质层和第二电极板；其中，所述第一电极板与所述漏极接触，所述极间介质层电隔离所述第一电极板和所述第二电极板。
在一些实施例中，所述第一电极板的形状包括：圆筒形；圆筒形的所述第一电极板的轴向平行于所述第一方向；
所述第二电极板的形状包括：圆筒形；圆筒形的所述第二电极板的轴向平行于所述第一方向；圆筒形的所述第二电极板的半径大于圆筒形的所述第一电极板的半径。
在一些实施例中，所述存储器还包括：第一导电接触、第一互连线和第二导电接触；其中，
所述第一导电接触，沿垂直于所述衬底的方向延伸，一端电连接所述第一导电线，另一端电连接所述第一互连线；
所述第一互连线，平行于所述衬底，且位于所述存储阵列上；
所述第二导电接触，沿垂直于所述衬底的方向延伸，一端电连接所述第一互连线，另一端电连接所述第一外围电路。
在一些实施例中，所述存储器还包括：第三导电接触、第二互连线和第四导电接触；其中，
所述第三导电接触，沿垂直于所述衬底的方向延伸，一端电连接所述第二导电线，另一端电连接所述第二互连线；
所述第二互连线，平行于所述衬底，且位于所述存储阵列上；
所述第四导电接触，沿垂直于所述衬底的方向延伸，一端电连接所述第二互连线，另一端电连接所述第二外围电路。
在一些实施例中，所述存储器还包括：
隔离介质层，位于所述第一外围电路和所述第二外围电路之间，用于电隔离所述第一外围电路和所述第二外围电路；其中，所述隔离介质层的介电常数小于3.9。
相关技术中，通常将外围电路设置在存储器包括的所有存储阵列的外围，使得外围电路与存储阵列之间的连线距离较长，连线电阻较大，导致存储器性能较差。本公开实施例不仅提供了一种三维存储器，而且将第一外围电路和第二外围电路设置在相邻两个存储阵列之间，缩短了控制该存储阵列的外围电路与对应存储阵列之间的连线距离，降低了连线电阻，不仅有利于缩短由于连线的电阻导致的延时，提高对于存储阵列的操作速度和控制效果，且能降低功耗，提高存储器性能。
附图说明
图1是一种存储器的布局示意图；
图2是根据一示例性实施例示出的一种存储器的框图；
图3是根据一示例性实施例示出的一种第一台阶结构的示意图；
图4是根据一示例性实施例示出的一种第二台阶结构的示意图；
图5是根据一示例性实施例示出的一种存储器的局部布局示意图；
图6是根据一示例性实施例示出的另一种存储器的局部布局示意图；
图7是根据一示例性实施例示出的又一种存储器的局部布局示意图；
图8是根据一示例性实施例示出的又一种存储器的局部布局示意图；
图9是根据一示例性实施例示出的又一种存储器的局部布局示意图；
图10是根据一示例性实施例示出的沿图9的线b-b’截取的截面图；
图11是根据一示例性实施例示出的沿图9的线a-a’截取的截面图。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
图1是一种存储器的布局示意图。参照图1所示，存储器100包括存储器件(MAT)110、外围电路120、字线(WL)以及位线(BL)，外围电路120设置在存储器件110外围，字线和位线用于耦接存储器件110和外围电路120。存储器100设置在衬底上。衬底可包括硅晶圆(Wafer)。X轴方向和Y轴方向可平行于晶圆表面。衬底可包括存储器件区域和外围电路区域。外围电路区域围绕存储器件区域设置，设置在存储器件区域外围。
存储器件110可包括多个存储阵列，每个存储阵列可包括呈阵列排布的多个存储单元。存储单元包括但不限于NAND存储单元或者动态随机存储单元。
外围电路120可包括感测放大器(Sense Amplifier，SA)和字线驱动器(SubWordline Driver，SWD)。感测放大器通过位线与存储单元的漏极耦接，感测放大器与存储器件110可平行于Y轴并列设置。字线驱动器通过字线与存储单元的栅极耦接，字线驱动器与存储器件110可平行于X轴并列设置。
需要说明的是，图1示出的存储器中，由于外围电路设置在存储器件的外围，因此，外围电路和越靠近存储器件中心区域的存储阵列的距离越远，为了实现外围电路和每个存储阵列的对应电连接，实现互连作用的导电线(例如，字线和位线)的长度通常较长，导致互连线的电阻较大，不仅增加了存储器的信号延迟，降低了芯片的速度，而且功耗较高。
图2是本公开实施例示出的一种存储器200的框图。参照图2，存储器200包括：至少两个存储阵列210、第一外围电路220和第二外围电路230；
至少两个存储阵列210，位于衬底上，沿平行于衬底的第一方向并列设置；存储阵列210包括：沿第二方向间隔设置的多个存储单元行，沿第三方向间隔设置的多个存储单元列，多条第一导电线和多条第二导电线；其中，第一方向、第二方向和第三方向互相垂直；
存储单元行包括沿第三方向间隔设置的多个存储单元，存储单元列包括沿第二方向间隔设置的多个存储单元，存储单元包括晶体管；
多条第一导电线(未示出)，沿第三方向间隔设置，且沿第二方向延伸，第一导电线耦接存储单元行包括的多个晶体管的栅极；
多条第二导电线(未示出)，沿第二方向间隔设置，且沿第三方向延伸，第二导电线耦接存储单元列包括的多个晶体管的源极；
第一外围电路220，位于沿第一方向并列设置的两个存储阵列210之间，耦接存储阵列210包括的多条第一导电线，用于对第一导电线施加第一控制信号；
第二外围电路230，位于沿第一方向并列设置的两个存储阵列210之间，耦接存储阵列210包括的多条第二导电线，用于对第二导电线施加第二控制信号。
衬底可包括但不限于：硅晶圆、锗晶圆或者硅锗晶圆等。衬底上可具有外围电路区和至少两个存储阵列区，外围电路区设置在相邻两个存储阵列区之间。可以理解的是，第一外围电路和第二外围电路设置在外围电路区，存储阵列210设置在存储阵列区。
当衬底平行于水平面放置时，X轴方向和Y轴方向平行于衬底所在平面，Z轴方向垂直于衬底所在平面，第一方向可平行于X轴方向。
在一些实施例中，第二方向可垂直于衬底所在平面，第三方向可平行于衬底所在平面。例如，当衬底平行于水平面放置时，第二方向可平行于Z轴方向，第三方向可平行于Y轴方向。
在另一些实施例中，第二方向可平行于衬底所在平面，第三方向可垂直于衬底所在平面。例如，当衬底平行于水平面放置时，第二方向可平行于Y轴方向，第三方向可平行于Z轴方向。
为了便于说明，本公开实施例将以第二方向平行于衬底所在平面，且第三方向垂直于衬底所在平面进行说明。
同一个存储阵列210中，位于同一行的多个存储单元的栅极耦接至同一个第一导电线，位于同一列的多个存储单元的源极耦接至同一个第二导电线。
晶体管可包括但不限于鳍式场效应(Finfet)晶体管或者全环绕栅(Gate-All-Around，GAA)晶体管。
存储阵列210还可包括绝缘材料，位于相邻的存储单元之间。可以理解的是，第一导电线和第二导电线穿过该绝缘材料，以实现与存储单元的电连接。存储单元包括但不限于动态随机存储单元或者NAND存储单元。
第一导电线的组成材料可包括：掺杂的半导体材料(例如，掺杂的硅或者掺杂的锗等)、导电的金属氮化物(例如，钛氮化物或者钽氮化物)、金属材料(例如，钨或者铜)或者金属半导体化合物(例如，钨硅化物或者钛硅化物等)等。第一导电线可作为存储阵列210的字线。
第二导电线的组成材料可包括：掺杂的半导体材料(例如，掺杂的硅或者掺杂的锗等)、导电的金属氮化物(例如，钛氮化物或者钽氮化物)、金属材料(例如，钨或者铜)或者金属半导体化合物(例如，钨硅化物或者钛硅化物等)等。第二导电线可作为存储阵列210的位线。第二导电线的组成材料可以与第一导电线的组成材料相同或者不同。
相邻的两条第一导电线之间通过绝缘材料实现电隔离。相邻的两条第二导电线之间通过绝缘材料实现电隔离。
第一外围电路和第二外围电路可以对存储单元阵列进行编程操作、读取操作或者擦除操作。
第一外围电路可以根据接收的地址数据进行解码，以生成第一控制信号，并根据解码的地址数据选择至少一个第一导电线发送第一控制信号。第一外围电路可包括：行解码器和/或字线驱动器。
第二外围电路可在编程操作期间向第二导电线施加第二控制信号，以将接收的数据写入与选择的第二导电线电连接的存储单元中。第二外围电路还可以在读取操作期间读取与选择的第二导电线连接的存储单元存储的数据。第二外围电路可包括感测放大器。第二外围电路还可包括页面缓存器。
相较于将外围电路设置在存储器包括的所有存储阵列的外围，本公开实施例提供的存储器200，将第一外围电路220和第二外围电路230设置在相邻两个存储阵列210之间，缩短了控制该存储阵列210的外围电路与对应存储阵列210之间的连线距离，降低了连线电阻，不仅有利于缩短由于连线的电阻导致的延时，提高对于存储阵列210的操作速度和控制效果，且能降低功耗，提高存储器200性能。
在一些实施例中，参照图3所示，存储阵列210包括第一台阶结构211，第一台阶结构211包括沿垂直于衬底240的方向堆叠的多级第一台阶2110；其中，第一台阶2110，包括沿垂直于衬底240的方向堆叠设置的第一导电线2111和第一绝缘层2112；第一绝缘层2112位于相邻的两个第一导电线2111之间。
第一台阶2110沿平行于衬底的方向延伸。以第二方向为平行于衬底的Y轴方向为例，第一台阶2110可沿Y轴方向延伸。在第一台阶结构211中，多条第一导电线2111在Y轴方向上的长度可随着第一导电线2111与衬底240的距离增加而减少。例如，第一台阶结构211中相对靠近衬底240的一个第一导电线2111在Y轴方向的长度，大于第一台阶结构211中相对远离衬底240的另一个第一导电线2111在Y轴方向的长度。
第一绝缘层2112的组成材料可以包括：硅氧化物、硅氮化物、硅氮氧化物或者硅碳氧化物等。
可以理解的是，当存储阵列210包括第一台阶结构211时，该存储阵列210包括的多条第二导电线沿垂直于衬底的方向延伸。
在一些实施例中，参照图4所示，存储阵列210包括第二台阶结构212，第二台阶结构212包括沿垂直于衬底的方向堆叠的多级第二台阶2120；其中，第二台阶2120，包括沿垂直于衬底的方向堆叠设置的第二导电线2121和第二绝缘层2122；第二绝缘层2122位于相邻的两个第二导电线2121之间。
第二台阶2120沿平行于衬底的方向延伸。例如，第二台阶2120沿Y轴方向延伸。在第二台阶结构212中，多条第二导电线2121在Y轴方向上的长度随着第二导电线2121与衬底240的距离增加而减少。例如，第二台阶结构212中相对靠近衬底240的一个第二导电线2121在Y轴方向的长度，大于第二台阶结构211中相对远离衬底240的另一个第二导电线2121在Y轴方向的长度。
第二绝缘层2122的组成材料可以包括：硅氧化物、硅氮化物、硅氮氧化物或者硅碳氧化物等。
可以理解的是，当存储阵列210包括第二台阶结构212时，该存储阵列210包括的多条第一导电线沿垂直于衬底的方向延伸。
在一些实施例中，参照图5所示，第二方向平行于衬底；
存储器200包括：至少两个沿第二方向并列设置的存储阵列；
存储阵列中，第二导电线位于存储阵列的第一侧，第一台阶结构211位于存储阵列的第二侧；其中，第二侧与第一侧接触；
第一个存储阵列210a包括的第一个第一台阶结构211a，沿第一方向与第二个存储阵列210b并列设置，且相对靠近第二个存储阵列210b的第三侧；其中，第三侧为第一侧的相反侧；
第二个存储阵列210b包括的第二个第一台阶结构211b，沿第一方向与第一个存储阵列210a并列设置，且相对靠近第一个存储阵列210a的第三侧。
示例性地，存储阵列210a包括第一台阶结构211a，第一台阶结构211a设置于存储阵列210a的第二侧，且沿第二方向延伸。
在一些实施例中，参照图5所示，存储器200还可包括第一个第一外围电路220a，第二个第一外围电路220b，第一个第二外围电路230a和第二个第二外围电路230b。
第一个第一外围电路220a与第一个存储阵列210a包括的第一台阶结构211a沿第一方向并列设置，第二个第一外围电路220b与第二个存储阵列210b包括的第一台阶结构211b沿第一方向并列设置。第一个第二外围电路230a与第一个存储阵列包括的多条第一导电线2121a沿第一方向并列设置，第二个第二外围电路230b与第二个存储阵列包括的多条第一导电线2121b沿第一方向并列设置。
进一步地，第一个第一外围电路220a、第一个存储阵列210a包括的第一台阶结构211a、第二个存储阵列210b包括的多条第二导电线2121b、以及第二个第二外围电路230b可沿第一方向并列设置。第一个第二外围电路230a、第一个存储阵列210a包括的多条第二导电线2121a、第二个存储阵列210b包括的第二台阶结构211b、以及第二个第一外围电路220b可沿第一方向并列设置。
本公开实施例提供了一种能够提高衬底面积利用率的存储器200布局方案，有利于提高存储器200的集成度。
在一些实施例中，存储器200包括：至少四个沿第二方向依次并列设置的存储阵列；其中，沿第二方向，第一个存储阵列和第四个存储阵列镜像对称，第二个存储阵列和第三个存储阵列镜像对称。
如图6所示，第二方向平行于Y轴方向，存储器200包括四个沿第二方向依次并列设置的存储阵列，依次为存储阵列210a、存储阵列210b、存储阵列210c和存储阵列210d。存储阵列210b位于存储阵列210a和存储阵列210c之间，存储阵列210c位于存储阵列210b和存储阵列210d之间。存储阵列210a和存储阵列210d镜像对称，存储阵列210b和存储阵列210c镜像对称。
可以理解的是，本公开实施例中，用于控制每个存储阵列的第一外围电路和第二外围电路，可紧邻对应的存储阵列设置。对于整个存储器200而言，本公开实施例中第一外围电路和第二外围电路可分散设置于相邻存储阵列之间的间隙中，进而可缩短第一外围电路和对应需要电连接的多条第一导电线之间的距离、以及缩短第二外围电路和对应需要电连接的多条第二导电线之间的距离。
在一些实施例中，存储器200包括：至少四个沿第二方向依次并列设置的存储阵列；其中，沿第二方向，第一个存储阵列和第三个存储阵列的布局相同，第二个存储阵列和第四个存储阵列的布局相同。
参照图7所示，第二方向平行于Y轴方向，存储器200包括四个沿第二方向依次并列设置的存储阵列，依次为存储阵列210a、存储阵列210b、存储阵列210f和存储阵列210g。存储阵列210b位于存储阵列210a和存储阵列210f之间，存储阵列210f位于第二个存储阵列210b和存储阵列210g之间。
示例性地，存储阵列210的布局可包括：多条存储单元行的排布方向和延伸方向、多条存储单元列的排布方向和延伸方向、多条第一导电线的排布方向和延伸方向、多条第二导电线的排布方向和延伸方向、多条第一导电线和多条第二导电线的相对位置关系、多条第一导电线和存储单元行的相对位置关系、以及多条第二导电线和存储单元列的相对位置关系等。
需要说明的是，布局相同的两个存储阵列210，可以通过平移完全重叠。例如，对于布局相同的存储阵列210a和存储阵列210f，沿第二方向平移存储阵列210a，可使存储阵列210a和存储阵列210f重叠。
在一些实施例中，相邻两个沿第一方向并列设置的存储阵列镜像对称。
参照图7所示，存储阵列210a和存储阵列210h为沿第一方向并列设置的相邻两个存储阵列，存储阵列210a和存储阵列210h镜像对称，对称轴平行于Y轴方向。
在一些实施例中，沿第一方向并列设置的两个存储阵列中，一个存储阵列的多条第一导电线和另一个存储阵列的多条第一导电线之间的距离，大于一个存储阵列的多条第二导电线和另一个存储阵列的多条第二导电线之间的距离；
第一外围电路，位于两个存储阵列的多条第一导电线之间，耦接两个存储阵列的多条第一导电线；
第二外围电路，位于两个存储阵列的多条第二导电线之间，耦接两个存储阵列的多条第二导电线。
参照图7所示，第一方向平行于X轴方向，存储阵列210b和存储阵列210i沿第一方向并列设置，第一外围电路220b位于存储阵列210b的多条第一导电线和存储阵列210i的多条第一导电线之间，第二外围电路230b位于存储阵列210b的多条第二导电线和存储阵列210i的多条第二导电线之间。
需要说明的是，存储阵列210b和存储阵列210i共用第一外围电路220b，即第一外围电路220b不仅与存储阵列210b的多条第一导电线电连接，而且与存储阵列210i的多条第一导电线电连接。存储阵列210b和存储阵列210i共用第二外围电路230b，即第二外围电路230b不仅与存储阵列210b的多条第二导电线电连接，而且与存储阵列210i的多条第二导电线电连接。
由于在同一个存储阵列中，多条第一导电线是沿第三方向并列设置的，第三方向垂直于XOY平面(即衬底所在平面)，因此，沿第一方向相邻的两个存储阵列的多条第一导电线之间的距离，可通过这两个存储阵列中基本位于同一水平高度的对应两条第一导电线之间的距离来表示。沿第一方向相邻的两个存储阵列的多条第二导电线之间的距离，可通过这两个存储阵列中沿第一方向并列设置的两条第二导电线之间的距离来表示。
存储阵列210b的多条第一导电线与存储阵列210i的多条第一导电线之间的距离记为第一距离D1，存储阵列210b的多条第二导电线与存储阵列210i的多条第二导电线之间的距离记为第二距离D2，第一距离D1大于第二距离D2。可以理解的是，存储阵列210b的第二导电线，设置在存储阵列210b相对靠近存储阵列210i的一侧。
需要说明的是，继续参照图7，存储阵列210a和存储阵列210h也为沿第一方向并列设置的两个存储阵列，控制存储阵列210a的第一外围电路220a，设置在存储阵列210a相对远离存储阵列2210h的一侧。控制存储阵列210a的第二外围电路230a，设置在存储阵列210a相对远离存储阵列2210h的一侧。控制存储阵列210h的第一外围电路220h，设置在存储阵列210h相对远离存储阵列2210a的一侧。控制存储阵列210h的第二外围电路230h，设置在存储阵列210h相对远离存储阵列2210a的一侧。
需要说明的是，沿第一方向，存储阵列210a左侧还可设置另一个存储阵列220，且存储阵列210a和该存储阵列220可共用第一外围电路220a和第二外围电路230a。类似地，沿第一方向，存储阵列210h右侧还可设置另一个存储阵列220，且存储阵列210h和该存储阵列220可共用第一外围电路220h和第二外围电路230h。
在另一些实施例中，控制存储阵列210a的第一外围电路220a和控制存储阵列210h的第一外围电路220h可设置在存储阵列210a和存储阵列210h之间(未示出)。
需要强调的是，本公开实施例中，将第一外围电路设置在更靠近其所控制的存储阵列周围，甚至进一步的将第一外围电路设置在更靠近其需要电连接的多条第一导电线的位置，可以缩短第一外围电路与多条第一导电线之间的连线距离，降低连线电阻，不仅有利于缩短由于互连线的电阻导致的延时，提高对于存储阵列的操作速度和控制效果，且能降低功耗，提高存储器200性能。
类似地，本公开实施例中，将第二外围电路设置在更靠近其所控制的存储阵列周围，甚至进一步的将第二外围电路设置在更靠近其需要电连接的多条第二导电线的位置，可以缩短第二外围电路与多条第二导电线之间的连线距离，降低连线电阻，不仅有利于缩短由于连线的电阻导致的延时，提高对于存储阵列的操作速度和控制效果，且能降低功耗，提高存储器200性能。
可以理解的是，图7仅是示出了存储器200的局部布局示意图，存储器200还可以按照图7示出的布局沿X轴方向和/或Y轴方向进行排布。
在一些实施例中，存储器200包括：至少两个第一外围电路、至少两个第二外围电路，以及沿第一方向并列设置的四个存储阵列；其中，第二个存储阵列包括的第一导电线和第二导电线，相对靠近第一个存储阵列；第三个存储阵列包括的第一导电线和第二导电线，相对靠近第四个存储阵列；第一个第一外围电路和第一个第二外围电路，位于第一个存储阵列和第二个存储阵列之间；第二个第一外围电路和第二个第二外围电路，位于第三个存储阵列和第四个存储阵列之间。
参照图8所示，第一方向平行于X轴方向，存储器200包括沿第一方向依次并列设置的存储阵列210j、存储阵列210a、存储阵列210h和存储阵列210k。存储阵列210j和存储阵列210a关于Y轴镜像对称，存储阵列210a和存储阵列210h关于Y轴镜像对称，存储阵列210h和存储阵列210k关于Y轴镜像对称，存储阵列210j和存储阵列210h的布局相同，存储阵列210a和存储阵列210k的布局相同。
第一个第一外围电路220a，位于存储阵列210j和存储阵列210a之间，分别与存储阵列210j的多条第一导电线以及存储阵列210a的多条第一导电线电连接，用于控制存储阵列210j和存储阵列210a。
第一个第二外围电路230a，位于存储阵列210j和存储阵列210a之间，分别与存储阵列210j的多条第二导电线以及存储阵列210a的多条第二导电线电连接，用于控制存储阵列210j和存储阵列210a。
第二个第一外围电路220h，位于存储阵列210h和存储阵列210k之间，分别与存储阵列210h的多条第一导电线以及存储阵列210k的多条第一导电线电连接，用于控制存储阵列210h和存储阵列210k。
第二个第二外围电路230h，位于存储阵列210h和存储阵列210k之间，分别与存储阵列210h的多条第二导电线以及存储阵列210k的多条第二导电线电连接，用于控制存储阵列210h和存储阵列210k。
在一些实施例中，相邻两个沿第一方向并列设置的存储阵列的布局相同。参照图6所示，第一方向平行于X轴方向，沿第一方向并列设置的存储阵列210a和存储阵列210e布局相同。
在一些实施例中，晶体管包括半导体层、栅极层和栅极介质层；其中，
半导体层包括沿第一方向依次并列设置的源极、沟道区和漏极；
栅极层环绕沟道区设置；
栅极介质层，设置于沟道区和栅极层之间。
半导体层的组成材料可包括：硅、锗、硅锗或者铟锗锌氧化物(IGZO)。源极和漏极的掺杂类型相同。例如，源极和漏极可掺杂为具有第一导电类型(例如，n型)。或者，源极和漏极可掺杂为具有第二导电类型(例如，p型)。
沟道区位于源极和漏极之间，沟道区可以掺杂或者不掺杂。需要强调的是，当沟道区掺杂时，沟道区的掺杂类型和源极的掺杂类型不同
栅极层的组成材料可包括：硅或者钨等。
栅极介质层的组成材料可包括：硅氧化物、硅氮化物或者硅氮氧化物等。
在一些实施例中，存储单元还包括电容器；电容器包括第一电极板、极间介质层和第二电极板；其中，第一电极板与漏极接触，极间介质层电隔离第一电极板和第二电极板。
第一电极板的组成材料可以包括：金属、金属硅化物或者金属氮化物。例如，钨、钛、硅化钛、氮化钛、氮化钽或者氮化钨等。
极间介质层的组成材料可包括：金属氧化物。例如，氧化锆、氧化铪、氧化钛锆或者氧化铝等。
第二电极板的组成材料可以包括：金属、金属硅化物或者金属氮化物。例如，钨、钛、硅化钛、氮化钛、氮化钽或者氮化钨等。第二电极板的组成材料与第一电极板的组成材料可以相同或者不同。
每个存储单元中，电容器的第一电极板可沿第一方向与晶体管的漏极并列设置，第一电极板可与晶体管的漏极直接接触。
在一些实施例中，第一电极板、极间介质层和第二电极板可沿第一方向并列设置。
在一些实施例中，第一电极板的形状包括：圆筒形；圆筒形的第一电极板的轴向平行于第一方向；
第二电极板的形状包括：圆筒形；圆筒形的第二电极板的轴向平行于第一方向；圆筒形的第二电极板的半径大于圆筒形的第一电极板的半径。
具体地，圆筒形的第一电极板可包括：第一底部以及垂直于第一底部的第一侧壁。第一底部可与晶体管的漏极直接接触，第一侧壁沿第一方向延伸。
圆筒形的第二电极板可包括：第二底部以及垂直于第二底部的第二侧壁。第二底部可与第一底部平行，第二侧壁沿第一方向延伸。
极间介质层也可圆筒形，以将第一电极板和第二电极板间隔开。
相较于第一电极板、极间介质层和第二电极板沿第一方向并列设置的电容器，在电容器体积相同的情况下，本公开实施例提供的电容器可增大第一电极板和第二电极板的相对面积，有利于提高电容器的容量。
参照图9所示，衬底240可包括存储阵列区和外围电路区241。存储阵列区内设置有多个存储阵列，存储阵列包括第一台阶结构211，外围电路区242内设置有第一外围电路和第二外围电路。存储阵列的存储单元为动态随机存储单元，动态随机存储单元包括为晶体管和电容器。存储阵列区包括晶体管子区2421、电容器区2422、字线设置区和位线设置区。可以理解的是，晶体管子区2421承载存储单元包括的晶体管，电容器区2422承载存储单元包括的电容器，字线设置区承载多条第一导电线，位线设置区承载多条第二导电线2121。
在一些实施例中，参照图10所示，存储器200还包括：第一导电接触241、第一互连线242和第二导电接触243；其中，
第一导电接触241，沿垂直于衬底的方向延伸，一端电连接第一导电线，另一端电连接第一互连线；
第一互连线242，平行于衬底，且位于存储阵列上；
第二导电接触243，沿垂直于衬底的方向延伸，一端电连接第一互连线242，另一端电连接第一外围电路220。
第一导电接触241、第一互连线242和第二导电接触243的组成材料均可包括：掺杂的半导体材料(例如，掺杂的硅或者掺杂的锗等)、导电的金属氮化物(例如，钛氮化物或者钽氮化物)、金属材料(例如，钨或者铜)或者金属半导体化合物(例如，钨硅化物或者钛硅化物等)等。第一导电接触241、第一互连线242和第二导电接触243的组成材料可相同或不同。
相较于第一外围电路直接通过平行于衬底的多条引线与不同的第一导电线电连接，本公开实施例中，通过设置沿垂直于衬底方向延伸的第一导电接触，可以将第一导电线与第一互连线电连接的触点沿垂直于衬底方向进行灵活布局，进而提高多条第一互连线的布局的灵活程度，且能够通过在垂直于衬底方向灵活设置不同第一互连线之间的距离，减少第一互连线之间的串扰，提高存储器200的稳定性。
在一些实施例中，至少两条第一导电接触与同一条第一互连线电连接。
相较于每条第一导电接触均通过不同的第一互连线以及不同的第二导电线电连接至第一外围电路，本公开实施例中通过至少两条第一导电接触与同一条第一互连线电连接，可减少需要设置的第一互连线的数量，进而减少第一互连线占用的空间。另外，在用于布局第一互连线的空间不变的情况下，通过减少第一互连线的数量，可以减少第一互连线之间的相互影响，有利于提高存储器200的稳定性。
在一些实施例中，参照图11所示，存储器200还包括：第三导电接触251、第二互连线252和第四导电接触253；其中，
第三导电接触251，沿垂直于衬底的方向延伸，一端电连接第二导电线，另一端电连接第二互连线；
第二互连线252，平行于衬底，且位于存储阵列210上；
第四导电接触253，沿垂直于衬底的方向延伸，一端电连接第二互连线252，另一端电连接第二外围电路230。
第三导电接触251、第二互连线252和第四导电接触253的组成材料均可包括：掺杂的半导体材料(例如，掺杂的硅或者掺杂的锗等)、导电的金属氮化物(例如，钛氮化物或者钽氮化物)、金属材料(例如，钨或者铜)或者金属半导体化合物(例如，钨硅化物或者钛硅化物等)等。第三导电接触251、第二互连线252和第四导电接触253的组成材料可相同或不同。
相较于第二外围电路直接通过平行于衬底的多条引线与不同的第二导电线电连接，本公开实施例中，通过设置沿垂直于衬底方向延伸的第三导电接触，可以将第二导电线与第二互连线电连接的触点沿垂直于衬底方向进行灵活布局，进而提高多条第二互连线的布局的灵活程度，且能够通过在垂直于衬底方向灵活设置不同第二互连线之间的距离，减少第二互连线之间的串扰，提高存储器200的稳定性。
在一些实施例中，至少两条第三导电接触与同一条第二互连线电连接。
相较于每条第三导电接触均通过不同的第二互连线以及不同的第四导电线电连接至第二外围电路，本公开实施例中通过至少两条第三导电接触与同一条第二互连线电连接，可减少需要设置的第二互连线的数量，进而减少第二互连线占用的空间。另外，在用于布局第二互连线的空间不变的情况下，通过减少第二互连线的数量，可以减少第二互连线之间的相互影响，有利于提高存储器200的稳定性。
在一些实施例中，存储器200还包括：隔离介质层，位于第一外围电路220和第二外围电路230之间，用于电隔离第一外围电路220和第二外围电路230；其中，隔离介质层的介电常数小于3.9。
示例性地，隔离介质层的组成材料为低介电常数(low k)材料，可包括：聚酰亚胺、无定型碳氮薄膜或者聚四氯乙烯等。
本公开实施例中，通过使用介电常数小于3.9的隔离介质层电隔离第一外围电路220和第二外围电路230，可降低第一外围电路220和第二外围电路230包括的导线之间的电容耦合效应，减少存储器200发热量，提高存储器200性能。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以权利要求的保护范围为准。
Claims (15)
1.一种存储器，其特征在于，包括：至少两个存储阵列、第一外围电路和第二外围电路；
所述至少两个存储阵列，位于衬底上，沿平行于所述衬底的第一方向并列设置；所述存储阵列包括：沿第二方向间隔设置的多个存储单元行，沿第三方向间隔设置的多个存储单元列，多条第一导电线和多条第二导电线；其中，所述第一方向、所述第二方向和所述第三方向互相垂直；
所述存储单元行包括沿所述第三方向间隔设置的多个存储单元，所述存储单元列包括沿所述第二方向间隔设置的多个所述存储单元，所述存储单元包括晶体管；
所述多条第一导电线，沿所述第三方向间隔设置，且沿第二方向延伸，所述第一导电线耦接所述存储单元行包括的多个所述晶体管的栅极；
所述多条第二导电线，沿所述第二方向间隔设置，且沿所述第三方向延伸，所述第二导电线耦接所述存储单元列包括的多个所述晶体管的源极；
所述第一外围电路，位于沿所述第一方向并列设置的两个所述存储阵列之间，耦接所述存储阵列包括的所述多条第一导电线，用于对所述第一导电线施加第一控制信号；
所述第二外围电路，位于沿所述第一方向并列设置的两个所述存储阵列之间，耦接所述存储阵列包括的所述多条第二导电线，用于对所述第二导电线施加第二控制信号。
2.根据权利要求1所述的存储器，其特征在于，
所述存储阵列包括第一台阶结构，所述第一台阶结构包括沿垂直于所述衬底的方向堆叠的多级第一台阶；其中，所述第一台阶，包括沿垂直于所述衬底的方向堆叠设置的所述第一导电线和第一绝缘层；所述第一绝缘层位于相邻的两个所述第一导电线之间；
或者，
所述存储阵列包括第二台阶结构，所述第二台阶结构包括沿垂直于所述衬底的方向堆叠的多级第二台阶；其中，所述第二台阶，包括沿垂直于所述衬底的方向堆叠设置的所述第二导电线和第二绝缘层；所述第二绝缘层位于相邻的两个所述第二导电线之间。
3.根据权利要求2所述的存储器，其特征在于，
所述第二方向平行于所述衬底；
所述存储器包括：沿所述第二方向并列设置的至少两个所述存储阵列；
所述存储阵列中，所述第二导电线位于所述存储阵列的第一侧，所述第一台阶结构位于所述存储阵列的第二侧；其中，所述第二侧与所述第一侧接触；
第一个所述存储阵列包括的所述第一台阶结构，沿所述第一方向与第二个所述存储阵列并列设置，且相对靠近第二个所述存储阵列的第三侧；其中，所述第三侧为所述第一侧的相反侧；
第二个所述存储阵列包括的所述第一台阶结构，沿所述第一方向与所述第一个所述存储阵列并列设置，且相对靠近第一个所述存储阵列的第三侧。
4.根据权利要求3所述的存储器，其特征在于，所述存储器包括：至少四个沿所述第二方向依次并列设置的所述存储阵列；
其中，沿所述第二方向，第一个所述存储阵列和第四个所述存储阵列镜像对称，第二个所述存储阵列和第三个所述存储阵列镜像对称。
5.根据权利要求3所述的存储器，其特征在于，所述存储器包括：至少四个沿所述第二方向依次并列设置的所述存储阵列；
其中，沿所述第二方向，第一个所述存储阵列和第三个所述存储阵列的布局相同，第二个所述存储阵列和第四个所述存储阵列的布局相同。
6.根据权利要求1所述的存储器，其特征在于，
相邻两个沿所述第一方向并列设置的所述存储阵列镜像对称。
7.根据权利要求6所述的存储器，其特征在于，
沿所述第一方向并列设置的两个存储阵列中，一个所述存储阵列的所述多条第一导电线和另一个所述存储阵列的所述多条第一导电线之间的距离，大于一个所述存储阵列的所述多条第二导电线和另一个所述存储阵列的所述多条第二导电线之间的距离；
所述第一外围电路，位于两个所述存储阵列的所述多条第一导电线之间，耦接两个所述存储阵列的所述多条第一导电线；
所述第二外围电路，位于两个所述存储阵列的所述多条第二导电线之间，耦接两个所述存储阵列的所述多条第二导电线。
8.根据权利要求6所述的存储器，其特征在于，所述存储器包括：至少两个所述第一外围电路、至少两个所述第二外围电路，以及沿所述第一方向并列设置的四个所述存储阵列；其中，
第二个所述存储阵列包括的第一导电线和第二导电线，相对靠近第一个所述存储阵列；第三个所述存储阵列包括的第一导电线和第二导电线，相对靠近第四个所述存储阵列；
第一个所述第一外围电路和第一个所述第二外围电路，位于第一个所述存储阵列和第二个所述存储阵列之间；第二个所述第一外围电路和第二个所述第二外围电路，位于第三个所述存储阵列和第四个所述存储阵列之间。
9.根据权利要求1所述的存储器，其特征在于，
相邻两个沿所述第一方向并列设置的所述存储阵列的布局相同。
10.根据权利要求1所述的存储器，其特征在于，
所述晶体管包括半导体层、栅极层和栅极介质层；其中，
所述半导体层包括沿所述第一方向依次并列设置的所述源极、沟道区和漏极；
所述栅极层环绕所述沟道区设置；
所述栅极介质层，设置于所述沟道区和所述栅极层之间。
11.根据权利要求10所述的存储器，其特征在于，
所述存储单元还包括电容器；所述电容器包括第一电极板、极间介质层和第二电极板；其中，所述第一电极板与所述漏极接触，所述极间介质层电隔离所述第一电极板和所述第二电极板。
12.根据权利要求11所述的存储器，其特征在于，
所述第一电极板的形状包括：圆筒形；圆筒形的所述第一电极板的轴向平行于所述第一方向；
所述第二电极板的形状包括：圆筒形；圆筒形的所述第二电极板的轴向平行于所述第一方向；圆筒形的所述第二电极板的半径大于圆筒形的所述第一电极板的半径。
13.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：第一导电接触、第一互连线和第二导电接触；其中，
所述第一导电接触，沿垂直于所述衬底的方向延伸，一端电连接所述第一导电线，另一端电连接所述第一互连线；
所述第一互连线，平行于所述衬底，且位于所述存储阵列上；
所述第二导电接触，沿垂直于所述衬底的方向延伸，一端电连接所述第一互连线，另一端电连接所述第一外围电路。
14.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：第三导电接触、第二互连线和第四导电接触；其中，
所述第三导电接触，沿垂直于所述衬底的方向延伸，一端电连接所述第二导电线，另一端电连接所述第二互连线；
所述第二互连线，平行于所述衬底，且位于所述存储阵列上；
所述第四导电接触，沿垂直于所述衬底的方向延伸，一端电连接所述第二互连线，另一端电连接所述第二外围电路。
15.根据权利要求1所述的存储器，其特征在于，所述存储器还包括：
隔离介质层，位于所述第一外围电路和所述第二外围电路之间，用于电隔离所述第一外围电路和所述第二外围电路；其中，所述隔离介质层的介电常数小于3.9。
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