JP2019075560A - ロウデコーダを含む不揮発性メモリ装置 - Google Patents
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Abstract
Description
100、100a、100b、110b_1、100c、100c_1 不揮発性メモリ装置
101 ウェル領域
103 素子分離膜
110、110a、110b、110c_1 メモリセルアレイ
110a〜110d 第1〜第4エッジ領域
111 セルブロック(BLK)、チャネル層
112 ゲート絶縁膜
113 埋込み絶縁膜
115 絶縁層
116 ドレイン領域
117 エッチング停止膜
118 ビットラインコンタクト
120 ロウデコーダ
121 ロウデコーダ、ソース/ドレイン領域
122 ストリング選択ライン(SSL)駆動部
123 ワードライン駆動部、ゲート
124 接地選択ライン(GSL)駆動部
125 ブロック選択部、ゲート絶縁膜
125_1 ブロック選択部
127 絶縁スペーサ
130、130c_1、131c〜133c、131c_1〜133_c1 ページバッファ
130c ページバッファ部
140 入出力バッファ
150 制御ロジック
160 電圧発生器
201、203、205 層間絶縁膜
209 絶縁薄膜
210 素子分離膜
211 活性領域
1000 コンピュータシステム装置
1010 不揮発性メモリシステム
1011 不揮発性メモリ装置
1012 メモリコントローラ
1020 パワー供給装置
1030 CPU
1040 RAM
1050 ユーザインターフェース
1060 バス
ACT 活性領域
ADD アドレス
BL_2i、BL_2i−1、BL 4i、BL_4i−1〜BL_4i−3、BL1〜BLm ビットライン
BLK0、BLK0’ メモリブロック
BLG1〜BLG4 第1〜第4ビットライングループ
CA1〜CA4 メモリセルアレイ領域
CH チャネルホール
CL、CLa〜CLc、CLc_1〜CLc_3 配線ライン
CL1、CL1a、CL1b、CL1_c1〜CL1_c3、CL1a〜CL1c、CL1c_1〜CL1c_3 第1配線ライン
CL1c_3a〜CL1_c3c、CL2c_3a〜CL2c_3c、CLc_3a〜CLc3c 導電ライン
CL2、CL2a〜CL2c、CL2c_1〜CL2c_3 第2配線ライン
CNT1、CNT1a〜CNT1c 第1コンタクト
CNT2、CNT2_1、CNT2a〜CNT2c、CNT2c_1 第2コンタクト
CNT3、CNT3a〜CNT3c 第3コンタクト
CS 電荷保存層
CSL 共通ソースライン
CTRL_row 制御信号
DR ドレイン又はドレインコンタクト
G1〜G6 ゲート電極
GE ゲート導電層
GSL、GSL1〜GSL3 接地選択ライン
GST 接地選択トランジスタ
I ピラーの内部層
IL 絶縁膜
MC1〜MCn メモリセル
NS11〜NS33 NANDセルストリング
P ピラー
PB1〜PBi ページバッファ領域
PERI 周辺回路領域
RD1〜RD6 ロウデコーダ領域
S ピラーの表面層
SLC 選択ラインカット領域
SSL ストリング選択ライン
SSL1〜SSL3 セルストリング選択ライン
SST セルストリング選択トランジスタ
STR セルストリング
SUB 基板
SUB1 第1半導体層
SUB2 基板、第2半導体層
TR_P パストランジスタ
WL1〜WLn ワードライン
WLC ワードラインカット領域
Claims (10)
- 基板と、
前記基板上に形成された垂直積層型構造のメモリセルアレイと、
前記メモリセルアレイにロウライン電圧を提供する、複数のパストランジスタを含むロウデコーダと、を備え、
前記ロウライン電圧は、前記メモリセルアレイと前記複数のパストランジスタとを連結する複数のロウラインを介して提供され、
前記複数のロウラインは、それぞれ前記基板の主面に平行に形成された配線ライン及び前記基板の主面に対して垂直に形成されたコンタクトを含み、
前記複数のロウラインのうちの少なくとも1つのロウラインの配線ラインは、複数の導電ラインを含むことを特徴とする不揮発性メモリ装置。 - 前記複数のロウラインに含まれる複数の配線ラインは、それぞれ同じ幅を有することを特徴とする請求項1に記載の不揮発性メモリ装置。
- 前記複数の導電ラインは、第1導電ライン及び第2導電ラインを含み、
前記第1導電ライン及び前記第2導電ラインは、前記基板の主面から互いに異なるレベルに形成されることを特徴とする請求項1に記載の不揮発性メモリ装置。 - 前記メモリセルアレイは、積層された複数のゲート導電層を含み、
前記少なくとも1つのロウラインは、前記複数のゲート導電層のうちの最大抵抗値を有するゲート導電層に連結されることを特徴とする請求項1に記載の不揮発性メモリ装置。 - 基板と、
前記基板上に形成されて複数のパストランジスタを含む周辺回路領域と、
前記周辺回路領域上に形成され、複数のロウラインを介して前記複数のパストランジスタに連結された垂直積層型構造のメモリセルアレイと、を備え、
前記複数のロウラインは、それぞれ前記メモリセルアレイの上部層に形成された第1配線ライン、前記周辺回路領域に形成された第2配線ライン、及び前記第1配線ラインと前記第2配線ラインとを連結するコンタクトを含み、
前記複数のロウラインのうちの第1ロウラインに含まれる前記第1配線ライン、前記コンタクト、及び前記第2配線ラインのうちの少なくとも1つは、複数の導電ラインを含むことを特徴とする不揮発性メモリ装置。 - 前記第1ロウラインに含まれる前記第2配線ラインは、第3導電ライン及び第4導電ラインを含み、
前記第3導電ライン及び前記第4導電ラインは、前記基板の主面から互いに同一レベルに形成されることを特徴とする請求項5に記載の不揮発性メモリ装置。 - 前記第1ロウラインは、前記第1ロウラインに含まれる前記第1配線ラインと前記第2配線ラインとを連結する複数のコンタクトを含むことを特徴とする請求項5に記載の不揮発性メモリ装置。
- 基板と、
前記基板上に形成された垂直積層型構造のメモリセルアレイと、
前記メモリセルアレイにロウライン電圧を提供する、複数のパストランジスタを含むロウデコーダと、を備え、
前記ロウライン電圧は、前記メモリセルアレイと前記複数のパストランジスタとを連結する複数のロウラインを介して提供され、
前記複数のロウラインは、それぞれ前記基板の主面に平行に形成された配線ライン及び前記基板の主面に対して垂直に形成されたコンタクトを含み、
前記複数のロウラインのうちの第1ロウラインの配線ラインは、前記複数のロウラインのうちの残りのロウラインの配線ラインよりも広幅であることを特徴とする不揮発性メモリ装置。 - 前記ロウデコーダは、前記基板と前記メモリセルアレイとの間に配置され、
前記配線ラインは、前記メモリセルアレイの上部層に形成された第1配線ライン、及び前記メモリセルアレイの下部層に形成された第2配線ラインを含み、
前記第1ロウラインの前記第1配線ライン及び前記第2配線ラインのうちの少なくとも1つは、前記残りのロウラインの第1配線ライン及び第2配線ラインよりも広幅であることを特徴とする請求項8に記載の不揮発性メモリ装置。 - 前記メモリセルアレイ及び前記ロウデコーダは、前記基板の主面に平行な方向に並んで配置されることを特徴とする請求項8に記載の不揮発性メモリ装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112185975A (zh) * | 2019-07-05 | 2021-01-05 | 爱思开海力士有限公司 | 具有传输晶体管的半导体存储器装置 |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2017122302A1 (ja) * | 2016-01-13 | 2017-07-20 | 東芝メモリ株式会社 | 半導体記憶装置 |
KR20210026963A (ko) | 2019-09-02 | 2021-03-10 | 삼성전자주식회사 | 비휘발성 메모리 장치 |
US11087844B2 (en) * | 2019-09-02 | 2021-08-10 | Samsung Electronics Co., Ltd. | Non-volatile memory device |
KR20210070472A (ko) | 2019-12-04 | 2021-06-15 | 삼성전자주식회사 | 불휘발성 메모리 장치 |
KR20210117728A (ko) * | 2020-03-20 | 2021-09-29 | 삼성전자주식회사 | 수직형 메모리 소자 |
KR20210147687A (ko) | 2020-05-29 | 2021-12-07 | 에스케이하이닉스 주식회사 | 수직형 구조를 갖는 메모리 장치 |
CN112018118A (zh) * | 2020-07-21 | 2020-12-01 | 长江存储科技有限责任公司 | 3d存储器件及其存储结构和存储结构的控制方法 |
US11430736B2 (en) * | 2020-08-24 | 2022-08-30 | Sandisk Technologies Llc | Semiconductor device including having metal organic framework interlayer dielectric layer between metal lines and methods of forming the same |
KR20220043315A (ko) * | 2020-09-29 | 2022-04-05 | 삼성전자주식회사 | 메모리 소자 |
KR20220050665A (ko) | 2020-10-16 | 2022-04-25 | 삼성전자주식회사 | 패스 트랜지스터 회로를 포함하는 메모리 장치 |
KR20220053726A (ko) * | 2020-10-22 | 2022-05-02 | 삼성전자주식회사 | 메모리 장치 |
CN117765856A (zh) * | 2020-12-24 | 2024-03-26 | 京东方科技集团股份有限公司 | 显示面板和显示装置 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000077407A (ja) * | 1998-08-28 | 2000-03-14 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2010199311A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
US20110100693A1 (en) * | 2009-10-29 | 2011-05-05 | Samsung Electronics Co., Ltd. | Low-resistance conductive pattern structures and methods of fabricating the same |
US20160260698A1 (en) * | 2015-03-06 | 2016-09-08 | SK Hynix Inc. | Semiconductor memory device |
JP2017147337A (ja) * | 2016-02-17 | 2017-08-24 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
Family Cites Families (21)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100319885B1 (ko) * | 1999-04-27 | 2002-01-10 | 윤종용 | 데이터 입출력 라인의 저항값을 줄이는 데이터 입출력 라인 구조 |
JP4416384B2 (ja) | 2002-07-19 | 2010-02-17 | 株式会社ルネサステクノロジ | 半導体集積回路 |
KR100689814B1 (ko) * | 2004-06-03 | 2007-03-08 | 삼성전자주식회사 | 반도체 메모리 장치 및 이 장치의 신호 라인 및 파워 라인배치 방법 |
KR100587692B1 (ko) | 2004-11-05 | 2006-06-08 | 삼성전자주식회사 | 반도체 메모리 장치에서의 회로 배선 배치구조와 그에따른 배치방법 |
JP4364226B2 (ja) * | 2006-09-21 | 2009-11-11 | 株式会社東芝 | 半導体集積回路 |
JP2009266944A (ja) * | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
JP5264465B2 (ja) * | 2008-12-19 | 2013-08-14 | スパンション エルエルシー | 不揮発性メモリ装置及び不揮発性メモリ装置のアドレス指定方法 |
KR101548674B1 (ko) * | 2009-08-26 | 2015-09-01 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 및 그 제조 방법 |
TWI385680B (zh) * | 2009-05-19 | 2013-02-11 | Realtek Semiconductor Corp | 螺旋電感之堆疊結構 |
KR20120123943A (ko) * | 2011-05-02 | 2012-11-12 | 에스케이하이닉스 주식회사 | 반도체 소자, 반도체 모듈, 반도체 시스템 및 반도체 소자의 제조 방법 |
KR20130047046A (ko) | 2011-10-31 | 2013-05-08 | 에스케이하이닉스 주식회사 | 배선을 포함하는 반도체 집적 회로 장치 및 그 제조방법 |
US8933502B2 (en) * | 2011-11-21 | 2015-01-13 | Sandisk Technologies Inc. | 3D non-volatile memory with metal silicide interconnect |
KR20140063147A (ko) * | 2012-11-16 | 2014-05-27 | 에스케이하이닉스 주식회사 | 반도체 장치 및 그 제조 방법 |
JP2014192243A (ja) | 2013-03-26 | 2014-10-06 | Toshiba Corp | 半導体記憶装置 |
WO2015071965A1 (ja) * | 2013-11-12 | 2015-05-21 | ユニサンティス エレクトロニクス シンガポール プライベート リミテッド | 半導体装置 |
US9583438B2 (en) | 2014-12-26 | 2017-02-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Interconnect structure with misaligned metal lines coupled using different interconnect layer |
KR20160124294A (ko) * | 2015-04-16 | 2016-10-27 | 삼성전자주식회사 | 주변 영역 상에 적층된 셀 영역을 갖는 반도체 소자 및 그의 제조방법 |
KR20160128731A (ko) * | 2015-04-29 | 2016-11-08 | 에스케이하이닉스 주식회사 | 3차원 반도체 장치 |
KR102408648B1 (ko) | 2015-11-05 | 2022-06-14 | 에스케이하이닉스 주식회사 | 3차원 비휘발성 메모리 장치 |
US10127951B2 (en) * | 2015-11-09 | 2018-11-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device with reduced-resistance interconnect |
CN106935258A (zh) * | 2015-12-29 | 2017-07-07 | 旺宏电子股份有限公司 | 存储器装置 |
-
2017
- 2017-10-16 KR KR1020170134249A patent/KR102335107B1/ko active IP Right Grant
-
2018
- 2018-06-03 US US15/996,479 patent/US11177273B2/en active Active
- 2018-10-10 JP JP2018191884A patent/JP6990641B2/ja active Active
- 2018-10-11 DE DE102018125126.2A patent/DE102018125126A1/de active Pending
- 2018-10-15 CN CN201811195218.1A patent/CN109671455B/zh active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000077407A (ja) * | 1998-08-28 | 2000-03-14 | Toshiba Corp | 半導体装置及びその製造方法 |
JP2010199311A (ja) * | 2009-02-25 | 2010-09-09 | Toshiba Corp | 不揮発性半導体記憶装置、及びその製造方法 |
US20110100693A1 (en) * | 2009-10-29 | 2011-05-05 | Samsung Electronics Co., Ltd. | Low-resistance conductive pattern structures and methods of fabricating the same |
US20160260698A1 (en) * | 2015-03-06 | 2016-09-08 | SK Hynix Inc. | Semiconductor memory device |
JP2017147337A (ja) * | 2016-02-17 | 2017-08-24 | 東芝メモリ株式会社 | 半導体記憶装置及びその製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112185975A (zh) * | 2019-07-05 | 2021-01-05 | 爱思开海力士有限公司 | 具有传输晶体管的半导体存储器装置 |
CN112185975B (zh) * | 2019-07-05 | 2024-05-07 | 爱思开海力士有限公司 | 具有传输晶体管的半导体存储器装置 |
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