KR20220021181A - 소거 트랜지스터를 포함하는 비휘발성 메모리 장치 - Google Patents

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KR20220021181A
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Abstract

비휘발성 메모리 장치는, 복수의 비트 라인들, 적어도 하나의 소스 라인, 복수의 셀 채널 구조체들, 게이트 전극 구조체, 복수의 소거 채널 구조체들 및 소거 선택 라인을 포함한다. 복수의 셀 채널 구조체들은 셀 스트링 영역에 형성되고, 복수의 비트 라인들 및 소스 라인 사이에 각각 연결된다. 게이트 전극 구조체는 셀 스트링 영역에 수직 방향으로 적층되어 형성되고, 적어도 하나의 스트링 선택 라인, 복수의 워들 라인들 및 적어도 하나의 접지 선택 라인을 포함한다. 복수의 소거 채널 구조체들은 제2 수평 방향으로 셀 스트링 영역과 인접하는 콘택 영역에 형성되고, 복수의 비트 라인들 및 소스 라인 사이에 각각 연결되고, 복수의 소거 트랜지스터들을 각각 포함한다. 소거 선택 라인은 콘택 영역에 형성되고, 복수의 소거 트랜지스터들의 게이트 전극을 형성한다.

Description

소거 트랜지스터를 포함하는 비휘발성 메모리 장치{Nonvolatile memory device including erase transistor}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 소거 트랜지스터를 포함하는 비휘발성 메모리 장치에 관한 것이다.
최근, 반도체 장치의 고집적화를 위해 기판의 표면으로부터 수직하게 메모리 셀들이 적층되는 메모리 셀 어레이를 포함하는 수직형 메모리 장치가 개발되고 있다. 상기 수직형 메모리 장치에서는 수직 방향으로 신장되는 채널 구조체들이 배치되며, 상기 채널 구조체들 주위로 게이트 전극들 및 절연막들이 반복적으로 적층될 수 있다.
이와 같이 메모리 장치의 사이즈를 감소하기 위하여 수직형 구조를 채용하더라도, 메모리 셀 어레이를 구동하기 위한 페이지 버퍼와 같은 주변 회로로 인하여 메모리 장치의 사이즈 축소가 제한된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 효율적으로 사이즈를 감소할 수 있는 비휘발성 메모리 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 셀 영역의 수직 방향으로의 제1 단부에 형성되고, 제1 수평 방향으로 배열되고 제2 수평 방향으로 신장되는 복수의 비트 라인들, 상기 셀 영역의 상기 수직 방향으로의 제2 단부에 형성되고, 상기 제2 수평 방향으로 신장되는 적어도 하나의 소오스 라인, 상기 셀 영역 중 셀 스트링 영역에 형성되고, 상기 복수의 비트 라인들 및 상기 소스 라인 사이에 각각 연결되고, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 접지 선택 트랜지스터를 각각 포함하는 복수의 셀 채널 구조체들, 상기 셀 스트링 영역에 상기 수직 방향으로 적층되어 형성되고, 적어도 하나의 스트링 선택 라인, 복수의 워들 라인들 및 적어도 하나의 접지 선택 라인을 포함하는 게이트 전극 구조체, 상기 셀 영역 중 상기 제2 수평 방향으로 상기 셀 스트링 영역과 인접하는 콘택 영역에 형성되고, 상기 복수의 비트 라인들 및 상기 소스 라인 사이에 각각 연결되고, 복수의 소거 트랜지스터들을 각각 포함하는 복수의 소거 채널 구조체들 및 상기 콘택 영역에 형성되고, 상기 복수의 소거 트랜지스터들의 게이트 전극을 형성하는 소거 선택 라인을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 주변 회로들을 포함하는 주변 회로 영역 위에 메모리 셀 어레이를 포함하는 셀 영역이 배치되는 씨오피(COP, cell over periphery) 구조를 갖는 비휘발성 메모리 장치로서, 수평 방향으로 메모리 셀 어레이와 인접하는 콘택 영역에 형성되고, 복수의 비트 라인들 및 소스 라인 사이에 각각 연결되고, 복수의 소거 트랜지스터들을 각각 포함하는 복수의 소거 채널 구조체들 및 상기 콘택 영역에 형성되고, 상기 복수의 소거 트랜지스터들의 게이트 전극을 형성하는 소거 선택 라인을 포함한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는, 셀 영역에 형성되는 복수의 제1 메탈 패드들, 상기 셀 영역의 하부에 배치되는 주변 회로 영역에 형성되고, 상기 복수의 제1 메탈 패드들과 각각 연결되어 상기 셀 영역 및 상기 주변 회로 영역을 수직 방향으로 연결하는 복수의 제2 메탈 패드들, 상기 셀 영역의 상기 수직 방향으로의 제1 단부에 형성되고, 제1 수평 방향으로 배열되고 제2 수평 방향으로 신장되는 복수의 비트 라인들, 상기 셀 영역의 상기 수직 방향으로의 제2 단부에 형성되고, 상기 제2 수평 방향으로 신장되는 적어도 하나의 소오스 라인, 상기 셀 영역 중 셀 스트링 영역에 형성되고, 상기 복수의 비트 라인들 및 상기 소스 라인 사이에 각각 연결되고, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 접지 선택 트랜지스터를 각각 포함하는 복수의 셀 채널 구조체들, 상기 셀 스트링 영역에 상기 수직 방향으로 적층되어 형성되고, 적어도 하나의 스트링 선택 라인, 복수의 워들 라인들 및 적어도 하나의 접지 선택 라인을 포함하는 게이트 전극 구조체, 상기 셀 영역 중 상기 제2 수평 방향으로 상기 셀 스트링 영역과 인접하는 콘택 영역에 형성되고, 상기 복수의 비트 라인들 및 상기 소스 라인 사이에 각각 연결되고, 복수의 소거 트랜지스터들의 각각을 포함하는 복수의 소거 채널 구조체들 및 상기 콘택 영역에 형성되고, 상기 복수의 소거 트랜지스터들의 게이트 전극을 형성하는 소거 선택 라인을 포함한다.
본 발명의 실시예들에 따른 비휘발성 메모리 장치는 비트 라인에 대한 소거 전압의 인가를 제어하기 위한 소거 트랜지스터를 페이지 버퍼 회로에서 제거하고 소거 채널 구조체를 이용하여 구현함으로써 페이지 버퍼 회로 및 비휘발성 메모리 장치의 사이즈를 감소할 수 있다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 2는 본 발명의 실시예들에 따른 씨오피(COP, cell over periphery) 구조의 비휘발성 메모리 장치를 나타내는 사시도이다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이다.
도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 사이즈 축소를 설명하기 위한 도면이다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 8은 도 7의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다.
도 9는 도 7의 비휘발성 메모리 장치에 포함되는 소거 채널 구조체의 단부를 확대한 도면이다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 11은 도 10의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다.
도 12는 도 10의 비휘발성 메모리 장치에 포함되는 소거 채널 구조체의 사이즈를 설명하기 위한 도면이다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이다.
도 14는 도 13의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 16은 도 7의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다.
도 17 및 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도들이다.
도 19는 본 발명의 실시예들에 따른 적층형 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 20은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 명세서에서, 반도체 기판 상면에 실질적으로 수직한 방향을 수직 방향(D3), 상기 반도체 기판 상면에 평행하면서 서로 교차하는 두 방향을 각각 제1 수평 방향(D1) 및 제2 수평 방향(D2)으로 정의한다. 제1 수평 방향(D1)은 제1 방향이라 칭할 수 있고, 제2 수평 방향(D2)은 제2 방향이라 칭할 수 있고, 수직 방향(Z)은 제3 방향이라 칭할 수 있다. 예를 들면, 제1 수평 방향(D1) 및 제2 수평 방향(D2)은 실질적으로 서로 수직하게 교차할 수 있다. 도면상에 화살표로 표시된 방향과 이의 반대 방향은 동일 방향으로 설명한다. 전술한 방향에 대한 정의는 이후 모든 도면들에서 동일하다.
도 1은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이다.
도 1을 참조하면, 비휘발성 메모리 장치(1000)는 복수의 비트 라인들(BL), 적어도 하나의 소오스 라인(CSL), 복수의 셀 채널 구조체들(CH), 게이트 전극 구조체(SSL, WL, GSL), 복수의 소거 채널 구조체들(ECH) 및 소거 선택 라인(EGSL)을 포함할 수 있다.
복수의 비트 라인들(BL)은 셀 영역(CREG)의 수직 방향(D3)으로의 제1 단부에 형성된다. 복수의 비트 라인들(BL)은 제1 수평 방향(D1)으로 배열되고 제2 수평 방향(D2)으로 신장된다.
소오스 라인(CSL)은 셀 영역(CREG)의 수직 방향(D3)으로의 제2 단부에 형성된다. 소오스 라인(CSL)은 제2 수평 방향(D2)으로 신장된다. 소오스 라인(CSL)은 제1 수평 방향(D1)으로 배열되는 복수의 라인들을 포함할 수도 있고, 도 1에 도시된 바와 같이 제1 수평 방향(D1)으로 신장되어 판 형태를 갖는 공통 소스 라인으로 구현될 수도 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 소스 라인(CSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)에 걸쳐서 절단 없이 제2 수평 방향(D2)으로 신장될 수 있다. 소스 라인(CSL)은 복수의 셀 채널 구조체들(CH) 및 복수의 소거 채널 구조체들(ECH)에 공통으로 연결될 수 있다. 이 경우, 소거 동작시 소스 라인(CSL)에 인가되는 소거 전압(Vers)은 복수의 셀 채널 구조체들(CH)의 하단에 인가됨과 동시에 복수의 소거 채널 구조체들(ECH) 및 복수의 비트 라인들(BL)을 통하여 복수의 셀 채널 구조체들(CH)의 상단에 인가될 수 있다.
다른 실시예에서, 도 15를 참조하여 후술하는 바와 같이, 소스 라인(CSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)의 경계에서 제1 소스 라인 세그먼트 및 제2 소스 라인 세그먼트로 절단될 수 있다.
복수의 셀 채널 구조체들(CH)은 셀 영역(CREG) 중 셀 스트링 영역(CLAR)에 형성된다. 후술하는 바와 같이, 복수의 셀 채널 구조체들(CH)의 각각은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결되고, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다.
게이트 전극 구조체(SSL, WL, GSL)는 셀 스트링 영역(CREG)에 수직 방향으로 적층되어 형성되는 복수의 게이트 전극들을 포함할 수 있다. 게이트 전극 구조체(SSL, WL, GSL)는 적어도 하나의 스트링 선택 라인(SSL), 복수의 워들 라인들(WL) 및 적어도 하나의 접지 선택 라인(GSL)을 포함할 수 있다.
스트링 선택 라인(SSL)은 상기 스트링 선택 트랜지스터의 게이트 전극에 해당하고, 워드 라인들(WL)은 상기 복수의 메모리 셀들의 게이트 전극들에 해당하고, 접지 선택 라인(GSL)은 상기 접지 선택 트랜지스터의 게이트 전극에 해당한다. 스트링 선택 라인(SSL)은 스트링 선택 라인 컷 영역들(SC) 및 워드 라인 컷 영역들(WC)에 의해 절단될 수 있다.
도 1에는 예시적으로 2개의 스트링 선택 라인들(SSL) 및 1개의 접지 선택 라인(GSL)을 도시하였으나, 스트링 선택 라인(SSL)의 개수 및 접지 선택 라인(GSL)의 개수는 다양하게 변경될 수 있다.
복수의 소거 채널 구조체들(ECH)은 셀 영역(CREG) 중 제2 수평 방향(D2)으로 셀 스트링 영역(CLAR)과 인접하는 콘택 영역(CTAR)에 형성된다. 복수의 소거 채널 구조체들(ECH)은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결된다. 복수의 소거 채널 구조체들(ECH)은 복수의 소거 트랜지스터들(ETR)을 각각 포함한다.
소거 선택 라인(EGSL)은 콘택 영역(CTAR)에 형성되고, 복수의 소거 채널 구조체들(ECH)에 포함되는 복수의 소거 트랜지스터들(ETR)의 게이트 전극을 형성한다. 소거 동작 동안에 소거 선택 라인(EGSL)에 턴온 전압을 인가하여 소거 트랜지스터(ETR)를 턴온시킴으로써 소오스 라인(CSL)에 인가되는 소거 전압(Vers)을 복수의 비트 라인들(BL)에 인가할 수 있다. 반면에, 프로그램 동작 및 독출 동작 동안에 소거 선택 라인(EGSL)에 턴오프 전압을 인가하여 소거 트랜지스터(ETR)를 턴오프시킴으로써 소오스 라인(CSL) 및 복수의 비트 라인들(BL)을 전기적으로 차단할 수 있다.
도 1에 도시된 바와 같이, 셀 채널 구조체들(CH)에 각각 형성되는 상기 접지 선택 트랜지스터 및 복수의 소거 채널 구조체들(ECH)에 각각 형성되는 소거 트랜지스터(ETR)는 수직 방향(D3)으로 동일한 높이에 형성될 수 있다. 이 경우, 소거 선택 라인(EGSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)에 걸쳐서 제2 수평 방향(D2)으로 신장되는 접지 선택 라인(GSL)을 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)의 경계에서 절단하여 제공되는 접지 선택 라인(GSL)의 일부로서 구현될 수 있다. 예를 들어, 접지 선택 라인(GSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)의 경계에서 워드 라인 컷 영역(WC)에 의해 절단될 수 있고, 콘택 영역(CTAR)에 포함되는 접지 선택 라인(GSL)의 일부가 소거 선택 라인(EGSL)으로서 제공될 수 있다.
도 1에 도시하지는 않았으나, 후술하는 바와 같이, 비휘발성 메모리 장치(1000)는 복수의 비트 라인들(BL)에 연결되는 복수의 페이지 버퍼들을 포함할 수 있다. 종래에는 비트 라인(BL)에 소거 전압(Vers)을 선택적으로 인가하기 위한 소거 트랜지스터(ETR)가 페이지 버퍼에 포함되어 비휘발성 메모리 장치(1000)의 사이즈를 증가시키는 주요한 요인이 되어 왔다. 반면에 본 발명의 실시예들에 따른 비휘발성 메모리 장치(1000)는 소거 트랜지스터(ETR)를 셀 영역(CREG)의 콘택 영역(CTAR)에 구현함으로써 페이지 버퍼의 사이즈를 감소할 수 있다. 일반적으로 비휘발성 메모리 장치는 매우 많은 개수의 페이지 버퍼들을 포함하므로, 페이지 버퍼의 사이즈를 감소함으로써 비휘발성 메모리 장치(1000)의 사이즈를 현저히 감소시킬 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 비트 라인(BL)에 인가되는 소거 전압(Vers)을 제어하기 위한 소거 트랜지스터(ETR)를 페이지 버퍼 회로에서 제거하고 소거 채널 구조체(ECH)를 이용하여 구현함으로써 페이지 버퍼 회로 및 비휘발성 메모리 장치(1000)의 사이즈를 감소할 수 있다.
도 2는 본 발명의 실시예들에 따른 씨오피(COP, cell over periphery) 구조의 비휘발성 메모리 장치를 나타내는 사시도이다.
도 2를 참조하면, 씨오피 구조를 갖는 비휘발성 메모리 장치는 주변 회로가 형성되는 주변 회로 영역(peripheral circuit region) (PREG) 및 메모리 셀 어레이가 형성되는 셀 영역(cell region)(CREG)를 포함할 수 있다.
주변 회로 영역(PREG)은 반도체 기판, 상기 반도체 기판에 형성되는 주변 회로들 상기 주변 회로들을 덮는 하부 절연막을 포함할 수 있다. 셀 영역(CREG)은 상기 하부 절연막의 상면에 형성되는 베이스 층, 상기 베이스 층의 상면에 형성되는 메모리 셀 어레이 및 상기 메모리 셀 어레이를 덮는 상부 절연막을 포함할 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 주변 회로 영역(PREG)에 주변 회로들을 형성하고 주변 회로 영역(PREG) 상부의 셀 영역(CREG)에 메모리 셀 어레이를 적층하는 씨오피 구조를 채용하여 비휘발성 메모리 장치의 사이즈를 감소할 수 있다. 또한, 본 발명의 실시예들에 따른 비휘발성 메모리 장치(10)는 소거 트랜지스터(ETR)를 주변 회로 영역(PREG)에서 제거하고 소거 채널 구조체(ECH)를 이용하여 셀 영역(CREG)에 구현함으로써 비휘발성 메모리 장치의 사이즈를 더욱 감소할 수 있다.
도 3은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 블록도이다.
도 3을 참조하면, 비휘발성 메모리 장치(1000)는 메모리 셀 어레이(500), 어드레스 디코더(530), 페이지 버퍼 회로(510), 데이터 입출력 회로(520), 제어 회로(550) 및 전압 생성기(560)를 포함할 수 있다. 메모리 셀 어레이(500)는 도 2의 셀 영역(CREG)에 형성되고, 어드레스 디코더(530), 페이지 버퍼 회로(510), 데이터 입출력 회로(520), 제어 회로(550) 및 전압 생성기(560)는 도 2의 주변 회로 영역(PREG)에 형성될 수 있다.
메모리 셀 어레이(500)는 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 어드레스 디코더(530)와 연결될 수 있다. 또한, 메모리 셀 어레이(500)는 복수의 비트 라인들(BL)을 통해 페이지 버퍼 회로(510)와 연결될 수 있다. 메모리 셀 어레이(500)는 복수의 워드 라인들(WL) 및 복수의 비트 라인들(BL)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(500)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(500)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 셀 스트링들, 예를 들어, 수직 메모리 낸드 스트링들을 포함할 수 있다.
제어 회로(550)는 외부의 메모리 컨트롤러로부터 커맨드 신호(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드 신호(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(10)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다. 여기서 독출 동작은 노멀 독출 동작과 데이터 리커버리 독출 동작을 포함할 수 있다.
예를 들어, 제어 회로(550)는 커맨드 신호(CMD)에 기초하여 전압 생성기(560)를 제어하기 위한 제어 신호들(CTL) 및 페이지 버퍼 회로(510)를 제어하기 위한 제어 신호들(PBC)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(550)는 로우 어드레스(R_ADDR)를 어드레스 디코더(530)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(520)에 제공할 수 있다.
어드레스 디코더(530)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인들(WL) 및 복수의 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(500)와 연결될 수 있다.
프로그램 동작 또는 독출 동작시, 어드레스 디코더(530)는 제어 회로(550)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WL) 중의 하나를 선택 워드 라인으로 결정하고, 나머지 워드 라인들을 비선택 워드 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작시, 어드레스 디코더(530)는 제어 회로(550)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 스트링 선택 라인들(SSL) 중의 하나를 선택 스트링 선택 라인으로 결정하고, 나머지 스트링 선택 라인들을 비선택 스트링 선택 라인들로 결정할 수 있다.
또한, 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(530)는 제어 회로(550)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 접지 선택 라인들(GSL) 중의 하나를 선택 접지 선택 라인으로 결정하고, 나머지 접지 선택 라인들을 비선택 접지 선택 라인들로 결정할 수 있다.
전압 생성기(560)는 제어 회로(550)로부터 제공되는 제어 신호들(CTL)에 기초하여 비휘발성 메모리 장치(30)의 동작에 필요한 워드 라인 전압들(VWL)을 생성할 수 있다. 전압 생성기(560)로부터 생성되는 워드 라인 전압들(VWL)은 어드레스 디코더(530)를 통해 복수의 워드 라인들(WL)에 구동 전압들로서 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(560)는 메모리 블록의 웰 및/또는 공통 소스 라인에 소거 전압을 인가하고 소거 어드레스에 기초하여 메모리 블록의 모든 워드라인들 또는 일부의 서브 블록에 해당하는 워드 라인들에 소거 허용 전압(예를 들어, 접지 전압)을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(560)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작시, 전압 생성기(560)는 선택 워드 라인에 프로그램 전압을 인가하고, 비선택 워드 라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작시, 전압 생성기(560)는 선택 워드 라인에 프로그램 검증 전압을 인가하고, 비선택 워드 라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 노멀 독출 동작시, 전압 생성기(560)는 선택 워드 라인에 독출 전압을 인가하고, 비선택 워드 라인들에는 독출 패스 전압을 인가할 수 있다. 또한 데이터 리커버 독출 동작시, 전압 생성기(560)는 선택 워드 라인에 인접한 워드 라인에 독출 전압을 인가하고, 선택 워드 라인에는 리커버 독출 전압을 인가할 수 있다.
페이지 버퍼 회로(510)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(500)와 연결될 수 있다. 페이지 버퍼 회로(510)는 복수의 페이지 버퍼들을 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다. 페이지 버퍼 회로(510)는 프로그램 동작시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(520)는 데이터 라인들(DL)을 통해 페이지 버퍼 회로(510)와 연결될 수 있다. 프로그램 동작시, 데이터 입출력 회로(520)는 메모리 컨트롤러(20)로부터 프로그램 데이터(DATA)를 수신하고, 제어 회로(550)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼 회로(510)에 제공할 수 있다. 독출 동작시, 데이터 입출력 회로(520)는 제어 회로(550)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(510)에 저장된 독출 데이터(DATA)를 상기 메모리 컨트롤러(20)에 제공할 수 있다.
또한, 페이지 버퍼 회로(510)와 입출력 회로(520)는 메모리 셀 어레이(500)의 제1 저장 영역으로부터 데이터를 독출하고, 독출된 데이터를 메모리 셀 어레이(500)의 제2 저장 영역에 기입할 수 있다. 즉, 페이지 버퍼 회로(510)와 입출력 회로(520)는 카피-백(copy-back) 동작을 수행할 수 있다. 페이지 버퍼 회로(510)와 입출력 회로(520)는 제어 회로(550)에 의하여 제어될 수 있다.
도 4는 도 3의 메모리 셀 어레이를 나타내는 블록도이고, 도 5는 도 4의 메모리 셀 어레이에 포함되는 메모리 블록의 등가 회로를 나타내는 회로도이다.
도 4에 도시된 바와 같이, 메모리 셀 어레이(500)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 메모리 블록들(BLK1~BLKz)은 어드레스 디코더(530)에 의해 선택된다. 예를 들면, 어드레스 디코더(530)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록을 선택할 수 있다.
도 6에 도시된 메모리 블록(BLKi)은 기판 상에 삼차원 구조로 형성되는 삼차원 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판과 수직한 방향(D3)으로 형성될 수 있다.
도 6을 참조하면, 메모리 블록(BLKi)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들, 즉 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 도 5에는 복수의 메모리 낸드 스트링들(NS11~NS33) 각각이 8개의 메모리 셀들(MC1, MC2, ..., MC8)을 포함하는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 상응하는 게이트 라인들(GTL1, GTL2, ..., GTL8)에 각각 연결될 수 있다. 게이트 라인들(GTL1, GTL2, ..., GTL8)은 워드 라인들에 해당할 수 있으며, 게이트 라인(GTL1, GTL2, ..., GTL8)의 일부는 더미 워드 라인에 해당할 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, GTL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다. 도 5에는 메모리 블록(BLK)이 여덟 개의 게이트 라인(GTL1, GTL2, ..., GTL8) 및 세 개의 비트 라인들(BL1, BL2, BL3)에 연결되는 것으로 도시되어 있으나, 본 발명은 이에 한정되지 않는다.
도 6은 본 발명의 실시예들에 따른 비휘발성 메모리 장치의 사이즈 축소를 설명하기 위한 도면이다.
주변 회로 영역(PREG)에는 비트 라인들(BL)의 개수에 비례하는 매우 많은 수의 페이지 버퍼들이 형성된다. 도 6에는 종래의 비휘발성 메모리 장치에 포함되는 페이지 버퍼(PBc) 및 본 발명의 실시예들에 따른 비휘발성 메모리 장치에 포함되는 페이지 버퍼(PBp)가 함께 도시되어 있다.
종래의 페이지 버퍼(PBc)는 래치 회로(LAT), 제어 신호들(BLSLT, BLSHF)에 응답하여 비트 라인(BL)과 래치 회로(LAT)의 전기적인 연결을 제어하는 트랜지스터들(T1, T2) 및 소거 동작시 제어 신호(CON)에 응답하여 비트 라인(BL)에 대한 소거 전압(Vers)의 인가를 제어하기 위한 소거 트랜지스터(ETR)를 포함한다.
반면에 본 발명의 실시예들에 따른 페이지 버퍼(PBc)는 소거 트랜지스터(ETR)를 포함하지 않고, 소거 트랜지스터(ETR)는 셀 영역(CREG)에 형성된다. 전술한 바와 같이, 소거 트랜지스터(ETR)는 셀 영역(CREG)에 형성되는 소거 채널 구조체(ECH)를 이용하여 구현될 수 있다.
결과적으로, 본 발명의 실시예들에 따른 페이지 버퍼(PBp)는 소거 트랜지스터(ETR)를 제거함으로써 종래의 페이지 버퍼(PBc)보다 감소된 사이즈를 갖는다. 일반적으로 비휘발성 메모리 장치는 매우 많은 개수의 페이지 버퍼들을 포함하므로, 페이지 버퍼의 사이즈를 감소함으로써 비휘발성 메모리 장치의 사이즈를 현저히 감소시킬 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 비트 라인(BL)에 인가되는 소거 전압(Vers)을 제어하기 위한 소거 트랜지스터(ETR)를 페이지 버퍼 회로에서 제거하고 소거 채널 구조체(ECH)를 이용하여 구현함으로써 페이지 버퍼 회로 및 비휘발성 메모리 장치(1000)의 사이즈를 감소할 수 있다.
도 7은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이고, 도 8은 도 7의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이고, 도 9는 도 7의 비휘발성 메모리 장치에 포함되는 소거 채널 구조체의 단부를 확대한 도면이다. 도 8은 도 7의 비휘발성 메모리 장치를 제2 수평 방향(D2)으로 절단한 단면도이다. 이하 도 1의 설명과 중복되는 설명은 생략될 수 있다.
도 7 내지 9를 참조하면, 게이트 전극 구조체(SSL, WL, GSL)가 기판(100) 상에 배치될 수 있다. 기판(100)은 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다. 게이트 전극 구조체(SSL, WL, GSL)는 도 1을 참조하여 설명한 바와 같이 스트링 선택 라인 컷 영역(SC)들 또는 워드 라인 컷 영역들(WC)에 의해 절단될 수 있다.
게이트 전극 구조체(SSL, WL, GSL)는 버퍼 산화막(210), 및 버퍼 산화막(210) 상에 교대로 그리고 반복적으로 적층된 게이트 전극들(220), 및 절연 패턴들(230)을 포함할 수 있다. 버퍼 산화막(210)은 기판(100)의 상면을 덮을 수 있다. 버퍼 산화막(210)은 예를 들어, 열 산화막 또는 실리콘 산화막을 포함할 수 있다. 게이트 전극들(220)은 접지 선택 게이트 전극(GSL), 셀 게이트 전극들(WL) 및 스트링 선택 게이트 전극(SSL)을 포함할 수 있다. 접지 선택 게이트 전극(GSL)은 게이트 전극들(220) 중 최하층에 해당할 수 있고, 스트링 선택 게이트 전극(SSL)은 게이트 전극들(220) 중 최상층에 해당할 수 있다. 셀 게이트 전극들(WL)은 접지 선택 게이트 전극(GSL)과 스트링 선택 게이트 전극(SSL) 사이에 배치될 수 있다. 게이트 전극들(220)은 예를 들어, 도핑된 실리콘, 금속(예를 들어, 텅스텐), 금속 질화물, 금속 실리사이드 또는 이들의 조합을 포함할 수 있다.
절연 패턴들(230)이 기판(100)의 상면에 대해 수직인 제 3 방향(D3)으로 인접하는 게이트 전극들(220) 사이에 배치될 수 있다. 절연 패턴들(230)은 서로 두께가 동일할 수 있으나, 이들 중 일부는 다른 패턴들보다 두꺼울 수 있다. 일 예로, 스트링 선택 게이트 전극(SSL) 상부의 절연 패턴은 그 아래의 절연 패턴들 보다 더 두꺼울 수 있다. 제 1 절연 패턴(230_a)은 그 아래의 절연 패턴들(230_b, 230_c, 230_d, 230_e) 보다 두 배 이상 두꺼울 수 있다. 절연 패턴들(230)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 전술한 바와 같이, 비휘발성 메모리 장치(1001)는 수직 방향(D3)으로 분할되는 셀 영역(CREG) 및 주변 회로 영역(PREG)을 포함할 수 있고, 제2 수평 방향(D2)으로 분할되는 셀 스트링 영역(CLAR) 및 콘택 영역(CTAR)을 포함할 수 있다.
셀 채널 구조체들(CH)이 게이트 전극 구조체(SSL, WL, GSL)를 관통할 수 있다. 셀 채널 구조체들(CH)의 각각은 수직 채널부(315) 및 수직 채널부(315)를 둘러싸는 전하 저장 구조체(310)를 포함할 수 있다. 각 수직 구조체들(VS)은 수직 채널부(315)에 의해 둘러싸인 내부 공간들 내에 배치되는 갭필막들(320)을 포함할 수 있다. 각 수직 구조체들(VS)은 그 상부에 패드(330)를 포함할 수 있다. 수직 구조제들(VS)은 지그재그 형태 또는 일렬로 배열될 수 있다. 수직 채널부들(315)은 속이 빈 파이프 형태, 실린더 형태 또는 컵 형태와 같은 일부 형태를 포함할 수 있다. 수직 채널부들(315)은 전기적으로 기판(100)과 연결될 수 있다. 수직 채널부들(315)은 단일막 또는 복수 개의 막들을 포함할 수 있다. 수직 채널부들(315)은 예를 들어, 단결정 실리콘막, 유기 반도체막 및 탄소 나노 구조체들 중 적어도 하나를 포함할 수 있다.
전하 저장 구조체들(310)은 수직 채널부들(315)의 외측벽들을 따라 제 3 방향(Z)으로 연장할 수 있다. 예를 들어, 전하 저장 구조체들(310)은 수직 채널부들(315)의 외측벽들을 감싸는 형상을 가질 수 있다. 전하 저장 구조체들(310)은 예를 들어, 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 및 고유전막 중 적어도 하나를 포함한 단일막 또는 복수 개의 막들을 포함할 수 있다.
도 9에 도시된 것과 같이, 전하 저장 구조체들(310) 각각은 터널 절연막(TL), 블로킹 절연막(BLL) 및 전하 저장막(CTL)을 포함할 수 있다. 터널 절연막(TL)은 수직 채널부들(315) 각각에 인접하게 배치될 수 있고, 수직 채널부(315)의 외측벽을 감쌀 수 있다. 블로킹 절연막(BLL)은 게이트 전극들(220)에 인접하게 배치될 수 있다. 전하 저장막(CTL)은 터널 절연막(TL)과 블로킹 절연막(BLL) 사이에 배치될 수 있다. 터널 절연막(TL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 블로킹 절연막(BLL)은 예를 들어, 실리콘 산화막 또는 고유전막(예를 들어, 알루미늄 옥사이드(Al2O3), 하프늄옥사이드(HfO2))을 포함할 수 있다. 전하 저장막(CTL)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 갭필막들(320)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
셀 채널 구조체들(CH) 및 소거 채널 구조체들(ECH)의 상부에는 패드들(330)이 배치될 수 있다. 패드들(330)은 수직 채널부(315)의 상면 및 전하 저장 구조체(310)의 상면 상으로 연장될 수 있다. 패드들(330)은 터널 절연막(TL), 전하 저장막(CTL), 및 블로킹 절연막(BLL) 각각의 상면들 중 적어도 일부를 덮을 수 있다. 일 예로, 도 8에 도시된 바와 같이, 패드들(330)는 터널 절연막(TL), 전하 저장막(CTL), 및 블로킹 절연막(BLL) 각각의 상면들 모두를 덮을 수 있다. 패드들(330)은 제 1 도전형 불순물들을 포함하는 반도체 물질을 포함할 수 있다. 일 예로, 패드들(330)은 N형 불순물이 고 농도로 도핑된 영역일 수 있다.
수직 채널부(315) 및 패드들(330)은 실리콘과 같은 반도체 물질로 형성될 수 있다. 일 예로, 수직 채널부(315) 및 패드들(330)은 다결정 실리콘을 포함할 수 있다. 수직 채널부(315)과 패드들(330)은 결정학적으로 서로 다른 형태를 가질 수 있다.
전술한 바와 같이, 소거 동작 시, 비트 라인들(BL)에는 소거 전압(Vers)이 인가될 수 있고, 게이트 유도 드레인 누설(GIDL)(gate induced drain leakage) 현상으로 인해, 수직 채널부(315) 내에 전자-정공 쌍들이 생성될 수 있으며, 전자는 패드들(330) 쪽으로 끌려가고 정공들은 수직 채널부들(315) 내로 공급될 수 있다. 따라서, 소거 동작 시, 정공들은 수직 채널부들(315)에서 전하 저장막들(CTL) 내로 원활히 제공되어, 비휘발성 메모리 장치의 소거 동작이 수행될 수 있다.
제 1 층간 절연막(460)이 게이트 전극 구조체(SSL, WL, GSL)상에 배치될 수 있다. 제 1 층간 절연막(460)은 최상층 절연 패턴(230)의 상면 및 패드들(330)의 상면들을 덮을 수 있다. 제 1 층간 절연막(460)은 예를 들어, 실리콘 산화막을 포함할 수 있다.
제 2 층간 절연막(480)이 제 1 층간 절연막(460) 상에 배치될 수 있다. 제 2 층간 절연막(480)은 제 1 층간 절연막(460)의 상면을 덮을 수 있다. 제 2 층간 절연막(480)은 예를 들어, 실리콘 산화막을 포함할 수 있다. 채널 콘택 플러그들(HCP)이 셀 채널 구조체들(CH) 및 소거 채널 구조체들(ECH) 상에 배치될 수 있다. 채널 콘택 플러그들(HCP)은 제 2 및 제 1 층간 절연막들(460, 480)을 관통하며 패드들(330)과 직접 접촉할 수 있다. 채널 콘택 플러그들(HCP)은 예를 들어, 금속 물질(예를 들어, 구리 또는 텅스텐) 및 금속 질화물(예를 들어, TiN, TaN, WN) 중 적어도 하나를 포함할 수 있다.
비트 라인들(BL)이 제 2 층간 절연막(480) 상에 배치될 수 있다. 비트 라인들(BL)은 제 2 수평 방향(D2)으로 연장하며 셀 스트링 영역(CLAR) 및 콘택 영역(CTAR)에 걸쳐서 제 2 수평 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 제 2 층간 절연막(480) 상에서, 제 1 수평 방향(D1)으로 이격 배치될 수 있다. 비트 라인들(BL) 각각은 제 2 수평 방향(D2)으로 배열된 셀 채널 구조체들(CH) 및 소거 채널 구조체들(ECH)과 전기적으로 연결될 수 있다. 비트 라인들(BL)은 예를 들어, 금속 물질을 포함할 수 있다.
전하 저장 구조체(310)는 수직 채널부(315)의 측벽을 감쌀 수 있으며, 수직 채널부(315)의 하면과 기판(100) 사이로 개재될 수 있다. 즉, 수직 채널부(315)은 기판(100)과 이격될 수 있다.
소오스 도전 패턴(SCP)은 기판(100)과 버퍼 산화막(210) 사이에 배치될 수 있다. 소오스 도전 패턴(SCP)은 제 1 소오스 도전 패턴(SCP1)과 제 2 소오스 도전 패턴(SCP2)을 포함할 수 있다. 제 2 소오스 도전 패턴(SCP2)은 제 1 소오스 도전 패턴(SCP1)의 상면 상에 배치될 수 있다. 제 1 소오스 도전 패턴(SCP1)은 기판(100)과 제 2 소오스 도전 패턴(SCP2) 사이에서 제 2 소오스 도전 패턴(SCP2)과 수직 채널부(315) 사이 및 기판(100)과 수직 채널부(315) 사이로 연장할 수 있다. 도 9에 도시된 바와 같이 제 1 소오스 도전 패턴(SCP1)에 의해 전하 저장 구조체(310)는 제 1 소오스 도전 패턴(SCP1) 상에 배치되는 상부 전하 저장 구조체(310a)와 제 2 소오스 도전 패턴(SCP2) 아래에 배치되는 하부 전하 저장 구조체(310b)로 분리될 수 있다.
예를 들어, 제 1 소오스 도전 패턴(SCP1)은 수평 부분(PP) 및 수직부분(VP)을 포함할 수 있다. 제 1 소오스 도전 패턴(SCP1)의 수평 부분(PP)은 기판(100)과 제 2 소오스 도전 패턴(SCP2) 사이에 배치될 수 있다. 수직 부분(VP)은 수직 채널부(315)와 수평 부분(PP) 사이에서 제 2 소오스 도전 패턴(SCP2)과 수직 채널부(315) 사이 및 기판(100)과 수직 채널부(315) 사이로 연장할 수 있다. 수직 부분(VP)은 전하 저장 구조체(310)과 접촉할 수 있다. 수직 부분(VP)의 상면은 수평 부분(PP)의 상면과 제 2 소오스 도전 패턴(SCP2)의 상면 사이에 위치할 수 있다. 제 1 및 제 2 소오스 도전 패턴들(SCP1, SCP2)은 제 1 도전형 불순물들이 도핑된 폴리실리콘으로 이루어질 수 있으며, 제 2 소오스 도전 패턴(SCP2)에 도핑된 불순물 농도는 제 1 소오스 도전 패턴(SCP1)에 도핑된 불순물 농도보다 클 수 있다. 이와 같은 소오스 도전 패턴(SCP)은 전술한 소오스 라인(CSL)으로 이용될 수 있다.
본 발명의 실시예들에 따라서, 복수의 소거 채널 구조체들(ECH)은 셀 영역(CREG) 중 제2 수평 방향(D2)으로 셀 스트링 영역(CLAR)과 인접하는 콘택 영역(CTAR)에 형성된다. 복수의 소거 채널 구조체들(ECH)은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결된다. 복수의 소거 채널 구조체들(ECH)은 복수의 소거 트랜지스터들(ETR)을 각각 포함한다. 소거 선택 라인(EGSL)은 콘택 영역(CTAR)에 형성되고, 복수의 소거 채널 구조체들(ECH)에 포함되는 복수의 소거 트랜지스터들(ETR)의 게이트 전극을 형성한다.
일 실시예에서, 도 7 및 8에 도시된 바와 같이, 복수의 비트 라인들(BL)의 각각에 1개의 소거 채널 구조체(ECH)가 연결될 수 있다.
일 실시예에서, 도 8에 도시된 바와 같이, 소스 라인(CSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)에 걸쳐서 절단 없이 제2 수평 방향(D2)으로 신장될 수 있다. 소스 라인(CSL)은 복수의 셀 채널 구조체들(CH) 및 복수의 소거 채널 구조체들(ECH)에 공통으로 연결될 수 있다. 이 경우, 소거 동작시 소스 라인(CSL)에 인가되는 소거 전압(Vers)은 복수의 셀 채널 구조체들(CH)의 하단에 인가됨과 동시에 복수의 소거 채널 구조체들(ECH) 및 복수의 비트 라인들(BL)을 통하여 복수의 셀 채널 구조체들(CH)의 상단에 인가될 수 있다.
도 10은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이고, 도 11은 도 10의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이고, 도 12는 도 10의 비휘발성 메모리 장치에 포함되는 소거 채널 구조체의 사이즈를 설명하기 위한 도면이다. 이하, 도 1 내지 9의 설명과 중복되는 설명을 생략하고 차이점만을 설명하기 한다.
도 10 및 11을 참조하면, 비휘발성 메모리 장치(1002)는 셀 영역(CREG) 중 제2 수평 방향(D2)으로 셀 스트링 영역(CLAR)과 인접하는 콘택 영역(CTAR)에 형성되는 복수의 소거 채널 구조체들(ECHa) 및 소거 선택 라인(EGSL)을 포함한다.
복수의 소거 채널 구조체들(ECHa)은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결된다. 복수의 소거 채널 구조체들(ECH)은 복수의 소거 트랜지스터들(ETR)을 각각 포함한다. 소거 선택 라인(EGSL)은 복수의 소거 채널 구조체들(ECH)에 포함되는 복수의 소거 트랜지스터들(ETR)의 게이트 전극을 형성한다.
도 12를 참조하면, 비휘발성 메모리 장치의 동작 특성에 따라서, 소거 채널 구조체들(ECH)의 수평 단면의 사이즈를 적절하게 구현할 수 있다.
일 실시예에서, 도 7 및 8에 도시된 바와 같이, 셀 스트링 영역(CLAR)에 형성되는 셀 채널 구조체(CH)의 수평 단면의 사이즈(SZ)는 콘택 영역(CTAR)에 형성되는 소거 채널 구조체(ECH)의 수평 단면의 사이즈(SZ)와 동일할 수 있다.
다른 실시예에서, 도 10 및 11에 도시된 바와 같이, 셀 스트링 영역(CLAR)에 형성되는 셀 채널 구조체(CH)의 수평 단면의 사이즈(SZ)는 콘택 영역(CTAR)에 형성되는 소거 채널 구조체(ECHa)의 수평 단면의 사이즈(SZa)와 상이할 수 있다. 실시예들에 따라서, 소거 채널 구조체(ECH, ECHa, ECHb)의 수평 단면의 사이즈(SZ, SZa, SZb)를 다양하게 구현할 수 있다.
채널 구조체의 수평 단면의 사이즈를 증가시킬수록 소스 라인(CSL) 및 비트 라인(BL) 사이의 저항이 감소한다. 따라서, 소거 동작시 셀 채널 구조체들(CH)에 발생되는 GIDL 전류는 소거 채널 구조체들(ECH)의 수평 단면의 사이즈에 의해 조절될 수 있다.
도 13은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 평면도이고, 도 14는 도 13의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다. 이하, 도 1 내지 9의 설명과 중복되는 설명을 생략하고 차이점만을 설명하기 한다.
도 13 및 14를 참조하면, 비휘발성 메모리 장치(1003)는 셀 영역(CREG) 중 제2 수평 방향(D2)으로 셀 스트링 영역(CLAR)과 인접하는 콘택 영역(CTAR)에 형성되는 복수의 소거 채널 구조체들(ECH1, ECH2) 및 소거 선택 라인(EGSL)을 포함한다.
복수의 소거 채널 구조체들(ECH1, ECH2)은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결된다. 복수의 소거 채널 구조체들(ECH1, ECH2)은 복수의 소거 트랜지스터들(ETR)을 각각 포함한다. 소거 선택 라인(EGSL)은 복수의 소거 채널 구조체들(ECH)에 포함되는 복수의 소거 트랜지스터들(ETR)의 게이트 전극을 형성한다.
일 실시예에서, 도 13 및 14에 도시된 바와 같이, 복수의 비트 라인들(BL)의 각각에 2개 이상의 소거 채널 구조체들이 연결될 수 있다. 도 13 및 14에는 도시의 편의상 각각의 비트 라인(BL)에 2개의 소거 채널 구조체들(ECH1, ECH2)이 연결되는 실시예를 도시하였으나, 각각의 비트 라인(BL)에 3개 이상의 소거 채널 구조체들이 연결될 수도 있다.
각각의 비트 라인(BL)에 연결되는 소거 채널 구조체의 개수를 증가시킬수록 소스 라인(CSL) 및 비트 라인(BL) 사이의 저항이 감소한다. 따라서, 소거 동작시 셀 채널 구조체들(CH)에 발생되는 GIDL 전류는 각각의 비트 라인(BL)에 연결되는 소거 채널 구조체의 개수에 의해 조절될 수 있다.
도 15는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 사시도이고, 도 16은 도 7의 비휘발성 메모리 장치의 수직 구조의 일 실시예를 나타내는 단면도이다. 이하 전술한 설명과 중복되는 설명은 생략될 수 있다.
도 15 및 16을 참조하면, 비휘발성 메모리 장치(1500)는 복수의 비트 라인들(BL), 적어도 하나의 소오스 라인(CSL), 복수의 셀 채널 구조체들(CH), 게이트 전극 구조체(SSL, WL, GSL), 복수의 소거 채널 구조체들(ECH) 및 소거 선택 라인(EGSL)을 포함할 수 있다.
복수의 비트 라인들(BL)은 셀 영역(CREG)의 수직 방향(D3)으로의 제1 단부에 형성된다. 복수의 비트 라인들(BL)은 제1 수평 방향(D1)으로 배열되고 제2 수평 방향(D2)으로 신장된다.
소오스 라인(CSL)은 셀 영역(CREG)의 수직 방향(D3)으로의 제2 단부에 형성된다. 소오스 라인(CSL)은 제2 수평 방향(D2)으로 신장된다. 소오스 라인(CSL)은 제1 수평 방향(D1)으로 배열되는 복수의 라인들을 포함할 수도 있고, 도 15에 도시된 바와 같이 제1 수평 방향(D1)으로 신장되어 판 형태를 갖는 공통 소스 라인으로 구현될 수도 있다.
일 실시예에서, 도 15 및 16에 도시된 바와 같이, 소스 라인(CSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)의 경계에서 제1 소스 라인 세그먼트(CSLa) 및 제2 소스 라인 세그먼트(CSLb)로 절단될 수 있다.
제1 소스 라인 세그먼트(CSLa)는 복수의 셀 채널 구조체들(CH)에 연결되고, 제2 소스 라인 세그먼트(CSLb)는 복수의 소거 채널 구조체들(ECH)에 연결될 수 있다. 결과적으로, 소거 동작시 제1 소스 라인 세그먼트(CSLa)에 인가되는 소거 전압(Vers1) 및 제2 소스 라인 세그먼트(CSLb)에 인가되는 소거 전압(Vers2)은 독립적으로 제어될 수 있다. 다시 말해, 제1 소스 라인 세그먼트(CSLa)에 인가되는 소거 전압(Vers1) 및 제2 소스 라인 세그먼트(CSLb)에 인가되는 소거 전압(Vers2)의 전압 레벨 및/또는 인가 타이밍이 서로 다를 수 있다.
복수의 셀 채널 구조체들(CH)은 셀 영역(CREG) 중 셀 스트링 영역(CLAR)에 형성된다. 후술하는 바와 같이, 복수의 셀 채널 구조체들(CH)의 각각은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결되고, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 접지 선택 트랜지스터를 포함할 수 있다.
게이트 전극 구조체(SSL, WL, GSL)는 셀 스트링 영역(CREG)에 수직 방향으로 적층되어 형성되는 복수의 게이트 전극들을 포함할 수 있다. 게이트 전극 구조체(SSL, WL, GSL)는 적어도 하나의 스트링 선택 라인(SSL), 복수의 워들 라인들(WL) 및 적어도 하나의 접지 선택 라인(GSL)을 포함할 수 있다.
스트링 선택 라인(SSL)은 상기 스트링 선택 트랜지스터의 게이트 전극에 해당하고, 워드 라인들(WL)은 상기 복수의 메모리 셀들의 게이트 전극들에 해당하고, 접지 선택 라인(GSL)은 상기 접지 선택 트랜지스터의 게이트 전극에 해당한다. 스트링 선택 라인(SSL)은 스트링 선택 라인 컷 영역들(SC) 및 워드 라인 컷 영역들(WC)에 의해 절단될 수 있다.
도 15 및 16에는 예시적으로 2개의 스트링 선택 라인들(SSL) 및 1개의 접지 선택 라인(GSL)을 도시하였으나, 스트링 선택 라인(SSL)의 개수 및 접지 선택 라인(GSL)의 개수는 다양하게 변경될 수 있다.
복수의 소거 채널 구조체들(ECH)은 셀 영역(CREG) 중 제2 수평 방향(D2)으로 셀 스트링 영역(CLAR)과 인접하는 콘택 영역(CTAR)에 형성된다. 복수의 소거 채널 구조체들(ECH)은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결된다. 복수의 소거 채널 구조체들(ECH)은 복수의 소거 트랜지스터들(ETR)을 각각 포함한다.
소거 선택 라인(EGSL)은 콘택 영역(CTAR)에 형성되고, 복수의 소거 채널 구조체들(ECH)에 포함되는 복수의 소거 트랜지스터들(ETR)의 게이트 전극을 형성한다. 소거 동작 동안에 소거 선택 라인(EGSL)에 턴온 전압을 인가하여 소거 트랜지스터(ETR)를 턴온시킴으로써 소오스 라인(CSL)에 인가되는 소거 전압(Vers)을 복수의 비트 라인들(BL)에 인가할 수 있다. 반면에, 프로그램 동작 및 독출 동작 동안에 소거 선택 라인(EGSL)에 턴오프 전압을 인가하여 소거 트랜지스터(ETR)를 턴오프시킴으로써 소오스 라인(CSL) 및 복수의 비트 라인들(BL)을 전기적으로 차단할 수 있다.
도 15 및 16에 도시된 바와 같이, 셀 채널 구조체들(CH)에 각각 형성되는 상기 접지 선택 트랜지스터 및 복수의 소거 채널 구조체들(ECH)에 각각 형성되는 소거 트랜지스터(ETR)는 수직 방향(D3)으로 동일한 높이에 형성될 수 있다. 이 경우, 소거 선택 라인(EGSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)에 걸쳐서 제2 수평 방향(D2)으로 신장되는 접지 선택 라인(GSL)을 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)의 경계에서 절단하여 제공되는 접지 선택 라인(GSL)의 일부로서 구현될 수 있다. 예를 들어, 접지 선택 라인(GSL)은 셀 스트링 영역(CLAR)과 콘택 영역(CTAR)의 경계에서 워드 라인 컷 영역(WC)에 의해 절단될 수 있고, 콘택 영역(CTAR)에 포함되는 접지 선택 라인(GSL)의 일부가 소거 선택 라인(EGSL)으로서 제공될 수 있다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 비트 라인(BL)에 인가되는 소거 전압(Vers)을 제어하기 위한 소거 트랜지스터(ETR)를 페이지 버퍼 회로에서 제거하고 소거 채널 구조체(ECH)를 이용하여 구현함으로써 페이지 버퍼 회로 및 비휘발성 메모리 장치(1000)의 사이즈를 감소할 수 있다.
도 17 및 18은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도들이다.
도 17 및 18을 참조하면, 비휘발성 메모리 장치 또는 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CREG)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PREG)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(2000)의 주변 회로 영역(PREG)과 셀 영역(CREG) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PREG)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PREG)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CREG)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CREG)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CREG)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 제3 방향(D3)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 방향(D2)을 따라 연장될 수 있다.
도 17의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PREG)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PREG)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제2 기판(2310)의 상면에 평행한 제1 방향(D1)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 3347; 3340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 방향(D1)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CREG)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PREG)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PREG)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PREG)에서 어드레스 디코더 또는 로우 디코더(2394)를 제공하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 제공하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PREG)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(D3)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CREG)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CREG)과 주변 회로 영역(PREG) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CREG)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PREG)의 최상부 메탈층에 셀 영역(CREG)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PREG)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PREG)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PREG)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CREG)의 상부 메탈층에 주변 회로 영역(PREG)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PREG)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CREG)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PREG)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CREG)의 최상부 메탈층에 주변 회로 영역(PREG)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CREG)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
도 18에 도시된 바와 같이, 본 발명의 실시예들에 따라서, 비휘발성 메모리 장치(2000)는 셀 영역(CREG) 중 제2 수평 방향(D2)으로 셀 스트링 영역(CLAR)과 인접하는 콘택 영역(CTAR)에 형성되는 복수의 소거 채널 구조체들(ECH1, ECH2) 및 소거 선택 라인(EGSL)을 포함한다.
복수의 소거 채널 구조체들(ECH1, ECH2)은 복수의 비트 라인들(BL) 및 소스 라인(CSL) 사이에 각각 연결된다. 복수의 소거 채널 구조체들(ECH1, ECH2)은 복수의 소거 트랜지스터들(ETR)을 각각 포함한다. 소거 선택 라인(EGSL)은 복수의 소거 채널 구조체들(ECH)에 포함되는 복수의 소거 트랜지스터들(ETR)의 게이트 전극을 형성한다.
이와 같이, 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 비트 라인(BL)에 인가되는 소거 전압(Vers)을 제어하기 위한 소거 트랜지스터(ETR)를 페이지 버퍼 회로에서 제거하고 소거 채널 구조체(ECH)를 이용하여 구현함으로써 페이지 버퍼 회로 및 비휘발성 메모리 장치(1000)의 사이즈를 감소할 수 있다.
도 19는 본 발명의 실시예들에 따른 적층형 반도체 장치의 제조 과정을 설명하기 위한 도면이다.
도 19를 참조하면, 제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)에는 각각의 집적 회로들이 형성된다. 제1 웨이퍼(WF1)에는 전술한 메모리 셀 어레이 및 소거 채널 구조체들(ECH)을 이용한 소거 트랜지스터들(ETR)이 형성될 수 있고, 제2 웨이퍼(WF2)에는 주변 회로들이 형성될 수 있다.
제1 웨이퍼(WF1) 및 제2 웨이퍼(WF2)의 집적 회로들을 형성한 상태에서 제1 웨이퍼(WF1)와 제2 웨이퍼(WF2)를 본딩 방식으로 접착한다. 접착된 웨이퍼들(WF1, WF2)은 복수의 칩들로 절단되고, 각각의 칩은 적층된 반도체 다이들(SD1, SD2)을 포함하는 도 17 및 18의 반도체 장치(2000)에 해당한다. 제1 웨이퍼(WF1)의 절단된 부분은 제1 반도체 다이(SD1)에 해당하고 제2 웨이터(WF2)의 절단된 부분은 제2 반도체 다이(SD2)에 해당한다.
도 20은 본 발명의 실시예들에 따른 에스에스디(SSD: solid state disk or solid state drive)를 나타내는 블록도이다.
도 20을 참조하면, SSD(5000)는 복수의 비휘발성 메모리 장치들(5100) 및 SSD 제어기(5200)를 포함한다.
비휘발성 메모리 장치들(5100)은 옵션적으로 외부 고전압(VPP)을 제공받도록 구현될 수 있다. 비휘발성 메모리 장치들(5100)은 전술한 비휘발성 메모리 장치(30)로 구현될 수 있다. 본 발명의 실시예들에 따라서 비휘발성 메모리 장치들(5100)은 비트 라인에 대한 소거 전압의 인가를 제어하기 위한 소거 트랜지스터를 페이지 버퍼 회로에서 제거하고 소거 채널 구조체를 이용하여 구현함으로써 페이지 버퍼 회로 및 비휘발성 메모리 장치들(4100)의 사이즈를 감소할 수 있다.
SSD 제어기(5200)는 복수의 채널들(CH1~CH4)을 통하여 비휘발성 메모리 장치들(5100)에 연결된다. SSD 제어기(5200)는 적어도 하나의 프로세서(5210), 버퍼 메모리(5220), 에러 정정 회로(5230), 호스트 인터페이스(5250) 및 비휘발성 메모리 인터페이스(5260)를 포함한다. 버퍼 메모리(5220)는 메모리 제어기(5200)의 구동에 필요한 데이터를 임시로 저장할 수 있다. 또한, 버퍼 메모리(5220)는 기입 요청시 프로그램 동작에 이용될 데이터를 버퍼링할 수 있다. 에러 정정 회로(5230)는 기입 동작에서 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 독출 동작에서 읽혀진 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정하고, 데이터 복구 동작에서 비휘발성 메모리 장치(5100)로부터 복구된 데이터의 에러를 정정할 수 있다.
본 발명의 실시예들은 비휘발성 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다.
특히 본 발명의 실시예들은 메모리 카드, 솔리드 스테이트 드라이브(Solid State Drive; SSD), 임베디드 멀티미디어 카드(eMMC, embedded multimedia card), 유니버셜 플래시 스토리지(UFS, universal flash storage), 컴퓨터(computer), 노트북(laptop), 핸드폰(cellular phone), 스마트폰(smart phone), MP3 플레이어, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 전자 기기에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 셀 영역의 수직 방향으로의 제1 단부에 형성되고, 제1 수평 방향으로 배열되고 제2 수평 방향으로 신장되는 복수의 비트 라인들;
    상기 셀 영역의 상기 수직 방향으로의 제2 단부에 형성되고, 상기 제2 수평 방향으로 신장되는 적어도 하나의 소오스 라인;
    상기 셀 영역 중 셀 스트링 영역에 형성되고, 상기 복수의 비트 라인들 및 상기 소스 라인 사이에 각각 연결되고, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 접지 선택 트랜지스터를 각각 포함하는 복수의 셀 채널 구조체들;
    상기 셀 스트링 영역에 상기 수직 방향으로 적층되어 형성되고, 적어도 하나의 스트링 선택 라인, 복수의 워들 라인들 및 적어도 하나의 접지 선택 라인을 포함하는 게이트 전극 구조체;
    상기 셀 영역 중 상기 제2 수평 방향으로 상기 셀 스트링 영역과 인접하는 콘택 영역에 형성되고, 상기 복수의 비트 라인들 및 상기 소스 라인 사이에 각각 연결되고, 복수의 소거 트랜지스터들을 각각 포함하는 복수의 소거 채널 구조체들; 및
    상기 콘택 영역에 형성되고, 상기 복수의 소거 트랜지스터들의 게이트 전극을 형성하는 소거 선택 라인을 포함하는 비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 접지 선택 트랜지스터 및 상기 소거 트랜지스터는 상기 수직 방향으로 동일한 높이에 형성되고,
    상기 소거 선택 라인은, 상기 셀 스트링 영역과 상기 콘택 영역에 걸쳐서 상기 제2 수평 방향으로 신장되는 상기 접지 선택 라인을 상기 셀 스트링 영역과 상기 콘택 영역의 경계에서 절단하여 제공되는 상기 접지 선택 라인의 일부인 것을 특징으로 하는 비휘발성 메모리 장치
  3. 제1 항에 있어서,
    소거 동작시 상기 복수의 셀 채널 구조체들에 발생되는 게이트 유도 드레인 누설(GIDL, gate induced drain leakage) 전류는 상기 복수의 비트 라인들의 각각에 연결되는 소거 채널 구조체들의 개수에 의해 조절되는 것을 특징으로 하는 비휘발성 메모리 장치.
  4. 제1 항에 있어서,
    소거 동작시 상기 복수의 셀 채널 구조체들에 발생되는 GIDL 전류는 상기 복수의 소거 채널 구조체들의 수평 단면의 사이즈에 의해 조절되는 것을 특징으로 하는 비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 복수의 비트 라인들의 각각에 1개의 소거 채널 구조체가 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  6. 제1 항에 있어서,
    상기 복수의 비트 라인들의 각각에 2개 이상의 소거 채널 구조체들이 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 복수의 셀 채널 구조체들의 수평 단면의 사이즈는 상기 복수의 소거 채널 구조체들의 수평 단면의 사이즈와 상이한 것을 특징으로 하는 비휘발성 메모리 장치.
  8. 제1 항에 있어서,
    상기 소스 라인은 상기 셀 스트링 영역과 상기 콘택 영역에 걸쳐서 절단 없이 상기 제2 수평 방향으로 신장되어 상기 복수의 셀 채널 구조체들 및 상기 복수의 소거 채널 구조체들에 공통으로 연결되는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제1 항에 있어서,
    상기 소스 라인은 상기 셀 스트링 영역과 상기 콘택 영역의 경계에서 제1 소스 라인 세그먼트 및 제2 소스 라인 세그먼트로 절단되고,
    상기 제1 소스 라인 세그먼트는 상기 복수의 셀 채널 구조체들에 연결되고, 상기 제2 소스 라인 세그먼트는 상기 복수의 소거 채널 구조체들에 연결되고,
    소거 동작시 상기 제1 소스 라인 세그먼트에 인가되는 소거 전압 및 상기 제2 소스 라인 세그먼트에 인가되는 소거 전압은 독립적으로 제어되는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 셀 영역에 형성되는 복수의 제1 메탈 패드들;
    상기 셀 영역의 하부에 배치되는 주변 회로 영역에 형성되고, 상기 복수의 제1 메탈 패드들과 각각 연결되어 상기 셀 영역 및 상기 주변 회로 영역을 수직 방향으로 연결하는 복수의 제2 메탈 패드들;
    상기 셀 영역의 상기 수직 방향으로의 제1 단부에 형성되고, 제1 수평 방향으로 배열되고 제2 수평 방향으로 신장되는 복수의 비트 라인들;
    상기 셀 영역의 상기 수직 방향으로의 제2 단부에 형성되고, 상기 제2 수평 방향으로 신장되는 적어도 하나의 소오스 라인;
    상기 셀 영역 중 셀 스트링 영역에 형성되고, 상기 복수의 비트 라인들 및 상기 소스 라인 사이에 각각 연결되고, 적어도 하나의 스트링 선택 트랜지스터, 복수의 메모리 셀들 및 적어도 하나의 접지 선택 트랜지스터를 각각 포함하는 복수의 셀 채널 구조체들;
    상기 셀 스트링 영역에 상기 수직 방향으로 적층되어 형성되고, 적어도 하나의 스트링 선택 라인, 복수의 워들 라인들 및 적어도 하나의 접지 선택 라인을 포함하는 게이트 전극 구조체;
    상기 셀 영역 중 상기 제2 수평 방향으로 상기 셀 스트링 영역과 인접하는 콘택 영역에 형성되고, 상기 복수의 비트 라인들 및 상기 소스 라인 사이에 각각 연결되고, 복수의 소거 트랜지스터들의 각각을 포함하는 복수의 소거 채널 구조체들; 및
    상기 콘택 영역에 형성되고, 상기 복수의 소거 트랜지스터들의 게이트 전극을 형성하는 소거 선택 라인을 포함하는 비휘발성 메모리 장치.
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