CN117677193A - 半导体存储器件和包括其的电子系统 - Google Patents

半导体存储器件和包括其的电子系统 Download PDF

Info

Publication number
CN117677193A
CN117677193A CN202310749745.7A CN202310749745A CN117677193A CN 117677193 A CN117677193 A CN 117677193A CN 202310749745 A CN202310749745 A CN 202310749745A CN 117677193 A CN117677193 A CN 117677193A
Authority
CN
China
Prior art keywords
cell array
regions
memory device
semiconductor memory
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202310749745.7A
Other languages
English (en)
Inventor
金胜渊
金志荣
姜仁昊
梁宇成
李在恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN117677193A publication Critical patent/CN117677193A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B80/00—Assemblies of multiple devices comprising at least one memory device covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1431—Logic devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/143—Digital devices
    • H01L2924/1434—Memory
    • H01L2924/145—Read-only memory [ROM]
    • H01L2924/1451—EPROM
    • H01L2924/14511—EEPROM

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种半导体存储器包括：衬底，所述衬底包括传输晶体管区域；外围电路结构，所述外围电路结构包括在所述传输晶体管区域上的传输晶体管；以及单元阵列结构，所述单元阵列结构位于所述外围电路结构上，并且包括沿着第一方向交替地布置的多个单元阵列区域和多个连接区域。所述单元阵列结构包括堆叠结构，所述堆叠结构包括垂直堆叠并对应地连接到所述传输晶体管的导电图案。所述堆叠结构包括在所述连接区域上的阶梯式结构。所述单元阵列结构的所述连接区域对应地与所述外围电路结构的所述传输晶体管区域交叠。

Description

半导体存储器件和包括其的电子系统
相关申请的交叉引用
本申请要求于2022年9月7日在韩国知识产权局提交的韩国专利申请No.10-2022-0113687的优先权，其公开内容通过引用整体并入本文。
技术领域
本公开涉及半导体存储器件和包括该半导体存储器件的电子系统。
背景技术
在需要数据存储的电子系统中可能需要具有能够存储大量数据的半导体器件。因此，已经进行了增加半导体器件的数据存储容量的研究。例如，作为增加半导体器件的数据存储容量的方法，提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件。
发明内容
一个或更多个示例实施例提供了一种具有改善的可靠性和增加的集成度的半导体存储器件以及包括半导体存储器件的电子系统。
根据示例实施例的一方面，一种半导体存储器件包括：衬底，所述衬底包括多个传输晶体管区域；外围电路结构，所述外围电路结构包括位于所述多个传输晶体管区域上的多个传输晶体管；以及单元阵列结构，所述单元阵列结构位于所述外围电路结构上，并且包括沿着第一方向交替地布置的多个单元阵列区域和多个连接区域，其中，所述单元阵列结构还包括堆叠结构，所述堆叠结构包括垂直堆叠并且对应地连接到所述多个传输晶体管的多个导电图案，其中，所述堆叠结构包括位于所述连接区域上的多个阶梯式结构，并且其中，所述单元阵列结构的所述连接区域对应地与所述外围电路结构的所述传输晶体管区域交叠。
根据示例实施例的一方面，一种半导体存储器件包括：衬底，所述衬底包括多个传输晶体管区域和多个页面缓冲器区域；外围电路结构，所述外围电路结构包括多个外围电路和连接到所述外围电路的多个第一接合焊盘，所述外围电路集成在所述衬底上；以及单元阵列结构，所述单元阵列结构包括耦接到所述第一接合焊盘的多个第二接合焊盘，所述单元阵列结构包括沿着第一方向交替地设置的多个单元阵列区域和多个连接区域，其中，所述外围电路结构的所述外围电路包括：多个传输晶体管，所述多个传输晶体管位于所述传输晶体管区域上；以及多个页面缓冲器电路，所述多个页面缓冲器电路位于所述页面缓冲器区域上，其中，所述单元阵列结构包括：堆叠结构，所述堆叠结构包括垂直堆叠的多个导电图案，所述堆叠结构在所述连接区域中的每一者上具有阶梯式结构；多个垂直结构，所述多个垂直结构在所述单元阵列区域上穿透所述堆叠结构；多条位线，所述多条位线横跨所述堆叠结构并且连接到所述垂直结构；以及多个单元接触插塞，所述导电图案的端部和所述传输晶体管在所述连接区域上通过所述多个单元接触插塞对应地连接，其中，所述单元阵列结构的所述连接区域对应地与所述外围电路结构的所述传输晶体管区域交叠，并且其中，所述单元阵列结构的所述单元阵列区域对应地与所述外围电路结构的所述页面缓冲器区域交叠。
根据示例实施例的一方面，一种电子系统包括：半导体存储器件，所述半导体存储器件包括：衬底，所述衬底包括多个传输晶体管区域；外围电路结构，所述外围电路结构包括在所述传输晶体管区域上的多个传输晶体管；以及单元阵列结构，所述单元阵列结构位于所述外围电路结构上，并且包括沿一个方向交替地设置的多个单元阵列区域和多个连接区域；以及控制器，所述控制器通过输入/输出焊盘电连接到所述半导体存储器件，并且控制所述半导体存储器件，其中，所述单元阵列结构包括堆叠结构，所述堆叠结构包括对应地连接到所述传输晶体管的多个垂直堆叠的导电图案，其中，所述堆叠结构在所述连接区域上具有多个阶梯式结构，并且其中，所述单元阵列结构的所述连接区域对应地与所述外围电路结构的所述传输晶体管区域交叠。
附图说明
通过以下结合附图对示例实施例的描述，以上以及其他方面和特征将更加清楚，在附图中：
图1示出了显示出根据实施例的半导体存储器件的框图。
图2示出了显示出根据实施例的半导体存储器件的简化立体图。
图3示出了显示出根据实施例的半导体存储器件的简化电路图。
图4示出了显示出根据实施例的半导体存储器件的简化布局。
图5示出了显示出根据实施例的半导体存储器件的简化截面图。
图6和图7示出了显示出根据实施例的半导体存储器件的单元阵列结构的简化立体图。
图8示出了显示出根据实施例的半导体存储器件的简化布局。
图9和图10示出了显示出根据实施例的半导体存储器件的截面图。
图11和图12示出了图9和图10的部分P1的截面图，以显示出根据实施例的半导体存储器件。
图13和图14示出了图9和图10的部分P2的截面图，以显示出根据实施例的半导体存储器件。
图15示出了显示出根据实施例的包括半导体存储器件的电子系统的简化示意图。
图16示出了显示出根据实施例的包括半导体存储器件的电子系统的简化立体图。
图17和图18示出了显示出根据实施例的半导体封装件的简化截面图。
具体实施方式
将参考附图更全面地描述示例实施例，在附图中示出了示例实施例。在本文中描述的实施例是作为示例提供的，因此，本公开不限于此，并且可以以各种其他形式实现。在以下描述中提供的每个实施例不排除与同样在本文中提供或未在本文中提供但与本公开一致的另一示例或另一实施例的一个或更多个特征相关联。将理解的是，当元件或层被称为“在”另一元件或层“上”、“连接到”或“耦接到”另一元件或层时，其可以直接在另一元件或层上、直接连接到或直接耦接到另一元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“上”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。诸如“……中的至少一种(者)”的表达当在一列元件之后时，修饰整列元件而不修饰列的个别元件。例如，表述“a、b和c中的至少一种(者)”应当被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者、或者全部的a、b和c。
图1示出了显示出根据实施例的三维半导体存储器件的框图。
参考图1，半导体存储器件可以包括存储单元阵列1和控制存储单元阵列1的外围电路2。外围电路2可以包括行译码器3、传输晶体管单元4、页面缓冲器5、列译码器6、电压发生器7和控制电路8。
存储单元阵列1可以包括多个存储块BLK0至BLKn(BLK0、BLK1…BLKn)。存储块BLK0至BLKn中的每一者可以包括三维布置的存储单元。例如，存储块BLK0至BLKn中的每一者可以包括在由第一方向D1和第二方向D2限定的平面上沿着第三方向D3堆叠的结构。第一方向D1和第二方向D2可以彼此相交。响应于相关块选择信号，存储块BLK0至BLKn可以从所选择的存储块读取数据或将数据写入所选择的存储块。
例如，半导体存储器件可以是垂直NAND闪存器件。在垂直NAND闪存器件中，存储块BLK0至BLKn可以包括多个NAND型单元串。
作为另一示例，在实施例中，半导体存储器件可以是可变电阻存储器件。在可变电阻存储器件中，存储块BLK0至BLKn可以包括对应地设置在字线与位线之间的交叉点处的存储单元。在实施例中，每个存储单元可以包括电阻式存储元件。电阻式存储元件可以包括钙钛矿化合物、过渡金属氧化物、磁性材料、铁磁材料或反铁磁材料。
行译码器3可以对外部输入的地址进行译码，以选择包括在存储块BLK0至BLKn中的字线之一。
根据块选择信号，传输晶体管单元4可以将行译码器3连接到从存储块BLK0至BLKn中选择的一者。传输晶体管单元4可以包括多个传输晶体管，这些传输晶体管可以对应地连接到包括在存储块BLK0至BLKn中的每一者中的字线的端部。
页面缓冲器5可以通过位线连接到存储单元阵列1，并且可以读取存储在存储单元中的信息。
列译码器6可以对外部输入的地址进行译码以选择一条位线。列译码器6可以在页面缓冲器5和外部装置(例如，存储器控制器)之间提供数据传输路径。
电压发生器7可以生成存储单元阵列1的内部操作所需的电压(例如，编程电压、读取电压和擦除电压)。
基于命令信号、地址信号和控制信号，控制电路8可以生成各种控制信号以将数据编程到存储单元阵列1、从存储单元阵列1读取数据或擦除存储在存储单元阵列1中的数据。
图2示出了显示出根据实施例的半导体存储器件的简化立体图。
参考图2，根据实施例的半导体存储器件可以包括外围逻辑结构PS和设置在外围逻辑结构PS上的单元阵列结构CS。当在平面图上观察时，单元阵列结构CS可以与外围逻辑结构PS交叠。在一些实施例中，外围逻辑结构PS可以包括行译码器、列译码器、传输晶体管单元、页面缓冲器、电压发生器和控制电路。
单元阵列结构CS可以包括均作为数据擦除单元的多个存储块BLK0至BLKn。存储块BLK0至BLKn中的每一者可以包括具有三维结构(或垂直结构)的存储单元阵列。例如，存储块BLK0至BLKn中的每一者可以包括多个NAND型单元串。
因为单元阵列结构CS设置在外围电路结构PS上，所以根据实施例的半导体存储器件可以具有增加的每单位面积的单元容量。
图3示出了显示出根据实施例的半导体存储器件的简化电路图。
参考图3，在根据一些实施例的半导体存储器件中，传输晶体管单元4可以连接到每个存储块BLK。
存储块BLK可以包括公共源极线CSL、多条位线BL0至BL2以及设置在公共源极线CSL与位线BL0至BL2之间的多个单元串CSTR。
单元串CSTR可以在沿着第一方向D1和第二方向D2伸长的平面上沿着第三方向D3延伸。单元串CSTR可以沿着彼此相交的第一方向D1和第二方向D2二维地布置。
位线BL0至BL2可以在第一方向D1上彼此间隔开，并且可以在第二方向D2上延伸。
多个单元串CSTR可以并联连接到位线BL0至BL2中的每一者。多个单元串CSTR可以共同地连接到公共源极线CSL。例如，多个单元串CSTR可以设置在多条位线BL0至BL2与一条公共源极线CSL之间。公共源极线CSL可以设置为多个，并且可以二维地布置。公共源极线CSL可以例如被供应相同的电压，或者可以彼此独立地被电控制并且被供应不同的电压。
根据一些实施例，每个单元串CSTR可以包括串选择晶体管SST、串联连接的存储单元晶体管MCT以及接地选择晶体管GST。此外，每个存储单元晶体管MCT可以包括数据存储元件。
例如，在每个单元串CSTR中，串选择晶体管SST可以耦接到位线BL0至BL2之一，并且接地选择晶体管GST可以连接到公共源极线CSL。存储单元晶体管MCT可以串联连接在串选择晶体管SST和接地选择晶体管GST之间。
根据一些实施例，串选择晶体管SST可以由串选择线SSL0至SSL2之一控制，并且存储单元晶体管MCT可以由多条字线WL0至WLn控制。接地选择晶体管GST可以由接地选择线GSL0至GLS2中的对应的一条控制。公共源极线CSL可以共同连接到接地选择晶体管GST的源极。
存储单元MCT可以包括栅电极，栅电极与公共源极线CSL间隔开基本上相同的距离，共同连接到字线WL0至WLn之一，由此具有等电位状态。
接地选择线GSL0至GSL2可以位于与公共源极线CSL基本上相同的水平处并且可以彼此电隔离，并且串选择线SSL0至SSL2也是如此。
每个存储块BLK的字线WL0至WLn以及选择线SSL0至SSL2和GSL0至GSL2可以连接到传输晶体管单元4。传输晶体管单元4可以包括多个传输晶体管PT，每个传输晶体管PT连接到字线WL0至WLn以及选择线SSL0至SSL2和GSL0至GSL2中的对应的一条。传输晶体管单元4的传输晶体管PT可以由从行译码器提供的块选择信号BS控制。
传输晶体管PT可以将驱动信号GS0至GS2、SS0至SS2和S0至Sn提供到包括在存储块(参见图1的BLK0至BLKn)中的所选择的存储块中的字线WL0至WLn以及选择线SSL0至SSL2和GSL0至GLS2。根据一些实施例，字线WL0至WLn可以被提供编程电压、读取电压、通过电压或验证电压，并且选择线SSL0至SSL2和GSL0至GSL2可以被提供接地电压、电源电压或阈值电压。
根据一些实施例，传输晶体管单元4可以包括多个子单元PTU1、PTU2和PTU3。多个子单元PTU1、PTU2和PTU3可以包括多个传输晶体管PT。子单元PTU1、PTU2和PTU3的数目可以取决于每个存储块BLK中包括的字线WL0至WLn的数目。
例如，第一子单元PTU1可以包括连接到串选择线SSL0至SSL2的传输晶体管PT，并且还可以包括连接到字线WL0至WLn中的字线WLn和WLn-1的传输晶体管PT。第三子单元PTU3可以包括连接到接地选择线GSL0至GSL2的传输晶体管PT，并且还可以包括连接到字线WL0至WLn中的字线WL0和WL1的传输晶体管PT。第二子单元PTU2可以包括连接到字线WL0至WLn中的字线WL2和WL3的传输晶体管PT。
子单元PTU1、PTU2和PTU3可以包括相同数目的传输晶体管PT，或者替代地，可以包括不同数目的传输晶体管PT。
图4示出了显示出根据实施例的半导体存储器件的简化布局。
参考图4，如上面参考图2讨论的，单元阵列结构CS可以设置在外围逻辑结构PS上。
根据一些实施例，单元阵列结构CS可以包括多个单元阵列区域CAR1、CAR2、CAR3和CAR4以及多个连接区域CNR1、CNR2、CNR3和CNR4。连接区域CNR1、CNR2、CNR3和CNR4可以设置在单元阵列区域CAR1、CAR2、CAR3和CAR4之间。例如，单元阵列区域CAR1、CAR2、CAR3和CAR4以及连接区域CNR1、CNR2、CNR3和CNR4可以沿着第一方向D1交替地设置。外围电路结构PS可以包括多个传输晶体管区域PTR1、PTR2、PTR3和PTR4、多个页面缓冲器区域PBR1、PBR2、PBR3和PBR4以及多个外围电路区域PERI1、PERI2、PERI3和PERI4。传输晶体管区域PTR1、PTR2、PTR3和PTR4可以对应于单元阵列结构CS的连接区域CNR1、CNR2、CNR3和CNR4设置。
例如，单元阵列结构CS可以包括第一单元阵列区域CAR1、第二单元阵列区域CAR2、第三单元阵列区域CAR3和第四单元阵列区域CAR4以及第一连接区域CNR1、第二连接区域CNR2、第三连接区域CNR3和第四连接区域CNR4，并且外围电路结构PS可以包括第一传输晶体管区域PTR1、第二传输晶体管区域PTR2、第三传输晶体管区域PTR3和第四传输晶体管区域PTR4、第一页面缓冲器区域PBR1、第二页面缓冲器区域PBR2、第三页面缓冲器区域PBR3和第四页面缓冲器区域PBR4以及第一外围电路区域PERI1、第二外围电路区域PERI2、第三外围电路区域PERI3和第四外围电路区域PERI4。
第一传输晶体管区域PTR1、第二传输晶体管区域PTR2、第三传输晶体管区域PTR3和第四传输晶体管区域PTR4可以分别对应于第一连接区域CNR1、第二连接区域CNR2、第三连接区域CNR3和第四连接区域CNR4。例如，当在平面图中观察时，第一传输晶体管区域PTR1、第二传输晶体管区域PTR2、第三传输晶体管区域PTR3和第四传输晶体管区域PTR4可以分别与第一连接区域CNR1、第二连接区域CNR2、第三连接区域CNR3和第四连接区域CNR4交叠。当在平面图中观察时，第一页面缓冲器区域PBR1、第二页面缓冲器区域PBR2、第三页面缓冲器区域PBR3和第四页面缓冲器区域PBR4可以分别与第一单元阵列区域CAR1的第一部分、第二单元阵列区域CAR2的第一部分、第三单元阵列区域CAR3的第一部分和第四单元阵列区域CAR4的第一部分交叠，并且当在平面图中观察时，第一外围电路区域PERI1、第二外围电路区域PERI2、第三外围电路区域PERI3和第四外围电路区域PERI4可以分别与第一单元阵列区域CAR1的第二部分、第二单元阵列区域CAR2的第二部分、第三单元阵列区域CAR3的第二部分和第四单元阵列区域CAR4的第二部分交叠。
图5示出了显示出根据实施例的半导体存储器件的简化截面图。图6和图7示出了显示出根据实施例的半导体存储器件的单元阵列结构的简化立体图。
参考图5和图6，根据实施例的半导体存储器件可以包括衬底10、位于衬底10上的外围电路结构PS以及位于外围电路结构PS上的单元阵列结构CS。
衬底10可以包括半导体材料，并且可以是例如硅衬底、硅-锗衬底、锗衬底或在单晶硅衬底上生长的单晶外延层。衬底10可以具有顶表面。衬底10的顶表面可以平行于第一方向D1和第二方向D2，并且可以垂直于第三方向D3。第一方向D1、第二方向D2和第三方向D3可以彼此正交。
如上面参考图4所讨论的，外围电路结构PS可以包括多个传输晶体管区域PTR1和PTR2、多个页面缓冲器区域PBR1、PBR2和PBR3以及多个外围电路区域PERI1、PERI2和PERI3。传输晶体管区域PTR1和PTR2可以在其上设置有传输晶体管单元的子单元PTU1、PTU2和PTU3，并且页面缓冲器区域PBR1、PBR2和PBR3可以在其上设置有页面缓冲器电路PBU1、PBU2和PBU3。外围电路区域PERI1、PERI2和PERI3可以设置有分别设置在其上的外围电路PC1、PC2和PC3。
在一些实施例中，外围电路结构PS可以包括第一传输晶体管区域PTR1和第二传输晶体管区域PTR2、第一页面缓冲器区域PBR1、第二页面缓冲器区域PBR2和第三页面缓冲器区域PBR3以及第一外围电路区域PERI1、第二外围电路区域PERI2和第三外围电路区域PERI3。第一传输晶体管区域PTR1和第二传输晶体管区域PTR2可以在第一方向D1上彼此间隔开，并且第一传输晶体管区域PTR1可以设置在第一页面缓冲器区域PBR1和第二页面缓冲器区域PBR2之间以及第一外围电路区域PERI1和第二外围电路区域PERI2之间。第二传输晶体管区域PTR2可以设置在第二页面缓冲器区域PBR2和第三页面缓冲器区域PBR3之间以及第二外围电路区域PERI2和第三外围电路区域PERI3之间。
第一传输晶体管区域PTR1可以在其上设置有参考图3讨论的传输晶体管单元4的第一子单元PTU1，并且第二传输晶体管区域PTR2可以在其上设置有传输晶体管单元4的第二子单元PTU2或第三子单元PTU3。
字线的数目可以影响传输晶体管区域PTR1和PTR2的数目以及传输晶体管单元4的子单元的数目。
单元阵列结构CS可以包括位于外围电路结构PS上的半导体层100、位于半导体层100上的堆叠结构ST以及穿透堆叠结构ST的垂直结构VS。
如上面参考图4所讨论的，单元阵列结构CS可以包括沿着第一方向D1交替地布置的多个单元阵列区域CAR1、CAR2和CAR3以及多个连接区域CNR1和CNR2。例如，单元阵列结构CS可以包括第一单元阵列区域CAR1、第二单元阵列区域CAR2和第三单元阵列区域CAR3以及第一连接区域CNR1和第二连接区域CNR2，该第一连接区域CNR1可以设置在第一单元阵列区域CAR1和第二单元阵列区域CAR2之间，并且该第二连接区域CNR2可以设置在第二单元阵列区域CAR2和第三单元阵列区域CAR3之间。在一些实施例中，当在平面图中观察时，第一连接区域CNR1可以与第一传输晶体管区域PTR1交叠，并且当在平面图中观察时，第二连接区域CNR2可以与第二传输晶体管区域PTR2交叠。
半导体层100可以设置在外围电路结构PS上。半导体层100可以包括半导体材料，诸如硅。半导体层100可以包括掺杂有第一导电型(例如，n型)的杂质的半导体和未掺杂杂质的本征半导体中的一种或更多种。半导体层100可以包括从单晶结构、非晶结构和多晶结构中选择的至少一种。
堆叠结构ST可以包括沿着垂直于第一方向D1和第二方向D2的第三方向D3(其可以被称为垂直方向)交替地堆叠的导电图案GE1和GE2以及电介质层ILD1和ILD2。导电图案GE1和GE2可以包括例如从掺杂的半导体(例如，掺杂的硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中选择的至少一种。电介质层ILD1和ILD2可以包括氧化硅层和低k电介质层中的一个或更多个。
根据一些实施例，半导体存储器件可以是垂直NAND闪存器件，并且在这样的实施例中，堆叠结构ST的导电图案GE1和GE2可以用作参考图3讨论的接地选择线GSL0、GSL1和GSL2、字线WL0至WLn以及串选择线SSL0、SSL1和SSL2。
导电图案GE1和GE2可以堆叠在半导体层100上，并且可以在第一连接区域CNR2和第二连接区域CNR1上具有它们的阶梯式结构STR1和STR2。另外，导电图案GE1和GE2的限定阶梯式结构STR1和STR2的焊盘部分可以位于第一连接区域CNR2和第二连接区域CNR1上。导电图案GE1和GE2的焊盘部分可以位于水平地且垂直地彼此不同的位置。
堆叠结构ST可以包括第一堆叠结构ST1和位于第一堆叠结构ST1上的第二堆叠结构ST2。第一堆叠结构ST1可以包括在半导体层100上在第三方向D3上交替地堆叠的第一导电图案GE1和第一电介质层ILD1。第二堆叠结构ST2可以包括在第三方向D3上交替地堆叠在第一堆叠结构ST1上的第二导电图案GE2和第二电介质层ILD2。
在一些实施例中，堆叠结构ST可以在第一连接区域CNR1和第二连接区域CNR2上具有第一阶梯式结构STR1和第二阶梯式结构STR2，并且第一阶梯式结构STR1和第二阶梯式结构STR2可以在第三方向D3上位于不同的水平处。即，第一阶梯式结构STR1和第二阶梯式结构STR2可以位于距半导体层100的顶表面的不同的垂直水平或不同的水平处。例如，如图5所示，与第一阶梯式结构STR1距半导体层100的顶表面相比，第二阶梯式结构STR2可以更远离半导体层100的顶表面。例如，第一阶梯式结构STR1可以直接在半导体层100的顶表面上，并且第二阶梯式结构STR2可以与半导体层100的顶表面间隔开。例如，在实施例中，在第三方向D3上从半导体层100的顶表面到第二阶梯式结构STR2的距离可以大于从半导体层100的顶表面到第一阶梯式结构STR1的距离。堆叠结构ST可以在第一单元阵列区域CAR1、第二单元阵列区域CAR2和第三单元阵列区域CAR3上具有一致的厚度。
第一堆叠结构ST1可以在第二连接区域CNR2上具有第一阶梯式结构STR1。第一阶梯式结构STR1可以由第一导电图案GE1的焊盘部分限定，并且可以与第二传输晶体管区域PTR2交叠。或者，第一堆叠结构ST1的第一阶梯式结构STR1可以设置在第一连接区域CNR1上，并且可以与第一传输晶体管区域PTR1交叠。
第二堆叠结构ST2可以在第一连接区域CNR1上具有第二阶梯式结构STR2。第二阶梯式结构STR2可以由第二导电图案GE2的焊盘部分限定，并且可以与第一传输晶体管区域PTR1交叠。或者，第二堆叠结构ST2的第二阶梯式结构STR2可以设置在第二连接区域CNR2上，并且可以与第二传输晶体管区域PTR2交叠。第二阶梯式结构STR2可以位于比第一阶梯式结构STR1的垂直水平高的垂直水平处。
参考图6，当在第二方向D2上观察时，第一阶梯式结构STR1和第二阶梯式结构STR2中的每一者可以具有比堆叠结构ST的第一宽度W1小的第二宽度W2。
第一单元阵列区域CAR1、第二单元阵列区域CAR2和第三单元阵列区域CAR3上的第一导电图案GE1可以由单层形成，而不被第一阶梯式结构STR1分开。另外，第一单元阵列区域CAR1、第二单元阵列区域CAR2和第三单元阵列区域CAR3上的第二导电图案GE2可以由单层形成，而不被第二阶梯式结构STR2分开。
多个垂直结构VS可以在第一单元阵列区域CAR1、第二单元阵列区域CAR2和第三单元阵列区域CAR3中的每一者上穿透堆叠结构ST。当在平面图中观察时，垂直结构VS可以以直的方式布置或者包括角度以呈Z字形。
每个垂直结构VS可以包括穿透第一堆叠结构ST1的第一垂直延伸部、穿透第二堆叠结构ST2的第二垂直延伸部以及位于第一垂直延伸部和第二垂直延伸部之间的扩展部。垂直结构VS可以具有在扩展部处突然增加的直径。将参考图13和图14进一步详细讨论垂直结构VS。
根据图7所示的实施例，单元阵列结构CS可以包括沿着第一方向D1交替地布置的第一单元阵列区域CAR1、第二单元阵列区域CAR2、第三单元阵列区域CAR3和第四单元阵列区域CAR4以及第一连接区域CNR1、第二连接区域CNR2和第三连接区域CNR3。
半导体层100上的堆叠结构ST可以包括沿着第三方向D3顺序地堆叠的第一堆叠结构ST1、第二堆叠结构ST2和第三堆叠结构ST3。堆叠结构ST可以在第一方向D1上延伸，并且可以在第一单元阵列区域CAR1至第四单元阵列区域CAR4上具有一致的厚度。
如上所述，第一堆叠结构ST1可以包括沿着第三方向D3堆叠的第一导电图案GE1而电介质层位于第一导电图案GE1之间，并且第二堆叠结构ST2可以包括沿着第三方向D3堆叠的第二导电图案GE2而电介质层位于第二导电图案GE2之间。第三堆叠结构ST3可以包括堆叠在第二堆叠结构ST2上的第三导电图案GE3而电介质层位于第三导电图案GE3之间。
第一堆叠结构ST1、第二堆叠结构ST2和第三堆叠结构ST3可以在第一连接区域CNR1、第二连接区域CNR2和第三连接区域CNR3上具有第一阶梯式结构STR1、第二阶梯式结构STR2和第三阶梯式结构STR3。第一堆叠结构ST1的第一阶梯式结构STR1、第二堆叠结构ST2的第二阶梯式结构STR2和第三堆叠结构ST3的第三阶梯式结构STR3可以位于距半导体层100的顶表面不同的水平处。第一阶梯式结构STR1、第二阶梯式结构STR2和第三阶梯式结构STR3中的每一者可以与第一传输晶体管区域PTR1、第二传输晶体管区域PTR2和第三传输晶体管区域PTR3中的一者交叠。
例如，第一堆叠结构ST1可以在第二连接区域CNR2上具有第一阶梯式结构STR1，第二堆叠结构ST2可以在第一连接区域CNR1上具有第二阶梯式结构STR2，并且第三堆叠结构ST3可以在第三连接区域CNR3上具有第三阶梯式结构STR3。第二阶梯式结构STR2可以位于比第一阶梯式结构STR1的垂直水平高的垂直水平处，并且第三阶梯式结构STR3可以位于比第二阶梯式结构STR2的垂直水平高的垂直水平处。
如所描述的，示例实施例包括第一堆叠结构ST1、第二堆叠结构ST2和第三堆叠结构ST3，但是实施例不限于此，并且半导体存储器件的集成度的增加会导致堆叠结构的数目的增加。
图8示出了显示出根据实施例的半导体存储器件的简化布局。图9和图10示出了显示出根据实施例的半导体存储器件的截面图。
参考图8和图9，如上所述，根据实施例的半导体存储器件可以包括衬底10、位于衬底10上的外围电路结构PS和位于外围电路结构PS上的单元阵列结构CS。
外围电路结构PS可以包括集成在衬底10的表面上的外围电路(例如，行译码器、列译码器、页面缓冲器和控制电路中的一个或更多个)以及在外围电路上并且在实施例中覆盖外围电路的下电介质层50。在实施例中，外围电路可以设置在衬底10的表面的任何部分上，并且可以集成在衬底10的整个表面上。
衬底10可以是硅衬底。如上面参考图4所讨论的，衬底10可以包括多个传输晶体管区域PTR1、PTR2和PTR3、多个页面缓冲器区域PBR1、PBR2和PBR3以及多个外围电路区域PERI1、PERI2和PERI3。
外围电路可以包括NMOS和PMOS晶体管。外围电路线PCL可以通过外围接触插塞电连接到外围电路。
例如，第一页面缓冲器区域PBR1、第二页面缓冲器区域PBR2和第三页面缓冲器区域PBR3可以在第一方向D1上彼此间隔开。第一传输晶体管区域PTR1可以设置在第一页面缓冲器区域PBR1和第二页面缓冲器区域PBR2之间，并且第二传输晶体管区域PTR2可以设置在第二页面缓冲器区域PBR2和第三页面缓冲器区域PBR3之间。第三传输晶体管区域PTR3可以设置为在第一方向D1上与第二传输晶体管区域PTR2间隔开。
在第一传输晶体管区域PTR1上，衬底10可以在其上设置有包括多个第一传输晶体管PT1的第一子单元PTU1。在第二传输晶体管区域PTR2上，衬底10可以在其上设置有包括多个第二传输晶体管PT2的第二子单元PTU2。在第三传输晶体管区域PTR3上，衬底10可以在其上设置有包括多个第三传输晶体管PT3的第三子单元PTU3。
第一页面缓冲器区域PBR1、第二页面缓冲器区域PBR2和第三页面缓冲器区域PBR3可以包括连接到位线BL的页面缓冲器电路PB。
第一外围电路区域PERI1、第二外围电路区域PERI2和第三外围电路区域PERI3可以包括单独设置以控制页面缓冲器电路PB以及传输晶体管PT1、PT2和PT3的外围电路。
下电介质层50可以设置在衬底10的整个表面上。在衬底10上，下电介质层50可以覆盖传输晶体管PT1、PT2和PT3、页面缓冲器电路PB、外围电路以及外围电路线PCL。外围电路线PCL可以电连接到外围电路。
下电介质层50可以包括多个堆叠的电介质层。例如，下电介质层50可以包括氧化硅层、氮化硅层、氮氧化硅层和低k电介质层中的一个或更多个。
单元阵列结构CS可以包括半导体层100、堆叠结构ST、垂直结构VS、位线BL、连接线CL、单元接触插塞CPLG和外围接触插塞PPLG。
如上所述，实施例的单元阵列结构CS可以包括沿着第一方向D1交替地布置的多个单元阵列区域CAR1、CAR2和CAR3以及多个连接区域CNR1、CNR2和CNR3。如上所述，连接区域CNR1、CNR2和CNR3可以对应地与外围电路结构PS的传输晶体管区域PTR1、PTR2和PTR3交叠。
另外，根据一些实施例，如图8所示，连接区域CNR1和CNR2可以对应地包括在与第一方向D1相交的第二方向D2上的焊盘区域PR1和PR2以及桥接区域BR1和BR2。
如上所述，半导体层100可以设置在下电介质层50的顶表面上。半导体层100可以在第一连接区域CNR1、第二连接区域CNR2和第三连接区域CNR3中的每一者上具有开口，并且开口可以填充有电介质图案101、102和103。电介质图案101、102和103可以接触下电介质层50，并且可以具有与半导体层100的顶表面基本上共面的顶表面。
在单元阵列结构CS上，多个堆叠结构ST可以设置在半导体层100上。当在如图5所示的平面图中观察时，多个堆叠结构ST可以在第一方向D1上延伸并且可以在第二方向D2上彼此间隔开。为了便于描述，下面将说明单个堆叠结构ST，并且该说明可以适用于可以基本上相似或相同的其他堆叠结构ST。
堆叠结构ST可以设置在沿着第一方向D1平行延伸并且在第二方向D2上彼此间隔开的分隔结构SS之间。分隔结构SS可以设置在半导体层100上。分隔结构SS可以包括电介质材料，诸如氧化硅。
如上所述，堆叠结构ST可以包括沿着第三方向D3(或垂直方向)交替地堆叠的导电图案GE1、GE2和GE3以及电介质层。
在一些实施例中，堆叠结构ST可以包括第一堆叠结构ST1、位于第一堆叠结构ST1上的第二堆叠结构ST2和位于第二堆叠结构ST2上的第三堆叠结构ST3。第一堆叠结构ST1可以设置在第二堆叠结构ST2和外围电路结构PS之间。第一堆叠结构ST1可以包括交替地堆叠的电介质层和第一导电图案GE1，并且第二堆叠结构ST2可以包括交替地堆叠的电介质层和第二导电图案GE2。第三堆叠结构ST3可以包括交替地堆叠的电介质层和第三导电图案GE3。
导电图案GE1、GE2和GE3可以包括位于连接区域CNR1、CNR2和CNR3上的焊盘部分PAD1、PAD2和PAD3。导电图案GE1、GE2和GE3的焊盘部分PAD1、PAD2和PAD3可以位于水平地且垂直地彼此不同的位置。
例如，第一导电图案GE1可以包括位于第三连接区域CNR3上的第一焊盘部分PAD1，并且第一焊盘部分PAD1可以限定第一阶梯式结构。第二导电图案GE2可以包括位于第二连接区域CNR2上的第二焊盘部分PAD2，并且第二焊盘部分PAD2可以限定第二阶梯式结构。第三导电图案GE3可以包括位于第一连接区域CNR1上的第三焊盘部分PAD3，并且第三焊盘部分PAD3可以限定第三阶梯式结构。堆叠结构ST的第一阶梯式结构、第二阶梯式结构和第三阶梯式结构可以位于距衬底10的顶表面不同的垂直水平处。
例如，第一导电图案GE1的第一焊盘部分PAD1可以设置在参考图8讨论的第一焊盘区域PR1上，并且第二导电图案GE2的第二焊盘部分PAD2可以设置在参考图8讨论的第二焊盘区域PR2上。
此外，堆叠结构ST可以在第一桥接区域BR1和第二桥接区域BR2以及单元阵列区域CAR1、CAR2和CAR3上具有基本上相同的厚度。
堆叠结构ST可以在其上设置有覆盖具有阶梯式结构的焊盘部分PAD1、PAD2和PAD3的平坦化的电介质层110。平坦化的电介质层110可以具有基本上平坦的顶表面。平坦化的电介质层110可以包括一个电介质层或多个堆叠的电介质层。平坦化的电介质层110可以具有基本上平坦的顶表面和底表面。平坦化的电介质层110的顶表面可以与包括在堆叠结构ST中的最上面的电介质层的顶表面基本上共面，并且平坦化的电介质层110的底表面可以与包括在堆叠结构ST中的最下面的电介质层的底表面基本上共面。
多个垂直结构VS可以在第一单元阵列区域CAR1、第二单元阵列区域CAR2和第三单元阵列区域CAR3中的每一者上穿透堆叠结构ST。当在平面图中观察时，垂直结构VS可以沿着一个方向以直线方式布置，或者可以包括角度以呈Z字形。
平坦化的电介质层110可以在其上设置有覆盖垂直结构VS的顶表面的层间电介质层120。
单元接触插塞CPLG可以穿透层间电介质层120和平坦化的电介质层110，以耦接到导电图案GE1、GE2和GE3的焊盘部分PAD1、PAD2和PAD3。单元接触插塞CPLG可以具有基本上相同的垂直长度。或者，单元接触插塞CPLG可以具有不同的垂直长度。
单元接触插塞CPLG的顶表面可以彼此基本上共面。连接线CL可以设置在第一连接区域CNR1、第二连接区域CNR2和第三连接区域CNR3的层间电介质层120上，并且可以耦接到单元接触插塞CPLG。
在第一连接区域CNR1上，单元接触插塞CPLG可以对应地穿透第三导电图案GE3的第三焊盘部分PAD3，以对应地与第一子单元PTU1的第一传输晶体管PT1连接。
在第二连接区域CNR2上，单元接触插塞CPLG可以对应地穿透第二导电图案GE2的第二焊盘部分PAD2，以对应地与第二子单元PTU2的第二传输晶体管PT2连接。
在第三连接区域CNR3上，单元接触插塞CPLG可以对应地穿透第一导电图案GE1的第一焊盘部分PAD1，以对应地与第三子单元PTU3的第三传输晶体管PT3连接。
位线BL可以设置在单元阵列区域CAR1、CAR2和CAR3上的层间电介质层120上，并且连接线CL可以设置在连接区域CNR1、CNR2和CNR3上的层间电介质层120上。
位线BL可以在第二方向D2上延伸并且与堆叠结构ST交叉。位线BL可以通过位线接触BCT电连接到垂直结构VS。
连接线CL可以对应地连接到连接区域CNR1、CNR2和CNR3上的单元接触插塞CPLG。
外围接触插塞PPLG可以与堆叠结构ST横向地间隔开，以穿透平坦化的电介质层110和层间电介质层120。外围接触插塞PPLG可以电连接到外围电路线PCL。
单元接触插塞CPLG和外围接触插塞PPLG均可以包括阻挡层和金属层，阻挡层包括导电金属氮化物(例如，氮化钛或氮化钽)，金属层包括金属(例如，钨、钛或钽)。
参考图8和图10，可以为根据一些实施例的半导体存储器件提供芯片到芯片(C2C)结构。芯片到芯片(C2C)结构可以通过下述步骤制造：在第一晶片上形成包括外围电路结构PS的下芯片；在不同于第一晶片的第二晶片上形成包括单元阵列结构CS的上芯片；然后使用接合方法将上芯片和下芯片彼此连接。例如，接合方法可以包括将形成在上芯片的最上面的金属层上的接合金属电连接到形成在下芯片的最上面的金属层上的接合金属。例如，当接合金属由铜(Cu)形成时，接合方法可以是Cu到Cu接合方法，并且接合金属可以由铝(Al)或钨(W)形成。
可以采用其中分别制造外围电路结构PS和单元阵列结构CS并且然后将它们彼此组合的根据实施例的此方法来防止外围电路由于各种热处理工艺而损坏，因此，可以提高三维半导体存储器件的可靠性和电性质。
外围电路结构PS可以集成在衬底10的整个表面上，并且可以包括控制存储单元阵列的外围电路、电连接到外围电路的外围电路线PCL、电连接到外围电路线PCL的第一接合焊盘BP1以及围绕外围电路、外围电路线PCL和第一接合焊盘BP1的下电介质层50。
如上所述，外围电路结构PS可以包括多个传输晶体管区域PTR1、PTR2和PTR3、多个页面缓冲器区域PBR1、PBR2和PBR3以及多个外围电路区域PERI1、PERI2和PERI3。传输晶体管区域PTR1、PTR2和PTR3可以包括传输晶体管PT1、PT2和PT3，并且页面缓冲器区域PBR1、PBR2和PBR3可以包括页面缓冲器电路PB。外围电路区域PERI1、PERI2和PERI3可以包括行译码器、列译码器和控制电路。下电介质层50可以包括单个电介质层或多个堆叠的电介质层。
第一接合焊盘BP1可以设置在最上面的下电介质层50中。下电介质层50可以不覆盖第一接合焊盘BP1的顶表面。最上面的下电介质层50可以具有与第一接合焊盘BP1的顶表面基本上共面的顶表面。第一接合焊盘BP1可以通过外围电路线PCL电连接到外围电路。
单元阵列结构CS可以设置在外围电路结构PS上。单元阵列结构CS可以包括半导体层100、堆叠结构ST、垂直结构VS、位线BL、连接线CL、单元接触插塞CPLG、输入/输出接触插塞IOPLG、输入/输出焊盘IOPAD和第二接合焊盘BP2。
与图9的实施例不同，在该实施例中，堆叠结构ST可以在连接区域CNR1、CNR2和CNR3中的每一者上具有倒阶梯式结构。堆叠结构ST可以在单元阵列区域CAR1、CAR2和CAR3上具有基本上一致的厚度。在实施例中，堆叠结构ST的厚度在单元阵列区域CAR1、CAR2和CAR3中的每一者上可以是一致的，并且单元阵列区域CAR1、CAR2和CAR3中的每一者可以具有厚度一致的堆叠结构ST。
如上所述，垂直结构VS可以在单元阵列区域CAR1、CAR2和CAR3中的每一者上穿透堆叠结构ST。
在连接区域CNR1、CNR2和CNR3中的每一者上，单元接触插塞CPLG可以对应地耦接到导电图案GE1、GE2和GE3的焊盘部分PAD1、PAD2和PAD3。单元接触插塞CPLG可以穿透层间电介质层120和平坦化的电介质层110以与电介质图案101、102和103接触。
输入/输出接触插塞IOPLG可以穿透层间电介质层120和130以及平坦化的电介质层110，并且可以通过连接线CL耦接到第二接合焊盘BP2。层间电介质层120和130中的每一者可以包括单个电介质层或多个电介质层，诸如多个堆叠的电介质层。
第二接合焊盘BP2可以设置在位于单元阵列结构CS上的最上面的层间电介质层130中。第二接合焊盘BP2可以电连接到位线BL和连接线CL。最上面的层间电介质层130可以具有与包括在外围电路结构PS中的最上面的下电介质层50的表面直接接触的表面。
可以采用接合方法将第二接合焊盘BP2电连接且物理连接到第一接合焊盘BP1。例如，第二接合焊盘BP2可以与第一接合焊盘BP1直接接触。第二接合焊盘BP2可以具有与第一接合焊盘BP1的形状、宽度和面积基本上相同的形状、宽度和面积。
第二接合焊盘BP2可以包括与第一接合焊盘BP1的金属材料相同的金属材料。第二接合焊盘BP2可以由例如铝、铜或钨中的至少一种形成。
表面电介质层210可以覆盖半导体层100的底表面。输入/输出焊盘IOPAD可以设置在表面电介质层210上。覆盖电介质层220可以设置在表面电介质层210上，并且覆盖电介质层220可以覆盖输入/输出焊盘IOPAD。
保护层230和钝化层240可以顺序地形成在覆盖电介质层220的整个表面上。保护层230可以包括例如氮化硅层或氮氧化硅层。钝化层240可以包括聚酰亚胺类材料，诸如光敏聚酰亚胺(PSPI)。
保护层230和钝化层240可以具有暴露输入/输出焊盘IOPAD的一部分的开口OP。
图11和图12示出了图9和图10的部分P1的截面图，以显示出根据实施例的半导体存储器件。图13和图14示出了图9和图10的部分P2的截面图，以显示出根据实施例的半导体存储器件。与导电图案GE2相关的以下描述将与其他导电图案GE1和GE3相同或相似。
参考图9、图10和图11，单元接触插塞CPLG可以一对一地电连接到导电图案GE2，并且每个单元接触插塞CPLG可以穿透对应的导电图案GE2的焊盘部分PAD2。单元接触插塞CPLG可以对应地与导电图案GE2的侧壁接触。侧壁电介质图案SIP可以对应地介于单元接触插塞CPLG与堆叠在单元接触插塞CPLG电连接到的焊盘部分PAD2下方的导电图案GE2之间。
参考图9、图10和图12，每个导电图案GE2可以包括位于单元阵列区域CAR2上的线部分LP和位于连接区域CNR2上的焊盘部分PAD2。
线部分LP可以具有第一厚度，并且焊盘部分PAD2可以具有大于第一厚度的第二厚度。线部分LP的底表面可以与焊盘部分PAD2的底表面共面。焊盘部分PAD2的顶表面可以位于比线部分LP的顶表面高的水平处。焊盘部分PAD2的顶表面可以与穿透平坦化的电介质层110的单元接触插塞CPLG接触。
水平电介质图案HP可以共形地设置在导电图案GE2的顶表面和底表面上并且覆盖导电图案GE2的顶表面和底表面，并且还可以共形地设置在导电图案GE2的侧壁上并且覆盖导电图案GE2的侧壁，该侧壁与垂直结构VS相邻。水平电介质图案HP可以包括高k电介质层，诸如氧化铝层或氧化铪层。
参考图13，根据半导体存储器件的单元阵列结构CS还可以包括位于堆叠结构ST与半导体层100之间的源极结构CST。
源极结构CST可以包括位于半导体层100上的源极导电图案SC和位于源极导电图案SC上的支撑导电图案SP。源极结构CST可以平行于半导体层100的顶表面，并且可以沿着堆叠结构ST在第一方向D1上延伸。
每个垂直结构VS可以包括垂直半导体图案VP和围绕垂直半导体图案VP的侧壁的数据存储图案DSP。
例如，垂直半导体图案VP可以具有底端封闭的通心粉形状或管形状。垂直半导体图案VP可以成形为U形，并且垂直电介质图案VI可以填充垂直半导体图案VP的内部。垂直半导体图案VP可以包括半导体材料，诸如硅(Si)、锗(Ge)或其混合物。包括半导体材料的垂直结构VS可以用作参考图3讨论的串选择晶体管SST、存储单元晶体管MCT和接地选择晶体管GST的沟道。垂直半导体图案VP的底表面可以位于比源极导电图案SC的底表面的水平低的水平处。
垂直半导体图案VP的侧壁的一部分可以与源极导电图案SC接触。例如，源极导电图案SC可以包括位于支撑导电图案SP和半导体层100之间的平行于堆叠结构ST的水平部分SC1，并且还可以包括接触并围绕垂直半导体图案VP的侧壁的一部分的侧壁部分SC2。源极导电图案SC可以被配置为使得水平部分SC1的顶表面可以与支撑导电图案SP的底表面接触，并且使得水平部分SC1的底表面可以与半导体层100的顶表面接触。源极导电图案SC的侧壁部分SC2可以从源极导电图案SC的水平部分SC1垂直突出，以与支撑导电图案SP的侧壁部分地接触。源极导电图案SC的侧壁部分SC2在第三方向D3上的厚度可以大于源极导电图案SC的水平部分SC1的厚度。
数据存储图案DSP可以在第三方向D3上延伸，并且可以围绕垂直半导体图案VP的侧壁。数据存储图案DSP可以具有顶端和底端开放的通心粉形状或管形状。数据存储图案DSP的底表面可以位于支撑导电图案SP的顶表面的水平和底表面的水平之间的水平处。数据存储图案DSP可以由单个薄层或多个薄层形成。在一些实施例中，数据存储图案DSP可以包括顺序地堆叠在垂直半导体图案VP的侧壁上的隧道电介质层TIL、电荷存储层CIL和阻挡电介质层BLK，这些层TIL、CIL和BLK构成NAND闪存器件的数据存储层。例如，电荷存储层CIL可以是陷阱电介质层、浮栅电极或包括导电纳米点的电介质层。
另外，半导体层100中可以设置有与数据存储图案DSP垂直间隔开的虚设数据存储图案RDSP。虚设数据存储图案RDSP可以具有与数据存储图案DSP的薄膜结构相同的薄膜结构。
根据图14所示的实施例，每个垂直结构VS可以穿透堆叠结构ST以与半导体层100连接。例如，每个垂直结构VS可以包括数据存储图案DSP、垂直半导体图案VP和垂直电介质图案VI。垂直半导体图案VP可以与半导体层100直接接触，并且可以具有“U”形状或底端封闭的管形状。
数据存储图案DSP可以具有通心粉形状或管状，其在第三方向D3上延伸并且具有敞开的顶端和底端。数据存储图案DSP可以围绕垂直半导体图案VP的侧壁。如上所述，数据存储图案DSP可以包括隧道电介质层TIL、电荷存储层CIL和阻挡电介质层BLK，它们构成NAND闪存器件的数据存储层。
图15示出了显示出根据实施例的包括半导体存储器件的电子系统的简化示意图。
参考图15，根据一些实施例的电子系统1000可以包括半导体存储器件1100和电连接到半导体存储器件1100的控制器1200。电子系统1000可以是包括单个或多个半导体存储器件1100的存储装置，或者可以是包括存储装置的电子设备。例如，电子系统1000可以是固态硬盘(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备，其中的每一者包括单个或多个半导体存储器件1100。
半导体存储器件1100可以是非易失性存储器件，诸如NAND闪存器件。半导体存储器件1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在一些实施例中，第一结构1100F可以设置在第二结构1100S的一侧。
第一结构1100F可以是包括译码器电路1110、页面缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括位线BL、公共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2以及在位线BL与公共源极线CSL之间的存储单元串CSTR的存储单元结构。
对于第二结构1100S，每个存储单元串CSTR可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的存储单元晶体管MCT。下晶体管LT1和LT2的数目以及上晶体管UT1和UT2的数目可以根据各种实施例而变化。
在一些实施例中，上晶体管UT1和UT2可以包括串选择晶体管，并且下晶体管LT1和LT2可以包括接地选择晶体管。栅极下线LL1和LL2可以分别是下晶体管LT1和LT2的栅电极。字线WL可以是存储单元晶体管MCT的栅电极，并且栅极上线UL1和UL2可以分别是上晶体管UT1和UT2的栅电极。
在一些实施例中，下晶体管LT1和LT2可以包括串联连接的下擦除控制晶体管LT1和接地选择晶体管LT2。上晶体管UT1和UT2可以包括串联连接的串选择晶体管UT1和上擦除控制晶体管UT2。下擦除控制晶体管LT1和上擦除控制晶体管UT1中的一者或两者可以用于执行其中利用栅极感应漏极泄漏(GIDL)现象擦除存储在存储单元晶体管MCT中的数据的擦除操作。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F朝向第二结构1100S延伸的第一连接线1115电连接到译码器电路1110。位线BL可以通过从第一结构1100F朝向第二结构1100S延伸的第二连接线1125电连接到页面缓冲器1120。
对于第一结构1100F，译码器电路1110和页面缓冲器1120可以对多个存储单元晶体管MCT当中的至少一个选择存储单元晶体管执行控制操作。逻辑电路1130可以控制译码器电路1110和页面缓冲器1120。半导体存储器件1100可以通过电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F朝向第二结构1100S延伸的输入/输出连接线1135电连接到逻辑电路1130。
尽管未示出，但是第一结构1100F可以包括电压发生器。电压发生器可以产生操作存储单元串CSTR所需的编程电压、读取电压、通过电压和验证电压。编程电压可以比读取电压、通过电压和验证电压相对高(例如，大约20V至大约40V)。
在一些实施例中，第一结构1100F可以包括高电压晶体管和低电压晶体管。译码器电路1110可以包括连接到存储单元串CSTR的字线WL的传输晶体管。传输晶体管可以包括能够承受诸如在编程操作中施加到字线WL的编程电压之类的高电压的高电压晶体管。页面缓冲器1120还可以包括能够承受高电压的高电压晶体管。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些实施例中，电子系统1000可以包括多个半导体存储器件1100，并且在这种情况下，控制器1200可以控制多个半导体存储器件1100。
处理器1210可以控制包括控制器1200的电子系统1000的总体操作。处理器1210可以基于预定固件进行操作，并且可以控制NAND控制器1220访问半导体存储器件1100。NAND控制器1220可以包括处理与半导体存储器件1100的通信的NAND接口1221。NAND接口1221可以用于通过其传送用于控制半导体存储器件1100的控制命令、旨在写入半导体存储器件1100的存储单元晶体管MCT上的数据和/或旨在从半导体存储器件1100的存储单元晶体管MCT读取的数据。主机接口1230可以向电子系统1000提供与外部主机的通信。当通过主机接口1230从外部主机接收到控制命令时，半导体存储器件1100可以由处理器1210响应于控制命令来控制。
图16示出了显示出根据本公开构思的一些实施例的包括半导体存储器件的电子系统的简化立体图。
参考图16，实施例的电子系统2000可以包括主板2001、安装在主板2001上的控制器2002、一个或更多个半导体封装件2003和动态随机存取存储器(DRAM)2004。半导体封装件2003和DRAM 2004可以通过形成在主板2001上的布线图案2005连接到控制器2002。
主板2001可以包括连接器2006，其包括设置为与外部主机连接的多个引脚。连接器2006上的多个引脚的数目和布置可以基于电子系统2000和外部主机之间的通信接口而变化。在一些实施例中，电子系统2000可以通过一个或更多个接口(例如，通用串行总线(USB)、外围组件互连快速(PIC-Express)、串行高级技术附件(SATA)和用于通用闪存存储(UFS)的M-PHY)与外部主机通信。在一些实施例中，电子系统2000可以利用通过连接器2006从外部主机供应的电力来操作。电子系统2000还可以包括电源管理集成电路(PMIC)，通过电源管理集成电路，从外部主机供应的电力被分配给控制器2002和半导体封装件2003。
控制器2002可以向半导体封装件2003写入数据，可以从半导体封装件2003读取数据，或者可以提高电子系统2000的操作速度。
DRAM 2004可以是减小外部主机与用作数据存储空间的半导体封装件2003之间的速度差的缓冲存储器。包括在电子系统2000中的DRAM 2004可以作为一种高速缓冲存储器操作，并且可以在半导体封装件2003的控制操作中提供用于临时数据存储的空间。当DRAM2004被包括在电子系统2000中时，控制器2002不仅可以包括用于控制半导体封装件2003的NAND控制器，而且还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以包括多个半导体芯片2200。第一半导体封装件2003a和第二半导体封装件2003b中的每一者可以包括封装基板2100、位于封装基板2100上的半导体芯片2200、设置在半导体芯片2200的底表面上的粘附层2300、将半导体芯片2200电连接到封装基板2100的连接结构2400以及位于封装基板2100上并且覆盖半导体芯片2200和连接结构2400的模制层2500。
封装基板2100可以是包括上焊盘2130的印刷电路板。每个半导体芯片2200可以包括一个或更多个输入/输出焊盘2210。输入/输出焊盘2210可以对应于图15的输入/输出焊盘1101。每个半导体芯片2200可以包括堆叠结构3210和垂直结构3220。每个半导体芯片2200可以包括根据一些实施例的前述半导体存储器件。
在一些实施例中，连接结构2400可以是将输入/输出焊盘2210电连接到上焊盘2130的接合引线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者上，半导体芯片2200可以以接合引线方式彼此电连接，并且可以电连接到封装基板2100的上焊盘2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中的每一者上，半导体芯片2200可以通过诸如贯通硅通路(TSV)的连接结构而不是形状类似接合引线的连接结构2400彼此电连接。
在一些实施例中，控制器2002和半导体芯片2200可以被包括在单个封装件中。例如，控制器2002和半导体芯片2200可以安装在除了主板2001之外的中介体基板上，并且可以通过形成在中介体基板上的布线线路彼此连接。
图17和图18示出了显示出根据一些实施例的半导体封装件的简化截面图。图17和图18均描绘了图16所示的半导体封装件的示例，以概念性地显示出沿着图16中公开的半导体封装件的线I-I'截取的截面。
参考图17，印刷电路板可以用作半导体封装件2003的封装基板2100。封装基板2100可以包括封装基板主体2120、设置在封装基板主体2120的顶表面上的上焊盘2130(参见图16)、设置或暴露在封装基板主体2120的底表面上的下焊盘2125以及内部布线线路2135，上焊盘2130和下焊盘2125通过内部布线线路2135在封装基板主体2120中彼此电连接。上焊盘2130可以电连接到连接结构2400。下焊盘2125可以通过导电连接器2800连接到电子系统2000的主板2001中的布线图案2005，如图16所示。
每个半导体芯片2200可以包括半导体衬底3010，并且还可以包括顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。
图17的第一结构3100和图18的第一结构4100可以对应于上面关于一些实施例讨论的外围电路结构，并且图17的第二结构3200和图18的第二结构4200可以对应于上面在一些实施例中讨论的单元阵列结构。
第一结构3100可以包括外围电路区域，外围电路区域包括外围布线线路3110。第二结构3200可以包括源极结构3205、位于源极结构3205上的堆叠结构3210、穿透堆叠结构3210的垂直结构3220和分隔结构3230、电连接到垂直结构3220的位线3240以及电连接到堆叠结构3210的字线(参见图15的WL)的单元接触插塞。第一结构3100、第二结构3200和半导体芯片2200中的一个或更多个还可以包括上面讨论的分隔结构。
每个半导体芯片2200可以包括延伸到第二结构3200中并且电连接到第一结构3100的外围布线线路3110的一个或更多个贯通布线线路3245。贯通布线线路3245可以设置在堆叠结构3210的外部，并且还可以设置为穿透堆叠结构3210。每个半导体芯片2200还可以包括电连接到第一结构3100的外围布线线路3110的一个或更多个输入/输出焊盘2210(参见图16)。
参考图18，半导体封装件2003A可以被配置为使得每个半导体芯片2200可以包括半导体衬底4010、位于半导体衬底4010上的第一结构4100、在第一结构4100上与第一结构4100以晶片接合方式接合的第二结构4200。
第一结构4100可以包括外围电路区域，该外围电路区域包括外围布线线路4110和第一接合结构4150。第二结构4200可以包括源极结构4205、在源极结构4205与第一结构4100之间的堆叠结构4210、穿透堆叠结构4210的垂直结构4220和分隔结构4230以及对应地电连接到堆叠结构4210的垂直结构4220和字线(参见图15的WL)的第二接合结构4250。例如，第二接合结构4250可以通过电连接到垂直结构4220的位线4240并且通过电连接到字线(参见图15的WL)的单元接触插塞电连接到垂直结构4220和字线(参见图15的WL)。第一结构4100的第一接合结构4150和第二结构4200的第二接合结构4250可以在彼此接触的同时彼此接合。第一接合结构4150和第二接合结构4250可以具有由例如铜(Cu)形成的接合部分。
每个半导体芯片2200可以包括延伸到第二结构4200中并电连接到第一结构4100的外围布线线路4110的一个或更多个贯通布线线路4245。贯通布线线路4245可以设置在堆叠结构4210的外部，并且还可以设置为穿透堆叠结构4210。
第一结构4100、第二结构4200和半导体芯片2200中的一个或更多个可以进一步包括根据上面讨论的一些实施例的源极结构。每个半导体芯片2200还可以包括电连接到第一结构4100的外围布线线路4110的输入/输出焊盘2210(参见图16)。
图17或图18的半导体芯片2200可以通过形状类似接合引线的连接结构2400彼此电连接。在一些实施例中，在包括图17或图18的半导体芯片2200的一个半导体封装件中，半导体芯片2200可以通过包括诸如贯通硅通路(TSV)的贯通电极的连接结构3265或4265彼此电连接。
根据一些实施例，因为连接到对应的导电图案的传输晶体管被单独设置，所以半导体存储器件可以增加集成度，这可以降低将传输晶体管连接到导电图案的布线线路的复杂性。
虽然已经具体示出和描述了示例实施例的各方面，但是应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括多个传输晶体管区域；
外围电路结构，所述外围电路结构包括位于所述多个传输晶体管区域上的多个传输晶体管；以及
单元阵列结构，所述单元阵列结构位于所述外围电路结构上，并且包括沿着第一方向交替地布置的多个单元阵列区域和多个连接区域，
其中，所述单元阵列结构还包括堆叠结构，所述堆叠结构包括垂直堆叠并且对应地连接到所述多个传输晶体管的多个导电图案，
其中，所述堆叠结构包括位于所述多个连接区域上的多个阶梯式结构，并且
其中，所述单元阵列结构的所述多个连接区域对应地与所述外围电路结构的所述多个传输晶体管区域交叠。
2.根据权利要求1所述的半导体存储器件，所述半导体存储器件还包括：多个单元接触插塞，所述多个单元接触插塞设置在所述多个连接区域中的每一者上，
其中，所述多个单元接触插塞对应地连接所述多个传输晶体管和所述多个导电图案的端部。
3.根据权利要求2所述的半导体存储器件，其中，所述多个单元接触插塞穿透所述多个导电图案的所述端部并且对应地接触所述多个导电图案的侧壁。
4.根据权利要求1所述的半导体存储器件，其中，所述堆叠结构的所述多个阶梯式结构位于距所述衬底的顶表面不同的水平处。
5.根据权利要求1所述的半导体存储器件，其中，所述单元阵列结构还包括：
多个垂直结构，所述多个垂直结构在所述多个单元阵列区域上穿透所述堆叠结构；以及
多条位线，所述多条位线横跨所述堆叠结构并且连接到所述多个垂直结构，
其中，所述外围电路结构还包括连接到所述多条位线的多个页面缓冲器电路，并且
其中，所述多个页面缓冲器电路与所述多个单元阵列区域的一部分交叠。
6.根据权利要求1所述的半导体存储器件，其中，所述单元阵列结构包括：
第一单元阵列区域和第二单元阵列区域；以及
第一连接区域和第二连接区域，
其中，所述第一连接区域位于所述第一单元阵列区域与所述第二单元阵列区域之间，
其中，所述第二单元阵列区域位于所述第一连接区域与所述第二连接区域之间，
其中，所述多个阶梯式结构包括第一阶梯式结构和第二阶梯式结构，并且
其中，所述堆叠结构的所述多个导电图案包括：
多个第一导电图案，所述多个第一导电图案在所述第一连接区域上限定所述第一阶梯式结构；以及
多个第二导电图案，所述多个第二导电图案在所述第二连接区域上限定所述第二阶梯式结构。
7.根据权利要求6所述的半导体存储器件，其中，所述第一阶梯式结构和所述第二阶梯式结构处于不同的垂直水平处。
8.根据权利要求6所述的半导体存储器件，
其中，所述多个传输晶体管区域包括：
第一传输晶体管区域，所述第一传输晶体管区域与所述第一连接区域交叠；以及
第二传输晶体管区域，所述第二传输晶体管区域与所述第二连接区域交叠，并且
其中，所述多个传输晶体管包括：
多个第一传输晶体管，所述多个第一传输晶体管在所述第一传输晶体管区域上连接到所述多个第一导电图案；以及
多个第二传输晶体管，所述多个第二传输晶体管在所述第二传输晶体管区域上连接到所述多个第二导电图案。
9.根据权利要求1所述的半导体存储器件，其中：
所述多个连接区域中的每一者在与所述第一方向交叉的第二方向上包括焊盘区域和桥接区域，并且
所述堆叠结构的所述多个阶梯式结构对应地设置在所述多个连接区域的所述焊盘区域上。
10.根据权利要求9所述的半导体存储器件，其中：
所述堆叠结构在与所述衬底的顶表面平行的所述第二方向上具有第一宽度，并且
所述多个阶梯式结构中的每一者在所述第二方向上具有第二宽度，并且所述第二宽度小于所述第一宽度。
11.根据权利要求9所述的半导体存储器件，其中，所述堆叠结构在所述多个单元阵列区域中的每一者上具有基本上相同的厚度。
12.根据权利要求9所述的半导体存储器件，其中，所述堆叠结构在所述桥接区域上的厚度与所述堆叠结构在所述多个单元阵列区域上的厚度基本上相同。
13.一种半导体存储器件，所述半导体存储器件包括：
衬底，所述衬底包括多个传输晶体管区域和多个页面缓冲器区域；
外围电路结构，所述外围电路结构包括多个外围电路和连接到所述多个外围电路的多个第一接合焊盘，所述多个外围电路集成在所述衬底上；以及
单元阵列结构，所述单元阵列结构包括耦接到所述多个第一接合焊盘的多个第二接合焊盘，所述单元阵列结构包括沿着第一方向交替地设置的多个单元阵列区域和多个连接区域，
其中，所述外围电路结构的所述多个外围电路包括：
多个传输晶体管，所述多个传输晶体管位于所述多个传输晶体管区域上；以及
多个页面缓冲器电路，所述多个页面缓冲器电路位于所述多个页面缓冲器区域上，
其中，所述单元阵列结构包括：
堆叠结构，所述堆叠结构包括垂直堆叠的多个导电图案，所述堆叠结构在所述多个连接区域中的每一者上具有阶梯式结构；
多个垂直结构，所述多个垂直结构在所述多个单元阵列区域上穿透所述堆叠结构；
多条位线，所述多条位线横跨所述堆叠结构并且连接到所述多个垂直结构；以及
多个单元接触插塞，所述多个导电图案的端部和所述多个传输晶体管在所述多个连接区域上通过所述多个单元接触插塞对应地连接，
其中，所述单元阵列结构的所述多个连接区域对应地与所述外围电路结构的所述多个传输晶体管区域交叠，并且
其中，所述单元阵列结构的所述多个单元阵列区域对应地与所述外围电路结构的所述多个页面缓冲器区域交叠。
14.根据权利要求13所述的半导体存储器件，
其中，所述单元阵列结构包括：
第一单元阵列区域和第二单元阵列区域；
第一连接区域，所述第一连接区域位于所述第一单元阵列区域和所述第二单元阵列区域之间；以及
第二连接区域，所述第二连接区域与所述第一连接区域间隔开，
其中，所述堆叠结构的所述多个导电图案包括：
多个第一导电图案，所述多个第一导电图案在所述第一连接区域上限定第一阶梯式结构；以及
多个第二导电图案，所述多个第二导电图案在所述第二连接区域上限定第二阶梯式结构，并且
其中，所述多个传输晶体管包括：
多个第一传输晶体管，所述多个第一传输晶体管位于所述第一连接区域上并且连接到所述多个第一导电图案；以及
多个第二传输晶体管，所述多个第二传输晶体管位于所述第二连接区域上并且连接到所述多个第二导电图案。
15.根据权利要求14所述的半导体存储器件，其中，所述第一阶梯式结构处于与所述第二阶梯式结构不同的垂直水平处。
16.根据权利要求13所述的半导体存储器件，其中，所述多个单元接触插塞穿透所述多个导电图案的所述端部，并且对应地与所述多个导电图案的侧壁接触。
17.根据权利要求13所述的半导体存储器件，其中，所述多个单元接触插塞在所述多个连接区域上具有基本上相同的垂直长度。
18.根据权利要求13所述的半导体存储器件，其中：
所述堆叠结构在与所述衬底的顶表面平行的第二方向上具有第一宽度，其中，所述第二方向与所述第一方向相交，并且
所述阶梯式结构在所述第二方向上具有第二宽度，其中，所述第二宽度小于所述第一宽度。
19.根据权利要求13所述的半导体存储器件，其中：
所述多个连接区域中的每一者在与所述第一方向相交的第二方向上包括焊盘区域和桥接区域，并且
所述堆叠结构在所述多个单元阵列区域和所述多个连接区域的所述多个桥接区域上具有基本上相同的厚度。
20.一种电子系统，所述电子系统包括：
半导体存储器件，所述半导体存储器件包括：衬底，所述衬底包括多个传输晶体管区域；外围电路结构，所述外围电路结构包括在所述多个传输晶体管区域上的多个传输晶体管；以及单元阵列结构，所述单元阵列结构位于所述外围电路结构上，并且包括沿着一个方向交替地设置的多个单元阵列区域和多个连接区域；以及
控制器，所述控制器通过输入/输出焊盘电连接到所述半导体存储器件，并且控制所述半导体存储器件，
其中，所述单元阵列结构包括堆叠结构，所述堆叠结构包括对应地连接到所述多个传输晶体管的多个垂直堆叠的导电图案，
其中，所述堆叠结构在所述多个连接区域上具有多个阶梯式结构，并且
其中，所述单元阵列结构的所述多个连接区域对应地与所述外围电路结构的所述多个传输晶体管区域交叠。
CN202310749745.7A 2022-09-07 2023-06-25 半导体存储器件和包括其的电子系统 Pending CN117677193A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2022-0113687 2022-09-07
KR1020220113687A KR20240034542A (ko) 2022-09-07 2022-09-07 반도체 메모리 장치 및 이를 포함하는 전자 시스템

Publications (1)

Publication Number Publication Date
CN117677193A true CN117677193A (zh) 2024-03-08

Family

ID=87047539

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202310749745.7A Pending CN117677193A (zh) 2022-09-07 2023-06-25 半导体存储器件和包括其的电子系统

Country Status (6)

Country Link
US (1) US20240081062A1 (zh)
EP (1) EP4336985A1 (zh)
JP (1) JP2024037683A (zh)
KR (1) KR20240034542A (zh)
CN (1) CN117677193A (zh)
TW (1) TW202412190A (zh)

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210045538A (ko) * 2019-10-16 2021-04-27 삼성전자주식회사 불휘발성 메모리 장치
KR20220104459A (ko) * 2021-01-18 2022-07-26 삼성전자주식회사 반도체 장치 및 이를 포함하는 데이터 저장 시스템

Also Published As

Publication number Publication date
TW202412190A (zh) 2024-03-16
EP4336985A1 (en) 2024-03-13
JP2024037683A (ja) 2024-03-19
KR20240034542A (ko) 2024-03-14
US20240081062A1 (en) 2024-03-07

Similar Documents

Publication Publication Date Title
CN110098193B (zh) 三维结构的半导体存储器装置
US8582361B2 (en) Three dimensional stacked nonvolatile semiconductor memory
US10446565B2 (en) Semiconductor memory device of three-dimensional structure including a dummy block
US10804293B2 (en) Nonvolatile memory device, vertical NAND flash memory device and SSD device including the same
US11087844B2 (en) Non-volatile memory device
US11823888B2 (en) Memory stack with pads connecting peripheral and memory circuits
US10984871B2 (en) Non-volatile memory device and method of erasing the same
US20230171964A1 (en) Nonvolatile memory device
US20220293622A1 (en) Semiconductor device and electronic system including the same
US11551764B2 (en) Memory device
US11758725B2 (en) Memory device and manufacturing method thereof
EP4336985A1 (en) Semiconductor memory device and electronic system including the same
KR20220021181A (ko) 소거 트랜지스터를 포함하는 비휘발성 메모리 장치
US20230115503A1 (en) Semiconductor device and electronic system therewith
US20240224531A1 (en) Memory device including stacked pass transistors
KR102681821B1 (ko) 반도체 메모리 장치
US20240062819A1 (en) Nonvolatile memory device and memory package including the same
US20240196622A1 (en) Semiconductor device and electronic system including the same
US20240105267A1 (en) Non-volatile memory device
CN118057932A (zh) 半导体器件及包括其的电子系统
JP2024087524A (ja) 半導体記憶装置
CN117596877A (zh) 非易失性存储器件及包括该非易失性存储器件的电子系统
KR20240105868A (ko) 적층형 패스 트랜지스터들을 포함하는 메모리 장치
CN114695372A (zh) 半导体器件和包括半导体器件的电子系统
CN115642181A (zh) 半导体器件和包括半导体器件的电子系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication