CN115642181A - 半导体器件和包括半导体器件的电子系统 - Google Patents

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Abstract

提供了一种半导体器件。该半导体器件可以包括：外围电路结构；存储单元块，布置在外围电路结构上并包括串，该串中的每一个包括串联连接并且在竖直方向上堆叠的下选择晶体管、存储单元晶体管和上选择晶体管；以及位线，在存储单元块上。位线可以包括与串中的第一串至第三串电连接的第一位线。第一串至第三串的下选择晶体管分别包括第一下选择栅电极至第三下选择栅电极。第二下选择栅电极可以布置在与第一下选择栅电极不同的竖直层级处，而第三下选择栅电极可以布置在与第一下选择栅电极相同的竖直层级处。

Description

半导体器件和包括半导体器件的电子系统
相关申请的交叉引用
本申请基于并要求于2021年7月20日向韩国知识产权局提交的韩国专利申请No.10-2021-0095154的优先权，该申请的公开通过全文引用并入本文。
技术领域
本发明构思涉及一种半导体器件以及包括该半导体器件的电子系统，并且更具体地，涉及一种具有竖直沟道的半导体器件以及包括该半导体器件的电子系统。
背景技术
在需要数据存储的电子系统中，能够存储大容量数据的半导体器件可以是有益的。因此，正在研究一种增加半导体器件的数据存储容量的方法。例如，作为增加半导体器件的数据存储容量的方法之一，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件。
发明内容
本发明构思提供一种能够减少/防止沟道孔形成工艺中的缺陷的半导体器件。
本发明构思还提供了一种包括该半导体器件的电子系统。
根据本发明构思的一些实施例，提供了一种半导体器件，该半导体器件包括：外围电路结构；存储单元块，布置在外围电路结构上并且包括多个串，每个串包括下选择晶体管、存储单元晶体管和上选择晶体管，并且下选择晶体管、存储单元晶体管和上选择晶体管串联连接并且在竖直方向上堆叠；以及位线，在存储单元块上，所述位线包括与多个串中的第一串、第二串和第三串电连接的第一位线，其中第一串的下选择晶体管包括第一下选择栅电极，其中第二串的下选择晶体管包括第二下选择栅电极，该第二下选择栅电极布置在与第一下选择栅不同的竖直层级处并且与第一下选择栅电极电分离(例如，电隔离)，以及其中第三串的下选择晶体管包括第三下选择栅电极，该第三下选择栅电极布置在与第一下选择栅电极相同的竖直层级处并且与第一下选择栅电极和第二下选择栅电极电分离(例如，电隔离)。在一些实施例中，第二下选择栅电极的下表面可以在与第一下选择栅电极的下表面不同的竖直层级处，而第三下选择栅电极的下表面可以在与第一下选择栅电极的下表面相同的竖直层级处。
根据本发明构思的一些实施例，提供了一种半导体器件，该半导体器件包括：外围电路结构；多个栅电极，在外围电路结构上沿竖直方向彼此间隔开；第一堆叠分离绝缘层和第二堆叠分离绝缘层，分别布置在多个栅电极的相对侧上并且沿第一水平方向延伸；多个沟道结构，沿竖直方向延伸通过多个栅电极；以及位线，与多个栅电极上的多个沟道结构电连接，其中多个沟道结构包括与位线中的第一位线连接(例如，电连接)的第一沟道结构、第二沟道结构和第三沟道结构，以及其中多个栅电极包括：第一下选择栅电极，围绕第一沟道结构的侧壁的第一下部；第二下选择栅电极，围绕第二沟道结构的侧壁的第一下部并且布置在比第一下选择栅电极高的竖直层级处；第三下选择栅电极，围绕第三沟道结构的侧壁的第一下部并且布置在与第一下选择栅电极相同的竖直层级处；多条字线，布置在第一下选择栅电极至第三下选择栅电极上，每条字线围绕第一沟道结构至第三沟道结构的侧壁的中间部分；以及上选择栅电极，围绕多条字线上的第一沟道结构至第三沟道结构的侧壁的上部。在一些实施例中，第二下选择栅电极的下表面可以在比第一下选择栅电极的下表面高的竖直层级处，而第三下选择栅电极的下表面可以在与第一下选择栅电极的下表面相同的竖直层级处。
根据本发明构思的一些实施例，提供了一种电子系统，包括：主板；半导体器件，在主板上；以及控制器，与主板上的半导体器件电连接，其中半导体器件包括：外围电路结构；存储单元块，布置在外围电路结构上并且包括多个串，每个串包括下选择晶体管、存储单元晶体管和上选择晶体管，并且下选择晶体管、存储单元晶体管和上选择晶体管串联连接并且在竖直方向上堆叠；以及位线，在存储单元块上，所述位线包括与多个串中的第一串、第二串和第三串电连接的第一位线，其中第一串的下选择晶体管包括第一下选择栅电极，其中第二串的下选择晶体管包括第二下选择栅电极，该第二下选择栅电极布置在与第一下选择栅不同的竖直层级处并且与第一下选择栅电极电分离(例如，电隔离)，以及其中第三串的下选择晶体管包括第三下选择栅电极，该第三下选择栅电极布置在与第一下选择栅电极相同的竖直层级处并且与第一下选择栅电极和第二下选择栅电极电分离(例如，电隔离)。在一些实施例中，第二下选择栅电极的下表面可以在与第一下选择栅电极的下表面不同的竖直层级处，而第三下选择栅电极的下表面可以在与第一下选择栅电极的下表面相同的竖直层级处。
附图说明
根据以下结合附图进行的详细描述，将更清楚地理解本发明构思的实施例，在附图中：
图1是根据示例实施例的半导体器件的框图；
图2是根据示例实施例的半导体器件的透视图；
图3是根据示例实施例的图2的半导体器件的平面图；
图4是根据示例实施例的沿图3的线A1-A1′和线A2-A2′截取的截面图；
图5是根据示例实施例的图3的区域CX1的放大图；
图6是根据示例实施例的图4的第一竖直层级LV1处的水平截面图；
图7是根据示例实施例的图4的第二竖直层级LV2处的水平截面图；
图8是图4的区域CX2的放大图；
图9是示出了半导体器件的每个块的等效电路图；
图10是示出了半导体器件的初始擦除操作的示意图；
图11是示出了第一上选择晶体管的阈值电压设置操作的示意图；
图12是示出了第二上选择晶体管的阈值电压设置操作的示意图；
图13是示出了第三上选择晶体管的阈值电压设置操作的示意图；
图14是示出了半导体器件的存储单元晶体管的读操作的示意图；
图15是示出了半导体器件的存储单元晶体管的擦除操作的示意图；
图16是示出了半导体器件的存储单元晶体管的编程操作的示意图；
图17是示出了根据示例实施例的半导体器件的截面图；
图18是示出了根据示例实施例的半导体器件的截面图；
图19是示出了根据示例实施例的半导体器件的截面图；
图20是根据示例实施例的图19的第一竖直层级LV1处的水平截面图；
图21是根据示例实施例的图19的第二竖直层级LV2处的水平截面图；
图22是根据示例实施例的半导体器件图的截面图；
图23是根据示例实施例的图22的第三竖直层级LV3处的水平截面图；
图24是根据示例实施例的图22的第四竖直层级LV4处的水平截面图；
图25是示出了半导体器件的存储单元块的等效电路图；
图26是根据示例实施例的半导体器件的截面图；
图27是根据示例实施例的图26的第三竖直层级LV3处的水平截面图；
图28是根据示例实施例的图26的第四竖直层级LV4处的水平截面图；
图29A至图29F是示出了根据示例实施例的制造半导体器件的方法的截面图；
图30是示意性地示出了根据示例实施例的包括半导体器件的数据存储系统的透视图；
图31是示意性地示出了根据示例实施例的半导体封装的截面图；以及
图32是示意性地示出了根据示例实施例的半导体封装的截面图。
具体实施例
在下文中，将参考附图详细描述本发明构思的技术思想的示例实施例。
图1是根据示例实施例的半导体器件10的框图。
参考图1，半导体器件10可以包括存储器单元阵列20和外围电路30。存储单元阵列20包括多个存储块BLK1、BLK1...BLKn。多个存储器单元块BLK1、BLK1...BLKn中的每一个可以包括多个存储器单元。存储单元块BLK1、BLK2...BLKn可以通过位线BL、字线WL、串选择线SSL和地选择线GSL连接到外围电路30。
外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出(I/O)电路36和控制逻辑38。尽管图1中未示出，但是外围电路30还可以包括I/O接口、列逻辑、电压发生器、预解码器、温度传感器、命令解码器、地址解码器、放大器电路等。
存储单元阵列20可以通过位线BL连接到页缓冲器34，并且可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器32。在存储单元阵列20中，多个存储单元块BLK1、BLK2...BLKn中包括的多个存储单元中的每一个可以是闪存单元。存储单元阵列20可以包括三维存储单元阵列。三维存储单元阵列可以包括多个NAND串，并且每个NAND串可以包括与衬底上竖直堆叠的多条字线WL连接的多个存储单元。
外围电路30可以从半导体器件10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以向半导体器件10外部器件发送数据DATA/从半导体器件10外部器件接收数据DATA。
行解码器32可以响应于来自外部的地址ADDR选择多个存储单元块BLK1、BLK2...BLKn中的至少一个，并且可以选择所选存储单元块的字线WL、串选择线SSL和地选择线GSL。行译码器32可以将用于执行存储操作的电压传输到所选存储单元块的字线WL。
页缓冲器34可以通过位线BL连接到存储单元阵列20。页缓冲器34可以在编程操作期间用作写驱动器以根据存储单元阵列20中要存储的数据DATA向位线BL施加电压，并且可以在读操作期间用作读出放大器以读出存储单元阵列20中存储的数据DATA。页缓冲器34可以根据从控制逻辑38提供的控制信号PCTL进行操作。
数据I/O电路36可以通过数据线DLs连接到页缓冲器34。数据I/O电路36可以在编程操作期间从存储器控制器(未示出)接收数据DATA，并且可以基于从控制逻辑38提供的列地址C_ADDR将编程数据DATA提供给页缓冲器34。数据I/O电路36可以在读操作期间基于从控制逻辑38提供的列地址C_ADDR将页缓冲器34中存储的已读数据DATA提供给存储器控制器。
数据I/O电路36可以将输入地址或命令发送到控制逻辑38或行解码器32。外围电路30还可以包括静电放电(ESD)电路和上拉/下拉驱动器。
控制逻辑38可以从存储器控制器接收命令CMD和控制信号CTRL。控制电路38可以将行地址R_ADDR提供给行解码器32，并将列地址C_ADDR提供给数据I/O电路36。响应于控制信号CTRL，控制逻辑38可以产生在半导体器件10中使用的各种内控制信号。例如，当执行诸如编程操作或擦除操作的存储器操作时，控制逻辑38可以调整提供给字线WL和位线BL的电压电平。
图2至图9是用于说明根据示例实施例的半导体器件100的图。具体地，图2是示出了根据示例实施例的半导体器件100的配置的透视图，而图3是示出了图3的半导体器件100的平面图。图4是沿图3的线A1-A1′和线A2-A2’截取的截面图，而图5是图3的区域CX1的放大图。图6是图4的第一竖直层级LV1处的水平截面图，而图7是图4的第二竖直层级LV2处的水平截面图。图8是图4的区域CX2的放大图。图9是示出了半导体器件100的每个块BLK的等效电路图。
参考图2至图9，半导体器件100包括在竖直方向Z上彼此重叠的单元阵列结构CS和外围电路结构PS。单元阵列结构CS可以包括参考图1描述的存储单元阵列20，而外围电路结构PS可以包括参考图1描述的外围电路30。
在图2至图9中，通过示例的方式示出了其中单元阵列结构CS布置在外围电路结构PS上的外围上单元(COP)结构。然而，本发明构思的技术思想不限于此。在其他实施例中，半导体器件100可以具有芯片到芯片(C2C)结构而不是COP结构。C2C结构可以包括上芯片和下芯片，其中，上芯片包括制造在第一晶片上的单元阵列结构CS，而下芯片包括制造在与第一晶片不同的第二晶片上的外围电路结构PS。上芯片和下芯片通过接合方法彼此连接。例如，接合方法可以指将形成在上芯片的最上面金属层中的接合金属与形成在下芯片的最上面金属层中的接合金属电连接的方法。例如，当接合金属由铜(Cu)形成时，接合方法可以是Cu到Cu接合方法，并且备选地，接合金属可以由铝(A1)或钨(W)形成。
存储单元阵列20包括多个存储单元块BLK1、BLK2...BLKn。多个存储单元块BLK1、BLK2...BLKn中的每一个可以包括三维布置的存储单元。
外围电路结构PS可以包括外围电路晶体管60TR和布置在衬底50上的外围电路布线结构70。在衬底50中，有源区AC可以由器件分离膜52限定，并且多个外围电路晶体管60TR可以形成在有源区AC上。多个外围电路晶体管60TR可以包括外围电路栅极60G和源/漏区62，该源/漏区62布置在衬底50的在外围电路栅极60G的相对侧之一上的部分中。
衬底50可以包括半导体材料，例如IV族半导体、III-V族化合物半导体、或II-VI族氧化物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅-锗。衬底50可以被提供为体晶片或外延层。在另一实施例中，衬底50可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
外围电路布线结构70包括多个外围电路接触部72和多个外围电路布线层74。覆盖外围电路晶体管60TR和外围电路布线结构70的层间绝缘膜80可以布置在衬底50上。多个外围电路布线层74可以具有包括布置在不同竖直层级处的多个金属层的多层结构。
公共源极板110可以布置在层间绝缘膜80上。在示例实施例中，公共源极板110可以用作向形成在单元阵列结构CS中的竖直存储单元供应电流的源极区。公共源极板110可以布置在衬底50的存储单元区MCR、连接区CON和外围电路连接区PRC上。
在示例实施例中，公共源极板110可以包括以下各项中的至少一种：硅(Si)、锗(Ge)、硅锗(SiGe)、砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铝镓(AlGaAs)、以及它们的混合物。此外，公共源极板110可以包括掺杂有n型杂质的半导体。此外，公共源极板110可以具有包括选自单晶、非晶和多晶中的至少一种的晶体结构。在一些示例中，公共源极板110可以包括掺杂有n型杂质的多晶硅。
水平半导体层114和支撑层116可以依次堆叠在公共源极板110的上表面上。在示例实施例中，水平半导体层114可以包括掺杂的多晶硅或未掺杂的多晶硅。水平半导体层114可以用作公共源极区的将公共源极板110与沟道层144彼此连接的一部分。例如，支撑层116可以包括掺杂或未掺杂的多晶硅。支撑层116可以用作支撑层，其用于在去除形成水平半导体层114的牺牲材料层(未示出)的工艺中减少或防止模塑堆叠的塌陷或元件的塌陷。如本文中所使用，元件的下表面是指面对衬底50的表面，并且“表面A低于表面B”(或类似语言)意指表面A比表面B靠近衬底50。
多个栅电极130和多个模塑绝缘层132可以在竖直方向Z上交替布置在公共源极板110上。例如，多个模塑绝缘层132中的第一模塑绝缘层132可以布置在公共源极板110与最下面栅电极130之间，多个模塑绝缘层132中的第二模塑绝缘层132可以布置在两个相邻的栅电极130之间，并且多个模塑绝缘层132中的第三模塑绝缘层132可以布置在最上面的栅电极130上。
在一些实施例中，如图3所示，多个栅极堆叠分离开口WLH可以在公共源极板110上沿与公共源极板110的上表面平行的第一水平方向X延伸。布置在两个相邻栅极堆叠分离开口WLH之间的多个栅电极130可以构成一个存储单元块BLK。例如，图3中示出了第一存储单元块BLK1和第二存储单元块BLK2。
多个堆叠分离绝缘层WLI可以布置在公共源极板110上以填充多个栅极堆叠分离开口WLH的内部。多个堆叠分离绝缘层WLI可以包括氧化硅膜、氮化硅膜、SiON、SiOCN、SiCN或其组合。
在示例实施例中，多个栅电极130可以包括下公共选择栅电极GSL_C、第一下选择栅电极至第三下选择栅电极GSL1、GSL2和GSL3、多条字线WL、以及上选择栅电极SSL3、SSL2、SSL1和SSL_C。
在示例实施例中，最下面栅电极130可以是下公共选择栅电极GSL_C，并且下公共选择栅电极GSL_C在第二水平方向Y上的相对侧可以分别与多个堆叠分离绝缘层WLI中的第一堆叠分离绝缘层WLIa和第二堆叠分离绝缘层WLIb接触。
第一下选择栅电极GSL1和第三下选择栅电极GSL3可以布置在下公共选择栅电极GSL_C上以彼此分开。第一下选择栅电极GSL1和第三下选择栅电极GSL3(例如，第一下选择栅电极GSL1和第三下选择栅电极GSL3的下表面或第一下选择栅电极GSL1和第三下选择栅电极GSL3的上表面)可以布置在相同的竖直层级处。下绝缘分离层GI_L可以布置在第一下选择栅电极GSL1与第三下选择栅电极GSL3之间，并且下绝缘分离层GI_L的上表面可以布置在与第一下选择栅电极GSL1和第三下选择栅电极GSL3的上表面相同的平面上。第一下选择栅电极GSL1在第二水平方向Y上的一侧可以与第一堆叠分离绝缘层WLIa接触，而另一侧可以与下绝缘分离层GI_L接触。此外，第三下选择栅电极GSL3在第二水平方向Y上的一侧可以与第二堆叠分离绝缘层WLIb接触，而另一侧可以与下绝缘分离层GI_L接触。如本文中所使用，“元件A和元件B在相同的竖直层级处”(或类似的语言)是指元件A和元件B的下表面(和/或上表面)彼此共面并且与衬底50间隔开等距离。
如图6的平面图所示，下绝缘分离层GI_L的两侧可以具有波浪形形状。当在平面图中观察第一下选择栅电极GSL1的一侧和第三下选择栅电极GSL3的一侧与下绝缘分离层GI_L接触时，其该侧可以具有波浪形形状。
第二下选择栅电极GSL2可以布置在第一下选择栅电极GSL1和第三下选择栅电极GSL3上。第二下选择栅电极GSL2可以与第一下选择栅电极GSL1的一部分、下绝缘分离层GI_L、以及第三下选择栅电极GSL3的一部分竖直重叠。第一上绝缘分离层GI_U1和第二上绝缘分离层GI_U2可以布置在第二下选择栅电极GSL2的两侧上。第一上绝缘分离层GI_U1和第二上绝缘分离层GI_U2的上表面可以布置在与第二下选择栅电极GSL2的上表面相同的平面上，并且第一上绝缘分离层GI_U1可以与第一堆叠分离绝缘层WILa接触，而第二上绝缘分离层GI_U2可以与第二堆叠分离绝缘层WILb接触。
多条字线WL可以布置在第二下选择栅电极GSL2上。上选择栅电极SSL3、SSL2、SSL1和SSL_C可以布置在最上面的字线WL上。例如，第三上选择栅电极SSL3、第二上选择栅电极SSL2、第一上选择栅电极SSL1和上公共选择栅电极SSL_C可以依次布置在最上面的字线WL上
尽管图中未示出，但是至少一条虚设字线(未示出)布置在最上面的字线WL与第三选择栅电极SSL3之间、以及/或者最下面的字线WL与第二下选择栅电极GSL2之间。此外，在一些实施例中，擦除栅电极还可以布置在下公共选择栅电极GSL_C的下方。擦除栅电极可以用于使用栅极感应漏极泄漏(GIDL)现象来擦除存储单元晶体管MCT的存储单元中存储的数据的擦除操作。
在示例实施例中，下公共选择栅电极GSL_C、字线WL、以及上选择栅电极SSL3、SSL2、SSL1和SSL_C可以由第一导电材料形成，而第一下选择栅电极至第三下选择栅电极GSL1、GSL2和GSL3可以由与第一导电材料不同的第二导电材料形成。在一些示例中，第一导电材料可以包括W、Ru、Mo、Ni、NiSi、Co、CoSi、Ti、TiN和WN中的至少一种，而第二导电材料可以包括多晶硅、W、Ru、Mo、Ni、NiSi、Co、CoSi、Ti、TiN和WN中的至少一种。
在一些示例中，如图8所示，当栅电极130由第一导电材料形成时，栅电极130可以包括掩埋导电层130A以及围绕该掩埋导电层130A的上表面、下表面和侧表面的导电阻挡层130B。掩埋导电层130A和导电阻挡层130B可以包括W、Ru、Mo、Ni、NiSi、Co、CoSi、Ti、TiN和WN中的至少一种。在示例实施例中，还可以在导电阻挡层130B与模塑绝缘层132之间布置介电衬垫(未示出)，并且该介电衬垫可以包括诸如氧化铝的高介电材料。
多个沟道结构140可以从公共源极板110的上表面沿竖直方向(Z方向)延伸穿过多个栅电极130和多个模塑绝缘层132。多个沟道结构140可以布置为在第一水平方向X、第二水平方向Y和第三水平方向(例如，对角线方向)上以预设间隔彼此间隔开。多个沟道结构140可以布置为之字形状或交错形状。在一些实施例中，六个沟道结构140在第二水平方向Y上布置为一条线，如图3所示。
上绝缘层150可以布置在沟道结构140和最上面模塑绝缘层132上，并且通过上绝缘层150与沟道结构140连接的位线接触部BLC可以布置在沟道结构140和最上面模塑塑绝缘层132上。位线BL可以布置为在上绝缘层150上沿第二水平方向Y延伸。
位线BL可以包括交替布置的第一位线BL1和第二位线BL2。例如，第一位线BL1可以与在一个存储单元块BLK中沿第二水平方向Y布置为一行的六个沟道结构140中的奇数沟道结构140连接，而第二位线BL2可以与六个沟道结构140中的偶数沟道结构140连接。
在图5中，与第一位线BL1电连接的奇数沟道结构140由第一沟道CH11、第二沟道CH12和第三沟道CH13表示，而与第二位线BL2电连接的偶数沟道结构140由第四沟道CH21、第五沟道CH22和第六沟道CH23表示。此外，由第一沟道至第六沟道CH11、CH12、CH13、CH21、CH22和CH23构成的多个串MS由第一串至第六串MS11、MS12、MS13、MS21、MS22和MS23表示。
如图6所示，在第一竖直层级LV1处，第一沟道CH11和第四沟道CH21被第一下选择栅电极GSL1围绕，而第三沟道CH13和第六沟道CH23被第三下选择栅电极GSL3围绕。即使，在第一竖直层级LV1处，第一串MS11和第四串MS21共享第一下选择栅电极GSL1，而第三串MS13和第六串MS23共享第三下选择栅电极GSL3。在第一竖直层级LV1处，第二沟道CH12和第五沟道CH22的至少一部分被下绝缘分离层GI_L围绕。
如图7所示，在第二竖直层级LV2处，第二沟道CH12和第五沟道CH22被第二下选择栅电极GSL2围绕。在第二竖直层级LV2处，第二串MS12和第五串MS22共享第二下选择栅电极GSL2。在第二竖直层级LV2处，第一沟道CH11和第四沟道CH21的至少一部分被第一上绝缘分离层GI_U1围绕，而第三沟道CH13和第六沟道CH23的至少一部分被第二上绝缘分离层GI_U2。
多个沟道结构140中的每一个可以布置在沟道孔140H中，并且可以包括栅极绝缘层142、沟道层144、掩埋绝缘层146和导电插塞148。栅极绝缘层142和沟道层144可以依次布置在沟道孔140H的侧壁上。例如，栅极绝缘层142可以共形地设置在沟道孔140H的侧壁和底部上，并且沟道层144可以共形地设置在沟道孔140H的侧壁和底部上。填充沟道孔140H的剩余空间的掩埋绝缘层146可以布置在沟道层144上。导电插塞148可以布置在沟道孔140H的上侧上，以与沟道层144接触并阻挡沟道孔140H的入口。在其他实施例中，可以省略掩埋绝缘层146，并且沟道层144可以形成为填充沟道孔140H的剩余部分的柱状。
在示例实施例中，沟道层144的底面可以布置在栅极绝缘层142上并且不直接接触公共源极板110，而沟道层144的侧壁的底部可以接触水平半导体层114。
如图8所示，栅极绝缘层142的结构可以包括依次在沟道层144的外壁上的隧穿介电膜142A、电荷存储膜142B和阻挡介电膜142C。构成栅极绝缘层142的隧穿介电膜142A、电荷存储膜142B和阻挡介电膜142C的相对厚度不限于图8中所示的厚度并且可以进行各种修改。
隧穿介电膜142A可以包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储膜142B是其中可以存储从沟道层144穿过隧穿介电膜142A的电子的区域，并且可以包括氮化硅、氮化硼、氮化硅硼或掺杂有杂质的多晶硅。阻挡介电膜142C可以由氧化硅、氮化硅或介电常数比氧化硅高的金属氧化物形成。金属氧化物可以由氧化铪、氧化铝、氧化锆、氧化钽或其组合形成。
在下文中，将参考图9示出半导体器件100的每个块BLK的等效电路图。
如图9所示，位线BL中的每一条可以与布置在一个块BLK中的至少两个串MS电连接。位线BL可以包括彼此平行并且彼此相邻的第一位线BL1和第二位线BL2。在位线BL中，第一位线BL1可以是奇数位线，而第二位线BL2可以是偶数位线。
例如，在一个块BLK内沿一个方向布置的第一串至第六串MS11、MS12、MS13、MS21、MS22和MS23可以与其下方的公共源极线CSL电连接。公共源极线CSL可以是图4的公共源极板110的至少一部分或与公共源极板110电连接的水平半导体层114的至少一部分。
第一串至第三串MS11、MS12和MS13可以电连接到第一位线BL1，而第四串至第六串MS21、MS22和MS23可以电连接到第二位线BL2。
每个串MS可以包括在竖直方向Z上串联连接的下公共选择晶体管GCT、下选择晶体管、存储单元晶体管MCT和上选择晶体管。尽管图中未示出，每个串MS还可包括下选择晶体管GT1、GT2和GT3与存储单元晶体管MCT之间以及/或者上选择晶体管与存储单元晶体管MCT之间的至少一个虚拟晶体管。
例如，在每个串MS中，上选择晶体管可以包括位于彼此相同高度层级处的第一上选择晶体管ST1a、ST1b和ST1c，在第一上选择晶体管ST1a、ST1b和ST1c下方位于相同高度层级处的第二上选择晶体管ST2a、ST2b和ST2c，在第二上选择晶体管ST2a、ST2b和ST2c下方位于相同高度层级处的第三上选择晶体管ST3a、ST3b和ST3c，以及第一上选择晶体管ST1a、ST1b和ST1c上的上公共选择晶体管SCT。
在一个块BLK中，在存储单元晶体管MCT中，位于相同高度层级处的存储单元晶体管MCT可以共享一条字线WL，而在上层选择晶体管中，位于相同高度层级处的上层选择晶体管可以共享一个上选择栅电极。这里，一条字线WL可以具有分别与第一堆叠分离绝缘层WLIa和第二堆叠分离绝缘层WLIb接触的相对侧，并且一个上选择栅电极可以具有分别与第一堆叠分离绝缘层WLIa和第二堆叠分离绝缘层WLIb接触的相对侧。如本文中所使用，晶体管A和晶体管B的公共栅电极是指用作晶体管A和晶体管B的栅极的单个栅电极。
例如，在一个块BLK中，第一串MS11的第一上选择晶体管ST1a、第二串MS12的第一上选择晶体管ST1b、第三串MS13的第一上选择晶体管ST1c、第四串MS21的第一上选择晶体管ST1a、第五串MS22的第一上选择晶体管ST1b、以及第六串MS23的第一上选择晶体管ST1c可以共享一个第一上选择栅电极SSL1。类似地，在一个块BLK中，位于相同高度层级处的第二上选择晶体管ST2a、ST2b和ST2c可以共享一个第二上选择栅电极SSL2，而位于相同高度层级处的第三上选择晶体管ST3a、ST3b和ST3c可以共享一个第三上选择栅电极SSL3。
在一个块BLK中，位于相同高度层级处的下公共选择晶体管GCT可以共享一个下公共选择栅电极GSL_C，而位于相同高度层级处的上公共选择晶体管SCT可以共享一个上公共选择栅电极SSLC。
在一个块BLK中，与第一位线BL1电连接的第一串MS11的下选择晶体管GT1和与第二位线BL2电连接的第四串MS21的下选择晶体管GT1可以共享一个第一下选择栅电极GSL1，与第一位线BL1电连接的第二串MS12的下选择晶体管GT2和与第二位线BL2电连接的第五串MS22的下选择晶体管GT2可以共享一个第二下选择栅电极GSL2，以及与第一位线BL1电连接的第三串MS13的下选择晶体管GT3和与第二位线BL2电连接的第六串MS23的下选择晶体管GT3可以共享一个第三下选择栅电极GSL3。第一下选择栅电极GSL1和第三下选择栅电极GSL3可以布置在相同层级处并且可以彼此电分离(例如，电隔离)。第二下选择栅电极GSL2可以布置在与第一下选择栅电极GSL1和第三下选择栅电极GSL3不同的竖直层级处(例如，如图9所示的更高竖直层级处，或者与图9中所示相反的更低竖直层级处)，并且可以与第一下选择栅电极GSL1和第三下选择栅电极GSL3电分离(例如，电隔离)。
在第一串MS11和第四串MS21中，第一上选择晶体管ST1a可以具有第一阈值电压VT1(参考图11)，而第二上选择晶体管ST2和第三上选择晶体管ST3a可以具有与第一阈值电压VT1不同的第二阈值电压VT2(参考图11)。在第二串MS12和第五串MS22中，第二上选择晶体管ST2b可以具有第一阈值电压VT1，而第一上选择晶体管ST1b和第三上选择晶体管ST3b可以具有与第一阈值电压VT1不同的第二阈值电压VT2。在第三串MS13和第六串MS23中，第三上选择晶体管ST3c可以具有第一阈值电压VT1，而第一上选择晶体管ST1c和第二上选择晶体管ST2c可以具有与第一阈值电压VT1不同的第二阈值电压VT2。在示例实施例中，第二阈值电压VT2可以大于第一阈值电压VT1。在一些示例中，第一阈值电压VT1可以是负电压，而第二阈值电压VT2可以是正电压。在其他示例中，第二阈值电压VT2可以比第一阈值电压VT1大约2V或更多。
根据参考图2至图9描述的根据示例实施例的半导体器件100，即使没有单独的串分离绝缘层也可以实现其中六个或更多个沟道连接的块BLK。特别地，半导体器件100可以包括布置在与第一下选择栅电极GSL1和第三下选择栅电极GSL3不同的竖直层级处的第二下选择栅电极GSL2。因此，可以减少或防止当第一下选择栅电极至第三下选择栅电极布置在相同的竖直层级处时发生的由沟道孔与公共源极线切口之间的相对较小的分离距离引起的未对准等。因此，可以精确地控制半导体器件100的制造工艺。
在下文中，将参考图10至图13描述设置半导体器件100的上选择晶体管的阈值电压的方法。
图10是示出了半导体器件100的初始擦除操作OP-E0的示意图，图11是示出了第一上选择晶体管的第一阈值电压设置操作OP-VT1的示意图，图12是示出了第二上选择晶体管的第二阈值电压设置操作OP-VT2的示意图，以及图13是示出了第三上选择晶体管的第三阈值电压设置操作OP-VT3的示意图。
参考图10，可以对存储单元块BLK的上选择晶体管ST1a、ST1b、ST1c、ST2a、ST2b、ST2c、ST3a、ST3b和ST3c执行擦除操作OP-E0。为了执行其中在上选择晶体管ST1a、ST1b、ST1c、ST2a、ST2b、ST2c、ST3a、ST3b和ST3c的电荷存储膜142B中捕获的电子逃逸到沟道层144中的擦除操作，可以将擦除电压Vers施加到上选择晶体管ST1a、ST1b、ST1c、ST2a、ST2b、ST2c、ST3a、ST3b和ST3c的沟道层144，而可以将0V施加到第一上选择栅电极至第三上选择栅电极SSL1、SSL2和SSL3。
在示例实施例中，为了将擦除电压Vers施加到上选择晶体管ST1a、ST1b、ST1c、ST2a、ST2b、ST2c、ST3a、ST3b和ST3c的沟道层144，公共源极线CSL和擦除电压Vers可以施加到位线BL1和位线BL2。
为了防止在公共上选择晶体管SCT、公共下选择晶体管GCT以及第一下选择晶体管至第三下选择晶体管GT1、GT2和GT3上发生擦除操作，可以将感测电压Vdetect施加到上公共选择栅极电极SSL_C、下公共选择栅电极GSL_C、以及第一下选择栅电极至第三下选择栅电极GSL1、GSL2和GSL3。感测电压Vdetect可以大于0V并且小于擦除电压Vers。
此外，可以将0V施加到字线WL以对存储单元晶体管MCT执行擦除操作。
参考图11，可以对存储单元块BLK的第一上选择晶体管ST1a、ST1b和ST1c执行第一阈值电压设置操作OP-VT1。在第一阈值电压设置操作OP-VT1中，可以在第一串MS11和第四串MS21的第一上选择晶体管ST1a中设置第一阈值电压VT1，可以在第二串MS12和第五串MS22的第一上选择晶体管ST1b中设置第二阈值电压VT2，以及可以在第三串MS13和第六串MS23的第一上选择晶体管ST1c中设置第二阈值电压VT2。
在示例实施例中，可以将电源电压Vcc施加到位线BL，可以将地电压GND施加到上公共选择栅电极SSL_C，可以将通过电压Vpass施加到第二上选择栅电极SSL2和第三上选择栅电极SSL3、字线WL和下公共选择栅电极GSL_C，可以将地电压GND施加到公共源极线CSL，可以将地电压GND施加到第一下选择栅电极GSL1，可以将通过电压Vpass施加到第二下选择栅电极GSL2和第三下选择栅电极GSL3，以及可以将编程电压Vpgm施加到第一上选择栅电极SSL1。
这里，第一下选择晶体管至第三下选择晶体管GT1、GT2和GT3可以具有相同的阈值电压，并且通过将地电压GND施加到第一下选择栅电极GSL1，包括第一下选择栅电极GSL1的第一下选择晶体管GT1可以处于截止状态。此外，通过将通过电压Vpass施加到第二下选择栅电极GSL2和第三下选择栅电极GSL3，第二下选择晶体管GT2和第三下选择晶体管GT3可以处于导通状态。这里，通过电压Vpass可以是比第二下选择晶体管GT2和第三下选择晶体管GT3的阈值电压高的电压。通过以这种方式施加电压，电子被俘获到第二串MS12、第三串MS13、第五串MS22和第六串MS23的第一上选择晶体管ST1b和ST1c的电荷存储膜142B中，使得第二串MS12、第三串MS13、第五串MS22和第六串MS23的上选择晶体管ST1b和ST1c可以被编程为具有第二阈值电压VT2。
参考图12，可以对存储单元块BLK的第二上选择晶体管ST2a、ST2b和ST2c执行第二阈值电压设置操作OP-VT2。在第二阈值电压设置操作OP-VT2中，可以在第二串MS12和第五串MS22的第二上选择晶体管ST2b中设置第一阈值电压VT1，可以在第一串MS11和第四串MS21的第二上选择晶体管ST2a中设置第二阈值电压VT2，以及可以在第三串MS13和第六串MS23的第二上选择晶体管ST2c中设置第二阈值电压VT2。
在示例实施例中，可以将电源电压Vcc施加到位线BL，可以将地电压GND施加到上公共选择栅电极SSL_C，可以将通过电压Vpass施加到第一上选择栅电极SSL1和第三上选择栅电极SSL3、字线WL和下公共选择栅电极GSL_C，可以将地电压GND施加到公共源极线CSL，可以将地电压GND施加到第二下选择栅电极GSL2，可以将通过电压Vpass施加到第一下选择栅电极GSL1和第三下选择栅电极GSL3，以及可以将编程电压Vpgm施加到第二上选择栅电极SSL2。
通过以这种方式施加电压，电子被俘获到第一串MS11、第三串MS13、第四串MS21和第六串MS23的第二上选择晶体管ST2a和ST2c的电荷存储膜142B中，使得第一串MS11、第三串MS13、第四串MS21和第六串MS23的第二上选择晶体管ST2a和ST2c可以被编程为具有第二阈值电压VT2。
参考图13，可以对存储单元块BLK的第三上选择晶体管ST3a、ST3b和ST3c执行第三阈值电压设置操作OP-VT3。在第三阈值电压设置操作OP-VT3中，可以在第三串MS13和第六串MS23的第三上选择晶体管ST3c中设置第一阈值电压VT1，可以在第一串MS11和第四串MS21的第三上选择晶体管ST3a中设置第二阈值电压VT2，以及可以在第二串MS12和第五串MS22的第三上选择晶体管ST3b中设置第二阈值电压VT2。
在示例实施例中，可以将电源电压Vcc施加到位线BL，可以将地电压GND施加到上公共选择栅电极SSL_C，可以将通过电压Vpass施加到第二上选择栅电极SSL2和第三上选择栅电极SSL3、字线WL和下公共选择栅电极GSL_C，可以将地电压GND施加到公共源极线CSL，可以将地电压GND施加到第三下选择栅电极GSL3，可以将通过电压Vpass施加到第一下选择栅电极GSL1和第二下选择栅电极GSL2，以及可以将编程电压Vpgm施加到第三上选择栅电极SSL3。
通过以这种方式施加电压，电子被俘获到第一串MS11、第三串MS13、第四串MS21和第六串MS23的第三上选择晶体管ST3a和ST3c的电荷存储膜142B中，使得第一串MS11、第三串MS13、第四串MS21和第六串MS23的第三上选择晶体管ST3a和ST3c可以被编程为具有第二阈值电压VT2。
图14是示出了半导体器件100的存储单元晶体管MCT的读操作OP-RD的示意图。
参考图14，将其中作为读操作的目标的目标存储单元晶体管MCT_R是被包括在第一串MS11中并与第一位线BL1连接的存储单元晶体管MCT的情况描述为示例。可以将电源电压Vcc施加到与目标存储单元晶体管MCT_R连接的第一位线BL1，可以将地电压GND施加到第二位线BL2，可以将地电压GND施加到公共源极线CSL，可以将地电压GND施加到第一上选择栅电极至第三上选择栅电极SSL1、SSL2和SSL3中的与目标存储单元晶体管MCT_R连接的第一上选择栅电极SSL1，可以将读通过电压Vread施加到剩余的上选择栅电极SSL2和上选择栅电极SSL3，以及可以将读电压V施加到字线WL。可以将读通过电压Vread施加到下公共选择栅电极GSL_C以及第一下选择栅电极至第三下选择栅电极GSL1、GSL2和GSL3。
这里，在共享地电压GND所施加到的选择栅电极SSL1的选择晶体管ST1a、ST1b和ST1c中，具有第一阈值电压VT1的上选择晶体管(即，第一上选择晶体管ST1a)可以处于导通状态，而具有第二阈值电压VT2的上选择晶体管(即，第二上选择晶体管ST1b和第三上选择晶体管ST1c)可以处于截止状态。
图15是示出了半导体器件100的存储单元晶体管MCT的擦除操作OP-ER1的示意图。
参考图15，可以将0V施加到存储单元晶体管MCT的字线WL，以及可以将擦除电压Vers施加到位线BL1和位线BL2以及公共源极线CSL。因此，由于在向存储单元晶体管MCT的沟道层144施加的同时发生F-N隧穿现象，因此在存储单元晶体管MCT的电荷存储膜142B中被俘获的电子可以逃逸到沟道层144中。另一方面，为了防止在上选择晶体管、上公共晶体管SCT以及第一下选择晶体管至第三下选择晶体管GT1、GT2和GT3上发生擦除操作，可以将感测电压Vdetect施加到第一上选择栅电极至第三上选择栅电极SSL1、SSL2和SSL3、上公共选择栅电极SSL_C、下公共选择栅电极GSL_C、以及下选择栅电极GSL1、GSL2和GSL3。感测电压Vdetect可以大于0V并且小于擦除电压Vers。
图16是示出了用于将信息编程到半导体器件100的存储单元晶体管MCT中的编程操作OP-PGM的示意图。
参考图16，将其中作为编程操作的目标的目标存储单元晶体管MCT_P是被包括在第一串MS11中并与第一位线BL1连接的存储单元晶体管MCT的情况描述为示例。可以将地电压GND施加到与目标存储单元晶体管MCT_P连接的第一位线BL1，可以将电源电压Vcc施加到第二位线BL2，可以将地电压GND施加到公共源极线CSL，可以将电源电压Vcc施加到上公共选择栅电极SSL_C，可以将地电压GND施加到第一上选择栅电极至第三上选择栅电极SSL1、SSL2和SSL3中的与目标存储单元晶体管MCT_P连接的第一上选择栅电极，可以将通过电压Vpass施加到剩余的上选择栅电极SSL2和上选择栅电极SSL3，以及可以将编程电压Vpgm施加到字线WL。可以将通过电压Vpass施加到下公共选择栅电极GSL_C以及第一下选择栅电极至第三下选择栅电极GSL1、GSL2和GSL3。
这里，在共享地电压GND所施加到的上选择栅电极SSL1的第一上选择晶体管ST1a、ST1b和ST1c中，具有第一阈值电压VT1的选择晶体管(即，第一上选择晶体管ST1a)可以导通，而具有第二阈值电压VT2的上选择晶体管(即，第二上选择晶体管ST1b和第三上选择晶体管ST1c)可以截止。
图17是示出了根据示例实施例的半导体器件100A的截面图。
参考图17，沟道结构140A包括栅极绝缘层142、沟道层144、掩埋绝缘层146和导电插塞(例如，图4中的导电插塞148)，以及栅极绝缘层142可以布置在沟道孔140H的侧壁上并且可以暴露沟道孔140H的底部，以及沟道层144可以布置在栅极绝缘层142上，以及沟道层144的底面可以直接接触公共源板110。可以省略公共源极板110与最下面模塑绝缘层132之间的水平半导体层114(参考图4)和支撑层116(参考图4)。
图18是示出了根据示例实施例的半导体器件100B的截面图。
参考图18，沟道结构140B包括栅极绝缘层142、沟道层144、掩埋绝缘层146和导电插塞148，并且还可以包括布置在沟道孔140H的底部上的接触半导体层144_L和底部绝缘层142_L。沟道层144不直接接触公共源极板110，并且可以通过接触半导体层144_L电连接到公共源极板110。在示例实施例中，接触半导体层144_L可以包括通过使用布置在沟道孔140H底部处的公共源极板110作为种子层的选择性外延生长(SEG)工艺形成的硅层。
底部绝缘层142_L可以布置在最下面栅电极130_L与接触半导体层144_L之间。在示例实施例中，底部绝缘层142_L可以包括氧化硅，并且例如可以通过对接触半导体层144_L的侧壁的一部分执行氧化工艺来形成。
图19是示出了根据示例实施例的半导体器件100C的截面图。图20是图19的第一竖直层级LV1处的水平截面图，而图21是图19的第二竖直层级LV2处的水平截面图。在图19至图21中，与图1至图18的附图标记相同的附图标记指示相同的组件。
参考图19至图21，限定在第一堆叠分离绝缘层WLIa和第二堆叠分离绝缘层WLIb之间的一个存储单元块BLK可以包括沿第二水平方向Y布置为一行的八个沟道结构140。在这里，与第一位线BL1连接并且与第六沟道CH6相邻布置的沟道结构140由第七沟道CH14表示，而与第二位线BL2连接并且与第七沟道CH14相邻布置的沟道结构140由第八个沟道CH24表示。
在第一竖直层级LV1处，第三下选择栅电极GSL3可以布置为与第一下选择栅电极GSL1间隔开，并且第一下绝缘分离层GI_L1可以布置其间。此外，第三下选择栅电极GSL3不直接接触第二堆叠分离绝缘层WLIb，并且第二下绝缘分离层GI_L2可以布置在第三下选择栅电极GSL3与第二堆叠分离绝缘层WLIb之间。
在第二竖直层级LV2处，第四下选择栅电极GSL4可以布置为与第二下选择栅电极GSL2间隔开，并且第二上绝缘分离层GI_U2可以布置其间。在第二竖直层级LV2处，第四下选择栅电极GSL4可以围绕第七沟道CH14和第八沟道CH24，而在第一竖直层级LV1处，第七沟道CH14和第八沟道CH24的至少一部分可以被第二下绝缘分离层GI_L2围绕。
同时，第四上选择栅电极SSL4还可以布置在第三上选择栅电极SSL3的下方。第七沟道CH14可以构成第七串(未示出)，而第八沟道CH24可以构成第八串(未示出)。
根据根据示例实施例的半导体器件100C，即使不存在单独的串分离绝缘层，也可以实现其中八个或更多个沟道连接的块BLK。此外，第一下选择栅电极GSL1和第三下选择栅电极GSL3可以布置在与第二下选择栅电极GSL2和第四下选择栅电极GSL4不同的竖直层级处，因此，可以减少或防止由于沟道孔与公共源极线切口之间的相对较小的分离距离引起的未对齐。在一些实施例中，第一下选择栅电极GSL1和第三下选择栅电极GSL3的下表面可以彼此共面，而第二下选择栅电极GSL2和第四下选择栅电极GSL4的下表面可以彼此共面，如图19所示。第一下选择栅电极GSL1和第三下选择栅电极GSL3的下表面可以在与第二下选择栅电极GSL2和第四下选择栅电极GSL4的下表面不同的层级处，如图19所示。
图22是示出了根据示例实施例的半导体器件200的截面图。图23是图22的第三竖直层级LV3处的水平截面图，而图24是图22的第四竖直层级LV4处的水平截面图。图25是示出了半导体器件200的存储单元块BLK的等效电路图。
参考图22至图25，半导体器件200可以包括布置在第三竖直层级LV3处的第一上选择栅电极SSL1和第三上选择栅电极SSL3、以及布置其间的上绝缘分离层SI_U，并且可以包括布置在比第三竖直层级LV3低的第四竖直层级LV4处的第二上选择栅电极SSL2、以及分别布置在第二上选择栅电极SSL2的相对侧上第一下绝缘分离层SI_L1和第二下绝缘分离层SI_L2。在一些实施例中，第一上选择栅电极SSL1和第三上选择栅电极SSL3的下表面可以彼此共面，而第二上选择栅电极SSL2的下表面可以比第一上选择栅电极SSL1和第三上选择栅电极SSL3的下表面低，如图22所示。
第一沟道CH11和第四沟道CH21可以在第三竖直层级LV3处被第一上选择栅电极SSL1围绕，并且可以在第四竖直层级LV4处被第一下绝缘分离层SI_L1至少部分地围绕。第二沟道CH12和第五沟道CH22可以在第三竖直层级LV3处至少部分地被上绝缘分离层SI_U围绕，并且可以在第四竖直层级LV4处被第二上选择栅电极SSL2围绕。第三沟道CH13和第六沟道CH23可以在第三竖直层级LV3处被第三上选择栅电极SSL3围绕，并且可以在第四竖直层级LV4处被第二下绝缘分离层SI_L2至少部分地围绕。
在示例实施例中，第二上选择栅电极SSL2的两侧可以具有波浪形形状。第二上选择栅电极SSL2可以与第一上选择栅电极SSL1的一部分竖直重叠，并且第二上选择栅电极SSL2可以与第三上选择栅电极SSL3的一部分竖直重叠。“元件A与元件B竖直重叠”(或类似语言)意指至少可以绘制一条与元件A和元件B相交的竖直线。
由第一沟道CH11配置的第一串MS11的第一上选择晶体管ST1和由第四沟道CH21配置的第四串MS21的第一上选择晶体管ST1可以共享第一上选择栅电极SSL1。由第二沟道CH12配置的第二串MS12的第二上选择晶体管ST2和由第五沟道CH22配置的第五串MS22的第二上选择晶体管ST2可以共享第二上选择栅电极SSL2。由第三沟道CH13配置的第三串MS13的第三上选择晶体管ST3和由第六沟道CH23配置的第六串MS23的第三上选择晶体管ST3可以共享第三上选择栅电极SSL3。第一上选择晶体管至第三上选择晶体管ST1、ST2和ST3可以具有彼此基本相同的阈值电压。
在一些实施例中，一个下公共选择栅电极GSL_C形成在半导体器件200中，而字线WL布置在下公共选择栅电极GSL_C上，如图22所示。在其他实施例中，擦除栅电极(未示出)还可以形成在下公共选择栅电极GSL_C与字线WL之间，擦除栅电极可以围绕沿第二水平方向Y布置为一条线的所有六个沟道结构140的侧壁，以及擦除栅电极的相对侧可以分别与第一堆叠分离绝缘层WLIa和第二堆叠分离绝缘层WLIb接触。
根据示例实施例，由于第二上选择栅电极SSL2布置在与第一和第三上选择栅电极SSL1和SSL3不同的竖直层级处，因此可以减少或防止由于沟道孔与串分离线切口之间的相对较小分离距离引起的未对准。
图26是示出了根据示例实施例的半导体器件200A的截面图。图27是图26的第三竖直层级LV3处的水平截面图，而图28是图26的第四竖直层级LV4处的水平截面图。在图26至图28中，与图1至图25的附图标记相同的附图标记表示相同的组件。
参考图26至图28，一个存储单元块BLK可以包括沿第二水平方向Y布置为一条线的八个沟道结构140。
在第三竖直层级LV3处，第三上选择栅电极SSL3可以布置为与第一上选择栅电极SSL1间隔开，并且第一上绝缘分离层SI_U1可以布置其间。此外，第三上选择栅电极SSL3不直接接触第二堆叠分离绝缘层WLIb，并且第二上绝缘分离层SI_U2可以布置在第三上选择栅电极SSL3与第二堆叠分离绝缘层WLIb之间。
在第四竖直层级LV4处，第四上选择栅电极SSL4可以布置为与第二上选择栅电极SSL2间隔开，并且第二下绝缘分离层SI_L2可以布置其间。在第四竖直层级LV4处，第四上选择栅电极SSL4可以围绕第七沟道CH14和第八沟道CH24，而在第三竖直层级LV3处，第七沟道CH14和第八沟道CH24的至少一部分可以被第二上绝缘分离层SI_U2围绕。
根据根据示例实施例的半导体器件200A，即使不存在单独的串分离绝缘层，也可以实现其中八个或更多个沟道连接的块BLK。此外，第一上选择栅电极SSL1和第三上选择栅电极SSL3可以布置在与第二上选择栅电极SSL2和第四上选择栅电极SSL4不同的竖直层级处，因此，可以减少或防止由于沟道孔与公共源极线切口之间的相对较小的分离距离引起的未对准。
图29A至图29F是示出了根据示例实施例的制造半导体器件100的方法的截面图。图29A至29F是与沿图3的线A1-A1′和A2-A2′截取的截面相对应的截面图。
参考图29A，外围电路结构PS可以形成在衬底50上。多个外围电路晶体管60TR可以形成在衬底50上，并且可以形成与外围电路晶体管60TR和层间绝缘膜80电连接的外围电路布线结构70。
此后，公共源极板110可以形成在层间绝缘膜80上，并且水平牺牲层S114和支撑层116可以依次形成在公共源极板110上。在一些示例实施例中，公共源极板110可以使用掺杂有n型杂质的半导体来形成。
参考图29B，模塑绝缘层132和牺牲层S130可以依次形成在支撑层116上。在示例实施例中，模塑绝缘层132可以包括诸如氧化硅或氮氧化硅的绝缘材料，而牺牲层S130可以包括氮化硅、氮氧化硅或掺杂有杂质的多晶硅。
此后，在模塑绝缘层132上形成导电层(未示出)，在导电层上形成掩模图案，去除导电层的一部分，以及在导电层的一部分从其去除的空间中填充绝缘材料，从而可以形成彼此间隔开的第一下选择栅电极GSL1和第三下选择栅电极GSL3，并且可以在其间形成下绝缘分离层GI_L。
在示例实施例中，可以使用掺杂的多晶硅来形成第一下选择栅电极GSL1和第三下选择栅电极GSL3，但是本发明不限于此。在示例实施例中，如图6所示，第一下绝缘分离层GI_L的两侧可以形成为在平面图中具有波浪形形状。
参考图29C，模塑绝缘层132可以形成在第一下选择栅电极GSL1和第三下选择栅电极GSL3以及第一下绝缘分离层GI_L上。在模塑绝缘层132上形成导电层(未示出)，在导电层上形成掩模图案，去除导电层的一部分，以及在导电层的一部分从其去除的空间中填充绝缘材料，从而可以形成第二下选择栅电极GSL2以及在第二下选择栅电极GSL2的各自相对侧上的第一上绝缘分离层GI_U1和第二上绝缘分离层GI_U2。
在示例实施例中，如图7所示，第二下选择栅电极GSL2的两侧可以形成为在平面图中具有波浪形形状。此外，第二下选择栅电极GSL2可以布置为与第一下选择栅电极GSL1和第三下选择栅电极GSL3的部分竖直重叠。
参考图29D，多个模塑绝缘层132和多个牺牲层S130可以交替形成在第二下选择栅电极GSL2以及第一上绝缘分离层和第二上绝缘分离层GI_U1和GI_U2上。
参考图29E，掩模图案(未示出)可以形成在最上面的模塑绝缘层132上，并且可以通过使用掩模图案作为蚀刻掩模图案化多个模塑绝缘层132和多个牺牲层S130来形成沟道孔140H。
此后，可以在沟道孔140H的内壁上形成包括栅极绝缘层142、沟道层144、掩埋绝缘层146和导电插塞148的沟道结构140。
参考图29F，可以在最上面模塑绝缘层132上形成上绝缘层150。可以在上绝缘层150上形成掩模图案(未示出)，并且可以通过使用掩模图案作为蚀刻掩模去除多个模塑绝缘层132和多个牺牲层S130的部分来形成栅极堆叠分离开口WLH。
此后，去除在栅极堆叠分离开口WLH的底部的侧壁上被暴露的水平牺牲层S114，并且在去除水平牺牲层S114的部分中填充多晶硅以形成水平半导体层114。
此后，去除在栅极堆叠分离开口WLH的侧壁上被暴露的多个牺牲层S130，并且在去除了牺牲层S130的部分中填充导电材料以形成多个栅电极130。
此后，可以使用栅极堆叠分离开口WLH内部的绝缘材料来形成堆叠分离绝缘层WLI。
可以通过执行上述工艺来完成半导体器件100。
当第一下选择栅电极至第三下选择栅电极布置在彼此相同的竖直层级处时，第一下选择栅电极与第二下选择栅电极之间的电分离区域形成为具有相对较小的宽度。特别地，由于具有小尺寸的沟道结构140以之字形布置，因此电分离区域可以形成为在平面图中具有较窄宽度的波浪形形状。特别地，由于在首先形成电分离区域之后形成具有高纵横比的沟道孔以穿过模塑堆叠，因此在沟道孔形成工艺中，存在由于模塑堆叠的泄漏或掩模图案的对准错误而发生沟道孔未对准的问题。
另一方面，根据示例实施例，第一下选择栅电极GSL1和第三下选择栅电极GSL3以及第二下选择栅电极GSL2可以布置在不同的竖直层级处，因此，即使发生模塑堆叠的泄漏或掩模图案的对准错误，可以防止沟道孔的未对准。
图30是示意性地示出了包括根据示例实施例的半导体器件的数据存储系统1000的图。
参考图30，数据存储系统1000可以包括一个或多个半导体器件1100以及与半导体器件1100电连接的存储器控制器1200。数据存储系统1000例如可以是包括至少一个半导体器件1100的固态驱动(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备。
半导体器件1100可以是非易失性半导体器件，并且例如，半导体器件1100可以是NAND闪存半导体器件，该NAND闪存半导体器件包括参考图1至图28描述的半导体器件10、100、100A、100B、100C、200和200A之一。半导体器件1100可以包括第一结构1100F以及在该第一结构1100F上的第二结构1100S。第一结构1100F可以是包括行解码器1110、页缓冲器1120和逻辑电路1130的外围电路结构。
第二结构1100S可以是包括位线BL、公共源极线CSL、多条字线WL、第一串选择线UL1和第二串选择线UL2、第一地选择线LL1和第二地选择线LL2、以及位线BL与公共源极线CSL之间的多个存储单元串CSTR的存储单元结构。
在第二结构1100S中，多个存储单元串CSTR中的每一个可以包括与公共源极线CSL相邻的地选择晶体管LT1和LT2、与位线BL相邻的串选择晶体管UT1和UT2、以及布置在地选择晶体管LT1和LT2与串选择晶体管UT1和UT2之间的多个存储单元晶体管MCT。地选择晶体管LT1和LT2的数量以及串选择晶体管UT1和UT2的数量可以根据实施例进行各种修改。
在示例实施例中，多条地选择线LL1和LL2可以分别与地选择晶体管LT1和LT2的栅电极连接。字线WL可以与存储单元晶体管MCT的栅电极连接。多条串选择线UL1和UL2可以分别与串选择晶体管UT1和UT2的栅电极连接。
公共源极线CSL、多条地选择线LL1和LL2、多条字线WL、以及多条串选择线UL1和UL2可以连接到行解码器1110。多条位线BL可以电连接到页缓冲器1120。
半导体器件1100可以通过与逻辑电路1130电连接的输入/输出焊盘1101与存储器控制器1200通信。输入/输出焊盘1101可以电连接到逻辑电路1130。
存储器控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些实施例中，数据存储系统1000可以包括多个半导体器件1100，并且在这种情况下，存储器控制器1200可以控制多个半导体器件1100。
处理器1210可以控制包括存储器控制器1200的数据存储系统1000的整体操作。处理器1210可以根据预设固件操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括处理与半导体器件1100通信的NAND接口1221。通过NAND接口1221，可以发送用于控制半导体器件1100的控制命令、要写入半导体器件1100的多个存储单元晶体管MCT的数据、要从半导体器件1100的多个存储单元晶体管MCT读取的数据。主机接口1230可以提供数据存储系统1000与外部主机之间的通信功能。当通过主机接口1230从外部主机接收控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。
图31是示意性地示出了根据示例实施例的包括半导体器件的数据存储系统2000的透视图。
参考图31，根据示例实施例的数据存储系统2000可以包括主板2001、安装在该主板2001上的存储器控制器2002、一个或多个半导体封装2003、以及DRAM2004。半导体封装2003和DRAM2004可以通过形成在主板2001上的多个布线图案2005连接到存储器控制器2002。
主板2001可以包括连接器2006，该连接器2006包括耦接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据数据存储系统2000和外部主机之间的通信接口变化。在示例实施例中，数据存储系统2000可以根据诸如以下各项的接口中的任何一种与外部主机通信：通用串行总线(USB)、外围组件互连快速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存存储(UFS)的M-Phy。在示例实施例中，数据存储系统2000可以通过从外部主机通过连接器2006供应的电力来操作。数据存储系统2000还可以包括将从外部主机供应的电力分配给存储器控制器2002和半导体封装2003的电源管理集成电路(PMIC)。
存储器控制器2002可以写入数据或从半导体封装2003读取数据，并且可以提高数据存储系统2000的操作速度。
DRAM2004可以是用于减少作为数据存储空间的半导体封装2003与外部主机之间的速度差异的缓冲存储器。数据存储系统2000中包括的DRAM2004可以用作一种高速缓冲存储器，并且可以在对半导体封装2003进行的控制操作中提供用于临时存储数据的空间。当数据存储系统2000包括DRAM2004时，除了用于控制半导体封装2003的NAND控制器之外，存储器控制器2002还可以包括用于控制DRAM2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装衬底2100、封装衬底2100上的多个半导体芯片2200、布置在多个半导体芯片2200中的每个半导体芯片的下表面上的粘合层2300、将多个半导体芯片2200与封装衬底2100电连接的连接结构2400、以及覆盖封装衬底2100上的多个半导体芯片2200和连接结构2400的模塑层2500。
封装衬底2100可以是印刷电路板，该印刷电路板包括多个封装上焊盘2130。多个半导体芯片2200中的每一个可以包括输入/输出焊盘2210。输入/输出焊盘2210可以与图30的输入/输出焊盘1101相对应。多个半导体芯片2200中的每一个可以包括参考图1至图28描述的半导体器件10、100、100A、100B、100C、200和200A中的至少一个。
在示例实施例中，连接结构2400可以是将输入/输出焊盘2210与封装上焊盘2130电连接的接合线。因此，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过接合线方法彼此电连接，并且可以与封装衬底2100的封装上焊盘2130电连接。在示例实施例中，关于第一半导体封装件2003a和第二半导体封装件2003b，多个半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而不是接合线型连接结构2400彼此电连接。
在示例实施例中，存储器控制器2002和多个半导体芯片2200可以被包括在一个封装中。在示例实施例中，存储器控制器2002和多个半导体芯片2200安装在与主板2001不同的单独中介层上，并且存储器控制器2002和多个半导体芯片2200可以通过形成在中介层衬底上的布线彼此连接。
图32是示意性地示出了根据示例实施例的半导体封装2003的截面图。图32是沿图31的线II-II’截取的截面图。
参考图32，在半导体封装2003中，封装衬底2100可以是印刷电路板。封装衬底2100可以包括封装衬底主体部分2120、布置在该封装衬底主体部分2120的上表面上的多个封装上焊盘2130(参考图31)；布置在封装衬底主体2120的下表面上或通过封装衬底主体2120的下表面暴露的多个下焊盘2125、以及在封装衬底主体部分2120中将多个封装上焊盘2130(参考图31)与多个下焊盘2125电连接的多个内部布线2135。如图32所示，多个封装上焊盘2130可以电连接到多个连接结构2400。如图32所示，多个下焊盘2125可以通过多个导电凸块2800与图31中所示的数据存储系统2000的主板2001上的多个布线图案2005连接。多个半导体芯片2200中的每一个可以包括参考图1至图28描述的半导体器件10、100、100A、100B、100C、200和200A中的至少一个。
如本文中所使用，“覆盖”或“围绕”或“填充”另一个元件或区域的元件或区域可以完全或部分地覆盖或围绕或填充该另一个元件或区域。此外，术语“和/或”包括一个或多个相关列出的项目的任何和所有组合。
尽管已经参考本发明构思的实施例具体示出并描述了本发明构思，但是将会理解，在不脱离所附权利要求书的范围的情况下，可以在其中进行形式和细节上的各种变化。

Claims (20)

1.一种半导体器件，包括：
外围电路结构；
存储单元块，在所述外围电路结构上并且包括多个串，所述多个串中的每一个包括下选择晶体管、存储单元晶体管和上选择晶体管，并且所述下选择晶体管、所述存储单元晶体管和所述上选择晶体管串联连接并且在竖直方向上堆叠；以及
多条位线，在所述存储单元块上，所述多条位线包括与所述多个串中的第一串、第二串和第三串电连接的第一位线，
其中，所述第一串的下选择晶体管包括第一下选择栅电极，
其中，所述第二串的下选择晶体管包括第二下选择栅电极，所述第二下选择栅电极包括位于与所述第一下选择栅电极的下表面不同的竖直层级处的下表面，并且所述第二下选择栅电极与所述第一下选择栅电极电隔离，以及
其中，所述第三串的下选择晶体管包括第三下选择栅电极，所述第三下选择栅电极包括位于与所述第一下选择栅电极的下表面相同的竖直层级处的下表面，并且所述第三下选择栅电极与所述第一下选择栅电极和所述第二下选择栅电极电隔离。
2.根据权利要求1所述的半导体器件，其中，所述上选择晶体管包括：
第一上选择晶体管；
第二上选择晶体管，在所述第一上选择晶体管与所述存储单元晶体管之间；以及
第三上选择晶体管，在所述第二上选择晶体管与所述存储单元晶体管之间，
其中，所述半导体器件还包括上选择栅电极，所述上选择栅电极是所述第一串的第一上选择晶体管、所述第二串的第一上选择晶体管、以及所述第三串的第一上选择晶体管的公共栅电极。
3.根据权利要求2所述的半导体器件，其中，所述第一串的第一上选择晶体管、所述第二串的第二上选择晶体管、以及所述第三串的第三上选择晶体管具有第一阈值电压，
其中，所述第二串和所述第三串的第一上选择晶体管、所述第一串和所述第三串的第二上选择晶体管、以及所述第一串和所述第二串的第三上选择晶体管具有第二阈值电压，以及
其中，所述第二阈值电压大于所述第一阈值电压。
4.根据权利要求3所述的半导体器件，其中，所述第一阈值电压具有负值，以及
其中，所述第二阈值电压具有正值。
5.根据权利要求1所述的半导体器件，还包括：
第一堆叠分离绝缘层和第二堆叠分离绝缘层，分别在所述外围电路结构上的存储单元块的相对侧上，并沿第一水平方向延伸；以及
第一上绝缘分离层和第二上绝缘分离层，在所述第二下选择栅电极的相对侧上，
其中，所述第一上绝缘分离层与所述第一堆叠分离绝缘层接触，以及
其中，所述第二上绝缘分离层与所述第二堆叠分离绝缘层接触。
6.根据权利要求5所述的半导体器件，其中，所述多个串还包括：
第四串，在所述第一串与所述第二串之间；
第五串，在所述第二串与所述第三串之间；以及
第六串，在所述第三串与所述第二堆叠分离绝缘层之间，
其中，所述多条位线还包括第二位线，所述第二位线与所述第一位线相邻并且与所述第四串、所述第五串和所述第六串电连接。
7.根据权利要求6所述的半导体器件，其中，所述第一下选择栅电极是所述第四串的下选择晶体管和所述第一串的下选择晶体管的公共栅电极，
其中，所述第二下选择栅电极是所述第五串的下选择晶体管和所述第二串的下选择晶体管的公共栅电极，以及
其中，所述第三下选择栅电极是所述第六串的下选择晶体管和所述第三串的下选择晶体管的公共栅电极。
8.根据权利要求1所述的半导体器件，其中，所述多个串中的每一个还包括：
下公共选择晶体管，在所述存储单元晶体管与所述外围电路结构之间并且与所述下选择晶体管串联连接；以及
上公共选择晶体管，在所述存储单元晶体管与所述多条位线之间并且与所述上选择晶体管串联连接。
9.根据权利要求1所述的半导体器件，其中，所述多个串还包括第七串，所述第七串与所述第三串相邻并且与所述第一位线电连接，以及
其中，所述第七串的下选择晶体管包括第四下选择栅电极，所述第四下选择栅电极包括位于与所述第二下选择栅电极的下表面相同的竖直层级处的下表面，并且所述第四下选择栅电极与所述第一下选择栅电极至所述第三下选择栅电极电隔离。
10.根据权利要求9所述的半导体器件，还包括上绝缘分离层，所述上绝缘分离层在所述第二下选择栅电极与所述第四下选择栅电极之间并且包括与所述第二下选择栅电极和所述第四下选择栅电极的上表面共面的上表面。
11.一种半导体器件，包括：
外围电路结构；
多个栅电极，在所述外围电路结构上沿竖直方向彼此间隔开；
第一堆叠分离绝缘层和第二堆叠分离绝缘层，分别在所述多个栅电极的相对侧上并且沿第一水平方向延伸；
多个沟道结构，沿所述竖直方向延伸通过所述多个栅电极；以及
多条位线，在所述多个栅电极上，
其中，所述多个沟道结构包括与所述多条位线中的第一位线电连接的第一沟道结构、第二沟道结构和第三沟道结构，以及
其中，所述多个栅电极包括：
第一下选择栅电极，围绕所述第一沟道结构的侧壁的第一下部；
第二下选择栅电极，围绕所述第二沟道结构的侧壁的第一下部并且包括位于比所述第一下选择栅电极的下表面高的竖直层级处的下表面；
第三下选择栅电极，围绕所述第三沟道结构的侧壁的第一下部并且包括位于与所述第一下选择栅电极的下表面相同的竖直层级处的下表面；
多条字线，在所述第一下选择栅电极至所述第三下选择栅电极上，所述多条字线中的每条字线围绕所述第一沟道结构至所述第三沟道结构的侧壁的中间部分；以及
上选择栅电极，围绕所述多条字线上的第一沟道结构至第三沟道结构的侧壁的上部。
12.根据权利要求11所述的半导体器件，还包括：
下绝缘分离层，在所述第一下选择栅电极与所述第三下选择栅电极之间并且围绕所述第二沟道结构的侧壁的第二下部；
第一上绝缘分离层，在所述第二下选择栅电极的第一侧上并且围绕所述第一沟道结构的侧壁的第二下部；以及
第二上绝缘分离层，在所述第二下选择栅电极的第二侧上并且围绕所述第三沟道结构的侧壁的第二下部。
13.根据权利要求12所述的半导体器件，其中，所述第二下选择栅电极的上表面与所述第一上绝缘分离层和所述第二上绝缘分离层的上表面共面，以及
其中，所述第一下选择栅电极和所述第三下选择栅电极的上表面与所述下绝缘分离层的上表面共面。
14.根据权利要求12所述的半导体器件，其中，所述第一下选择栅电极与所述第一上绝缘分离层的一部分和所述第二下选择栅电极的第一部分竖直重叠，以及
其中，所述第三下选择栅电极与所述第二上绝缘分离层的一部分和所述第二下选择栅电极的第二部分竖直重叠。
15.根据权利要求12所述的半导体器件，其中，在平面图中，所述第二下选择栅电极的第一侧和第二侧具有波浪形形状。
16.根据权利要求12所述的半导体器件，其中，所述多个沟道结构还包括：
第四沟道结构，在所述第一沟道结构与所述第二沟道结构之间；
第五沟道结构，在所述第二沟道结构与所述第三沟道结构之间；以及
第六沟道结构，在所述第三沟道结构与所述第二堆叠分离绝缘层之间，
其中，所述位线还包括第二位线，所述第二位线与所述第一位线相邻并与所述第四沟道结构至所述第六沟道结构电连接。
17.根据权利要求16所述的半导体器件，其中，所述第一下选择栅电极围绕所述第四沟道结构的侧壁的下部，
其中，所述第二下选择栅电极围绕所述第五沟道结构的侧壁的下部，以及
其中，所述第三下选择栅电极围绕所述第六沟道结构的侧壁的下部。
18.根据权利要求16所述的半导体器件，其中，所述上选择栅电极包括：
第一上选择栅电极，围绕所述第一沟道结构至所述第三沟道结构的侧壁的第一上部；
第二上选择栅电极，在所述第一上选择栅电极的下方并且围绕所述第一沟道结构至所述第三沟道结构的侧壁的第二上部；以及
第三上选择栅电极，在所述第二上选择栅电极的下方并且围绕所述第一沟道结构至所述第三沟道结构的侧壁的第三上部。
19.根据权利要求18所述的半导体器件，其中，所述第一上选择栅电极至所述第三上选择栅电极的第一侧与所述第一堆叠分离绝缘层接触，以及
其中，所述第一上选择栅电极至所述第三上选择栅电极的第二侧与所述第二堆叠分离绝缘层接触。
20.一种电子系统，包括：
主板；
半导体器件，在所述主板上；以及
控制器，与所述主板上的半导体器件电连接，
其中，所述半导体器件包括：
外围电路结构；
存储单元块，在所述外围电路结构上并且包括多个串，所述多个串中的每一个包括下选择晶体管、存储单元晶体管和上选择晶体管，并且所述下选择晶体管、所述存储单元晶体管和所述上选择晶体管串联连接并且在竖直方向上堆叠；以及
多条位线，在所述存储单元块上，所述多条位线包括与所述多个串中的第一串、第二串和第三串电连接的第一位线，
其中，所述第一串的下选择晶体管包括第一下选择栅电极，
其中，所述第二串的下选择晶体管包括第二下选择栅电极，所述第二下选择栅电极包括位于与所述第一下选择栅电极的下表面不同的竖直层级处的下表面，并且所述第二下选择栅电极与所述第一下选择栅电极电隔离，以及
其中，所述第三串的下选择晶体管包括第三下选择栅电极，所述第三下选择栅电极包括位于与所述第一下选择栅电极的下表面相同的竖直层级处的下表面，并且所述第三下选择栅电极与所述第一下选择栅电极和所述第二下选择栅电极电隔离。
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