KR20230081364A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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김주남
박세준
이재덕
김가은
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Abstract

본 발명에 따른 반도체 장치는, 기판 상에서 수직 방향으로 서로 이격되는 복수의 게이트 전극, 복수의 상기 게이트 전극을 관통하며 상기 수직 방향으로 연장되는 복수의 채널 구조물, 및 복수의 상기 채널 구조물과 연결되며 서로 다른 수직 레벨에 위치하는 복수의 하부 비트라인 및 복수의 상부 비트라인을 포함하여 적어도 2개 층을 이루는 복수의 비트라인을 포함하되, 복수의 상기 상부 비트라인은 제1 수평 방향으로 서로 이격되며 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되고, 복수의 상기 하부 비트라인 중 서로 인접하는 2개의 상기 하부 비트라인 사이에 하부 확장 공간이 한정된다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{Semiconductor device and electronic system including the same}
본 발명의 기술적 사상은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 더욱 상세하게는, 수직 채널을 갖는 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 반도체 장치의 데이터 저장 용량을 증가시키기 위하여, 채널 구조물이 배치되는 채널 홀을 좁은 피치로 배열할 수 있는 반도체 장치, 및 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 다음과 같은 반도체 장치 및 이를 포함하는 전자 시스템을 제공한다.
본 발명에 따른 반도체 장치는, 기판 상에서 수직 방향으로 서로 이격되는 복수의 게이트 전극; 각각이 복수의 상기 게이트 전극을 관통하며 상기 수직 방향으로 연장되는 복수의 채널 구조물; 및 복수의 상기 채널 구조물 상에 배치되며 복수의 상기 채널 구조물과 연결되며, 서로 다른 수직 레벨에 위치하는 복수의 하부 비트라인 및 복수의 상부 비트라인을 포함하여 적어도 2개 층을 이루는 복수의 비트라인;을 포함하되, 복수의 상기 상부 비트라인은, 제1 수평 방향으로 서로 이격되며 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되고, 복수의 상기 하부 비트라인 각각은, 상기 제2 수평 방향으로 연장되는 제1 하부 세그먼트; 상기 제1 하부 세그먼트로부터 상기 제1 수평 방향으로 이격되어 상기 제2 수평 방향으로 연장되는 제2 하부 세그먼트; 및 상기 제1 하부 세그먼트와 상기 제2 하부 세그먼트를 연결하며, 상기 제2 수평 방향에 대하여 기울기를 가지며 연장되는 제1 하부 벤딩부;를 포함하여, 복수의 상기 하부 비트라인 중 서로 인접하는 2개의 상기 하부 비트라인 각각의 상기 제1 하부 벤딩부 사이에 하부 확장 공간을 한정한다.
본 발명에 따른 반도체 장치는, 기판 상에서 수직 방향으로 서로 이격되는 복수의 게이트 전극; 각각이 복수의 상기 게이트 전극을 관통하며 상기 수직 방향으로 연장되는 복수의 채널 구조물; 복수의 상기 게이트 전극을 관통하며 제1 수평 방향을 따라 연장되는 한 쌍의 게이트 스택 분리 개구부; 상기 한 쌍의 게이트 스택 분리 개구부 사이에서, 복수의 상기 게이트 전극 중 최상부의 적어도 1개의 게이트 전극을 관통하여 상기 제1 수평 방향으로 연장되는 스트링 선택 컷 영역; 복수의 상기 채널 구조물 상에 배치되며, 서로 다른 수직 레벨에 위치하는 복수의 하부 비트라인 및 복수의 상부 비트라인을 포함하여 적어도 2개 층을 이루는 복수의 비트라인; 및 복수의 상기 채널 구조물과 복수의 상기 비트라인 사이에 배치되며, 복수의 상기 하부 비트라인과 연결되는 복수의 하부 비트라인 콘택 및 복수의 상기 상부 비트라인과 연결되는 복수의 상부 비트라인 콘택을 포함하는 복수의 비트라인 콘택;을 포함하며, 복수의 상기 상부 비트라인은, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되고, 복수의 상기 하부 비트라인 각각은, 상기 제2 수평 방향으로 연장되는 제1 하부 세그먼트; 상기 제1 하부 세그먼트로부터 상기 제1 수평 방향으로 이격되어 상기 제2 수평 방향으로 연장되는 제2 하부 세그먼트; 및 상기 제1 하부 세그먼트와 상기 제2 하부 세그먼트를 연결하며, 상기 제2 수평 방향에 대하여 기울기를 가지며 연장되는 제1 하부 벤딩부;를 포함하여, 복수의 상기 하부 비트라인 중 서로 인접하는 2개의 상기 하부 비트라인 각각의 상기 제1 하부 벤딩부 사이에 제1 하부 확장 공간을 한정하고, 복수의 상기 상부 비트라인 콘택 중 적어도 일부개는 상기 제1 하부 확장 공간을 통하여, 복수의 상기 채널 구조물 중 적어도 일부개과 복수의 상기 상부 비트라인 중 적어도 일부개를 연결한다.
본 발명에 따른 전자 시스템은, 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 상기 반도체 장치는, 기판 상에서 수직 방향으로 서로 이격되는 복수의 게이트 전극; 각각이 복수의 상기 게이트 전극을 관통하며 상기 수직 방향으로 연장되는 복수의 채널 구조물; 복수의 상기 채널 구조물 상에 배치되며 복수의 상기 채널 구조물과 연결되며, 서로 다른 수직 레벨에 위치하는 복수의 하부 비트라인 및 복수의 상부 비트라인을 포함하여 적어도 2개 층을 이루는 복수의 비트라인; 복수의 상기 게이트 전극 및 복수의 상기 비트라인에 전기적으로 연결되는 주변 회로; 및 상기 주변 회로와 전기적으로 연결되는 입출력 패드를 포함하며, 복수의 상기 상부 비트라인은, 제1 수평 방향으로 서로 이격되며 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되고, 복수의 상기 하부 비트라인 각각은, 상기 제2 수평 방향으로 연장되는 제1 하부 세그먼트; 상기 제1 하부 세그먼트로부터 상기 제1 수평 방향으로 이격되어 상기 제2 수평 방향으로 연장되는 제2 하부 세그먼트; 및 상기 제1 하부 세그먼트와 상기 제2 하부 세그먼트를 연결하며, 상기 제2 수평 방향에 대하여 기울기를 가지며 연장되는 제1 하부 벤딩부;를 포함하여, 복수의 상기 하부 비트라인 중 서로 인접하는 2개의 상기 하부 비트라인 각각의 상기 제1 하부 벤딩부 사이에 하부 확장 공간을 한정한다.
본 발명에 따른 반도체 장치, 및 이를 포함하는 전자 시스템은, 복수의 하부 비트라인과 복수의 상부 비트라인을 포함하는 적어도 2개 층을 이루는 복수의 비트라인을 포함하고, 서로 인접하는 2개의 하부 비트라인이 한정하는 확장 공간에 상부 비트라인과 연결되는 상부 비트라인 콘택이 배치되므로, 동일한 집적도를 가지며 배치되는 복수의 채널 구조물과 연결되는 비트라인 콘택과 비트라인을 상대적으로 크게 만들 수 있다. 따라서 반도체 장치가 포함하는 비트라인 콘택과 비트라인을 형성하기 위하여 공정 비용이나 공정 난이도가 감소할 수 있고, 복수의 채널 구조물이 배치되는 채널 홀을 좁은 피치로 배열할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 예시적인 실시예들에 따른 반도체 장치의 블록도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 3 내지 도 7b는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 8a 내지 도 8c는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 단면도들이다.
도 9는 도 8a 내지 도 8c의 반도체 장치의 일부분을 나타내는 평면 확대도이다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이다.
도 11은 도 10의 반도체 장치를 나타내는 단면도이다.
도 12 및 도 13은 본 발명의 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다.
도 13은 도 12의 CX4 부분의 확대 단면도이다.
도 14는 본 발명의 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 15는 본 발명의 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 16은 본 발명의 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 17은 본 발명의 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
도 1은 본 발명의 예시적인 실시예들에 따른 예시적인 실시예들에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 비트라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 및 제어 로직(38)을 포함할 수 있다. 주변 회로(30)는 입출력 인터페이스, 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 증폭 회로 등을 더 포함할 수 있다.
메모리 셀 어레이(20)는 비트라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)에 포함된 복수의 메모리 셀은 각각 플래시 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3차원 메모리 셀 어레이를 포함할 수 있다. 상기 3차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 반도체 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 반도체 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다. 도 2에는 복수의 메모리 셀 스트링(MS)이 각각 2 개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 복수의 메모리 셀 스트링(MS)은 각각 1 개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
도 3 내지 도 7b는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 구체적으로, 도 3은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 평면도이고, 도 4a 및 도 4b는 도 3의 A1-A1' 선 및 A2-A2' 선을 따른 단면도들이고, 도 5는 도 3의 B1-B1' 선을 따른 단면도이고, 도 6a는 도 3의 CX1 부분의 확대도이고, 도 6b는 도 6a의 P1-P1' 선, P2-P2' 선, P3-P3' 선, P4-P4' 선, P5-P5' 선, P6-P6' 선, 및 P7-P7' 선을 따른 단면의 일부분을 나타내는 단면도들이고, 도 7a는 도 4a의 CX2 부분의 확대 단면도이고, 도 7b는 도 4b의 CX3 부분의 확대 단면도이다.
도 3 내지 도 7b를 함께 참조하면, 반도체 장치(100)는 기판(110) 상에 수평적으로 배열된 메모리 셀 영역(MCR), 연결 영역(CON), 및 주변 회로 영역(PERI)을 포함할 수 있다. 메모리 셀 영역(MCR)은 도 2를 참조로 설명된 방식으로 구동하는 수직 채널 구조 NAND 타입의 메모리 셀 어레이(MCA)가 형성되는 영역일 수 있다. 연결 영역(CON)은 메모리 셀 영역(MCR)에 형성되는 메모리 셀 어레이(MCA)와 주변 회로 영역(PERI)과의 전기적 연결을 위한 패드부(PAD)가 형성되는 영역일 수 있다.
주변 회로 영역(PERI)에서, 기판(110) 상에 주변 회로 트랜지스터(190TR) 및 주변 회로 콘택(190C)이 배치될 수 있다. 기판(110)에는 소자 분리막(112)에 의해 활성 영역(AC)이 정의될 수 있고, 주변 회로 트랜지스터(190TR)는 활성 영역(AC) 상에 배치될 수 있다. 도 3에는 1개의 주변 회로 트랜지스터(190TR)가 도시되었으나, 이는 예시적인 것으로, 반도체 장치(100)는 활성 영역(AC) 상에 형성되는 복수개의 주변 회로 트랜지스터(190TR)를 포함할 수 있다. 주변 회로 트랜지스터(190TR)는 주변 회로 게이트(190G)와, 주변 회로 게이트(190G)의 양 측의 기판(110) 일부분에 배치되는 소스/드레인 영역(110SD)을 포함할 수 있다. 복수의 주변 회로 콘택(190C)은 주변 회로 게이트(190G) 및 소스/드레인 영역(110SD) 상에 배치될 수 있다. 예를 들면, 복수의 주변 회로 콘택(190C) 중 일부개는 주변 회로 게이트(190G)에 연결될 수 있고, 다른 일부개는 소스/드레인 영역(110SD)에 연결될 수 있다.
기판(110)은 IV족 반도체 물질, III-V족 반도체 물질 또는 II-VI족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 IV족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(Si-Ge)을 포함할 수 있다. 상기 III-V족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 II-VI족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 일부 실시 예에서, 기판(110)은 벌크 웨이퍼 또는 에피택시얼 층일 수 있다. 다른 일부 실시예에서, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
기판(110) 상에는 제1 게이트 스택(GS1)이 기판(110)의 상면에 평행한 제1 수평 방향(X 방향) 및 제1 수평 방향(X 방향)에 직교인 제2 수평 방향(Y 방향)으로 연장될 수 있다. 제1 게이트 스택(GS1)은 복수의 제1 게이트 전극(130) 및 복수의 제1 절연층(140)을 포함할 수 있고, 복수의 제1 게이트 전극(130)과 복수의 제1 절연층(140)은 기판(110)의 상면에 수직한 수직 방향(Z 방향)을 따라 교대로 배치될 수 있다.
도 7a 및 도 7b에 예시적으로 도시된 것과 같이, 제1 게이트 전극(130)은 매립 도전층(132)과, 매립 도전층(132)의 상면, 바닥면, 및 측면을 둘러싸는 도전 배리어층(134)을 포함할 수 있다. 예를 들면, 매립 도전층(132)은 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 도전 배리어층(134)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합을 포함할 수 있다. 일부 실시예에서, 도전 배리어층(134) 및 제1 절연층(140) 사이에 유전 라이너(도시 생략)가 더 개재될 수도 있다. 예를 들면, 상기 유전 라이너는 알루미늄 산화물과 같은 고유전체 물질을 포함할 수 있다.
복수의 제1 게이트 전극(130)은 메모리 셀 스트링(MS)(도 2 참조)을 구성하는 접지 선택 라인(GSL), 워드 라인(WL: WL1, WL2, …, WLn-1, WLn) 및 적어도 하나의 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 최하부의 제1 게이트 전극(130)은 접지 선택 라인(GSL)으로 기능하고, 최상부 적어도 1개의 제1 게이트 전극(130)은 스트링 선택 라인(SSL)으로 기능하며, 나머지 제1 게이트 전극(130)은 워드 라인(WL)으로 기능할 수 있다. 이에 따라 접지 선택 트랜지스터(GST), 선택 트랜지스터(SST)와, 이들 사이의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다. 일부 실시 예에서, 최상부 2개의 제1 게이트 전극(130)이 스트링 선택 라인(SSL)으로 기능할 수 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 최상부 1개의 제1 게이트 전극(130)만이 스트링 선택 라인(SSL)으로 기능할 수 있다. 일부 실시예들에서, 제1 게이트 전극(130) 중 적어도 하나는 더미 워드 라인으로 기능할 수도 있으나 이에 한정되는 것은 아니다.
도 3에 예시적으로 도시된 바와 같이, 기판(110) 상에는 복수의 제1 게이트 전극(130)을 관통하는 복수의 게이트 스택 분리 개구부(WLH)가 기판(110)의 상면과 평행한 제1 수평 방향(X 방향)을 따라 연장될 수 있다. 한 쌍의 게이트 스택 분리 개구부(WLH) 사이에 배치되는 제1 게이트 스택(GS1)이 하나의 블록을 구성할 수 있고, 한 쌍의 게이트 스택 분리 개구부(WLH)는 제1 게이트 스택(GS1)의 제2 수평 방향(Y 방향)을 따른 폭을 한정할 수 있다.
기판(110) 상에는 게이트 스택 분리 개구부(WLH)의 내부를 채우는 공통 소스 라인(150)과, 공통 소스 라인(150) 양 측벽 상에 배치되는 게이트 스택 분리 절연층(152)이 배치될 수 있다. 게이트 스택 분리 개구부(WLH)와 수직 오버랩되는 기판(110) 부분에 공통 소스 영역(114)이 더 형성되어, 공통 소스 라인(150)은 공통 소스 영역(114)과 전기적으로 연결될 수 있다. 일부 실시 예에서, 공통 소스 영역(114)은 n형 불순물이 고농도로 도핑된 불순물 영역일 수 있고, 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다.
게이트 스택 분리 절연층(152)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 저유전 물질로 이루어질 수 있다. 예를 들면, 게이트 스택 분리 절연층(152)은 실리콘 산화막, 실리콘 질화막, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다.
복수의 채널 구조물(160)은 메모리 셀 영역(MCR)에서 기판(110)의 상면으로부터 제1 게이트 스택(GS1)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(160)은 제1 수평 방향(X 방향), 제2 수평 방향(Y 방향) 및 제3 수평 방향(예를 들어, 대각선 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(160)은 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
복수의 채널 구조물(160) 각각은 채널홀(160H) 내에 배치될 수 있다. 복수의 채널 구조물(160) 각각은 게이트 절연층(162), 채널층(164), 매립 절연층(166), 및 도전 플러그(168)를 포함할 수 있다. 채널홀(160H)의 측벽 상에 게이트 절연층(162)과 채널층(164)이 순차적으로 배치될 수 있다. 예를 들어, 게이트 절연층(162)은 채널홀(160H)의 측벽 상에 콘포말하게 배치되고, 채널층(164)이 채널홀(160H)의 측벽과 바닥부 상에 콘포말하게 배치될 수 있다. 채널홀(160H)의 상측에는 채널층(164)과 접촉하며 채널홀(160H)의 입구를 막는 도전 플러그(168)가 배치될 수 있다. 일부 실시 예에서, 채널층(164) 상에서 채널홀(160H)의 일부분을 채우는 매립 절연층(166)이 배치될 수 있고, 도전 플러그(168)는 채널층(164) 및 매립 절연층(166)과 접촉하며, 채널홀(160H)의 상측 부분을 채울 수 있다. 예를 들면, 매립 절연층(166)은 채널홀(160H) 내에서 채널층(164)에 의하여 한정되는 공간을 채울 수 있다. 다른 실시예들에서, 매립 절연층(166)이 생략되고, 채널층(164)이 채널홀(160H)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
예시적인 실시예들에서, 채널층(164)은 채널홀(160H)의 바닥부에서 기판(110)의 상면과 접촉하도록 배치될 수 있다. 이와는 달리, 채널홀(160H)의 바닥부에서 기판(110) 상에 소정의 높이를 갖는 콘택 반도체층(도시 생략)이 더 형성되고, 채널층(164)이 상기 콘택 반도체층을 통해 기판(110)과 전기적으로 연결될 수도 있다. 예를 들어 상기 콘택 반도체층은 채널홀(160H) 바닥부에 배치되는 기판(110)을 시드층으로 하여 선택적 에피택시(selective epitaxy growth, SEG) 공정에 의해 형성된 실리콘 층을 포함할 수 있다. 일부 예시들에서, 도 4에 도시된 것과 달리 채널층(164)의 바닥면은 기판(110)의 상면보다 낮은 수직 레벨에 배치될 수도 있다.
도 7a 및 도 7b에 예시적으로 도시된 것과 같이, 게이트 절연층(162)은 채널층(164)의 외측벽 상에 순차적으로 배치되는 터널링 유전막(162A), 전하 저장막(162B), 및 블로킹 유전막(162C)을 포함하는 구조를 가질 수 있다. 게이트 절연층(162)을 이루는 터널링 유전막(162A), 전하 저장막(162B), 및 블로킹 유전막(162C)의 상대적인 두께는 도 7a 및 도 7b에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
예를 들면, 터널링 유전막(162A)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(162B)은 채널층(164)으로부터 터널링 유전막(162A)을 통과한 전자들이 저장될 수 있는 영역으로서, 예를 들면, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 예를 들면, 블로킹 유전막(162C)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
하나의 블록 내에서 최상부 적어도 1개의 제1 게이트 전극(130)은 스트링 선택 라인 컷 영역(SSLC)에 의해 평면적으로 두 개의 부분들로 분리될 수 있다. 스트링 선택 컷 영역(SSLC)은 최상부 적어도 1개의 제1 게이트 전극(130)을 관통하여 제1 수평 방향을 따라 연장될 수 있다. 일부 실시 예에서, 최상부 2개의 제1 게이트 전극(130) 각각이 스트링 선택 라인 컷 영역(SSLC)에 의해 평면적으로 두 개의 부분들로 분리될 수 있으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들면, 최상부 1개의 제1 게이트 전극(130)만이 스트링 선택 라인 컷 영역(SSLC)에 의해 평면적으로 두 개의 부분들로 분리될 수 있다. 스트링 선택 라인 컷 영역(SSLC) 내에 스트링 분리 절연층(SSLI)이 배치되고, 상기 두 개의 부분들은 스트링 분리 절연층(SSLI)을 사이에 두고 제2 수평 방향(Y 방향)으로 이격되어 배치될 수 있다. 상기 두 개의 부분들은 도 2를 참조로 설명한 스트링 선택 라인(SSL)을 구성할 수 있다.
제1 게이트 스택(GS1)은 메모리 셀 영역(MCR)으로부터 연결 영역(CON)으로 연장되어 연결 영역(CON)에서 패드부(PAD)를 구성할 수 있다. 연결 영역(CON)에서 복수의 제1 게이트 전극(130)은 기판(110)의 상면으로부터 멀어짐에 따라 제1 수평 방향(X 방향)을 따라 더욱 짧은 길이를 갖도록 연장될 수 있다. 패드부(PAD)는 연결 영역(CON)에서 계단 형태로 배치되는 제1 게이트 전극(130)의 부분들을 지칭할 수 있다. 패드부(PAD)를 구성하는 제1 게이트 스택(GS1) 부분 상에는 커버 절연층(142)이 배치될 수 있다. 제1 게이트 스택(GS1)과 커버 절연층(142) 상에는 상부 절연층(144)이 배치될 수 있다
도시되지는 않았지만, 연결 영역(CON)에서 기판(110)의 상면으로부터 제1 게이트 스택(GS1)을 관통하여 수직 방향(Z 방향)으로 연장되는 복수의 더미 채널 구조물(도시 생략)이 더 형성될 수 있다. 상기 더미 채널 구조물은 반도체 장치(100)의 제조 공정에서 제1 게이트 스택(GS1)의 리닝 또는 휨 등을 방지하고 구조적 안정성을 확보하기 위하여 형성될 수 있다. 복수의 상기 더미 채널 구조물 각각은 복수의 채널 구조물(160)과 유사한 구조 및 형상을 가질 수 있다.
연결 영역(CON)에서 상부 절연층(144) 및 커버 절연층(142)을 관통하여 제1 게이트 전극(130)에 연결되는 셀 콘택 플러그(CNT)가 배치될 수 있다. 셀 콘택 플러그(CNT)는 상부 절연층(144) 및 커버 절연층(142)을 관통하고, 제1 게이트 전극(130)을 덮는 제1 절연층(140)을 더 관통하여 제1 게이트 전극(130)에 연결될 수 있다.
복수의 비트라인 콘택(170)은 상부 절연층(144)을 관통하여 복수의 채널 구조물(160)의 도전 플러그(168)와 접촉할 수 있고, 복수의 비트라인 콘택(170) 상에는 복수의 비트라인(180)이 배치될 수 있다. 예시적인 실시예들에서, 비트라인(180)의 측벽이 상부 절연층(144)에 의해 둘러싸일 수 있으나, 이와는 달리 비트라인(180)이 상부 절연층(144) 상면 상에 배치되고, 비트라인(180)의 측벽을 둘러싸는 추가 절연층(도시 생략)이 상부 절연층(144) 상에 더 배치될 수도 있다.
복수의 비트라인(180)은, 수직 방향(Z 방향)으로 서로 이격되며 적어도 2개의 다른 수직 레벨에 위치하여 적어도 2개 층을 이룰 수 있다. 일부 실시 예에서 복수의 비트라인(180)은 기판(110)의 상면으로부터 상대적으로 낮은 수직 레벨에 위치하여 하나의 층을 이루는 복수의 하부 비트라인(180L) 및, 상대적으로 높은 수직 레벨에 위치하여 다른 하나의 층을 이루는 복수의 상부 비트라인(180H)을 포함할 수 있다. 상부 비트라인(180H)의 하면은 하부 비트라인(180L)의 상면보다 높은 수직 레벨에 위치할 수 있다.
복수의 비트라인 콘택(170)은, 복수의 채널 구조물(160)의 도전 플러그(168)와 복수의 하부 비트라인(180L)을 연결하는 복수의 하부 비트라인 콘택(170L), 및 복수의 채널 구조물(160)의 도전 플러그(168)와 복수의 상부 비트라인(180H)을 연결하는 복수의 상부 비트라인 콘택(170H)을 포함할 수 있다. 수직 방향(Z 방향)으로 상부 비트라인 콘택(170H)의 높이는 하부 비트라인 콘택(170L)의 높이보다 큰 값을 가질 수 있다. 일부 실시 예에서, 상부 비트라인 콘택(170H)의 하면과 하부 비트라인 콘택(170L)의 하면은 동일한 수직 레벨에 위치할 수 있고, 상부 비트라인 콘택(170H)의 상면은 하부 비트라인 콘택(170L)의 상면보다 높은 수직 레벨에 위치할 수 있다. 예를 들면, 상부 비트라인 콘택(170H)은 채널 구조물(160)의 도전 플러그(168)의 상면으로부터 상부 비트라인(180H)의 하면까지 연장될 수 있고, 하부 비트라인 콘택(170L)은 채널 구조물(160)의 도전 플러그(168)의 상면으로부터 하부 비트라인(180L)의 하면까지 연장될 수 있다. 도 3 내지도 도 7b에는 하부 비트라인 콘택(170L) 및 상부 비트라인 콘택(170H) 각각이 단일한 콘택 플러그의 형상을 가지는 것으로 도시되었으나, 이는 예시적으로 이에 한정되지 않는다. 예를 들면, 하부 비트라인 콘택(170L) 및 상부 비트라인 콘택(170H) 중 적어도 하나의 비트라인 콘택은 적어도 하나의 콘택 플러그 및 적어도 하나의 스터드의 적층 구조를 가질 수 있다. 일부 실시 예에서, 상부 비트라인 콘택(170H)은 하부 비트 라인 콘택(170L)보다 적어도 하나의 콘택 플러그 및/또는 적어도 하나의 스터드를 더 포함하는 적층 구조를 가질 수 있다.
하부 비트라인(180L)은 하부 비트라인 콘택(170L) 상에 배치될 수 있고, 상부 비트라인(180H)은 상부 비트라인 콘택(170H) 상에 배치될 수 있다. 복수의 하부 비트라인(180L)은 채널 구조물(160) 상에서 수평 방향으로 연장될 수 있고, 복수의 상부 비트라인(180H)은 복수의 하부 비트라인(180L) 상에서 수평 방향으로 연장될 수 있다.
일부 실시 예에서, 복수의 하부 비트라인(180L) 각각은 제2 수평 방향(Y 방향)으로 연장되다, 제2 수평 방향(Y 방향)에 대하여 소정의 경사각(α)으로 기울어지며 소정의 길이로 연장되다가 다시 제2 수평 방향(Y 방향)으로 연장될 수 있다. 일부 실시 예에서, 복수의 상부 비트라인(180H) 각각은 제2 수평 방향(Y 방향)으로만 연장될 수 있다. 예를 들면, 복수의 상부 비트라인(180H)은 제1 수평 방향(X 방향)으로 서로 이격되며, 제2 수평 방향(Y 방향)으로 상호 평행하게 연장될 수 있다. 도 5에는 하부 비트라인(180L)이 제2 수평 방향(Y 방향)으로만 연장되는 것처럼 도시하였으나, 이는 한 쌍의 게이트 스택 분리 개구부(WLH) 사이에서 하부 비트라인(180L)이 절단되지 않고 연장됨을 나타내기 위한 것으로, 이에 한정되지 않으며, 하부 비트라인(180L)의 일부분은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각과 다른 수평 방향을 따라서 제2 수평 방향(Y 방향)에 대하여 기울기를 가지며 연장될 수 있다.
복수의 상부 비트라인(180H)은 서로 인접하는 4개의 상부 비트라인, 즉 제1 상부 비트라인(180aH), 제2 상부 비트라인(180bH), 제3 상부 비트라인(180cH), 및 제4 상부 비트라인(180dH)을 포함할 수 있다. 제1 상부 비트라인(180aH), 제2 상부 비트라인(180bH), 제3 상부 비트라인(180cH), 및 제4 상부 비트라인(180dH) 각각은 제1 수평 방향(X 방향)으로 서로 이격되며, 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다. 예를 들면, 제1 상부 비트라인(180aH)은 제1 연장선(SL1) 상을 따라서 연장될 수 있고, 제2 상부 비트라인(180bH)은 제2 연장선(SL2) 상을 따라서 연장될 수 있고, 제3 상부 비트라인(180cH)은 제3 연장선(SL3) 상을 따라서 연장될 수 있고, 제4 상부 비트라인(180dH)은 제4 연장선(SL4) 상을 따라서 연장될 수 있다. 제1 연장선(SL1), 제2 연장선(SL2), 제3 연장선(SL3), 및 제4 연장선(SL4)은 제1 수평 방향(X 방향)으로 서로 이격되며, 제2 수평 방향(Y 방향)을 따라서 연장될 수 있다. 제1 연장선(SL1), 제2 연장선(SL2), 제3 연장선(SL3), 및 제4 연장선(SL4)은 제1 수평 방향(X 방향)으로 제1 피치(P1) 또는 제2 피치(P2)의 간격을 가지고 배열될 수 있다.
제1 연장선(SL1), 제2 연장선(SL2), 제3 연장선(SL3), 및 제4 연장선(SL4)은 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 연장되는 2차원 평면상에서 제2 수평 방향(Y 방향)을 따라서 연장되는 가상의 연장선을 의미하며, 어떤 구성 요소가 제1 연장선(SL1), 제2 연장선(SL2), 제3 연장선(SL3), 및 제4 연장선(SL4) 상을 따라서 연장한다는 것은, 그 어떤 구성 요소가 어느 수직 레벨에 위치하는지는 고려하지 않고, 탑뷰(top-view)에서 제1 연장선(SL1), 제2 연장선(SL2), 제3 연장선(SL3), 및 제4 연장선(SL4)을 따라서 연장하는 것을 의미한다.
복수의 하부 비트라인(180L)은 서로 인접하는 3개의 하부 비트라인, 즉 제1 하부 비트라인(180aL), 제2 하부 비트라인(180bL), 및 제3 하부 비트라인(180cL)을 포함할 수 있다. 제1 하부 비트라인(180aL)은 제1 연장선(SL1) 상을 따라서 제2 수평 방향(Y 방향)으로 연장되다, 제2 수평 방향(Y 방향)에 대하여 소정의 경사각(α)으로 기울어지며 제2 연장선(SL2) 상까지 소정의 길이로 연장되다가 제2 연장선(SL2) 상을 따라서 다시 제2 수평 방향(Y 방향)으로 연장될 수 있다. 제2 하부 비트라인(180bL)은 제2 연장선(SL2) 상을 따라서 제2 수평 방향(Y 방향)으로 연장되다, 제2 수평 방향(Y 방향)에 대하여 소정의 경사각(α)으로 기울어지며 제3 연장선(SL3) 상까지 소정의 길이로 연장되다가 제3 연장선(SL3) 상을 따라서 다시 제2 수평 방향(Y 방향)으로 연장될 수 있다. 제3 하부 비트라인(180cL)은 제3 연장선(SL3) 상을 따라서 제2 수평 방향(Y 방향)으로 연장되다, 제2 수평 방향(Y 방향)에 대하여 소정의 경사각(α)으로 기울어지며 제4 연장선(SL4) 상까지 소정의 길이로 연장되다가 제4 연장선(SL4) 상을 따라서 다시 제2 수평 방향(Y 방향)으로 연장될 수 있다.
일부 실시 예에서, 복수의 하부 비트라인(180L)은 게이트 스택 분리 개구부(WLH)와 스트링 선택 라인 컷 영역(SSLC) 사이의 양단이 인접하는 서로 다른 연장선 상에 위치할 수 있다. 예를 들면, 게이트 스택 분리 개구부(WLH) 상에서 하부 비트라인(180aL)은 제1 연장선(SL1) 상에 위치하고, 제2 하부 비트라인(180bL)은 제2 연장선(SL2) 상에 위치하고, 제3 하부 비트라인(180cL)은 제3 연장선(SL3) 상에 위치하나, 스트링 선택 라인 컷 영역(SSLC) 상에서 제1 하부 비트라인(180aL)은 제2 연장선(SL2) 상에 위치하고, 제2 하부 비트라인(180bL)은 제3 연장선(SL3) 상에 위치하고, 제3 하부 비트라인(180cL)은 제4 연장선(SL4) 상에 위치할 수 있다.
제1 연장선(SL1), 제2 연장선(SL2), 제3 연장선(SL3), 및 제4 연장선(SL4) 상을 따라서 연장되는 상부 비트라인(180H)이 제1 상부 비트라인(180aH), 제2 상부 비트라인(180bH), 제3 상부 비트라인(180cH), 및 제4 상부 비트라인(180dH), 즉 4개일 때, 제1 연장선(SL1), 제2 연장선(SL2), 제3 연장선(SL3), 및 제4 연장선(SL4) 상을 따라서 연장되는 하부 비트라인(180L)은 제1 연장선(SL1), 및 제2 연장선(SL2) 상을 따라서 연장되고, 제1 연장선(SL1) 상으로부터 제2 연장선(SL2) 상까지 연장되는 제1 하부 비트라인(180aL), 제2 연장선(SL2), 및 제3 연장선(SL3) 상을 따라서 연장되고, 제2 연장선(SL2) 상으로부터 제3 연장선(SL3) 상까지 연장되는 제2 하부 비트라인(180bL), 및 제3 연장선(SL3), 및 제4 연장선(SL4) 상을 따라서 연장되고, 제3 연장선(SL3) 상으로부터 제4 연장선(SL4) 상까지 연장되는 제3 하부 비트라인(180cL), 즉 3개일 수 있다.
즉, 복수의 하부 비트라인(180L)의 개수는 복수의 상부 비트라인(180H)의 개수보다 적어도 하나가 적을 수 있다. 도 3 내지 도 7b에는 평면적으로, 즉 탑뷰로 4개의 상부 비트라인(180H)이 차지하는 영역에, 3개의 하부 비트라인(180L)이 배치되어, 4개의 상부 비트라인(180H) 및 3개의 하부 비트라인(180L)이 하나의 세트를 이루며 제1 수평 방향(X 방향)을 따라서 반복되는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 4개보다 더 많은 상부 비트라인(180H) 및 상부 비트라인(180H)의 개수보다 하나 적은 하부 비트라인(180L)이 하나의 세트를 이루는 것 또한 가능하며, 하나의 세트를 이루는 상부 비트라인(180H)의 개수는 4개 내지 수백개, 또는 수천개일 수 있고, 이에 대응되는 하부 비트라인(180L)의 개수는 상부 비트라인(180H)의 개수보다 하나 적을 수 있다. 복수의 하부 비트라인(180L)의 개수는, 복수의 상부 비트라인(180H)의 개수보다 반도체 장치(100)가 포함하는 복수의 하부 비트라인(180L) 및 복수의 상부 비트라인(180H)이 이루는 세트의 개수만큼 적을 수 있다.
예시적인 실시예들에서, 도 6a에 도시된 것과 같이, 하부 비트라인(180L)은 제2 수평 방향(Y 방향)으로 연장하는 제1 하부 세그먼트(180L-S1)와, 제1 하부 세그먼트(180L-S1)로부터 제1 수평 방향(X 방향)으로 이격되어 제2 수평 방향(Y 방향)으로 연장하는 제2 하부 세그먼트(180L-S2)와, 제1 하부 세그먼트(180L-S1)와 제2 하부 세그먼트(180L-S2)를 연결하는 제1 하부 벤딩부(180L-B1)를 포함할 수 있다.
평면도에서, 제1 하부 벤딩부(180L-B1)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향) 각각과 다른 수평 방향을 따라서 제2 수평 방향(Y 방향)에 대하여 기울기를 가지며 연장될 수 있다. 제1 하부 벤딩부(180L-B1)는 제2 수평 방향(Y 방향)에 대하여 약 20도 내지 약 70도의 경사각(α)으로 기울어지고 소정의 길이로 연장될 수 있다. 일부 예시들에서, 제1 하부 벤딩부(180L-B1)는 제2 수평 방향(Y 방향)에 대하여 약 30도 내지 약 60도의 경사각(α)으로 기울어질 수 있으나, 이에 한정되는 것은 아니다. 제1 하부 벤딩부(180L-B1)의 제2 수평 방향(Y 방향)에 대한 경사각(α)은 채널 구조물(160)의 사이즈 및 배치에 따라 달라질 수 있다.
예시적인 실시예들에서, 도 6a에 도시된 것과 같이, 제1 하부 비트라인(180aL), 제2 하부 비트라인(180bL), 및 제3 하부 비트라인(180cL) 각각의 제1 하부 벤딩부(180L-B1)의 제2 수평 방향(Y 방향)으로의 위치가 서로 다를 수 있고, 제1 하부 비트라인(180aL), 제2 하부 비트라인(180bL), 및 제3 하부 비트라인(180cL)의 세트가 제1 수평 방향(X 방향)을 따라 반복적으로 배치될 수 있다.
예시적인 실시예들에서, 제1 하부 비트라인(180aL), 제2 하부 비트라인(180bL), 및 제3 하부 비트라인(180cL) 각각의 제1 하부 세그먼트(180L-S1)는 실질적으로 서로 평행할 수 있고, 제1 하부 비트라인(180aL), 제2 하부 비트라인(180bL), 및 제3 하부 비트라인(180cL) 각각 제1 하부 벤딩부(180B1)는 실질적으로 서로 평행할 수 있고, 제1 하부 비트라인(180aL), 제2 하부 비트라인(180bL), 및 제3 하부 비트라인(180cL) 각각의 제2 하부 세그먼트(180L-S2)는 실질적으로 서로 평행할 수 있다. 또한 제1 비트라인(180aL)의 제1 하부 세그먼트(180L-S1)는 제1 연장선 상에 배치될 수 있고, 제2 비트라인(180bL)의 제1 하부 세그먼트(180S1)와 제1 비트라인(180aL)의 제2 하부 세그먼트(180L-S2)는 일직선 상, 즉 제2 연장선(SL2) 상에 배치될 수 있고, 제3 비트라인(180cL)의 제1 하부 세그먼트(180S1)와 제2 비트라인(180bL)의 제2 하부 세그먼트(180L-S2)는 일직선 상, 즉 제3 연장선(SL3) 상에 배치될 수 있고, 제3 비트라인(180cL)의 제2 하부 세그먼트(180S2)는 제4 연장선(SL4) 상에 배치될 수 있다.
복수의 하부 비트라인(180L) 각각의 제1 하부 세그먼트(180L-S1) 및 제2 하부 세그먼트(180L-S2)는 제1 수평 방향(X 방향)으로 제1 폭(W1)을 가질 수 있고, 복수의 하부 비트라인(180L)의 제1 하부 세그먼트(180L-S1) 및 제2 하부 세그먼트(180L-S2)는 제1 수평 방향(X 방향)으로 제1 피치(P1)를 가지며 배열될 수 있다. 복수의 상부 비트라인(180H) 각각은 제1 수평 방향(X 방향)으로 제2 폭(W2)을 가질 수 있고, 복수의 상부 비트라인(180H)은 제1 수평 방향(X 방향)으로 제2 피치(P2)를 가지며 배열될 수 있다. 제1 피치(P1)는 제1 폭(W1)보다 큰 값을 가질 수 있고, 제2 피치(P2)는 제2 폭(W2)보다 큰 값을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)과 같거나, 큰 값을 가질 수 있다. 제1 피치(P1)와 제2(P2)는 실질적으로 동일한 값을 가질 수 있다. 제1 폭(W1)과 제2 폭(W2)은 수십nm의 값을 가질 수 있다.
복수의 하부 비트라인(180L) 중 서로 인접하는 2개의 하부 비트라인(180L) 사이에는 2개의 하부 비트라인(180L) 각각의 제1 하부 벤딩부(180L-B1) 사이에 한정되는 하부 확장 공간(HS)이 위치할 수 있다. 하부 확장 공간(HS)에는 상부 비트라인 콘택(170H)이 배치될 수 있다. 즉, 상부 비트라인 콘택(170H)은 하부 확장 공간(HS)을 통하여 상부 비트라인(180H)과 복수의 채널 구조물(160)의 도전 플러그(168)를 연결할 수 있다.
하부 확장 공간(HS)은, 서로 인접하는 2개의 하부 비트라인(180L) 중 하나의 하부 비트라인(180L)의 제1 하부 세그먼트(180L-S1)와 제1 하부 벤딩부(180L-B1), 다른 하나의 하부 비트라인(180L)의 제2 하부 세그먼트(180L-S2)와 제1 하부 벤딩부(180L-B1)에 의하여 대체로 평행사변형 형상을 가질 수 있다. 하부 확장 공간(HS)은, 제1 수평 방향(X 방향)으로 서로 인접하는 2개의 하부 비트라인(180L) 각각의 제1 하부 세그먼트(180L-S1) 사이의 폭 및 제2 하부 세그먼트(180L-S2) 사이의 폭보다 넓은 확장 폭(G1)을 가질 수 있다. 예를 들면, 확장 폭(G1)은 제1 피치(P1)보다 클 수 있다. 일부 실시 예에서, 확장 폭(G1)은 제1 피치(P1)보다 크고, 제1 피치(P1)의 2배보다 작을 수 있다. 예를 들면, 확장 폭(G1)은 제1 피치(P1)와 제1 폭(W1)의 합일 수 있다. 제1 피치(P1)와 제2 피치(P2)는 실질적으로 동일한 값을 가질 수 있으므로, 확장 폭(G1)은 제2 피치(P2)보다 크고, 제2 피치(P2)의 2배보다 작을 수 있다. 예를 들면, 확장 폭(G1)은 제2 피치(P2)와 제1 폭(W1)의 합일 수 있다.
하부 확장 공간(HS)에는 상부 비트라인 콘택(170H)이 배치되므로, 복수의 상부 비트라인 콘택(170H) 각각의 수평 폭은, 확장 폭(G1)보다 작을 수 있다.
서로 인접하는 2개의 하부 비트라인(180L) 각각의 제1 하부 세그먼트(180L-S1) 사이의 폭 및 제2 하부 세그먼트(180L-S2) 사이의 폭은 제1 피치(P1)와 제1 폭(W1)의 차이일 수 있다.
서로 인접하는 2개의 하부 비트라인(180L) 중 하나의 하부 비트라인(180L)의 제1 하부 세그먼트(180L-S1)와 제1 하부 벤딩부(180L-B1) 사이의 굴절 부분과, 다른 하나의 하부 비트라인(180L)의 제1 하부 세그먼트(180L-S1)와 제1 하부 벤딩부(180L-B1) 사이의 굴절 부분은 제2 수평 방향(Y 방향)으로 제1 간격(D1)만큼 이격될 수 있다. 제1 간격(D1)은 확장 폭(G1)보다 큰 값을 가질 수 있다. 하나의 하부 비트라인(180L)의 제1 하부 세그먼트(180L-S1)와 제1 하부 벤딩부(180L-B1) 사이의 굴절 부분과, 제2 하부 세그먼트(180L-S2)와 제1 하부 벤딩부(180L-B1) 사이의 굴절 부분은 제2 수평 방향(Y 방향)으로 제2 간격(D2)만큼 이격될 수 있다. 서로 인접하는 2개의 하부 비트라인(180L) 중 하나의 하부 비트라인(180L)의 제2 하부 세그먼트(180L-S2)와 제1 하부 벤딩부(180L-B1) 사이의 굴절 부분과, 다른 하나의 하부 비트라인(180L)의 제1 하부 세그먼트(180L-S1)와 제1 하부 벤딩부(180L-B1)의 굴절 부분은 제2 수평 방향(Y 방향)으로 제3 간격(D3)만큼 이격될 수 있다. 일부 실시 예에서, 제2 간격(D2)은 제3 간격(D3)보다 작은 값을 가질 수 있다. 제2 간격(D2)과 제3 간격(D3)의 합은 제1 간격(D1)일 수 있다.
본 발명에 따른 반도체 장치(100)는 적어도 2개 층을 이루는 복수의 비트라인(180), 즉 복수의 하부 비트라인(180L)과 복수의 상부 비트라인(180H)을 포함하고, 서로 인접하는 2개의 하부 비트라인(180L)이 한정하는 확장 공간(GS)에 상부 비트라인(180H)과 연결되는 상부 비트라인 콘택(170H)이 배치되므로, 비트라인(180), 및 비트라인 콘택(170)의 수평 폭을 상대적으로 크게 형성할 수 있다. 따라서 동일한 집적도를 가지며 배치되는 복수의 채널 구조물(160)과 연결되는 비트라인 콘택(170)과 비트라인(180)을 상대적으로 크게 만들 수 있다. 예를 들어, 1개 층을 이루는 복수의 비트라인 및 이와 연결되는 복수의 비트라인 콘택만으로 복수의 채널 구조물을 연결하기 위하여, 극자외선(extreme ultraviolet, EUV) 노광 공정을 수행하거나, QPT(Quadruple Patterning Technology)를 이용해야하는 경우, 본 발명에 다른 반도체 장치(100)가 포함하는 비트라인 콘택(170)과 비트라인(180)은 극자외선(Deep Ultraviolet, DUV) 노광 공정을 수행하거나, DPT(Double Patterning Technology)를 이용해도 형성할 수 있다. 따라서 반도체 장치(100)가 포함하는 비트라인 콘택(170)과 비트라인(180)을 형성하기 위하여 공정 비용이나 공정 난이도가 감소할 수 있고, 복수의 채널 구조물(160)이 배치되는 채널 홀을 좁은 피치로 배열할 수 있다.
또한 본 발명에 따른 반도체 장치(100)는 비트라인(180)의 폭을 상대적으로 크게 만들 수 있어, 한 쌍의 게이트 스택 분리 개구부(WLH) 사이에 배치되는 제2 수평 방향(Y 방향)을 따라서 배치할 수 있는 채널 구조물(160)의 개수를 늘릴 수 있어, 반도체 장치(100)가 가지는 게이트 스택 분리 개구부(WLH)의 개수를 감소시키고, 반도체 장치(100)의 크기를 감소시킬 수 있다.
도 8a 내지 도 8c는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 단면도들이고, 도 9는 도 8a 내지 도 8c의 반도체 장치의 일부분을 나타내는 평면 확대도이다. 도 8a 및 도 9에서, 도 1 내지 도 7b에서와 동일한 참조부호는 동일한 구성요소를 가리키고, 도 1 내지 도 7b와 중복되는 내용은 생략될 수 있다.
도 8a 내지 도 9를 함께 참조하면, 반도체 장치(100A)는 상부 절연층(144)을 관통하여 복수의 채널 구조물(160)의 도전 플러그(168)와 접촉할 수 있는 복수의 비트라인 콘택(170a) 및 복수의 비트라인 콘택(170a) 상에 배치되는 복수의 비트라인(180a)을 포함할 수 있다.
복수의 비트라인(180a)은, 수직 방향(Z 방향)으로 서로 이격되며 적어도 3개의 다른 수직 레벨에 위치하여 적어도 3개 층을 이룰 수 있다. 일부 실시 예에서 복수의 비트라인(180a)은 기판(110)의 상면으로부터 상대적으로 낮은 수직 레벨에 위치하여 하나의 층을 이루는 복수의 하부 비트라인(180La), 상대적으로 높은 수직 레벨에 위치하여 다른 하나의 층을 이루는 복수의 상부 비트라인(180H), 복수의 하부 비트라인(180La)과 복수의 상부 비트라인(180H) 사이의 수직 레벨에 위치하여 또 다른 하나의 층을 이루는 복수의 중간 비트라인(180M)을 포함할 수 있다. 상부 비트라인(180H)의 하면은 중간 비트라인(180M)의 상면보다 높은 수직 레벨에 위치할 수 있고, 중간 비트라인(180M)의 하면은 하부 비트라인(180La)의 상면보다 높은 수직 레벨에 위치할 수 있다.
복수의 비트라인 콘택(170a)은, 복수의 채널 구조물(160)의 도전 플러그(168)와 복수의 하부 비트라인(180La)을 연결하는 복수의 하부 비트라인 콘택(170L), 복수의 채널 구조물(160)의 도전 플러그(168)와 복수의 중간 비트라인(180M)을 연결하는 복수의 하부 비트라인 콘택(170L), 및 복수의 채널 구조물(160)의 도전 플러그(168)와 복수의 상부 비트라인(180H)을 연결하는 복수의 상부 비트라인 콘택(170H)을 포함할 수 있다. 수직 방향(Z 방향)으로 상부 비트라인 콘택(170H)의 높이는 중간 비트라인 콘택(170M)의 높이보다 큰 값을 가질 수 있고, 중간 비트라인 콘택(170M)의 높이는 하부 비트라인 콘택(170L)의 높이보다 큰 값을 가질 수 있다. 일부 실시 예에서, 상부 비트라인 콘택(170H)의 하면, 중간 비트라인 콘택(170M)의 하면, 및 하부 비트라인 콘택(170L)의 하면은 동일한 수직 레벨에 위치할 수 있고, 상부 비트라인 콘택(170H)의 상면은 중간부 비트라인 콘택(170M)의 상면보다 높은 수직 레벨에 위치할 수 있고, 중간부 비트라인 콘택(170M)의 상면은 하부 비트라인 콘택(170L)의 상면보다 높은 수직 레벨에 위치할 수 있다. 예를 들면, 상부 비트라인 콘택(170H)은 채널 구조물(160)의 도전 플러그(168)의 상면으로부터 상부 비트라인(180H)의 하면까지 연장될 수 있고, 중간 비트라인 콘택(170M)은 채널 구조물(160)의 도전 플러그(168)의 상면으로부터 중간 비트라인(180M)의 하면까지 연장될 수 있고, 하부 비트라인 콘택(170L)은 채널 구조물(160)의 도전 플러그(168)의 상면으로부터 하부 비트라인(180La)의 하면까지 연장될 수 있고,
하부 비트라인(180La)은 하부 비트라인 콘택(170L) 상에 배치될 수 있고, 중간 비트라인(180M)은 중간 비트라인 콘택(170M) 상에 배치될 수 있고, 상부 비트라인(180H)은 상부 비트라인 콘택(170H) 상에 배치될 수 있다. 복수의 하부 비트라인(180La)은 채널 구조물(160) 상에서 수평 방향으로 연장될 수 있고, 복수의 중간 비트라인(180M)은 복수의 하부 비트라인(180La) 상에서 수평 방향으로 연장될 수 있고, 복수의 상부 비트라인(180H)은 복수의 중간 비트라인(180M) 상에서 수평 방향으로 연장될 수 있다.
복수의 하부 비트라인(180La)의 개수 및 복수의 중간 비트라인(180M)의 개수는, 복수의 상부 비트라인(180H)의 개수보다 적어도 하나가 적을 수 있다. 복수의 하부 비트라인(180La)의 개수와 복수의 중간 비트라인(180M)의 개수는 서로 동일할 수 있다. 도 8a 내지 도 9에는 평면적으로, 즉 탑뷰로 4개의 상부 비트라인(180H)이 차지하는 영역에, 3개의 중간 비트라인(180M) 및 3개의 하부 비트라인(180La)이 배치되어, 4개의 상부 비트라인(180H), 3개의 중간 비트라인(180M) 및 3개의 하부 비트라인(180La)이 하나의 세트를 이루며 제1 수평 방향(X 방향)을 따라서 반복되는 것으로 도시되었으나, 이에 한정되지 않는다. 예를 들면, 4개보다 더 많은 상부 비트라인(180H) 및 상부 비트라인(180H)의 개수보다 하나 적은 중간 비트라인(180M) 및 하부 비트라인(180La)이 하나의 세트를 이루는 것 또한 가능하며, 하나의 세트를 이루는 상부 비트라인(180H)의 개수는 4개 내지 수백개, 또는 수천개일 수 있고, 이에 대응되는 중간 비트라인(180M) 및 하부 비트라인(180La)의 개수는 상부 비트라인(180H)의 개수보다 하나 적을 수 있다. 복수의 하부 비트라인(180La) 및 복수의 중간 비트라인(180M)의 개수는, 복수의 상부 비트라인(180H)의 개수보다 반도체 장치(100A)가 포함하는 복수의 하부 비트라인(180L) 및 복수의 상부 비트라인(180H)이 이루는 세트의 개수만큼 적을 수 있다.
예시적인 실시예들에서, 도 9에 도시된 것과 같이, 하부 비트라인(180La)은 제2 수평 방향(Y 방향)으로 연장하는 복수의 제1 하부 세그먼트(180L-S1)와, 복수의 제1 하부 세그먼트(180L-S1)로부터 제1 수평 방향(X 방향)으로 이격되어 제2 수평 방향(Y 방향)으로 연장하는 제2 하부 세그먼트(180L-S2)와, 복수의 제1 하부 세그먼트(180L-S1) 중 하나의 제1 하부 세그먼트(180L-S1)와 제2 하부 세그먼트(180L-S2)를 연결하는 제1 하부 벤딩부(180L-B1)와 복수의 제1 하부 세그먼트(180L-S1) 중 다른 하나의 제1 하부 세그먼트(180L-S1)와 제2 하부 세그먼트(180L-S2)를 연결하는 제2 하부 벤딩부(180L-B2)를 포함할 수 있다. 중간 비트라인(180M)은 제2 수평 방향(Y 방향)으로 연장하는 제1 중간 세그먼트(180M-S1)와, 제1 중간 세그먼트(180M-S1)로부터 제1 수평 방향(X 방향)으로 이격되어 제2 수평 방향(Y 방향)으로 연장하는 제2 중간 세그먼트(180M-S2)와, 제1 중간 세그먼트(180M-S1)와 제2 중간 세그먼트(180M-S2)를 연결하는 제1 중간 벤딩부(180M-B1)를 포함할 수 있다.
제1 중간 세그먼트(180M-S1), 제2 중간 세그먼트(180M-S2), 및 제1 중간 벤딩부(180M-B1)를 포함하는 중간 비트라인(180M)의 평면 형상은 도 3 내지 도 7b를 통하여 설명한 제1 하부 세그먼트(180L-S1), 제2 하부 세그먼트(180L-S2), 및 제1 하부 벤딩부(180L-B1)를 포함하는 하부 비트라인(180L)의 평면 형상과 대체로 유사한 바, 자세한 설명은 생략하도록 한다.
제1 하부 세그먼트(180L-S1), 제2 하부 세그먼트(180L-S2), 제1 하부 벤딩부(180L-B1) 및 제2 하부 벤딩부(180L-B2)를 가지는 하부 비트라인(180La) 중, 제1 하부 세그먼트(180L-S1), 제2 하부 세그먼트(180L-S2), 및 제1 하부 세그먼트(180L-S1)와 제2 하부 세그먼트(180L-S2)를 연결하는 제1 하부 벤딩부(180L-B1)로 이루어지는 부분, 및 제2 하부 세그먼트(180L-S2), 제1 하부 세그먼트(180L-S1), 및 제2 하부 세그먼트(180L-S2)와 제1 하부 세그먼트(180L-S1)를 연결하는 제2 하부 벤딩부(180L-B2)로 이루어지는 부분 각각의 평면 형상은 도 3 내지 도 7b를 통하여 설명한 제1 하부 세그먼트(180L-S1), 제2 하부 세그먼트(180L-S2), 및 제1 하부 벤딩부(180L-B1)를 포함하는 하부 비트라인(180L)의 평면 형상과 대체로 유사한 바, 자세한 설명은 생략하도록 한다.
즉, 도 3 내지 도 7b를 통하여 설명한 하부 비트라인(180La)이 1개의 벤딩부, 즉 제1 하부 벤딩부(180L-B1)를 포함하는 데에 비하여, 하부 비트라인(180La)은 2개의 벤딩부, 즉 제1 하부 벤딩부(180L-B1) 및 제2 하부 벤딩부(180L-B2)를 포함할 수 있다.
도 3 및 도 9를 함께 참조하면, 도 9는 도 3의 C1X에 대응되는 부분의 확대도로, 도 9는 도 3에 보인 게이트 스택 분리 개구부(WLH)와 스트링 선택 라인 컷 영역(SSLC) 사이의 부분이 도시되어 있다. 일부 실시 예에서, 복수의 중간 비트라인(180M)은 게이트 스택 분리 개구부(WLH)와 스트링 선택 라인 컷 영역(SSLC) 사이의 양단이 서로 인접하는 다른 연장선 상에 위치할 수 있다. 일부 실시 예에서, 복수의 하부 비트라인(180La)은 게이트 스택 분리 개구부(WLH)와 스트링 선택 라인 컷 영역(SSLC) 사이의 양단이 동일한 연장선 상에 위치할 수 있다.
복수의 하부 비트라인(180La) 중 서로 인접하는 2개의 하부 비트라인(180La) 사이에는 2개의 하부 비트라인(180La) 중 하나의 하부 비트라인(180La)의 제1 하부 벤딩부(180L-B1) 및 제2 하부 벤딩부(180L-B2) 사이, 및 2개의 하부 비트라인(180La) 각각의 제1 하부 벤딩부(180L-B1) 사이에 한정되는 하부 확장 공간(HSa)이 위치할 수 있다. 서로 인접하는 2개의 하부 비트라인(180La) 사이에서 2개의 하부 비트라인(180La) 중 하나의 하부 비트라인(180La)의 제1 하부 벤딩부(180L-B1) 및 제2 하부 벤딩부(180L-B2) 사이에 한정되어 대체로 사다리꼴 형상을 가지는 부분은 제1 하부 확장 공간(HS1)이라 호칭할 수 있고, 2개의 하부 비트라인(180La) 각각의 제1 하부 벤딩부(180L-B1) 사이에 한정되어 대체로 평행사변형 형상을 가지는 부분은 제2 하부 확장 공간(HS2)이라 호칭할 수 있다.
복수의 중간 비트라인(180M) 중 서로 인접하는 2개의 중간 비트라인(180M) 사이에는 2개의 중간 비트라인(180M) 각각의 제1 중간 벤딩부(180M-B1) 사이에 한정되어 대체로 사다리꼴 형상을 가지는 중간 확장 공간(HSb)이 위치할 수 있다.
상부 비트라인 콘택(170H)은 중간 확장 공간(HSb) 및 하부 확장 공간(HSa)을 통하여 상부 비트라인(180H)과 복수의 채널 구조물(160)의 도전 플러그(168)를 연결할 수 있다. 중간 비트라인 콘택(170M)은 하부 확장 공간(HSa)을 통하여 비트라인(180M)과 복수의 채널 구조물(160)의 도전 플러그(168)를 연결할 수 있다.
복수의 하부 확장 공간(HSa) 중 일부개에는 복수의 상부 비트라인 콘택(170H)이 배치될 수 있고, 다른 일부개에는 복수의 중간 비트라인 콘택(170M)이 배치될 수 있고, 복수의 중간 확장 공간(HSb)에는 복수의 상부 비트라인 콘택(170H)이 배치될 수 있다. 따라서 서로 인접하는 2개의 하부 비트라인(180La) 사이에 배치되는 하부 확장 공간(HSa)의 개수는, 서로 인접하는 2개의 중간 비트라인(180M) 사이에 배치되는 중간 확장 공간(HSb)의 개수보다 많을 수 있다. 도 9에는 서로 인접하는 2개의 하부 비트라인(180La) 사이에 배치되는 하부 확장 공간(HSa)의 개수는, 서로 인접하는 2개의 중간 비트라인(180M) 사이에 배치되는 중간 확장 공간(HSb)의 개수보다 2배 많은 것으로 도시되었으나, 이에 한정되지 않으며, 상부 비트라인 콘택(170H) 및 중간 비트라인 콘택(170M) 각각에 개수에 따라 다른 값을 가질 수 있다.
도 3 내지 도 7b에서는 복수의 하부 비트라인(180L)과 복수의 상부 비트라인(180H)을 포함하는 복수의 비트라인(180)이 2개 층을 이루는 것으로 도시되고, 도 8a 내지 도 9에서는 복수의 하부 비트라인(180La), 복수의 중간 비트라인(180M), 및 복수의 상부 비트라인(180H)을 포함하는 복수의 비트라인(180a)이 3개 층을 이루는 것으로 도시되었으나, 이에 한정되지 않으며, 복수의 비트라인이 3개 이상의 층을 이룰 수도 있다.
도 3 내지 도 7b에서, 반도체 장치(100)가 제1 하부 벤딩부(180L-B1)를 가지는 복수의 하부 비트라인(180L)을 포함하는 것으로 도시되었으나, 제1 하부 벤딩부(180L-B1) 및 제2 하부 벤딩부(180L-B2)를 함께 포함하는 복수의 하부 비트라인(180La)을 포함하는 것 또한 가능하며, 하부 비트라인이 포함하는 하부 벤딩부의 개수, 중간 비트라인이 포함하는 중간 벤딩부의 개수는 다양하게 변형이 가능하다.
또한 도 8a 내지 도 9에서, 하부 비트라인(180La)이 2개 하부 벤딩부(즉, 제1 하부 벤딩부(180L-B1) 및 제2 하부 벤딩부(180L-B2))를 포함하고, 중간 비트라인(180M)이 1개의 중간 벤딩부(즉, 제1 중간 벤딩부(180M-B1))를 포함하는 것으로 도시되었으나, 중간 비트라인(180M)이 포함하는 중간 벤딩부의 개수가, 하부 비트라인(180La)이 가지는 하부 벤딩부의 개수보다 많도록, 예를 들면, 하부 비트라인(180La)이 1개의 하부 벤딩부를 가지고, 중간 비트라인(180M)이 2개의 중간 벤딩부를 가지도록 변형하는 것 또한 가능하다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 장치를 나타내는 사시도이고, 도 11은 도 10의 반도체 장치를 나타내는 단면도이다. 도 10 및 도 11에서, 도 1 내지 도 9에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 10 및 도 11을 함께 참조하면, 반도체 장치(200)는 수직 방향(Z 방향)으로 서로 오버랩되어 있는 셀 어레이 구조물(CS) 및 주변 회로 구조물(PS)을 포함한다. 셀 어레이 구조물(CS)은 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있고, 주변 회로 구조물(PS)은 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있다.
셀 어레이 구조물(CS)은 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 3차원적으로 배열된 메모리 셀들을 포함할 수 있다. 셀 어레이 구조물(CS)은 셀 영역(CELL)을 포함할 수 있고, 셀 영역(CELL)은 도 3 내지 도 9를 참조로 설명한 메모리 셀 영역(MCR) 및 연결 영역(CON)을 포함할 수 있다. 주변 회로 구조물(PS)은 주변 회로 영역(PERI)을 포함할 수 있다. 도시되지는 않았지만, 셀 영역(CELL)은 메모리 셀 영역(MCR)과, 이보다 낮은 수직 레벨에 배치되는 주변 회로 영역(PERI) 사이의 전기적 연결을 위한 복수의 관통 전극(도시 생략)이 배치되는 관통 전극 영역을 더 포함할 수도 있다. 상기 관통 전극 영역은 메모리 셀 영역(MCR)과 연결 영역(CON)의 경계 부분에 형성되거나, 또는 연결 영역(CON) 내부에 형성될 수 있다.
주변 회로 구조물(PS)은 기판(50) 상에 배치된 주변 회로 트랜지스터(60TR)와 주변 회로 배선 구조물(70)을 포함할 수 있다. 기판(50)에는 소자 분리막(52)에 의해 활성 영역(AC)이 정의될 수 있고, 활성 영역(AC) 상에 복수의 주변 회로 트랜지스터(60TR)가 형성될 수 있다. 복수의 주변 회로 트랜지스터(60TR)는 주변 회로 게이트(60G)와, 주변 회로 게이트(60G)의 양 측의 기판(50) 일부분에 배치되는 소스/드레인 영역(62)을 포함할 수 있다.
기판(50)은 IV족 반도체 물질, III-V족 반도체 물질 또는 II-VI족 반도체 물질과 같은 반도체 물질을 포함할 수 있다. 상기 IV족 반도체 물질은 예를 들어 실리콘(Si), 게르마늄(Ge), 또는 실리콘-게르마늄(Si-Ge)을 포함할 수 있다. 상기 III-V족 반도체 물질은 예를 들어 갈륨비소(GaAs), 인듐인(InP), 갈륨인(GaP), 인듐비소(InAs), 인듐 안티몬(InSb), 또는 인듐갈륨비소(InGaAs)를 포함할 수 있다. 상기 II-VI족 반도체 물질은 예를 들어 텔루르화 아연(ZnTe), 또는 황화카드뮴(CdS)을 포함할 수 있다. 기판(50)은 벌크 웨이퍼 또는 에피택시얼 층일 수 있다. 다른 일부 실시예에서, 기판(50)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
주변 회로 배선 구조물(70)은 복수의 주변 회로 콘택(72)과 복수의 주변 회로 배선층(74)을 포함한다. 기판(50) 상에는 주변 회로 트랜지스터(60TR)와 주변 회로 배선 구조물(70)을 커버하는 층간 절연막(80)이 배치될 수 있다. 복수의 주변 회로 배선층(74)은 서로 다른 수직 레벨에 배치되는 복수의 금속층들을 포함하는 다층 구조를 가질 수 있다. 도 11에는 복수의 주변 회로 배선층(74)이 모두 동일한 높이로 형성된 것이 예시적으로 도시되었으나, 이와는 달리 일부 레벨에 배치되는(예를 들어, 최상부 레벨에 배치되는) 주변 회로 배선층(74)이 나머지 레벨에 배치되는 주변 회로 배선층(74)보다 더 큰 높이로 형성될 수도 있다.
층간 절연막(80) 상에는 베이스 구조물(110A)이 배치될 수 있다. 예시적인 실시예들에서, 베이스 구조물(110A)은 셀 어레이 구조물(CS)에 형성되는 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 일부 예시들에서, 베이스 구조물(110A)은 도 2에서 설명한 공통 소스 라인(CSL)의 기능을 수행하는 일부 영역들을 포함할 수 있다.
예시적인 실시예들에서, 베이스 구조물(110A)은 실리콘(Si), 저머늄(Ge) 또는 실리콘-저머늄과 같은 반도체 물질을 포함할 수 있다. 베이스 구조물(110A) 상에는 제1 게이트 스택(GS1)이 베이스 구조물(110A)의 상면에 평행한 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 연장될 수 있다.
도 12 및 도 13은 본 발명의 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 구체적으로, 도 12는 본 발명의 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이고, 도 13은 도 12의 CX4 부분의 확대 단면도이다.
도 12 및 도 13을 함께 참조하면, 주변회로 구조물(PS) 상에 베이스 구조물(110B)이 배치될 수 있고, 베이스 구조물(110B)은 층간 절연막(80) 상에 순차적으로 배치된 베이스 기판(110S), 하부 베이스층(110L), 및 상부 베이스층(110U)을 포함할 수 있다.
베이스 기판(110S)은 실리콘과 같은 반도체 물질을 포함할 수 있다. 하부 베이스층(110L)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있고, 상부 베이스층(110U)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 하부 베이스층(110L)은 도 2를 참조로 설명한 공통 소스 라인(CSL)에 대응될 수 있다. 상부 베이스층(110U)은 하부 베이스층(110L) 형성을 위한 희생 물질층(도시 생략)의 제거 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 작용할 수 있다.
베이스 구조물(110B) 상에는 제1 게이트 스택(GS1)이 배치될 수 있고, 제1 게이트 스택(GS1) 상에는 제2 게이트 스택(GS2)이 배치될 수 있다. 제1 게이트 스택(GS1)은 교대로 배치되는 복수의 제1 게이트 전극(130)과 복수의 제1 절연층(140)을 포함하고, 제2 게이트 스택(GS2)은 교대로 배치되는 복수의 제2 게이트 전극(130A)과 복수의 제2 절연층(140A)을 포함할 수 있다.
복수의 채널 구조물(160A)은 제1 게이트 스택(GS1)을 관통하는 제1 채널홀(160H1)과 제2 게이트 스택(GS2)을 관통하는 제2 채널홀(160H2) 내부에 형성될 수 있다. 복수의 채널 구조물(160A)은 제1 채널홀(160H1)과 제2 채널홀(160H2)의 경계에서 외측으로 돌출하는 형상을 가질 수 있다.
복수의 채널 구조물(160A)은 상부 베이스층(110U) 및 하부 베이스층(110L)을 관통하여 베이스 기판(110S)과 접촉할 수 있다. 도 16에 도시된 것과 같이, 하부 베이스층(110L)과 동일한 레벨에서 게이트 절연층(162) 부분이 제거되고 채널층(164)이 하부 베이스층(110L)의 연장부(110LE)와 접촉할 수 있다. 게이트 절연층(162)의 측벽 부분(162S)과 바닥 부분(162L)이 하부 베이스층(110L)의 연장부(110LE)를 사이에 두고 서로 이격되어 배치되고, 게이트 절연층(162)의 바닥 부분(162L)이 채널층(164)의 바닥면을 둘러싸므로, 채널층(164)은 베이스 기판(110S)과 직접 접촉하는 대신 하부 베이스층(110L)과 전기적으로 연결될 수 있다.
도 14는 본 발명의 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 14를 참조하면, 반도체 장치(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
반도체 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(331-338; 330)이 적층될 수 있다. 워드라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조물(CHS)은 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조물(CHS)은 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 비트라인 콘택(350c) 및 비트라인(360cH, 360cL)과 전기적으로 연결될 수 있다. 예를 들면, 비트라인(360cH, 360cL)은 상부 비트라인(360cH)과 하부 비트라인(360cL)을 포함할 수 있다. 도 14에는 비트라인 콘택(350c)이 상부 비트라인(360cH)과 연결되는 상부 비트라인 콘택인 것으로 도시되었으나, 이에 한정되지 않으며, 반도체 장치(400)는 하부 비트라인(360cL)과 연결되는 하부 비트라인 콘택을 더 포함할 수 있다. 일 실시예에서, 비트라인(360cH, 360cL)은 도 3 내지 도 13을 참조로 설명한 비트라인(180, 180a)과 유사한 형상으로 형성될 수 있다.
도 14에 도시한 일 실시예에서, 채널 구조물(CHS)과 비트라인(360cH, 360cL) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(360cH, 360cL)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(330)은 제2 기판(310)의 상면에 평행한 제1 수평 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 콘택 플러그들(341-347; 340)과 연결될 수 있다. 워드라인들(330)과 셀 콘택 플러그들(340)은, 제1 수평 방향(X축 방향)을 따라 워드라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(330)에 연결되는 셀 콘택 플러그들(340)의 상부에는 메탈 콘택층(350b)과 메탈 배선층(360b)이 차례로 연결될 수 있다. 셀 콘택 플러그들(340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 콘택 플러그들(340)은 주변 회로 영역(PERI)에서 로우 디코더(394)를 형성하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 형성하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 형성하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 형성하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 형성하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 콘택 플러그(380)가 배치될 수 있다. 공통 소스 라인 콘택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 콘택 플러그(380) 상부에는 메탈 콘택층(350a)과 메탈 배선층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 콘택 플러그(380), 메탈 콘택층(350a), 및 메탄 배선층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 14를 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201)이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 콘택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 콘택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 콘택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
도 14를 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 콘택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(305)는 회로 소자(220a)와 전기적으로 연결될 수 있다.
일부 실시예들에서, 제2 입출력 콘택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드라인들(370)과 오버랩되지 않을 수 있다. 도 14를 참조하면, 제2 입출력 콘택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
일 실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 반도체 장치(400)는 제1 기판(210)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 반도체 장치(400)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
반도체 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(273a)과 동일한 형태의 상부 메탈 패턴(372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
도 15는 본 발명의 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 15를 참조하면, 전자 시스템(1000)은 하나 이상의 반도체 장치(1100), 및 반도체 장치(1100)와 전기적으로 연결되는 메모리 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 예를 들어 적어도 하나의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 반도체 장치일 수 있으며, 예를 들어, 반도체 장치(1100)는 도 1 내지 도 14를 참조하여 설명한 반도체 장치(10, 100, 100A, 200, 300, 400) 중 하나를 포함하는 NAND 플래시 반도체 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 제1 구조물(1100F)은 로우 디코더(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다.
제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 스트링 선택 라인(UL1, UL2), 제1 및 제2 접지 선택 라인(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 접지 선택 트랜지스터(LT1, LT2), 비트라인(BL)에 인접하는 스트링 선택 트랜지스터(UT1, UT2), 및 접지 선택 트랜지스터(LT1, LT2)와 스트링 선택 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 접지 선택 트랜지스터(LT1, LT2)의 개수와 스트링 선택 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 복수의 접지 선택 라인(LL1, LL2)은 각각 접지 선택 트랜지스터(LT1, LT2)의 게이트 전극에 연결될 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극에 연결될 수 있다. 복수의 스트링 선택 라인(UL1, UL2)은 각각 스트링 선택 트랜지스터(UT1, UT2)의 게이트 전극에 연결될 수 있다.
공통 소스 라인(CSL), 복수의 접지 선택 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 스트링 선택 라인(UL1, UL2)은 로우 디코더(1110)에 연결될 수 있다. 복수의 비트라인(BL)은 페이지 버퍼(1120)에 전기적으로 연결될 수 있다.
반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 메모리 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 로직 회로(1130)와 전기적으로 연결될 수 있다.
메모리 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에서, 전자 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 메모리 컨트롤러(1200)는 복수의 반도체 장치(1100)를 제어할 수 있다.
프로세서(1210)는 메모리 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 16은 본 발명의 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 16을 참조하면, 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 메모리 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001) 상에 형성되는 복수의 배선 패턴(2005)에 의해 메모리 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 복수의 상기 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메모리 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메모리 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메모리 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 15의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 14를 참조하여 설명한 반도체 장치(10, 100, 100A, 200, 300, 400) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, TSV(through silicon via)를 을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판 상에 형성되는 배선에 의해 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 17은 본 발명의 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
도 17을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130, 도 16 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 패키지 상부 패드(2130, 도 16 참조)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 도 17에 도시된 바와 같이, 복수의 상부 패드(2130)는 복수의 연결 구조물(2400)과 전기적으로 연결될 수 있다. 도 17에 도시된 바와 같이, 복수의 하부 패드(2125)는 복수의 도전성 범프(2800)를 통해 도 18에 도시된 전자 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 14를 참조하여 설명한 반도체 장치(10, 100, 100A, 200, 300, 400) 중 적어도 하나를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
10, 100, 100A, 200, 300, 400 : 반도체 장치, 160 : 채널 구조물, 170, 170a : 비트라인 콘택, 170L : 하부 비트라인 콘택, 170M : 중간 비트라인 콘택, 170H : 상부 비트라인 콘택, 180, 180a : 비트라인, 180L, 180La : 하부 비트라인, 180M : 중간 비트라인, 180H : 상부 비트라인,

Claims (20)

  1. 기판 상에서 수직 방향으로 서로 이격되는 복수의 게이트 전극;
    각각이 복수의 상기 게이트 전극을 관통하며 상기 수직 방향으로 연장되는 복수의 채널 구조물; 및
    복수의 상기 채널 구조물 상에 배치되며 복수의 상기 채널 구조물과 연결되며, 서로 다른 수직 레벨에 위치하는 복수의 하부 비트라인 및 복수의 상부 비트라인을 포함하여 적어도 2개 층을 이루는 복수의 비트라인;을 포함하되,
    복수의 상기 상부 비트라인은, 제1 수평 방향으로 서로 이격되며 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되고,
    복수의 상기 하부 비트라인 각각은, 상기 제2 수평 방향으로 연장되는 제1 하부 세그먼트; 상기 제1 하부 세그먼트로부터 상기 제1 수평 방향으로 이격되어 상기 제2 수평 방향으로 연장되는 제2 하부 세그먼트; 및 상기 제1 하부 세그먼트와 상기 제2 하부 세그먼트를 연결하며, 상기 제2 수평 방향에 대하여 기울기를 가지며 연장되는 제1 하부 벤딩부;를 포함하여, 복수의 상기 하부 비트라인 중 서로 인접하는 2개의 상기 하부 비트라인 각각의 상기 제1 하부 벤딩부 사이에 하부 확장 공간을 한정하는 반도체 장치.
  2. 제1 항에 있어서,
    복수의 상기 채널 구조물과 복수의 상기 비트라인 사이에 배치되며, 복수의 상기 하부 비트라인과 연결되는 복수의 하부 비트라인 콘택 및 복수의 상기 상부 비트라인과 연결되는 복수의 상부 비트라인 콘택을 포함하는 복수의 비트라인 콘택;을 더 포함하며,
    복수의 상기 상부 비트라인 콘택 각각은 상기 하부 확장 공간을 통하여, 상기 채널 구조물과 상기 상부 비트라인을 연결하는 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서,
    복수의 상기 하부 비트라인의 상기 제1 하부 세그먼트 및 상기 제2 하부 세그먼트는 상기 제1 수평 방향으로 제1 피치를 가지며 배열되고,
    복수의 상기 상부 비트라인은 상기 제1 수평 방향으로 제2 피치를 가지며 배열되고,
    상기 제1 수평 방향으로 상기 하부 확장 공간의 폭인 확장 폭은, 상기 제1 피치보다 크고, 상기 제1 피치의 2배보다 작은 것을 특징으로 하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 하부 확장 공간을 한정하는, 복수의 상기 하부 비트라인 중 서로 인접하는 2개의 상기 하부 비트라인 각각의 상기 제1 하부 벤딩부와 상기 제1 하부 세그먼트 사이의 굴절 구분은, 상기 확장 폭보다 큰 제1 간격만큼 상기 제2 수평 방향으로 이격되는 것을 특징으로 하는 반도체 장치.
  5. 제4 항에 있어서,
    복수의 상기 하부 비트라인 중 서로 인접하는 2개의 상기 하부 비트라인 중 하나의 하부 비트라인의 상기 제1 하부 세그먼트와 상기 제1 하부 벤딩부 사이의 굴절 부분과, 상기 제2 하부 세그먼트와 상기 제1 하부 벤딩부 사이의 굴절 부분은 상기 제2 수평 방향으로 제2 간격만큼 이격되고,
    복수의 상기 하부 비트라인 중 서로 인접하는 2개의 상기 하부 비트라인 중 하나의 상기 하부 비트라인의 상기 제2 하부 세그먼트와 상기 제1 하부 벤딩부 사이의 굴절 부분과, 다른 하나의 상기 하부 비트라인의 상기 제1 하부 세그먼트와 상기 제1 하부 벤딩부의 굴절 부분은 상기 제2 수평 방향으로 상기 제2 간격보다 큰 제3 간격만큼 이격되는 것을 특징으로 하는 반도체 장치.
  6. 제4 항에 있어서,
    상기 제2 간격과 상기 제3 간격의 합은 상기 제1 간격인 것을 특징으로 하는 반도체 장치.
  7. 제3 항에 있어서,
    상기 제1 피치와 상기 제2 피치는 동일한 값을 가지는 것을 특징으로 하는 반도체 장치.
  8. 제7 항에 있어서,
    복수의 상기 상부 비트라인 중 서로 인접하는 제1 상부 비트라인 및 제2 상부 비트라인은, 상기 제1 수평 방향으로 상기 제1 피치의 간격을 가지며 상기 제2 수평 방향으로 연장되는 제1 연장선 및 제2 연장선 상을 따라서 연장되고,
    복수의 상기 하부 비트라인 중 하나의 하부 비트라인의 상기 제1 하부 세그먼트는 상기 제1 연장선 상을 따라서 연장되고, 상기 제2 하부 세그먼트는 상기 제2 연장선 상을 따라서 연장되고, 상기 제1 하부 벤딩부는 상기 제1 연장선 상으로부터 상기 제2 연장선 상까지 연장되는 것을 특징으로 하는 반도체 장치.
  9. 제1 항에 있어서,
    복수의 상기 하부 비트라인 중 서로 인접하는 2개의 하부 비트라인 각각의 상기 제1 하부 벤딩부는 평행한 것을 특징으로 하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제1 하부 벤딩부는, 상기 제2 수평 방향에 대하여 20도 내지 70도의 경사각을 가지는 것을 특징으로 하는 반도체 장치.
  11. 제9 항에 있어서,
    복수의 상기 상부 비트라인 및 복수의 상기 하부 비트라인은, 복수의 상기 상부 비트라인 중 일부개와 복수의 상기 하부 비트라인 중 일부개가 하나의 세트를 이루며 상기 제1 수평 방향을 따라서 반복되며,
    상기 하나의 세트를 이루는 상기 하부 비트라인의 개수는 상기 상부 비트라인의 개수보다 적은 것을 특징으로 하는 반도체 장치.
  12. 기판 상에서 수직 방향으로 서로 이격되는 복수의 게이트 전극;
    각각이 복수의 상기 게이트 전극을 관통하며 상기 수직 방향으로 연장되는 복수의 채널 구조물;
    복수의 상기 게이트 전극을 관통하며 제1 수평 방향을 따라 연장되는 한 쌍의 게이트 스택 분리 개구부;
    상기 한 쌍의 게이트 스택 분리 개구부 사이에서, 복수의 상기 게이트 전극 중 최상부의 적어도 1개의 게이트 전극을 관통하여 상기 제1 수평 방향으로 연장되는 스트링 선택 컷 영역;
    복수의 상기 채널 구조물 상에 배치되며, 서로 다른 수직 레벨에 위치하는 복수의 하부 비트라인 및 복수의 상부 비트라인을 포함하여 적어도 2개 층을 이루는 복수의 비트라인; 및
    복수의 상기 채널 구조물과 복수의 상기 비트라인 사이에 배치되며, 복수의 상기 하부 비트라인과 연결되는 복수의 하부 비트라인 콘택 및 복수의 상기 상부 비트라인과 연결되는 복수의 상부 비트라인 콘택을 포함하는 복수의 비트라인 콘택;을 포함하며,
    복수의 상기 상부 비트라인은, 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되고,
    복수의 상기 하부 비트라인 각각은, 상기 제2 수평 방향으로 연장되는 제1 하부 세그먼트; 상기 제1 하부 세그먼트로부터 상기 제1 수평 방향으로 이격되어 상기 제2 수평 방향으로 연장되는 제2 하부 세그먼트; 및 상기 제1 하부 세그먼트와 상기 제2 하부 세그먼트를 연결하며, 상기 제2 수평 방향에 대하여 기울기를 가지며 연장되는 제1 하부 벤딩부;를 포함하여, 복수의 상기 하부 비트라인 중 서로 인접하는 2개의 상기 하부 비트라인 각각의 상기 제1 하부 벤딩부 사이에 제1 하부 확장 공간을 한정하고,
    복수의 상기 상부 비트라인 콘택 중 적어도 일부개는 상기 제1 하부 확장 공간을 통하여, 복수의 상기 채널 구조물 중 적어도 일부개과 복수의 상기 상부 비트라인 중 적어도 일부개를 연결하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 한 쌍의 게이트 스택 분리 개구부 중 하나의 게이트 스택 분리 개구부와 상기 스트링 선택 컷 영역에서, 상기 제1 수평 방향으로 제1 피치의 간격을 가지며 배열되며 상기 제2 수평 방향으로 연장되는 복수의 연장선을 따라서 복수의 상기 상부 비트라인이 연장되고,
    복수의 상기 하부 비트라인 각각은, 상기 한 쌍의 게이트 스택 분리 개구부 중 하나의 게이트 스택 분리 개구부와 상기 스트링 선택 컷 영역 사이의 양단이, 복수의 상기 연장선 중 인접하는 서로 다른 하나의 연장선 상에 위치하는 것을 특징으로 하는 반도체 장치.
  14. 제12 항에 있어서,
    복수의 상기 하부 비트라인의 상기 제1 하부 세그먼트 및 상기 제2 하부 세그먼트는 상기 제1 수평 방향으로 상기 제1 피치를 가지며 배열되고,
    복수의 상기 상부 비트라인은 상기 제1 수평 방향으로 상기 제1 피치와 동일한 제2 피치를 가지며 배열되는 것을 특징으로 하는 반도체 장치.
  15. 제14 항에 있어서,
    복수의 상기 하부 비트라인의 상기 제1 하부 세그먼트 및 상기 제2 하부 세그먼트는 상기 제1 수평 방향으로 제1 폭을 가지고,
    복수의 상기 상부 비트라인은 상기 제1 수평 방향으로 제2 폭을 가지며,
    상기 제1 수평 방향으로 상기 하부 확장 공간의 폭인 확장 폭은, 상기 제1 피치와 상기 제1 폭의 합인 것을 특징으로 하는 반도체 장치.
  16. 제15 항에 있어서,
    상기 제2 폭은, 상기 제1 폭과 같거나 큰 것을 특징으로 하는 반도체 장치.
  17. 제15 항에 있어서,
    복수의 상기 상부 비트라인 콘택 각각의 수평 폭은, 상기 확장 폭보다 작은 것을 특징으로 하는 반도체 장치.
  18. 제12 항에 있어서,
    복수의 상기 하부 비트라인 각각은, 상기 제2 하부 세그먼트와 상기 제1 하부 세그먼트를 연결하며, 상기 제2 수평 방향에 대하여 기울기를 가지며 연장되는 제2 하부 벤딩부;를 더 포함하여, 복수의 상기 하부 비트라인 중 서로 인접하는 2개의 상기 하부 비트라인 사이에서 하나의 상기 하부 비트라인의 상기 제1 하부 벤딩부 및 상기 제2 하부 벤딩부 사이에 제2 하부 확장 공간을 한정하고,
    복수의 상기 상부 비트라인 콘택 중 적어도 다른 일부개는 상기 제2 하부 확장 공간을 통하여, 복수의 상기 채널 구조물 중 다른 일부개과 복수의 상기 상부 비트라인 중 다른 일부개를 연결하는 것을 특징으로 하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 복수의 비트라인은, 복수의 상기 하부 비트라인 및 복수의 상기 상부 비트라인 사이의 수직 레벨에 위치하는 복수의 중간 비트라인을 더 포함하고,
    복수의 상기 비트라인 콘택은, 복수의 상기 중간 비트라인과 연결되는 복수의 중간 비트라인 콘택을 더 포함하고,
    복수의 상기 중간 비트라인 각각은, 상기 제2 수평 방향으로 연장되는 제1 중간 세그먼트; 상기 제1 중간 세그먼트로부터 상기 제1 수평 방향으로 이격되어 상기 제2 수평 방향으로 연장되는 제2 중간 세그먼트; 및 상기 제1 중간 세그먼트와 상기 제2 중간 세그먼트를 연결하며, 상기 제2 수평 방향에 대하여 기울기를 가지며 연장되는 제1 중간 벤딩부;를 포함하여, 복수의 상기 중간 비트라인 중 서로 인접하는 2개의 상기 중간 비트라인 각각의 상기 제1 중간 벤딩부 사이에 중간 확장 공간을 한정하고,
    복수의 상기 상부 비트라인 콘택은 상기 중간 확장 공간에 배치되는 것을 특징으로 하는 반도체 장치.
  20. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고,
    상기 반도체 장치는,
    기판 상에서 수직 방향으로 서로 이격되는 복수의 게이트 전극;
    각각이 복수의 상기 게이트 전극을 관통하며 상기 수직 방향으로 연장되는 복수의 채널 구조물;
    복수의 상기 채널 구조물 상에 배치되며 복수의 상기 채널 구조물과 연결되며, 서로 다른 수직 레벨에 위치하는 복수의 하부 비트라인 및 복수의 상부 비트라인을 포함하여 적어도 2개 층을 이루는 복수의 비트라인;
    복수의 상기 게이트 전극 및 복수의 상기 비트라인에 전기적으로 연결되는 주변 회로; 및
    상기 주변 회로와 전기적으로 연결되는 입출력 패드를 포함하며,
    복수의 상기 상부 비트라인은, 제1 수평 방향으로 서로 이격되며 상기 제1 수평 방향에 직교인 제2 수평 방향으로 상호 평행하게 연장되고,
    복수의 상기 하부 비트라인 각각은, 상기 제2 수평 방향으로 연장되는 제1 하부 세그먼트; 상기 제1 하부 세그먼트로부터 상기 제1 수평 방향으로 이격되어 상기 제2 수평 방향으로 연장되는 제2 하부 세그먼트; 및 상기 제1 하부 세그먼트와 상기 제2 하부 세그먼트를 연결하며, 상기 제2 수평 방향에 대하여 기울기를 가지며 연장되는 제1 하부 벤딩부;를 포함하여, 복수의 상기 하부 비트라인 중 서로 인접하는 2개의 상기 하부 비트라인 각각의 상기 제1 하부 벤딩부 사이에 하부 확장 공간을 한정하는 전자 시스템.
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