KR20230142097A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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KR20230142097A
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이수용
김정민
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삼성전자주식회사
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 주변 회로 영역 상에 배치되고, 셀 어레이 영역이 형성된 기판, 기판 상에 교대로 적층된 절연층들 및 게이트 전극층들을 포함하는 제1 몰드 구조체, 제1 몰드 구조체를 관통하고, 기판의 상면과 나란한 제1 방향으로 서로 이격되는 제1 및 제2 채널 구조체, 제1 및 제2 채널 구조체 사이에 배치되고, 게이트 전극층들을 제1 방향으로 분리시키는 분리 구조체, 및 제1 몰드 구조체의 일부를 관통하고, 분리 구조체와 제1 채널 구조체 사이 및 분리 구조체와 제2 채널 구조체 사이에 각각 배치된 제1 및 제2 보조 채널 구조체를 포함한다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{SEMICONDUCTOR DEVICE AND ELECTRONIC SYSTEM INCLUDING THE SAME}
본 발명은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 좀 더 구체적으로, 수직 채널 구조체를 포함하고, 전기적 특성이 향상된 3차원 반도체 장치 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 반도체 장치의 집적도가 증가하고 있다. 2차원 또는 평면형 반도체 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 반도체 장치가 개발되고 있다.
또한 반도체 소자의 집적도 향상을 위하여, 반도체 장치 내에 수직으로 쌓아 올리는 워드 라인의 층수 및 채널 홀의 개수가 증가하고 있다. 이 경우, 워드 라인들을 분리하는 워드 라인 분리 구조체를 형성하기 위한 홀과 채널 홀을 형성하기 위한 에칭 공정에 있어서, 에치 로딩(etch loading)이 불균일해지는 문제점이 존재한다.
본 발명이 해결하고자 하는 기술적 과제는 반도체 장치를 구성하는 패턴들을 형성하기 위한 공정 수를 감소시키면서도 부품의 신뢰성을 확보할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는, 반도체 장치를 구성하는 패턴들을 형성하기 위한 공정 수를 감소시키면서도 부품의 신뢰성을 확보할 수 있는 전자 시스템을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 주변 회로 영역 상에 배치되고, 셀 어레이 영역이 형성된 기판, 기판 상에 교대로 적층된 절연층들 및 게이트 전극층들을 포함하는 제1 몰드 구조체, 제1 몰드 구조체를 관통하고, 기판의 상면과 나란한 제1 방향으로 서로 이격되는 제1 및 제2 채널 구조체, 제1 및 제2 채널 구조체 사이에 배치되고, 게이트 전극층들을 제1 방향으로 분리시키는 분리 구조체, 및 제1 몰드 구조체의 일부를 관통하고, 분리 구조체와 제1 채널 구조체 사이 및 분리 구조체와 제2 채널 구조체 사이에 각각 배치된 제1 및 제2 보조 채널 구조체를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 복수의 셀 영역, 복수의 셀 영역 사이의 분리 영역, 및 복수의 셀 영역 중 하나와 분리 영역 사이의 더미 영역이 형성된 기판, 기판 상에 교대로 적층된 절연층들 및 게이트 전극층들을 포함하는 몰드 구조체, 복수의 셀 영역 각각에서, 몰드 구조체를 관통하고, 기판의 상면과 나란한 제1 방향으로 서로 이격된 제1 및 제2 채널 구조체, 분리 영역에서, 제1 방향으로 제1 및 제2 채널 구조체 사이에 배치되는 분리 구조체, 및 더미 영역에서, 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 및 제2 보조 채널 구조체를 포함하되, 제2 방향을 기준으로, 제1 및 제2 보조 채널 구조체 사이에 제1 채널 구조체 및 분리 구조체 각각이 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 전자 시스템은, 메인 기판, 메인 기판 상의 반도체 장치, 및 메인 기판 상에, 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하되, 반도체 장치는, 제1 방향으로 서로 이격된 복수의 셀 영역, 제1 방향으로 복수의 셀 영역 사이에 배치된 분리 영역, 및 제1 방향을 기준으로 복수의 셀 영역 중 하나와 분리 영역 사이에 배치된 더미 영역이 형성된 기판, 기판 상에 교대로 적층된 절연층들 및 게이트 전극층들을 포함하는 제1 몰드 구조체, 복수의 셀 영역 각각에서, 제1 몰드 구조체를 관통하고, 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 및 제2 채널 구조체, 분리 영역에서, 제2 방향을 기준으로 제1 및 제2 채널 구조체와 동일한 위치에 배치되고, 제2 방향으로 서로 이격된 제1 빛 제2 분리 구조체, 및 더미 영역에서, 제2 방향으로 서로 이격된 제1 및 제2 보조 채널 구조체를 포함하되, 제1 및 제2 보조 채널 구조체는 제1 몰드 구조체의 상부를 관통하되 제1 몰드 구조체의 바닥면과 접촉하지 않는다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 블록도이다.
도 2는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 예시적인 회로도이다.
도 3은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 4는 도 3의 A-A선을 따라 절단한 단면도를 개략적으로 나타낸 도면이다.
도 5는 도 4의 R1을 확대한 확대도이다.
도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면으로, 도 5의 R1을 확대한 확대도에 대응되는 도면이다.
도 7은 도 4의 R2를 확대한 확대도이다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면으로, 도 4의 A-A'선을 따라 절단한 단면도에 대응되는 도면이다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 11은 도 10의 B-B'선을 따라 절단한 단면도를 개략적으로 나타낸 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다.
도 14는 도 13의 C-C'선을 따라 절단한 단면도를 개략적으로 나타낸 도면이다.
도 15 내지 도 19는 몇몇 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다.
도 20 내지 도 21은 몇몇 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다.
도 22는 몇몇 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다.
도 23은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다.
도 24는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다.
도 25는 도 24의 I-I'선을 따라 절단한 개략적인 단면도이다.
이하에서, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명의 몇몇 실시예에 따른 첨부된 도면을 참조하여 보다 상세하게 설명하고자 한다.
이하에서, 도 1 내지 도 7을 참조하여 예시적인 실시예들에 따른 반도체 메모리 장치를 설명한다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함한다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1-BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1-BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)는 비트라인(BL), 워드라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다. 구체적으로, 메모리 셀 블록들(BLK1-BLKn)은 워드라인(WL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1-BLKn)은 비트라인(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다. 구체적으로 도시되지는 않았으나, 인접하는 2개의 워드라인 절단 구조체들에 의해 하나의 메모리 셀 블록이 정의될 수 있다. 워드라인 절단 구조체들에 의해 정의되는 각각의 메모리 셀 블록들 내에는 후술하는 복수의 채널 구조체(CH)들이 배치될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다. 도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수도 있다.
제어 로직(37)은 로우 디코더(33), 상기 입출력 회로 및 상기 전압 생성 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드라인(WL) 및 비트라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1-BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록들(BLK1-BLKn)의 적어도 하나의 워드라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 선택할 수 있다. 또한, 로우 디코더(33)는 선택된 메모리 셀 블록들(BLK1-BLKn)의 워드라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작 수행 시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인(BL)에 인가할 수 있다. 한편, 독출 동작 수행 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예에 따른 반도체 장치를 설명하기 위한 예시적인 회로도이다.
도 2를 참고하면, 몇몇 실시예들에 따른 반도체 장치의 메모리 셀 어레이는 공통 소오스 라인(CSL), 복수의 비트 라인들(BL0-BL2) 및 공통 소오스 라인(CSL)과 비트 라인들(BL0-BL2) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
예를 들어, 각각의 셀 스트링들(CSTR)은 스트링 선택 트랜지스터(SST), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 비트 라인(BL0-BL2)과 직렬로 연결된 스트링 선택 트랜지스터(SST)을 포함할 수 있다. 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 각각의 셀 스트링들(CSTR)은 스트링 선택 트랜지스터(SST)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMCT)을 더 포함할 수 있다.
도면에는 도시하지 않았으나, 더미 셀(DMCT)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는 직렬 연결된 복수 개의 모오스(MOS) 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 복수의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 비트 라인(BL0-BL2)과 스트링 선택 트랜지스터(SST) 사이에 배치되는 소거 제어 트랜지스터를 더 포함할 수 있다. 소거 제어 트랜지스터는 스트링 선택 트랜지스터(SST)와 직렬로 연결될 수 있다.
몇몇 실시예들에 따르면, 스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어될 수 있으며, 더미 셀들(DMCT)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL)은 예를 들어, 워드 라인들 (WL0-WLn, DWL)과 같은 방향으로 연장될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인(SSL)은 전기적으로 서로 분리될 수 있다.
도면에 도시되지 않았지만, 셀 스트링(CSTR)이 소거 제어 트랜지스터를 포함할 경우, 소거 제어 트랜지스터들은 공통의 소거 제어 라인에 의해 제어될 수 있다. 소거 제어 트랜지스터들은 메모리 셀 어레이의 소거 동작시 게이트 유도 드레인 누설(GIDL; Gate Induced Drain Leakage)을 발생시킨다. 즉, 소거 제어 트랜지스터들은 GIDL 트랜지스터일 수 있다.
도 3은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 4는 도 3의 A-A'선을 따라 절단한 단면도를 개략적으로 나타낸 도면이다. 도 5는 도 4의 R1을 확대한 확대도이다. 도 6은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면으로, 도 5의 R1을 확대한 확대도에 대응되는 도면이다. 도 7은 도 4의 R2를 확대한 확대도이다.
도 3 내지 도 7을 참조하면, 몇몇 실시예들에 따른 반도체 장치는 제2 기판(100), 몰드 구조체(ST), 채널 구조체(CH), 분리 구조체(WLC), 및 보조 채널 구조체(DCH)를 포함한다. 도 3은 도 4의 몰드 구조체(ST)와 접촉하는 채널 구조체(CH), 분리 구조체(WLC), 및 보조 채널 구조체(DCH) 각각의 최상면을 나타낸 도면이다.
몇몇 실시예에 따르면, 반도체 장치는 셀 어레이 영역(CA) 및 주변　회로 영역(PA)을 포함할 수 있다.
주변　회로 영역(PA)은 주변 회로 소자(PTR), 하부 연결 배선체(PW) 및 주변 로직 절연막(102)을 포함할 수 있다.
주변 회로 소자(PTR)는 제1 기판(101) 상에 형성될 수 있다. 주변 회로 소자(PTR)는 셀 어레이 영역(CA)의 구조물들을 동작시키는 회로들일 수 있다.
주변 로직 절연막(102)은 제1 기판(101) 상에 형성될 수 있다. 주변 로직 절연막(102)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
하부 연결 배선체(PW)는 주변 로직 절연막(102) 내에 형성될 수 있다. 하부 연결 배선체(PW)는 주변 회로 소자(PTR)와 연결될 수 있다.
셀 어레이 영역(CA)은 주변　회로 영역(PA) 상에 배치될 수 있다. 셀 어레이 영역(CA)은 제2 기판(100), 공통 소오스 플레이트(105), 지지 반도체층(110), 몰드 구조체(ST), 채널 구조체(CH), 및 비트 라인(BL)을 포함할 수 있다.
제2 기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 제2 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
공통 소오스 플레이트(105)는 제2 기판(100) 상에 배치될 수 있다. 공통 소오스 플레이트(105)는 도 2의 공통 소오스 라인(CSL)의 역할을 할 수 있다.
공통 소오스 플레이트(105)는 도전성의 반도체막, 금속 실리사이드막 및 금속막 중 적어도 하나를 포함할 수 있다. 공통 소오스 플레이트(105)가 도전성의 반도체막을 포함할 경우, 공통 소오스 플레이트(105)는 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 공통 소오스 플레이트(105)는 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 공통 소오스 플레이트(105)는 반도체막에 포함된 p형 불순물, n형 불순물 및 탄소 중 적어도 하나를 포함할 수 있다.
지지 반도체층(110)은 공통 소오스 플레이트(105) 상에 배치될 수 있다. 지지 반도체층(110)은 예를 들어, 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다. 지지 반도체층(110)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
셀 어레이 영역(CA)은 몰드 구조체(ST)를 포함할 수 있다. 몰드 구조체(ST)는 공통 소오스 플레이트(105) 상에 배치될 수 있다.
복수의 도전성 라인(GSL, WL0-WLn)은 접지 선택 라인(GSL), 복수의 워드 라인(WL0-WLn), 더미 워드 라인(DWL), 적어도 하나의 스트링 선택 라인(SSL), 및 적어도 하나의 소거 제어 라인(MCL)을 포함할 수 있다. 접지 선택 라인(GSL), 복수의 워드 라인(WL0-WLn), 더미 워드 라인(DWL), 스트링 선택 라인(SSL), 소거 제어 라인(MCL)은 제2 기판(100) 상에 순차적으로 적층될 수 있다.
도 4를 참조하면, 접지 선택 라인(GSL) 상에 6개의 워드 라인(WL0-WLn)만을 도시하였지만, 이는 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 4를 참조하면, 몰드 구조체(ST)는 접지 선택 라인(GSL)과 일부의 워드 라인들(WL0-WLn)을 포함할 수 있다.
몇몇 실시예에서, 몰드 구조체(ST)는 지지 반도체층(110) 상에 배치될 수 있다. 몰드 구조체(ST)는 지지 반도체층(110) 상에 교대로 적층된 복수의 게이트 전극층(GSL, WL0-WLn) 및 복수의 전극간 절연층(140)을 포함할 수 있다. 예를 들어, 각각의 게이트 전극층(GSL, WL0-WLn) 및 각각의 전극간 절연층(140)은 제1 방향(Y) 및 제2 방향(X)으로 연장되는 층상 구조일 수 있다. 게이트 전극층(GSL, WL0-WLn) 및 전극간 절연층(140)은 제2 기판(100)의 상면과 교차하는(예를 들어, 수직하는) 제3 방향(Z)으로 교대로 적층될 수 있다.
몇몇 실시예에서, 복수의 게이트 전극층(GSL, WL0-WLn)은 제2 기판(100) 상에 차례로 적층되는 접지 선택 라인(GSL) 및 복수의 제1 워드 라인들(WL0-WLn)을 포함할 수 있다. 몇몇 실시예에서, 접지 선택 라인(GSL)은 복수의 게이트 전극층(GSL, WL0-WLn) 중 최하부에 배치되는 게이트 전극일 수 있다.
게이트 전극층(GSL, WL0-WLn)은 도전성 물질을 포함할 수 있다. 예를 들어,제1 게이트 전극층(GSL, WL0-WLn)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 게이트 전극층(GSL, WL0-WLn)은 단일막으로 형성되는 것으로 도시되었지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 5를 참조하면, 게이트 전극층(GSL, WL0-WLn)과 정보 저장 패턴(152) 사이에 절연막(146)이 배치될 수 있다. 절연막(146)은 예를 들어, 실리콘 산화물 또는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 도시된 것과 달리, 절연막(146)은 게이트 전극층(GSL, WL0-WLn)과, 정보 저장 패턴(152) 사이에 배치되지 않을 수도 있다.
게이트 전극층(GSL, WL0-WLn)은 배리어 도전막(147)을 더 포함할 수 있다. 배리어 도전막(147)은 금속, 금속 질화물, 금속 탄질화물 및 2차원 물질(Two-dimensional(2D) material) 중 적어도 하나를 포함할 수 있다. 예를 들어, 2차원 물질은 금속성 물질 및/또는 반도체성 물질일 수 있다. 2차원 물질(2D material)은 2차원 동소체(allotrope) 또는 2차원 화합물(compound)를 포함할 수 있다.
전극간 절연층(140)은 절연 물질을 포함할 수 있다. 예를 들어, 전극간 절연층(140)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 구조체(CH)는 몰드 구조체(ST)를 관통할 수 있다. 또한, 복수의 채널 구조체(CH)들은 복수의 게이트 전극층(GSL, WL0-WLn)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 각각의 채널 구조체(CH)는 제3 방향(Z)으로 연장될 수 있다.
채널 구조체(CH)의 하면의 제1 방향(Y)으로의 폭은 채널 구조체(CH)의 상면의 제1 방향(Y)으로의 폭보다 작을 수 있다. 채널 구조체(CH)의 제1 방향(Y)으로의 폭은 제2 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 이는 채널 구조체(CH)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
채널 구조체(CH)는 반도체 패턴(150) 및 정보 저장 패턴(152)을 포함할 수 있다.
반도체 패턴(150)은 몰드 구조체(ST)를 관통할 수 있다. 예를 들어, 반도체 패턴(150)은 제3 방향(Z)으로 연장될 수 있다. 반도체 패턴(150)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장 패턴(152)은 반도체 패턴(150)과 각각의 게이트 전극층(GSL, WL0-WLn) 사이에 개재될 수 있다. 예를 들어, 정보 저장 패턴(152)은 반도체 패턴(150)의 측면을 따라 연장될 수 있다.
정보 저장 패턴(152)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장 패턴(152)은 복수의 막을 포함할 수 있다. 예를 들어, 도 4 및 도 5를 참조하면, 채널 구조체(CH)의 정보 저장 패턴(152)은 몰드 구조체(ST)을 관통하는 채널 홀(CH_h)의 프로파일을 따라 형성된 터널 절연막(152a), 전하 저장막(152b) 및 블로킹 절연막(152c)을 포함할 수 있다.
터널 절연막(152a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(152b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(152c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
도 5를 참조하면, 터널 절연막(152a), 전하 저장막(152b) 및 블로킹 절연막(152c)은 채널 구조체(CH)의 하부에서 분리될 수 있다. 지지 반도체층(110)은 분리된 터널 절연막(152a), 전하 저장막(152b) 및 블로킹 절연막(152c) 사이에 배치될 수 있다. 지지 반도체층(110)은 공통 소오스 플레이트(105)와 반도체 패턴(150)을 전기적으로 연결시킬 수 있다.
또는 도 6을 참조하면, 지지 반도체층(110)이 배치되지 않은 경우, 터널 절연막(152a), 전하 저장막(152b) 및 블로킹 절연막(152c)은 채널 구조체(CH)의 바닥면에서 분리될 수 있다. 즉, 반도체 패턴(150)의 측벽이 노출되지 않고, 반도체 패턴(150)의 바닥면이 노출될 수 있다. 반도체 패턴(150)은 노출된 반도체 패턴(150)의 바닥면을 통해 공통 소오스 플레이트(105)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 채널 구조체(CH)는 충진 패턴(154)을 더 포함할 수 있다. 충진 패턴(154)은 반도체 패턴(150)의 내부를 채우도록 형성될 수 있다. 예를 들어, 반도체 패턴(150)은 충진 패턴(154)의 측면 및 바닥면을 따라 연장될 수 있다. 충진 패턴(154)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 채널 구조체(CH)는 채널 패드(156)를 더 포함할 수 있다. 채널 패드(156)는 반도체 패턴(150)의 상부와 접속되도록 형성될 수 있다. 예를 들어, 채널 패드(156)는 몰드 구조체(ST)의 최상부에 배치되는 전극간 절연층(140) 내에 형성될 수 있다.
도 4에서, 채널 패드(156)는 반도체 패턴(150)의 상면 상에 형성되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(150)의 상부는 채널 패드(156)의 측면을 따라 연장되도록 형성될 수도 있다. 채널 패드(156)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
도 3 및 도 4를 참조하면, 제2 기판(100) 상에 제1 및 제2 셀 영역(A1_1, A1_2), 제1 및 제2 셀 영역(A1_1, A1_2) 사이의 분리 영역(A2), 제1 셀 영역(A1_1)과 분리 영역(A2) 사이의 제1 더미 영역(A3_1), 및 제2 셀 영역(A1_2)과 분리 영역(A2) 사이의 제2 더미 영역(A3_2)이 형성될 수 있다.
채널 구조체(CH)는 몰드 구조체(ST)를 관통하고, 제2 방향(X)으로 서로 이격되는 제1 및 제2 채널 패턴(CH_11, CH_12) 및 제3 및 제4 채널 패턴(CH_13, CH_14)을 포함할 수 있다. 또한 채널 구조체(CH)는 제1 방향(Y)으로 서로 이격되는 제1 및 제3 채널 패턴(CH_11, CH_13) 및 제2 및 제4 채널 패턴(CH_12, CH_14)을 포함할 수 있다. 제1 및 제2 채널 패턴(CH_11, CH_12)은 제1 셀 어레이 영역(CA_1)에 형성되고, 제3 및 제4 채널 패턴(CH_13, CH_14)은 제2 셀 어레이 영역(CA_2)에 형성될 수 있다.
몇몇 실시예에서, 제1 채널 구조체(CH_1)는 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 도 3에 도시된 것처럼, 복수의 채널 구조체(CH)들은 제1 방향(Y) 및 제2 방향(X)에서 서로 엇갈리게 배열될 수 있다. 지그재그 형태로 배열된 복수의 채널 구조체(CH)들은 비휘발성 메모리 장치의 집적도를 보다 향상시킬 수 있다.
제1 층간 절연막(165) 및 제2 층간 절연막(173)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 비트 라인들(180)은 제1 방향(Y)으로 서로 이격되어 나란히 연장될 수 있다.
각각의 비트 라인(180)은 복수의 채널 구조체(CH)들과 접속될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 비트 라인(BL)은 비트 라인 컨택(177)을 통해 복수의 채널 구조체(CH)들과 접속될 수 있다. 비트 라인 컨택(177)은 예를 들어, 제1 층간 절연막(165) 및 제2 층간 절연막(173)을 관통하여 비트 라인(180)과 채널 구조체(CH)를 전기적으로 연결할 수 있다.
몰드 구조체(ST)는 분리 구조체(WLC)에 의해 분리될 수 있다. 분리 구조체(WLC)는 비트 라인(180)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 분리 구조체(WLC)는 제3 방향(Z)으로 연장되어 몰드 구조체(ST)를 완전히 절단할 수 있다.
이에 따라 복수의 게이트 전극층(GSL, WL0-WLn)은 분리 구조체(WLC)에 의해 절단될 수 있다. 분리 구조체(WLC)에 의해 몰드 구조체(ST)의 셀 어레이 영역(CA)이 분리될 수 있다.
도 3을 참조하면, 분리 구조체(WLC)는 제1 및 제2 셀 어레이 영역(CA_1, CA_2) 사이의 분리 영역(A2)에서 제2 방향(X)으로 서로 이격된 제1 및 제2 분리 패턴(WLC_1, WLC_2)을 포함할 수 있다.
보조 채널 구조체(DCH)는 분리 구조체(WLC)와 채널 구조체(CH) 사이의 더미 영역(A3)에 배치될 수 있다. 구체적으로, 보조 채널 구조체(DCH)는 제1 채널 패턴(CH_11)과 제1 분리 패턴(WLC_1) 사이의 제1 더미 영역(A3_1)에 배치된 제1 보조 채널 패턴(DCH_11), 및 제1 보조 채널 패턴(DCH_11)과 제2 방향(X)으로 이격되고, 제2 채널 패턴(CH_12)과 제2 분리 패턴(WLC_2) 사이의 제1 더미 영역(A3_1)에 배치된 제2 보조 채널 패턴(DCH_12)을 포함할 수 있다.
또한, 보조 채널 구조체(DCH)는 제3 채널 패턴(CH_13)과 제1 분리 패턴(WLC_1) 사이의 제2 더미 영역(A3_2)에 배치된 제3 보조 채널 패턴(DCH_13), 및 제3 보조 채널 패턴(DCH_13)과 제2 방향(X)으로 이격되고, 제4 채널 패턴(CH_14)과 제2 분리 패턴(WLC_2) 사이의 제2 더미 영역(A3_2)에 배치된 제4 보조 채널 패턴(DCH_14)을 포함할 수 있다.
보조 채널 구조체(DCH)는 몰드 구조체(ST)의 일부를 관통할 수 있다. 보조 채널 구조체(DCH)는 몰드 구조체(ST)의 상부를 관통하되 몰드 구조체(ST)의 바닥면과 접촉하지 않을 수 있다. 이 경우, 보조 채널 구조체(DCH)는 몰드 구조체(ST)의 상부를 관통하되 최하부의 게이트 전극층(GSL) 또는 공통 소오스 플레이트(105)와 접촉하지 않을 수 있다. 예를 들어, 도 3 및 도 4를 참조하면, 제1 및 제3 보조 채널 패턴(DCH_11, DCH_13)의 하단의 높이는 제1_1 및 제1_3 채널 패턴(CH_11, CH_13)의 하단의 높이보다 높은 레벨에 배치될 수 있다.
보조 채널 홀(DCH_h)의 직경은 채널 홀(CH_h)의 직경보다 작을 수 있다. 즉, 도 3을 참조하면, 몰드 구조체(ST)와 접촉하는 보조 채널 구조체(DCH)의 상면의 직경(r1)은 채널 구조체(CH)의 상면의 직경(r2) 및 분리 구조체(WLC)의 상면의 직경(r3)보다 작을 수 있다. 몇몇 실시예에서, 비교하여 상대적으로 설명되는 직경은, 동일 높이에서의 직경을 의미하거나 최대 직경을 의미할 수 있다.　
보조 채널 구조체(DCH)는 복수의 막을 포함할 수 있다. 도 4 및 도 7을 참조하면, 보조 채널 구조체(DCH)는 몰드 구조체(ST)의 일부를 관통하는 보조 채널 홀(DCH_h)의 프로파일을 따라 형성된 제1 층(162c), 제2 층(162b) 및 제3 층(162a) 중 적어도 하나를 포함할 수 있다.
제1 층(162c)은 산화물을 포함하고, 제2 층(162b)은 질화물을 포함하고, 제3 층(162a)은 산화물을 포함할 수 있다. 이 경우, 제1 층(162c)과 제3 층(162a)에 포함된 산화물은 서로 다를 수 있다. 또한, 몰드 구조체(ST)에 포함된 산화물과 제1 층(162c)에 포함된 산화물은 서로 다를 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
각각의 비트 라인(180)은 복수의 보조 채널 구조체(DCH)들과 접속될 수 있다. 예를 들어, 도 4에 도시된 것처럼, 비트 라인(BL)은 비트 라인 컨택(177)을 통해 복수의 보조 채널 구조체(DCH)들과 접속될 수 있다.
보조 채널 구조체(DCH)는 채널 구조체(CH)와 분리 구조체(WLC) 사이에서 이들과 엇갈리게 배치될 수 있다. 예를 들어 도 3을 참조하면, 제1 보조 채널 패턴(DCH_11)은 제1 방향(Y)을 기준으로 제1 채널 패턴(CH_11)과 제1 분리 패턴(WLC_1) 사이에 이들과 엇갈리게 배치될 수 있다. 제3 보조 채널 패턴(DCH_13)은 제1 방향(Y)을 기준으로 제3 채널 패턴(CH_13)과 제1 분리 패턴(WLC_1) 사이에 이들과 엇갈리게 배치될 수 있다.
한편, 채널 구조체(CH)와 분리 구조체(WLC)는 제2 방향(X)을 기준으로 서로 동일한 위치에 배치될 수 있다. 예를 들어 도 3을 참조하면, 제1 채널 패턴(CH_11)과 제1 분리 패턴(WLC_1) 및 제2 채널 패턴(CH_12)과 제2 분리 패턴(WLC_2)은 제2 방향(X)을 기준으로 각각 서로 동일한 위치에 배치될 수 있다.
제2 기판(100)의 상면에 나란한 방향을 기준으로, 서로 인접한 보조 채널 구조체(DCH)와 채널 구조체(CH), 및 서로 인접한 보조 채널 구조체(DCH)와 분리 구조체(WLC)는 삼각형 형상을 이룰 수 있다. 예를 들어 도 3을 참조하면, 제1 보조 채널 패턴(DCH_11), 제1 분리 패턴(WLC_1), 및 제2 분리 패턴(WLC_2)은 삼각형 형상을 이룰 수 있다. 제1 보조 채널 패턴(DCH_11), 제1 채널 패턴(CH_11), 및 제2 채널 패턴(CH_12)은 삼각형 형상을 이룰 수 있다.
서로 인접한 보조 채널 구조체(DCH) 간의 거리, 서로 인접한 보조 채널 구조체(DCH)와 채널 구조체(CH) 간의 거리, 서로 인접한 보조 채널 구조체(DCH)와 분리 구조체(WCL) 간의 거리는 서로 인접한 채널 구조체(CH) 간의 거리의 특정 범위로 형성될 수 있다.
예를 들어 도 3을 참조하면, 제1 보조 채널 패턴(DCH_11)과 제2 보조 채널 패턴(DCH_12) 사이의 제1 거리(D1), 제1 보조 채널 패턴(DCH_11)과 제1 채널 패턴(CH_11) 사이의 제2 거리(D2) 및 제1 보조 채널 패턴(DCH_11)과 제1 분리 패턴(WLC_1) 사이의 제3 거리(D3) 각각은 제1 채널 패턴(CH_11)과 제2 채널 패턴 사이(CH_12)의 제4 거리(D4)의 정수배 또는 0.5배 이상 1.5배 이하일 수 있다.
서로 인접한 보조 채널 구조체(DCH) 간의 거리, 서로 인접한 보조 채널 구조체(DCH)와 채널 구조체(CH) 간의 거리, 서로 인접한 보조 채널 구조체(DCH)와 분리 구조체(WCL) 간의 거리는 서로 인접한 분리 구조체(WLC) 간의 거리의 특정 범위로 형성될 수 있다.
제1 보조 채널 패턴(DCH_11)과 제2 보조 채널 패턴(DCH_12) 사이의 제1 거리(D1), 제1 보조 채널 패턴(DCH_11)과 제1 채널 패턴(CH_11) 사이의 제2 거리(D2) 및 제1 보조 채널 패턴(DCH_11)과 제1 분리 패턴(WLC_1) 사이의 제3 거리(D3) 각각은 제1 분리 패턴(WLC_1)과 제2 분리 패턴(WLC_2) 사이의 제5 거리(D5)의 0.5배 이상 1.5배 이하일 수 있다.
몇몇 실시예에서, 제1 내지 제5 거리(D1 내지 D5)란, 각각의 패턴들이 제1 몰드 구조체(ST1)와 접촉하는 상면을 기준으로, 상면의 중심들을 기준으로 측정한 거리, 즉 패턴 간의 피치(pitch)를 의미할 수 있다.
도 8은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
서로 인접한 보조 채널 구조체(DCH) 및 서로 인접한 분리 구조체(WLC)는 서로 머지(merge)될 수 있다. 예를 들어, 제1 및 제2 보조 채널 패턴(DCH_11, DCH_12)과 제1 및 제2 분리 패턴(WLC_1, WLC_2)은 서로 머지(merge)되어 몰드 구조체(ST)의 상면 상에서 하나의 머지 패턴(MP)을 형성할 수 있다.
도 8을 참조하면, 이 경우, 머지 패턴(MP)은 제2 방향(X)으로 연장된 바(bar) 형상을 이루는 제1 연장 패턴(P1) 및 제1 연장 패턴(P1)으로부터 제1 방향(Y)으로 돌출된 제1 및 제2 돌출 패턴(P2, P3)을 포함할 수 있다. 제1 돌출 패턴(P2)이 제1 방향(Y)으로 돌출된 제1 길이(L1)와 제2 돌출 패턴(P3)이 제1 방향(Y)으로 돌출된 제2 길이(L2)는 서로 다를 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면으로, 도 4의 A-A'선을 따라 절단한 단면도에 대응되는 도면이다. 설명의 편의를 위해, 도 1 내지 도 8을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 몰드 구조체(ST)는 제1 몰드 구조체(ST1) 상의 제2 몰드 구조체(ST2)를 더 포함할 수 있다. 제1 몰드 구조체(ST1)는 접지 선택 라인(GSL)과 일부의 워드 라인들(WL0-WLk)을 포함할 수 있다. 제2 몰드 구조체(ST2)는 나머지 워드 라인들(WLk+1-WLn)과, 더미 워드 라인(DWL)과, 스트링 선택 라인(SSL)과, 소거 제어 라인(ECL)을 포함할 수 있다. 여기에서, n은 k보다 큰 자연수이다.
몇몇 실시예에서, 제1 몰드 구조체(ST1)는 지지 반도체층(110) 상에 배치될 수 있다. 제1 몰드 구조체(ST1)는 지지 반도체층(110) 상에 교대로 적층된 복수의 제1 게이트 전극층(GSL, WL0-WLk) 및 복수의 제1 전극간 절연층(141)을 포함할 수 있다. 예를 들어, 각각의 제1 게이트 전극층(GSL, WL0-WLk) 및 각각의 제1 전극간 절연층(141)은 제1 방향(Y) 및 제2 방향(X)으로 연장되는 층상 구조일 수 있다. 제1 게이트 전극층(GSL, WL0-WLk) 및 제1 전극간 절연층(141)은 제2 기판(100)의 상면과 교차하는(예를 들어, 수직하는) 제3 방향(Z)으로 교대로 적층될 수 있다.
몇몇 실시예에서, 복수의 제1 게이트 전극층(GSL, WL0-WLk)은 제2 기판(100) 상에 차례로 적층되는 접지 선택 라인(GSL) 및 복수의 제1 워드 라인들(WL0-WLk)을 포함할 수 있다. 몇몇 실시예에서, 접지 선택 라인(GSL)은 복수의 제1 게이트 전극층(GSL, WL0-WLk) 중 최하부에 배치되는 게이트 전극일 수 있다.
제2 몰드 구조체(ST2)는 제1 몰드 구조체(ST1) 상에 배치될 수 있다. 제2 몰드 구조체(ST2)는 제1 몰드 구조체(ST1) 상에 교대로 적층된 복수의 제2 게이트 전극층(WLk+1-WLn) 및 복수의 제2 전극간 절연층(142)을 포함할 수 있다. 예를 들어, 각각의 제2 게이트 전극층(WLk+1-WLn) 및 각각의 제2 전극간 절연층(142)은 제1 방향(Y) 및 제2 방향(X)으로 연장되는 층상 구조일 수 있다.
제1 게이트 전극층(GSL, WL0-WLk) 및 제2 게이트 전극층(WLk+1-WLn)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극층(GSL, WL0-WLk) 및 제2 게이트 전극층(WLk+1-WLn)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 전극간 절연층(141) 및 제2 전극간 절연층(142)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 전극간 절연층(141) 및 제2 전극간 절연층(142)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 채널 구조체(CH_1)는 제1 몰드 구조체(ST1)를 관통하고, 제2 채널 구조체(CH_2)는 제2 몰드 구조체(ST2)를 관통할 수 있다. 제1 및 제2 채널 구조체(CH_1, CH_2)는 연속적으로 연결될 수 있다. 즉, 제1 및 제2 채널 구조체(CH_1, CH_2)는 일체(single body)일 수 있다.
복수의 제1 및 제2 채널 구조체(CH_1, CH_2)들은 복수의 게이트 전극층(GSL, WL0-WLn)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 제1 및 제2 채널 구조체(CH_1, CH_2)는 제3 방향(Z)으로 연장될 수 있다.
제2 채널 구조체(CH_2)의 하면의 제1 방향(Y)으로의 폭은 제2 채널 구조체(CH_2)의 상면의 제1 방향(Y)으로의 폭보다 작을 수 있다. 제2 채널 구조체(CH_2)의 제1 방향(Y)으로의 폭은 제2 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 이는 제2 채널 구조체(CH_2)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
제1 채널 구조체(CH_1)의 최상면의 제1 방향(Y)으로의 폭은 제2 채널 구조체(CH_2)의 최하면의 제1 방향(Y)으로의 폭보다 클 수 있다. 즉, 제1 및 제2 채널 구조체(CH_1, CH_2)의 측벽은 단차를 가질 수 있다. 이는 제1 몰드 구조체(ST1)를 관통하는 식각 공정과 제2 몰드 구조체(ST2)를 관통하는 식각 공정이 별개로 수행됨에 기인할 수 있다.
제2 채널 구조체(CH_2)는 반도체 패턴(150), 정보 저장 패턴(152), 및 충진 패턴(154)을 포함할 수 있다. 반도체 패턴(150)은 제1 몰드 구조체(ST1) 및 제2 몰드 구조체(ST2)를 관통하여 제3 방향(Z)으로 연장될 수 있다.
제2 채널 구조체(CH_2)의 반도체 패턴(150), 정보 저장 패턴(152), 및 충진 패턴(154)에 관한 설명은, 전술한 제1 채널 구조체(CH_1)의 반도체 패턴(150), 정보 저장 패턴(152), 및 충진 패턴(154)에 관한 설명이 마찬가지로 적용될 수 있다.
몇몇 실시예에서, 제2 채널 구조체(CH_2)는 채널 패드(156)를 더 포함할 수 있다. 채널 패드(156)는 반도체 패턴(150)의 상부와 접속되도록 형성될 수 있다. 예를 들어, 채널 패드(156)는 제2 몰드 구조체(ST2)의 최상부에 배치되는 제2 전극간 절연층(142) 내에 형성될 수 있다. 제2 채널 구조체(CH_2)의 채널 패드(156)의 물질에 관한 설명은, 전술한 제1 채널 구조체(CH_1)의 채널 패드(156)의 물질에 관한 설명이 마찬가지로 적용될 수 있다.
몇몇 실시예에서, 복수의 제2 채널 구조체(CH_2)들은 지그재그(zigzag) 형태로 배열되어 비휘발성 메모리 장치의 집적도를 보다 향상시킬 수 있다.
제1 몰드 구조체(ST1) 및 제2 몰드 구조체(ST2)는 제1 분리 패턴(WLC_1)에 의해 분리될 수 있다. 제1 분리 패턴(WLC_1)은 비트 라인(180)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 제1 분리 패턴(WLC_1)은 제3 방향(Z)으로 연장되어 제1 몰드 구조체(ST1) 및 제2 몰드 구조체(ST2)를 완전히 절단할 수 있다. 이에 따라 복수의 제1 게이트 전극층(GSL, WL0-WLk) 및 복수의 제2 게이트 전극층(WLk+1-WLn)은 제1 분리 패턴(WLC_1)에 의해 절단될 수 있다.
보조 채널 구조체(DCH)는 제2 몰드 구조체(ST2)의 전부 및 제1 몰드 구조체(ST1)의 일부를 관통하도록 형성될 수 있다. 예를 들어, 도 9를 참조하면, 제1 및 제3 보조 채널 패턴(DCH_11, DCH_13)은 제2 몰드 구조체(ST2)의 전부 및 제1 몰드 구조체(ST1)의 상부 중 일부를 관통할 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 11은 도 10의 B-B'선을 따라 절단한 단면도를 개략적으로 나타낸 도면이다. 도 12는 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10 및 도 11을 참조하면, 분리 구조체(WLC)와 채널 구조체(CH) 사이에 보조 채널 구조체(DCH)가 형성되지 않을 수 있다. 이 경우, 몰드 구조체(ST)의 상면에 보조 채널 구조체(DCH)가 형성되지 않을 수 있다.
도 12를 참조하면 제1 및 제2 분리 패턴(WLC_1, WLC_2)은 서로 머지(merge)되어 하나의 머지 패턴(MP)을 형성할 수 있다.
이 경우, 머지 패턴(MP)은 제2 방향(X)으로 연장된 바(bar) 형상을 이루는 제1 연장 패턴(P1) 및 제1 연장 패턴(P1)으로부터 제1 방향(Y)으로 돌출된 제1 돌출 패턴(P2)을 포함할 수 있다.
도 13은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 개략적인 레이아웃도이다. 도 14는 도 13의 C-C'선을 따라 절단한 단면도를 개략적으로 나타낸 도면이다. 설명의 편의를 위해, 도 1 내지 도 12를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 13 및 도 14를 참조하면, 분리 구조체(WLC)와 채널 구조체(CH) 사이에 보조 채널 구조체(DCH)가 일부 형성될 수 있다. 이 경우, 보조 채널 구조체(DCH)가 도 4의 경우보다 작은 직경과 깊이를 갖도록 형성될 수 있다. 예를 들어, 도 14를 참조하면, 보조 채널 구조체(DCH)는 몰드 구조체(ST)의 최상부의 절연층(140)과 접촉하며, 최상부의 게이트 전극층(WLn)과는 접촉하지 않을 수 있다.
이 경우, 보조 채널 구조체(DCH) 내부에는 산화물층이 형성될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 15 내지 도 19는 몇몇 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 7을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다. 몇몇 실시예에서, 주변 회로 영역(PA)이 형성된 후 주변 회로 영역(PA) 상에 셀 어레이 영역(CA)이 형성될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 도 15 내지 도 19에서는 설명의 편의를 위해, 주변 회로 영역(PA)을 제외하고 설명한다.
도 15를 참조하면, 제2 기판(100) 상에 공통 소오스 플레이트(105) 및 지지 반도체층(110)이 형성될 수 있다. 공통 소오스 플레이트(105) 상에, 차례로 적층된 전극간 절연층(140)과 희생층(121)을 포함하는 예비 몰드 구조체(ST')가 형성될 수 있다. 희생층(121)은 전극간 절연층(140)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 전극간 절연층(140)이 실리콘 산화물을 포함하는 경우에, 희생층(121)은 폴리 실리콘을 포함할 수 있다.
예비 몰드 구조체(ST') 상에 하드 마스크막(HM) 및 레지스트막(RE)을 형성할 수 있다.
도 16을 참조하면, 하드 마스크막(HM)을, 하드 마스크 패턴(HP)으로 형성할 수 있다. 구체적으로 도시되지는 않았으나, 레지스트막(RE)을 포토 마스크 패턴을 이용하여 레지스트 패턴으로 패터닝하고, 하드 마스크막(HM)을, 레지스트 패턴을 이용하여 하드 마스크 패턴(HP)으로 패터닝할 수 있다.
도 17을 참조하면, 하드 마스크 패턴(HP)을 이용하여 예비 몰드 구조체(ST')를 관통하는 채널 홀(CH_h), 분리 구조체 홀(WLC_h), 및 보조 채널 홀(DCH_h)을 동시에 형성할 수 있다.
채널 홀(CH_h) 내에 채널 희생 패턴(124)이 형성될 수 있다. 보조 채널 홀(DCH_h) 내에 보조 채널 희생 패턴(124')이 형성될 수 있다.
채널 희생 패턴(124)은 예를 들어, 폴리 실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
하드 마스크 패턴(HP)은 제거될 수 있다.
도 18을 참조하면, 채널 희생 패턴(124)을 제거하여 채널 구조체(CH)를 형성하고, 보조 채널 희생 패턴(124')을 제거하여 보조 채널 구조체(DCH)를 형성할 수 있다. 제1 층간 절연막(165)을 전극간 절연층(140) 상에 형성할 수 있다.
몇몇 실시예에 따르면, 분리 구조체(WLC)와 채널 구조체(CH) 사이에 보조 채널 구조체(DCH)를 형성함에 따라, 분리 구조체 홀(WLC_h)과 채널 홀(CH_h)을 형성하기 위한 에칭 공정에 있어서, 하드 마스크 패턴(HP)의 높이 차이를 보다 줄이면서 패턴 간의 에치 로딩의 차이를 줄일 수 있다. 나아가, 몇몇 실시예에 따르면, 채널 홀(CH_h), 분리 구조체 홀(WLC_h), 및 보조 채널 홀(DCH_h)을 동시에 형성함으로써, 패턴들을 형성하기 위한 공정을 간소화할 수 있다.
도 19를 참조하면, 분리 구조체 홀(WLC_h)에 분리 패턴(WLC)을 형성할 수 있다. 분리 구조체 홀(WLC_h) 내부에 절연 물질이 채워져 분리 패턴(WLC)이 형성될 수 있다. 절연 물질의 종류는 제한되지 아니하나, 예로서, 산화물을 포함할 수 있다.
이후, 희생층(121)이 제거된 공간에 각각 게이트 전극층(GSL, WL0-WLn)이 형성될 수 있다. 즉, 대체 금속 게이트(Replacement metal gate) 공정을 통해 희생층(121)은 각각 게이트 전극층(GSL, WL0-WLn)으로 교체될 수 있다. 이에 따라, 제1 및 제2 셀 어레이 영역(CA_1, CA_2)의 최외곽 영역에 보조 채널 구조체(DCH)가 형성된 도 4의 몰드 구조체(ST)가 형성될 수 있다.
도 20 내지 도 21은 몇몇 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 19를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 20을 참조하면, 하드 마스크막 및 레지스트막을 형성한 후, 포토 마스크 패턴 및 레지스트 패턴을 이용하여 하드 마스크막을 하드 마스크 패턴(HP)으로 패터닝할 수 있다. 이 경우, 분리 구조체(WLC)와 채널 구조체(CH) 사이에 보조 채널 구조체(DCH)가 형성될 영역에서, 하드 마스크막의 일부만이 패터닝될 수 있다. 즉, 하드 마스크막의 일부만이 식각되어 하드 마스크막의 바닥면이 패터닝되지 않을 수 있다.
도 21을 참조하면, 일부만이 패터닝된 하드 마스크 패턴(HP)을 이용하여 예비 몰드 구조체(ST')를 관통하는 채널 홀(CH_h) 및 분리 구조체 홀(WLC_h)을 동시에 형성할 수 있다. 이 경우, 예비 몰드 구조체(ST')의 상면에 보조 채널 구조체(DCH)가 형성되지 않을 수 있다. 즉 도 10 및 도 11에서와 같이, 분리 구조체(WLC)와 채널 구조체(CH) 사이에 보조 채널 구조체(DCH)가 형성되지 않을 수 있다. 이후, 채널 홀(CH_h)에 채널 희생 패턴(124)을 형성할 수 있다.
도 22는 몇몇 실시예들에 따른 반도체 장치의 제조방법을 설명하기 위한 중간 단계 도면들이다. 설명의 편의를 위해, 도 1 내지 도 21을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
구체적으로 도시되지는 않았으나, 하부 하드 마스크 패턴을 이용하여 제1 예비 몰드 구조체(ST1')를 관통하는 제1 채널 홀(CH_h1) 및 제1 보조 채널 홀(DCH_h1)을 동시에 형성할 수 있다.
제1 채널 홀(CH_h1) 내에 채널 희생 패턴(124)이 형성될 수 있다. 제1 보조 채널 홀(DCH_h1) 내에 보조 채널 희생 패턴(124')이 형성될 수 있다. 이후, 보조 채널 희생 패턴(124')을 제거할 수 있다.
제1 예비 몰드 구조체(ST1') 상에 차례로 적층된 제2 전극간 절연층(142)과 제2 희생층(122)을 포함하는 제2 예비 몰드 구조체(ST2')가 형성될 수 있다. 제2 희생층(122)은 제2 전극간 절연층(142)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 전극간 절연층(142)이 실리콘 산화물을 포함하는 경우에, 제2 희생층(122)은 폴리 실리콘을 포함할 수 있다.
예를 들어, 제2 희생층(122)은 제1 희생층(121)과 동일한 물질을 포함할 수 있고, 제2 전극간 절연층(142)은 제1 전극간 절연층(141)과 동일한 물질을 포함할 수 있다.
구체적으로 도시되지는 않았으나, 제2 예비 몰드 구조체(ST2') 상에 패터닝된 상부 하드 마스크 패턴을 형성할 수 있다.
제2 예비 몰드 구조체(ST2')를 관통하는 제2 채널 홀(CH_h2), 분리 구조체 홀(WLC_h) 및 제2 보조 채널 홀(DCH_h2)을 동시에 형성할 수 있다.
이 경우, 도 9에서와 같이 보조 채널 구조체(DCH)는 제2 몰드 구조체(ST2)의 전부 및 제1 몰드 구조체(ST1)의 일부를 관통하도록 형성될 수 있다.
도 23은 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 블록도이다. 도 24는 몇몇 실시예에 따른 전자 시스템을 설명하기 위한 예시적인 사시도이다. 도 25는 도 24의 I-I'선을 따라 절단한 개략적인 단면도이다.
도 23을 참조하면, 몇몇 실시예들에 따른 전자 시스템(1000)은 반도체 장치(1100) 및 반도체 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, NAND 플래쉬 메모리 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 몇몇 실시예에서, 제1 구조물(1100F)은 제2 구조물(1100S)의 옆에 배치될 수도 있다. 제1 구조물(1100F)은 디코더 회로(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
몇몇 실시예에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 게이트 하부 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 게이트 상부 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
몇몇 실시예에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 워드라인들(WL), 및 제1 및 제2 게이트 상부 라인들(UL1, UL2)은, 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트라인(BL)들은 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 구조물(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 구조물(1100F) 내에서 제2 구조물(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 반도체 장치(1100)들을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 반도체 장치(1100)들을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 액세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 24를 참조하면, 몇몇 실시예에 따른 반도체 메모리 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 비휘발성 메모리 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 비휘발성 메모리 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 형성되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 몇몇 실시예에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 비휘발성 메모리 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 비휘발성 메모리 패키지(2003)에 데이터를 기록하거나, 비휘발성 메모리 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 비휘발성 메모리 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 비휘발성 메모리 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 비휘발성 메모리 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 메모리 패키지(2003)는 서로 이격된 제1 및 제2 반도체 메모리 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 메모리 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 메모리 패키지일 수 있다. 제1 및 제2 반도체 메모리 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 패키지 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 하부 패드들(2125), 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조물들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 전자 시스템(2000)의 메인 기판(2010)의 배선 패턴들(2005)에 연결될 수 있다.
각각의 반도체 칩(2200)은 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 23의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 워드라인들(3210) 및 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 상술한 반도체 장치를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 각각의 제1 및 제2 반도체 메모리 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 다른 실시예에 따라, 각각의 제1 및 제2 비휘발성 메모리 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, 관통 전극(Through Silicon Via, TSV)을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 상기 인터포저 기판에 형성되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 25를 참조하면, 반도체 칩들(2200) 각각은 반도체 기판(3010) 및 반도체 기판(3010) 상에 차례로 적층되는 제1 구조물(3100) 및 제2 구조물(3200)을 포함할 수 있다. 제1 구조물(3100)은 주변 배선들(3110)을 포함하는 주변 회로 영역을 포함할 수 있다. 제2 구조물(3200)은 공통 소스 라인(3205), 공통 소스 라인(3205) 상의 게이트 적층 구조물(3210), 게이트 적층 구조물(3210)을 관통하는 메모리 채널 구조물들(3220)과 분리 구조물들(3230), 메모리 채널 구조물들(3220)과 전기적으로 연결되는 비트라인들(3240), 및 게이트 적층 구조물(3210)의 워드라인들(WL)과 전기적으로 연결되는 게이트 연결 배선들(1115)을 포함할 수 있다.
도 25에 도시된 반도체 장치는, 주변 회로 영역(PA) 상에 배치되고, 셀 어레이 영역(CA)이 형성된 제2 기판(100), 제2 기판(100) 상에 적층된 전극간 절연층(140) 및 게이트 전극층(GSL, WL0-WLn)을 포함하는 몰드 구조체(ST), 몰드 구조체(ST)를 관통하고, 제2 기판(100)의 상면과 나란한 일 방향으로 서로 이격되는 복수의 채널 구조체(CH), 복수의 채널 구조체(CH) 사이에 배치되고, 게이트 전극층(GSL, WL1-WLn)들을 일 방향으로 분리시키는 분리 구조체(WLC), 및 몰드 구조체(ST)의 일부를 관통하고, 분리 구조체(WLC)와 각각의 채널 구조체(CH) 사이에 배치된 보조 채널 구조체(DCH)를 포함한다.
도 25에 도시된 반도체 장치는, 일 방향으로 서로 이격된 제1 및 제2 셀 어레이 영역(CA_1, CA_2), 일 방향으로 제1 및 제2 셀 어레이 영역(CA_1, CA_2) 사이에 배치된 분리 영역(A2)이 형성된 제2 기판(100), 제2 기판(100) 상에 교대로 적층된 절연층(140) 및 게이트 전극층(GSL, WL1-WLn)을 포함하는 몰드 구조체(ST), 제1 및 제2 셀 어레이 영역(CA_1, CA_2) 각각에서, 몰드 구조체(ST)를 관통하고, 일 방향과 교차하는 타 방향으로 서로 이격된 복수의 채널 구조체(CH), 분리 영역(A2)에서, 타 방향을 기준으로 복수의 채널 구조체(CH)와 동일한 위치에 배치되고, 타 방향으로 서로 이격된 분리 구조체(WLC), 및 제1 및 제2 셀 어레이 영역(CA_1, CA_2)과 분리 영역(A2) 사이에서 타 방향으로 서로 이격된 보조 채널 구조체(DCH)를 포함하되, 보조 채널 구조체(DCH)는 몰드 구조체(ST)의 상부를 관통하되 몰드 구조체(ST)의 바닥면과 접촉하지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 공통 소오스 플레이트
110: 지지 반도체층 ST: 몰드 구조체
CH: 채널 구조체 DCH: 보조 채널 구조체
WLC: 분리 구조체 180: 비트 라인

Claims (10)

  1. 주변 회로 영역 상에 배치되고, 셀 어레이 영역이 형성된 기판;
    상기 기판 상에 교대로 적층된 절연층들 및 게이트 전극층들을 포함하는 제1 몰드 구조체;
    상기 제1 몰드 구조체를 관통하고, 상기 기판의 상면과 나란한 제1 방향으로 서로 이격되는 제1 및 제2 채널 구조체;
    상기 제1 및 제2 채널 구조체 사이에 배치되고, 상기 게이트 전극층들을 상기 제1 방향으로 분리시키는 분리 구조체; 및
    상기 제1 몰드 구조체의 일부를 관통하고, 상기 분리 구조체와 상기 제1 채널 구조체 사이 및 상기 분리 구조체와 상기 제2 채널 구조체 사이에 각각 배치된 제1 및 제2 보조 채널 구조체를 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 기판 상에서, 상기 게이트 전극층들의 하부에 배치되고 상기 제1 및 제2 채널 구조체와 접촉하는 공통 소오스 플레이트를 더 포함하고,
    상기 제1 및 제2 보조 채널 구조체는 상기 제1 몰드 구조체의 상부를 관통하되 상기 공통 소오스 플레이트와 접촉하지 않는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 및 제2 보조 채널 구조체의 하단의 높이는 상기 제1 및 제2 채널 구조체의 하단의 높이보다 높은 레벨에 배치되는 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 몰드 구조체 상에, 교대로 적층된 절연층들 및 게이트 전극층들을 포함하는 제2 몰드 구조체를 더 포함하고,
    상기 제1 및 제2 보조 채널 구조체는 상기 제2 몰드 구조체를 관통하는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 및 제2 채널 구조체는, 상기 제1 몰드 구조체를 관통하는 제1 및 제2 채널 홀의 프로파일을 따라 형성된 블로킹막, 전하 저장막, 터널 절연막, 및 반도체 패턴을 각각 포함하고,
    상기 제1 및 제2 보조 채널 구조체는, 상기 제1 몰드 구조체의 일부를 관통하는 제1 및 제2 보조 채널 홀의 프로파일을 따라 형성된 산화물층을 각각 포함하고,
    상기 제1 및 제2 보조 채널 홀의 직경은 상기 제1 및 제2 채널 홀의 직경보다 작은 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 채널 구조체는, 상기 기판의 상면과 나란하고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 및 제2 채널 패턴을 포함하고,
    상기 제2 채널 구조체는, 상기 제2 방향으로 서로 이격된 제3 및 제4 채널 패턴을 포함하고,
    상기 분리 구조체는, 상기 제1 및 제2 채널 구조체 사이에서 상기 제2 방향으로 서로 이격된 제1 및 제2 분리 패턴을 포함하고,
    상기 제1 및 제2 보조 채널 구조체는, 상기 제1 방향을 기준으로 상기 제1 채널 패턴과 상기 제1 분리 패턴 사이에 엇갈리게 배치된 제1 보조 채널 패턴 및 상기 제2 방향으로 상기 제1 보조 채널 패턴과 이격되고 상기 제1 방향을 기준으로 상기 제2 채널 패턴과 상기 제2 분리 패턴 사이에 엇갈리게 배치된 제2 보조 채널 패턴을 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 채널 패턴과 제1 분리 패턴 및 상기 제2 채널 패턴과 제2 분리 패턴은 상기 제2 방향을 기준으로 각각 서로 동일한 위치에 배치되고,
    상기 제1 보조 채널 패턴은 상기 제2 방향을 기준으로 상기 제1 및 제2 채널 패턴 사이 및 상기 제1 및 제2 분리 패턴 사이에 배치되는 반도체 장치.
  8. 복수의 셀 영역, 상기 복수의 셀 영역 사이의 분리 영역, 및 상기 복수의 셀 영역 중 하나와 상기 분리 영역 사이의 더미 영역이 형성된 기판;
    상기 기판 상에 교대로 적층된 절연층들 및 게이트 전극층들을 포함하는 몰드 구조체;
    상기 복수의 셀 영역 각각에서, 상기 몰드 구조체를 관통하고, 상기 기판의 상면과 나란한 제1 방향으로 서로 이격된 제1 및 제2 채널 구조체;
    상기 분리 영역에서, 상기 제1 방향으로 상기 제1 및 제2 채널 구조체 사이에 배치되는 분리 구조체; 및
    상기 더미 영역에서, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격된 제1 및 제2 보조 채널 구조체를 포함하되,
    상기 제2 방향을 기준으로, 상기 제1 및 제2 보조 채널 구조체 사이에 상기 제1 채널 구조체 및 분리 구조체 각각이 배치되는 반도체 장치.
  9. 제8항에 있어서,
    상기 제1 및 제2 보조 채널 구조체는 상기 몰드 구조체의 상부를 관통하되 상기 몰드 구조체의 바닥면과 접촉하지 않는 반도체 장치.
  10. 제8항에 있어서,
    상기 제1 및 제2 보조 채널 구조체와 상기 분리 구조체는 서로 머지(merge)되어, 상기 제1 방향으로 돌출된 제1 및 제2 돌출 패턴을 형성하고,
    상기 제1 돌출 패턴이 상기 제1 방향으로 돌출된 제1 길이와 상기 제2 돌출 패턴이 상기 제1 방향으로 돌출된 제2 길이는 서로 다른 반도체 장치.
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