KR20240022910A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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이천안
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Abstract

반도체 장치가 개시된다. 상기 반도체 장치는, 제1 기판과, 상기 제1 기판 상의 주변 회로와, 상기 주변 회로 및 상기 제1 기판 상의 제1 절연 구조물과, 상기 제1 절연 구조물 상의 제1 본딩 패드를 포함하는 제1 구조물; 및 공통 소스 플레이트와, 상기 공통 소스 플레이트 상에 배치되는 셀 스택으로서, 복수의 게이트 전극과 상기 복수의 게이트 전극을 관통하여 상기 공통 소스 플레이트에 연결되는 복수의 채널 구조물을 포함하는 셀 스택과, 상기 셀 스택 상에 배치되고 상기 제1 절연 구조물과 접촉하는 제2 절연 구조물과, 상기 제2 절연 구조물 상에 배치되고 상기 제1 본딩 패드와 접촉하는 제2 본딩 패드와, 상기 셀 스택을 상기 제2 본딩 패드와 전기적으로 연결하는 인터커넥트 구조물을 포함하고, 상기 셀 스택은 상기 셀 스택을 관통하여 제1 수평 방향으로 연장되는 복수의 스택 절연층 사이에 정의되는 복수의 셀 블록을 포함하고, 상기 복수의 셀 블록은 복수의 메인 블록과, 상기 복수의 메인 블록의 일 측에 배치되는 더미 블록을 포함하는, 제2 구조물을 포함하고, 상기 공통 소스 플레이트는, 상기 복수의 메인 블록과 수직 오버랩되는 메인 공통 소스 라인 영역과, 상기 메인 공통 소스 라인 영역으로부터 이격되고 전기적으로 분리되며 상기 적어도 하나의 더미 블록과 수직 오버랩되는 더미 공통 소스 라인 영역을 포함한다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{Semiconductor device and electronica system including the same}
본 발명의 기술적 사상은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 더욱 상세하게는, 본딩된 구조체를 갖는 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되었다. 또한 제1 기판 상에 반도체 장치의 일부분을 형성하고 제2 기판 상에 반도체 장치의 다른 일부분을 형성하고 제1 기판과 제2 기판을 본딩하는 방식의 반도체 장치가 제안되었다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 감소된 면적 및 감소된 공통 소스 라인 노이즈를 갖는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 상기 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 제1 기판과, 상기 제1 기판 상의 주변 회로와, 상기 주변 회로 및 상기 제1 기판 상의 제1 절연 구조물과, 상기 제1 절연 구조물 상의 제1 본딩 패드를 포함하는 제1 구조물; 및 공통 소스 플레이트와, 상기 공통 소스 플레이트 상에 배치되는 셀 스택으로서, 복수의 게이트 전극과 상기 복수의 게이트 전극을 관통하여 상기 공통 소스 플레이트에 연결되는 복수의 채널 구조물을 포함하는 셀 스택과, 상기 셀 스택 상에 배치되고 상기 제1 절연 구조물과 접촉하는 제2 절연 구조물과, 상기 제2 절연 구조물 상에 배치되고 상기 제1 본딩 패드와 접촉하는 제2 본딩 패드와, 상기 셀 스택을 상기 제2 본딩 패드와 전기적으로 연결하는 인터커넥트 구조물을 포함하고, 상기 셀 스택은 상기 셀 스택을 관통하여 제1 수평 방향으로 연장되는 복수의 스택 절연층 사이에 정의되는 복수의 셀 블록을 포함하고, 상기 복수의 셀 블록은 복수의 메인 블록과, 상기 복수의 메인 블록의 일 측에 배치되는 더미 블록을 포함하는, 제2 구조물을 포함하고, 상기 공통 소스 플레이트는, 상기 복수의 메인 블록과 수직 오버랩되는 메인 공통 소스 라인 영역과, 상기 메인 공통 소스 라인 영역으로부터 이격되고 전기적으로 분리되며 상기 적어도 하나의 더미 블록과 수직 오버랩되는 더미 공통 소스 라인 영역을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 제1 기판과, 상기 제1 기판 상의 주변 회로와, 상기 주변 회로 및 상기 제1 기판 상의 제1 절연 구조물과, 상기 제1 절연 구조물 상의 제1 본딩 패드를 포함하는 제1 구조물; 및 공통 소스 플레이트와, 상기 공통 소스 플레이트 상에 배치되는 셀 스택으로서, 복수의 게이트 전극과 상기 복수의 게이트 전극을 관통하는 복수의 채널 구조물을 포함하는 셀 스택과, 상기 셀 스택 상에 배치되고 상기 제1 절연 구조물과 접촉하는 제2 절연 구조물과, 상기 제2 절연 구조물 상에 배치되고 상기 제1 본딩 패드와 접촉하는 제2 본딩 패드를 포함하고, 상기 셀 스택은 메인 블록과, 상기 메인 블록의 일 측에 배치되는 더미 블록을 포함하는, 제2 구조물을 포함하고, 상기 공통 소스 플레이트는, 상기 복수의 채널 구조물 중 상기 메인 블록에 배치되는 제1 채널 구조물과 연결되는 메인 공통 소스 라인 영역과, 상기 복수의 채널 구조물 중 상기 더미 블록에 배치되는 제2 채널 구조물과 연결되고 상기 메인 공통 소스 라인 영역으로부터 이격되는 더미 공통 소스 라인 영역을 포함하고, 상기 메인 공통 소스 라인 영역에 공통 소스 전압이 인가될 때 상기 더미 공통 소스 라인 영역은 플로팅되도록 구성된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 전자 시스템은, 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 상기 반도체 장치는, 제1 기판과, 상기 제1 기판 상의 주변 회로와, 상기 주변 회로 및 상기 제1 기판 상의 제1 절연 구조물과, 상기 제1 절연 구조물 상의 제1 본딩 패드를 포함하는 제1 구조물; 공통 소스 플레이트와, 상기 공통 소스 플레이트 상에 배치되는 셀 스택으로서, 복수의 게이트 전극과 상기 복수의 게이트 전극을 관통하여 상기 공통 소스 플레이트에 연결되는 복수의 채널 구조물을 포함하는 셀 스택과, 상기 셀 스택 상에 배치되고 상기 제1 절연 구조물과 접촉하는 제2 절연 구조물과, 상기 제2 절연 구조물 상에 배치되고 상기 제1 본딩 패드와 접촉하는 제2 본딩 패드와, 상기 셀 스택을 상기 제2 본딩 패드와 전기적으로 연결하는 인터커넥트 구조물을 포함하고, 상기 셀 스택은 상기 셀 스택을 관통하여 제1 수평 방향으로 연장되는 복수의 스택 절연층 사이에 정의되는 복수의 셀 블록을 포함하고, 상기 복수의 셀 블록은 복수의 메인 블록과, 상기 복수의 메인 블록의 일 측에 배치되는 적어도 하나의 더미 블록을 포함하는, 제2 구조물; 및 상기 제2 구조물 상에서 상기 공통 소스 플레이트를 덮는 외측 절연층과, 상기 외측 절연층 상에 배치되고 상기 인터커넥트 구조물과 전기적으로 연결되는 입출력 패드를 포함하고, 상기 입출력 패드의 적어도 일부분이 상기 적어도 하나의 더미 블록과 수직 오버랩되도록 배치되는, 연결 구조물을 포함하고, 상기 공통 소스 플레이트는, 상기 복수의 메인 블록과 수직 오버랩되는 메인 공통 소스 라인 영역과, 상기 메인 공통 소스 라인 영역으로부터 이격되고 전기적으로 분리되며 상기 적어도 하나의 더미 블록과 수직 오버랩되는 더미 공통 소스 라인 영역을 포함한다.
예시적인 실시예들에 따르면, 입출력 패드가 적어도 하나의 더미 블록과 오버랩되도록 배치되어 반도체 장치의 면적이 감소할 수 있다. 뿐만 아니라 적어도 하나의 더미 블록은 공통 소스 라인층과 전기적으로 이격된 더미 공통 소스 라인층 상에 배치되고 공통 소스 라인층에 공통 소스 전압이 인가될 때 더미 공통 소스 라인층은 플로팅되도록 구성될 수 있고, 이에 따라 입출력 패드의 커패시턴스가 감소되어 감소된 공통 소스 라인 노이즈를 가질 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 블록도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 사시도이다.
도 4는 도 3의 반도체 장치를 나타내는 평면도이다.
도 5는 도 4의 A1 부분의 확대도이다.
도 6은 도 4의 A2 부분의 확대도이다.
도 7은 도 6의 B1-B1' 선을 따른 단면도이다.
도 8은 도 6의 B2-B2' 선을 따른 단면도이다.
도 9 내지 도 11은 다양한 예시적인 실시예들에 따른 채널 구조물을 나타내는 확대 단면도들이다.
도 12는 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 13은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 15는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 18은 도 17의 A4 부분의 확대도이다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 21은 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(10)의 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 및 제어 로직(38)을 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(30)는 입출력 인터페이스, 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 증폭 회로 등을 더 포함할 수 있다.
메모리 셀 어레이(20)는 비트라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK)에 포함된 복수의 메모리 셀은 각각 플래쉬 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3 차원 메모리 셀 어레이를 포함할 수 있다. 상기 3 차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 반도체 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 반도체 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치(10)의 메모리 셀 어레이의 등가 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다. 도 2에는 복수의 메모리 셀 스트링(MS)이 각각 2 개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 복수의 메모리 셀 스트링(MS)은 각각 1 개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
도 3 내지 도 8은 예시적인 실시예들에 따른 반도체 장치(100)를 설명하기 위한 도면들이다. 구체적으로, 도 3은 예시적인 실시예들에 따른 반도체 장치(100)의 대표적인 구성을 나타내는 사시도이고, 도 4는 도 3의 반도체 장치(100)를 나타내는 평면도이다. 도 5는 도 4의 A1 부분의 확대도이고, 도 6은 도 4의 A2 부분의 확대도이고, 도 7은 도 6의 B1-B1' 선을 따른 단면도이고, 도 8은 도 6의 B2-B2' 선을 따른 단면도이다.
도 3 내지 도 8을 참조하면, 반도체 장치(100)는 수직 방향(Z)으로 서로 본딩된 제1 구조물(SS1)과 제2 구조물(SS2)을 포함할 수 있다. 반도체 장치(100)는 제2 구조물(SS2) 상에 배치되는 연결 구조물(IS)을 더 포함할 수 있다. 제1 구조물(SS1)은 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있고, 제2 구조물(SS2)은 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있다. 연결 구조물(IS)은 주변 회로(30)와 외부 장치 사이의 전기적 연결을 위한 입출력 단자를 포함할 수 있다. 평면적 관점에서, 반도체 장치(100)는 메모리 셀 영역(MCR), 연결 영역(CON), 및 패드 영역(PR)을 포함할 수 있다.
제2 구조물(SS2)은 복수의 셀 블록을 포함하고, 복수의 셀 블록은 복수의 메인 블록(BLKm)과 복수의 메인 블록(BLKm)의 적어도 일 측에 배치되는 적어도 하나의 더미 블록(BLKd)을 포함할 수 있다. 복수의 메인 블록(BLKm)은 도 1을 참조로 설명한 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 3 차원적으로 배열된 메모리 셀들을 포함할 수 있다.
제1 구조물(SS1)은 제1 기판(110)과, 제1 기판(110) 상의 주변 회로(120)와, 주변 회로(120)에 전기적으로 연결되는 제1 인터커넥트 구조물(130), 제1 기판(110) 및 주변 회로(120) 상의 제1 절연 구조물(140)과, 제1 절연 구조물(140) 상의 제1 본딩 패드(150)를 포함할 수 있다.
제1 기판(110)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄을 포함할 수 있다. 제1 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 제1 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다. 제1 기판(110)에는 소자 분리막(112)에 의해 활성 영역(AC)이 정의될 수 있고, 활성 영역(AC) 상에 복수의 주변 회로(120)가 형성될 수 있다. 복수의 주변 회로(120)는 주변 회로 게이트(122)와, 주변 회로 게이트(122)의 양 측의 제1 기판(110) 일부분에 배치되는 소스/드레인 영역(124)을 포함할 수 있다.
제1 인터커넥트 구조물(130)은 복수의 주변 회로 콘택(132)과 복수의 주변 회로 배선층(134)을 포함할 수 있다. 제1 절연 구조물(140)은 제1 기판(110) 상에서 주변 회로(120), 제1 인터커넥트 구조물(130)을 커버할 수 있다. 제1 본딩 패드(150)는 제1 절연 구조물(140) 상에 배치되고 제1 인터커넥트 구조물(130)을 통해 주변 회로(120) 및/또는 제1 기판(110)에 전기적으로 연결될 수 있다. 제1 본딩 패드(150)는 제1 절연 구조물(140)의 상면과 동일 평면에 배치되는 상면을 가질 수 있다.
예시적인 실시예들에서, 제1 절연 구조물(140)은 실리콘 산화물, 실리콘 질화물, 저유전(low-k) 물질, 또는 이들의 조합을 포함할 수 있는 절연 물질을 포함할 수 있다. 상기 저유전 물질은 실리콘 산화물보다 낮은 유전 상수를 가지는 물질이며, 예컨대 PSG(phosphosilicate glass), borophosphosilicate glass(BPSG), fluorosilicate glass(FSG), organosilicate glass(OSG), spin-on-glass(SOG), spin-on-polymer, 또는 이들의 조합을 포함할 수 있다. 제1 본딩 패드(150)는 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 또는 이들의 조합을 포함할 수 있는 전도성 물질을 포함할 수 있다.
제2 구조물(SS2)은 공통 소스 플레이트(210), 공통 소스 플레이트(210) 상에 배치되는 셀 스택(220), 셀 스택(220)에 전기적으로 연결되고 복수의 콘택(242)과 복수의 배선층(244)을 포함하는 제2 인터커넥트 구조물(240), 셀 스택(220) 및 제2 인터커넥트 구조물(240)을 커버하는 제2 절연 구조물(250), 제2 절연 구조물(250) 상의 제2 본딩 패드(260)를 포함할 수 있다.
셀 스택(220)은 공통 소스 플레이트(210) 상에 교대로 배치된 복수의 게이트 전극(222) 및 복수의 절연층(224)을 포함하고, 셀 스택(220)은 복수의 게이트 전극(222) 및 복수의 절연층(224)을 관통하여 수직 방향으로 연장되는 복수의 채널 구조물(230)을 더 포함할 수 있다. 셀 스택(220)은 셀 스택(220)을 관통하여 제1 수평 방향(X)으로 연장되는 복수의 스택 절연층(228) 사이에 정의되는 복수의 셀 블록을 포함하고, 복수의 셀 블록은 복수의 메인 블록(BLKm)과 적어도 하나의 더미 블록(BLKd)을 포함할 수 있다. 예를 들어, 적어도 하나의 더미 블록(BLKd)은 복수의 메인 블록(BLKm)의 양 측 상에 배치될 수 있고, 적어도 하나의 더미 블록(BLKd)은 복수의 메인 블록(BLKm)과 동일하거나 유사한 구조를 갖도록 형성되나 메모리 셀로 기능하지 않는 복수의 더미 메모리 셀을 포함할 수 있다.
공통 소스 플레이트(210)는 제2 구조물(SS2)에 형성되는 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 예시적인 실시예들에서, 공통 소스 플레이트(210)는 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 공통 소스 플레이트(210)는 n형 불순물이 도핑된 반도체를 포함할 수 있다. 또한, 공통 소스 플레이트(210)는 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 일부 예시에서, 공통 소스 플레이트(210)는 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
공통 소스 플레이트(210)는 메인 공통 소스 라인 영역(210m)과, 더미 공통 소스 라인 영역(210d)을 포함할 수 있다. 더미 공통 소스 라인 영역(210d)은 메인 공통 소스 라인 영역(210m)으로부터 제2 수평 방향(Y)으로 이격되어 배치되고, 메인 공통 소스 라인 영역(210m)으로부터 전기적으로 분리될 수 있다. 예를 들어, 메인 공통 소스 라인 영역(210m)에 공통 소스 전압이 인가될 때 더미 공통 소스 라인 영역(210d)은 플로팅되도록 구성될 수 있다.
메인 공통 소스 라인 영역(210m)은 복수의 메인 블록(BLKm)과 수직 오버랩되도록 배치될 수 있고, 복수의 메인 블록(BLKm)에 포함되는 채널 구조물(230)이 복수의 게이트 전극(222) 및 복수의 절연층(224)을 관통하여 메인 공통 소스 라인 영역(210m)과 접촉하도록 배치될 수 있다.
더미 공통 소스 라인 영역(210d)은 복수의 더미 블록(BLKd)과 수직 오버랩되도록 배치될 수 있고, 복수의 더미 블록(BLKd)에 포함되는 채널 구조물(230)이 복수의 게이트 전극(222) 및 복수의 절연층(224)을 관통하여 더미 공통 소스 라인 영역(210d)과 접촉하도록 배치될 수 있다.
공통 소스 플레이트(210)는 개구부(210H)를 포함하고, 개구부(210H) 내에 공통 소스 분리 절연층(212)이 배치될 수 있다. 공통 소스 분리 절연층(212)에 의해 메인 공통 소스 라인 영역(210m)과 더미 공통 소스 라인 영역(210d)이 서로 이격되고 서로 전기적으로 분리될 수 있다. 예시적인 실시예들에서, 공통 소스 분리 절연층(212)은 셀 스택(220)의 제1 수평 방향(X)을 따른 전체 길이에 걸쳐 제1 수평 방향(X)으로 연장될 수 있고, 예를 들어, 공통 소스 분리 절연층(212)의 제1 수평 방향(X)을 따른 길이는 셀 스택(220)의 제1 수평 방향(X)을 따른 길이보다 더 크거나 같을 수 있다.
예시적인 실시예들에서, 공통 소스 분리 절연층(212)은 실리콘 산화막, 실리콘 질화막, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다. 예를 들어, 공통 소스 플레이트(210)의 일부분을 제거하여 개구부(210H)를 형성하고, 개구부(210H) 내부에 절연 물질을 채워 넣어 공통 소스 분리 절연층(212)을 형성될 수 있다. 공통 소스 분리 절연층(212)은 연결 구조물(IS)에 가깝게 배치되는 상면과 셀 스택(220)에 가깝게 배치되는 바닥면을 포함할 수 있다. 일부 실시예들에서, 공통 소스 분리 절연층(212)은 그 상면에서의 폭이 바닥면에서의 폭보다 더 크도록 경사진 측벽을 가질 수 있다. 다른 실시예들에서, 공통 소스 분리 절연층(212)은 그 바닥면에서의 폭이 상면에서의 폭보다 더 크도록 경사진 측벽을 가질 수 있다
도 5에 도시된 것과 같이, 공통 소스 분리 절연층(212)이 제1 수평 방향(X)으로 연장되는 직선 형상을 가짐에 따라, 평면적 관점에서 더미 공통 소스 라인 영역(210d)은 직사각형 형상의 수평 단면을 가질 수 있고 메인 공통 소스 라인 영역(210m)은 직사각형 형상의 수평 단면을 가질 수 있다.
예시적인 실시예들에서, 복수의 게이트 전극(222)은 메모리 셀 스트링(MS)(도 2 참조)을 구성하는 적어도 하나의 그라운드 선택 라인(GSL), 워드 라인(WL: WL1, WL2, ??, WLn-1, WLn) 및 적어도 하나의 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 공통 소스 플레이트(210)에 가장 가깝게 배치되는 게이트 전극(222)은 그라운드 선택 라인(GSL)으로 기능하고, 공통 소스 플레이트(210)로부터 가장 멀게 배치되는 2개의 게이트 전극(222)은 스트링 선택 라인(SSL)으로 기능하며, 나머지 게이트 전극(222)은 워드 라인(WL)으로 기능할 수 있다. 이에 따라 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST)와, 이들 사이의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn-1, MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다.
예시적인 실시예들에서, 게이트 전극(222) 중 적어도 하나는 더미 워드 라인으로 기능할 수도 있다. 예를 들어, 그라운드 선택 라인(GSL)으로 기능하는 게이트 전극(222)과 공통 소스 플레이트(210) 사이에 추가적인 적어도 하나의 게이트 전극(222)이 배치될 수 있거나, 그라운드 선택 라인(GSL)으로 기능하는 게이트 전극(222)과 워드 라인(WL)으로 기능하는 게이트 전극(222) 사이에 추가적인 적어도 하나의 게이트 전극(222)이 배치될 수 있거나, 워드 라인(WL)으로 기능하는 게이트 전극(222)과 스트링 선택 라인(SSL)으로 기능하는 게이트 전극(222) 사이에 추가적인 적어도 하나의 게이트 전극(222)이 배치될 수 있다.
복수의 채널 구조물(230)은 메모리 셀 영역(MCR) 상에서 공통 소스 플레이트(210)의 상면으로부터 복수의 게이트 전극(222)과 복수의 절연층(224)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(230)은 제1 수평 방향(X), 제2 수평 방향(Y) 및 제3 수평 방향(예를 들어, 대각선 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(230)은 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
예시적인 실시예들에서, 셀 스택(220)은 더블 스택 구조를 가질 수 있고, 예를 들어 셀 스택(220)은 수직 방향으로 적층된 제1 서브스택(220_1) 및 제2 서브스택(220_2)을 포함할 수 있고, 제1 서브스택(220_1)은 제2 서브스택(220_2)보다 공통 소스 플레이트(220)에 더 가깝게 배치될 수 있다. 복수의 채널 구조물(230)은 셀 스택(220)의 제1 서브스택(220_1)을 관통하는 제1 채널부(230_1)와, 제1 채널부(230_1)와 수직 오버랩되는 위치에서 셀 스택(220)의 제2 서브스택(220_2)을 관통하며 제1 채널부(230_1)에 연결되는 제2 채널부(230_2)를 포함할 수 있다. 예시적인 실시예들에서, 셀 스택(220)의 제1 서브스택(220_1)을 먼저 형성하고, 제1 서브스택(220_1)을 관통하는 제1 채널부(230_1)를 형성하고, 이후 셀 스택(220)의 제2 서브스택(220_2)을 형성하고, 제2 서브스택(220_2)을 관통하는 제2 채널부(230_2)를 형성할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니고 셀 스택(220)은 싱글 스택 구조를 가지거나 3개 이상의 서브스택들이 적층된 구조를 가질 수도 있다.
셀 스택(220)을 관통하여 제1 수평 방향(X)을 따라 연장되는 복수의 스택 분리 개구부(220H) 내에 스택 절연층(228)이 배치될 수 있고, 한 쌍의 스택 분리 개구부(220H) 사이에 배치되는 복수의 게이트 전극(222)이 하나의 셀 블록을 구성할 수 있다. 스택 절연층(228)은 실리콘 산화막, 실리콘 질화막, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다. 비트 라인(BL)은 제2 수평 방향(Y)으로 서로 이격되어 연장될 수 있고, 비트 라인 콘택(BLC)에 의해 채널 구조물(230)과 전기적으로 연결될 수 있다.
예시적인 실시예들에서, 메인 블록(BLKm)에 포함되는 채널 구조물(230)은 비트 라인 콘택(BLC)에 의해 비트 라인(BL)에 전기적으로 연결될 수 있는 반면, 적어도 하나의 더미 블록(BLKd)에 포함되는 채널 구조물(230d) 상에는 비트 라인 콘택(BLC)이 형성되지 않을 수 있고, 이에 따라 적어도 하나의 더미 블록(BLKd)에 포함되는 채널 구조물(230)은 비트 라인(BL)에 전기적으로 연결되지 않을 수 있다.
도 7에 도시된 것과 같이, 적어도 하나의 더미 블록(BLKd)에 포함되는 채널 구조물(230d)은 제2 절연 구조물(250)의 일부분, 예를 들어 상부 절연층(252)에 의해 커버될 수 있고, 이러한 부분을 비트 라인 비연결 부분(UBL)으로 지칭할 수 있다. 적어도 하나의 더미 블록(BLKd)에 포함되는 채널 구조물(230d)의 제1 단부가 더미 공통 소스 라인 영역(210d)에 전기적으로 연결되고, 제1 단부에 반대되는 제2 단부가 비트 라인 비연결 부분(UBL)에 의해 커버되어 비트 라인(BL)에 전기적으로 연결되지 않을 수 있다. 따라서 적어도 하나의 더미 블록(BLKd)은 메인 블록(BLKm)으로부터 전기적으로 분리될 수 있다.
도 7에 도시된 것과 같이, 메모리 셀 영역(MCR)에서 하나의 셀 블록 내에서 공통 소스 플레이트(210)로부터 가장 멀리 배치되는 2개의 게이트 전극(222)은 스트링 분리 개구부(도시 생략)에 의해 평면적으로 2개의 부분들로 분리될 수 있다. 예를 들어, 스트링 분리 개구부는 하나의 셀 블록에 해당하는 복수의 게이트 전극(222)을 제2 수평 방향(Y)으로 2개의 부분으로 분리할 수 있고, 스트링 분리 개구부 내에 스트링 분리 절연층(229)이 배치될 수 있다.
연결 영역(CON) 상에서 복수의 게이트 전극(222)은 패드부(PAD)를 구성할 수 있다. 연결 영역(CON)에서 복수의 게이트 전극(222)은 공통 소스 플레이트(210)의 상면으로부터 멀어짐에 따라 제1 수평 방향(X) 또는 제2 수평 방향(Y)을 따라 더욱 짧은 길이를 갖도록 연장될 수 있다. 패드부(PAD)는 계단 형태로 배치되는 게이트 전극(222)의 부분들을 지칭할 수 있다. 일부 예시적인 실시예들에서, 패드부(PAD)는 제1 수평 방향(X) 및 제2 수평 방향(Y) 모두를 따라 계단 형태를 가질 수 있다. 다른 실시예들에서, 패드부(PAD)는 제1 수평 방향(X)만을 따라 계단 형태를 가질 수 있다. 도 8에는 패드부(PAD)를 구성하는 복수의 게이트 전극(222)은 메모리 셀 영역(MCR)에 배치되는 복수의 게이트 전극(222)과 동일한 두께로 형성된 것이 도시되었으나, 다른 실시예들에서, 패드부(PAD)를 구성하는 복수의 게이트 전극(222)은 메모리 셀 영역(MCR)에 배치되는 복수의 게이트 전극(222)보다 더 큰 두께를 가질 수도 있다.
도시되지는 않았지만, 연결 영역(CON)에서 공통 소스 플레이트(210)의 상면으로부터 복수의 게이트 전극(222) 및 복수의 절연층(224)을 관통하여 수직 방향(Z)으로 연장되는 복수의 더미 채널 구조물(도시 생략)이 더 형성될 수 있다. 상기 더미 채널 구조물은 반도체 장치(100)의 제조 공정에서 게이트 전극(222)의 리닝 또는 휨 등을 방지하고 구조적 안정성을 확보하기 위하여 형성될 수 있다. 일부 예시들에서, 상기 더미 채널 구조물은 채널 구조물(230)과 동일한 높이와 형상을 가질 수 있고, 절연 물질을 포함할 수 있다. 다른 실시예들에서, 복수의 더미 채널 구조물 각각은 복수의 채널 구조물(230)과 유사한 구조 및 형상을 가질 수 있다.
패드부(PAD)를 구성하는 복수의 게이트 전극(222) 상에는 제2 절연 구조물(250)이 배치될 수 있다. 제2 절연 구조물(250)은 복수의 절연층들을 포함할 수 있고, 복수의 절연층들 각각은 패드부(PAD), 셀 스택(220), 비트 라인 콘택(BLC), 제2 인터커넥트 구조물(240)을 커버하도록 배치될 수 있다.
연결 영역(CON) 상에서 제2 절연 구조물(250)을 관통하여 게이트 전극(222)에 연결되는 셀 콘택(MC1)이 배치될 수 있다. 셀 콘택(MC1) 상에는 비트 라인 콘택(BLC)과 동일한 수직 레벨에 배치되는 셀 콘택 플러그(MC2)가 배치될 수 있고, 셀 콘택 플러그(MC2)는 제2 인터커넥트 구조물(240)에 연결될 수 있다.
제2 절연 구조물(250)이 제1 절연 구조물(140)과 접촉하고 제2 본딩 패드(260)가 대응되는 제1 본딩 패드(150)와 접촉함에 의해 제2 구조물(SS2)은 제1 구조물(SS1)과 본딩될 수 있다. 예를 들어 제1 구조물(SS1)과 제2 구조물(SS2)은 금속-산화물 하이브리드 본딩 방식으로 서로에 본딩될 수 있고, 이에 따라 제2 구조물(SS2)에 포함되는 제2 인터커넥트 구조물(240)이 제1 구조물(SS1)에 포함되는 주변 회로(120)에 전기적으로 연결될 수 있다.
제2 구조물(SS2) 상에는 연결 구조물(IS)이 배치될 수 있고, 연결 구조물(IS)은 공통 소스 플레이트(210) 상에 배치되는 외측 절연층(270)과, 외측 절연층(270) 상에 배치되는 입출력 패드(280)와, 외측 절연층(270)을 관통하여 입출력 패드(280)와 주변 콘택 플러그(244P)를 연결하는 연결 비아(290)를 포함할 수 있다. 일부 실시예들에서, 연결 비아(290)는 더미 공통 소스 라인 영역(210d)과 수직 오버랩되도록 배치될 수 있고, 이러한 경우에 연결 비아(290)의 측벽 상에 절연층(282)이 더 형성되어 연결 비아(290)가 더미 공통 소스 라인 영역(210d)으로부터 전기적으로 분리될 수 있다.
도 5에 도시된 것과 같이, 입출력 패드(280)는 메모리 셀 영역(MCR)의 가장자리에서 메모리 셀 영역(MCR)과 수직 오버랩되도록 배치될 수 있고, 예를 들어 적어도 하나의 더미 블록(BLKd) 및 복수의 메인 블록(BLKm)과 수직 오버랩되는 위치에 배치될 수 있다. 입출력 패드(280)의 적어도 일부분이 적어도 하나의 더미 블록(BLKd)과 수직 오버랩되며, 적어도 하나의 더미 블록(BLKd)은 메인 공통 소스 라인 영역(210m)과 전기적으로 분리된 더미 공통 소스 라인 영역(210d) 상에 배치될 수 있다. 따라서 메인 공통 소스 라인 영역(210m)에 공통 소스 전압이 인가되고 메인 블록(BLKm)이 동작하더라도, 더미 공통 소스 라인 영역(210d)은 플로팅되도록 구성될 수 있고 이에 따라 입출력 패드(280)에 의한 입출력 커패시턴스가 감소하여 공통 소스 라인 노이즈가 감소되거나 입출력 성능이 향상될 수 있다.
도 9 내지 도 11은 다양한 예시적인 실시예들에 따른 채널 구조물(230)을 나타내는 확대 단면도들이다. 도 9 내지 도 11은 도 7의 A3 부분에 대응되는 부분의 확대도이다.
도 9를 참조하면, 복수의 채널 구조물(230) 각각은 메모리 셀 영역(MCR) 상에서 채널홀(230H) 내에 배치될 수 있다. 복수의 채널 구조물(230) 각각은 게이트 절연층(232), 채널층(234), 매립 절연층(236), 및 도전 플러그(238)를 포함할 수 있다. 채널홀(230H)의 측벽 상에 게이트 절연층(232)과 채널층(234)이 순차적으로 배치될 수 있다. 예를 들어, 게이트 절연층(232)은 채널홀(230H)의 측벽 상에 콘포말하게 배치되고, 채널층(234)이 채널홀(230H)의 측벽과 바닥부 상에 콘포말하게 배치될 수 있다. 채널층(234)은 채널홀(230H)의 바닥부에서 공통 소스 플레이트(210)의 상면과 접촉하도록 배치될 수 있다. 채널층(234) 상에서 채널홀(230H)의 잔류 공간을 채우는 매립 절연층(236)이 배치될 수 있다. 채널홀(230H)의 상측에는 채널층(234)과 접촉하며 채널홀(230H)의 입구를 막는 도전 플러그(238)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(236)이 생략되고, 채널층(234)이 채널홀(230H)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
게이트 전극(222)은 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물과 같은 도전성 금속 질화물, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 게이트 전극(222) 및 절연층(224) 사이에 유전 라이너(149)가 배치될 수도 있고, 상기 유전 라이너(149)는 알루미늄 산화물과 같은 고유전체 물질을 포함할 수 있다.
게이트 절연층(232)은 채널층(234) 외측벽 상에 순차적으로 터널링 유전막(232A), 전하 저장막(232B), 및 블로킹 유전막(232C)을 포함하는 구조를 가질 수 있다. 게이트 절연층(232)을 이루는 터널링 유전막(232A), 전하 저장막(232B), 및 블로킹 유전막(232C)의 상대적인 두께는 도 9에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
터널링 유전막(232A)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(232B)은 채널층(234)으로부터 터널링 유전막(232A)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(232C)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
도 10을 참조하면, 채널 구조물(230)은 채널홀(230H) 바닥부(여기에서, 채널홀(230H)의 공통 소스 플레이트(210)와 인접하게 배치되는 제1 단부를 바닥부로 지칭한다)에 배치되는 콘택 반도체층(234_L) 및 바닥 절연층(232_L)을 더 포함할 수 있다. 채널층(234)은 공통 소스 플레이트(210)와 직접 접촉하지 않으며 채널층(234)이 콘택 반도체층(234_L)을 통해 공통 소스 플레이트(210)에 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 콘택 반도체층(234_L)은 채널홀(230H) 바닥부에 배치되는 공통 소스 플레이트(210)를 시드층으로 하여 선택적 에피택시(selective epitaxy growth, SEG) 공정에 의해 형성된 실리콘 층을 포함할 수 있다.
공통 소스 플레이트(210)와 가장 인접하게 배치되는 최상부 게이트 전극(222_L)과 콘택 반도체층(234_L) 사이에는 바닥 절연층(232_L)이 배치될 수 있다. 예시적인 실시예들에서, 바닥 절연층(232_L)은 실리콘 산화물을 포함할 수 있고, 예를 들어, 콘택 반도체층(234_L)의 측벽 일부분에 대하여 산화 공정을 수행함에 의해 형성될 수 있다.
도 11을 참조하면, 채널 구조물(230)은 공통 소스 플레이트(210)와 전기적으로 연결되는 대신 채널층(234)의 측벽을 통해 수평 반도체층(214)과 전기적으로 연결되는 구조를 가질 수 있다. 예를 들어, 수평 반도체층(214) 및 지지층(216)이 공통 소스 플레이트(210) 상면 상에 순차적으로 적층될 수 있고, 지지층(116) 상에 절연층(224)과 게이트 전극(222)을 포함하는 셀 스택(220)이 배치될 수 있다.
예시적인 실시예들에서, 수평 반도체층(214)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 수평 반도체층(214)은 공통 소스 플레이트(210)와 채널층(234)을 서로 연결시키는 공통 소스 영역의 일부분으로 기능할 수 있다. 예를 들어, 지지층(216)은 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 지지층(216)은 수평 반도체층(214) 형성을 위한 희생 물질층(도시 생략)의 제거 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 작용할 수 있다.
채널홀(230H) 내벽 및 바닥부 상에 게이트 절연층(232)이 배치될 수 있다. 채널층(234)의 바닥면은 게이트 절연층(232) 상에 배치되어 공통 소스 플레이트(210)와 직접 접촉하지 않으며, 채널층(234)의 바닥부 측벽이 수평 반도체층(214)에 의해 둘러싸일 수 있다.
도 9 내지 도 11에서는 예시적인 실시예들에서 채용 가능한 대표적인 구조의 채널 구조물(230)을 개략적으로 나타낸 것이며, 다른 실시예들에서 채널 구조물(230)은 도 9 내지 도 11을 참조로 설명한 것 이외의 다른 구조를 가질 수도 있음이 이해될 것이다.
도 12는 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 단면도이다. 도 12는 도 6의 B1-B1' 선을 따른 단면에 대응되는 단면도이다.
도 12를 참조하면, 적어도 하나의 더미 블록(BLKd)에 포함되는 채널 구조물(230d)은 비트 라인(BL)과 전기적으로 연결되지 않을 수 있다. 비트 라인(BL)은 복수의 메인 블록(BLKm)과 수직 오버랩되고 적어도 하나의 더미 블록(BLKd)과 수직 오버랩되지 않도록 배치될 수 있고, 이에 따라 적어도 하나의 더미 블록(BLKd)에 포함되는 채널 구조물(230d) 상의 비트 라인 콘택(BLC)은 대응되는 비트 라인(BL)에 연결되지 않을 수 있다. 예를 들어, 적어도 하나의 더미 블록(BLKd)에 포함되는 채널 구조물(230d) 상의 비트 라인 콘택(BLC)은 제2 절연 구조물(250)의 일부분에 의해 커버될 수 있고, 이러한 부분을 비트 라인 비연결 부분(UBL)으로 지칭할 수 있다.
적어도 하나의 더미 블록(BLKd)에 포함되는 채널 구조물(230d)의 제1 단부가 더미 공통 소스 라인 영역(210d)에 전기적으로 연결되고, 제1 단부에 반대되는 제2 단부에 연결되는 비트 라인 콘택(BLC)이 비트 라인 비연결 부분(UBL)에 의해 커버되어 비트 라인(BL)에 전기적으로 연결되지 않을 수 있다. 따라서 적어도 하나의 더미 블록(BLKd)은 메인 블록(BLKm)으로부터 전기적으로 분리될 수 있다.
전술한 예시적인 실시예에 따르면, 메인 공통 소스 라인 영역(210m)에 공통 소스 전압이 인가되고 메인 블록(BLKm)이 동작하더라도, 더미 공통 소스 라인 영역(210d)은 플로팅되도록 구성될 수 있고 이에 따라 입출력 패드(280)에 의한 입출력 커패시턴스가 감소하여 공통 소스 라인 노이즈가 감소되거나 입출력 성능이 향상될 수 있다.
도 13은 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 단면도이다. 도 13은 도 6의 B2-B2' 선을 따른 단면에 대응되는 단면도이다.
도 13을 참조하면, 메인 공통 소스 라인 영역(210m)에 공통 소스 전압이 인가되고 메인 블록(BLKm)의 복수의 게이트 전극(222)에 게이트 전압(예를 들어, 워드 라인 전압, 그라운드 선택 라인 전압, 스트링 선택 라인 전압)이 인가되는 동안, 더미 공통 소스 라인 영역(210d)은 플로팅되고 적어도 하나의 더미 블록(BLKd)의 복수의 게이트 전극(222)이 플로팅되도록 구성될 수 있다. 적어도 하나의 더미 블록(BLKd)에 포함되는 채널 구조물(230d)은 비트 라인(BL)과 전기적으로 연결되지 않을 수 있고, 채널 구조물(230d)을 둘러싸는 복수의 게이트 전극(222)은 제1 구조물(SS1)에 포함되는 주변 회로(120)와 전기적으로 연결되지 않을 수 있다. 예를 들어, 하나의 더미 블록(BLKd)에 포함되는 패드부(PAD)가 제2 인터커넥트 구조물(240)의 일부분이 생략됨에 의해 제2 본딩 패드(260)과 연결되지 않을 수 있고, 이러한 제2 인터커넥트 구조물(240)의 일부분이 생략된 부분을 셀 콘택 비연결 부분(UMC)으로 지칭할 수 있다.
일부 실시예들에서, 제2 본딩 패드(260)에 가장 인접한 2개의 배선층(244) 사이에 배치되는 콘택(242)이 생략될 수 있다. 예를 들어, 제2 인터커넥트 구조물(240)이 채널 구조물(230d)의 단부로부터 서로 다른 수직 거리를 갖는 제1 내지 제3 배선층(ML1, ML2, ML3)을 포함할 때, 제2 배선층(ML2)과 제3 배선층(ML3) 사이의 콘택(242)이 형성되지 않아 제2 배선층(ML2)과 제3 배선층(ML3)이 서로 전기적으로 연결되지 않을 수 있다.
다른 실시예들에서, 도 13에 도시된 것과 달리 적어도 하나의 더미 블록(BLKd)에 포함되는 채널 구조물(230d)을 둘러싸는 복수의 게이트 전극(222)은 제1 내지 제3 배선층(ML1, ML2, ML3) 중 어느 하나, 또는 제1 내지 제3 배선층(ML1, ML2, ML3) 사이의 콘택(242) 중 어느 하나가 생략됨에 의해 제1 구조물(SS1)에 포함되는 주변 회로(120)와 전기적으로 연결되지 않을 수 있다.
또 다른 실시예들에서, 도 13에 도시된 것과 달리 적어도 하나의 더미 블록(BLKd)에 포함되는 채널 구조물(230d)을 둘러싸는 복수의 게이트 전극(222)은 셀 콘택(MC1) 또는 셀 콘택 플러그(MC2) 중 어느 하나가 생략됨에 의해 제1 구조물(SS1)에 포함되는 주변 회로(120)와 전기적으로 연결되지 않을 수 있다.
또 다른 실시예들에서, 도 13에 도시된 것과 달리 적어도 하나의 더미 블록(BLKd)의 복수의 게이트 전극(222)은 셀 콘택 비연결 부분(UMC)의 형성 없이 제1 구조물(SS1)에 포함되는 주변 회로(120)와 전기적으로 연결될 수 있다(예를 들어 적어도 하나의 더미 블록(BLKd)의 복수의 게이트 전극(222)에 연결되는 제2 인터커넥트 구조물(240)의 일부분이 생략되지 않을 수 있다). 이러한 경우에, 메인 블록(BLKm)의 복수의 게이트 전극(222)에 게이트 전압(예를 들어, 워드 라인 전압, 그라운드 선택 라인 전압, 및 스트링 선택 라인 전압)이 인가되는 동안, 적어도 하나의 더미 블록(BLKd)의 복수의 게이트 전극(222)에 상기 게이트 전압과 다른 더미 게이트 전압(예를 들어, 더미 워드 라인 전압, 더미 그라운드 선택 라인 전압, 및 더미 스트링 선택 라인 전압)이 인가되어 적어도 하나의 더미 블록(BLKd)의 채널 구조물(230d)이 플로팅되도록 구성될 수도 있다.
전술한 예시적인 실시예에 따르면, 메인 공통 소스 라인 영역(210m)에 공통 소스 전압이 인가되고 메인 블록(BLKm)이 동작하더라도, 더미 공통 소스 라인 영역(210d)은 플로팅되도록 구성될 수 있고 이에 따라 입출력 패드(280)에 의한 입출력 커패시턴스가 감소하여 공통 소스 라인 노이즈가 감소되거나 입출력 성능이 향상될 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치(100C)를 나타내는 평면도이다.
도 14를 참조하면, 평면적 관점에서 복수의 더미 블록(BLKd)이 복수의 메인 블록(BLKm)의 일측 상에 배치될 수 있고, 입출력 패드(280)의 전체 영역이 복수의 더미 블록(BLKd)과 수직 오버랩되도록 배치될 수 있다. 복수의 더미 블록(BLKd)과 복수의 메인 블록(BLKm) 사이에서 공통 소스 분리 절연층(212)이 제1 수평 방향(X)으로 연장되도록 배치될 수 있고, 이에 따라 입출력 패드(280)의 전체 영역이 더미 공통 소스 라인 영역(210d) 상에 배치될 수 있다.
도 15는 예시적인 실시예들에 따른 반도체 장치(100D)를 나타내는 평면도이다.
도 15를 참조하면, 평면적 관점에서 복수의 더미 블록(BLKd)이 복수의 메인 블록(BLKm)의 일측 상에 배치될 수 있고, 입출력 패드(280)의 전체 영역이 복수의 더미 블록(BLKd)과 수직 오버랩되도록 배치될 수 있다. 복수의 더미 블록(BLKd)과 복수의 메인 블록(BLKm) 사이에서 공통 소스 분리 절연층(212)이 배치될 수 있다. 공통 소스 분리 절연층(212)은 제1 수평 방향(X)으로 연장되는 제1 부분(212P1)과 제2 수평 방향(Y)으로 연장되는 제2 부분(212P2)을 포함할 수 있고, 평면적 관점에서 제1 부분(212P1)과 제2 부분(212P2)이 입출력 패드(280)의 적어도 일부분을 포위하도록 배치될 수 있다.
더미 공통 소스 라인 영역(210d)은 입출력 패드(280)와 수직 오버랩되는 부분에서 제2 수평 방향(Y)으로 제1 폭(w11)을 가지며, 더미 공통 소스 라인 영역(210d)은 입출력 패드(280)와 수직 오버랩되지 않는 부분에서(예를 들어 2개의 입출력 패드(280) 사이의 영역에서) 제2 수평 방향(Y)으로 제1 폭(w11)보다 작은 제2 폭(w12)을 가질 수 있다. 2개의 입출력 패드(280) 사이의 영역에서 메인 공통 소스 라인 영역(210m)의 일부분은 더미 공통 소스 라인 영역(210d)을 향해 확장될 수 있고, 2개의 입출력 패드(280) 사이에 배치되는 메인 공통 소스 라인 영역(210m)의 일부분은 확장부(210me)로 지칭할 수 있다. 메인 공통 소스 라인 영역(210m)이 확장부(210me)를 포함함에 따라 공통 소스 라인 저항이 감소할 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 장치(100E)를 나타내는 평면도이다.
도 16을 참조하면, 입출력 패드(280)의 적어도 일부분이 메인 공통 소스 라인 영역(210m)의 확장부(210me)와 수직 오버랩되도록 배치될 수 있다. 예를 들어, 입출력 패드(280)의 제1 영역(280R1)은 더미 공통 소스 라인 영역(210d)과 수직 오버랩되는 영역일 수 있고, 입출력 패드(280)의 제2 영역(280R2)은 메인 공통 소스 라인 영역(210m)의 확장부(210me)와 수직 오버랩되는 영역일 수 있다.
예시적인 실시예들에 따르면, 메인 공통 소스 라인 영역(210m)이 확장부(210me)를 포함함에 따라 공통 소스 라인 저항이 감소할 수 있을 뿐만 아니라, 입출력 패드(280)의 제1 영역(280R1)이 더미 공통 소스 라인 영역(210d)과 수직 오버랩됨에 따라 입출력 패드(280)에 의한 입출력 커패시턴스가 감소하여 입출력 성능이 향상될 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치(100F)를 나타내는 평면도이고 도 18은 도 17의 A4 부분의 확대도이다.
도 17 및 도 18을 참조하면, 반도체 장치(100F)는 그 중앙부에 형성된 패드 영역(PR)을 가질 수 있고, 메모리 셀 영역(MCR) 중 패드 영역(PR)에 인접한 영역에 적어도 하나의 더미 블록(BLKd)이 배치될 수 있다.
도 19는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템(1000)을 개략적으로 나타낸 도면이다.
도 19를 참조하면, 데이터 저장 시스템(1000)은 하나 이상의 반도체 장치(1100), 및 반도체 장치(1100)와 전기적으로 연결되는 메모리 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 예를 들어 적어도 하나의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 반도체 장치일 수 있으며, 예를 들어, 반도체 장치(1100)는 도 1 내지 도 18을 참조하여 설명한 반도체 장치(10, 100, 100A, 100B, 100C, 100D, 100E, 100F) 중 하나를 포함하는 NAND 플래쉬 반도체 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 제1 구조물(1100F)은 로우 디코더(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다.
제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 스트링 선택 라인(UL1, UL2), 제1 및 제2 접지 선택 라인(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 접지 선택 트랜지스터(LT1, LT2), 비트라인(BL)에 인접하는 스트링 선택 트랜지스터(UT1, UT2), 및 접지 선택 트랜지스터(LT1, LT2)와 스트링 선택 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 접지 선택 트랜지스터(LT1, LT2)의 개수와 스트링 선택 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 복수의 접지 선택 라인(LL1, LL2)은 각각 접지 선택 트랜지스터(LT1, LT2)의 게이트 전극에 연결될 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극에 연결될 수 있다. 복수의 스트링 선택 라인(UL1, UL2)은 각각 스트링 선택 트랜지스터(UT1, UT2)의 게이트 전극에 연결될 수 있다.
공통 소스 라인(CSL), 복수의 접지 선택 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 스트링 선택 라인(UL1, UL2)은 로우 디코더(1110)에 연결될 수 있다. 복수의 비트라인(BL)은 페이지 버퍼(1120)에 전기적으로 연결될 수 있다.
반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 메모리 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 로직 회로(1130)와 전기적으로 연결될 수 있다.
메모리 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에서, 데이터 저장 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 메모리 컨트롤러(1200)는 복수의 반도체 장치(1100)를 제어할 수 있다.
프로세서(1210)는 메모리 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템(2000)을 개략적으로 나타낸 사시도이다.
도 20을 참조하면, 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 메모리 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001) 상에 형성되는 복수의 배선 패턴(2005)에 의해 메모리 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메모리 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메모리 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메모리 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 19의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 18을 참조하여 설명한 반도체 장치(10, 100, 100A, 100B, 100C, 100D, 100E, 100F) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)는 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, TSV(through silicon via)를 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판 상에 형성되는 배선에 의해 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 21은 예시적인 실시예들에 따른 반도체 패키지들(2003)을 개략적으로 나타낸 단면도이다. 도 21은 도 20의 II-II' 선을 따른 단면도이다.
도 21을 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130, 도 20 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 패키지 상부 패드(2130, 도 23 참조)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 도 21에 도시된 바와 같이, 복수의 패키지 상부 패드(2130)는 복수의 연결 구조물(2400)과 전기적으로 연결될 수 있다. 도 21에 도시된 바와 같이, 복수의 하부 패드(2125)는 복수의 도전성 범프(2800)를 통해 도 20에 도시된 데이터 저장 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 18을 참조하여 설명한 반도체 장치(10, 100, 100A, 100B, 100C, 100D, 100E, 100F) 중 적어도 하나를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치 SS1: 제1 구조물
SS2: 제2 구조물 IS: 연결 구조물
210: 공통 소스 플레이트 212: 공통 소스 분리 절연층
280: 입출력 패드

Claims (10)

  1. 제1 기판과, 상기 제1 기판 상의 주변 회로와, 상기 주변 회로 및 상기 제1 기판 상의 제1 절연 구조물과, 상기 제1 절연 구조물 상의 제1 본딩 패드를 포함하는 제1 구조물; 및
    공통 소스 플레이트와, 상기 공통 소스 플레이트 상에 배치되는 셀 스택으로서, 복수의 게이트 전극과 상기 복수의 게이트 전극을 관통하여 상기 공통 소스 플레이트에 연결되는 복수의 채널 구조물을 포함하는 셀 스택과, 상기 셀 스택 상에 배치되고 상기 제1 절연 구조물과 접촉하는 제2 절연 구조물과, 상기 제2 절연 구조물 상에 배치되고 상기 제1 본딩 패드와 접촉하는 제2 본딩 패드와, 상기 셀 스택을 상기 제2 본딩 패드와 전기적으로 연결하는 인터커넥트 구조물을 포함하고, 상기 셀 스택은 상기 셀 스택을 관통하여 제1 수평 방향으로 연장되는 복수의 스택 절연층 사이에 정의되는 복수의 셀 블록을 포함하고, 상기 복수의 셀 블록은 복수의 메인 블록과, 상기 복수의 메인 블록의 일 측에 배치되는 더미 블록을 포함하는, 제2 구조물을 포함하고,
    상기 공통 소스 플레이트는, 상기 복수의 메인 블록과 수직 오버랩되는 메인 공통 소스 라인 영역과, 상기 메인 공통 소스 라인 영역으로부터 이격되고 전기적으로 분리되며 상기 적어도 하나의 더미 블록과 수직 오버랩되는 더미 공통 소스 라인 영역을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 메인 공통 소스 라인 영역에 공통 소스 전압이 인가될 때 상기 더미 공통 소스 라인 영역은 플로팅되도록 구성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 제2 구조물은,
    상기 복수의 채널 구조물 중 상기 복수의 메인 블록에 포함되는 제1 채널 구조물에 전기적으로 연결되고 상기 복수의 채널 구조물 중 상기 적어도 하나의 더미 블록에 포함되는 제2 채널 구조물에 전기적으로 연결되지 않는 비트 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 비트 라인은 상기 제1 채널 구조물 및 상기 제2 채널 구조물 모두와 수직 오버랩되도록 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되고,
    상기 비트 라인과 상기 제1 채널 구조물 사이에 제1 비트 라인 콘택이 상기 비트 라인과 상기 제1 채널 구조물을 전기적으로 연결하도록 배치되고,
    상기 비트 라인과 상기 제2 채널 구조물 사이에 비트 라인 콘택이 배치되지 않는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 비트 라인은 상기 제1 채널 구조물과 수직 오버랩되고 상기 제2 채널 구조물과 수직 오버랩되지 않도록 상기 제1 수평 방향에 수직한 제2 수평 방향으로 연장되고,
    상기 비트 라인과 상기 제1 채널 구조물 사이에 제1 비트 라인 콘택이 상기 비트 라인과 상기 제1 채널 구조물을 전기적으로 연결하도록 배치되는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 제2 구조물은,
    상기 공통 소스 플레이트의 상기 메인 공통 소스 라인 영역과 상기 더미 공통 소스 라인 영역 사이에 배치되는 공통 소스 분리 절연층을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서,
    상기 공통 소스 분리 절연층은 상기 제1 수평 방향으로 연장되고,
    평면적 관점에서 상기 더미 공통 소스 라인 영역은 직사각형 형상의 수평 단면을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 제2 구조물 상에서 상기 공통 소스 플레이트를 덮는 외측 절연층과, 상기 외측 절연층 상에 배치되고 상기 인터커넥트 구조물과 전기적으로 연결되는 입출력 패드를 포함하고, 상기 입출력 패드의 적어도 일부분이 상기 적어도 하나의 더미 블록의 적어도 일부분과 수직 오버랩되도록 배치되는, 연결 구조물을 더 포함하는 반도체 장치.
  9. 제8항에 있어서,
    상기 입출력 패드의 제1 부분은 상기 더미 공통 소스 라인 영역과 수직 오버랩되고, 상기 입출력 패드의 제2 부분은 상기 메인 공통 소스 라인 영역과 수직 오버랩되는 것을 특징으로 하는 반도체 장치.
  10. 제8항에 있어서,
    상기 입출력 패드 전체가 상기 더미 공통 소스 라인 영역과 수직 오버랩되는 것을 특징으로 하는 반도체 장치.
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