CN116209273A - 半导体器件和包括半导体器件的电子系统 - Google Patents

Abstract

公开了一种半导体器件，可以包括：多个栅电极，在衬底上在竖直方向上彼此间隔开；多个沟道结构，贯穿多个栅电极并在竖直方向上延伸；以及多条位线，布置在多个沟道结构上并连接到多个沟道结构。多条位线可以包括在彼此不同的竖直高度处以构成至少两个层的多条下位线和多条上位线。多条上位线可以在第一水平方向上彼此间隔开，并在与第一水平方向垂直的第二水平方向上彼此平行地延伸。可以在多条下位线中的彼此相邻的两条下位线之间限定下扩展空间。

Description

半导体器件和包括半导体器件的电子系统

相关申请的交叉引用

本申请基于并且要求于2021年11月30日向韩国知识产权局提交的韩国专利申请No.10-2021-0169344的优先权，其全部公开内容通过引用并入本文。

技术领域

本发明构思涉及一种半导体器件和/或包括该半导体器件的电子系统，并且更具体地，涉及一种包括竖直沟道的半导体器件和/或包括该半导体器件的电子系统。

背景技术

在需要数据存储的电子系统中，可能需要能够存储大量数据的半导体器件。相应地，已经研究了增加半导体器件的数据存储容量的方法。例如，作为增加半导体器件的数据存储容量的方法之一，已经提出了包括三维布置的存储单元而不是二维布置的存储单元的半导体器件。

发明内容

本发明构思提供了一种可以以窄间距布置沟道孔以增加半导体器件的数据存储容量的半导体器件、以及包括该半导体器件的电子系统。

本发明构思提供一种如下的半导体器件和/或包括该半导体器件的电子系统。

根据本发明构思的实施例，一种半导体器件可以包括：多个栅电极，在衬底上在竖直方向上彼此间隔开；多个沟道结构，贯穿多个栅电极并在竖直方向上延伸；以及多条位线，布置在多个沟道结构上并连接到多个沟道结构。多条位线可以包括在彼此不同的竖直高度处以构成至少两个层的多条下位线和多条上位线。多条上位线可以在第一水平方向上彼此间隔开，并在第二水平方向上彼此平行地延伸。第二水平方向可以垂直于第一水平方向。多条下位线中的每一条可以包括：第一下段，在第二水平方向延伸；第二下段，在第一水平方向上与第一下段间隔开并沿着第二水平方向延伸；以及第一下弯曲部分，将第一下段连接到第二下段。第一下弯曲部分可以以相对于第二水平方向的倾斜角延伸。多条下位线中的两条相邻下位线可以限定两条相邻下位线中的第一下位线的第一下弯曲部分与两条相邻下位线中的第二下位线的第一下弯曲部分之间的下扩展空间。

根据本发明构思的实施例，一种半导体器件可以包括在衬底上的栅极堆叠件。栅极堆叠件可以包括：多个栅电极，在衬底上在竖直方向上彼此间隔开；多个沟道结构，贯穿多个栅电极并在竖直方向上延伸；一对栅极堆叠分隔开口，贯穿多个栅电极并在第一水平方向上延伸；串选择线切割区，贯穿至少一个栅电极；多条位线，分别布置在多个沟道结构上；以及多个位线接触部，在多个沟道结构与多条位线之间。该至少一个栅电极可以包括多个栅电极中的最上面栅电极，并且串选择线切割区可以在一对栅极堆叠分离开口之间在第一水平方向上延伸。多条位线可以包括多条下位线和多条上位线，所述多条下位线和所述多条上位线在彼此不同的竖直高度处以构成至少两个层。多条下位线中的每一条可以包括：第一下段，在第二水平方向上延伸；第二下段，在第一水平方向上与第一下段间隔开并在第二水平方向上延伸；以及第一下弯曲部分，将第一下段连接到第二下段，并以相对于第二水平方向的倾斜角延伸，以及多条下位线中的两条相邻下位线可以限定两条相邻下位线中的第一下位线的第一下弯曲部分与两条相邻下位线中的第二下位线的第一下弯曲部分之间的第一下扩展空间。多条上位线可以在第二水平方向上彼此平行地延伸。第二水平方向可以垂直于第一水平方向。多个位线接触部可以包括：多个下位线接触部，连接到多条下位线；以及多个上位线接触部，连接到多条上位线，多个上位线接触部中的至少一些可以经由第一下扩展空间将多个沟道结构中的至少一些连接到多条上位线中的至少一些。

根据发明构思的实施例，一种电子系统可以包括主衬底；半导体器件，在主衬底上；以及控制器，与主衬底上的半导体器件电连接。半导体器件可以包括多个栅电极、多个沟道结构、布置在多个沟道结构上并连接到多个沟道结构的多条位线、与多个栅电极和多条位线电连接的外围电路、以及与外围电路电连接的输入/输出焊盘。多个栅电极可以在主衬底上在竖直方向上彼此间隔开。多个沟道结构可以贯穿多个栅电极并在竖直方向上延伸。多条位线可以包括多条下位线和多条上位线，多条下位线和多条上位线在彼此不同的竖直高度处以构成至少两个层。多条上位线可以在第一水平方向上彼此间隔开，并在第二水平方向上彼此平行地延伸。第二水平方向可以垂直于第一水平方向。多条下位线中的每一条可以包括：第一下段，在第二水平方向上延伸；第二下段，在第一水平方向上与第一下段间隔开并在第二水平方向上延伸；以及第一下弯曲部分，将第一下段连接到第二下段。第一下弯曲部分可以以相对于第二水平方向的倾斜角延伸。多条下位线中的两条相邻下位线可以限定两条相邻下位线中的第一下位线的第一下弯曲部分与两条相邻下位线中的第二下位线的第一下弯曲部分之间的下扩展空间。

附图说明

根据以下结合附图的详细描述将更清楚地理解本发明构思的实施例，在附图中：

图1是根据示例实施例的半导体器件的框图；

图2是根据示例实施例的半导体器件的存储单元阵列的等效电路图；

图3至图7B是用于说明根据示例实施例的半导体器件的图；

图8A至图8C是根据示例实施例的半导体器件的截面图；

图9是图8A至图8C的半导体器件的部分的放大平面图；

图10是根据示例实施例的半导体器件的透视图；

图11是图10的半导体器件的截面图；

图12是根据示例实施例的半导体器件的截面图；

图13是图12中的区域CX4的放大截面图；

图14是根据示例实施例的半导体器件的截面图；

图15是根据实施例的包括半导体器件的电子系统的示意图；

图16是根据示例实施例的包括半导体器件的电子系统的示意性透视图；以及

图17是根据示例实施例的半导体封装的示意性截面图。

具体实施例

图1是根据示例实施例的半导体器件10的框图。

参考图1，半导体器件10可以包括存储单元阵列20和外围电路30。存储单元阵列20可以包括多个存储单元块BLK1、BLK2...BLKn。多个存储单元块BLK1、BLK1...BLKn中的每一个可以包括多个存储单元。多个存储单元块BLK1、BLK2...BLKn可以经由位线BL、字线WL、串选择线SSL和地选择线GSL连接到外围电路30。

外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出(I/O)电路36和控制逻辑38。外围电路30还可以包括I/O接口、列逻辑、电压发生器、预解码器、温度传感器、命令解码器、地址解码器、放大电路等。

存储单元阵列20可以经由位线BL连接到页缓冲器34，并且可以经由字线WL、串选择线SSL和地选择线GSL连接到行解码器32。在存储单元阵列20中，多个存储单元块BLK1、BLK2...BLKn的每一个中包括的多个存储单元中的每一个可以包括闪存单元。存储单元阵列20可以包括三维存储单元阵列。三维存储单元阵列可以包括多个NAND串，并且每个NAND串可以包括分别与竖直堆叠在衬底上的多条字线WL连接的多个存储单元。

外围电路30可以从半导体器件10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且可以向半导体器件10外部的器件发送数据DATA和从半导体器件10外部的器件接收数据DATA。

行解码器32可以响应于来自存储器件10外部的地址ADDR选择多个存储单元块BLK1、BLK2...BLKn中的至少一个，并且可以选择所选存储单元块的字线WL、串选择线SSL和地选择线GSL。行解码器32可以将用于执行存储操作的电压发送到所选存储单元块的字线WL。

页缓冲器34可以经由位线BL连接到存储单元阵列20。页缓冲器34可以在编程操作期间用作写入驱动器以根据要存储在存储单元阵列20中的数据DATA向位线BL施加电压，并且可以在读取操作期间用作读出放大器以检测存储单元阵列20中存储的数据DATA。页缓冲器34可以根据控制逻辑38所提供的控制信号PCTL进行操作。

数据I/O电路36可以经由数据线DL连接到页缓冲器34。数据I/O电路36在编程操作期间从存储控制器(未示出)接收数据DATA，并且基于由控制逻辑38提供的列地址C_ADDR将编程数据DATA提供给页缓冲器34。数据I/O电路36可以在读取操作期间基于由控制逻辑38提供的列地址C_ADDR向存储控制器提供页缓冲器34中存储的读取数据DATA。

数据I/O电路36可以将输入的地址或命令发送到控制逻辑38或行解码器32。外围电路3()还可以包括静电放电(ESD)电路和上拉/下拉驱动器。

控制逻辑38可以从存储控制器接收命令CMD和控制信号CTRL。控制逻辑38可以将行地址R_ADDR提供给行解码器32，并将列地址C_ADDR提供给数据I/O电路36。控制逻辑38可以响应于控制信号CTRL来产生要由半导体器件10使用的各种内部控制信号。例如，当执行诸如编程操作和擦除操作等存储操作时，控制逻辑38可以控制提供给字线WL和位线BL的电压电平。

图2是根据示例实施例的半导体器件的存储单元阵列MCA的等效电路图。

参考图2，存储单元阵列MCA可以包括多个存储单元串MB。存储单元阵列MCA可以包括：多条位线BL1、BL2…BLm，多条字线WL1、WL2…WLn-1、WLn，至少一条串选择线SSL，至少一条地选择线GSL和公共源极线CSL。多个存储单元串MS可以形成在多条位线BL1、BL2...BLm与公共源极线CSL之间。图2示出了多个存储单元串MS中的每一个包括两条串选择线SSL的情况，但示例实施例不限于此。例如，多个存储单元串MS中的每一个还可以包括一条串选择线SSL。

多个存储单元串MS中的每一个可以包括串选择晶体管SST、地选择晶体管GST、以及多个存储单元晶体管MC1、MC2...MCn-1、MCn。串选择晶体管SST的漏极区可以连接到多条位线BL1、BL2…BLm，并且地选择晶体管GST的源极区可以连接到公共源极线CSL。公共源极线CSL可以是多个地选择晶体管GST的源极区所共同连接到的区域。

串选择晶体管SST可以连接到串选择线SSL，而地选择晶体管GST可以连接到地选择线GSL。多个存储单元晶体管MC1、MC2…MCn-1、MCn可以分别连接到多条字线WL1、WL2…WLn-1、WLn。

图3至图7B是根据示例实施例的半导体器件100的图。图3是根据示例实施例的半导体器件100的代表性配置的平面图，图4A和图4B分别是沿着图3中的线A1-A1’和A2-A2’截取的截面图，图5是沿着图3中的线B1-B1’截取的截面图，图6A是图3中的区域CX1的放大图，图6B是分别沿着图6A中的线P1-P1’、P2-P2’、P3-P3’、P4-P4’、P5-P5’、P6-P6’和P7-P7’截取的部分截面的截面图，图7A是图4A中的区域CX2的放大截面图，以及图7B是图4B中的区域CX3的放大截面图。

参考图3至图7B，半导体器件100可以包括水平布置在衬底110上的存储单元区MCR、连接区CON和外围电路区PERI。存储单元区MCR可以包括以下区域：其中形成有通过参考图2描述的方法驱动并且是竖直沟道结构NAND类型的存储单元阵列MCA。连接区CON可以包括以下区域：其中形成有用于将形成在存储单元区MCR中的存储单元阵列MCA电连接到外围电路区PERI的焊盘结构PAD。

在外围电路区PERI中，外围电路晶体管190TR和外围电路接触部190C可以布置在衬底110上。有源区AC可以由衬底110中的元件分离层112限定，并且外围电路晶体管190TR可以布置在有源区AC中。尽管在图3中示出了一个外围电路晶体管190TR，但这仅仅是示例，并且半导体器件100可以包括形成在有源区AC中的多个外围电路晶体管190TR。外围电路晶体管190TR可以包括外围电路栅极190G以及布置在衬底110的位于外围电路栅极190G的两侧上的一部分中的源/漏区110SD。多个外围电路接触部190C可以布置在外围电路栅极190G和源/漏区110SD上。例如，多个外围电路接触部190C中的一些可以连接到外围电路栅极190G，并且多个外围电路接触部190C中的其他一些可以连接到源/漏区110SD。

衬底110可以包括半导体材料，例如IV族半导体材料、III-V族半导体材料和II-VI族半导体材料。IV族半导体材料可以包括例如硅(Si)、锗(Ge)或Si-Ge。III-V族半导体材料可包括例如砷化镓(GaAs)、铟磷(InP)、GaP、InAs、铟锑InSb或InGaAs。II-VI族半导体材料可以包括例如碲化锌(ZnTe)或硫化镉(CdS)。在一些实施例中，衬底110可以包括体晶片或外延层。在其他实施例中，衬底110可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。

在衬底110上，第一栅极堆叠件GS1可以在与衬底110的上表面平行的第一水平方向(X方向)延伸，并且在与第一水平方向(X方向)垂直的第二水平方向(Y方向)延伸。第一栅极堆叠件GS1可以包括多个第一栅电极130和多个第一绝缘层140，并且多个第一栅电极130和多个第一绝缘层140可以在与衬底110的上表面垂直的竖直方向(Z方向)上彼此交替布置。

作为示例，如图7A和图7B所示，第一栅电极130可以包括填充导电层132以及围绕该填充导电层132的上表面、底表面和侧表面的导电阻挡层134。例如，填充导电层132可以包括：诸如钨、镍、钴和钽等金属，诸如硅化钨、硅化镍、硅化钴和硅化钽等金属硅化物，以及掺杂有杂质的多晶硅，或者它们的组合。例如，导电阻挡层134可以包括氮化钛、氮化钽、氮化钨或它们的组合。在一些实施例中，介电衬垫(未示出)还可以布置在导电阻挡层134与第一绝缘层140之间。例如，介电衬垫可以包括诸如氧化铝等高k材料。

多个第一栅电极130可以与构成存储单元串MS(参见图2)的地选择线GSL、多条字线WL1、WL2...WLn-1、WLn、以及至少一条串选择线SSL相对应。例如，位于最下面位置的第一栅电极130可以用作地选择线GSL，位于最上面位置的至少一个第一电极130可以用作串选择线SSL，以及其他第一栅电极130可以用作字线WL。相应地，可以提供存储单元串MS，其中，地选择晶体管GST、串选择晶体管SST、以及它们之间的多个存储单元晶体管MC1、MC2...MCn-1和MCn串联连接。在一些实施例中，在最上面位置的两个第一栅电极130可以用作串选择线SSL，但示例实施例不限于此。例如，在最上面位置的仅一个第一栅电极130可以用作串选择线SSL。在一些实施例中，至少一个第一栅电极130还可以用作虚设字线，但不限于此。

作为示例，如图3所示，贯穿多个第一栅电极130的多个栅极堆叠分离开口WLH可以在与衬底110的上表面平行的第一水平方向(X方向)上延伸。布置在一对栅极堆叠分离开口WLH之间的第一栅极堆叠件GS1可以构成一个块，并且该一对栅极堆叠分离开口WLH可以限定第一栅极堆叠件GS1的第二水平方向(Y方向)宽度。

在衬底110上，可以布置公共源极线150和栅极堆叠分离绝缘层152，该公共源极线150填充栅极堆叠分离开口WLH的内部，该栅极堆叠分离绝缘层152布置在公共源极线150的两个侧壁上。公共源极区114还可以形成在衬底110的与栅极堆叠分离开口WLH竖直重叠的部分中，因此，公共源极线150可以电连接到公共源极区114。在一些实施例中，公共源极区114可以包括掺杂有高浓度n型杂质的杂质区，并且可以用作用于向多个存储单元提供电流的源极区。

例如，栅极堆叠分离绝缘层152可以包括氧化硅、氮化硅、氮氧化硅或低k材料。栅极堆叠分离绝缘层152可以包括氧化硅、氮化硅、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)、碳氮化硅(SiCN)或它们的组合。

多个沟道结构160可以在存储单元区MCR中从衬底110的上表面在竖直方向(Z方向)上延伸贯穿第一栅极堆叠件GS1。多个沟道结构160可以在第一水平方向(X方向)、第二水平方向(Y方向)和第三水平方向(例如，对角线方向)上以一定间隔彼此间隔开布置。多个沟道结构160可以以之字形式或交错形式布置。

多个沟道结构160中的每一个可以布置在沟道孔160H中。多个沟道结构160中的每一个可以包括栅极绝缘层162、沟道层164、填充绝缘层166和导电插塞168。栅极绝缘层162和沟道层164可以顺序布置在沟道孔160H的侧壁上。例如，栅极绝缘层162可以共形地布置在沟道孔160H的侧壁上，并且沟道层164可以共形地布置在沟道孔160H的侧壁和底部上。接触沟道层164并阻挡沟道孔160H的入口的导电插塞168可以布置在沟道孔160H的上侧上。在一些实施例中，填充沟道孔160H的一部分的填充绝缘层166可以布置在沟道层164上，并且导电插塞168可以接触沟道层164和填充绝缘层166，并填充沟道孔160H的上侧部分。例如，填充绝缘层166可以在沟道孔160H中填充由沟道层164限定的空间。在其他实施例中，可以省略填充绝缘层166，并且沟道层164也可以形成为填充沟道孔160H的剩余部分的柱状。

在示例实施例中，沟道层164可以布置为在沟道孔160H的底部处接触衬底110的上表面。与这种情况不同，还可以在沟道孔160H的底部处的衬底110上形成具有一定高度的接触半导体层(未示出)，并且沟道层164也可以经由接触半导体层电连接到衬底110。例如，接触半导体层可以包括通过使用选择性外延生长(SEG)工艺形成的硅层，该选择性外延生长(SEG)工艺使用布置在沟道孔160H底部处的衬底110作为种子层。在一些实施例中，与图4A中所示的不同，沟道层164的底表面还可以布置在低于衬底110的上表面的竖直高度处。

作为示例，如图7A和图7B所示，栅极绝缘层162可以具有包括顺序布置在沟道层164的外壁上的隧穿介电层162A、电荷存储层162B和阻挡介电层162C在内的结构。构成栅极绝缘层162的隧穿介电层162A、电荷存储层162B和阻挡介电层162C的相对厚度可以不限于图7A和图7B中所示的相对厚度，并且可以进行各种修改。

例如，隧穿介电层162A可以包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷储存层162B，作为其中储存有已经从沟道层164穿过隧穿介电层162A的电子的区域，可以包括氮化硅、氮化硼、氮化硅硼或掺杂有杂质的多晶硅。例如，阻挡介电层162C可以包括氧化硅、氮化硅或具有比氧化硅更高的介电常数的金属氧化物。金属氧化物可包括氧化铪、氧化铝、氧化锆、氧化钽或其组合。

在一个块中，最上面的至少一个第一栅电极130可以被串选择线切割区SSLC水平地分成两个部分。串选择线切割区SSLC可以贯穿最上面的至少一个第一栅电极130，并且在第一水平方向(X方向)上延伸。在一些实施例中，最上面的两个第一栅电极130中的每一个可以被串选择线切割区SSLC水平地分成两个部分，但示例实施例不限于此。例如，最上面的仅一个第一栅电极130可以被串选择线切割区SSLC水平地分成两个部分。串分离绝缘层SSLI可以布置在串选择线切割区SSLC中，并且这两个构件可以在第二水平方向(Y方向)上彼此间隔开布置，串分离绝缘层SSLI位于它们之间。这两个构件可以构成参考图2所描述的串选择线SSL。

第一栅极堆叠件GS1可以从存储单元区MCR延伸到连接区CON，并且构成连接区CON中的焊盘结构PAD。在连接区CON中，远离衬底110的上表面，多个第一栅电极130可以延伸为在第一水平方向(X方向)上具有较短的长度。焊盘结构PAD可以称为第一栅电极130的以阶梯形状布置在连接区CON中的部分。覆盖绝缘层142可以布置在第一栅极堆叠件GS1的构成焊盘结构PAD的部分上。上绝缘层144可以布置在第一栅极堆叠件GS1和覆盖绝缘层142上。

尽管未示出，但在连接区CON中，还可以形成从衬底110的上表面贯穿第一栅极堆叠件GS1并在竖直方向(Z方向)上延伸的多个虚设沟道结构(未示出)。可以形成虚设沟道结构以在半导体器件100的制造工艺中限制和/或防止第一栅极堆叠件GS1倾斜或弯曲并获得其结构稳定性。多个虚设沟道结构中的每一个可以具有与多个沟道结构160类似的结构和类似的形状。

在连接区CON中，可以布置单元接触插塞CNT，该单元接触插塞CNT贯穿上绝缘层144和覆盖绝缘层142并连接到第一栅电极130。单元接触插塞CNT可以贯穿上绝缘层144和覆盖绝缘层142，并进一步贯穿覆盖第一栅电极130的第一绝缘层140，以连接到第一栅电极130。

多个位线接触部170可以贯穿上绝缘层144以接触多个沟道结构160的导电插塞168，并且多条位线180可以布置在多个位线接触部170上。在示例实施例中，位线180的侧壁可以被上绝缘层144包围，但与这种情况不同，位线180可以布置在上绝缘层144的上表面上，并且围绕位线180的侧壁的附加绝缘层(未示出)还可以进一步布置在上绝缘层144上。

多条位线180可以在竖直方向(Z方向)上彼此间隔开，并且可以位于至少两个不同的竖直高度处并形成至少两个层。在一些实施例中，多条位线180可以包括：多条下位线180L，在距衬底1L0的上表面相对较低的竖直高度处形成一个层；以及多条上位线180H，在相对较高的竖直高度处形成另一层。上位线180H的下表面的竖直高度可以高于下位线180L的上表面的竖直高度。

多个位线接触部170可以包括将多个沟道结构160的导电插塞168连接到多条下位线180L的多个下位线接触部170L、以及将多个沟道结构160的导电插塞168连接到多条上位线180H的多个上位线接触部170H。上位线接触部170H在竖直方向(Z方向)上的高度可以大于下位线接触部170L在竖直方向(Z方向)上的高度。在一些实施例中，上位线接触部170H的下表面可以在与下位线接触部170L的下表面相同的竖直高度处，并且上位线接触部170H的上表面可以在比下位线接触部170L的上表面高的竖直高度处。例如，上位线接触部170H可以从沟道结构160的导电插塞168的上表面延伸到上位线180H的下表面，并且下位线接触部170L可以从沟道结构160的导电插塞168的上表面延伸到下位线180L的下表面。在图3至图7B中，下位线接触部170L和上位线接触部170H中的每一个被示出为具有单接触塞形状，但这仅仅是示例，并且示例实施例不限于此。例如，下位线接触部170L和上位线接触部170H中的至少一个位线接触部可以具有包括至少一个接触插塞和至少一个螺柱的堆叠结构。在一些实施例中，上位线接触部170H可以具有包括比下位线接触部170L多至少一个接触插塞和/或多至少一个螺柱的堆叠结构。

下位线180L可以布置在下位线接触部170L上，并且上位线180H可以布置在上位线接触部170H上。多条下位线180L可以在沟道结构160上在水平方向上延伸，并且多条上位线180H可以在多条下位线180L上在水平方向上延伸。

在一些实施例中，多条下位线180L中的每一条可以在第二水平方向(Y方向)上延伸，以相对于第二水平方向(Y方向)的一定倾斜角α倾斜并延伸到一定的长度，并然后再次在第二水平方向(Y方向)上延伸。在一些实施例中，多条上位线180H中的每一条可以仅在第二水平方向(Y方向)上延伸。例如，多条上位线180H可以在第一水平方向(X方向)上彼此间隔开，并且在第二水平方向(Y方向)上彼此平行地延伸。在图5中，下位线180L被示出为仅在第二水平方向(Y方向)上延伸，但这是为了示出下位线180L在一对栅极堆叠分离开口WLH之间未被切断而是延伸。然而，示例实施例不限于此，下位线180L的一部分可以以相对于第二水平方向(Y方向)的倾斜角在水平方向上延伸，该水平方向不同于第一水平方向(X方向)和第二水平方向(Y方向)。

多条上位线180H可以包括彼此相邻的四条上位线，即，第一位线180aH、第二上位线180bH、第三上位线180cH和第四上位线180dH。第一上位线180aH、第二上位线180bH、第三上位线180cH和第四上位线180dH中的每一条可以在第一水平方向(X方向)上彼此间隔开，并在第二水平方向(Y方向)上延伸。例如，第一位线180aH可以沿着第一延伸线SL1延伸，第二上位线180bH可以沿着第二延伸线SL2延伸，第三上位线180cH可以沿着第三延伸线SL3延伸，以及第四上位线180dH可以沿着第四延伸线SL4延伸。第一延伸线SL1、第二延伸线SL2、第三延伸线SL3和第四延伸线SL4可以在第一水平方向(X方向)上彼此间隔开，并在第二水平方向(Y方向)上延伸。第一延伸线SL1、第二延伸线SL2、第三延伸线SL3和第四延伸线SL4可以在第一水平方向(X方向)上以第一间距P1或第二间距P2的距离布置。

第一延伸线SL1、第二延伸线SL2、第三延伸线SL3和第四延伸线SL4可以意味着在沿着第一水平方向(X方向)和第二水平方向(Y方向)延伸的二维平面上沿着第二水平方向(Y方向)延伸的假想延伸线，并且某个组件沿着第一延伸线SL1、第二延伸线SL2、第三延伸线SL3和第四延伸线SL4延伸可能意味着指该某个组件沿着第一延伸线SL1、第二延伸线SL2、第三延伸线SL3和第四延伸线SL4延伸，而不考虑该某个组件所处的竖直高度。

多条下位线180L可以包括彼此相邻的三条下位线，即，第一下位线180aL、第二下位线180bL和第三下位线180cL。第一下位线180aL可以在第二水平方向(Y方向)上沿着第一延伸线SL1延伸，以相对于第二水平方向(Y方向)的一定倾斜角α倾斜并延伸到第二延伸线SL2，并然后再次在第二水平方向(Y方向)上沿着第二延伸线SL2延伸。第二下位线180bL可以在第二水平方向(Y方向)上沿着第二延伸线SL2延伸，以相对于第二水平方向(Y方向)的一定倾斜角α倾斜并延伸到第三延伸线SL3，并然后再次在第二水平方向(Y方向)上沿着第三延伸线SL3延伸。第三下位线180cL可以在第二水平方向(Y方向)上沿着第三延伸线SL3延伸，以相对于第二水平方向(Y方向)的一定倾斜角α倾斜并延伸到第四延伸线SL4，并然后再次在第二水平方向(Y方向)上沿着第四延伸线SL4延伸。

在一些实施例中，栅极堆叠分离开口WLH与串选择线切割区SSLC之间的多条下位线180L的两端可以在彼此相邻的不同延伸线上。例如，在栅极堆叠分离开口WLH中，第一位线180aL可以在第一延伸线SL1上，第二下位线180bL可以在第二延伸线SL2上，以及第三下位线180cL可以在在第三延伸线SL3上，但在串选择线切割区SSLC中，第一位线180aL可以在第二延伸线SL2上，第二下位线180bL可以在第三延伸线SL3上，以及第三下位线180cL可以在第四延伸线SL4上。

当沿着第一延伸线SL1、第二延伸线SL2、第三延伸线SL3和第四延伸线SL4延伸的上位线180H包括第一上位线180aH、第二上位线180bH、第三上位线180cH和第四上位线180dH，即四条位线时，沿着第一延伸线SL1、第二延伸线SL2、第三延伸线SL3和第四延伸线SL4延伸的下位线180L可以包括沿着第一延伸线SL1和第二延伸线SL2延伸并从第一延伸线SL1延伸到第二延伸线SL2的第一位下位线180aL、沿着第二延伸线SL2和第三延伸线SL3延伸并从第二延伸线SL2延伸到第三延伸线SL3的第二下位线180bL、以及沿着第三延伸线SL3和第四延伸线SL4延伸并从第三延伸线SL3延伸到第四延伸线SL4的第三下位线180cL，即三条下位线。

换言之，下位线180L的数量可以比上位线180H的数量少至少一个。在图3至图6B中，示出了三条下位线180L布置在被四条上位线180H水平(即，在俯视图中)占据的区域中，因此，四条上位线180H和三条下位线180L构成一组并在第一水平方向(X方向)上重复，但示例实施例不限于此。例如，以下也是可能的：四条或更多条上位线180H和其数量比上位线180H的数量少一个的下位线180L构成一组，构成一组的上位线180H的数量可以是四到几百或几千，以及与其相对应的下位线180L的数量可以比上位线180H的数量少一个。下位线180L的数量可以比上位线180H的数量少一个数量，即由半导体器件100的多条下位线180L和多条上位线180H构成的组的数量。

在示例实施例中，如图6A所示，下位线180L可以包括在第二水平方向(Y方向)上延伸的第一下段180L-S1、在第一水平方向(X方向)上与第一下段180L-S1间隔开并在第二水平方向(Y方向)上延伸的第二下段180L-S2、以及将第一下段180L-S1连接到第二下段180L-S2的第一下弯曲部分180L-B1。

在平面图中，第一下弯曲部分180L-B1可以在与第一水平方向(X方向)和第二水平方向中的每一个不同的水平方向上以相对于第二水平方向(Y方向)的倾斜角延伸。第一下弯曲部分180L-B1可以以相对于第二水平方向(Y方向)约20度至约70度的倾斜角α倾斜，并延伸到一定长度。在一些实施例中，第一下弯曲部分180L-B1可以以相对于第二水平方向(Y方向)约30度至约60度的倾斜角α倾斜，但不限于此。第一下弯曲部分180L-B1相对于第二水平方向(Y方向)的倾斜角α可以根据沟道结构160的尺寸和布置而变化。

在示例实施例中，如图6A所示，第一下位线180aL、第二下位线180bL和第三下位线180cL的第一下弯曲部分180L-B1在第二水平方向(Y方向)上的各个位置可以彼此不同，并且第一下位线180aL、第二下位线180bL和第三下位线180cL的一组可以在第一水平方向(X方向)上重复布置。

在示例实施例中，第一下位线180aL、第二下位线180bL和第三下位线180cL的各个第一下段180L-S1可以基本上彼此平行，第一下位线180aL、第二下位线180bL和第三下位线180cL的各个第一下弯曲部分180L-B1可以基本上彼此平行，以及第一下位线180aL、第二下位线180bL和第三下位线180cL的各个第二下段180L-S2可以基本上彼此平行。此外，第一下位线180aL的第一下段180L-S1可以布置在第一延伸线SL1上，第二下位线180bL的第一下段180L-S1和第一下位线180aL的第二下段180L-S2可以布置在直线，即第二延伸线SL2上，第三下位线180cL的第一下段180L-S1和第二下位线180bL的第二下段180L-S2可以布置在直线，即第三延伸线SL3上，以及第三下位线180cL的第二下段180L-S2可以布置在第四延伸线SL4上。

多条下位线180L中的每一条的第一下段180L-S1和第二下段180L-S2可以在第一水平方向(X方向)上具有第一宽度W，并且多条下位线180L中的每一条的第一下段180L-S1和第二下段180L-S2可以在第一水平方向(X方向)上具有第一间距P1。多条上位线180H中的每一条可以在第一水平方向(X方向)上具有第二宽度W2，并且多条上位线180H可以在第一水平方向(X方向)上以第二间距P2布置。第一间距P1可以大于第一宽度W，并且第二间距P2可以大于第二宽度W2。第二宽度W2可以等于或大于第一宽度W1。第一间距P1和第二间距P2可以彼此基本相同。第一宽度W1和第二宽度W2可以具有几十纳米的值。

由两条下位线180L的第一下弯曲部分180L-B1限定的下扩展空间HS可以位于多条下位线180L中的彼此相邻的两条下位线180L之间。上位线接触部170H可以布置在下扩展空间HS中。换言之，上位线接触部170H可以经由下扩展空间HS将上位线180H连接到多个沟道结构160的导电插塞168。

下扩展空间HS通常可以具有由彼此相邻的两条下位线180L中的一条下位线180L的第一下段180L-S1和第一下弯曲部分180L-B1以及另一下位线180L的第二下段180L-S2和第一下弯曲部分180L-B1形成的平行四边形形状。下扩展空间HS可以具有扩展宽度G1，该扩展宽度G1大于在第一水平方向(X方向)上彼此相邻的两条下位线180L的第一下段180L-S1之间的宽度和第二下段180L-S2之间的宽度。例如，扩展宽度G1可以大于第一间距P1。在一些实施例中，扩展宽度G1可以大于第一间距P1，并且小于第一间距P1的两倍。例如，扩展宽度G1可以等于第一间距P1和第一宽度W1之和。第一间距P1可以与第二间距P2基本相同，并且扩展宽度G1可以大于第二间距P2并且小于第二间距P2的两倍。例如，扩展宽度G1可以等于第二间距P2和第一宽度W1之和。

因为上位线接触部170H布置在下扩展空间HS中，所以多个上位线接触部170H中的每一个的水平宽度可以小于扩展宽度G1。

彼此相邻的两条下位线180L的第一下段180L-S1之间的宽度和第二下段180L-S2之间的宽度可以等于第一间距P1与第一宽度W1之间的差。

彼此相邻的两条下位线180L中的一条下位线180L的第一下段180L-S1与第一下弯曲部分180L-B1之间的弯曲区可以在第二水平方向(Y方向)上与另一下位线180L的第一下段180L-S1和第一下弯曲部分180L-B1之间的弯曲区间隔开第一距离D1。第一距离D1可以大于扩展宽度G1。一条下位线180L的第一下段180L-S1和第一下弯曲部分180L-B1之间的弯曲区可以在第二水平方向(Y方向)上与第二下段180L-S2和第一下弯曲部分180L-B1之间的弯曲区间隔开第二距离D2。彼此相邻的两个下位线180L中的一条下位线180L的第二下段180L-S2和第一下弯曲部分180L-B1之间的弯曲区可以在第二水平方向(Y方向)上与另一下位线180L的第一下段180L-S1和第一下弯曲部分180L-B1之间的弯曲区间隔开第三距离D3。在一些实施例中，第二距离D2可以小于第三距离D3。第二距离D2和第三距离D3之和可以等于第一距离D1。

在根据本发明构思的半导体器件100中，因为包括构成至少两个层的多条位线180，即多条下位线180L和多条上位线180H，并且与上位线180H连接的上位线接触部170H布置在由彼此相邻的两条下位线180L限定的扩展空间GS中，所以位线180和位线接触部170的水平宽度可以形成为相对较大。因此，与以相同集成度布置的多个沟道结构160连接的位线接触部170和位线180可以形成为相对较大。例如，当极紫外(EUV)曝光工艺或四重图案化技术(QPT)用于通过仅使用构成一个层的多条位线和与其连接的多个位线接触部将多个沟道结构彼此连接时，根据本发明构思的半导体器件100中包括的位线接触部170和位线180也可以通过使用深紫外(DUV)曝光工艺或双图案化技术(DPT)来形成。因此，可以降低形成半导体器件100中包括的位线接触部170和位线180的工艺成本或工艺难度，并且其中布置有多个沟道结构160的沟道孔可以以窄间距布置。

此外，因为根据本发明构思的半导体器件100的位线180的宽度可以形成为相对较大，并因此可以增加布置在一对栅极堆叠分离开口WLH之间的沟道结构160的数量，所以可以减少半导体器件100中包括的栅极堆叠分离开口WLH的数量，并且可以减小半导体器件100的尺寸。

图8A至图8C是根据示例实施例的半导体器件100A的截面图，并且图9示出了图8A至图8C的半导体器件的部分的放大平面图。在图8A和图9中，图1至图7B中的相同附图标记可以指代相同的组件，因此可以省略参考图1至图7B给出的重复描述。

一起参考图8A至图9，半导体器件100A可以包括贯穿上绝缘层144并接触多个沟道结构160的导电插塞168的多个位线接触部170a、以及布置在多个位线接触部170a上的多条位线180a。

多条位线180a可以在竖直方向(Z方向)上彼此间隔开，并且可以位于至少三个不同的竖直高度处并形成至少三个层。在一些实施例中，多条位线180a可以包括：多条下位线180La，在距衬底110的上表面相对较低的竖直高度处形成一个层；多条上位线180H，在相对较高的竖直高度处形成另一层；以及多条中间位线180M，在多条下位线180La与多条上位线180H之间的竖直高度处形成另一层。上位线180H的下表面可以在比中间位线180M的上表面高的竖直高度处，并且中间位线180M的下表面可以在比下位线180La的上表面高的竖直高度处。

多个位线接触部170a可以包括：多个下位线接触部170L，将多个沟道结构160的导电插塞168连接到多条下位线180La；多个中间位线接触部170M，将多个沟道结构160的导电插塞168连接到多条中间位线180M；以及多个上位线接触部170H，将多个沟道结构160的导电插塞168连接到多条上位线180H。在竖直方向(Z方向)上，上位线接触部170H的高度可以大于中间位线接触部170M的高度，并且中间位线接触部170M的高度可以大于下位线接触部170L的高度。在一些实施例中，上位线接触部170H的下表面、中间位线接触部170M的下表面和下位线接触部170L的上表面可以在相同的竖直高度处，上位线接触部170H的上表面可以在比中间位线接触部170M的上表面高的竖直高度处，以及中间位线接触部170M的上表面可以在比下位线接触部170L的上表面高的竖直高度处。例如，上位线接触部170H可以从沟道结构160的导电插塞168的上表面延伸到上位线180H的下表面，中间位线接触部170M可以从沟道结构160的导电插塞168的上表面延伸到中间位线180M的下表面，以及下位线接触部170L可以从沟道结构160的导电插塞168的上表面延伸到下位线180La的下表面。

下位线180La可以布置在下位线接触部170L上，中间位线180M可以布置在中间上位线接触部170M上，以及上位线180H可以布置在上位线接触部170H上。多条下位线180La可以在沟道结构160上沿着水平方向延伸，多条中间位线180M可以在多条下位线180La上沿着水平方向延伸，以及多条上位线180H可以在多条中间位线180M上沿着水平方向延伸。

下位线180La的数量和中间位线180M的数量可以比上位线180H的数量少至少一个。下位线180La的数量可以与中间位线180M的数量相同。在图8A至图9中，示出了三条中间位线180M和三条下位线180La布置在由四条上位线180H水平(即，在俯视图中)占据的区域中，因此，四条上位线180H、三条中间位线180M和三条下位线180La构成一组并在第一水平方向(X方向)上重复，但示例实施例不限于此。例如，以下也是可能的：四条或更多条上位线180H与其数量比上位线180H的数量少一个的中间位线180M和下位线180La构成一组，构成一组的上位线180H的数量为四到数百或数千，以及与其相对应的中间位线180M和下位线180La的数量可以比上位线180H的数量少一个。下位线180La和中间位线180M的数量可以比上位线180H的数量少一个数量，即由半导体器件100A中包括的多条下位线180L和多条上位线180H构成的组的数量。

在示例实施例中，如图9所示，下位线180La可以包括在第二水平方向(Y方向)上延伸的多个第一下段180L-S1、在第一水平方向(X方向)上与多个第一下段180L-S1间隔开并在第二水平方向(Y方向)上延伸的第二下段180L-S2、将多个第一下段180L-S1中的一个第一下段180L-S1连接到第二下段180L-S2的第一下弯曲部分180L-B1、以及将多个第一下段180L-S1中的另一第一下段180L-S1连接到第二下段180L-S2的第二下弯曲部分180-B2。中间位线180M可以包括在第二水平方向(Y方向)上延伸的第一中间段180M-S1、在第一水平方向(X方向)上与第一中间段180M-S1间隔开并在第二水平方向(Y方向)上延伸的第二中间段180M-S2、将第一中间段180M-S1连接到第二中间段180M-S2的第一中间弯曲部分180M-B1。

包括第一中间段180M-S1、第二中间段180M-S2和第一中间弯曲部分180M-B1的中间位线180M的平面形状可以总体上类似于包括第一下段180L-S1、第二下段180L-S2和第一下弯曲部分180M-B1的下位线180L的平面形状，因此省略其详细描述。

在包括第一下段180L-S1、第二下段180L-S2、第一下弯曲部分180L-B1和第二下弯曲部分180L的下位线180La中，包括第一下段180L-S1、第二下段180L-S2和将第一下段180L-S1连接到第二下段180L-S2的第一下弯曲部分180L-B1的一部分以及包括第二下段180L-S2、第一下段180L-S1和将第二下段180L-S2连接到第一下段180L-S1的第二下弯曲部分180-B2的一部分中的每一部分的平面形状可以总体上类似于包括参考图3至图7B描述的第一下段180L-S1、第二下段180L-S2和第一下弯曲部分180L-B1的下位线180L的平面形状，因此省略其详细描述。

换言之，参考图3至图7B描述的下位线180La可以包括一个弯曲部分，即第一下弯曲部分180L-B1，但下位线180La可以包括两个弯曲部分，即第一下弯曲部分180L-B1和第二下弯曲部分180L-B2。

一起参考图3和图9，图9是与图3中区域C1X相对应的部分的放大图，并示出了图3所示的栅极堆叠分离开口WLH与串选择线切割区SSLC之间的部分。在一些实施例中，栅极堆叠分离开口WLH与串选择线切割区SSLC之间的多条中间位线180M的两端可以在彼此相邻的不同延伸线上。在一些实施例中，栅极堆叠分离开口WLH与串选择线切割区SSLC之间的多条中间位线180M的两端可以在相同的延伸线上。

限定在两条下位线180La中的一条下位线180La的第一下弯曲部分180L-B1与第二下弯曲部分180L-B2之间以及两条下位线180La各自的第一下弯曲部分180L-B1之间的下扩展空间HSa可以在多条下位线180La中的彼此相邻的两条下位线180La之间。在彼此相邻的两条下位线180La之间，通常限定在两条下位线180La中的一条下位线180La的第一下弯曲部分180L-B1和第二下弯曲部分180-B2之间并通常具有梯形形状的一部分可以被称为第一下扩展空间HS1，并且被限定在两条下位线180La的第一下弯曲部分180L-B1之间并通常具有平行四边形形状的一部分可以被称为第二下扩展空间HS2。

限定在两条中间位线180M各自的第一中间弯曲部分180M-B1之间并通常具有梯形形状的中间扩展空间HSb可以在多条中间位线180M中的彼此相邻的两条中间位线180M之间。

上位线接触部170H可以经由中间扩展空间HSb和下扩展空间HSa将上位线180H连接到多个沟道结构160的导电插塞168。中间位线接触部170M可以经由下扩展空间HSa将中间位线180M连接到多个沟道结构160的导电插塞168。

多个上位线接触部170H可以布置在多个下扩展空间HSa中的一些中，多条中间位线接触部170M可以布置在多个下扩展空间HSa中的另一个中，以及多个上位线接触部170H可以布置在多个中间扩展空间HSb中。相应地，布置在彼此相邻的两条下位线180La之间的下扩展空间HSa的数量可以大于布置在彼此相邻的中间位线180M之间的中间扩展空间HSb的数量。在图9中，示出了布置在彼此相邻的两条下位线180La之间的下扩展空间HSa的数量是布置在彼此相邻的两条中间位线180M之间的中间扩展空间HSb的数量的两倍，但示例实施例不限于此，并且下扩展空间HSa的数量可以根据多个上位线接触部170H和多条中间位线接触部170M的各自数量而变化。

在图3至图7B中，示出了包括多条下位线180L和多条上位线180H的多条位线180构成两个层，并且在图8A至图9中，示出了包括多条下位线180La、多条中间位线180M和多条上位线180H的多条位线180a构成三个层，但示例实施例不限于此，并且多条位线也可以构成三个或更多个层。

在图3至图7B中，示出了半导体器件100包括包含第一下弯曲部分180L-B1的多条下位线180L，但半导体器件100也能够包括一起包含第一下弯曲部分180L-B1和第二下弯曲部分180-B2的多条下位线180La，并且下位线中包括的下弯曲部分的数量和中间位线中包括的中间弯曲部分的数量可以不同的改变。

此外，在图8A至图9中，示出了下位线180La包括两个下弯曲部分(即，第一下弯曲部分180L-B1和第二下弯曲部分180-B2)，并且中间位线180M包括一个中间弯曲部分(即，第一下弯曲部分180M-B1)，但也能够修改为使得中间位线180M中包括的中间弯曲部分的数量大于下位线180La中包括的下弯曲部分的数量，例如，下位线180La包括一下弯曲部分，并且中间位线180M包括两个中间弯曲部分。

图10是根据示例实施例的半导体器件200的透视图，图11是图10的半导体器件200的截面图。在图10和图11中，与图1至图9中的附图标记相同的附图标记可以表示相同的组件。

一起参考图10和图11，半导体器件200可以包括在竖直方向(Z方向)上彼此重叠的单元阵列结构CS和外围电路结构PS。单元阵列结构CS可以包括参考图1描述的存储单元阵列20，并且外围电路结构PS可以包括参考图1描述的外围电路30。

单元阵列结构CS可以包括多个存储单元块(BLK1、BLK2...BLKn)。多个存储单元块(BLK1、BLK2...BLKn)中的每一个可以包括三维布置的存储单元。单元阵列结构CS可以包括单元区CELL，并且单元区CELL可以包括参考图3至图9描述的存储单元区MCR和连接区CON。外围电路结构PS可以包括外围电路区PERI。尽管未示出，单元区CELL还可以进一步包括贯通电极区，其中布置了用于存储单元区MCR与外围电路区PERI之间的电连接的多个贯通电极(未示出)，该外围电路区PERI布置在比存储单元区MCR低的竖直高度处。贯通电极区可以形成在存储单元区MCR与连接区CON之间的边界部分上，或者形成在连接区CON的内部。

外围电路结构PS可以包括外围电路晶体管60TR和外围电路分布结构70。在衬底50上，有源区AC可以由元件分离层52限定，并且多个外围电路晶体管60TR可以形成在有源区AC中。多个外围电路晶体管60TR可以包括外围电路栅极60G、以及在衬底50的部分中的外围电路栅极60G的两侧上布置的源/漏区62。

衬底50可以包括半导体材料，例如IV族半导体材料、III-V族半导体材料和II-VI族半导体材料。IV族半导体材料可以包括例如硅(Si)、锗(Ge)或Si-Ge。III-V族半导体材料可包括例如砷化镓(GaAs)、铟磷(InP)、GaP、InAs、铟锑InSb或InGaAs。II-VI族半导体材料可以包括例如碲化锌(ZnTe)或硫化镉(CdS)。衬底50可以包括体晶片或外延层。在其他实施例中，衬底50可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。

外围电路分布结构70可以包括多个外围电路接触部72和多个外围电路分布层74。在衬底50上，可以布置覆盖多个外围电路晶体管60TR和外围电路分布结构70的层间绝缘层80。多个外围电路分布层74可以具有多层结构，该多层结构包括布置在彼此不同的竖直高度处的多个金属层。在图11中，作为示例，示出了多个外围电路分布层74中的全部形成在相同高度处，但与这种情况不同，布置在一定高度处(例如，最上面高度处)的外围电路分布层74也可以形成为高于位于另一高度处的外围电路分布层74。

基底结构110A可以布置在层间绝缘层80上。在示例实施例中，基底结构110A可以用作向形成在单元阵列结构CS中的竖直型存储单元提供电流的源极区。在一些实施例中，基底结构110A可以包括执行参考图2描述的公共源极线CSL的功能的一些区域。

在示例实施例中，基底结构110A可以包括诸如Si、Ge和Si-Ge的半导体材料。在基底结构110A上，第一栅极堆叠件GS1可以在与基底结构110A的上表面平行的第一水平方向(X方向)和第二水平方向(Y方向)上延伸。

图12和图13是根据示例实施例的半导体器件300的图。图12是根据示例实施例的半导体器件300的截面图，并且图13是图12中的区域CX4的放大截面图。

一起参考图12和图13，基底衬底110B可以布置在外围电路结构PS上，并且基底衬底110B可以包括顺序地布置在层间绝缘层80上的基底衬底110S、下基底层110L、上基底层110U。

基底衬底110S可以包括诸如硅等半导体材料。下基底层110L可以包括其上掺杂有杂质的多晶硅或者其上未掺杂有杂质的多晶硅，并且上基底层110U可以包括其上掺杂有杂质的多晶硅或者其上未掺杂有杂质的多晶硅。下基底层110L可以对应于参考图2所描述的公共源极线CSL。上基底层110U可以用作支撑层以限制和/或防止模塑堆叠件在去除用于形成下基底层110L的牺牲层(未示出)的工艺中塌陷或掉落。

第一栅极堆叠件GS1可以布置在基底衬底110B上，并且第二栅极堆叠件GS2可以布置在第一栅极堆叠件GS1上。第一栅极堆叠件GS1可以包括交替布置的多个第一栅电极130和多个第一绝缘层140，并且第二栅极堆叠件GS2可以包括交替布置的多个第二栅电极130A和多个第二绝缘层140A。

多个沟道结构160A可以形成在贯穿第一栅极堆叠件GS1的第一沟道孔160H1的内部以及贯穿第二栅极堆叠件GS2的第二沟道孔160H2的内部。多个沟道结构160A可以具有其中多个沟道结构160A从第一沟道孔160H1与第二沟道孔160H2之间的边界朝向外部向外突出的形状。

多个沟道结构160A可以贯穿上基底层110U和下基底层110L，并且接触基底衬底110S。如图13所示，可以在与下基底层110L相同的高度处去除栅极绝缘层162，并且沟道层164可以接触下基底层110L的延伸部分110LE。栅极绝缘层162的侧壁部分162S和底部162L可以彼此间隔开布置，下基底层110L的延伸部分110LE位于它们之间，并且因为栅极绝缘层162的底部162L围绕沟道层164的底表面，所有沟道层164可以电连接到下基底层110L而不是直接接触基底衬底110S。

图14是根据示例实施例的半导体器件400的截面图。

参考图14，半导体器件400可以具有芯片到芯片(C2C)结构。C2C结构可以意味着以下结构：其中，在第一晶片上制造包括单元区CELL的上芯片并且在与第一晶片不同的第二晶片上制造包括外围电路区PERI的下芯片之后，上芯片和下芯片通过使用接合方法彼此连接。例如，接合方法可以意味着将形成在上芯片的最上面金属层上的接合金属与形成在下芯片的最上面金属层上的接合金属电连接的方法。例如，当接合金属包括铜(Cu)时，接合方法可以包括Cu到Cu接合方法，并且接合金属还可以包括铝(Al)或钨(W)。

半导体器件400的外围电路区PERI和单元区CELL中的每一个可以包括外部焊盘接合区PA、字线接合区WLBA和位线接合区BLBA。

外围电路区PERI可以包括第一衬底210、层间绝缘层215、形成在第一衬底210上的多个电路元件220a、220b和220c、分别与多个电路元件220a、220b和220c连接的多个的第一金属层230a、230b和230c、以及分别形成在第一金属层230a、230b和230c上的第二金属层240a、240b和240c。在示例实施例中，第一金属层230a、230b和230c可以包括具有相对较高有效电阻率的W，并且第二金属层240a、240b和240c可以包括具有相对较低有效电阻率的Cu。

在本发明构思中，仅示出和描述了第一金属层230a、230b和230c以及第二金属层240a、240b和240c，但示例实施例不限于此，并且至少一个金属层还可以形成在第二金属层240a、240b和240c上。形成在第二金属层240a、240b和240c上的一个或多个金属层中的至少一些可以包括具有比形成第二金属层240a、240b和240c的Cu低的有效电阻率的Al等。

层间绝缘层215可以布置在第一衬底210上以覆盖多个电路元件220a、220b和220c、第一金属层230a、230b和230c、以及第二金属层240a、240b和240c，并且可以包括诸如氧化硅和氮化硅等绝缘材料。

下接合金属271b和272b可以形成在字线接合区WLBA中的第二金属层240b上。在字线接合区WLBA中，外围电路区PERI中的下接合金属271b和272b可以通过使用接合方法电连接到单元区CELL中的上接合金属371b和372b，并且下接合金属271b和272b以及上接合金属371b和372b可以包括Al、Cu或W等。

单元区CELL可以提供至少一个存储块。单元区CELL可以包括第二衬底310和公共源极线320。在第二衬底310下方，可以在与第二衬底310的下表面垂直的竖直方向(Z方向)上堆叠多条字线331至338(或统称为330)。串选择线和地选择线可以分别布置在字线330上和下方，并且多条字线330可以布置在串选择线与地选择线之间。

在位线接合区BLBA中，沟道结构CHS可以在与第二衬底310的下表面垂直的竖直方向(Z方向)上延伸，并贯穿字线330、串选择线和地选择线。沟道结构CHS可以包括数据存储层、沟道层、填充绝缘层等，并且沟道层可以与位线接触部350c以及上位线360cH和下位线360cL电连接。例如，位线360cH和360cL可以分别包括上位线360cH和下位线360cL。在图14中，示出了位线接触部350c包括与上位线360cH连接的上位线接触部，但示例实施例不限于此，并且半导体器件400还可以包括与下位线360cL连接的下位线接触部。在示例实施例中，位线360cH和360cL可以形成为与参考图3至图13描述的多条位线180和180a类似的形状。

在图14所示的示例实施例中，可以将布置有沟道结构CHS以及位线360cH和360cL等的区域定义为位线接合区BLBA。在位线接合区BLBA中，位线360cH和360cL可以与在外围电路区PERI中提供页缓冲器393的电路元件220c电连接。例如，位线360cH和360cL可以分别与单元区CELL中的上接合金属371c和372c连接，并且上接合金属371c和372c可以连接到下接合金属271c和272c，该下接合金属271c和272c连接到页缓冲器393的电路元件220c。

在字线接合区域WLBA中，字线330可以在第一水平方向(X方向)上与第二衬底310的下表面平行地延伸，并且可以连接到多个单元接触插塞341至347(或统称为340)。字线330和单元接触插塞340可以在焊盘上彼此连接，通过在第一水平方向(X方向)上将字线330中的至少一些延伸到彼此不同的长度来提供该焊盘。金属接触层350b和金属分布层360b可以顺序地连接到单元接触插塞340的下表面，该单元接触插塞340分别连接到字线330。在字线接合区WLBA中，单元接触插塞340可以经由单元区CELL中的上接合金属371b和372b以及外围电路区PERI中的下接合金属271b和272b连接到外围电路区PERI。

单元接触插塞340可以电连接到电路元件220b，该电路元件220b在外围电路区PERI中形成行解码器394。在示例实施例中，形成行解码器394的电路元件220b的工作电压可以与形成页缓冲器393的电路元件220c的工作电压不同。例如，形成页缓冲器393的电路元件220c的工作电压可以大于形成行解码器394的电路元件220b的工作电压。

公共源极线接触插塞380可以布置在外部焊盘接合区PA中。公共源极线接触插塞380可以包括诸如金属、金属化合物和多晶硅等导电材料，并且可以电连接到公共源极线320。金属接触层350a和金属分布层360a可以顺序堆叠在公共源极线接触插塞380的下方。例如，可以将布置有公共源极线接触插塞380、金属接触层350a和金属分布层360a的区域定义为外部焊盘接合区PA。

另一方面，第一I/O焊盘205和第二I/O焊盘305可以布置在外部焊盘接合区PA中。参考图14，覆盖第一衬底210的下表面的下绝缘层201可以形成在第一衬底210的下方，并且第一I/O焊盘205可以形成在下绝缘层201的下方。第一I/O焊盘205可以经由第一I/O接触插塞203与外围电路区PERI中的多个电路元件220a、220b和220c中的至少一个连接，并且可以通过下绝缘层201与第一衬底210分离。此外，侧绝缘层可以布置在第一I/O接触插塞203与第一衬底210之间，并且可以将第一I/O接触插塞203与第一衬底210电分离。

参考图14，覆盖第二衬底310的上表面的上绝缘层301可以形成在第二衬底310上，并且第二I/O焊盘305可以布置在上绝缘层301上。第二I/O焊盘305可以经由第二I/O接触插塞303与布置在外围电路区PERI中的多个电路元件220a、220b和220c中的至少一个连接。在示例实施例中，第二I/O焊盘305可以电连接到电路元件220a。

根据实施例，第二衬底310、公共源极线320等可以不布置在其中布置有第二I/O接触插塞303的区域中。此外，第二I/O焊盘305在竖直方向(Z方向)上可以与字线330不重叠。参考图14，第二I/O接触插塞303可以在与第二衬底310的上表面平行的方向上与第二衬底310分离，可以贯穿单元区CELL中的层间绝缘层315，并然后可以连接到第二I/O焊盘305。

根据示例实施例，可以选择性地形成第一I/O焊盘205和第二I/O焊盘305。例如，半导体器件400可以仅包括布置在第一衬底210上的第一I/O焊盘205，或者可以仅包括布置在第二衬底310上的第二I/O焊盘305。备选地，半导体器件400还可以包括第一I/O焊盘205和第二I/O焊盘305二者。

在单元区CELL和外围电路区PERI中的每一个中包括的外部焊盘接合区PA和位线接合区BLBA的每一个中，最上面金属层的金属图案可以布置为虚设图案，或者最上面金属层可以是空的。

响应于在单元区CELL中的最上面金属层上形成的上金属图案372a，在半导体器件400的外部焊盘接合区PA中，具有与单元区CELL中的上金属图案372a相同的形状的下金属图案273a可以形成在外围电路区PERI中的最上面金属层上。在外围电路区PERI中的最上面金属层上形成的下金属图案273a可以不连接到外围电路区PERI中的单独接触部。与这种情况类似，响应于在外围电路区PERI的最上面金属层上形成的下金属图案273a，在外部焊盘接合区PA中，具有与外围电路区PERI的下金属图案273a相同的形状的上金属图案372a也可以形成在单元区CELL的最上面金属层上。

下接合金属271b和272b可以形成在字线接合区WLBA中的第二金属层240b上。在字线接合区WLBA中，外围电路区PERI的下接合金属271b和272b可以通过使用接合方法分别电连接到单元区CELL的上接合金属371b和372b。

此外，在位线接合区BLBA中，响应于在外围电路区PERI中的最上面金属层上形成的下金属图案252，具有与外围电路区PERI的下金属图案252相同的形状的上金属图案392可以形成在单元区CELL的最上面金属层上。接触部可以不形成在上金属图案392上，该上金属图案392形成在单元区CELL中的最上面金属层上。

图15是根据示例实施例的包括半导体器件1100的电子系统1000的示意图。

参考图15，电子系统1000可以包括一个或多个半导体器件1100、以及与半导体器件1100电连接的存储控制器1200。例如，电子系统1000可以包括固态驱动器(SSD)设备、通用串行总线(USB)、计算系统、医疗设备或通信设备，该固态驱动器(SSD)设备包括至少一个半导体器件1100。

半导体器件1100可以包括非易失性半导体器件，并且例如，半导体器件1100可以包括NAND闪存半导体器件，该NAND闪存半导体器件包括参考图1至图14描述的半导体器件10、100、100A、200、300、400之一。半导体器件1100可以包括第一结构1100F以及在该第一结构1100F上的第二结构1100S。第一结构1100F可以包括外围电路结构，该外围电路结构包括行解码器1110、页缓冲器1120和逻辑电路1130。

第二结构1100S可以具有存储单元结构，该存储单元结构包括位线BL、公共源极线CSL、多条字线WL、第一上栅极线UL1和第二上栅极线UL2、第一地选择线LL1和第二地选择线LL2、以及在位线BL与公共源极线CSL之间的多个存储单元串CSTR。

在第二结构1100S中，多个存储单元串CSTR中的每一个可以包括与公共源极线CSL相邻的地选择晶体管LT1和LT2、以及与位线BL相邻的串选择晶体管UT1和UT2、以及布置在地选择晶体管LT1和LT2与串选择晶体管UT1和UT2之间的多个存储单元晶体管MCT。地选择晶体管LT1和LT2的数量以及串选择晶体管UT1和UT2的数量可以根据实施例进行各种修改。

在示例实施例中，多条地选择线LL1和LL2可以分别连接到地选择晶体管LT1和LT2。字线WL可以连接到存储单元晶体管MCT的栅电极。多条串选择线UL1和UL2可以分别连接到串选择晶体管UT1和UT2的栅电极。

公共源极线CSL、多条地选择线LL1和LL2、多条字线WL、以及多条串选择线UL1和UL2可以连接到行解码器1110。多条位线BL可以电连接到页缓冲器1120。

半导体器件1100可以经由I/O焊盘1101与存储控制器1200通信，该I/O焊盘1101电连接到逻辑电路1130。I/O焊盘1101可以电连接到逻辑电路1130。

存储控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些实施例中，电子系统1000可以包括多个半导体器件1100，并且在这种情况下，存储器控制器1200可以控制多个半导体器件1100。

处理器1210可以控制包括存储控制器1200的电子系统1000的整体操作。处理器1210可以根据某固件进行操作，并且可以通过控制NAND控制器1220来访问半导体器件1100。NAND控制器1220可以包括：NAND接口1221，处理与半导体器件1100的通信。经由NAND接口1221，可以发送用于控制半导体器件1100的控制命令、要写入半导体器件1100的多个存储单元晶体管MCT的数据、要从半导体器件1100的多个存储单元晶体管MCT读取的数据等。主机接口1230可以提供电子系统1000与外部主机之间的通信功能。当经由主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于控制命令来控制半导体器件1100。

图16是根据示例实施例的包括半导体器件的电子系统2000的示意性透视图。

参考图16，根据示例实施例的电子系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、一个或多个半导体封装2003、以及动态随机存取存储器(DRAM)2004。半导体封装2003和DRAM 2004可以通过形成在主衬底2001上的多个分布图案2005连接到控制器2002。

主衬底2001可以包括连接器2006，该连接器2006包括与外部主机耦接的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000和外部主机之间的通信接口变化。在示例实施例中，电子系统2000可以根据诸如USB、外围组件互连(PCI)快速(PCI-E)、串行高级技术附件(SATA)、以及用于通用闪存(UFS)的M-Phy等接口中的任何一种与外部主机进行通信。在示例实施例中，电子系统2000可以由外部主机经由连接器2006供应的电力来操作。电子系统2000还可以进一步包括：电力管理集成电路(PMIC)，将外部主机供应的电力分配给存储控制器2002和半导体封装2003。

存储控制器2002可以将数据写入半导体封装2003，或者从半导体封装2003读取数据，并且可以提高电子系统2000的操作速度。

DRAM 2004可以是用于减少作为数据存储空间的半导体封装2003与外部主机之间的速度差异的缓冲存储器。电子系统2000中包括的DRAM 2004也可以作为一种缓冲存储器操作，并且还可以在对半导体封装2003的控制操作下提供用于临时存储数据的空间。当DRAM 2004包括在电子系统2000中时，除了用于控制半导体封装2003的NAND控制二器之外，存储器控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。

半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括包含多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每一个可以包括封装衬底2100、封装衬底2100上的多个半导体芯片2200、布置在多个半导体芯片2200中的每一个的下表面上的粘合层2300、将多个半导体芯片2200与封装衬底2100电连接的连接结构2400、以及覆盖封装衬底2100上的多个半导体芯片2200和连接结构2400的模塑层2500。

封装衬底2100可以包括印刷电路板，该印刷电路板包括多个封装上焊盘2130。多个半导体芯片2200中的每一个可以包括I/O焊盘2210。I/O焊盘2210可以对应于图15中的I/O焊盘1101。多个半导体芯片2200中的每一个可以包括参考图1至图14描述的半导体器件10、100、100A、200、300和400中的至少一个。

在示例实施例中，连接结构2400可以包括将I/O焊盘2210电连接到封装上焊盘2130的接合布线。因此，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过使用接合布线方法彼此电连接，并且可以电连接到封装衬底2100的封装上焊盘2130。根据示例实施例，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200还可以通过包括硅通孔TSV的连接结构彼此电连接，而不是通过接合布线方法的连接结构2400彼此电连接。

在示例实施例中，存储控制器2002和多个半导体芯片2200也可以包括在一个封装中。在示例实施例中，存储控制器2002和多个半导体芯片2200可以安装在与主衬底2001分离的中介层衬底上，并且存储控制器2002和多个半导体芯片2200还可以通过形成在中介层衬底上的分布件彼此连接。

图17是根据示例实施例的半导体封装2003的示意性截面图。

参考图17，在半导体封装2003中，封装衬底2100可以包括印刷电路板。封装衬底2100可以包括封装衬底主体2120、布置在封装衬底主体2120的上表面上的多个封装上焊盘2130(参见图16)、布置在封装衬底主体2120的下表面上或经由其下表面暴露的多个下焊盘2125、以及在封装衬底主体2120中将多个封装上焊盘2130(参见图16)电连接到多个下焊盘2125的多个内部分布件2135。如图17所示，多个封装上焊盘2130可以电连接到多个连接结构2400。如图17所示，多个下焊盘2125可以经由多个导电凸块2800与图16所示的电子系统2000的主衬底2001上的多个分布图案2005连接。多个半导体芯片2200中的每一个可以包括参考图1至图14描述的半导体器件10、100、100A、200、300和400中的至少一个。

上面公开的一个或多个元件可以包括处理电路或在处理电路中实现，该处理电路例如包括逻辑电路的硬件；硬件/软件组合，例如，执行软件的处理器；或其组合。例如，处理电路更具体地可以包括但不限于中央处理单元(CPU)、算术逻辑单元(ALU)、数字信号处理器、微型计算机、现场可编程门阵列(FPGA)、片上系统(SoC)、可编程逻辑单元、微处理器、专用集成电路(ASIC)等。

尽管已参考本发明构思的实施例具体示出和描述了本发明构思，但应当理解，在不脱离所附权利要求的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种半导体器件，包括：

多个栅电极，在衬底上在竖直方向上彼此间隔开；

多个沟道结构，贯穿所述多个栅电极并在所述竖直方向上延伸；以及

多条位线，布置在所述多个沟道结构上并连接到所述多个沟道结构，

其中，所述多条位线包括多条下位线和多条上位线，所述多条下位线和所述多条上位线在彼此不同的竖直高度处以构成至少两个层，

所述多条上位线在第一水平方向上彼此间隔开并且在第二水平方向上彼此平行地延伸，

所述第二水平方向垂直于所述第一水平方向，

所述多条下位线中的每一条包括：第一下段，在所述第二水平方向上延伸；第二下段，在所述第一水平方向上与所述第一下段间隔开并在所述第二水平方向上延伸；以及第一下弯曲部分，将所述第一下段连接到所述第二下段，

所述第一下弯曲部分以相对于所述第二水平方向的倾斜角延伸，并且

所述多条下位线中的两条相邻下位线限定所述两条相邻下位线中的第一下位线的第一下弯曲部分与所述两条相邻下位线中的第二下位线的第一下弯曲部分之间的下扩展空间。

2.根据权利要求1所述的半导体器件，还包括：

多个位线接触部，在所述多个沟道结构与所述多条位线之间，

其中，所述多个位线接触部包括：多个下位线接触部，连接到所述多条下位线；以及多个上位线接触部，连接到所述多条上位线，

所述多条下位线中的每一条中的第一下弯曲部分提供多个第一弯曲部分，

所述多条下位线限定所述多个第一弯曲部分之中的相邻第一弯曲部分之间的多个下扩展空间，并且

所述多个上位线接触部中的每一个经由所述多个下扩展空间中的对应下扩展空间将所述多个沟道结构中的对应沟道结构连接到所述多条上位线中的对应上位线。

3.根据权利要求1所述的半导体器件，其中，

所述多条下位线中的每一条中的第一下段和第二下段在所述第一水平方向上以第一间距布置，

所述多条上位线在所述第一水平方向上以第二间距布置，

所述下扩展空间在所述第一水平方向上的宽度是扩展宽度，并且

所述扩展宽度大于所述第一间距并且小于所述第一间距的两倍。

4.根据权利要求3所述的半导体器件，其中，

所述多条下位线中的每一条在所述第一下弯曲部分与所述第一下段之间的界面处包括弯曲区，

所述两条相邻下位线中的第一下位线中的弯曲区与所述两条相邻下位线中的第二下位线中的弯曲区在所述第二水平方向上彼此隔开第一距离，并且

所述第一距离大于所述扩展宽度。

5.根据权利要求4所述的半导体器件，其中，

所述两条相邻下位线中的每一条包括在所述第一下段与所述第一下弯曲部分之间的弯曲部，

所述两条相邻下位线中的第一下位线中的弯曲部与第一下弯曲部分在所述第二水平方向上彼此间隔开第二距离，

所述两条相邻下位线中的第一下位线中的第一下弯曲部分与所述两条相邻下位线中的第二下位线中的弯曲部在所述第二水平方向上彼此间隔开第三距离，并且

所述第三距离大于所述第二距离。

6.根据权利要求5所述的半导体器件，其中，

所述第二距离与所述第三距离之和等于所述第一距离。

7.根据权利要求3所述的半导体器件，其中，

所述第一间距和所述第二间距具有相同的值。

8.根据权利要求7所述的半导体器件，其中，

所述多条上位线包括彼此相邻的第一上位线和第二上位线，

所述第一上位线和所述第二上位线沿着第一延伸线和第二延伸线延伸，

所述第一延伸线和所述第二延伸线在所述第一水平方向上以所述第一间距的距离彼此间隔开，

所述第一延伸线和所述第二延伸线在所述第二水平方向上延伸，并且

在所述多条下位线中的一条下位线中，所述第一下段沿着所述第一延伸线延伸，所述第二下段沿着所述第二延伸线延伸，以及所述第一下弯曲部分从所述第一延伸线延伸到所述第二延伸线。

9.根据权利要求1所述的半导体器件，其中，

所述两条相邻下位线中的第一下位线的第一下弯曲部分与所述两条相邻下位线中的第二下位线的第一下弯曲部分彼此平行。

10.根据权利要求9所述的半导体器件，其中，

所述第一下弯曲部分相对于所述第二水平方向具有约20度至约70度的倾斜角。

11.根据权利要求9所述的半导体器件，其中，

在所述多条上位线和所述多条下位线之中，所述多条上位线中的一些和所述多条下位线中的一些构成一组，并且在所述第一水平方向上重复，并且

在所述一组中，所述多条下位线的数量少于所述多条上位线的数量。

12.一种半导体器件，包括：

栅极堆叠件，在衬底上，并且包括：

多个栅电极，在所述衬底上在竖直方向上彼此间隔开；

多个沟道结构，贯穿所述多个栅电极并在所述竖直方向上延伸，

一对栅极堆叠分离开口，贯穿所述多个栅电极并在第一水平方向上延伸，

串选择线切割区，贯穿至少一个栅电极，所述至少一个栅电极包括所述多个栅电极中的最上面栅电极，并且所述串选择线切割区在所述一对栅极堆叠分离开口之间在所述第一水平方向上延伸，以及

多条位线，分别布置在所述多个沟道结构上，所述多条位线包括多条下位线和多条上位线，所述多条下位线和所述多条上位线在彼此不同的竖直高度处以构成至少两个层，

其中，所述多条下位线中的每一条包括：第一下段，在第二水平方向上延伸；第二下段，在所述第一水平方向上与所述第一下段间隔开并在所述第二水平方向上延伸；以及第一下弯曲部分，将所述第一下段连接到所述第二下段，并以相对于所述第二水平方向的倾斜角延伸，

所述多条下位线之中的两条相邻下位线限定所述两条相邻下位线中的第一下位线的第一下弯曲部分与所述两条相邻下位线中的第二下位线的第一下弯曲部分之间的第一下扩展空间，并且

所述多条上位线在所述第二水平方向上彼此平行延伸，所述第二水平方向垂直于所述第一水平方向；以及

多个位线接触部，在所述多个沟道结构与所述多条位线之间，所述多个位线接触部包括：多个下位线接触部，连接到所述多条下位线，以及多个上位线接触部，连接到所述多条上位线，

其中，所述多个上位线接触部中的至少一些经由所述第一下扩展空间将所述多个沟道结构中的至少一些连接到所述多条上位线中的至少一些。

13.根据权利要求12所述的半导体器件，其中，

在所述一对栅极堆叠分离开口中的一个栅极堆叠分离开口和所述串选择线切割区中，所述多条上位线沿着在所述第一水平方向上以第一间距的距离布置的多条延伸线延伸，

所述多条延伸线在所述第二水平方向上延伸，并且

所述一对栅极堆叠分离开口中的一个栅极堆叠分离开口与所述串选择线切割区之间的多条下位线中的每一条的两端在所述多条延伸线之中彼此相邻的不同延伸线上。

14.根据权利要求13所述的半导体器件，其中，

所述多条下位线中的每一条中的第一下段和第二下段在所述第一水平方向上以所述第一间距布置，

所述多条上位线在所述第一水平方向上以第二间距布置，并且

所述第一间距和所述第二间距具有相同的值。

15.根据权利要求14所述的半导体器件，其中，

在所述多条下位线中，所述第一下段和所述第二下段在所述第一水平方向上具有第一宽度，

所述多条上位线在所述第一水平方向上具有第二宽度，

所述第一下扩展空间在所述第一水平方向上的宽度是扩展宽度，并且

所述扩展宽度等于所述第一间距和所述第一宽度之和。

16.根据权利要求15所述的半导体器件，其中，

所述第二宽度等于或大于所述第一宽度。

17.根据权利要求15所述的半导体器件，其中，

所述多个上位线接触部中的每一个的水平宽度小于所述扩展宽度。

18.根据权利要求12所述的半导体器件，其中，

所述多条下位线中的每一条还包括第二下弯曲部分，所述第二下弯曲部分将所述第二下段连接到所述第一下段并以相对于所述第二水平方向的倾斜角延伸，

所述多条下位线之中的两条相邻下位线限定所述两条相邻下位线中的第一下位线、所述两条相邻下位线中的第二下位线的第一下部弯曲部分和所述两条相邻下位线中的第二下位线的第二下弯曲部分之间的第二下扩展空间，并且

所述多个上位线接触部中的至少一些其他上位线接触部经由所述第二下扩展空间将所述多个沟道结构中的一些其他沟道结构连接到所述多条上位线中的一些其他上位线。

19.根据权利要求18所述的半导体器件，其中，

所述多条位线还包括在所述多条下位线与所述多条上位线之间的竖直高度处的多条中间位线，

所述多个位线接触部还包括与所述多条中间位线连接的多个中间位线接触部，

所述多条中间位线中的每一条包括：第一中间段，在所述第二水平方向上延伸；第二中间段，在所述第一水平方向上与所述第一中间段间隔开并在所述第二水平方向上延伸；以及第一中间弯曲部分，将所述第一中间段连接到所述第二中间段，并且以相对于所述第二水平方向的倾斜角延伸，

所述多条中间位线之中的两条相邻中间位线限定所述两条相邻中间位线中的第一中间位线的第一中间弯曲部分与所述两条相邻中间位线中的第二中间位线的第一中间弯曲部分之间的中间扩展空间，并且

所述多个上位线接触部布置在所述中间扩展空间中。

20.一种电子系统，包括：

主衬底；

半导体器件，在所述主衬底上，

所述半导体器件包括多个栅电极、多个沟道结构、布置在所述多个沟道结构上并连接到所述多个沟道结构的多条位线、与所述多个栅电极和所述多条位线电连接的外围电路、以及与所述外围电路电连接的输入/输出焊盘，

其中，所述多个栅电极在所述主衬底上在竖直方向上彼此间隔开，

所述多个沟道结构贯穿所述多个栅电极并在所述竖直方向上延伸，

所述多条位线包括多条下位线和多条上位线，所述多条下位线和所述多条上位线在彼此不同的竖直高度处以构成至少两个层，

所述多条上位线在第一水平方向上彼此间隔开并且在第二水平方向上彼此平行地延伸，所述第二水平方向垂直于所述第一水平方向，

所述多条下位线中的每一条包括：第一下段，在所述第二水平方向上延伸；第二下段，在所述第一水平方向上与所述第一下段间隔开并在所述第二水平方向上延伸；以及第一下弯曲部，将所述第一下段连接到所述第二下段，所述第一下弯曲部以相对于所述第二水平方向的倾斜角延伸，并且

所述多条下位线之中的两条相邻下位线限定所述两条相邻下位线中的第一下位线的第一下弯曲部分与所述两条相邻下位线中的第二下位线的第一下弯曲部分之间的下扩展空间；以及

控制器，与所述主衬底上的所述半导体器件电连接。

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