KR20240016018A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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Abstract

본 발명의 기술적 사상은 메모리 셀 영역 및 연결 영역을 포함하는 기판; 상기 메모리 셀 영역 및 상기 연결 영역 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고, 수직 방향에서 서로 오버랩되어 있는 복수의 워드 라인을 포함하는 메모리 스택; 상기 연결 영역 상에서, 상기 메모리 스택의 일측에 배치되는 지지대; 상기 지지대의 상면에 배치되는 복수의 패드부; 및 상기 복수의 워드 라인의 적어도 일부를 상기 수직 방향으로 관통하며, 상기 복수의 패드부 각각에 하나씩 연결되는 복수의 콘택 플러그;를 포함하고, 상기 지지대는 복수의 계단을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{Semiconductor device and electronic system including the same}
본 발명의 기술적 사상은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 더욱 상세하게는, 수직 채널을 갖는 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 구조적 신뢰성 및 전기적 연결의 신뢰성이 향상된 반도체 장치, 및 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
상술한 과제를 해결하기 위해, 본 발명의 기술적 사상은 메모리 셀 영역 및 연결 영역을 포함하는 기판; 상기 메모리 셀 영역 및 상기 연결 영역 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고, 수직 방향에서 서로 오버랩되어 있는 복수의 워드 라인을 포함하는 메모리 스택; 상기 연결 영역 상에서, 상기 메모리 스택의 일측에 배치되는 지지대; 상기 지지대의 상면에 배치되는 복수의 패드부; 및 상기 복수의 워드 라인의 적어도 일부를 상기 수직 방향으로 관통하며, 상기 복수의 패드부 각각에 하나씩 연결되는 복수의 콘택 플러그;를 포함하고, 상기 지지대는 복수의 계단을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
상술한 과제를 해결하기 위해, 본 발명의 또 다른 기술적 사상은 메모리 셀 영역 및 연결 영역을 포함하는 제1 기판; 상기 제1 기판 상에 배치되는 주변 회로 영역; 상기 메모리 셀 영역 및 상기 연결 영역 상에서 상기 주변 회로 영역 상에 배치되며, 상기 제1 기판의 주면에 평행한 수평 방향으로 연장되고, 상기 수평 방향과 수직한 수직 방향에서 서로 오버랩되어 있는 복수의 워드 라인을 포함하는 메모리 스택; 상기 복수의 워드 라인을 상기 수직 방향으로 관통하는 복수의 채널 구조물; 상기 연결 영역 상에서, 상기 메모리 스택의 일측에 배치되며, 복수의 계단을 포함하는 지지대; 상기 지지대의 하면에 배치된 복수의 패드부; 상기 메모리 스택 상에 배치되는 제2 기판; 및 상기 복수의 워드 라인의 적어도 일부를 상기 수직 방향으로 관통하며, 상기 복수의 패드부 각각에 하나씩 연결되는 복수의 콘택 플러그;를 포함하고, 상기 지지대는 복수의 계단을 포함하는 것을 특징으로 하는 반도체 장치를 제공한다.
상술한 과제를 해결하기 위해, 본 발명의 또 다른 기술적 사상은 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 상기 반도체 장치는, 메모리 셀 영역 및 연결 영역을 포함하는 기판; 상기 메모리 셀 영역 및 상기 연결 영역 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고, 수직 방향에서 서로 오버랩되어 있는 복수의 워드 라인을 포함하는 메모리 스택; 상기 메모리 스택 상에 배치되는 주변 회로; 상기 연결 영역 상에서, 상기 메모리 스택의 일측에 배치되는 지지대; 상기 지지대의 상면에 배치되는 복수의 패드부; 상기 복수의 워드 라인의 적어도 일부를 상기 수직 방향으로 관통하며, 상기 복수의 패드부 각각에 하나씩 연결되는 복수의 콘택 플러그; 및 상기 주변 회로와 전기적으로 연결되는 입출력 패드;를 포함하고, 상기 지지대는 복수의 계단을 포함하는 것을 특징으로 하는 전자 시스템을 제공한다.
본 발명에 따른 반도체 장치, 및 이를 포함하는 전자 시스템은, 메모리 스택을 감싸는 절연 물질을 포함하는 지지대를 포함하여, 콘택 플러그의 구조적 신뢰성 및 전기적 신뢰성을 향상시킬 수 있다. 또한, 반도체 장치가 포함하는 콘택 플러그를 형성하기 위한 공정 비용이나 공정 난이도가 감소할 수 있다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 블록도이다.
도 2는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 사시도이다.
도 4a 및 도 4b는 도 3의 반도체 장치를 나타내는 평면도들이다.
도 5는 도 4a의 A-A' 선을 따른 단면도이다.
도 6a은 도 4a의 B-B’선을 따른 단면도이고, 도 6b는 도 4b의 C-C’선을 따른 단면도이다.
도 7은 본 발명의 일 실시예에 따른, 도 6a의 "VII"로 표시한 영역의 확대 단면도이다.
도 8a 내지 도 9g는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 11은 본 발명의 일 실시예에 따른, 도 10의 "XI"로 표시한 영역의 확대 단면도이다.
도 12는 본 발명의 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 13은 본 발명의 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 14는 본 발명의 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 기술적 사상의 실시예들에 대해 상세히 설명한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 실시예들에 따른 반도체 장치의 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 및 제어 로직(38)을 포함할 수 있다. 주변 회로(30)는 입출력 인터페이스, 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 증폭 회로 등을 더 포함할 수 있다.
메모리 셀 어레이(20)는 비트 라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)에 포함된 복수의 메모리 셀은 각각 플래시 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3차원 메모리 셀 어레이를 포함할 수 있다. 상기 3차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 반도체 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트 라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 반도체 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트 라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
도 2는 본 발명의 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트 라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트 라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다. 도 2에는 복수의 메모리 셀 스트링(MS)이 각각 2 개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 복수의 메모리 셀 스트링(MS)은 각각 1 개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트 라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
도 3 내지 도 6b는 예시적인 실시예들에 따른 반도체 장치를 설명하기 위한 도면들이다. 구체적으로, 도 3은 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 사시도이고, 도 4a 및 도 4b는 도 3의 반도체 장치를 나타내는 평면도들이다. 도 5는 도 4a의 A-A' 선을 따른 단면도이다. 도 6a은 도 4a의 B-B’선을 따른 단면도이다. 도 6b는 도 4b의 C-C’선을 따른 단면도이다. 도 5는 반도체 장치의 제1 수평 방향(X 방향) 단면도이고, 도 6a 및 도 6b는 반도체 장치의 제2 수평 방향(Y 방향) 단면도이다.
도 2 내지 도 6b를 참조하면, 반도체 장치(100)는 셀 어레이 구조물(CAS)을 포함한다. 셀 어레이 구조물(CAS)은 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있다.
셀 어레이 구조물(CAS)은 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, …, BLKn)은 각각 3 차원적으로 배열된 메모리 셀들을 포함할 수 있다.
기판(110)은 수평적으로 배열된 메모리 셀 영역(MCR) 및 연결 영역(CON)을 포함할 수 있다. 기판(110)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄을 포함할 수 있다. 기판(110)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 기판(110)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
예시적인 실시예들에서, 기판(110)은 공통 소스 영역을 포함할 수 있다. 공통 소스 영역은 셀 어레이 구조물(CAS)에 형성되는 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다.
기판(110) 상에는 메모리 스택(MST)이 기판(110)의 최상면(110M)에 평행한 제1 수평 방향(X 방향) 및 제1 수평 방향(X 방향)에 직교하는 제2 수평 방향(Y 방향)으로 연장될 수 있다. 메모리 스택(MST)은 복수의 워드 라인(130) 및 복수의 절연층(132)을 포함할 수 있다. 복수의 워드 라인(130) 및 복수의 절연층(132)은 기판(110)의 최상면(110M)에 수직한 수직 방향(Z 방향)을 따라 교대로 적층될 수 있다.
도시되지는 않았지만, 워드 라인(130)은 매립 도전층(도시 생략)과, 매립 도전층의 상면, 바닥면, 및 측면을 둘러싸는 도전 배리어층(도시 생략)을 포함할 수 있다. 예를 들어, 상기 매립 도전층은 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 상기 도전 배리어층은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합을 포함할 수 있다.
예시적인 실시예들에서, 복수의 워드 라인(130)은 메모리 셀 스트링(S)을 구성하는 접지 선택 라인(GSL), 워드 라인(WL: WL1, WL2, …, WLn-1, WLn) 및 적어도 하나의 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 최하부의 워드 라인(130)은 접지 선택 라인(GSL)으로 기능하고, 최상부 2개의 워드 라인(130)은 스트링 선택 라인(SSL)으로 기능하며, 나머지 워드 라인(130)은 워드 라인(WL)으로 기능할 수 있다. 이에 따라 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST)와, 이들 사이의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다. 일부 실시예들에서, 워드 라인(130) 중 적어도 하나는 더미 워드 라인으로 기능할 수도 있으나 이에 한정되는 것은 아니다.
연결 영역(CON) 상에서, 메모리 스택(MST)의 일측에 지지대(SP)가 배치될 수 있다. 지지대(SP)는 계단 구조를 가질 수 있다. 예를 들어, 메모리 셀 영역(MCR)과 제1 수평 방향(X 방향)으로 이격 될수록, 지지대(SP)의 상면은 기판(110)의 최상면(110M)과 수직 방향(Z 방향)으로 가까워질 수 있다. 즉, 메모리 셀 영역(MCR)과 제1 수평 방향(X 방향)으로 이격 될수록, 지지대(SP)의 상면은 수직 레벨이 낮아질 수 있다. 지지대(SP)의 하면은 기판(110)의 최상면(110M)보다 낮은 수직 레벨에 위치할 수 있다. 지지대(SP)의 하면은 기판(110)에 의해 둘러싸일 수 있다. 여기서, 지지대(SP)의 하면은 기판(110)과 접촉하는 면을 의미할 수 있고, 지지대(SP)의 상면은 상기 지지대(SP)의 하면과 마주보는 면을 의미할 수 있다. 지지대(SP)의 상면에는 패드부(PAD)가 형성될 수 있다. 예를 들어, 지지대(SP)는 절연 물질을 포함할 수 있다. 예를 들어, 지지대(SP)는 실리콘 산화물을 포함할 수 있다. 기판(110)의 최상면(110M)은 예를 들어, 기판(110)의 주면일 수 있다.
본 명세서에서 도 10 및 도 11을 제외하고, 임의의 구조물의 하면은 기판(110)의 최상면(110M)에 수직 방향(Z 방향)으로 상대적으로 가깝게 배치되는 면을 의미할 수 있고, 임의의 구조물의 상면은 상기 하면에 마주보는 면을 의미할 수 있다.
도 4a를 참조하면, 지지대(SP)는 제1 수평 방향(X 방향) 및 제2 수평 방향(Y 방향)으로 복수의 콘택 플러그(160)의 측벽을 감쌀 수 있다.
도 4b를 참조하면, 지지대(SPa)는 제1 수평 방향(X 방향)으로는 복수의 콘택 플러그(160) 중에서 선택되는 적어도 두 개의 콘택 플러그(160)의 측벽을 감쌀 수 있다. 또한, 지지대(SPa)는 제2 수평 방향(Y 방향)으로는 복수의 콘택 플러그(160) 중에서 선택되는 하나의 콘택 플러그(160)의 측벽을 감쌀 수 있다.
본 발명의 일 실시예에 따르면, 복수의 채널 구조물(140)은 메모리 셀 영역(MCR) 상에서 기판(110)으로부터 복수의 워드 라인(130), 및 복수의 절연층(132)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(140)은 제1 수평 방향(X 방향), 제2 수평 방향(Y 방향) 및 제3 수평 방향(예를 들어, 대각선 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(140)은 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
복수의 채널 구조물(140) 각각은 메모리 셀 영역(MCR) 상에서 채널홀(140H) 내에 배치될 수 있다. 복수의 채널 구조물(140) 각각은 게이트 절연층(142), 채널층(144), 매립 절연층(146) 및 도전 플러그(148)를 포함할 수 있다. 채널홀(140H)의 측벽 상에 게이트 절연층(142)과 채널층(144)이 순차적으로 배치될 수 있다. 예를 들어, 게이트 절연층(142)은 채널홀(140H)의 측벽 상에 콘포말하게 배치되고, 채널층(144)이 채널홀(140H)의 측벽과 바닥부 상에 콘포말하게 배치될 수 있다. 채널층(144) 상에서 채널홀(140H)의 잔류 공간을 채우는 매립 절연층(146)이 배치될 수 있다. 채널홀(140H)의 상측에는 채널층(144)과 접촉하며 채널홀(140H)의 입구를 막는 도전 플러그(1148)가 배치될 수 있다. 일부 실시 예에서, 채널층(144) 상에서 채널홀(140H)의 일부분을 채우는 매립 절연층(146)이 배치될 수 있고, 도전 플러그(148)는 채널층(144) 및 매립 절연층(146)과 접촉하며, 채널홀(140H)의 상측 부분을 채울 수 있다. 예를 들면, 매립 절연층(146)은 채널홀(140H) 내에서 채널층(144)에 의하여 한정되는 공간을 채울 수 있다. 다른 실시예들에서, 매립 절연층(146)이 생략되고, 채널층(144)이 채널홀(140H)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
도 4a, 도 4b, 도 6a, 및 도 6b에 예시적으로 도시된 바와 같이, 기판(110) 상에는 복수의 워드 라인 컷 영역(WLC)이 기판(110)의 최상면(110M)과 평행한 제1 수평 방향(X 방향)을 따라 연장될 수 있다. 한 쌍의 워드 라인 컷 영역(WLC) 사이에 배치되는 복수의 워드 라인(130)이 하나의 블록을 구성할 수 있다. 예를 들어, 도 3에 제1 블록(BLK1)과 제2 블록(BLK2)이 예시적으로 도시된다.
도시하지는 않았지만, 복수의 워드 라인 컷 영역(WLC)은 워드 라인 홀 내부에 워드 라인 분리 절연층이 배치될 수 있다. 상기 워드 라인 분리 절연층은 실리콘 산화막, 실리콘 질화막, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다.
도 4a, 도 4b, 도 6a, 및 도 6b에 예시적으로 도시된 것과 같이, 채널층(144)의 바닥면은 기판(110)의 최상면(110M)보다 낮은 수직 레벨에 배치되어, 기판(110)과 접촉할 수 있다.
연결 영역(CON)에서 복수의 워드 라인(130)은 기판(110)의 최상면(110M)으로부터 멀어짐에 따라 제1 수평 방향(X 방향)을 따라 더욱 짧은 수평 방향(X 방향 및/또는 Y 방향) 길이를 갖도록 연장될 수 있다. 패드부(PAD)는 계단 형태로 배치되는 지지대(SP)의 상면에 배치되며, 워드 라인(130)과 전기적 및/또는 물리적으로 연결되는 패드들을 지칭할 수 있다. 패드부(PAD)는 복수의 워드 라인(130) 각각과 접촉할 수 있다. 패드부(PAD)는 복수의 워드 라인(130) 중 하나의 워드 라인(130)과만 접촉할 수 있다. 또한, 패드부(PAD)와 상기 패드부(PAD)가 배치된 워드 라인(130) 상에 배치된 절연층(132)이 제1, 제2, 또는 제3 수평 방향(X 방향, Y방향 또는 대각선 방향)으로 이격되어 배치될 수 있다. 패드부(PAD) 상에는 커버 절연층(134)이 배치될 수 있다.
연결 영역(CON) 상에서 커버 절연층(134), 복수의 워드 라인(130), 및 복수의 절연층(132)을 관통하는 복수의 콘택 플러그(160)가 배치될 수 있다. 콘택 플러그(160)는 커버 절연층(134), 복수의 워드 라인(130) 및 복수의 절연층(132)을 관통하는 콘택홀(160H) 내부에 배치될 수 있다.
복수의 콘택 플러그(160) 각각은 콘택 플러그 절연층(162) 및 콘택 플러그 도전층(164)를 포함할 수 있다. 콘택홀(160H)의 측벽 상에 콘택 플러그 절연층(162) 및 콘택 플러그 도전층(164)이 순차적으로 배치될 수 있다. 예를 들어, 콘택 플러그 절연층(162)은 콘택홀(160H)의 측벽 상에 콘포말하게 배치되고, 샐 콘택 플러그 도전층(164)이 콘택홀(160H)의 측벽과 바닥부 상에 콘포말하게 배치될 수 있다.
콘택 플러그(160)는 이에 대응되는 패드부(PAD)와 전기적으로 연결될 수 있고, 복수의 워드 라인(130) 중 패드부(PAD)보다 낮은 수직 레벨에 배치되는 적어도 하나의 워드 라인(130)으로부터 이격되어 배치될 수 있다. 콘택 플러그(160)의 바닥부는 지지대(SP)에 의해 둘러싸일 수 있다.
복수의 콘택 플러그(160) 각각은 상기 콘택 플러그(160)가 접촉하는 패드부(PAD)를 관통할 수 있다. 복수의 콘택 플러그(160) 각각의 하면은 콘택 플러그(160) 각각이 접촉하는 패드부(PAD)의 하면의 수직 레벨 보다 낮은 수직 레벨에 위치할 수 있다. 또한, 복수의 콘택 플러그(160) 각각의 하면의 수직 레벨은, 복수의 패드부(PAD) 중에서 기판(110)에 수직 방향(Z 방향)으로 가장 가까운 패드부(PAD)의 하면보다 낮을 수 있다. 또한, 복수의 콘택 플러그(160) 각각의 하면의 수직 레벨은, 지지대(SP)의 하면의 수직 레벨보다 높을 수 있다.
복수의 콘택 플러그(160)의 높이(H)의 편차 백분율은 약 50% 이내일 수 있다. 지지대(SP)의 하면에서, 복수의 콘택 플러그(160)의 하면까지의 수직 방향(Z 방향) 거리(L)의 편차 백분율은 약 50% 이내일 수 있다. 예를 들어, 복수의 콘택 플러그(160)의 높이(H)의 편차 백분율의 범위는 약 30% 내지 약 50%일 수 있다.
연결 영역(CON)에서 기판(110)의 상면으로부터 복수의 워드 라인(130) 및 복수의 절연층(132)을 관통하여 수직 방향(Z 방향)으로 연장되는 복수의 더미 채널 구조물(170)이 더 형성될 수 있다. 상기 더미 채널 구조물(170)은 반도체 장치(100)의 제조 공정에서 워드 라인(130)의 리닝 또는 휨 등을 방지하고 구조적 안정성을 확보하기 위하여 형성될 수 있다. 상기 복수의 더미 채널 구조물(170) 각각은 복수의 채널 구조물(140)과 유사한 구조 및 형상을 가질 수 있다.
더미 채널 구조물(170)은 더미 채널 구조물 홀(170H) 내부를 채우는 절연체로 이루어질 수 있다. 일부 실시예들에서, 더미 채널 구조물(170)은 지지대(SP) 및/또는 커버 절연층(134)과 동일한 물질을 포함할 수 있다. 일부 실시예들에서, 더미 채널 구조물(170)은 지지대(SP) 및/또는 커버 절연층(134)과 상이한 물질을 포함할 수 있다.
종래의 반도체 장치는 복수의 콘택 플러그 각각의 높이의 편차가 상대적으로 높아, 콘택 플러그를 형성하기 위한 공정이 상대적으로 복잡하였다.
반면에, 본 실시예의 반도체 장치는 워드 라인(130)의 일측에 지지대(SP)를 배치하여, 복수의 콘택 플러그(160) 각각의 높이(H)의 편차를 상대적으로 줄일 수 있다. 따라서, 복수의 콘택 플러그(160)를 형성하기 위한 공정이 상대적으로 용이할 수 있다. 따라서, 반도체 장치의 신뢰성이 향상될 수 있다.
도 7은 본 발명의 일 실시예에 따른, 도 6a의 “VII"로 표시한 영역의 확대 단면도이다.
도 6a 및 도 7을 참조하면, 패드부(PAD)의 하면은 워드 라인(130) 및 지지대(SP)와 접촉할 수 있다. 워드 라인(130)과 접촉하는 패드부(PAD)의 하면은 제1 부분(PAD-1)이고, 지지대(SP)와 접촉하는 패드부(PAD)의 하면은 제2 부분(PAD-2)이다. 패드부(PAD)의 상면 및 하면은 단차부를 가질 수 있다. 예를 들어, 제1 부분(PAD-1)은 제2 부분(PAD-2)보다 수직 방향(Z 방향)으로 기판(110)의 최상면(110M)에 더 가까울 수 있다. 즉, 제1 부분(PAD-1)의 수직 레벨은 제2 부분(PAD-2)의 수직 레벨보다 낮을 수 있다.
상기 패드부(PAD)의 하면이 접촉하는 워드 라인(130)의 상면보다, 상기 패드부(PAD)의 하면이 접촉하는 지지대(SP)의 상면이 더 높은 수직 레벨에 위치할 수 있다. 상기 패드부(PAD)의 하면이 접촉하는 워드 라인(130)의 상면보다, 상기 패드부(PAD)의 하면이 접촉하는 지지대(SP)의 상면이 더 높은 수직 레벨에 위치하는 경우, 상기 패드부(PAD)가 하나의 워드 라인(130)과만 접촉하는 데 유리한 구조를 제공하여, 반도체 장치(10)의 전기적 신뢰성이 증가할 수 있다.
도 8a 내지 도 9g는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 본 예에서는 도 4a, 도 5 및 도 6a에 예시한 반도체 장치(10)의 제조 방법을 예로 들어 설명한다. 도 8a 내지 도 8g는 제1 수평 방향(X 방향)에 따른 단면도들이고, 도 9a 내지 도 9g 제2 수평 방향(Y 방향)에 따른 단면도들이다.
도 5, 도 8a 및 9a를 참조하면, 기판(110)의 메모리 셀 영역(MRC) 및 연결 영역(CON) 상에 복수의 절연층(132) 및 복수의 희생막(PL)을 교대로 하나씩 적층할 수 있다. 복수의 희생막(PL)은 실리콘 질화물, 실리콘 카바이드, 또는 폴리실리콘으로 이루어질 수 있다. 복수의 희생막(PL)은 각각 후속 공정에서 복수의 워드 라인(130)을 형성하기 위한 공간을 확보하는 역할을 할 수 있다.
도 5, 도 8b 및 9b를 참조하면, 기판(110)의 연결 영역(CON) 상에 예비 지지대(SP-p)를 형성할 수 있다. 예비 지지대(SP-p)는 복수의 절연층(132) 및 복수의 희생막(PL)의 일측에 배치될 수 있다. 예를 들어, 예비 지지대(SP-p)는 절연 물질(예를 들어, 산화물)을 포함할 수 있다. 예를 들어, 예비 지지대(SP-p)는 실리콘 산화물을 포함할 수 있다. 예비 지지대(SP-p)는 희생막(PL)과 다른 물질을 포함할 수 있다.
또한, 메모리 셀 영역(MRC)에 복수의 절연층(132) 및 복수의 희생막(PL)을 관통하며 수직 방향(Z 방향)으로 연장되는 복수의 채널홀(140H)을 형성할 수 있다. 상기 채널홀(140H)에 예비 채널 절연막(140p)을 형성할 수 있다. 예비 채널 절연막(140p)은 절연 물질을 포함할 수 있다. 예를 들어, 예비 채널 절연막(140p)은 지지대(SP) 및/또는 절연층(132)과 동일한 물질을 포함할 수 있다. 또 다른 예를 들어, 예비 채널 절연막(140p)은 지지대(SP) 및 절연층(132)과 상이한 물질을 포함할 수 있다.
도 5, 도 8c 및 9c를 참조하면, 복수의 절연층(132), 복수의 희생막(PL) 및 지지대(SP)가 계단형 구조를 이루도록, 복수의 절연층(132), 복수의 희생막(PL) 및 예비 지지대(SP-p) 각각의 일부를 제거할 수 있다.
도 5, 도 8d 및 도 9d를 참조하면, 지지대(SP)의 상면과 복수의 희생막(PL) 중 어느 하나의 희생막(PL)과 접하는 예비 패드부(PAD-p)가 형성될 수 있다. 예비 패드부(PAD-p)의 하면은 지지대(SP)의 상면과 복수의 희생막(PL) 중 어느 하나의 희생막(PL)과 접할 수 있다. 예를 들어, 복수의 희생막(PL)과 예비 패드부(PAD-p)는 동일한 물질을 포함할 수 있다. 예를 들어, 예비 패드부(PAD-p)는 질화물을 포함할 수 있다.
도 5, 도 8e 및 도 9e를 참조하면, 기판(110) 상에 복수의 절연층(132), 복수의 희생막(PL) 및 지지대(SP)를 덮는 커버 절연층(134)이 형성될 수 있다.
도 5, 도 8f 및 도 9f를 참조하면, 복수의 절연층(132) 및 복수의 희생막(PL)을 관통하며 기판(110)의 일부를 노출시키는 복수의 워드 라인 컷 영역(WLC)이 형성될 수 있다.
또한, 채널홀(140H)의 예비 채널 절연막(140p)을 제거하고, 복수의 채널 구조물(140)을 형성할 수 있다. 복수의 채널 구조물(140) 각각은 게이트 절연층(142), 채널층(144), 매립 절연층(146) 및 도전 플러그(148)를 포함할 수 있다. 채널홀(140H)의 측벽 상에 게이트 절연층(142)과 채널층(144)이 순차적으로 배치될 수 있다. 예를 들어, 게이트 절연층(142)은 채널홀(140H)의 측벽 상에 콘포말하게 배치되고, 채널층(144)이 채널홀(140H)의 측벽과 바닥부 상에 콘포말하게 배치될 수 있다. 채널층(144) 상에서 채널홀(140H)의 잔류 공간을 채우는 매립 절연층(146)이 배치될 수 있다. 채널홀(140H)의 상측에는 채널층(144)과 접촉하며 채널홀(140H)의 입구를 막는 도전 플러그(1148)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(146)이 생략되고, 채널층(144)이 채널홀(140H)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
일부 실시예들에서, 복수의 희생막(PL)을 복수의 워드 라인(130)으로 치환하기 위하여, 복수의 워드 라인 컷 영역(WLC)을 통해 노출되는 복수의 희생막(PL)을 선택적으로 제거하여, 복수의 절연층(132) 사이에 빈 공간을 마련한 후, 상기 빈 공간에 도전 물질을 매립하여 복수의 워드 라인(130)을 형성할 수 있다. 유사하게, 예비 패드부(PAD-p)를 패드부(PAD)로 치환하기 위하여, 예비 패드부(PAD-p)를 선택적으로 제거한 후, 예비 패드부(PAD-p)가 제거된 공간에 도전 물질을 매립하여 패드부(PAD)를 형성할 수 있다. 복수의 워드 라인(130)은 텅스텐, 탄탈륨, 코발트 및/또는 니켈 등의 금속 물질을 사용하여 형성될 수 있다.
다른 일부 실시예들에서, 복수의 희생막(PL)이 폴리실리콘으로 이루어지는 경우, 복수의 희생막(PL)을 복수의 워드 라인(130)으로 치환하기 위하여, 복수의 희생막(PL)에 대하여 실리사이드화 공정을 수행할 수 있다. 이 경우, 복수의 워드 라인(130)은 각각 텅스텐 실리사이드, 탄탈륨 실리사이드, 코발트 실리사이드, 또는 니켈 실리사이드로 이루어질 수 있다.
그 후, 도시하지는 않았지만, 복수의 워드 라인 컷 영역(WLC) 각각의 내부에 절연 스페이서(미도시) 및 공통 소스 라인(미도시)을 형성하여 워드 라인 컷 구조물(미도시)을 형성할 수 있다. 상기 절연 스페이서는 실리콘 산화물, 실리콘 질화물, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다. 상기 공통 소스 라인은 텅스텐, 구리, 또는 알루미늄 등과 같은 금속; 질화티타늄, 질화탄탈륨 등과 같은 도전성 금속질화물; 티타늄, 탄탈륨 등과 같은 전이 금속; 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 공통 소스 플레이트와 상기 공통 소스 라인과의 사이에 접촉 저항을 낮추기 위한 금속 실리사이드막(미도시)이 개재될 수 있다. 상기 금속 실리사이드막은 코발트 실리사이드로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 기판(110)에 상기 공통 소스 라인이 매몰되어 있는 경우에는 복수의 워드 라인 컷 영역(WLC)은 절연물 만으로 채워질 수 있으며, 상기 공통 소스 라인 형성 공정은 생략 가능하다.
복수의 희생막(PL)이 복수의 워드 라인(130)으로 치환됨으로써 연결 영역(CON) 상에 배치되는 메모리 스택(MST)이 얻어질 수 있다.
도 5, 도 8g 및 도 9g를 참조하면, 마스크 패턴(도시 생략)을 식각 마스크로 이용하여, 연결 영역(CON) 상에서 복수의 워드 라인(130), 복수의 절연층(132), 커버 절연층(134) 및 지지대(SP)를 이방성 식각하여, 연결 영역(CON) 상에서 패드부(PAD)를 관통하는 복수의 콘택홀(160H)을 형성한다. 복수의 콘택홀(160H)을 도전 물질로 채워 복수의 콘택 플러그(160)를 형성할 수 있다.
복수의 콘택 플러그(160) 각각은 콘택 플러그 절연층(162) 및 콘택 플러그 도전층(164)를 포함할 수 있다. 콘택홀(160H)의 측벽 상에 콘택 플러그 절연층(162) 및 콘택 플러그 도전층(164)이 순차적으로 배치될 수 있다. 예를 들어, 콘택 플러그 절연층(162)은 콘택홀(160H)의 측벽 상에 콘포말하게 배치되고, 샐 콘택 플러그 도전층(164)이 콘택홀(160H)의 측벽과 바닥부 상에 콘포말하게 배치될 수 있다.
도시되지는 않았지만, 추후 배선이 추가적으로 형성될 수 있다.
도 10은 본 발명의 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다. 도 11은 본 발명의 일 실시예에 따른, 도 10의 "XI"로 표시한 영역의 확대 단면도이다.
도 10 및 도 11을 참조하면, 반도체 장치(400)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
반도체 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트 라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(210), 층간 절연층(215), 제1 기판(210)에 형성되는 복수의 회로 소자들(220a, 220b, 220c), 복수의 회로 소자들(220a, 220b, 220c) 각각과 연결되는 제1 메탈층(230a, 230b, 230c), 제1 메탈층(230a, 230b, 230c) 상에 형성되는 제2 메탈층(240a, 240b, 240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(230a, 230b, 230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(240a, 240b, 240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(230a, 230b, 230c)과 제2 메탈층(240a, 240b, 240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(240a, 240b, 240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(240a, 240b, 240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(240a, 240b, 240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(215)은 복수의 회로 소자들(220a, 220b, 220c), 제1 메탈층(230a, 230b, 230c), 및 제2 메탈층(240a, 240b, 240c)을 커버하도록 제1 기판(210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(271b, 272b)과 상부 본딩 메탈(371b, 372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(310)과 공통 소스 라인(320)을 포함할 수 있다. 제2 기판(310) 상에는, 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드 라인들(331-338; 330)이 적층될 수 있다. 워드 라인들(330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드 라인들(330)이 배치될 수 있다.
비트 라인 본딩 영역(BLBA)에서, 채널 구조물(CHS)은 제2 기판(310)의 상면에 수직하는 방향(Z축 방향)으로 연장되어 워드 라인들(330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조물(CHS)은 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트 라인 컨택일 수 있고, 제2 메탈층(360c)은 비트 라인일 수 있다. 일 실시예에서, 비트 라인(360c)은 제2 기판(310)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 10에 도시한 일 실시예에서, 채널 구조물(CHS)과 비트 라인(360c)등이 배치되는 영역이 비트 라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트 라인(360c)은 비트 라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(393)를 제공하는 회로 소자들(220c)과 전기적으로 연결될 수 있다. 일례로, 비트 라인(360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(371c, 372c)과 연결되며, 상부 본딩 메탈(371c, 372c)은 페이지 버퍼(393)의 회로 소자들(220c)에 연결되는 하부 본딩 메탈(271c, 272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드 라인들(330)은 제2 기판(310)의 상면에 평행한 제1 수평 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 콘택 플러그(341-348; 340)과 연결될 수 있다. 워드 라인들(330)과 복수의 콘택 플러그(340)는, 제1 수평 방향(X축 방향)을 따라 워드 라인들(330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드 라인들(330)에 연결되는 복수의 콘택 플러그(340)의 상부에는 메탈 콘택층(350b)과 메탈 배선층(360b)이 차례로 연결될 수 있다. 복수의 콘택 플러그(340)는 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드 라인들(330)의 일측에 지지대(SP)가 배치될 수 있다. 지지대(SP)는 계단 구조를 가질 수 있다. 예를 들어, 비트 라인 본딩 영역(BLBA)과 제1 수평 방향(X 방향)으로 이격 될수록, 지지대(SP)의 하면은 제1 기판(210)의 상면과 수직 방향(Z 방향)으로 멀어질 수 있다. 즉, 비트 라인 본딩 영역(BLBA)과 제1 수평 방향(X 방향)으로 이격 될수록, 지지대(SP)의 하면은 수직 레벨이 높아질 수 있다. 지지대(SP)의 상면은 제2 기판(310)의 하면보다 높은 수직 레벨에 위치할 수 있다. 지지대(SP)의 하면에는 패드부(PAD)가 형성될 수 있다. 예를 들어, 지지대(SP)는 절연 물질을 포함할 수 있다. 예를 들어, 지지대(SP)는 실리콘 산화물을 포함할 수 있다.
도 10 및 도 11에서 임의의 구성부의 하면은 제1 기판(210)과 수직 방향(Z 방향)으로 상대적으로 가까운 면을 의미할 수 있고, 임의의 구성부의 상면은 상기 하면과 마주보는 면을 의미할 수 있다.
복수의 콘택 플러그(340)의 상면은 지지대(SP)의 상면보다는 낮은 수직 레벨에 위치할 수 있고, 복수의 콘택 플러그(340)의 상면은 복수의 패드부(PAD) 중 가장 높은 수직 레벨에 위치한 패드부(PAD)의 상면보다 높은 수직 레벨에 위치할 수 있다.
패드부(PAD)는 계단 형태로 배치되는 지지대(SP)의 하면에 배치되며, 워드 라인들(330)과 전기적 및/또는 물리적으로 연결되는 패드들을 지칭할 수 있다. 패드부(PAD)는 복수의 워드 라인들(330) 각각과 접촉할 수 있다. 또한, 패드부(PAD)와 상기 패드부(PAD)가 배치된 워드 라인들(330) 상에 배치된 절연층(미도시)이 제1, 제2, 또는 제3 수평 방향(X 방향, Y방향 또는 대각선 방향)으로 이격되어 배치될 수 있다. 패드부(PAD) 상에는 커버 절연층(미도시)이 배치될 수 있다.
도 11에서는 예시적으로, 최하단 패드부(l-PAD)의 확대도를 도시한다. 상기 최하단 패드부(l-PAD)의 상면은 최하단 워드 라인(338) 및 지지대(SP)와 접촉할 수 있다. 최하단 패드부(l-PAD)를 포함하는 패드부(PAD)의 상면 및 하면은 단차부를 가질 수 있다. 예를 들어, 복수의 워드 라인들(330)과 접촉하는 패드부(PAD)의 상면은, 지지대(SP)에 접촉하는 패드부(PAD)의 하면보다 수직 방향(Z 방향)으로 제1 기판(210)의 상면(210M)에 더 멀 수 있다. 즉, 복수의 워드 라인들(330)과 접촉하는 패드부(PAD)의 상면은, 지지대(SP)에 접촉하는 패드부(PAD)의 상면보다 높은 수직 레벨에 위치할 수 있다.
지지대(SP)와 접촉하는 최하단 패드부(l-PAD)의 상면은 제3 부분(PAD-3)라 칭할 수 있고, 최하단 워드 라인(338)과 접촉하는 최하단 패드부(l-PAD)의 상면은 제4 부분(PAD-4)라 칭할 수 있다. 예를 들어, 제3 부분(PAD-3)은 제4 부분(PAD-4)보다 수직 방향(Z 방향)으로 제1 기판(210)의 상면(210M)에 더 멀 수 있다. 제3 부분(PAD-3)은 제4 부분(PAD-4)보다 높은 수직 레벨에 위치할 수 있다.
또한, 상기 패드부(PAD)의 상면이 접촉하는 복수의 워드 라인들(330)의 하면보다, 상기 패드부(PAD)의 상면이 접촉하는 지지대(SP)의 하면이 더 낮은 수직 레벨에 위치할 수 있다. 상기 패드부(PAD)의 하면이 접촉하는 복수의 워드 라인들(330)의 하면보다, 상기 패드부(PAD)의 상면이 접촉하는 지지대(SP)의 하면이 더 낮은 수직 레벨에 위치하는 경우, 상기 패드부(PAD)가 하나의 워드 라인(330)과만 접촉하여, 반도체 장치(500)의 전기적 신뢰성이 증가할 수 있다.
복수의 콘택 플러그(340)의 높이(H)의 편차 백분율은 약 50% 이내일 수 있다. 즉, 지지대(SP)의 상면에서, 복수의 콘택 플러그(340)의 상면까지의 수직 방향(Z 방향) 거리(L)의 편차 백분율은 약 50% 이내일 수 있다. 예를 들어, 복수의 콘택 플러그(340)의 높이(H)의 편차 백분율의 범위는 약 30% 내지 50%일 수 있다.
복수의 콘택 플러그(340)는 주변 회로 영역(PERI)에서 로우 디코더(394)를 형성하는 회로 소자들(220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(394)를 형성하는 회로 소자들(220b)의 동작 전압은, 페이지 버퍼(393)를 형성하는 회로 소자들(220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(393)를 형성하는 회로 소자들(220c)의 동작 전압이 로우 디코더(394)를 형성하는 회로 소자들(220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 콘택 플러그(380)가 배치될 수 있다. 공통 소스 라인 콘택 플러그(380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(320)과 전기적으로 연결될 수 있다. 공통 소스 라인 콘택 플러그(380) 상부에는 메탈 콘택층(350a)과 메탈 배선층(360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 콘택 플러그(380), 메탈 콘택층(350a), 및 메탄 배선층(360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(205, 305)이 배치될 수 있다. 도 10을 참조하면, 제1 기판(210)의 하부에는 제1 기판(210)의 하면을 덮는 하부 절연막(201)이 형성될 수 있으며, 하부 절연막(201) 상에 제1 입출력 패드(205)가 형성될 수 있다. 제1 입출력 패드(205)는 제1 입출력 콘택 플러그(203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결되며, 하부 절연막(201)에 의해 제1 기판(210)과 분리될 수 있다. 또한, 제1 입출력 콘택 플러그(203)와 제1 기판(210) 사이에는 측면 절연막이 배치되어 제1 입출력 콘택 플러그(203)와 제1 기판(210)을 전기적으로 분리할 수 있다.
도 10을 참조하면, 제2 기판(310)의 상부에는 제2 기판(310)의 상면을 덮는 상부 절연막(301)이 형성될 수 있으며, 상부 절연막(301) 상에 제2 입출력 패드(305)가 배치될 수 있다. 제2 입출력 패드(305)는 제2 입출력 콘택 플러그(303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(220a, 220b, 220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(305)는 회로 소자(220a)와 전기적으로 연결될 수 있다.
일부 실시예들에서, 제2 입출력 콘택 플러그(303)가 배치되는 영역에는 제2 기판(310) 및 공통 소스 라인(320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(305)는 제3 방향(Z축 방향)에서 워드 라인들(370)과 오버랩되지 않을 수 있다. 도 10을 참조하면, 제2 입출력 콘택 플러그(303)는 제2 기판(310)의 상면에 평행한 방향에서 제2 기판(310)과 분리되며, 셀 영역(CELL)의 층간 절연층(315)을 관통하여 제2 입출력 패드(305)에 연결될 수 있다.
일 실시예들에 따라, 제1 입출력 패드(205)와 제2 입출력 패드(305)는 선택적으로 형성될 수 있다. 일례로, 반도체 장치(400)는 제1 기판(210)의 상부에 배치되는 제1 입출력 패드(205)만을 포함하거나, 또는 제2 기판(310)의 상부에 배치되는 제2 입출력 패드(305)만을 포함할 수 있다. 또는, 반도체 장치(400)가 제1 입출력 패드(205)와 제2 입출력 패드(305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트 라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
반도체 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(372a)과 동일한 형태의 하부 메탈 패턴(273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(273a)과 동일한 형태의 상부 메탈 패턴(372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(240b) 상에는 하부 본딩 메탈(271b, 272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(271b, 272b)은 셀 영역(CELL)의 상부 본딩 메탈(371b, 372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트 라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(252)과 동일한 형태의 상부 메탈 패턴(392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(392) 상에는 콘택을 형성하지 않을 수 있다.
도 12는 본 발명의 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 12를 참조하면, 전자 시스템(1000)은 하나 이상의 반도체 장치(1100), 및 반도체 장치(1100)와 전기적으로 연결되는 메모리 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 예를 들어 적어도 하나의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 반도체 장치일 수 있으며, 예를 들어, 반도체 장치(1100)는 도 1 내지 도 11을 참조하여 설명한 반도체 장치(10, 10a, 100, 400) 중 하나를 포함하는 NAND 플래시 반도체 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 제1 구조물(1100F)은 로우 디코더(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다.
제2 구조물(1100S)은 비트 라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 스트링 선택 라인(UL1, UL2), 제1 및 제2 접지 선택 라인(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 접지 선택 트랜지스터(LT1, LT2), 비트 라인(BL)에 인접하는 스트링 선택 트랜지스터(UT1, UT2), 및 접지 선택 트랜지스터(LT1, LT2)와 스트링 선택 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 접지 선택 트랜지스터(LT1, LT2)의 개수와 스트링 선택 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 복수의 접지 선택 라인(LL1, LL2)은 각각 접지 선택 트랜지스터(LT1, LT2)의 워드 라인에 연결될 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 워드 라인에 연결될 수 있다. 복수의 스트링 선택 라인(UL1, UL2)은 각각 스트링 선택 트랜지스터(UT1, UT2)의 워드 라인에 연결될 수 있다.
공통 소스 라인(CSL), 복수의 접지 선택 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 스트링 선택 라인(UL1, UL2)은 로우 디코더(1110)에 연결될 수 있다. 복수의 비트 라인(BL)은 페이지 버퍼(1120)에 전기적으로 연결될 수 있다.
반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 메모리 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 로직 회로(1130)와 전기적으로 연결될 수 있다.
메모리 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에서, 전자 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 메모리 컨트롤러(1200)는 복수의 반도체 장치(1100)를 제어할 수 있다.
프로세서(1210)는 메모리 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 13은 본 발명의 예시적인 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 13을 참조하면, 예시적인 실시예에 따른 전자 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 메모리 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001) 상에 형성되는 복수의 배선 패턴(2005)에 의해 메모리 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 복수의 상기 핀들의 개수와 배치는, 전자 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 전자 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메모리 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메모리 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메모리 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 12의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 11을 참조하여 설명한 반도체 장치(10, 10a, 100, 400) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)은 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, TSV(through silicon via)를 을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판 상에 형성되는 배선에 의해 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 14는 본 발명의 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
도 14를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(도 13의 2130), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 패키지 상부 패드(도 13의 2130)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 도 14에 도시된 바와 같이, 복수의 패키지 상부 패드(도 13의 2130)는 복수의 연결 구조물(2400)과 전기적으로 연결될 수 있다. 도 14에 도시된 바와 같이, 복수의 하부 패드(2125)는 복수의 도전성 범프(2800)를 통해 도 13에 도시된 전자 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다. 복수의 반도체 칩(2200) 각각은 반도체 장치(10, 10a, 100, 400) 중 적어도 하나를 포함할 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
10, 10a, 100, 400: 반도체 장치, 130: 워드 라인, 140: 채널 구조물, 160: 콘택 플러그, 170: 더미 채널 구조물, SP, Spa: 지지대, PAD: 패드부

Claims (10)

  1. 메모리 셀 영역 및 연결 영역을 포함하는 기판;
    상기 메모리 셀 영역 및 상기 연결 영역 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고, 수직 방향에서 서로 오버랩되어 있는 복수의 워드 라인을 포함하는 메모리 스택;
    상기 연결 영역 상에서, 상기 메모리 스택의 일측에 배치되는 지지대;
    상기 지지대의 상면에 배치되는 복수의 패드부; 및
    상기 복수의 워드 라인의 적어도 일부를 상기 수직 방향으로 관통하며, 상기 복수의 패드부 각각에 하나씩 연결되는 복수의 콘택 플러그;를 포함하고,
    상기 지지대는 복수의 계단을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 복수의 콘택 플러그 각각의 하면의 수직 레벨은,
    상기 복수의 패드부 중에서 제1 기판에 상기 수직 방향으로 가장 가까운 패드부의 하면 및 상기 지지대의 최하면 사이에 위치하는 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 복수의 패드부 중 상기 지지대 상에 배치되는 상기 패드부의 상면 및 하면 각각은 단차부를 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 지지대는 제1 수평 방향 및 상기 제1 수평 방향에 수직인 제2 수평 방향으로 상기 복수의 콘택 플러그 각각의 측벽을 감싸는 것을 특징으로 하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 지지대는,
    제1 수평 방향으로는 상기 복수의 콘택 플러그 중에서 선택되는 적어도 2 개의 콘택 플러그의 측벽을 감싸고, 및
    상기 제1 수평 방향에 수직인 제2 수평 방향으로는 상기 복수의 콘택 플러그 중에서 선택되는 하나의 상기 콘택 플러그의 측벽을 감싸는 것을 특징으로 하는 반도체 장치.
  6. 메모리 셀 영역 및 연결 영역을 포함하는 제1 기판;
    상기 제1 기판 상에 배치되는 주변 회로 영역;
    상기 메모리 셀 영역 및 상기 연결 영역 상에서 상기 주변 회로 영역 상에 배치되며, 상기 제1 기판의 주면에 평행한 수평 방향으로 연장되고, 상기 수평 방향과 수직한 수직 방향에서 서로 오버랩되어 있는 복수의 워드 라인을 포함하는 메모리 스택;
    상기 복수의 워드 라인을 상기 수직 방향으로 관통하는 복수의 채널 구조물;
    상기 연결 영역 상에서, 상기 메모리 스택의 일측에 배치되며, 복수의 계단을 포함하는 지지대;
    상기 지지대의 하면에 배치된 복수의 패드부;
    상기 메모리 스택 상에 배치되는 제2 기판; 및
    상기 복수의 워드 라인의 적어도 일부를 상기 수직 방향으로 관통하며, 상기 복수의 패드부 각각에 하나씩 연결되는 복수의 콘택 플러그;를 포함하고,
    상기 지지대는 복수의 계단을 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 패드부와 접촉하는 상기 지지대의 하면 각각은,
    상기 패드부와 전기적으로 연결된 상기 워드 라인의 하면 각각보다 낮은 수직 레벨에 위치하고, 및
    단차부를 포함하는 것을 특징으로 하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 지지대는 절연체를 포함하는 것을 특징으로 하는 반도체 장치.
  9. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고,
    상기 반도체 장치는,
    메모리 셀 영역 및 연결 영역을 포함하는 기판;
    상기 메모리 셀 영역 및 상기 연결 영역 상에서 상기 기판의 주면에 평행한 수평 방향으로 연장되고, 수직 방향에서 서로 오버랩되어 있는 복수의 워드 라인을 포함하는 메모리 스택;
    상기 메모리 스택 상에 배치되는 주변 회로;
    상기 연결 영역 상에서, 상기 메모리 스택의 일측에 배치되는 지지대;
    상기 지지대의 상면에 배치되는 복수의 패드부;
    상기 복수의 워드 라인의 적어도 일부를 상기 수직 방향으로 관통하며, 상기 패드부에 전기적으로 연결되는 복수의 콘택 플러그; 및
    상기 주변 회로와 전기적으로 연결되는 입출력 패드;를 포함하고,
    상기 지지대는 복수의 계단을 포함하는 것을 특징으로 하는 전자 시스템.
  10. 제9 항에 있어서,
    상기 메인 기판은 상기 반도체 장치와 상기 컨트롤러를 전기적으로 연결하는 배선 패턴들을 더 포함하고,
    상기 반도체 장치는,
    상기 복수의 워드 라인을 상기 수직 방향으로 관통하는 복수의 채널 구조물; 및
    상기 주변 회로 상에 배치되는 제1 기판;을 더 포함하며,
    상기 기판은 상기 제1 기판으로부터 상기 수직 방향으로 이격된 제2 기판인 것을 특징으로 하는 전자 시스템.
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