KR20240000961A - 반도체 장치 및 이를 포함하는 전자 시스템 - Google Patents

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Abstract

반도체 장치가 개시된다. 상기 반도체 장치는, 메모리 셀 영역과 연결 영역을 포함하는 기판; 상기 기판의 상기 메모리 셀 영역 상에 배치되며 상기 기판의 상면에 수직한 수직 방향으로 이격되어 배치되는 복수의 게이트 전극들로서, 적어도 하나의 그라운드 선택 라인과 상기 적어도 하나의 그라운드 선택 라인보다 높은 수직 레벨에 배치되는 복수의 워드 라인들을 포함하는, 복수의 게이트 전극들; 상기 기판의 상기 메모리 셀 영역과 상기 연결 영역 상에서 상기 복수의 게이트 전극들을 관통하며 제1 수평 방향으로 연장되는 한 쌍의 게이트 스택 분리 절연층; 및 상기 기판의 상기 연결 영역 상에 배치되며, 상기 복수의 게이트 전극들에 각각에 연결되는 복수의 패드층들을 포함하는 패드 구조물로서, 상기 복수의 패드층들은 상기 제1 수평 방향을 따라 계단 형태로 배열되고, 상기 복수의 패드층들은 상기 제1 수평 방향에 수직한 제2 수평 방향을 따라 계단 형태로 배열되는, 패드 구조물을 포함하고, 상기 적어도 하나의 그라운드 선택 라인은 복수의 그라운드 선택 라인 컷 영역을 포함하며, 상기 복수의 그라운드 선택 라인 컷 영역 각각은 상기 복수의 패드층들의 에지로부터 상기 제1 수평 방향 또는 상기 제2 수평 방향으로 이격되어 배치된다.

Description

반도체 장치 및 이를 포함하는 전자 시스템{Semiconductor device and electronica system including the same}
본 발명의 기술적 사상은 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것으로, 더욱 상세하게는, 수직 채널을 갖는 반도체 장치 및 이를 포함하는 전자 시스템에 관한 것이다.
데이터 저장을 필요로 하는 전자 시스템에서 고용량의 데이터를 저장할 수 있는 반도체 장치가 요구되고 있다. 이에 따라, 반도체 장치의 데이터 저장 용량을 증가시킬 수 있는 방안이 연구되고 있다. 예를 들어, 반도체 장치의 데이터 저장 용량을 증가시키기 위한 방법 중 하나로써, 2차원적으로 배열되는 메모리 셀들 대신에 3차원적으로 배열되는 메모리 셀들을 포함하는 반도체 장치가 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 패드 구조물 형성 공정에서 발생할 수 있는 브릿지 불량을 방지할 수 있는 반도체 장치를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 상기 반도체 장치를 포함하는 전자 시스템을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 메모리 셀 영역과 연결 영역을 포함하는 기판; 상기 기판의 상기 메모리 셀 영역 상에 배치되며 상기 기판의 상면에 수직한 수직 방향으로 이격되어 배치되는 복수의 게이트 전극들로서, 상기 복수의 게이트 전극들은 적어도 하나의 그라운드 선택 라인과 상기 적어도 하나의 그라운드 선택 라인보다 높은 수직 레벨에 배치되는 복수의 워드 라인들을 포함하는, 복수의 게이트 전극들; 상기 기판의 상기 메모리 셀 영역과 상기 연결 영역 상에서 상기 복수의 게이트 전극들을 관통하며 제1 수평 방향으로 연장되는 한 쌍의 게이트 스택 분리 절연층; 및 상기 기판의 상기 연결 영역 상에 배치되며, 상기 복수의 게이트 전극들에 각각에 연결되는 복수의 패드층들을 포함하는 패드 구조물로서, 상기 복수의 패드층들은 상기 제1 수평 방향을 따라 계단 형태로 배열되고, 상기 복수의 패드층들은 상기 제1 수평 방향에 수직한 제2 수평 방향을 따라 계단 형태로 배열되는, 패드 구조물을 포함하고, 상기 적어도 하나의 그라운드 선택 라인은 복수의 그라운드 선택 라인 컷 영역을 포함하며, 상기 복수의 그라운드 선택 라인 컷 영역 각각은 상기 복수의 패드층들의 에지로부터 상기 제2 수평 방향으로 이격되어 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 반도체 장치는, 메모리 셀 영역과 연결 영역을 포함하는 기판; 상기 기판의 상기 메모리 셀 영역 상에 배치되며 상기 기판의 상면에 수직한 수직 방향으로 이격되어 배치되는 복수의 게이트 전극들로서, 상기 복수의 게이트 전극들은 적어도 하나의 그라운드 선택 라인과 상기 적어도 하나의 그라운드 선택 라인보다 높은 수직 레벨에 배치되는 복수의 워드 라인들을 포함하고, 상기 적어도 하나의 그라운드 선택 라인은 복수의 그라운드 선택 라인 컷 영역을 포함하는, 복수의 게이트 전극들; 상기 기판의 상기 메모리 셀 영역과 상기 연결 영역 상에서 상기 복수의 게이트 전극들을 관통하며 제1 수평 방향으로 연장되는 한 쌍의 게이트 스택 분리 절연층; 상기 기판의 상기 메모리 셀 영역 상에 배치되며 상기 복수의 게이트 전극들을 관통하고 상기 수직 방향으로 연장되는 복수의 채널 구조물; 및 상기 기판의 상기 연결 영역 상에 배치되며, 상기 복수의 게이트 전극들에 각각에 연결되는 복수의 패드층들을 포함하는 패드 구조물로서, 상기 제1 수평 방향을 따라 계단 형태로 배열되는 복수의 제1 패드층들을 포함하는 제1 패드 그룹과, 상기 제1 수평 방향을 따라 계단 형태로 배열되는 복수의 제2 패드층들을 포함하는 제2 패드 그룹과, 상기 제1 수평 방향을 따라 계단 형태로 배열되는 복수의 제3 패드층들을 포함하는 제3 패드 그룹을 포함하는, 패드 구조물; 상기 적어도 하나의 그라운드 선택 라인의 상기 복수의 그라운드 선택 라인 컷 영역 각각을 채우는 복수의 그라운드 선택 라인 절연층; 및 상기 한 쌍의 게이트 스택 분리 절연층 사이에서 상기 복수의 게이트 전극을 관통하여 상기 제1 수평 방향으로 연장되는 복수의 더미 스택 개구부를 포함하고, 복수의 그라운드 선택 라인 절연층 각각은 상기 제1 패드 그룹과 수직 오버랩되지 않고 상기 제2 패드 그룹과 수직 오버랩되도록 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상에 따른 전자 시스템은, 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 상기 반도체 장치는, 메모리 셀 영역과 연결 영역을 포함하는 기판; 상기 기판의 상기 메모리 셀 영역 상에 배치되며 상기 기판의 상면에 수직한 수직 방향으로 이격되어 배치되는 복수의 게이트 전극들로서, 상기 복수의 게이트 전극들은 적어도 하나의 그라운드 선택 라인과 상기 적어도 하나의 그라운드 선택 라인보다 높은 수직 레벨에 배치되는 복수의 워드 라인들을 포함하는, 복수의 게이트 전극들; 상기 기판의 상기 메모리 셀 영역과 상기 연결 영역 상에서 상기 복수의 게이트 전극들을 관통하며 제1 수평 방향으로 연장되는 한 쌍의 게이트 스택 분리 절연층; 및 상기 기판의 상기 연결 영역 상에 배치되며, 상기 복수의 게이트 전극들에 각각에 연결되는 복수의 패드층들을 포함하는 패드 구조물로서, 상기 복수의 패드층들은 상기 제1 수평 방향을 따라 계단 형태로 배열되고, 상기 복수의 패드층들은 상기 제1 수평 방향에 수직한 제2 수평 방향을 따라 계단 형태로 배열되는, 패드 구조물을 포함하고, 상기 적어도 하나의 그라운드 선택 라인은 복수의 그라운드 선택 라인 컷 영역을 포함하며, 상기 복수의 그라운드 선택 라인 컷 영역 각각은 상기 복수의 패드층들의 에지로부터 상기 제2 수평 방향으로 이격되어 배치된다.
예시적인 실시예들에 따르면, 적어도 하나의 그라운드 선택 라인은 복수의 그라운드 선택 라인 컷 영역을 포함하고, 복수의 그라운드 선택 라인 컷 영역은 복수의 패드층의 에지로부터 수평 방향으로 이격되어 배치되고 복수의 패드층의 에지와 수직 오버랩되지 않도록 배치될 수 있다. 따라서 복수의 그라운드 선택 라인 컷 영역 상에 패드층의 에지가 배치되는 경우에 발생할 수 있는 패드층 분리 공정에서의 패드층의 원치 않는 브릿지 불량의 발생이 방지될 수 있다.
도 1은 예시적인 실시예들에 따른 반도체 장치의 블록도이다.
도 2는 예시적인 실시예들에 따른 반도체 장치의 메모리 셀 어레이의 등가 회로도이다.
도 3은 예시적인 실시예들에 따른 반도체 장치의 대표적인 구성을 나타내는 사시도이다.
도 4는 도 3의 반도체 장치를 나타내는 평면도이다.
도 5는 도 4의 A-A' 선을 따른 단면도이다.
도 6은 도 4의 B-B' 선을 따른 단면도이다.
도 7은 도 4의 C-C' 선을 따른 단면도이다.
도 8은 도 4의 D-D' 선을 따른 단면도이다.
도 9는 도 4의 E-E' 선을 따른 단면도이다.
도 10은 도 5의 제1 수직 레벨(LV1)에서의 평면도이다.
도 11은 도 5의 CX1 부분의 확대도이다.
도 12는 예시적인 실시예들에 따른 채널 구조물을 나타내는 단면도이다.
도 13은 예시적인 실시예들에 따른 채널 구조물을 나타내는 단면도이다.
도 14는 예시적인 실시예들에 따른 반도체 장치를 나타내는 평면도이다.
도 15는 도 14의 C-C' 선을 따른 단면도이다.
도 16은 예시적인 실시예들에 따른 반도체 장치를 나타내는 레이아웃도이다.
도 17은 예시적인 실시예들에 따른 반도체 장치를 나타내는 단면도이다.
도 18a 내지 도 21b는 예시적인 실시예들에 따른 반도체 장치의 제조 방법을 나타내는 단면도들이다. 구체적으로 도 18a, 19a, 20a, 21a는 제조 공정 순서에 따른 평면도들이고, 도 18b는 도 18a의 C-C' 선을 따른 단면도이고, 도 19b 및 도 19c는 각각 도 19a의 C-C' 선 및 E-E' 선을 따른 단면도들이고, 도 20b 및 도 20c는 각각 도 20a의 A-A' 선 및 C-C' 선을 따른 단면도들이고, 도 21b는 도 21a의 C-C' 선을 따른 단면도이다.
도 22는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 도면이다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템을 개략적으로 나타낸 사시도이다.
도 24는 예시적인 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 반도체 장치(10)의 블록도이다.
도 1을 참조하면, 반도체 장치(10)는 메모리 셀 어레이(20) 및 주변 회로(30)를 포함할 수 있다. 메모리 셀 어레이(20)는 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함한다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 복수의 메모리 셀을 포함할 수 있다. 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 비트 라인(BL), 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
주변 회로(30)는 로우 디코더(32), 페이지 버퍼(34), 데이터 입출력 회로(36), 및 제어 로직(38)을 포함할 수 있다. 도 1에는 도시되지 않았으나, 주변 회로(30)는 입출력 인터페이스, 컬럼 로직, 전압 생성부, 프리-디코더, 온도 센서, 커맨드 디코더, 어드레스 디코더, 증폭 회로 등을 더 포함할 수 있다.
메모리 셀 어레이(20)는 비트라인(BL)을 통해 페이지 버퍼(34)에 연결될 수 있고, 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 통해 로우 디코더(32)에 연결될 수 있다. 메모리 셀 어레이(20)에서, 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)에 포함된 복수의 메모리 셀은 각각 플래쉬 메모리 셀일 수 있다. 메모리 셀 어레이(20)는 3 차원 메모리 셀 어레이를 포함할 수 있다. 상기 3 차원 메모리 셀 어레이는 복수의 낸드(NAND) 스트링을 포함할 수 있으며, 각 낸드 스트링은 기판 위에 수직으로 적층된 복수의 워드 라인(WL)에 연결된 복수의 메모리 셀을 포함할 수 있다.
주변 회로(30)는 반도체 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD), 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 장치(10)의 외부에 있는 장치와 데이터(DATA)를 송수신할 수 있다.
로우 디코더(32)는 외부로부터의 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록의 워드 라인(WL), 스트링 선택 라인(SSL), 및 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(32)는 선택된 메모리 셀 블록의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(34)는 비트라인(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(34)는 프로그램 동작 시에는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트라인(BL)에 인가할 수 있으며, 독출 동작 시에는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다. 페이지 버퍼(34)는 제어 로직(38)으로부터 제공되는 제어 신호(PCTL)에 따라 동작할 수 있다.
데이터 입출력 회로(36)는 데이터 라인들(DLs)을 통해 페이지 버퍼(34)와 연결될 수 있다. 데이터 입출력 회로(36)는 프로그램 동작시 메모리 콘트롤러(도시 생략)로부터 데이터(DATA)를 수신하고, 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 프로그램 데이터(DATA)를 페이지 버퍼(34)에 제공할 수 있다. 데이터 입출력 회로(36)는 독출 동작시 제어 로직(38)으로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼(34)에 저장된 독출 데이터(DATA)를 상기 메모리 콘트롤러에 제공할 수 있다.
데이터 입출력 회로(36)는 입력되는 어드레스 또는 명령어를 제어 로직(38) 또는 로우 디코더(32)에 전달할 수 있다. 주변 회로(30)는 ESD(Electro Static Discharge) 회로 및 풀-업/풀-다운 드라이버(pull-up/pull-down driver)를 더 포함할 수 있다.
제어 로직(38)은 상기 메모리 콘트롤러로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있다. 제어 로직(38)은 로우 어드레스(R_ADDR)를 로우 디코더(32)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(36)에 제공할 수 있다. 제어 로직(38)은 제어 신호(CTRL)에 응답하여 반도체 장치(10) 내에서 사용되는 각종 내부 제어 신호들을 생성할 수 있다. 예를 들면, 제어 로직(38)은 프로그램 동작 또는 소거 동작 등의 메모리 동작 수행 시 워드 라인(WL) 및 비트라인(BL)으로 제공되는 전압 레벨을 조절할 수 있다.
도 2는 예시적인 실시예들에 따른 반도체 장치(10)의 메모리 셀 어레이의 등가 회로도이다.
도 2를 참조하면, 메모리 셀 어레이(MCA)는 복수의 메모리 셀 스트링(MS)을 포함할 수 있다. 메모리 셀 어레이(MCA)는 복수의 비트라인(BL: BL1, BL2, …, BLm), 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn), 적어도 하나의 스트링 선택 라인(SSL), 적어도 하나의 접지 선택 라인(GSL), 및 공통 소스 라인(CSL)을 포함할 수 있다. 복수의 비트라인(BL: BL1, BL2, …, BLm) 및 공통 소스 라인(CSL) 사이에 복수의 메모리 셀 스트링(MS)이 형성될 수 있다. 도 2에는 복수의 메모리 셀 스트링(MS)이 각각 2 개의 스트링 선택 라인(SSL)을 포함하는 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예들 들면, 복수의 메모리 셀 스트링(MS)은 각각 1 개의 스트링 선택 라인(SSL)을 포함할 수도 있다.
복수의 메모리 셀 스트링(MS)은 각각 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST), 및 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)를 포함할 수 있다. 스트링 선택 트랜지스터(SST)의 드레인 영역은 비트라인(BL: BL1, BL2, …, BLm)과 연결되며, 접지 선택 트랜지스터(GST)의 소스 영역은 공통 소스 라인(CSL)과 연결될 수 있다. 공통 소스 라인(CSL)은 복수의 접지 선택 트랜지스터(GST)의 소스 영역이 공통으로 연결된 영역일 수 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL)과 연결될 수 있고, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)과 연결될 수 있다. 복수의 메모리 셀 트랜지스터(MC1, MC2, …, MCn-1, MCn)는 각각 복수의 워드 라인(WL: WL1, WL2, …, WLn-1, WLn)에 연결될 수 있다.
도 3 내지 도 11은 예시적인 실시예들에 따른 반도체 장치(100)를 설명하기 위한 도면들이다. 구체적으로, 도 3은 예시적인 실시예들에 따른 반도체 장치(100)의 대표적인 구성을 나타내는 사시도이고, 도 4는 도 3의 반도체 장치(100)를 나타내는 평면도이다. 도 5는 도 4의 A-A' 선을 따른 단면도이고, 도 6은 도 4의 B-B' 선을 따른 단면도이고, 도 7은 도 4의 C-C' 선을 따른 단면도이고, 도 8은 도 4의 D-D' 선을 따른 단면도이고 도 9는 도 4의 E-E' 선을 따른 단면도이다. 도 10은 도 5의 제1 수직 레벨(LV1)에서의 평면도이고, 도 11은 도 5의 CX1 부분의 확대도이다.
도 3 내지 도 11을 참조하면, 반도체 장치(100)는 수직 방향(Z)으로 서로 오버랩되어 있는 셀 어레이 구조물(CS) 및 주변 회로 구조물(PS)을 포함한다. 셀 어레이 구조물(CS)은 도 1을 참조하여 설명한 메모리 셀 어레이(20)를 포함할 수 있고, 주변 회로 구조물(PS)은 도 1을 참조하여 설명한 주변 회로(30)를 포함할 수 있다.
셀 어레이 구조물(CS)은 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)을 포함할 수 있다. 복수의 메모리 셀 블록(BLK1, BLK2, ..., BLKn)은 각각 3 차원적으로 배열된 메모리 셀들을 포함할 수 있다.
주변 회로 구조물(PS)은 기판(50) 상에 배치된 주변 회로 트랜지스터(60TR)와 주변 회로 배선 구조물(70)을 포함할 수 있다. 기판(50)은 수평적으로 배열된 메모리 셀 영역(MCR) 및 연결 영역(CON)을 포함할 수 있다. 기판(50)에는 소자 분리막(52)에 의해 활성 영역(AC)이 정의될 수 있고, 활성 영역(AC) 상에 복수의 주변 회로 트랜지스터(60TR)가 형성될 수 있다. 복수의 주변 회로 트랜지스터(60TR)는 주변 회로 게이트(60G)와, 주변 회로 게이트(60G)의 양 측의 기판(50) 일부분에 배치되는 소스/드레인 영역(62)을 포함할 수 있다.
기판(50)은 반도체 물질, 예를 들어 IV족 반도체, III-V족 화합물 반도체 또는 II-VI족 산화물 반도체를 포함할 수 있다. 예를 들어, IV족 반도체는 실리콘(Si), 게르마늄(Ge) 또는 실리콘-게르마늄을 포함할 수 있다. 기판(50)은 벌크 웨이퍼 또는 에피택셜층으로 제공될 수도 있다. 다른 실시예에서, 기판(50)은 SOI(silicon-on-insulator) 기판, 또는 GeOI(germanium-on-insulator) 기판을 포함할 수 있다.
주변 회로 배선 구조물(70)은 복수의 주변 회로 콘택(72)과 복수의 주변 회로 배선층(74)을 포함한다. 기판(50) 상에는 주변 회로 트랜지스터(60TR)와 주변 회로 배선 구조물(70)을 커버하는 층간 절연막(80)이 배치될 수 있다. 복수의 주변 회로 배선층(74)은 서로 다른 수직 레벨에 배치되는 복수의 금속층들을 포함하는 다층 구조를 가질 수 있다.
층간 절연막(80) 상에는 공통 소스 플레이트(110)가 배치될 수 있다. 예시적인 실시예들에서, 공통 소스 플레이트(110)는 셀 어레이 구조물(CS)에 형성되는 수직형 메모리 셀들로 전류를 공급하는 소스 영역으로 기능할 수 있다. 공통 소스 플레이트(110)는 기판(50)의 메모리 셀 영역(MCR) 및 연결 영역(CON) 상에 배치될 수 있다.
예시적인 실시예들에서, 공통 소스 플레이트(110)는 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 공통 소스 플레이트(110)는 n형 불순물이 도핑된 반도체를 포함할 수 있다. 또한, 공통 소스 플레이트(110)는 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 일부 예시에서, 공통 소스 플레이트(110)는 n형 불순물이 도핑된 폴리실리콘을 포함할 수 있다.
공통 소스 플레이트(110) 상에는 수직 방향(Z)을 따라 복수의 게이트 전극(130)과 복수의 몰드 절연층(135)이 교대로 배치될 수 있다. 복수의 게이트 전극(130)은 수직 방향(Z)으로 서로 이격되어 배치될 수 있다.
예시적인 실시예들에서, 복수의 게이트 전극(130)은 메모리 셀 스트링(MS)(도 2 참조)을 구성하는 적어도 하나의 그라운드 선택 라인(GSL), 워드 라인(WL: WL1, WL2, ??, WLn-1, WLn) 및 적어도 하나의 스트링 선택 라인(SSL)에 대응될 수 있다. 예를 들어, 최하부의 게이트 전극(130)은 그라운드 선택 라인(GSL)으로 기능하고, 최상부 3개의 게이트 전극(130)은 스트링 선택 라인(SSL)으로 기능하며, 나머지 게이트 전극(130)은 워드 라인(WL)으로 기능할 수 있다. 이에 따라 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST)와, 이들 사이의 메모리 셀 트랜지스터(MC1, MC2, ??, MCn-1, MCn)가 직렬 연결된 메모리 셀 스트링(MS)이 제공될 수 있다. 여기에서는 그라운드 선택 라인(GSL)으로 기능하는 최하부 게이트 전극(130)을 제1 게이트 전극(131)으로, 스트링 선택 라인(SSL)으로 기능하는 최상부 3개의 게이트 전극(130)을 제2 게이트 전극(132)으로, 워드 라인(WL)으로 기능하는 나머지 게이트 전극(130)을 제3 게이트 전극(133)으로 지칭하도록 한다.
예시적인 실시예들에서, 제1 게이트 전극(131)(즉, 그라운드 선택 라인(SSL)으로 기능하는 최하부의 게이트 전극(130))과 최하부의 제3 게이트 전극(133)(즉, 워드 라인(WL)으로 기능하는 게이트 전극(130) 중 최하부의 게이트 전극(130) 바로 위에 배치되는 게이트 전극(130)) 사이의 몰드 절연층(135)은 나머지 몰드 절연층(135)보다 더 큰 수직 방향 두께를 가질 수 있다.
다른 실시예들에서, 최하부 2개의 게이트 전극(130)이 그라운드 선택 라인(GSL)으로 기능할 수 있고, 2개의 제1 게이트 전극(131)이 수직 방향으로 이격되어 배치될 수 있다. 이러한 경우에, 상부의 제1 게이트 전극(131)과 최하부의 제3 게이트 전극(133) 사이의 몰드 절연층(135)이 나머지 몰드 절연층(135)보다 더 큰 수직 방향 두께를 가질 수 있다.
다른 실시예들에서, 게이트 전극(130) 중 적어도 하나는 더미 워드 라인으로 기능할 수도 있다. 예를 들어, 그라운드 선택 라인(GSL)으로 기능하는 적어도 하나의 제1 게이트 전극(131)과 공통 소스 플레이트(110) 사이에 추가적인 적어도 하나의 게이트 전극(130)이 배치될 수 있거나, 그라운드 선택 라인(GSL)으로 기능하는 적어도 하나의 제1 게이트 전극(131)과 워드 라인(WL)으로 기능하는 최하부의 제3 게이트 전극(133) 사이에 추가적인 적어도 하나의 게이트 전극(130)이 배치될 수 있거나, 워드 라인(WL)으로 기능하는 최상부의 제3 게이트 전극(133)과 스트링 선택 라인(SSL)으로 기능하는 최하부의 제2 게이트 전극(132) 사이에 추가적인 적어도 하나의 게이트 전극(130)이 배치될 수 있다.
도 11에 예시적으로 도시된 것과 같이, 게이트 전극(130)은 매립 도전층(130A)과, 매립 도전층(130A)의 상면, 바닥면, 및 측면을 둘러싸는 도전 배리어층(130B)을 포함할 수 있다. 예를 들어, 매립 도전층(130A)은 텅스텐, 니켈, 코발트, 탄탈륨 등과 같은 금속, 텅스텐 실리사이드, 니켈 실리사이드, 코발트 실리사이드, 탄탈륨 실리사이드 등과 같은 금속 실리사이드, 도핑된 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 일부 실시예들에서, 도전 배리어층(130B)은 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 도전 배리어층(130B) 및 몰드 절연층(135) 사이에 유전 라이너(도시 생략)가 더 개재될 수도 있고, 상기 유전 라이너는 알루미늄 산화물과 같은 고유전체 물질을 포함할 수 있다.
복수의 채널 구조물(140)은 메모리 셀 영역(MCR) 상에서 공통 소스 플레이트(110)의 상면으로부터 복수의 게이트 전극(130)과 복수의 몰드 절연층(135)을 관통하여 수직 방향(Z 방향)으로 연장될 수 있다. 복수의 채널 구조물(140)은 제1 수평 방향(X), 제2 수평 방향(Y) 및 제3 수평 방향(예를 들어, 대각선 방향)을 따라 소정의 간격으로 이격되어 배열될 수 있다. 복수의 채널 구조물(140)은 지그재그 형상, 또는 엇갈린(staggered) 형상으로 배열될 수 있다.
복수의 채널 구조물(140) 각각은 메모리 셀 영역(MCR) 상에서 채널홀(140H) 내에 배치될 수 있다. 복수의 채널 구조물(140) 각각은 게이트 절연층(142), 채널층(144), 매립 절연층(146), 및 도전 플러그(148)를 포함할 수 있다. 채널홀(140H)의 측벽 상에 게이트 절연층(142)과 채널층(144)이 순차적으로 배치될 수 있다. 예를 들어, 게이트 절연층(142)은 채널홀(140H)의 측벽 상에 콘포말하게 배치되고, 채널층(144)이 채널홀(140H)의 측벽과 바닥부 상에 콘포말하게 배치될 수 있다. 채널층(144)은 채널홀(140H)의 바닥부에서 공통 소스 플레이트(110)의 상면과 접촉하도록 배치될 수 있다. 채널층(144) 상에서 채널홀(140H)의 잔류 공간을 채우는 매립 절연층(146)이 배치될 수 있다. 채널홀(140H)의 상측에는 채널층(144)과 접촉하며 채널홀(140H)의 입구를 막는 도전 플러그(148)가 배치될 수 있다. 다른 실시예들에서, 매립 절연층(146)이 생략되고, 채널층(144)이 채널홀(140H)의 잔류 부분을 채우는 필라 형상으로 형성될 수도 있다.
도 11에 예시적으로 도시된 것과 같이, 게이트 절연층(142)은 채널층(144) 외측벽 상에 순차적으로 터널링 유전막(142A), 전하 저장막(142B), 및 블로킹 유전막(142C)을 포함하는 구조를 가질 수 있다. 게이트 절연층(142)을 이루는 터널링 유전막(142A), 전하 저장막(142B), 및 블로킹 유전막(142C)의 상대적인 두께는 도 8에 예시한 바에 한정되지 않으며 다양하게 변형될 수 있다.
터널링 유전막(142A)은 실리콘 산화물, 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물 등을 포함할 수 있다. 전하 저장막(142B)은 채널층(144)으로부터 터널링 유전막(142A)을 통과한 전자들이 저장될 수 있는 영역으로서, 실리콘 질화물, 보론 질화물, 실리콘 보론 질화물, 또는 불순물이 도핑된 폴리실리콘을 포함할 수 있다. 블로킹 유전막(142C)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화물보다 유전율이 더 큰 금속 산화물로 이루어질 수 있다. 상기 금속 산화물은 하프늄 산화물, 알루미늄 산화물, 지르코늄 산화물, 탄탈륨 산화물, 또는 이들의 조합으로 이루어질 수 있다.
비트 라인(BL)은 제2 수평 방향(Y)으로 서로 이격되어 연장될 수 있고, 비트 라인 콘택(BLC)에 의해 채널 구조물(140)과 전기적으로 연결될 수 있다.
도 4에 예시적으로 도시된 바와 같이, 공통 소스 플레이트(110) 상에는 복수의 게이트 스택 분리 개구부(WLH)가 공통 소스 플레이트(110)의 상면과 평행한 제1 수평 방향(X)을 따라 연장될 수 있다. 한 쌍의 게이트 스택 분리 개구부(WLH) 사이에 배치되는 복수의 게이트 전극(130)이 하나의 블록을 구성할 수 있다. 예를 들어, 도 4에는 제1 블록(BLK1)과 제2 블록(BLK2)이 예시적으로 도시된다.
공통 소스 플레이트(110) 상에는 게이트 스택 분리 개구부(WLH)의 내부를 채우는 게이트 스택 분리 절연층(WLI)이 배치될 수 있다. 게이트 스택 분리 절연층(WLI)은 실리콘 산화막, 실리콘 질화막, SiON, SiOCN, SiCN, 또는 이들의 조합으로 이루어질 수 있다.
도 4 및 도 5에 도시된 것과 같이, 메모리 셀 영역(MCR)에서 하나의 블록 내에서 복수의 게이트 전극(130)은 더미 스택 분리 개구부(DLH)에 의해 평면적으로 2개의 부분들로 분리될 수 있다. 예를 들어, 더미 스택 분리 개구부(DLH)는 제1 블록(BLK1)에 해당하는 복수의 게이트 전극(130)을 제2 수평 방향(Y)으로 2개의 부분으로 분리할 수 있고, 더미 스택 분리 개구부(DLH) 내에 더미 스택 분리 절연층(DLI)가 배치될 수 있다. 더미 스택 분리 절연층(DLI)은 복수의 게이트 전극(130)의 수직 방향(Z)에 따른 전체 높이에 걸쳐 연장될 수 있고, 평면적으로 한 쌍의 게이트 스택 분리 개구부(WLH) 사이에서 제1 수평 방향(X)으로 연장될 수 있다.
하나의 블록 내에서 최상부 3개의 제2 게이트 전극(132)은 스트링 분리 개구부(SSLH)에 의해 각각 평면적으로 6개의 부분들로 분리될 수 있다. 예를 들어, 하나의 게이트 스택 분리 개구부(WLH)와 이에 인접한 더미 스택 분리 개구부(DLH) 사이에 2개의 스트링 분리 개구부(SSLH)가 배치되고, 스트링 분리 개구부(SSLH) 내에 스트링 분리 절연층(SSLI)이 배치될 수 있다. 이러한 방식으로, 하나의 블록 내에서 제2 게이트 전극(132)은 각각 제2 수평 방향(Y)으로 순차적으로 배치되는 제1 내지 제6 스트링 선택 라인 세그먼트(SS1, SS2, SS3, SS4, SS5, SS6)를 포함할 수 있다. 제1 내지 제6 스트링 선택 라인 세그먼트(SS1 ~ SS6)는 스트링 분리 절연층(SSLI)에 의해 서로 전기적으로 절연될 수 있고, 도 2를 참조로 설명한 스트링 선택 라인(SSL)을 구성할 수 있다. 도 4에서는 하나의 블록이 6개의 스트링 선택 라인 세그먼트를 포함하는 것이 예시적으로 도시되었으나, 다른 실시예들에서 하나의 블록이 2개, 3개, 4개, 또는 8개의 스트링 선택 라인 세그먼트를 포함할 수 있고, 수직 방향(Z)으로 배치되는 제2 게이트 전극(132)의 개수가 스트링 선택 라인 세그먼트의 개수에 따라 적절하게 변경될 수도 있다.
연결 영역(CON) 상에서 복수의 게이트 전극(130)은 패드부(PAD)를 구성할 수 있다. 연결 영역(CON)에서 복수의 게이트 전극(130)은 공통 소스 플레이트(110)의 상면으로부터 멀어짐에 따라 제1 수평 방향(X) 또는 제2 수평 방향(Y)을 따라 더욱 짧은 길이를 갖도록 연장될 수 있다. 패드부(PAD)는 계단 형태로 배치되는 게이트 전극(130)의 부분들을 지칭할 수 있다. 패드부(PAD)는 제1 수평 방향(X) 및 제2 수평 방향(Y) 모두를 따라 계단 형태를 가질 수 있다. 패드부(PAD)를 구성하는 복수의 게이트 전극(130) 상에는 커버 절연층(136)이 배치될 수 있다.
예시적인 실시예들에서, 패드부(PAD)는 하나의 블록 내에서 제2 수평 방향(Y)을 따라 순차적으로 배치되는 제1 패드 그룹(PG1), 제2 패드 그룹(PG2), 및 제3 패드 그룹(PG3)을 포함할 수 있다. 예를 들어, 제1 패드 그룹(PG1)은 제1 수평 방향(X)을 따라 계단 형태로 배열되는 복수의 제1 패드층(151)을 포함하고, 제2 패드 그룹(PG2)은 제1 수평 방향(X)을 따라 계단 형태로 배열되는 복수의 제2 패드층(152)을 포함하고, 제3 패드 그룹(PG3)은 제1 수평 방향(X)을 따라 계단 형태로 배열되는 복수의 제3 패드층(153)을 포함할 수 있다.
제1 패드 그룹(PG1)에 포함되는 하나의 제1 패드층(151), 제2 패드 그룹(PG2)에 포함되는 하나의 제2 패드층(152), 제3 패드 그룹(PG3)에 포함되는 하나의 제3 패드층(153)이 제2 수평 방향(Y)을 따라 순차적으로 배치되고, 제2 수평 방향(Y)으로 계단 형태를 형성할 수 있다. 예를 들어, 하나의 제2 패드층(152)의 상면은 하나의 제1 패드층(151)의 상면보다 낮은 수직 레벨에 배치되고, 하나의 제3 패드층(153)의 상면은 하나의 제2 패드층(152)의 상면보다 낮은 수직 레벨에 배치될 수 있다.
도 7에 도시된 것과 같이, 복수의 게이트 전극(130) 각각은 제1 두께(T11)를 가질 수 있고, 복수의 제1 패드층(151), 복수의 제2 패드층(152), 및 복수의 제3 패드층(153) 각각은 수직 방향(Z)으로 제1 두께(T11)보다 더 큰 제2 두께(T12)를 가질 수 있다. 예를 들어, 복수의 제1 패드층(151), 복수의 제2 패드층(152), 및 복수의 제3 패드층(153) 각각은 이에 연결되는 복수의 게이트 전극(130) 각각의 상면보다 더 높은 레벨에 배치되는 상면을 가질 수 있고, 상승된 패드(raised pad)로 지칭될 수 있다.
연결 영역(CON)에서 복수의 게이트 전극(130)은 제1 수평 방향(X)으로 연장되는 복수의 더미 스택 개구부(DSH)를 포함할 수 있다. 복수의 더미 스택 개구부(DSH)는 제1 수평 방향(X)으로 연장되며 일직선 상에 배치될 수 있고, 인접한 2개의 더미 스택 개구부(DSH) 사이에서 복수의 게이트 전극(130)의 연결부(HCR)가 정의될 수 있다. 예를 들어, 연결부(HCR)는 제1 수평 방향(X)을 따라 인접한 2개의 더미 스택 개구부(DSH) 사이에 배치되는 복수의 게이트 전극(130)의 일부분을 가리킬 수 있다. 복수의 더미 스택 개구부(DSH) 내에는 더미 스택 절연층(DSI)이 배치될 수 있다. 더미 스택 절연층(DSI)은 복수의 게이트 전극(130) 및 커버 절연층(136)을 관통하여 수직 방향(Z)으로 연장될 수 있다.
도 4에 도시된 것과 같이, 복수의 더미 스택 개구부(DSH)는 제1 패드 그룹(PG1)과 제2 패드 그룹(PG2) 사이에 배치되는 복수의 제1 더미 스택 개구부(DSH1)와, 제2 패드 그룹(PG2)과 수직 오버랩되는 복수의 제2 더미 스택 개구부(DSH2)를 포함할 수 있다. 예를 들어, 평면도에서 복수의 제1 더미 스택 개구부(DSH1)는 제1 패드 그룹(PG1)과 제2 패드 그룹(PG2)의 경계에서 제1 수평 방향(X)을 따라 배치될 수 있고 복수의 제1 더미 스택 개구부(DSH1) 각각이 제1 수평 방향(X)을 따라 소정의 길이로 연장될 수 있다. 복수의 제2 더미 스택 개구부(DSH2)는 제2 패드 그룹(PG2)과 수직 오버랩되는 위치에서, 제1 수평 방향(X)을 따라 배치될 수 있고 복수의 제2 더미 스택 개구부(DSH2) 각각이 제1 수평 방향(X)을 따라 소정의 길이로 연장될 수 있다.
도 10에 도시된 것과 같이, 복수의 제1 더미 스택 개구부(DSH1) 및 복수의 제2 더미 스택 개구부(DSH2)은 제1 게이트 전극(131)(즉, 그라운드 선택 라인(GSL)을 구성하는 최하부의 게이트 전극(130))을 관통할 수 있다. 복수의 제2 더미 스택 개구부(DSH2) 중 인접한 2개의 제2 더미 스택 개구부(DSH2) 사이에는 복수의 그라운드 선택 라인 컷 영역(CR) 각각이 배치될 수 있다. 복수의 그라운드 선택 라인 컷 영역(CR)은 복수의 제2 더미 스택 개구부(DSH2) 중 인접한 2개의 제2 더미 스택 개구부(DSH2) 사이에 배치되는 제1 게이트 전극(131)의 일부분이 제거된 영역일 수 있다.
도 10에 도시된 것과 같이, 연결 영역(CON)에서 복수의 그라운드 선택 라인 컷 영역(CR)이 인접한 2개의 제2 더미 스택 개구부(DSH2)에 배치되고, 메모리 셀 영역(MCR)에서 더미 스택 분리 개구부(DLH)가 제1 게이트 전극(131)(즉, 그라운드 선택 라인(GSL)을 구성하는 최하부의 게이트 전극(130))을 관통하여 제1 수평 방향(X)으로 연장될 수 있다. 이에 따라 하나의 블록 내에서 제1 게이트 전극(131)(즉, 그라운드 선택 라인(GSL)을 구성하는 최하부의 게이트 전극(130))은 측방향으로 서로 이격되어 배치되는 2개의 제1 게이트 전극(131)으로 분리될 수 있다. 이와 같은 측방향으로 서로 이격되어 배치되는 2개의 제1 게이트 전극(131)을 제1 그라운드 선택 라인(GSL1a) 및 제2 그라운드 선택 라인(GSL1b)으로 지칭하도록 한다. 하나의 블록이 평면적으로 제1 그라운드 선택 라인(GSL1a)과 제2 그라운드 선택 라인(GSL1b)을 포함하고, 제1 및 제2 그라운드 선택 라인(GSL1a, GSL1b)이 독립적으로 동작 가능하도록 구성됨에 따라 반도체 장치(100)의 읽기 동작에서의 성능 저하가 방지될 수 있다.
예시적인 실시예들에서, 도 10에 도시된 것과 같이 제1 블록(BLK1) 내의 제1 및 제2 그라운드 선택 라인(GSL1a, GSL1b)의 형상은 제2 블록(BLK2) 내의 제1 및 제2 그라운드 선택 라인(GSL1a, GSL1b)의 형상에 대하여 대칭 구조를 가질 수 있다.
복수의 그라운드 선택 라인 컷 영역(CR) 각각 내에 그라운드 선택 라인 절연층(135CR)이 배치될 수 있다. 예시적인 실시예들에서, 그라운드 선택 라인 절연층(135CR)은 몰드 절연층(135)을 구성하는 물질과 동일한 물질을 포함할 수 있다. 다른 실시예들에서, 그라운드 선택 라인 절연층(135CR)은 몰드 절연층(135)을 구성하는 물질과 다른 물질을 포함할 수 있다. 예시적인 실시예들에서, 그라운드 선택 라인 절연층(135CR)은 복수의 그라운드 선택 라인 컷 영역(CR) 각각 내에 스텝 커버리지가 우수한 절연 물질을 채움에 의해 형성될 수 있다.
일부 실시예들에서, 도 8에 도시된 것과 같이 그라운드 선택 라인 절연층(135CR)은 하방으로 리세스되는 상면 프로파일을 가질 수 있다. 예를 들어, 그라운드 선택 라인 절연층(135CR)은 리세스 상면(RS)을 가질 수 있고, 그라운드 선택 라인 절연층(135CR)의 리세스 상면(RS)은 그라운드 선택 라인 컷 영역(CR)의 주변부로부터 중심을 향해 점진적으로 낮아지는 상면 레벨을 가질 수 있다.
그라운드 선택 라인 절연층(135CR) 상에 배치되는 최하부의 제3 게이트 전극(133)(즉, 워드 라인(WL)을 구성하는 최하부의 게이트 전극(130))은 그라운드 선택 라인 절연층(135CR)의 리세스 상면(RS)과 접촉하는 곡면의 바닥면을 가질 수 있다. 그라운드 선택 라인 컷 영역(CR)과 수직 오버랩되고 그라운드 선택 라인 절연층(135CR)보다 높은 레벨에 배치되는 복수의 제3 게이트 전극(133) 중 적어도 하나는 벤딩부(133R)를 포함할 수 있다. 벤딩부(133R)는 하방을 향해 돌출하거나 벤딩되는 제3 게이트 전극(133)의 일부분 또는 그라운드 선택 라인 절연층(135CR)의 리세스 상면(RS)의 형상을 따라 곡면 형상을 가지며 벤딩되는 제3 게이트 전극(133)의 일부분을 가리킬 수 있다. 또한 도 8에 도시된 것과 같이, 제2 패드 그룹(PG2)의 복수의 제2 패드층(152) 중 그라운드 선택 라인 절연층(135CR)과 수직 오버랩되는 제2 패드층(152)의 적어도 일부분이 벤딩부(152R)를 포함할 수도 있다.
그라운드 선택 라인 컷 영역(CR)은 제2 패드 그룹(PG2)과 수직 오버랩되도록 배치될 수 있고, 그라운드 선택 라인 컷 영역(CR)은 복수의 제2 패드층(152)의 에지(152E)와 수직 오버랩되지 않도록 평면적 관점에서 제2 패드 그룹(PG2) 내부에 배치될 수 있다. 그라운드 선택 라인 컷 영역(CR)은 복수의 제2 패드층(152)의 에지(152E)로부터 제2 수평 방향(Y)으로 제1 거리(D11)만큼 이격되어 배치될 수 있다.
도 7에 도시된 것과 같이, 그라운드 선택 라인 컷 영역(CR)은 제1 수평 방향(X)으로 제1 폭(W11)을 갖고, 벤딩부(133R)는 제1 수평 방향(X)으로 제1 폭(W11)보다 작은 제2 폭(W12)을 가질 수 있다. 벤딩부(133R)의 제2 폭(W12)이 그라운드 선택 라인 컷 영역(CR)의 제1 폭(W11)보다 더 작게 형성됨에 따라 복수의 제2 패드층(152)의 에지(152E)는 벤딩부(133R)로부터 제2 수평 방향(Y)으로 이격되어 배치될 수 있고, 벤딩부(133R)와 수직 오버랩되지 않는 위치에 배치될 수 있다. 또한 제2 패드층(152)의 벤딩부(152R)는 제2 패드층(152)의 에지(152E)와 제2 수평 방향(Y)으로 이격되어 배치될 수 있다.
예시적인 실시예들에서, 제2 패드 그룹(PG2)의 복수의 제2 패드층(152) 각각은 제2 수평 방향(Y)으로 제3 폭(W21)을 가지고, 제3 패드 그룹(PG3)의 복수의 제3 패드층(153) 각각은 제2 수평 방향(Y)으로 제3 폭(W21)보다 작은 제4 폭(W22)을 가질 수 있다.
도시되지는 않았지만, 연결 영역(CON)에서 공통 소스 플레이트(110)의 상면으로부터 복수의 게이트 전극(130) 및 복수의 몰드 절연층(135)을 관통하여 수직 방향(Z)으로 연장되는 복수의 더미 채널 구조물(도시 생략)이 더 형성될 수 있다. 상기 더미 채널 구조물은 반도체 장치(100)의 제조 공정에서 게이트 전극(130)의 리닝 또는 휨 등을 방지하고 구조적 안정성을 확보하기 위하여 형성될 수 있다. 상기 복수의 더미 채널 구조물 각각은 복수의 채널 구조물(140)과 유사한 구조 및 형상을 가질 수 있다. 최상부의 몰드 절연층(135)과 커버 절연층(136) 상에는 제1 상부 절연층(137)이 배치될 수 있다.
연결 영역(CON) 상에서 제1 상부 절연층(137) 및 커버 절연층(136)을 관통하여 게이트 전극(130)에 연결되는 셀 콘택 플러그(MC)가 배치될 수 있다. 셀 콘택 플러그(MC)는 제1 상부 절연층(137) 및 커버 절연층(136)을 관통하는 셀 콘택홀(MCH) 내부에 배치될 수 있다. 제1 상부 절연층(137) 상에는 셀 콘택 플러그(MC)에 연결되는 배선 라인(ML)이 배치될 수 있다. 제1 상부 절연층(137) 상에 배선 라인(ML) 및 비트 라인(BL)을 커버하는 제2 상부 절연층(138)이 배치될 수 있다.
전술한 예시적인 실시예들에 따르면, 그라운드 선택 라인 컷 영역(CR)이 제2 패드 그룹(PG2)의 복수의 제2 패드층(152)의 에지(152E)와 수직 오버랩되지 않으며 에지(152E)로부터 제2 수평 방향(Y)으로 이격되어 배치될 수 있다. 또한 그라운드 선택 라인 컷 영역(CR)이 제1 패드 그룹(PG1)의 복수의 제1 패드층(151)의 에지(151E)와 수직 오버랩되지 않도록 배치될 수 있다. 따라서 복수의 제1 패드층(151) 및 복수의 제2 패드층(152)의 에지(151E, 152E)와 수직 오버랩되는 위치에 그라운드 선택 라인 컷 영역(CR)이 배치될 때 벤딩부에 기인하여 패드층(151, 152)이 그 아래의 패드층(151, 152)으로부터 충분히 분리되지 못하는 패드층 브릿지 불량이 방지될 수 있다.
도 12는 예시적인 실시예들에 따른 채널 구조물(140A)을 나타내는 단면도이다.
도 12를 참조하면, 채널 구조물(140A)은 게이트 절연층(142), 채널층(144), 매립 절연층(146), 및 도전 플러그(148)를 포함하며, 채널홀(140H) 바닥부에 배치되는 콘택 반도체층(144_L) 및 바닥 절연층(142_L)을 더 포함할 수 있다. 채널층(144)은 공통 소스 플레이트(110)와 직접 접촉하지 않으며 채널층(144)이 콘택 반도체층(144_L)을 통해 공통 소스 플레이트(110)에 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 콘택 반도체층(144_L)은 채널홀(140H) 바닥부에 배치되는 공통 소스 플레이트(110)를 시드층으로 하여 선택적 에피택시(selective epitaxy growth, SEG) 공정에 의해 형성된 실리콘 층을 포함할 수 있다.
최하부의 게이트 전극(130_L)과 콘택 반도체층(144_L) 사이에는 바닥 절연층(142_L)이 배치될 수 있다. 예시적인 실시예들에서, 바닥 절연층(142_L)은 실리콘 산화물을 포함할 수 있고, 예를 들어, 콘택 반도체층(144_L)의 측벽 일부분에 대하여 산화 공정을 수행함에 의해 형성될 수 있다.
도 13은 예시적인 실시예들에 따른 채널 구조물(140B)을 나타내는 단면도이다.
도 13을 참조하면, 메모리 셀 영역(MCR) 상에는 수평 반도체층(114) 및 지지층(116)이 공통 소스 플레이트(110) 상면 상에 순차적으로 적층될 수 있고, 지지층(116) 상에 몰드 절연층(135)이 배치될 수 있다.
예시적인 실시예들에서, 수평 반도체층(114)은 불순물이 도핑된 폴리실리콘 또는 도핑되지 않은 폴리실리콘을 포함할 수 있다. 수평 반도체층(114)은 공통 소스 플레이트(110)와 채널층(144)을 서로 연결시키는 공통 소스 영역의 일부분으로 기능할 수 있다. 예를 들어, 지지층(116)은 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 지지층(116)은 수평 반도체층(114) 형성을 위한 희생 물질층(도시 생략)의 제거 공정에서 몰드 스택의 무너짐 또는 쓰러짐을 방지하기 위한 지지층으로 작용할 수 있다.
채널 구조물(140B)은 게이트 절연층(142), 채널층(144), 매립 절연층(146), 및 도전 플러그(148)를 포함할 수 있다. 도 12에 예시적으로 도시된 것과 같이, 채널홀(140H) 내벽 및 바닥부 상에 게이트 절연층(142)이 배치될 수 있다. 채널층(144)의 바닥면은 게이트 절연층(142) 상에 배치되어 공통 소스 플레이트(110)와 직접 접촉하지 않으며, 채널층(144)의 바닥부 측벽이 수평 반도체층(114)에 의해 둘러싸일 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 장치(100A)를 나타내는 평면도이다. 도 15는 도 14의 C-C' 선을 따른 단면도이다.
도 14 및 도 15를 참조하면, 제2 패드 그룹(PG2)은 제2 더미 스택 개구부(DSH2) 및 그라운드 선택 라인 컷 영역(CR)과 수직 오버랩되지 않고, 제3 패드 그룹(PG3)은 제2 더미 스택 개구부(DSH2) 및 그라운드 선택 라인 컷 영역(CR)과 수직 오버랩되도록 배치될 수 있다. 그라운드 선택 라인 컷 영역(CR)은 제3 패드 그룹(PG3)과 수직 오버랩되도록 배치될 수 있고, 그라운드 선택 라인 컷 영역(CR)은 복수의 제2 패드층(152)의 에지(152E) 및 복수의 제3 패드층(153)의 에지(153E)와 수직 오버랩되지 않도록 평면적 관점에서 제3 패드 그룹(PG3) 내부에 배치될 수 있다. 그라운드 선택 라인 컷 영역(CR)은 복수의 제2 패드층(152)의 에지(152E)로부터 제2 수평 방향(Y)으로 제1 거리(D11A)만큼 이격되어 배치될 수 있다.
제3 패드 그룹(PG3)의 복수의 제3 패드층(153) 중 그라운드 선택 라인 절연층(135CR)과 수직 오버랩되는 제3 패드층(153)의 적어도 일부분이 벤딩부(153R)를 포함할 수도 있다.
예시적인 실시예들에서, 제2 패드 그룹(PG2)의 복수의 제2 패드층(152) 각각은 제2 수평 방향(Y)으로 제3 폭(W21A)을 가지고, 제3 패드 그룹(PG3)의 복수의 제3 패드층(153) 각각은 제2 수평 방향(Y)으로 제3 폭(W21A)보다 큰 제4 폭(W22A)을 가질 수 있다.
전술한 예시적인 실시예들에 따르면, 그라운드 선택 라인 컷 영역(CR)이 제2 패드 그룹(PG2)의 복수의 제2 패드층(152)의 에지(152E)와 수직 오버랩되지 않으며 에지(152E)로부터 제2 수평 방향(Y)으로 이격되어 배치될 수 있다. 또한 그라운드 선택 라인 컷 영역(CR)이 제1 패드 그룹(PG1)의 복수의 제1 패드층(151)의 에지(151E)와 수직 오버랩되지 않도록 배치될 수 있다. 따라서 복수의 제1 패드층(151) 및 복수의 제2 패드층(152)의 에지(151E, 152E)와 수직 오버랩되는 위치에 그라운드 선택 라인 컷 영역(CR)이 배치될 때 벤딩부에 기인하여 패드층(151, 152)이 그 아래의 패드층(151, 152)으로부터 충분히 분리되지 못하는 패드층 브릿지 불량이 방지될 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 장치(100B)를 나타내는 평면도이다.
도 16을 참조하면, 제2 패드 그룹(PG2)은 복수의 제2 패드층(152)을 포함하고, 평면적 관점에서 복수의 제2 패드층(152)의 에지(152E)는 측방향으로 확장되는 확장부(152_EX)를 포함할 수 있다. 예시적인 실시예들에서, 확장부(152_EX)는 메모리 셀 영역(MCR)으로부터 상대적으로 멀리 떨어진 연결 영역(CON)의 일부분 내에 배치될 수 있고, 예를 들어, 확장부(152_EX)에 대응되는 제2 패드층(152) 부분은 그라운드 선택 라인 절연층(135CR)에 상대적으로 가까운 수직 레벨에 위치할 수 있다. 예를 들어, 확장부(152_EX)에 대응되는 제2 패드층(152) 부분은 워드 라인(WL)에 대응되는 제3 게이트 전극(133) 중 제1 게이트 전극(131)에 상대적으로 가깝게 배치되는 제3 게이트 전극(133)에 연결되도록 배치될 수 있다.
제2 패드층(152)의 확장부(152_EX)는 그라운드 선택 라인 컷 영역(CR)과 수직 오버랩되도록 형성될 수 있고, 평면적 관점에서 그라운드 선택 라인 컷 영역(CR)이 제2 패드층(152)의 확장부(152_EX) 내부에 배치될 수 있다. 이에 따라 확장부(152_EX)의 에지(152E)가 그라운드 선택 라인 컷 영역(CR)으로부터 제2 수평 방향(Y)으로 이격되어 배치될 수 있다.
예시적인 실시예들에 따르면, 복수의 제2 패드층(152)이 제2 수평 방향(Y)으로 제1 폭(W21a)을 가지고, 복수의 제2 패드층(152)의 확장부(152_EX)는 제2 수평 방향(Y)으로 제1 폭(W21a)보다 더 큰 제2 폭(W21b)을 가질 수 있다.
전술한 예시적인 실시예들에 따르면, 그라운드 선택 라인 컷 영역(CR)이 제2 패드 그룹(PG2)의 복수의 제2 패드층(152)의 에지(152E)와 수직 오버랩되지 않으며 에지(152E)로부터 제2 수평 방향(Y)으로 이격되어 배치될 수 있다. 따라서 복수의 제1 패드층(151) 및 복수의 제2 패드층(152)의 에지(151E, 152E)와 수직 오버랩되는 위치에 그라운드 선택 라인 컷 영역(CR)이 배치될 때 벤딩부에 기인하여 패드층(151, 152)이 그 아래의 패드층(151, 152)으로부터 충분히 분리되지 못하는 패드층 브릿지 불량이 방지될 수 있다.
도 17은 예시적인 실시예들에 따른 반도체 장치(200)를 나타내는 단면도이다.
도 17을 참조하면, 반도체 장치(200)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 어레이 구조물(CSA)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 구조물(PSA)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 예를 들어, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
배선 라인(ML) 및 비트 라인(도시 생략)이 주변 회로 구조물(PSA)의 층간 절연막(80)을 마주보도록 주변 회로 구조물(PSA)과 셀 어레이 구조물(CSA)은 본딩 비아(VIA)에 의해 서로 본딩될 수 있다. 본딩 비아(VIA)를 둘러싸는 제2 상부 절연층(138)과 층간 절연막(80)이 서로 접촉할 수 있고, 본딩 비아(VIA)에 의해 배선 라인(ML) 및 비트 라인이 주변 회로 구조물(PSA)에 전기적으로 연결될 수 있다. 복수의 게이트 전극(130)은 주변 회로 구조물(PSA)로부터 거리가 멀어질수록 수평 방향에 따른 폭이 증가할 수 있다. 도시되지는 않았지만 공통 소스 플레이트(110)의 상면 상에는 패시베이션층(도시 생략) 및 외부 본딩 패드(도시 생략)이 더 배치될 수 있다.
도 18a 내지 도 21b는 예시적인 실시예들에 따른 반도체 장치(100)의 제조 방법을 나타내는 단면도들이다. 구체적으로 도 18a, 19a, 20a, 21a는 제조 공정 순서에 따른 평면도들이고, 도 18b는 도 18a의 C-C' 선을 따른 단면도이고, 도 19b 및 도 19c는 각각 도 19a의 C-C' 선 및 E-E' 선을 따른 단면도들이고, 도 20b 및 도 20c는 각각 도 20a의 A-A' 선 및 C-C' 선을 따른 단면도들이고, 도 21b는 도 21a의 C-C' 선을 따른 단면도이다.
도 19a 및 도 19b를 참조하면, 기판(50) 상에 주변 회로 구조물(PS)을 형성할 수 있다. 예시적인 실시예들에서, 기판(50)은 단결정 실리콘 기판일 수 있다. 기판(50) 상에 복수의 주변 회로 트랜지스터(60T)를 형성하고, 주변 회로 트랜지스터(60T)에 전기적으로 연결되는 주변 회로 배선 구조물(70)과 층간 절연막(80)을 형성할 수 있다.
이후, 층간 절연막(80) 상에 공통 소스 플레이트(110)를 형성할 수 있다. 일부 예시적인 실시예들에서, 공통 소스 플레이트(110)는 n형 불순물이 도핑된 반도체를 사용하여 형성될 수 있다.
이후, 공통 소스 플레이트(110) 상에 제1 몰드 절연층(135_1)과 제1 희생층(S131)을 순서대로 형성하고, 제1 희생층(S131)의 일부분을 마스크 패턴(도시 생략)을 사용하여 제거함에 의해 그라운드 선택 라인 컷 영역(CR)을 형성할 수 있다.
예시적인 실시예들에서, 제1 몰드 절연층(135_1)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있고, 제1 희생층(S131)은 실리콘 질화물, 실리콘 산질화물, 또는 불순물이 도핑된 폴리실리콘 등을 포함할 수도 있다.
이후 제1 희생층(S131) 상에 제2 몰드 절연층(135_2)을 형성하고 그라운드 선택 라인 컷 영역(CR) 내에 그라운드 선택 라인 절연층(135CR)을 형성할 수 있다.
예시적인 실시예들에서, 그라운드 선택 라인 절연층(135CR)은 제2 몰드 절연층(135_2)의 최상면보다 낮은 레벨에 배치되는 상면을 가질 수 있고 하측으로 리세스된 리세스 상면(RS)을 가질 수 있다. 예를 들어 그라운드 선택 라인 절연층(135CR)은 제2 몰드 절연층(135_2)의 물질과 동일한 물질을 사용하여 형성될 수 있다. 예시적인 실시예들에서, 그라운드 선택 라인 절연층(135CR)은 스텝 커버리지 특성이 우수한 물질을 사용하여 형성될 수 있다.
도 19a 및 도 19b를 참조하면, 제2 몰드 절연층(135_2) 및 그라운드 선택 라인 절연층(135CR) 상에 복수의 희생층(S130)과 복수의 몰드 절연층(135)을 교대로 형성할 수 있다. 예시적인 실시예들에서, 복수의 몰드 절연층(135)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있고, 복수의 희생층(S130)은 실리콘 질화물, 실리콘 산질화물, 또는 불순물이 도핑된 폴리실리콘 등을 포함할 수도 있다.
이후, 연결 영역(CON) 상에서 복수의 몰드 절연층(135)과 복수의 희생층(S130)을 순차적으로 패터닝함에 의해 예비 패드부(SPAD)를 형성할 수 있다. 예시적인 실시예들에서, 예비 패드부(SPAD)는 제1 수평 방향(X) 및 제2 수평 방향(Y)을 따라 상면 레벨의 차이를 갖는 계단 형태로 형성할 수 있다.
예시적인 실시예들에서, 예비 패드부(SPAD)는 제1 패드 그룹(PG1), 제2 패드 그룹(PG2), 및 제3 패드 그룹(PG3)을 포함하도록 형성될 수 있고, 제1 패드 그룹(PG1)은 복수의 제1 예비 패드층(S151)을 포함하고, 제2 패드 그룹(PG2)은 복수의 제2 예비 패드층(S152)을 포함하고, 제3 패드 그룹(PG3)은 복수의 제3 예비 패드층(S153)을 포함할 수 있다. 예시적인 실시예들에서, 제1 패드 그룹(PG1)의 에지(151E)가 제1 마스크 패턴(MP1)에 의해 정의되고 제2 패드 그룹(PG2)의 에지(152E)가 제2 마스크 패턴(MP2)에 의해 정의될 수 있다.
예시적인 실시예들에서, 제2 마스크 패턴(MP2)을 사용한 순차적인 트리밍 공정과, 이를 뒤따르는 제1 마스크 패턴(MP1)을 사용한 순차적인 트리밍 공정을 수행함에 의해, 제1 예비 패드층(S151), 제2 예비 패드층(S152), 및 제3 예비 패드층(S153)이 형성될 수 있다. 다른 예시적인 실시예들에서, 제1 마스크 패턴(MP1)을 사용한 순차적인 트리밍 공정과, 이를 뒤따르는 제2 마스크 패턴(MP2)을 사용한 순차적인 트리밍 공정을 수행함에 의해, 제1 예비 패드층(S151), 제2 예비 패드층(S152), 및 제3 예비 패드층(S153)이 형성될 수 있다.
이후, 예비 패드부(SPAD)의 노출된 상면 상에 두께 보강층(S150RP)을 형성할 수 있다. 일부 예시적인 실시예들에서, 두께 보강층(S150RP)은 절연층의 증착, 플라즈마 공정, 및 식각 공정의 순차적인 수행에 의해 형성될 수 있으나 이에 한정되는 것은 아니다.
그라운드 선택 라인 절연층(135CR)의 리세스 상면(RS)이 제2 몰드 절연층(135_2)의 상면보다 낮은 레벨에 배치되며 곡면 프로파일을 가짐에 따라 그라운드 선택 라인 절연층(135CR) 상부에 배치되는 희생층(S130) 및 제2 예비 패드층(S152)은 벤딩부(152R)를 갖도록 형성될 수 있다. 제2 예비 패드층(S152)의 에지(152E)가 벤딩부(152R)로부터 제2 수평 방향(Y)으로 이격되어 배치됨에 따라, 제2 예비 패드층(S152)을 형성하기 위한 트리밍 공정 및/또는 제2 예비 패드층(S152) 상에 두께 보강층(S150RP)을 형성하기 위한 공정에서, 제2 예비 패드층(S152)의 브릿지 불량 발생이 방지될 수 있다. 예를 들어, 제1 수평 방향(X)을 따라 인접하게 배치되는 하나의 제2 예비 패드층(S152)과 그 아래의 다른 제2 예비 패드층(S152)이 서로로부터 완전히 분리될 수 있거나, 제2 수평 방향(Y)을 따라 인접하게 배치되는 하나의 제2 예비 패드층(S152)과 그 아래의 제3 예비 패드층(S153)이 서로로부터 완전히 분리될 수 있다.
이후 예비 패드부(SPAD)를 커버하는 커버 절연층(136)을 형성할 수 있다. 커버 절연층(136)은 실리콘 산화물, 실리콘 산질화물 등의 절연 물질을 포함할 수 있다.
도 20a 내지 도 20c를 참조하면, 최상부의 몰드 절연층(135) 및 커버 절연층(136) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 복수의 몰드 절연층(135)과 복수의 희생층(S130)을 패터닝하여 채널홀(140H)을 형성할 수 있다.
이후 채널홀(140H) 내벽 상에 게이트 절연층(142), 채널층(144), 매립 절연층(146) 및 도전 플러그(148)를 포함하는 채널 구조물(140)을 형성할 수 있다.
이후, 최상부의 몰드 절연층(135) 및 커버 절연층(136) 상에 제1 상부 절연층(137)을 형성할 수 있다. 이후 제1 상부 절연층(137) 상에 마스크 패턴(도시 생략)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 복수의 몰드 절연층(135)과 복수의 희생층(S130)의 일부분을 제거하여 게이트 스택 분리 개구부(WLH), 더미 스택 분리 개구부(DLH) 및 더미 스택 개구부(DSH)를 형성할 수 있다.
도 21a 및 도 21b를 참조하면, 게이트 스택 분리 개구부(WLH), 더미 스택 분리 개구부(DLH) 및 더미 스택 개구부(DSH)의 측벽에 노출된 복수의 희생층(S130)을 제거할 수 있다. 예시적인 실시예들에서, 복수의 희생층(S130)의 제거 공정은 인산 용액을 에천트로 사용한 습식 식각 공정일 수 있다. 복수의 희생층(S130)이 제거됨에 따라 채널 구조물(140)의 측벽 일부분이 노출될 수 있다.
이후, 복수의 희생층(S130)이 제거된 위치에 도전 물질을 매립하여 복수의 게이트 전극(130)을 형성할 수 있다. 이후 게이트 스택 분리 개구부(WLH), 더미 스택 분리 개구부(DLH) 및 더미 스택 개구부(DSH) 내에 절연 물질을 채워 각각 게이트 스택 분리 절연층(WLI), 더미 스택 분리 절연층(DLI), 및 더미 스택 절연층(DSI)을 형성할 수 있다.
이후, 제1 상부 절연층(137)과 커버 절연층(136)을 관통하는 셀 콘택홀(MCH)을 형성할 수 있다. 이후, 셀 콘택홀(MCH) 내에 도전 물질을 채워 넣어 패드부(PAD)와 전기적으로 연결되는 셀 콘택 플러그(MC)를 형성할 수 있다.
도 4 내지 도 11을 다시 참조하면, 제1 상부 절연층(137)을 관통하여 채널 구조물(140)과 전기적으로 연결되는 비트라인 콘택(BLC)을 형성할 수 있다.
이후 메모리 셀 영역(MCR) 상에서 비트라인 콘택(BLC)에 전기적으로 연결되는 비트라인(BL)을 형성하고, 연결 영역(CON) 상에서 셀 콘택 플러그(MC)에 전기적으로 연결되는 배선 라인(ML)을 형성할 수 있다. 이후 제1 상부 절연층(137) 상에 비트라인(BL) 및 배선 라인(ML)을 커버하는 제2 상부 절연층(138)을 형성할 수 있다.
전술한 공정들을 수행하여 반도체 장치(100)가 완성될 수 있다.
전술한 예시적인 실시예들에 따르면, 복수의 제1 패드층(151) 및 복수의 제2 패드층(152)의 에지(151E, 152E)와 수직 오버랩되는 위치에 그라운드 선택 라인 컷 영역(CR)이 배치될 때 벤딩부에 기인하여 패드층(151, 152)이 그 아래의 패드층(151, 152)으로부터 충분히 분리되지 못하는 패드층 브릿지 불량이 방지될 수 있다.
도 22는 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템(1000)을 개략적으로 나타낸 도면이다.
도 22를 참조하면, 데이터 저장 시스템(1000)은 하나 이상의 반도체 장치(1100), 및 반도체 장치(1100)와 전기적으로 연결되는 메모리 컨트롤러(1200)를 포함할 수 있다. 데이터 저장 시스템(1000)은 예를 들어 적어도 하나의 반도체 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(1100)는 비휘발성 반도체 장치일 수 있으며, 예를 들어, 반도체 장치(1100)는 도 1 내지 도 17을 참조하여 설명한 반도체 장치(10, 100, 100A, 100B, 200) 중 하나를 포함하는 NAND 플래쉬 반도체 장치일 수 있다. 반도체 장치(1100)는 제1 구조물(1100F) 및 제1 구조물(1100F) 상의 제2 구조물(1100S)을 포함할 수 있다. 제1 구조물(1100F)은 로우 디코더(1110), 페이지 버퍼(1120), 및 로직 회로(1130)를 포함하는 주변 회로 구조물일 수 있다.
제2 구조물(1100S)은 비트라인(BL), 공통 소스 라인(CSL), 복수의 워드 라인(WL), 제1 및 제2 스트링 선택 라인(UL1, UL2), 제1 및 제2 접지 선택 라인(LL1, LL2), 및 비트라인(BL)과 공통 소스 라인(CSL) 사이에 있는 복수의 메모리 셀 스트링(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(1100S)에서, 복수의 메모리 셀 스트링(CSTR)은 각각 공통 소스 라인(CSL)에 인접하는 접지 선택 트랜지스터(LT1, LT2), 비트라인(BL)에 인접하는 스트링 선택 트랜지스터(UT1, UT2), 및 접지 선택 트랜지스터(LT1, LT2)와 스트링 선택 트랜지스터(UT1, UT2)와의 사이에 배치되는 복수의 메모리 셀 트랜지스터(MCT)를 포함할 수 있다. 접지 선택 트랜지스터(LT1, LT2)의 개수와 스트링 선택 트랜지스터(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 복수의 접지 선택 라인(LL1, LL2)은 각각 접지 선택 트랜지스터(LT1, LT2)의 게이트 전극에 연결될 수 있다. 워드 라인(WL)은 메모리 셀 트랜지스터(MCT)의 게이트 전극에 연결될 수 있다. 복수의 스트링 선택 라인(UL1, UL2)은 각각 스트링 선택 트랜지스터(UT1, UT2)의 게이트 전극에 연결될 수 있다.
공통 소스 라인(CSL), 복수의 접지 선택 라인(LL1, LL2), 복수의 워드 라인(WL), 및 복수의 스트링 선택 라인(UL1, UL2)은 로우 디코더(1110)에 연결될 수 있다. 복수의 비트라인(BL)은 페이지 버퍼(1120)에 전기적으로 연결될 수 있다.
반도체 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 메모리 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 로직 회로(1130)와 전기적으로 연결될 수 있다.
메모리 컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 일부 실시예들에서, 데이터 저장 시스템(1000)은 복수의 반도체 장치(1100)를 포함할 수 있으며, 이 경우, 메모리 컨트롤러(1200)는 복수의 반도체 장치(1100)를 제어할 수 있다.
프로세서(1210)는 메모리 컨트롤러(1200)를 포함한 데이터 저장 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 반도체 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 반도체 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 반도체 장치(1100)를 제어하기 위한 제어 명령, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)에 기록하고자 하는 데이터, 반도체 장치(1100)의 복수의 메모리 셀 트랜지스터(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 데이터 저장 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
도 23은 예시적인 실시예들에 따른 반도체 장치를 포함하는 데이터 저장 시스템(2000)을 개략적으로 나타낸 사시도이다.
도 23을 참조하면, 예시적인 실시예에 따른 데이터 저장 시스템(2000)은 메인 기판(2001), 메인 기판(2001)에 실장되는 메모리 컨트롤러(2002), 하나 이상의 반도체 패키지(2003), 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001) 상에 형성되는 복수의 배선 패턴(2005)에 의해 메모리 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 상기 복수의 핀들의 개수와 배치는, 데이터 저장 시스템(2000)과 상기 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 예시적인 실시예들에서, 데이터 저장 시스템(2000)은 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 데이터 저장 시스템(2000)은 상기 외부 호스트로부터 공급받는 전원을 메모리 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
메모리 컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 데이터 저장 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 데이터 저장 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 데이터 저장 시스템(2000)에 DRAM(2004)이 포함되는 경우, 메모리 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지(2003a, 2003b)를 포함할 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b)는 각각 복수의 반도체 칩(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 복수의 반도체 칩(2200), 복수의 반도체 칩(2200) 각각의 하면에 배치되는 접착층(2300), 복수의 반도체 칩(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조물(2400), 및 패키지 기판(2100) 상에서 복수의 반도체 칩(2200) 및 연결 구조물(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 복수의 패키지 상부 패드(2130)를 포함하는 인쇄회로 기판일 수 있다. 복수의 반도체 칩(2200)은 각각 입출력 패드(2210)를 포함할 수 있다. 입출력 패드(2210)는 도 22의 입출력 패드(1101)에 해당할 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 17을 참조하여 설명한 반도체 장치(10, 100, 100A, 100B, 200) 중 적어도 하나를 포함할 수 있다.
예시적인 실시예들에서, 연결 구조물(2400)는 입출력 패드(2210)와 패키지 상부 패드(2130)를 전기적으로 연결하는 본딩 와이어일 수 있다. 따라서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드(2130)와 전기적으로 연결될 수 있다. 예시적인 실시예들에서, 제1 및 제2 반도체 패키지(2003a, 2003b)에서, 복수의 반도체 칩(2200)은 본딩 와이어 방식의 연결 구조물(2400) 대신에, TSV(through silicon via)를 을 포함하는 연결 구조물에 의하여 서로 전기적으로 연결될 수도 있다.
예시적인 실시예들에서, 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)은 하나의 패키지에 포함될 수도 있다. 예시적인 실시예에서, 메인 기판(2001)과 다른 별도의 인터포저 기판에 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 실장되고, 상기 인터포저 기판 상에 형성되는 배선에 의해 메모리 컨트롤러(2002)와 복수의 반도체 칩(2200)이 서로 연결될 수도 있다.
도 24는 예시적인 실시예들에 따른 반도체 패키지들(2003)을 개략적으로 나타낸 단면도이다. 도 24는 도 23의 II-II' 선을 따른 단면도이다.
도 24를 참조하면, 반도체 패키지(2003)에서, 패키지 기판(2100)은 인쇄회로 기판일 수 있다. 패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면에 배치되는 복수의 패키지 상부 패드(2130, 도 23 참조), 패키지 기판 바디부(2120)의 하면에 배치되거나 하면을 통해 노출되는 복수의 하부 패드(2125), 및 패키지 기판 바디부(2120) 내부에서 복수의 패키지 상부 패드(2130, 도 23 참조)와 복수의 하부 패드(2125)를 전기적으로 연결하는 복수의 내부 배선(2135)을 포함할 수 있다. 도 24에 도시된 바와 같이, 복수의 패키지 상부 패드(2130)는 복수의 연결 구조물(2400)과 전기적으로 연결될 수 있다. 도 24에 도시된 바와 같이, 복수의 하부 패드(2125)는 복수의 도전성 범프(2800)를 통해 도 24에 도시된 데이터 저장 시스템(2000)의 메인 기판(2001) 상의 복수의 배선 패턴(2005)에 연결될 수 있다. 복수의 반도체 칩(2200) 각각은 도 1 내지 도 17을 참조하여 설명한 반도체 장치(10, 100, 100A, 100B, 200) 중 적어도 하나를 포함할 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 반도체 장치 140: 채널 구조물
CR: 그라운드 선택 라인 컷 영역
135CR: 그라운드 선택 라인 절연층
151, 152, 153: 패드층

Claims (10)

  1. 메모리 셀 영역과 연결 영역을 포함하는 기판;
    상기 기판의 상기 메모리 셀 영역 상에 배치되며 상기 기판의 상면에 수직한 수직 방향으로 이격되어 배치되는 복수의 게이트 전극들로서, 적어도 하나의 그라운드 선택 라인과 상기 적어도 하나의 그라운드 선택 라인보다 높은 수직 레벨에 배치되는 복수의 워드 라인들을 포함하는, 복수의 게이트 전극들;
    상기 기판의 상기 메모리 셀 영역과 상기 연결 영역 상에서 상기 복수의 게이트 전극들을 관통하며 제1 수평 방향으로 연장되는 한 쌍의 게이트 스택 분리 절연층; 및
    상기 기판의 상기 연결 영역 상에 배치되며, 상기 복수의 게이트 전극들에 각각에 연결되는 복수의 패드층들을 포함하는 패드 구조물로서, 상기 복수의 패드층들은 상기 제1 수평 방향을 따라 계단 형태로 배열되고, 상기 복수의 패드층들은 상기 제1 수평 방향에 수직한 제2 수평 방향을 따라 계단 형태로 배열되는, 패드 구조물을 포함하고,
    상기 적어도 하나의 그라운드 선택 라인은 복수의 그라운드 선택 라인 컷 영역을 포함하며, 상기 복수의 그라운드 선택 라인 컷 영역 각각은 상기 복수의 패드층들의 에지로부터 상기 제2 수평 방향으로 이격되어 배치되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 복수의 그라운드 선택 라인 컷 영역 각각은 상기 복수의 패드층들의 상기 에지와 수직 오버랩되지 않는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 적어도 하나의 그라운드 선택 라인의 상기 복수의 그라운드 선택 라인 컷 영역 각각을 채우는 복수의 그라운드 선택 라인 절연층을 더 포함하고,
    상기 복수의 그라운드 선택 라인 절연층 각각은 상기 복수의 패드층들의 상기 에지와 수직 오버랩되지 않는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 한 쌍의 게이트 스택 분리 절연층 사이에 배치되는 상기 복수의 게이트 전극들이 하나의 블록을 구성하고,
    상기 하나의 블록에 포함되는 상기 적어도 하나의 그라운드 선택 라인은 서로 전기적으로 분리되고 상기 제2 수평 방향으로 이격되는 제1 그라운드 선택 라인과 제2 그라운드 선택 라인을 포함하고,
    상기 제1 그라운드 선택 라인과 상기 제2 그라운드 선택 라인 사이에 상기 복수의 그라운드 선택 라인 절연층이 서로로부터 이격되어 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제3항에 있어서,
    상기 복수의 그라운드 선택 라인 절연층은 하측으로 벤딩되는 리세스 상면을 포함하는 것을 특징으로 하는 반도체 장치.
  6. 제3항에 있어서,
    상기 그라운드 선택 라인 컷 영역과 수직 오버랩되는 위치에 배치되는 상기 복수의 워드 라인들의 일부분들은 하측으로 벤딩되는 벤딩부를 포함하고,
    상기 그라운드 선택 라인 컷 영역은 상기 제2 수평 방향을 따라 제1 폭을 가지며,
    상기 벤딩부는 상기 제2 수평 방향을 따라 상기 제1 폭보다 더 작은 제2폭을 갖는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 복수의 게이트 전극 각각은 상기 수직 방향을 따라 제1 두께를 가지며,
    상기 복수의 패드층 각각은 상기 수직 방향을 따라 상기 제1 두께보다 더 큰 제2 두께를 갖는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    평면적 관점에서 상기 한 쌍의 게이트 스택 분리 절연층 사이에 배치되고, 상기 복수의 게이트 전극을 관통하여 상기 제1 수평 방향으로 연장되는 복수의 더미 스택 개구부를 더 포함하고,
    상기 복수의 더미 스택 개구부 중 적어도 하나와 상기 그라운드 선택 라인 컷 영역은 상기 제1 수평 방향을 따라 일직선 상에 위치하는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 복수의 패드층들은,
    제1 패드층과,
    상기 제2 수평 방향으로 상기 제1 패드층에 인접하게 배치되고 상기 제1 패드층보다 낮은 수직 레벨에 배치되는 제2 패드층과,
    상기 제2 수평 방향으로 상기 제2 패드층에 인접하게 배치되고 상기 제2 패드층보다 낮은 수직 레벨에 배치되는 제3 패드층을 포함하고,
    상기 제2 패드층은 상기 제2 수평 방향으로 제3 폭을 가지며, 상기 제3 패드층은 상기 제2 수평 방향으로 상기 제3 폭보다 더 작은 제4 폭을 갖는 것을 특징으로 하는 반도체 장치.
  10. 메모리 셀 영역과 연결 영역을 포함하는 기판;
    상기 기판의 상기 메모리 셀 영역 상에 배치되며 상기 기판의 상면에 수직한 수직 방향으로 이격되어 배치되는 복수의 게이트 전극들로서, 적어도 하나의 그라운드 선택 라인과 상기 적어도 하나의 그라운드 선택 라인보다 높은 수직 레벨에 배치되는 복수의 워드 라인들을 포함하고, 상기 적어도 하나의 그라운드 선택 라인은 복수의 그라운드 선택 라인 컷 영역을 포함하는, 복수의 게이트 전극들;
    상기 기판의 상기 메모리 셀 영역과 상기 연결 영역 상에서 상기 복수의 게이트 전극들을 관통하며 제1 수평 방향으로 연장되는 한 쌍의 게이트 스택 분리 절연층;
    상기 기판의 상기 메모리 셀 영역 상에 배치되며 상기 복수의 게이트 전극들을 관통하고 상기 수직 방향으로 연장되는 복수의 채널 구조물; 및
    상기 기판의 상기 연결 영역 상에 배치되며, 상기 복수의 게이트 전극들에 각각에 연결되는 복수의 패드층들을 포함하는 패드 구조물로서, 상기 제1 수평 방향을 따라 계단 형태로 배열되는 복수의 제1 패드층들을 포함하는 제1 패드 그룹과, 상기 제1 수평 방향을 따라 계단 형태로 배열되는 복수의 제2 패드층들을 포함하는 제2 패드 그룹과, 상기 제1 수평 방향을 따라 계단 형태로 배열되는 복수의 제3 패드층들을 포함하는 제3 패드 그룹을 포함하는, 패드 구조물;
    상기 적어도 하나의 그라운드 선택 라인의 상기 복수의 그라운드 선택 라인 컷 영역 각각을 채우는 복수의 그라운드 선택 라인 절연층; 및
    상기 한 쌍의 게이트 스택 분리 절연층 사이에서 상기 복수의 게이트 전극을 관통하여 상기 제1 수평 방향으로 연장되는 복수의 더미 스택 개구부를 포함하고,
    복수의 그라운드 선택 라인 절연층 각각은 상기 제1 패드 그룹과 수직 오버랩되지 않고 상기 제2 패드 그룹과 수직 오버랩되도록 배치되는 것을 특징으로 하는 반도체 장치.
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