CN114843279A - 集成电路装置及包括集成电路装置的电子系统 - Google Patents

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Abstract

公开了集成电路装置和电子系统。该集成电路装置包括：基底结构；栅极堆叠件，其位于基底结构上并且包括彼此间隔开的多个栅电极；第一上绝缘层，其位于栅极堆叠件上；多个沟道结构，其穿透栅极堆叠件，多个沟道结构中的每一个包括从栅极堆叠件突出的相应对准键；第二上绝缘层，其与多个沟道结构中的每一个的相应对准键重叠；顶部支承层，其位于第二上绝缘层上；位线，位于顶部支承层上；以及多个位线接触件，其将多个沟道结构中的相应沟道结构电连接到位线。第一上绝缘层的侧壁包括第一台阶部。

Description

集成电路装置及包括集成电路装置的电子系统
相关申请的交叉引用
本申请基于在韩国知识产权局于2021年2月2日提交的韩国专利申请No.10-2021-0014972并要求其优先权，上述申请的公开内容通过引用整体并入本文中。
技术领域
本发明构思涉及一种集成电路装置和包括集成电路装置的电子系统，更具体地，涉及一种具有非易失性竖直存储器装置的集成电路装置和包括该集成电路装置的电子系统。
背景技术
需要一种能够在需要数据存储的电子系统中存储高容量数据的集成电路装置。为了增加集成电路装置的数据存储容量，可以提高集成电路装置的集成度。特别地，存储器装置的集成度可为确定产品的经济可行性的重要因素。二维存储器装置的集成度主要由单位存储器单元所占的面积决定，因此受到精细图案化技术水平的极大影响。然而，形成精细图案所需的设备昂贵，并且芯片裸片的面积有限，因此，二维存储器装置的集成度以有限的方式增加。因此，需要一种具有三维结构的竖直存储器装置。
发明内容
本发明构思提供了一种集成电路装置和包括该集成电路装置的电子系统。
根据本发明构思，一种集成电路装置包括：基底结构；栅极堆叠件，其位于基底结构上，并且包括在垂直于基底结构的主表面的第一方向上彼此间隔开的多个栅电极；第一上绝缘层，其位于栅极堆叠件上；多个沟道结构，其穿透栅极堆叠件并接触基底结构。多个沟道结构中的每一个包括从栅极堆叠件突出的相应对准键。集成电路装置包括位于第一上绝缘层的键开口中并且与多个沟道结构中的每一个的相应对准键重叠的第二上绝缘层、位于第二上绝缘层上的顶部支承层、位于顶部支承层上的位线、以及穿透第二上绝缘层和顶部支承层并且将多个沟道结构中的相应沟道结构电连接到位线的多个位线接触件。第一上绝缘层的侧壁包括第一台阶部。
根据本发明构思，一种集成电路装置包括：基底结构；栅极堆叠件，其位于基底结构上，并且包括在垂直于基底结构的主表面的第一方向上彼此间隔开的多个栅电极；多个沟道结构，其穿透栅极堆叠件并接触基底结构。多个沟道结构中的每一个包括从栅极堆叠件突出的相应对准键。集成电路装置包括位于栅极堆叠件上的第一上绝缘层，第一上绝缘层包括在第一方向上与多个沟道结构重叠的键开口。集成电路装置包括位于第一上绝缘层的键开口中的第二上绝缘层。第二上绝缘层与多个沟道结构中的每一个的相应对准键重叠。第二上绝缘层包括位于其上侧处的凹陷部分。集成电路装置包括位于第二上绝缘层的凹陷部分中的埋置绝缘图案、位于第二上绝缘层上并且位于埋置绝缘图案上的顶部支承层、位于顶部支承层上的位线、以及穿透第二上绝缘层、埋置绝缘图案和顶部支承层的多个位线接触件。多个位线接触件中的相应位线接触件将多个沟道结构中的相应沟道结构电连接到位线。
根据本发明构思，一种电子系统包括主基板、位于主基板上的集成电路装置、以及位于主基板上并且电连接至集成电路装置的控制器。集成电路装置包括：基底结构；外围电路结构，其位于基底结构上；输入/输出焊盘，其电连接到外围电路结构；栅极堆叠件，其位于外围电路结构上，并且包括在垂直于基底结构的主表面的第一方向上彼此间隔开的多个栅电极；多个沟道结构，其在第一方向上延伸并穿透栅极堆叠件，多个沟道结构中的每一个包括从栅极堆叠件突出的相应对准键；第一上绝缘层，其位于栅极堆叠件上，并且包括在第一方向上与多个沟道结构重叠的键开口。键开口的侧壁包括第一台阶部。集成电路装置包括位于第一上绝缘层的键开口中并且位于多个沟道结构中的每一个的相应对准键上的第二上绝缘层、位于第二上绝缘层上的顶部支承层、位于顶部支承层上的位线、以及穿透第二上绝缘层和顶部支承层并且将多个沟道结构中的相应沟道结构电连接到位线的多个位线接触件。
附图说明
从下面结合附图的详细描述中，将更清楚地理解本发明构思的实施例，其中：
图1是根据本发明构思的示例实施例的集成电路装置的框图；
图2是根据本发明构思的示例实施例的集成电路装置的存储器单元阵列的等效电路图；
图3是根据本发明构思的示例实施例的集成电路装置的主要元件的平面图；
图4是图3中的集成电路装置的沿线IV-IV'的截取的截面图；
图5是图4中的区域“V”的放大图；
图6是根据本发明构思的示例实施例的集成电路装置的一部分的截面图；
图7是根据本发明构思的示例实施例的集成电路装置的截面图；
图8A至图8O是示出根据本发明构思的示例实施例的制造集成电路装置的方法的截面图；
图9是根据本发明构思的示例实施例的包括集成电路装置的电子系统的示图；
图10是根据本发明构思的示例实施例的包括集成电路装置的电子系统的透视图；
图11是包括根据本发明构思的示例实施例的集成电路装置的半导体封装件的截面图；以及
图12是包括根据本发明构思的示例实施例的集成电路装置的半导体封装件的截面图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施例。
图1是根据本发明构思的示例实施例的集成电路装置10的框图。
参照图1，集成电路装置10可以包括存储器单元阵列20和外围电路30。
存储器单元阵列20可包括多个存储器单元块BLK1、BLK2、...、BLKn。多个存储器单元块BLK1、BLK2、...、BLKn中的每一个可包括多个存储器单元。多个存储器单元块BLK1、BLK2、...、BLKn可通过位线BL、字线WL、串选择线SSL及地选择线GSL连接到外围电路30。
存储器单元阵列20可以通过位线BL连接到页缓冲器34，并且可以通过字线WL、串选择线SSL和地选择线GSL连接到行解码器32。在存储器单元阵列20中，包括在多个存储器单元块BLK1、BLK2、...、BLKn中的多个存储器单元可为闪速存储器单元。存储器单元阵列20可以包括三维存储器单元阵列。三维存储器单元阵列可以包括多个NAND串，并且多个NAND串中的每一个可以包括连接到均竖直堆叠的多个字线WL的多个存储器单元。
外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出电路36和控制逻辑38，尽管未示出，但是外围电路30还可以包括各种电路，诸如被构造为生成集成电路装置10的操作所需的各种电压的电压生成电路、用于校正从存储器单元阵列20读取的数据的错误校正电路、以及输入/输出接口。
外围电路30可以从集成电路装置10的外部接收地址ADDR、命令CMD和控制信号CTRL，并且向集成电路装置10的外部的装置发送数据DATA或从集成电路装置10的外部的装置接收数据DATA。
下面详细描述外围电路30的元件。
行解码器32可以响应于来自外部的地址ADDR选择多个存储器单元块BLK1、BLK2、...、BLKn中的至少一个，并且选择所选的存储器单元块的字线WL、串选择线SSL和地选择线GSL。行解码器32可将电压传送到所选的存储器单元块的字线WL以执行存储器操作。
页缓冲器34可通过位线BL连接到存储器单元阵列20。当程序运行时，页缓冲器34可以作为写驱动器进行操作，以将根据要存储在存储器单元阵列20中的数据DATA的电压施加到位线BL，并且当执行读操作时，页缓冲器34可以作为检测放大器进行操作，以检测存储在存储器单元阵列20中的数据DATA。页缓冲器34可以根据从控制逻辑38接收的控制信号PCTL进行操作。
数据输入/输出电路36可以通过数据线DL连接到页缓冲器34。当程序运行时，数据输入/输出电路36可以从存储器控制器(未示出)接收数据DATA，并且基于从控制逻辑38接收的列地址C_ADDR将程序数据DATA提供给页缓冲器34。当执行读取操作时，数据输入/输出电路36可以基于从控制逻辑38接收的列地址C_ADDR将存储在页缓冲器34中的读取数据DATA提供给存储器控制器。数据输入/输出电路36可以将输入地址或输入命令传送到控制逻辑38或行解码器32。
控制逻辑38可从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38可以将行地址R_ADDR提供给行解码器32，以及将列地址C_ADDR提供给数据输入/输出电路36。响应于控制信号CTRL，控制逻辑38可以生成在集成电路装置10中使用的各种内部控制信号，例如，当执行诸如编程操作、擦除操作等的存储器操作时，控制逻辑38可以控制施加到字线WL和位线BL的电压电平。
图2是根据本发明构思的示例实施例的集成电路装置的存储器单元阵列的等效电路图。
参照图2，作为示例示出了具有竖直沟道结构的竖直NAND闪速存储器装置的等效电路图。
存储器单元阵列MCA可以包括多个存储器单元串MS。存储器单元阵列MCA可以包括多条位线BL、多条字线WL、至少一条串选择线SSL、至少一条地选择线GSL和公共源极线CSL。
多个存储器单元串MS可以形成在多条位线BL和公共源极线CSL之间。在图2中，多个存储器单元串MS中的每一个包括两条串选择线SSL，但是本发明构思不限于此。例如，多个存储器单元串MS中的每一个可以包括一条串选择线SSL。
多个存储器单元串MS中的每一个可包括串选择晶体管SST、地选择晶体管GST及多个存储器单元晶体管MC1、MC2、...、MCn-1和MCn。串选择晶体管SST的漏极区可以连接到位线BL，串选择晶体管SST的源极区可以连接到公共源极线CSL。公共源极线CSL可以包括多个地选择晶体管GST的源极区共同连接到的区域。
串选择晶体管SST可连接到串选择线SSL，且地选择晶体管GST可连接到地选择线GSL。多个存储器单元晶体管MC1、MC2、...、MCn-1和MCn可分别连接到多条字线WL。
图3是根据本发明构思的示例实施例的集成电路装置100的主要元件的平面图。图4是图3中的集成电路装置100沿线IV-IV'截取的截面图。图5是图4中的区域“V”的放大图。
参照图3至图5，集成电路装置100可以包括单元阵列结构CS，单元阵列结构CS包括存储器单元区MCR和连接区CON。
存储器单元区MCR可以包括其中形成有具有上面参照图2描述的竖直沟道结构的NAND型存储器单元阵列MCA的区域。连接区CON可以包括其中形成有焊盘部PAD的区域，该焊盘部PAD用于将形成在存储器单元区MCR中的存储器单元阵列MCA和外围电路区(未示出)彼此电连接。
基底结构110可包括半导体基板。半导体基板可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗。半导体基板可以提供为其中形成有大块晶片或外延层的晶片。在其它实施例中，半导体基板可以包括绝缘体上硅(SOI)基板或绝缘体上锗(GeOI)基板。在一些示例实施例中，基底结构110可以包括竖直堆叠的下基底层和上基底层。在这种情况下，下基底层可以包括诸如钨(W)的金属材料，且上基底层可以包括诸如硅的半导体层。
在基底结构110上，栅极堆叠件GS可以在平行于基底结构110的主表面的第一方向(X方向)和第二方向(Y方向)上延伸。栅极堆叠件GS可以包括多个栅电极130和多个绝缘层140，并且多个栅电极130和多个绝缘层140可以在垂直于基底结构110的上表面的第三方向(Z方向)上交替布置。
栅电极130可以包括埋置导电层132和覆盖埋置导电层132的上表面、底表面和侧表面或在埋置导电层132的上表面、底表面和侧表面上的绝缘衬垫134。例如，埋置导电层132可以包括诸如钨的金属、诸如硅化钨的金属硅化物、掺杂的多晶硅或其任意组合。在一些实施例中，绝缘衬垫134可以包括诸如氧化铝的高k介电材料。
多个栅电极130可以对应于上面参照图2描述的存储器单元串MS的地选择线GSL、字线WL和至少一条串选择线SSL。例如，最下层的栅电极130可以用作地选择线GSL，最上层的栅电极130可以用作串选择线SSL，而其余的栅电极130可以用作字线WL。因此，存储器单元串MS可包括彼此串联连接的地选择晶体管GST、串选择晶体管SST及地选择晶体管GST和串选择晶体管SST之间的存储器单元晶体管MC1、MC2、...、MCn-1和MCn。
用于填充字线切割开口WLH的多个字线切口件150可以布置在基底结构110上。多个字线切口件150可以在第一方向(X方向)上延伸。多个字线切口件150可从基底结构110开始在第三方向(Z方向)上延伸。布置在一对字线切口件150之间的栅极堆叠件GS可以构成一个块，并且该对字线切口件150可以限制栅极堆叠件GS在第二方向(Y方向)上的宽度。字线切口件150可以具有绝缘结构。字线切口件150可以包括氧化硅、氮化硅、氮氧化硅或低k介电材料。例如，字线切口件150可包括氧化硅、氮化硅、氮氧化硅(SiON)、碳氧化硅(SiOC)、碳氮化硅(SiCN)或其任意组合。
多个沟道结构160可以在存储器单元区MCR中从基底结构110的上表面开始沿第三方向(Z方向)经过栅电极130延伸。多个沟道结构160可在第一方向(X方向)和第二方向(Y方向)上以一定间隔彼此隔开。多个沟道结构160可以以锯齿形状或交错形状布置。
多个沟道结构160可以经过栅极堆叠件GS在第三方向(Z方向)上延伸。多个沟道结构160可以填充在穿透栅极堆叠件GS的沟道孔160H中。多个沟道结构160中的每一个可以包括栅极绝缘层162、沟道层164、埋置绝缘层166和导电插塞168。栅极绝缘层162和沟道层164可以顺序地布置在沟道孔160H的侧壁上。例如，栅极绝缘层162可以以共形的方式布置在沟道孔160H的侧表面上，且沟道层164可以以共形的方式布置在沟道孔160H的侧壁的底部上。填充沟道孔160H的剩余空间的埋置绝缘层166可以设置在沟道层164上。在平面图中，沟道层164可以围绕埋置绝缘层166。接触沟道层164并阻挡沟道孔160H的入口(例如，最上端)的导电插塞168可布置在沟道孔160H上方。在其它实施例中，在平面图中，在由栅极绝缘层162形成的圆柱形内部，可以省略埋置绝缘层166，并且沟道层164可以填充沟道孔160H的剩余部分。在这种情况下，沟道层164可以具有柱形状。
多个沟道结构160可接触基底结构110。在一些实施例中，沟道层164可在沟道孔160H的底部处接触基底结构110的上表面。在其它实施例中，可以在沟道孔160H的底表面上形成具有距基底结构110特定高度的接触半导体层(未示出)，并且沟道层164可以经由接触半导体层电连接到基底结构110。在其它实施例中，沟道层164的底表面可以布置在竖直方向上低于基底结构110的上表面的水平高度处。
在示例实施例中，多个沟道结构160中的每一个可以包括从栅极堆叠件GS中的最上面的绝缘层140突出的对准键161。对准键161可以指沟道结构160中的每一个的从最上面的绝缘层140突出的部分。对准键161可以包括导电插塞168的一部分和在平面图中围绕导电插塞168的该部分的栅极绝缘层162。例如，最上面的绝缘层140在其上侧包括从外围部分凹陷的凹陷部分，并且多个沟道结构160的多个对准键161可以位于最上面的绝缘层140的凹陷部分中。在集成电路装置100的制造工艺中，多个沟道结构160的多个对准键161可以用作用于光刻工艺的对准结构。例如，多个沟道结构160的多个对准键161可以用作用于形成掩模图案的对准结构，该掩模图案用于形成字线切割开口WLH。相对于基板或基底结构110，对准键161的底表面可以低于导电插塞168的顶表面，但是高于导电插塞168的底部部分。对准键161的底表面可以低于沟道结构160的栅极绝缘层162的顶表面。
栅极绝缘层162可以具有其中隧穿介电层、电荷存储层和阻挡介电层顺序地布置在沟道层164的外侧壁上的结构。隧穿介电层可以包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储层可包括可在其中储存从沟道层164穿过隧穿介电层的电子的区域，并且可包括氮化硅、氮化硼、氮化硅硼或掺杂有杂质的多晶硅。阻挡介电层可以包括氧化硅、氮化硅或具有比氧化硅大的介电常数的金属氧化物。
在单个块中，最上面的栅电极130可在平面上相对于串隔离绝缘层(未示出)被分成两个部分。这两个部分可以构成上面参照图2描述的串选择线SSL。
栅极堆叠件GS可以在连接区CON中延伸并且可以包括焊盘部PAD。在连接区CON中，多个栅电极离基底结构110的上表面越远，多个栅电极130在第一水平方向(X方向)上延伸(即，延伸到连接区CON中)越少。焊盘部PAD可以表示栅电极130的以阶梯形状布置的部分。覆盖绝缘层120可以布置在焊盘部PAD上。通过覆盖绝缘层120连接到栅电极130的接触结构CNT可以布置在连接区CON中。
通过覆盖绝缘层120与栅电极130的焊盘部PAD连接的接触结构CNT可以布置在连接区CON中。接触结构CNT可具有锥形柱状，其宽度在第三方向(Z方向)上从其上端向其下端减小。
虽然未示出，但是在连接区CON中还可以形成从基底结构110的上表面穿过栅极堆叠件GS在竖直方向(Z方向)上延伸的多个虚设沟道结构(未示出)。可以形成虚设沟道结构以防止在集成电路装置100的制造工艺中栅极堆叠件GS的倾斜或弯曲，并确保结构稳定性。多个虚设沟道结构可以具有与多个沟道结构160的结构和形状相似的结构和形状。
第一上绝缘层170可以布置在栅极堆叠件GS和覆盖绝缘层120上。例如，第一上绝缘层170可以包括氧化硅或氮氧化硅。
第一上绝缘层170可以包括在与其中布置有多个沟道结构160的多个对准键161的区域竖直重叠的位置处的键开口172。键开口172可以直接形成在栅极堆叠件GS的最上面的绝缘层140的凹陷部分上。键开口172可以在竖直方向上穿透第一上绝缘层170。键开口172可大体上具有锥形形状，其宽度在远离基底结构110的方向上增加。
限定第一上绝缘层170的键开口172的侧壁174可以包括倾斜表面。例如，限定第一上绝缘层170的键开口172的侧壁174可以包括相对于与基底结构110的上表面垂直的第三方向(Z方向)以一定角度倾斜的倾斜表面。
限定第一上绝缘层170的键开口172的侧壁174可以包括台阶部173。在平面图中，台阶部173可以沿着键开口172的圆周连续地延伸。因为第一上绝缘层170的侧壁174包括台阶部173，所以第一上绝缘层170的侧壁174可以包括在彼此不同的方向上延伸的至少两个区段。例如，当第一上绝缘层170的侧壁174包括在侧壁174的下端和上端之间彼此连接的两个区段时，两个区段的延伸方向之间的角度可以在大约20°至大约90°的范围内。换句话说，第一上绝缘层170的侧壁174的两个区段中的一个区段与参照方向(例如，平行于基底结构110的主表面的方向)之间的角度和两个区段中的另一个区段与参照方向之间的角度之间的差可以在大约20°至大约90°的范围内。
在示例实施例中，第一上绝缘层170的侧壁174可以包括连接在侧壁174的下端和上端之间的第一区段174a、第二区段174b和第三区段174c。在这种情况下，第一区段174a的延伸方向可以与第二区段174b的延伸方向不同，并且第二区段174b的延伸方向可以与第三区段174c的延伸方向不同。例如，第一区段174a的延伸方向与垂直于基底结构110的主表面的第一方向(X方向)之间的第一倾斜角可以大于第二区段174b的延伸方向与平行于基底结构110的主表面的第一方向(X方向)之间的第二倾斜角，并且第二区段174b的第二倾斜角可以小于第三区段174c的延伸方向与平行于基底结构110的主表面的第一方向(X方向)之间的第三倾斜角。
在示例实施例中，第一上绝缘层170的侧壁174的下端和上端之间的水平方向(X方向或Y方向)上的距离可以在大约0.1μm至大约10μm的范围内。
在示例实施例中，第一上绝缘层170可以包括顺序地堆叠在栅极堆叠件GS上的第一子绝缘层和第二子绝缘层。第一子绝缘层可以包括与第二子绝缘层的材料不同的材料。例如，第一子绝缘层可以包括氮化硅，而第二子绝缘层可以包括氧化硅。
例如，为了形成第一上绝缘层170，可以顺序地执行在栅极堆叠件GS上涂覆绝缘材料层的工艺和形成键开口172的工艺。形成键开口172的工艺可以包括在绝缘材料层上顺序地执行的初次蚀刻工艺和第二次蚀刻工艺。在这种情况下，在第二次蚀刻工艺中使用的掩模图案的掩模开口的宽度可以大于在初次蚀刻工艺中使用的掩模图案的开口的宽度。因此，第一上绝缘层170的侧壁174可以经历初次蚀刻工艺和第二次蚀刻工艺，从而形成台阶部173。
第二上绝缘层182可以布置在第一上绝缘层170上。第一上绝缘层170的键开口172可以填充有第二上绝缘层182。键开口172可以至少部分地填充有第二上绝缘层182，使得第二上绝缘层182可以覆盖或重叠多个沟道结构160的多个对准键161。第二上绝缘层182可以包括氧化硅或氮氧化硅。
第一上绝缘层170的键开口172至少部分地填充有第二上绝缘层182，并且凹陷部分182R可以形成在第二上绝缘层182的上侧。第二上绝缘层182的凹陷部分182R可以是从其外围部分凹陷的部分。在平面图中，第二上绝缘层182的凹陷部分182R可具有与多个沟道结构160的多个对准键161所布置的区域重叠的尺寸。在第一上绝缘层170的键开口172中，第二上绝缘层182沿着由多个沟道结构160的多个对准键161从最上绝缘层140突出形成的曲线形成，因此，第二上绝缘层182的凹陷部分182R可以提供不平坦的表面。
顶部支承层TS可以布置在第二上绝缘层182上。在集成电路装置100的制造工艺期间，顶部支承层TS为栅极堆叠件GS提供结构稳定性，从而防止由于栅极堆叠件GS的弯曲或倾斜而导致的工艺失败。顶部支承层TS可以包括氧化硅或氮氧化硅。
多个孔TSH可以形成在顶部支承层TS中。多个孔TSH可以与字线切割开口WLH竖直重叠。多个孔TSH可以至少部分地填充有上埋置层184。在一些实施例中，上埋置层184可以包括与字线切口件150的材料相同的材料。上埋置层184可以包括氧化硅或氮氧化硅。
埋置绝缘图案190可以布置在第二上绝缘层182和诸如顶部支承层TS的上支承层之间。第二上绝缘层182的凹陷部分182R可以填充有埋置绝缘图案190。埋置绝缘图案190可以位于第二上绝缘层182和顶部支承层TS之间，并且在平面图中可以被第二上绝缘层182围绕。埋置绝缘图案190可以在竖直方向(Z方向)上与多个沟道结构160的多个对准键161重叠。例如，在平面图中，埋置绝缘图案190可以具有与多个沟道结构160的多个对准键161中的全部重叠的平面区域。
埋置绝缘图案190可以包括上表面192U、下表面192L和侧表面192S。埋置绝缘图案190的上表面192U可以接触顶部支承层TS的下表面，且埋置绝缘图案190的下表面192L可以面对多个沟道结构160。埋置绝缘图案190的侧表面192S可以在埋置绝缘图案190的下表面192L和上表面192U之间延伸。埋置绝缘图案190的侧表面192S可以被第二上绝缘层182围绕并与第二上绝缘层182接触。
埋置绝缘图案190的上表面192U可以是平坦的。在示例实施例中，埋置绝缘图案190和第二上绝缘层182可以通过同一平坦化工艺具有平坦表面。通过平坦化工艺，埋置绝缘图案190的上表面192U可以与第二上绝缘层182的上表面共面。
另外，因为埋置绝缘图案190至少部分地填充到第二上绝缘层182的凹陷部分182R中，所以埋置绝缘图案190的下表面192L和侧表面192S可以具有与由第二上绝缘层182的凹陷部分182R提供的表面的形状对应的形状。
埋置绝缘图案190的下表面192L可以具有不平坦形状。如上所述，第二上绝缘层182的凹陷部分182R提供了与由多个沟道结构160的多个对准键161从位于栅极堆叠件GS的最上部的绝缘层140突起形成的曲线对应的不平坦表面，因此，至少部分地填充到第二上绝缘层182的凹陷部分182R中的埋置绝缘图案190的下表面192L可以具有不平坦形状。
埋置绝缘图案190的侧表面192S可以从埋置绝缘图案190的下表面192L倾斜地延伸到上表面192U。埋置绝缘图案190的侧表面192S可以从下端到上端倾斜地向外延伸。
例如，埋置绝缘图案190可以包括与第一上绝缘层170和第二上绝缘层182中的每一个的材料不同的材料。例如，埋置绝缘图案190可以包括多晶硅。
位线接触件BLC可以经由顶部支承层TS和第二上绝缘层182接触沟道结构160的导电插塞168。接触位线接触件BLC的位线BL可以在顶部支承层TS上沿第二方向(Y方向)延伸。位线接触件BLC可以将位线BL和沟道结构160彼此电连接。在示例实施例中，多个位线接触件BLC可以经由夹置在顶部支承层TS和第二上绝缘层182之间的埋置绝缘图案190连接到多个沟道结构160。
此外，在连接区CON中，多条导电线ML可布置在顶部支承层TS上。接触结构CNT可以穿透顶部支承层TS、第一上绝缘层170、第二上绝缘层182和覆盖绝缘层120。接触结构CNT可将导电线ML电连接至栅电极130。
图6是根据本发明构思的示例实施例的集成电路装置100a的一部分的截面图。图6示出了对应于图4中的区域“V”的部分。
参照图6，限定第一上绝缘层170a的键开口172(见图4)的侧壁176可以包括在位于下端和上端之间的第一台阶部175a和第二台阶部175b。第二台阶部175b可以布置在第一台阶部175a和第一上绝缘层170a的侧壁176的上端之间。第一台阶部175a和第二台阶部175b中的每一个可以沿着键开口的圆周或边缘连续地延伸。第一上绝缘层170a的侧壁176的第一台阶部175a可以由在不同方向上延伸的两个区段限定，且第一上绝缘层170a的侧壁176的第二台阶部175b可以由在不同方向上延伸的两个区段限定。
例如，第一上绝缘层170a的侧壁176可以包括顺序地连接在侧壁176的下端和上端之间的第一区段176a、第二区段176b、第三区段176c、第四区段176d和第五区段176e。第一至第五区段176a至176e中的彼此相邻的两个区段可在彼此不同的方向上延伸。例如，第一区段176a的延伸方向和第二区段176b的延伸方向可以彼此不同，第二区段176b的延伸方向和第三区段176c的延伸方向可以彼此不同，第三区段176c的延伸方向和第四区段176d的延伸方向可以彼此不同，并且第四区段176d的延伸方向和第五区段176e的延伸方向可以彼此不同。例如，第一至第五区段176a至176e中的两个相邻区段的延伸方向之间的角度可以在大约20°至大约90°的范围内。
例如，为了形成第一上绝缘层170a，可以顺序地执行在栅极堆叠件GS上涂覆绝缘材料层的工艺和形成键开口的工艺。形成键开口的工艺可以包括在绝缘材料层上顺序执行的初次蚀刻工艺、第二次蚀刻工艺和第三次蚀刻工艺。在这种情况下，在第二次蚀刻工艺中使用的掩模图案的掩模开口的宽度可以大于在初次蚀刻工艺中使用的掩模图案的开口的宽度，并且在第三次蚀刻工艺中使用的掩模图案的掩模开口的宽度可以大于在第二次蚀刻工艺和初次蚀刻工艺中使用的掩模图案的开口的宽度。因此，通过初次蚀刻工艺、第二次蚀刻工艺和第三次蚀刻工艺，第一上绝缘层170a的侧壁176可以形成为具有第一台阶部175a和第二台阶部175b。
图7是示出根据本发明构思的示例实施例的集成电路装置100b的截面图。
图7中所示的集成电路装置100b可大体上类似于参照图3至图5描述的集成电路装置100，因为集成电路装置100b包括外围电路结构PS。以下，将主要描述图7中的集成电路装置100b与图3至图5中的集成电路装置100之间的差异。
参照图7，集成电路装置100b可包括外围电路结构PS和布置在比外围电路结构PS竖直更高的水平高度处的单元阵列结构CS。单元阵列结构CS可以包括存储器单元区MCR和连接区CON，外围电路结构PS可以包括外围电路区。
本实施例的集成电路装置100b可具有外围上单元(COP)结构，其中单元阵列结构CS布置在外围电路结构PS上。基底结构110可布置在外围电路结构PS和单元阵列结构CS之间。
外围电路结构PS可以包括布置在半导体基板101上的外围电路晶体管60TR以及外围电路线70。在半导体基板101中，有源区AC可以由装置间隔件102限定，并且多个外围电路晶体管60TR可以形成在有源区AC中。多个外围电路晶体管60TR可以包括外围电路栅极60G和布置在半导体基板101的位于外围电路晶体管60TR的相对侧的部分的源极/漏极区62。
外围电路线70可以包括多个外围电路接触件72和多个外围电路金属层74，外围电路晶体管60TR和覆盖或重叠外围电路晶体管60TR的层间绝缘层80可以布置在半导体基板101上。多个外围电路金属层74可以具有在彼此不同的竖直水平高度处布置的多个金属层的多层结构。
图8A至图8O是示出根据本发明构思的示例实施例的制造集成电路装置100的方法的截面图。下面将参照图8A至图8O描述制造参照图3至5描述的集成电路装置100的方法。
参照图8A，多个绝缘层140和多个模制层130M可以交替地形成在基底结构110的主表面上，从而形成牺牲栅极堆叠件SGS。在示例实施例中，多个绝缘层140可以包括绝缘材料，诸如氧化硅、氮氧化硅等。多个模制层130M可以包括与多个绝缘层140的材料不同的材料，并且多个模制层130M可以包括氮化硅、氮氧化硅或掺杂有杂质的多晶硅。
参照图8B，可以通过顺序地图案化连接区CON中的牺牲栅极堆叠件SGS来形成焊盘部PAD。在示例实施例中，焊盘部PAD可以具有阶梯形状，阶梯形状具有相对于基底结构110的不同水平高度处的上表面。
然后，可以形成覆盖或重叠焊盘部PAD的覆盖绝缘层120。覆盖绝缘层120可以包括绝缘材料，诸如氧化硅、氮氧化硅等。
参照图8C，可以图案化牺牲栅极堆叠件SGS以形成沟道孔160H，并且可以在沟道孔160H的内壁上形成包括栅极绝缘层162、沟道层164、埋置绝缘层166和导电插塞168的沟道结构160。
参照图8D，可以在牺牲栅极堆叠件SGS和覆盖绝缘层120上形成第一上绝缘层170。第一上绝缘层170可以包括氧化硅或氮氧化硅。
参照图8E，可以在第一上绝缘层170上形成第一掩模图案M1。第一掩模图案M1可以包括第一掩模开口M1O。在形成第一掩模图案M1之后，可以使用第一掩模图案M1作为蚀刻掩模执行初次蚀刻工艺。通过初次蚀刻工艺，去除第一上绝缘层170的一部分，从而在第一上绝缘层170中形成上部开口172a。
参照图8E和图8F，可以执行第一掩模图案M1的修整工艺。修整后的第一掩模图案M1'可具有第二掩模开口M1O'。第二掩模开口M1O'的宽度可大于第一掩模开口M1O的宽度。因为第二掩模开口M1O'的宽度大于第一掩模开口M1O的宽度，所以可以暴露上部开口172a周围的第一上绝缘层170的上表面。
参照图8G，使用修整后的第一掩模图案M1'作为蚀刻掩模进行第二次蚀刻工艺。例如，第二次蚀刻工艺可以包括湿法蚀刻工艺。通过第二次蚀刻工艺，可以形成与上部开口172a连接的下部开口172b。上部开口172a和下部开口172b可以是键开口172的一部分。通过第二次蚀刻工艺，可以去除第一上绝缘层170的一部分，并且可以去除牺牲栅极堆叠件SGS的最上部的绝缘层140的一部分。可以执行第二次蚀刻工艺，使得多个沟道结构160中的每一个的一部分从牺牲栅极堆叠件SGS突出特定高度。
如参照图8E至图8G所述，在第二次蚀刻工艺中使用的修整后的第一掩模图案M1'的第二掩模开口M1O'的宽度大于在初次蚀刻工艺中使用的第一掩模图案M1的第一掩模开口M1O的宽度，因此，通过初次蚀刻工艺和第二次蚀刻工艺形成的第一上绝缘层170的侧壁可以具有台阶部。
参照图8H，在图8G的所得结构上形成下掩模层211。下掩模层211是硬掩模，并且可以包括例如非晶碳层。下掩模层211可以覆盖或重叠第一上绝缘层170，并且至少部分地填充第一上绝缘层170中的键开口172。第一上绝缘层170的键开口172至少部分地被下掩模层211填充，而在下掩模层211的上侧处可以形成凹陷部分211R。
在形成下掩模层211之后，在下掩模层211上形成上掩模层213。上掩模层213可以包括光致抗蚀剂。下掩模层211和上掩模层213可以是掩模层210的一部分。
当沿着下掩模层211的表面涂覆上掩模层213时，存在对随着由下掩模层211的凹陷部分211R提供的侧壁的斜度增加而在上掩模层213中可能出现涂覆缺陷问题的担忧。然而，在本发明构思的实施例中，如参照图8E至图8G所述，通过两次蚀刻工艺限定键开口172的第一上绝缘层170的侧壁可以具有平缓的斜率。例如，与通过单次蚀刻工艺在第一上绝缘层170中形成暴露多个沟道结构160的开口的情况相比，通过两次蚀刻工艺形成的第一上绝缘层170的侧壁具有平缓的斜率。下掩模层211的侧壁也具有平缓的斜率，从而去除上掩模层213的涂覆缺陷问题。
参照图8I，通过掩模层210的图案化工艺形成掩模开口215。例如，图案化上掩模层213以形成上开口，并且可以通过使用其中形成有上开口的上掩模层213作为蚀刻掩模来形成下掩模层211的下开口。上掩模层213中的上开口和下掩模层211中的下开口可以构成掩模层210中的掩模开口215。当执行图案化工艺以在掩模层210中形成掩模开口215时，多个沟道结构160的对准键可以用作光刻工艺的对准结构。
在掩模层210中形成掩模开口215之后，可以去除牺牲栅极堆叠件SGS的一部分以形成字线切割开口WLH。字线切割开口WLH可以通过将掩模层210用作蚀刻掩模的蚀刻工艺形成。
参照图8J，从图8I的产物中去除掩模层210，然后形成第二上绝缘层182。第二上绝缘层182可以形成在第一上绝缘层170上，并且至少部分地填充第一上绝缘层170的键开口172。凹陷部分182R可以形成在第二上绝缘层182的上部，键开口172至少部分地被第二上绝缘层182填充。在第一上绝缘层170的键开口172中，第二上绝缘层182沿着通过多个沟道结构160的多个对准键从牺牲栅极堆叠件SGS的最上部的绝缘层140突出而形成的曲线形成，因此，第二上绝缘层182的凹陷部分182R可以提供不平坦的表面。此外，第二上绝缘层182可以覆盖字线切割开口WLH的内壁。第二上绝缘层182可以包括氧化硅或氮氧化硅。
在形成第二上绝缘层182之后，可以在第二上绝缘层182上形成材料层220。材料层220的一部分可以形成在字线切割开口WLH内，并且可以形成在覆盖字线切割开口WLH的内壁的第二上绝缘层182部分上。材料层220可以包括绝缘材料。例如，材料层220可以包括多晶硅。
参照图8J和图8K，可对图8J的产物执行平坦化工艺。平坦化工艺可以包括去除材料层220的一部分，使得第二上绝缘层182被部分地暴露。通过平坦化工艺，材料层220的一部分可以在第二上绝缘层182的凹陷部分182R中形成埋置绝缘图案190，且材料层220的其它部分可以在字线切割开口WLH中形成牺牲埋置层221。通过平坦化工艺，埋置绝缘图案190的暴露的上表面、第二上绝缘层182的暴露的表面以及牺牲埋置层221的暴露的表面可以在相同的平面上。
参照图8L，可以在第二上绝缘层182和埋置绝缘图案190上形成包括多个孔TSH的顶部支承层TS。在平面图中，多个孔TSH可以与字线切割开口WLH竖直重叠，并且可以在第一水平方向(X方向)上彼此间隔开。在形成多个孔TSH的工艺中，可以去除第二上绝缘层182的在多个孔TSH下方的部分。
参照图8L和图8M，去除通过多个孔TSH暴露的牺牲埋置层221，并去除字线切割开口WLH中的第二上绝缘层182的一部分。例如，为了去除牺牲埋置层221以及字线切割开口WLH内的第二上绝缘层182的一部分，可以执行多个湿法蚀刻工艺。
参照图8M和图8N，可以去除通过字线切割开口WLH的侧壁暴露的多个模制层130M。多个模制层130M的去除工艺可以包括湿法蚀刻工艺，湿法蚀刻工艺中使用磷酸溶液作为蚀刻剂。可以通过在去除多个模制层130M的位置中埋入导电材料来形成多个栅电极130。
参照图8O，可以通过在字线切割开口WLH中至少部分地填充绝缘材料来形成字线切口件150，并且可以通过在孔TSH中至少部分地填充绝缘材料来形成上埋置层184。在一些实施例中，上埋置层184和字线切口件150可以通过同一工艺形成，并且上埋置层184可以具有与字线切口件150的材料相同的材料。
然后，可以形成穿过顶部支承层TS、第二上绝缘层182、第一上绝缘层170和覆盖绝缘层120电连接到焊盘部PAD的接触结构CNT。然后，可以形成穿过顶部支承层TS、第二上绝缘层182和第一上绝缘层170电连接到沟道结构160的位线接触件BLC。
接着，请参照图4，可在顶部支承层TS上形成电连接到位线接触件BLC的位线BL，并且可以形成电连接到接触结构CNT的导电线ML。
图9是示出根据本发明构思的示例实施例的包括集成电路装置1100的电子系统1000的示图。
参照图9，根据本发明构思的电子系统1000可以包括集成电路装置1100和电连接到集成电路装置1100的控制器1200。
电子系统1000可以包括包含一个或多个集成电路装置1100的存储装置或包括存储装置的电子装置。例如，电子系统1000可以包括包含至少一个集成电路装置1100的固态驱动器(SSD)装置、通用串行总线(USB)、计算系统、医疗装置或通信装置。
集成电路装置1100可以包括非易失性竖直存储器装置。例如，集成电路装置1100可包括包含上文参照图3至图7描述的集成电路装置100、100a和100b中的至少一者的NAND闪速存储器装置。在一些实施例中，第一结构1100F可以与第二结构1100S相邻布置。
第一结构1100F可以是外围电路结构，其包括解码器电路1110、页缓冲器1120和逻辑电路1130。第二结构1100S可以是存储器单元结构，其包括位线BL、公共源极线CSL、多条字线WL、第一栅极上部线UL1和第二栅极上部线UL2、第一栅极下部线LL1和第二栅极下部线LL2、以及位线BL与公共源极线CSL之间的多个存储器单元串CSTR。
在第二结构1100S中，多个存储器单元串CSTR中的每一个可以包括邻近公共源极线CSL的下部晶体管LT1和LT2、邻近位线BL的上部晶体管UT1和UT2、以及布置在下部晶体管LT1和LT2与上部晶体管UT1和UT2之间的多个存储器单元晶体管MCT。可以根据实施例来对下部晶体管LT1和LT2的数量以及上部晶体管UT1和UT2的数量进行各种修改。
在一些实施例中，上部晶体管UT1和UT2可以包括串选择晶体管，并且下部晶体管LT1和LT2可以包括地选择晶体管。第一栅极下部线LL1和第二栅极下部线LL2可以分别包括下部晶体管LT1和LT2的栅电极。字线WL可以包括存储器单元晶体管MCT的栅电极，并且第一栅极上部线UL1和第二栅极上部线UL2可以分别包括上晶体管UT1和UT2的栅电极。
公共源极线CSL、第一栅极下部线LL1和第二栅极下部线LL2、多条字线WL以及第一栅极上部线UL1和第二栅极上部线UL2可通过第一结构1100F中的延伸到第二结构1100S的多个第一连接线1115电连接到解码器电路1110。多条位线BL可以通过第一结构1100F中的延伸到第二结构1100S的多个第二连接线1125电连接到页缓冲器1120。
在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储器单元晶体管MCT中的至少一个执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。
集成电路装置1100可以经由电连接到逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过第一结构1100F中的延伸到第二结构1100S的输入/输出连接线1135电连接到逻辑电路1130。
控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230。在一些实施例中，电子系统1000可以包括多个集成电路装置1100，并且在这种情况下，控制器1200可以控制多个集成电路装置1100。
处理器1210可控制包括控制器1200的电子系统1000的整体操作。处理器1210可根据固件而操作，并且可以控制NAND控制器1220以访问集成电路装置1100。NAND控制器1220可包括用于处理与集成电路装置1100的通信的NAND接口1221。可以通过NAND接口1221发送用于控制集成电路装置1100的控制命令、要记录在集成电路装置1100的多个存储器单元晶体管MCT上的数据、要从集成电路装置1100的多个存储器单元晶体管MCT读取的数据等。主机接口1230可提供电子系统1000与外部主机之间的通信功能。当经由主机接口1230从外部主机接收到控制命令时，处理器1210可响应于控制命令而控制集成电路装置1100。
图10是根据本发明构思的示例实施例的包括集成电路装置的电子系统2000的透视图。
参照图10，根据本发明构思的一些实施例的电子系统2000可以包括主基板2001、安装在主基板2001上的控制器2002、一个或多个半导体封装件2003、以及动态随机存取存储器(DRAM)2004。
主基板2001可以包括连接器2006，该连接器2006包括待联接到外部主机的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而不同。在一些实施例中，电子系统2000可以根据来自USB、外围组件互连高速(PCI-Express)、串行高级技术附件(SATA)、用于通用闪存的M-PHY(UFS)等之中的一个或多个接口与外部主机通信。在一些实施例中，电子系统2000可以由通过连接器2006从外部主机供应的电力来操作。电子系统2000还可包括用于将从外部主机供应的电力分配到控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。半导体封装件2003和DRAM 2004可以通过形成在主基板2001上的多个导电互连图案2005连接到控制器2002。
控制器2002可以在半导体封装件2003上记录数据和/或从半导体封装件2003读取数据，和/或提高电子系统2000的操作速度。
DRAM 2004可以包括用于缓和作为数据存储空间的半导体封装件2003与外部主机之间的速度差的缓冲存储器。电子系统2000中包括的DRAM 2004还可以作为一种高速缓冲存储器来操作，并且在半导体封装件2003的控制操作中提供用于临时存储数据的空间。当电子系统2000中包括DRAM 2004时，除了用于控制半导体封装件2003的NAND控制器之外，控制器2002还可以包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可以包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括具有多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可以包括封装件基板2100、封装件基板2100上的多个半导体芯片2200、布置在多个半导体芯片2200中的每一个的下表面上的粘合层2300、将多个半导体芯片2200和封装件基板2100彼此电连接的连接结构2400、以及覆盖或重叠封装件基板2100上的多个半导体芯片2200和连接结构2400的模制层2500。
封装件基板2100可以包括印刷电路基板，该印刷电路基板包括多个封装件上焊盘2130。多个半导体芯片2200中的每一个可以包括输入/输出焊盘2201。输入/输出焊盘2201可对应于图9中的输入/输出焊盘1101。多个半导体芯片2200中的每一个可包括多个栅极堆叠件3210和多个沟道结构3220。多个半导体芯片2200可以包括以上参照图3至图7描述的集成电路装置100、100a和100b中的至少一个。
在一些实施例中，连接结构2400可以包括用于将输入/输出焊盘2201和封装件上焊盘2130彼此电连接的接合布线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可以使用接合布线方法彼此电连接，并且可以电连接到封装件基板2100的多个封装件上焊盘2130。在一些实施例中，在第一半导体封装件2003a和第二半导体封装件2003b中，多个半导体芯片2200可使用包括硅通孔(TSV)的连接结构而不是使用接合布线方法的连接结构2400彼此电连接。
在一些实施例中，控制器2002和多个半导体芯片2200可以包括在一个封装件中。在一些实施例中，控制器2002和多个半导体芯片2200可以安装在除了主基板2001之外的单独的插入式基板上，并且控制器2002和多个半导体芯片2200可以通过形成在插入式基板上的线彼此连接。
图11和图12是根据本发明构思的示例实施例的包括集成电路装置的半导体封装件3003和4003的截面图。
具体地，图11和图12示出了沿图10中的线A-A'截取的截面的详细构造。
参照图11，在半导体封装件3003中，封装件基板2100可以包括印刷电路基板。
封装件基板2100可以包括主体部分2120、布置在主体部分2120的上表面上的多个封装件上焊盘2130(见图10)、布置在主体部分2120的下表面上或通过主体部分2120的下表面暴露的多个下部焊盘2125、以及在主体部分2120内将多个封装件上焊盘2130和多个下部焊盘2125彼此电连接的多条内部线2135。多个封装件上焊盘2130可以电连接到多个连接结构2400(见图10)。多个下部焊盘2125可以通过多个导电连接部分2800连接到图10所示的电子系统2000的主基板2001上的多个导电互连图案2005。
多个半导体芯片2200中的每一个可以包括半导体基板3010以及顺序地堆叠在半导体基板3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区，该外围电路区包括多条外围线3110。如参照图7所描述，第一结构3100可包括外围电路晶体管60TR。在图11中，第一结构3100具有与图7中所示的集成电路装置100b的外围电路区相同的结构，但本发明概念的技术思想不限于此。
第二结构3200可以包括公共源极线3205、公共源极线3205上的栅极堆叠件3210、穿透栅极堆叠件3210的沟道结构3220、以及电连接到沟道结构3220的位线3240。
多个半导体芯片2200中的每一个可以包括电连接到第一结构3100的多条外围线3110并且延伸到第二结构3200中的贯通线3245。贯通线3245可以布置在栅极堆叠件3210外部。在其它实施例中，半导体封装件3003还可以包括穿透栅极堆叠件3210的贯通线。多个半导体芯片2200中的每一个还可以包括电连接到第一结构3100的多条外围线3110的输入/输出焊盘2201(见图10)。
参照图12，半导体封装件4003具有与参照图11描述的半导体封装件3003的构造类似的构造。
半导体封装件4003可以包括多个半导体芯片2200a。多个半导体芯片2200a中的每一个可以包括半导体基板4010、半导体基板4010上的第一结构4100以及通过使用晶片接合方法接合到第一结构4100上的第二结构4200。
第一结构4100可以包括外围电路区，该外围电路区包括外围线4110和多个第一接合结构4150。如参照图7所描述，第一结构4100可包括外围电路晶体管60TR。在图12中，第一结构4100具有与图7所示的集成电路装置100b的外围电路区相同的结构，但是本发明构思的技术思想不限于此。
第二结构4200可以包括公共源极线4205、公共源极线4205和第一结构4100之间的栅极堆叠件4210、以及穿透栅极堆叠件4210的沟道结构4220。
此外，多个半导体芯片2200a中的每一个可以包括分别电连接到多个栅电极130(见图4)的多个第二接合结构4250。例如，多个第二接合结构4250的一部分可以被构造为连接到与沟道结构4220电连接的位线4240。多个第二接合结构4250的其它部分可以被构造为通过多个接触结构CNT电连接到栅电极130。
第一结构4100的多个第一接合结构4150和第二结构4200的多个第二接合结构4250可以彼此接触并且接合。多个第一接合结构4150和多个第二接合结构4250彼此接合处的部分可以包括金属，例如铜(Cu)，但不限于此。
根据本发明构思的示例实施例，多个沟道结构160中的每一个的一部分可被用作集成电路装置的制造工艺中的光刻工艺的对准结构，因此，可减少在光刻工艺中出现的对准缺陷问题。
另外，根据本发明构思的示例实施例，通过顺序地执行的初次蚀刻工艺和第二次蚀刻工艺形成暴露多个沟道结构160中的每一个的一部分的键开口172，因此，限定键开口172的第一上绝缘层170的侧壁可具有平缓的斜率。因此，填充第一上绝缘层170的键开口172的下掩模制层211(见图8H)也具有呈平缓斜率的侧壁，从而去除了涂覆在下掩模层211上的上掩模层213(见图8H)中的涂覆缺陷问题。
尽管已经参照本发明的实施例具体示出和描述了本发明的构思，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种集成电路装置，包括：
基底结构；
栅极堆叠件，其位于所述基底结构上，其中所述栅极堆叠件包括在垂直于所述基底结构的主表面的第一方向上彼此间隔开的多个栅电极；
第一上绝缘层，其位于所述栅极堆叠件上；
多个沟道结构，其穿透所述栅极堆叠件且接触所述基底结构，其中所述多个沟道结构中的每一个包括从所述栅极堆叠件突出的相应对准键；
第二上绝缘层，其位于所述第一上绝缘层的键开口中，并且与所述多个沟道结构中的每一个的所述相应对准键重叠；
顶部支承层，其位于所述第二上绝缘层上；
位线，其位于所述顶部支承层上；以及
多个位线接触件，其穿透所述第二上绝缘层和所述顶部支承层并且将所述多个沟道结构中的相应沟道结构电连接到所述位线，
其中，限定所述第一上绝缘层的所述键开口的侧壁包括第一台阶部。
2.根据权利要求1所述的集成电路装置，其中，所述第一上绝缘层的所述侧壁还包括位于所述第一台阶部和所述第一上绝缘层的所述侧壁的上端之间的第二台阶部。
3.根据权利要求1所述的集成电路装置，还包括：
埋置绝缘图案，其在所述第一方向上与所述多个沟道结构中的每一个的所述相应对准键重叠，
其中，所述埋置绝缘图案位于所述第二上绝缘层和所述顶部支承层之间。
4.根据权利要求3所述的集成电路装置，其中，所述埋置绝缘图案包括多晶硅。
5.根据权利要求3所述的集成电路装置，其中，所述多个位线接触件穿透所述埋置绝缘图案。
6.根据权利要求3所述的集成电路装置，其中，所述埋置绝缘图案包括：
上表面，其接触所述顶部支承层；
下表面，其接触所述第二上绝缘层；以及
侧表面，其接触所述第二上绝缘层并且从所述埋置绝缘图案的所述下表面向所述埋置绝缘图案的所述上表面倾斜。
7.根据权利要求6所述的集成电路装置，其中，所述埋置绝缘图案的所述上表面包括平坦表面。
8.根据权利要求6所述的集成电路装置，其中，所述埋置绝缘图案的所述下表面包括不平坦形状。
9.根据权利要求1所述的集成电路装置，
其中，所述第一上绝缘层的所述侧壁包括在所述第一上绝缘层的所述侧壁的下端和上端之间彼此连接的第一区段、第二区段和第三区段，
其中，由所述第一区段的延伸方向相对于与所述基底结构的主表面平行的第二方向形成的角度大于由所述第二区段的延伸方向相对于所述第二方向形成的角度，并且
其中，由所述第二区段的延伸方向相对于所述第二方向形成的所述角度小于由所述第三区段的延伸方向相对于所述第二方向形成的角度。
10.根据权利要求1所述的集成电路装置，还包括：
外围电路结构，其位于所述基底结构的与所述栅极堆叠件相对的一侧。
11.一种集成电路装置，包括：
基底结构；
栅极堆叠件，其位于所述基底结构上，其中所述栅极堆叠件包括在垂直于所述基底结构的主表面的第一方向上彼此间隔开的多个栅电极；
多个沟道结构，其穿透所述栅极堆叠件且接触所述基底结构，其中所述多个沟道结构中的每一个包括从所述栅极堆叠件突出的相应对准键；
第一上绝缘层，其位于所述栅极堆叠件上，其中所述第一上绝缘层包括在所述第一方向上与所述多个沟道结构重叠的键开口；
第二上绝缘层，其位于所述第一上绝缘层的所述键开口中，其中所述第二上绝缘层与所述多个沟道结构中的每一个的所述相应对准键重叠，并且其中所述第二上绝缘层包括在所述第二上绝缘层的上侧处的凹陷部分；
埋置绝缘图案，其位于所述第二上绝缘层的所述凹陷部分中；
顶部支承层，其位于所述第二上绝缘层上，其中所述顶部支承层位于所述埋置绝缘图案上；
位线，其位于所述顶部支承层上；以及
多个位线接触件，其穿透所述第二上绝缘层、所述埋置绝缘图案和所述顶部支承层，其中所述多个位线接触件中的相应位线接触件将所述多个沟道结构中的相应沟道结构电连接到所述位线。
12.根据权利要求11所述的集成电路装置，其中，限定所述第一上绝缘层的所述键开口的侧壁包括第一台阶部。
13.根据权利要求12所述的集成电路装置，其中，所述第一上绝缘层的所述侧壁包括：
第一区段，其以第一倾斜角延伸；
第二区段，其以小于所述第一倾斜角的第二倾斜角从所述第一区段延伸；以及
第三区段，其以大于所述第二倾斜角的第三倾斜角从所述第二区段延伸。
14.根据权利要求12所述的集成电路装置，其中，所述第一上绝缘层的所述侧壁还包括位于所述第一上绝缘层的所述侧壁的上端和所述第一台阶部之间的第二台阶部。
15.根据权利要求11所述的集成电路装置，
其中，所述第二上绝缘层和所述顶部支承层包括氧化硅，并且
其中，所述埋置绝缘图案包括多晶硅。
16.根据权利要求15所述的集成电路装置，其中，所述埋置绝缘图案包括：
上表面，其接触所述顶部支承层且与所述第二上绝缘层的上表面共面；
下表面，其面向所述多个沟道结构；以及
侧表面，其从所述埋置绝缘图案的所述下表面向所述埋置绝缘图案的所述上表面倾斜。
17.根据权利要求16所述的集成电路装置，
其中，所述埋置绝缘图案的所述上表面包括平坦表面，并且
其中，所述埋置绝缘图案的所述下表面包括不平坦形状。
18.根据权利要求16所述的集成电路装置，其中，所述埋置绝缘图案的所述侧表面与所述第二上绝缘层接触。
19.一种电子系统，包括：
主基板；
集成电路装置，其位于所述主基板上；以及
控制器，其位于所述主基板上，其中所述控制器电连接到所述集成电路装置，
其中，所述集成电路装置包括：
基底结构；
外围电路结构，其位于所述基底结构上；
输入/输出焊盘，其电连接到所述外围电路结构；
栅极堆叠件，其位于所述外围电路结构上，其中所述栅极堆叠件包括在垂直于所述基底结构的主表面的第一方向上彼此间隔开的多个栅电极；
多个沟道结构，其在所述第一方向上延伸并且穿透所述栅极堆叠件，所述多个沟道结构中的每一个包括从所述栅极堆叠件突出的相应对准键；
第一上绝缘层，其位于所述栅极堆叠件上，其中所述第一上绝缘层包括在所述第一方向上与所述多个沟道结构重叠的键开口，其中所述键开口的侧壁包括第一台阶部；
第二上绝缘层，其位于所述第一上绝缘层的所述键开口中，其中所述第二上绝缘层位于所述多个沟道结构中的每一个的所述相应对准键上；
顶部支承层，其位于所述第二上绝缘层上；
位线，其位于所述顶部支承层上；以及
多个位线接触件，其穿透所述第二上绝缘层和所述顶部支承层，并且将所述多个沟道结构中的相应沟道结构电连接到所述位线。
20.根据权利要求19所述的电子系统，
其中，所述主基板还包括导电互连图案，所述导电互连图案将所述集成电路装置和所述控制器彼此电连接，并且
其中，所述集成电路装置还包括：
埋置绝缘图案，其位于所述第二上绝缘层和所述顶部支承层之间，其中所述埋置绝缘图案位于所述第二上绝缘层的凹陷部分中；并且
其中，所述埋置绝缘图案的侧表面从所述顶部支承层向所述第二上绝缘层的下表面倾斜。
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Family Cites Families (8)

* Cited by examiner, † Cited by third party
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KR20070110629A (ko) 2006-05-15 2007-11-20 주식회사 하이닉스반도체 플래쉬 메모리 셀
KR101809512B1 (ko) 2011-03-09 2017-12-15 삼성전자 주식회사 비휘발성 메모리 소자 및 그 제조 방법
KR20140063145A (ko) 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US20160268290A1 (en) 2015-03-11 2016-09-15 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor device and semiconductor device
KR102693517B1 (ko) 2016-05-27 2024-08-08 삼성전자주식회사 수직형 메모리 장치
KR20180115550A (ko) 2017-04-13 2018-10-23 에스케이하이닉스 주식회사 반도체 장치의 제조 방법
US10586803B2 (en) 2018-04-24 2020-03-10 Sandisk Technologies Llc Three-dimensional memory device and methods of making the same using replacement drain select gate electrodes
KR20210035465A (ko) * 2019-09-24 2021-04-01 삼성전자주식회사 실리사이드를 갖는 스트링 선택 라인 게이트 전극을 포함하는 3차원 메모리 소자

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