CN115835648A - 制造集成电路设备的方法和制造具有其的电子系统的方法 - Google Patents

制造集成电路设备的方法和制造具有其的电子系统的方法 Download PDF

Info

Publication number
CN115835648A
CN115835648A CN202211121681.8A CN202211121681A CN115835648A CN 115835648 A CN115835648 A CN 115835648A CN 202211121681 A CN202211121681 A CN 202211121681A CN 115835648 A CN115835648 A CN 115835648A
Authority
CN
China
Prior art keywords
mold
mold stack
forming
semiconductor substrate
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202211121681.8A
Other languages
English (en)
Inventor
姜相敏
金亨俊
张祐赈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN115835648A publication Critical patent/CN115835648A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

一种制造集成电路设备的方法包括：在半导体衬底上形成模具堆叠，该模具堆叠包括交替地布置的多个绝缘层和多个模具层。在模具堆叠上形成包括开口的掩膜图案。通过去除通过开口暴露的模具堆叠来形成沟道孔。牺牲膜形成在通过沟道孔暴露的模具堆叠的侧壁上。对牺牲膜和模具堆叠执行氧化工艺，以将牺牲膜转换为牺牲氧化膜。执行刻蚀工艺以去除牺牲氧化膜。

Description

制造集成电路设备的方法和制造具有其的电子系统的方法
对相关申请的交叉引用
本申请要求于2021年9月17日向韩国知识产权局提交的韩国专利申请第10-2021-0125208号的优先权，该韩国专利申请的公开内容通过引用整体合并于此。
技术领域
本发明构思涉及制造集成电路设备(device)的方法和制造具有该集成电路设备的电子系统的方法，并且更具体地，涉及制造具有非易失性竖直存储设备的集成电路设备的方法和制造包括该集成电路设备的电子系统的方法。
背景技术
已经提高了集成电路设备的集成度以提供提高的性能和经济效率。具体地，存储设备的高的集成度为对其应用了该存储设备的电子产品提供了提高的经济效率。二维(2D)存储设备的集成度主要地由单位存储器单元所占据的面积(area)确定，并且因此，极大地受到微图案形成技术水平的影响。然而，需要昂贵的设备来形成微图案，并且芯片管芯的面积有限。因此，虽然已经提高了2D存储设备的集成度，但是2D存储设备的集成度仍然有限。因此，对于具有三维(3D)结构的竖直存储设备的需求增加。
发明内容
本发明构思通过在半导体衬底上形成具有基本上竖直的侧壁(lateral wall)的沟道孔，提供了沟道结构的结构可靠性和电子可靠性的提高。
本发明构思的技术思想寻求实现的目标不限于前述，本领域技术人员可以从以下描述中清楚地理解其他目的。
根据本发明构思的实施例，一种制造集成电路设备的方法包括：在半导体衬底上形成模具堆叠(mold stack)，该模具堆叠包括交替地布置的多个绝缘层和多个模具层。在模具堆叠上形成包括开口的掩膜图案。通过去除通过开口暴露的模具堆叠来形成沟道孔。在通过沟道孔暴露的模具堆叠的侧壁上形成牺牲膜。对牺牲膜和模具堆叠执行氧化工艺，以将牺牲膜转换为牺牲氧化膜。执行刻蚀工艺以去除牺牲氧化膜。
根据本发明构思的实施例，一种制造集成电路设备的方法包括：在半导体衬底上形成第一模具堆叠，该第一模具堆叠包括交替地布置的多个绝缘层和多个模具层。在第一模具堆叠上形成包括第一开口的第一掩膜图案。通过去除通过第一开口暴露的第一模具堆叠来形成第一沟道孔。在第一模具堆叠上形成第二模具堆叠。第二模具堆叠包括交替地布置的多个绝缘层和多个模具层。在第二模具堆叠上形成包括第二开口的第二掩膜图案。通过去除通过第二开口暴露的第二模具堆叠来形成第二沟道孔。在分别通过第一沟道孔和第二沟道孔暴露的第一模具堆叠和第二模具堆叠的侧壁上形成牺牲膜。对牺牲膜、第一模具堆叠和第二模具堆叠执行氧化工艺，以将牺牲膜转换为牺牲氧化膜。执行刻蚀工艺以去除牺牲氧化膜。
根据本发明构思的实施例，一种制造电子系统的方法包括准备主衬底。集成电路设备布置在主衬底上。电连接到集成电路设备的控制器布置在主衬底上。一种制造集成电路设备的方法包括在半导体衬底上形成模具堆叠，该模具堆叠包括交替地布置的多个绝缘层和多个模具层。在模具堆叠上形成包括开口的掩膜图案。通过去除通过开口暴露的模具堆叠来形成沟道孔。牺牲膜形成在通过沟道孔暴露的模具堆叠的侧壁上。对牺牲膜和模具堆叠执行氧化工艺，以将牺牲膜转换为牺牲氧化膜。执行刻蚀工艺以去除牺牲氧化膜。采用多个栅极电极来代替多个模具层。
附图说明
从以下结合附图进行的详细描述中，将更加清楚地理解本发明构思的实施例，在附图中：
图1是示出根据本发明构思的实施例的集成电路设备的框图；
图2是根据本发明构思的实施例的集成电路设备的存储单元阵列的等效电路图；
图3是示出根据本发明构思的实施例的通过制造集成电路设备的方法所制造的集成电路设备的组件的平面图；
图4是根据本发明构思的实施例的、沿图3的线IV-IV’截取的通过制造集成电路设备的方法所制造的集成电路设备的组件的截面图；
图5是根据本发明构思的实施例的、从图4的区域V截取的通过制造集成电路设备的方法所制造的集成电路设备的组件的放大图；
图6是根据本发明构思的实施例的、从图4的区域VI截取的通过制造集成电路设备的方法所制造的集成电路设备的组件的放大图；
图7A至图7I是根据本发明构思的实施例，逐步骤地示出制造集成电路设备的方法的截面图；
图8至图11是根据本发明构思的实施例的集成电路设备的截面图；
图12是示出根据本发明构思的实施例的包括集成电路设备的电子系统的图；
图13是示出根据本发明构思的实施例的通过制造包括集成电路设备的电子系统的方法所制造的电子系统的透视图；和
图14和图15是示出根据本发明构思的实施例的包括集成电路设备的半导体封装的截面图。
具体实施方式
在下文中，参考附图详细地描述本发明构思的实施例。
图1是示出根据实施例的集成电路设备的框图。
参考图1，集成电路设备10可以包括存储单元阵列20和外围电路30。
存储单元阵列20可以包括多个存储单元块BLK1，BLK2，...，BLKn。N可以是大于或等于3的整数。多个存储单元块BLK1，BLK2，...，BLKn中的每个可以包括多个存储单元。多个存储单元块BLK1，BLK2，...，BLKn可以通过位线BL、字线WL、串选择线SSL和接地选择线GSL连接到外围电路30。
存储单元阵列20可以通过位线BL连接到页缓冲器34，并且通过字线WL、串选择线SSL和接地选择线GSL连接到行解码器32。在存储单元阵列20中，在多个存储单元块BLK1，BLK2，...，BLKn中所包括的多个存储单元中的每个可以是闪存单元。存储单元阵列20可以包括三维(3D)存储单元阵列。3D存储单元阵列可以包括多个NAND串，以及多个NAND串中的每个可以包括连接到多个竖直地堆叠的字线WL的多个存储单元。
外围电路30可以包括行解码器32、页缓冲器34、数据输入/输出电路36和控制逻辑38。在实施例中，外围电路30可以进一步包括各种电路，诸如生成针对集成电路设备10的操作所需要的各种电压的电压生成电路、校正从存储单元阵列20读取的数据中的错误的纠错电路、输入/输出接口等。
在如图1所示的实施例中，外围电路30可以从集成电路设备10的外部接收地址ADDR、命令CMD和控制信号CTRL，以及与集成电路设备10外部的设备接收和发送数据DATA。
下面进一步详细地描述外围电路30的配置。
行解码器32可以响应来自外部的地址ADDR来选择多个存储单元块BLK1，BLK2，...，BLKn中的至少一个，并且可以选择所选择的存储单元块的字线WL、串选择线SSL和接地选择线GSL。行解码器32可以将用于存储器操作的电压发送到所选择的存储单元块的字线WL。
页缓冲器34可以通过位线BL连接到存储单元阵列20。在编程操作期间，页缓冲器34可以作为写入驱动器操作，并且根据要存储在存储单元阵列20中的数据DATA向位线BL施加电压；以及在读取操作期间，页缓冲器34可以作为读出放大器操作，并且读取存储在存储单元阵列20中的数据DATA。页缓冲器34可以根据从控制逻辑38提供的控制信号PCTL来操作。
数据输入/输出电路36可以通过数据线DL连接到页缓冲器34。在编程操作期间，数据输入/输出电路36可以从存储器控制器接收数据DATA，以及基于从控制逻辑38提供的列地址C_ADDR来向页缓冲器34提供编程数据DATA。在读取操作期间，数据输入/输出电路36可以基于从控制逻辑38提供的列地址C_ADDR，将存储在页缓冲器34中的读取数据DATA提供给存储器控制器。数据输入/输出电路36可以向控制逻辑38或行解码器32发送输入地址或命令。
控制逻辑38可以从存储器控制器接收命令CMD和控制信号CTRL。控制逻辑38可以向行解码器32提供行地址R_ADDR，以及向数据输入/输出电路36提供列地址C_ADDR。控制逻辑38可以响应于控制信号CTRL来生成在集成电路设备10中使用的各种内部控制信号。例如，当执行诸如编程操作或擦除操作等的存储器操作时，控制逻辑38可以调整提供给字线WL和位线BL的电压电平。
图2是根据实施例的集成电路设备的存储单元阵列的等效电路图。
参考图2，提供了具有竖直沟道结构的竖直NAND闪存设备的等效电路图的示例。
存储单元阵列MCA可以包括多个存储单元串MCS。存储单元阵列MCA可以包括多个位线BL、多个字线WL、至少一个串选择线SSL、至少一个接地选择线GSL和公共源极线CSL。
多个存储单元串MCS可以形成在多个位线BL和公共源极线CSL之间。图2将多个存储单元串MCS示出为分别地包括两个串选择线SSL。然而，本发明构思的实施例不必限于此。例如，多个存储单元串MCS可以各自包括一个串选择线SSL等。
多个存储单元串MCS可以各自包括串选择晶体管SST、接地选择晶体管GST以及多个存储单元晶体管MC1，MC2，...，MCn-1，MCn。在实施例中，串选择晶体管SST的漏极区域可以连接到位线BL，并且接地选择晶体管GST的源极区域可以连接到公共源极线CSL。公共源极线CSL可以是公共地连接到多个接地选择晶体管GST的源极区域的区域。
串选择晶体管SST可以连接到串选择线SSL，并且接地选择晶体管GST可以连接到接地选择线GSL。多个存储单元晶体管MC1，MC2，...，MCn-1，MCn可以分别地连接到多个字线WL。
图3是示出根据实施例的通过制造集成电路设备的方法所制造的集成电路设备的组件的平面图。图4是沿图3的线IV-IV’截取的截面图。图5是图4的V区域的放大图。图6是图4的VI区域的放大图。
参考图3至图6，集成电路设备100可以包括单元阵列结构CS，该单元阵列结构CS包括存储单元区域MCR和连接区域CON。
存储单元区域MCR可以是其中形成有上面参考图2描述的竖直沟道结构NAND类型存储单元阵列MCA的区域。连接区域CON可以是其中形成有焊盘部分PAD的区域，该焊盘部分PAD用于将形成在存储单元区域MCR中的存储单元阵列MCA电连接到外围电路区域。
在实施例中，半导体衬底101可以包括半导体材料，例如，IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅(Si)、锗(Ge)或硅锗。半导体衬底101可以作为体晶片或其上形成有外延层的晶片而提供。然而，本发明构思的实施例不必限于此。例如，在一些实施例中，半导体衬底101可以包括绝缘体上硅(SOI)衬底或绝缘体上锗(GeOI)衬底。
栅极堆叠GS可以在半导体衬底101上沿与半导体衬底101的上表面平行的第一方向(X方向)和第二方向(Y方向)延伸。栅极堆叠GS可以包括多个栅极电极130和多个绝缘层140，并且多个栅极电极130和多个绝缘层140可以在与半导体衬底101的上表面垂直的第三方向(Z方向)上交替地布置。此外，上绝缘层150可以布置在栅极堆叠GS的顶部。
栅极电极130可以包括掩埋导电层132(图5)和围绕掩埋导电层132的上表面、底表面和侧表面的绝缘衬垫(liner)134。例如，在实施例中，掩埋导电层132可以包括诸如钨的金属、诸如硅化钨的金属硅化物、掺杂多晶硅或其组合。在一些实施例中，绝缘衬垫134可以包括诸如氧化铝的高k材料。
多个栅极电极130可以对应于以上参考图2所示的实施例描述的、构成存储单元串MCS的接地选择线GSL、字线WL和至少一个串选择线SSL。例如，最下的栅极电极130可以用作接地选择线GSL，最上的栅极电极130可以用作串选择线SSL，以及其余的栅极电极130可以用作字线WL。因此，可以提供其接地选择晶体管GST、串选择晶体管SST和存储单元晶体管MC1，MC2，...，MCn-1，MCn在之间串联连接的存储单元串MCS。
根据制造本发明构思的集成电路设备100的方法，多个栅极电极130中的每个可以包括在与沟道结构160邻近的端部处的圆形凹陷130D。由圆形凹陷130D在栅极堆叠GS的上部所占据的区域(area)可以小于由圆形凹陷130D在栅极堆叠GS的下部所占据的区域。例如，位于栅极堆叠GS的下部的栅极电极130的端部可以相对地更加凹陷。
在半导体衬底101上，多个字线切割(cut)170可以在字线切割开口WLH中沿第一方向(X方向)延伸。布置在一对字线切割170之间的栅极堆叠GS可以构成块，并且该对字线切割170可以定义栅极堆叠GS在第二方向(Y方向)上的宽度。字线切割170可以包括绝缘间隔物172和绝缘隔离层174。例如，字线切割170可以具有绝缘结构。多个公共源极区域CSR可以形成在半导体衬底101处。多个公共源极区域CSR可以是掺杂有高浓度杂质的杂质区。字线切割170可以具有锥形形状，其中，字线切割170的水平宽度在第三方向(Z方向)上从其上部朝向下部逐渐变小(taper off)。
在存储单元区域MCR中，多个沟道结构160可以从半导体衬底101的上表面延伸，在第三方向(Z方向)上穿透栅极电极130。在实施例中，多个沟道结构160可以在第一方向(X方向)和第二方向(Y方向)上以一定间隔彼此间隔开。例如，多个沟道结构160可以以之字形或交错方式布置。然而，本发明构思的实施例不必限于此。
多个沟道结构160可以形成为在穿透栅极堆叠GS的沟道孔160H中延伸。多个沟道结构160可以各自包括栅极绝缘层162、沟道层164、掩埋绝缘层166和导电塞168。栅极绝缘层162和沟道层164可以顺序地布置在沟道孔160H的侧壁上。例如，栅极绝缘层162可以共形地布置在沟道孔160H的侧壁上，并且沟道层164可以共形地布置在沟道孔160H的侧壁和底部上。掩埋绝缘层166被布置为填充沟道层164上的沟道孔160H的剩余空间。与沟道层164直接接触并且阻挡沟道孔160H的入口(例如，最上部分)的导电塞168可以布置在沟道孔160H上。然而，本发明构思的实施例不必限于此。例如，在一些实施例中，可以省略掩埋绝缘层166，并且沟道层164可以形成为柱状形状以填充沟道层164的剩余空间。由沟道层164和掩埋绝缘层166占据的区域可以具有矩形形状，其中，这些区域的水平宽度沿第三方向(Z方向)、从上部到下部基本上是常数。
多个沟道结构160可以与半导体衬底101直接接触。在一些实施例中，沟道层164可以被布置为在沟道孔160H的底部处与半导体衬底101的上表面直接接触。在一些实施例中，具有一定高度的接触半导体层可以在沟道孔160H底部处形成在半导体衬底101上，并且沟道层164可以通过接触半导体层电连接到半导体衬底101。
栅极绝缘层162可以具有下述结构：该结构包括隧道介电膜162A、电荷存储膜162B和阻挡介电膜162C，上述隧道介电膜162A、电荷存储膜162B和阻挡介电膜162C以所陈述的顺序设置在沟道层164的外壁上。构成栅极绝缘层162的隧道介电膜162A、电荷存储膜162B和阻挡介电膜162C的相对厚度不限于附图的描述，并且可以变化。
在实施例中，隧道介电膜162A可以包括氧化硅、氧化铪、氧化铝、氧化锆、氧化钽等。电荷存储膜162B可以是在其中可以存储从沟道层164穿过隧道介电膜162A的电子的区域，并且可以包括氧化硅、氮化硼、氮化硅硼或掺杂有杂质的多晶硅。阻挡介电膜162C可以包括氧化硅、氮化硅或具有比氧化硅的介电常数更大的介电常数的金属氧化物。
根据制造本发明构思的集成电路设备100的方法，多个沟道结构160中的每个可以包括在与栅极电极130邻近的侧壁上的圆形突起162D。圆形突起162D可以是阻挡介电膜162C的一部分。由圆形突起162D在栅极堆叠GS的上部所占据的区域可以小于由圆形突起162D在栅极堆叠GS的下部所占据的区域。例如，位于栅极堆叠GS的下部的沟道结构160的侧壁可以相对地更加突出。
在连接区域CON中，栅极电极130可以延伸以在栅极电极130的端部处形成焊盘部分PAD，并且覆盖绝缘层120可以布置为覆盖焊盘部分PAD。此外，栅极电极130的端部可以具有比栅极电极130的其他部分更大的厚度(例如，在第三方向或Z方向上的长度)。例如，焊盘部分PAD可以具有比栅极电极130的剩余部分更高的上表面。然而，本发明构思的实施例不必限于此。
在连接区域CON中，随着栅极电极130在第三方向(Z方向)上离开半导体衬底101的上表面的距离增加，多个栅极电极130可以延伸以在第一方向(X方向)上具有更短的长度。例如，在连接区域CON中，多个栅极电极130可以具有阶梯结构。
在连接区域CON中，通过穿透覆盖绝缘层120连接到焊盘部分PAD的接触塞CNT可以布置在接触孔CNTH处。在实施例中，接触塞CNT可以具有锥形的柱状形状，其中，接触塞CNT的宽度在第三方向(Z方向)上、从其上部朝向下部减小(例如，逐渐变小)。
在实施例中，可以形成通过穿透连接区域CON中的栅极堆叠GS而在第三方向(Z方向)上延伸的多个虚拟沟道结构。可以形成虚拟沟道结构，以防止在集成电路设备100的制造工艺中的栅极堆叠GS的变弯或弯曲，以及增加集成电路设备100的结构稳定性。
在实施例中，位线接触BLC可以穿透上绝缘层150并且与沟道结构160的导电塞168直接接触；以及在上绝缘层150上，与位线接触BLC直接接触的位线BL可以在第二方向(Y方向)上延伸。此外，在连接区域CON中，导线ML可以形成在上绝缘层150上。在实施例中，上支撑层可以进一步形成在上绝缘层150和位线BL之间以及在上绝缘层150和导线ML之间。
栅极堆叠GS的高度越大，沟道结构160的纵横比(诸如沟道结构160的高度与宽度的比率)可能变得越大。例如，在栅极堆叠GS包括多个栅极电极130的结构中，沟道结构160的纵横比可以变得甚至更大。除此之外，根据形成沟道孔160H的干法刻蚀工艺的特性，沟道结构160可以具有进一步的锥形形状。这种形状可以导致沟道结构160的结构属性和电属性降低的问题。
因此，如下所述，制造集成电路设备100的方法可以在锥形的沟道孔160H(参见图7C)内形成牺牲膜SL并且执行氧化工艺。以这种方式，可以在半导体衬底101上形成具有与半导体衬底101基本上垂直的侧壁的沟道孔160H，这导致沟道结构160的结构可靠性和电可靠性的增加。
即使栅极堆叠GS的高度增加，根据本发明构思的方面的集成电路设备100也可以增加产品的可靠性和产率，从而导致沟道结构160的纵横比增加。
图7A至图7I是根据本发明构思的实施例，逐步骤地示出制造集成电路设备的方法的截面图。
在这些实施例中，还提供了参考图3至图6描述的制造集成电路设备100的方法的示例。为了便于解释，图4被部分地示出。
制造集成电路设备的方法可以包括以下工艺。这里，当实施例以某种其他方式实现时，某些工艺可以按照与这里描述的顺序不同的顺序来执行。例如，顺序地描述的两个工艺可以基本上同时执行，或者可以按照与所陈述的顺序相反的顺序来执行。
参考图7A，可以在半导体衬底101中定义有源区AC，以及可以通过交替地堆叠多个绝缘层140和多个模具层130M来形成模具堆叠MS。例如，多个绝缘层140和多个模具层130M可以交替地布置(例如，在第三方向上)。
在实施例中，多个绝缘层140可以包括绝缘体，诸如氧化硅、氮氧化硅等。多个绝缘层140可以包括具有与多个模具层130M的刻蚀选择性不同的刻蚀选择性的材料。
多个模具层130M中的每个可以提供用于在后续工艺中形成接地选择线GSL、多个字线WL和多个串选择线SSL的空间。在多个模具层130M当中，来自半导体衬底101的第一模具层130M可以提供用于形成接地选择线GSL的空间。在实施例中，多个模具层130M可以包括氮化硅、氮氧化硅或掺杂有杂质的多晶硅等。
在实施例中，多个绝缘层140和多个模具层130M中的每个可以通过化学气相沉积(CVD)、等离子体增强CVD(PECVD)或原子层沉积(ALD)来形成。
参考图7B，通过刻蚀模具堆叠MS，可以形成暴露半导体衬底101的沟道孔160H。
在模具堆叠MS上形成具有开口的掩膜图案MP之后，可以通过使用掩膜图案MP作为刻蚀掩膜来形成沟道孔160H。在实施例中，掩膜图案MP可以通过光刻形成。此外，可以在完成沟道孔160H的刻蚀工艺之后去除掩膜图案MP。
在实施例中，紧接在刻蚀工艺完成之后，沟道孔160H的水平宽度可以朝向半导体衬底101逐渐变小。例如，沟道孔160H的水平宽度可以从模具堆叠MS的上表面到半导体衬底101连续地减小。这是由于在形成具有高纵横比的沟道孔160H期间的干法刻蚀工艺的特性。
参考图7C，牺牲膜SL可以形成在沟道孔160H的侧壁上，以将沟道孔160H的锥形形状改变为矩形形状。
在实施例中，牺牲膜SL可以包括含硅(Si)的材料，例如，氮化硅、氮氧化硅、多晶硅等。牺牲膜SL可以通过CVD、PECVD或ALD形成。然而，本发明构思的实施例不必限于此。
牺牲膜SL的水平宽度在模具堆叠MS的上部可以比在模具堆叠MS的下部更大。因此，由于沟道孔160H的锥形的程度可以由牺牲膜SL补偿，所以沟道孔160H的侧壁可以形成为在第三方向(Z方向)上与半导体衬底101的上表面基本上垂直。
参考图7D，可以对模具堆叠MS执行自由基氧化工艺。
可以对模具堆叠MS执行自由基氧化工艺，其中，牺牲膜SL(参见图7C)形成在沟道孔160H的锥形的侧壁上。例如，在实施例中，氧化工艺可以是使用远程等离子体的自由基氧化工艺。
由于氧化工艺，牺牲膜SL(参见图7C)可以完全地转换为牺牲氧化膜OL。因此，在执行刻蚀工艺之后，沟道孔160H可以具有矩形形状，其中，沟道孔160H的水平宽度沿第三方向(Z方向)、从半导体衬底101的上表面起是常数。例如，模具堆叠MS上部处的牺牲氧化膜OL的水平宽度可以与模具堆叠MS下部处的牺牲氧化膜OL的水平宽度基本上相同。
在一些实施例中，牺牲氧化膜OL可以包括沿其外壁定位的多个圆形突起OD。多个圆形突起OD可以形成为与其中布置有多个模具层130M的区域直接接触。
在实施例中，在模具堆叠MS的上部处与绝缘层140直接接触的牺牲氧化膜OL的水平宽度可以与在模具堆叠MS的下部处与绝缘层140直接接触的牺牲氧化膜OL的水平宽度基本上相同。另外，模具堆叠MS的上部处的模具层130M的氧化部分的区域(例如，尺寸)可以小于模具堆叠MS的下部处的模具层130M的氧化部分的区域(例如，尺寸)
圆形凹陷130D可以形成在多个模具层130M的邻近沟道孔160H的端部，并且在模具堆叠MS的上部处的圆形凹陷130D的区域可以小于位于模具堆叠MS的下部处的圆形凹陷130D的区域。这种形状可以是由于沟道孔160H的锥形的程度被牺牲膜SL补偿的位置的差异(参见图7C)。
参考图7E，可以通过执行用于去除的刻蚀工艺来去除牺牲氧化膜OL(参见图7D)。
可以执行竖直地刻蚀在沟道孔160H内形成的牺牲氧化膜OL(参见图7D)的工艺。例如，在实施例中，竖直刻蚀工艺可以是使用包含氢氟酸的刻蚀剂的湿法刻蚀工艺。在一些实施例中，多个圆形突起OD可以不被去除并且保留在多个模具层130M的端部。然而，本发明构思的实施例不必限于此。例如，在一些实施例中，可以去除多个圆形突起OD，并且可以暴露多个模具层130M的端部。
在执行刻蚀工艺之后，沟道孔160H可以具有矩形形状，其中，沟道孔160H的水平宽度沿第三方向(Z方向)、从半导体衬底101的上表面到模具堆叠MS的上表面是常数。
参考图7F，沟道结构160可以形成在沟道孔160H处。
沟道结构160可以在穿透多个绝缘层140和多个模具层130M的沟道孔160H中延伸并且形成在其中。沟道结构160可以包括栅极绝缘层162、沟道层164和掩埋绝缘层166。栅极绝缘层162和沟道层164可以顺序地布置在沟道孔160H的侧壁上。例如，栅极绝缘层162可以共形地布置在沟道孔160H的侧壁上，并且沟道层164可以共形地布置在沟道孔160H的侧壁和底部上。掩埋绝缘层166可以被布置为填充沟道层164上的沟道孔160H的剩余空间。
在一些实施例中，栅极绝缘层162可以与多个圆形突起OD(参见图7E)合并，以形成多个圆形突起162D。然而，本发明构思的实施例不必限于此。例如，在一些实施例中，栅极绝缘层162可以形成在先前由多个圆形突起OD(参见图7E)占据的区域中，以形成多个圆形突起162D。以这种方式，栅极绝缘层162的多个圆形突起162D可以形成为与多个模具层130M的圆形凹陷130D相对。
参考图7G，通过部分地刻蚀模具堆叠MS，可以形成字线切割开口WLH。
在模具堆叠MS上形成具有开口的掩膜图案之后，通过使用该掩膜图案作为刻蚀掩膜，可以形成通过穿透多个绝缘层140和多个模具层130M而暴露半导体衬底101的字线切割开口WLH。
然后，可以通过将杂质离子注入通过字线切割开口WLH暴露的半导体衬底101中来形成公共源极区域CSR。
参考图7H，可以由通过字线切割开口WLH去除多个模具层130M来形成多个栅极空间130S。
通过多个栅极空间130S，多个绝缘层140中的每个可以被部分地暴露。
形成多个栅极空间130S的工艺可以包括通过使用相对于多个绝缘层140具有刻蚀选择性的刻蚀配方来水平地刻蚀多个模具层130M的工艺。例如，在多个模具层130M是氮化硅并且多个绝缘层140是氧化硅的实施例中，竖直刻蚀工艺可以是使用包含磷酸的刻蚀剂的湿法刻蚀工艺。然而，本发明构思的实施例不必限于此。
参考图7I，填充多个栅极空间130S的多个栅极电极130(参见图7H)可以形成为采用多个栅极电极130来代替通过刻蚀去除的多个模具层130M。
多个栅极电极130中的每个可以包括掩埋导电层132和围绕掩埋导电层132的绝缘衬垫134。多个栅极电极130和多个绝缘层140可以构成栅极堆叠GS。
在制造本发明构思的实施例的集成电路设备的方法中，多个栅极电极130中的每个可以包括在邻近沟道结构160的端部处的圆形凹陷130D。由圆形凹陷130D在栅极堆叠GS的上部处所占据的区域可以小于由圆形凹陷130D在栅极堆叠GS的下部处所占据的区域。例如，位于栅极堆叠GS的下部的栅极电极130的端部可以相对地更加凹陷。
参考图3-图4，根据本发明构思的实施例的集成电路设备100可以通过下述来制造：在字线切割开口WLH中形成字线切割170、形成上绝缘层150、形成穿透上绝缘层150的一部分的多个位线接触BLC、以及形成连接到多个位线接触BLC的多个位线BL。
图8至图11是根据本发明构思的实施例的集成电路设备的截面图。
集成电路设备(200、300和400)的大多数组件和构成下面描述的组件的材料与上面参考图3至图6描述的那些基本上相同或相似。因此，为了便于解释，关注于与上述集成电路设备100的差异来进一步描述实施例。此外，图10是图9的X区域的放大图。
参考图8所示的实施例，集成电路设备200可以包括外围电路结构PS和单元阵列结构CS，单元阵列结构CS布置在高于外围电路结构PS的竖直水平(例如，在第三方向上、从衬底101的上表面起的距离)处。
图8所示实施例的集成电路设备200可以具有外围上单元(COP)结构，其中，单元阵列结构CS布置在外围电路结构PS上。基础结构110可以(例如，在第三方向上)布置在外围电路结构PS和单元阵列结构CS之间。
外围电路结构PS可以包括布置在半导体衬底101上的外围电路晶体管60TR和外围电路布线70。有源区域AC可以由半导体衬底101中的设备隔离膜102定义，以及多个外围电路晶体管60TR可以在有源区域AC上形成。多个外围电路晶体管60TR可以包括外围电路栅极60G和布置在外围电路栅极60G的任一侧上的半导体衬底101的一部分处的源极/漏极区域62。
在实施例中，外围电路布线70可以包括多个外围电路接触72和多个外围电路金属层74。层间绝缘膜80可以布置在半导体衬底101上，以覆盖外围电路晶体管60TR和外围电路布线70。多个外围电路金属层74可以具有多层结构，该多层结构包括布置在不同竖直水平处的多个金属层。在图8所示的实施例中，多个外围电路金属层74被示出为具有相同的高度(例如，在第三方向上的长度)；然而，与这样的描述不同，布置在某一水平(例如，最上水平)处的外围电路金属层74可以具有比布置在其余水平处的外围电路金属层74更高的高度。
根据本发明构思的实施例，通过制造集成电路设备的方法所制造的集成电路设备200可以通过在半导体衬底101上形成具有与半导体衬底101基本上垂直的侧壁的沟道孔160H来增加沟道结构160的结构可靠性和电可靠性。
参考图9和图10，集成电路设备300可以包括在集成电路设备300下部处的第一栅极堆叠GS1和在集成电路设备300上部处的第二栅极堆叠GS2。
在实施例的集成电路设备300中，第一栅极堆叠GS1可以包括多个第一栅极电极130和多个第一绝缘层140，并且多个第一栅极电极130和多个第一绝缘层140可以在与基础结构110的上表面垂直的第三方向(Z方向)上交替地布置。此外，第一上绝缘层150可以布置在第一栅极堆叠GS1的顶部处。
第二栅极堆叠GS2可以包括多个第二栅极电极230和多个第二绝缘层240，并且多个第二栅极电极230和多个第二绝缘层240可以在第三方向(Z方向)上交替地布置在第一栅极堆叠GS1上。此外，第二上绝缘层250可以布置在第二栅极堆叠GS2的顶部。另外，在连接区域CON中，第一栅极堆叠GS1可以具有第一阶梯结构，其中，随着第一栅极电极130在第三方向(Z方向)上、从半导体衬底101的上表面起的距离增加，多个第一栅极电极130延伸以在与半导体衬底101的上表面平行的方向上具有更短的长度；以及第二栅极堆叠GS2可以具有第二阶梯结构，其中，随着第二栅极电极230在第三方向(Z方向)上、远离半导体衬底101的上表面的距离增加，多个第二栅极电极230延伸以在与半导体衬底101的上表面平行的方向上具有更短的长度。
多个沟道结构160可以在穿透第一栅极堆叠GS1的第一沟道孔160H1和穿透第二栅极堆叠GS2的第二沟道孔160H2中延伸并且形成在其中。多个沟道结构160可以在第一沟道孔160H1和第二沟道孔160H2之间的边界处具有基本上竖直的侧壁。
多个沟道结构160可以通过穿透包括上基层(base layer)110U和下基层110L的基础结构110而与半导体衬底101直接接触。可以在与下基层110L相同的水平处去除栅极绝缘层162的一部分，并且沟道层164可以与下基层110L的延伸部分110LE直接接触。栅极绝缘层162的侧壁部分162S和底部部分162L可以通过(例如，在第三方向上)布置在其间的下基层110L的延伸部分110LE而彼此间隔开，并且栅极绝缘层162的底部部分162L可以围绕沟道层164的底表面。因此，沟道层164可以电连接到下基层110L，而不是直接与半导体衬底101接触。
根据本发明构思的实施例，通过制造集成电路设备的方法所制造的集成电路设备300可以通过在半导体衬底101上形成具有与半导体衬底101基本上垂直的侧壁的第一沟道孔160H1和第二沟道孔160H2来增加沟道结构160的结构可靠性和电可靠性。
参考图11，集成电路设备400可以包括芯片到芯片结构。
图11中示出的实施例的集成电路设备400可以包括芯片到芯片结构，其中，在制造了包括单元阵列结构CS的上芯片和包括外围电路结构PS的下芯片之后，上芯片和下芯片彼此接合(bond)。
在一些实施例中，接合可以指代在上芯片的最上部分处形成的接合焊盘与在下芯片的最上部分处形成的接合焊盘之间的接触。在实施例中，接合方法可以包括金属-金属接合结构、硅通孔(TSV)、背通孔堆叠(BVS)、共晶接合结构、球栅阵列接合(BGA)结构、多个布线线路或其组合。
外围电路结构PS可以包括电路板301、层间绝缘层310、多个电路设备360、连接到多个电路设备360中的每个的第一金属层330、以及形成在第一金属层330上的第二金属层340。
层间绝缘层310可以被布置为覆盖多个电路设备360、第一金属层330和第二金属层340，并且包括绝缘体。
下接合焊盘370可以形成在字线接合区域BA1中的第二金属层340上。在字线接合区域BA1中，外围电路结构PS的下接合焊盘370可以通过接合电连接到单元阵列结构CS的上接合焊盘470。
单元阵列结构CS可以提供至少一个存储块。单元阵列结构CS可以包括单元衬底401和公共源极线CSL。多个字线430可以在第三方向(Z方向)上堆叠在单元衬底401上。
在位线接合区域BA2中，沟道结构460可以穿透字线430、串选择线和接地选择线。
在字线接合区域BA1中，字线430可以与单元衬底401的上表面平行地延伸，并且字线430中的每个可以分别地连接到多个接触塞CNT中的一个。关于字线430和多个接触塞CNT，字线430可以在与单元衬底401的上表面平行的方向上以不同的长度延伸，以在所提供的焊盘部分PAD处直接地接触接触塞CNT。
公共源极线接触480可以布置在外部焊盘接合区域PA中。在实施例中，公共源极线接触480可以包括导电材料，诸如金属、金属络合物、多晶硅等，并且可以电连接到公共源极线CSL。
第一输入/输出焊盘350和第二输入/输出焊盘450可以布置在外部焊盘接合区域PA中。覆盖电路板301的下表面的下膜320可以形成在电路板301下方，并且第一输入/输出焊盘350可以形成在下膜320上。覆盖单元衬底401的上表面的上膜420可以形成在单元衬底401上，并且第二输入/输出焊盘450可以形成在上膜420上。
根据本发明构思的实施例，通过制造集成电路设备的方法所制造的集成电路设备400可以通过在单元衬底401上形成具有与单元衬底401基本上垂直的侧壁的沟道孔来增加沟道结构460的结构可靠性和电可靠性。
图12是示出根据实施例的包括集成电路设备的电子系统的图。
参考图12，根据本发明构思的实施例的电子系统1000可以包括集成电路设备1100和电连接到集成电路设备1100的控制器1200。
在实施例中，电子系统1000可以是包括一个或多个集成电路设备1100的存储设备；或者包括存储设备的电子设备。例如，电子系统1000可以是固态驱动器(SSD)设备、通用串行总线(USB)设备、计算系统、医疗设备或包括至少一个集成电路设备1100的通信设备。
集成电路设备1100可以是非易失性竖直存储器设备。例如，集成电路设备1100可以是包括以上参考图3至图11描述的集成电路设备(100、200、300和400)中的至少一个的NAND闪存设备。集成电路设备1100可以包括第一结构1100F和在第一结构1100F上的第二结构1100S。在一些实施例中，第一结构1100F可以紧邻第二结构1100S布置。
在实施例中，第一结构1100F可以是包括解码器电路1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可以是包括下述的存储单元结构：位线BL、公共源极线CSL、多个字线WL、第一栅极上线UL1、第二栅极上线UL2、第一栅极下线LL1、第二栅极下线LL2以及位线BL和公共源极线CSL之间的多个存储单元串CSTR。
在第二结构1100S中，多个存储单元串CSTR中的每个可以包括与公共源极线CSL相邻的下晶体管LT1和LT2、与位线BL相邻的上晶体管UT1和UT2、以及布置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储单元晶体管MCT。下晶体管LT1和LT2的数量以及上晶体管UT1和UT2的数量可以根据本发明构思的实施例而变化，并且不限于图12的实施例中所示的那些。
在一些实施例中，上晶体管UT1和UT2可以包括串选择晶体管，而下晶体管LT1和LT2可以包括接地选择晶体管。第一栅极下线LL1和第二栅极下线LL2中的每个可以是下晶体管LT1和LT2的栅极电极。字线WL可以是存储单元晶体管MCT的栅极电极，并且第一栅极上线UL1和第二栅极上线UL2可以是上晶体管UT1和UT2的栅极电极。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、多个字线WL以及第一栅极上线UL1和第二栅极上线UL2可以通过从第一结构1100F的内部延伸到第二结构1100S的多个第一连接布线1115而电连接到解码器电路1110。多个位线BL可以通过从第一结构1100F的内部延伸到第二结构1100S的多个第二连接布线1125电连接到页缓冲器1120。
在实施例中，在第一结构1100F中，解码器电路1110和页缓冲器1120可以对多个存储单元晶体管MCT中的至少一个执行控制操作。解码器电路1110和页缓冲器1120可以由逻辑电路1130控制。
集成电路设备1100可以通过电连接到逻辑电路1130的至少一个输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可以通过从第一结构1100F的内部延伸到第二结构1100S的输入/输出连接布线1135电连接到逻辑电路1130。
在实施例中，控制器1200可以包括处理器1210、NAND控制器1220和主机接口1230(主机I/F)。在一些实施例中，电子系统1000可以包括多个集成电路设备1100，并且在这样的实施例中，控制器1200可以控制多个集成电路设备1100。
处理器1210可以控制包括控制器1200的电子系统1000的整体操作。处理器1210可以根据特定固件来操作，并且可以控制NAND控制器1220访问集成电路设备1100。NAND控制器1220可以包括被配置为处理与集成电路设备1100的通信的NAND接口1221(NAND I/F)。通过NAND接口1221，可以发送控制集成电路设备1100的控制命令、要记录到集成电路设备1100的多个存储单元晶体管MCT的数据、要从集成电路设备1100的多个存储单元晶体管MCT读取的数据等。主机接口1230可以提供电子系统1000和外部主机之间的通信功能。当通过主机接口1230从外部主机接收到控制命令时，处理器1210可以响应于该控制命令来控制集成电路设备1100。
图13是示出通过制造包括根据实施例的集成电路设备的电子系统的方法制造的电子系统的透视图。
参考图13，根据本发明构思的实施例的电子系统2000可以包括主衬底2001、安装在主衬底2001上的控制器2002、一个或多个半导体封装2003和动态随机存取存储器(DRAM)2004。
在实施例中，主衬底2001可以包括连接器2006，该连接器2006包括将与外部主机连接(engage)的多个引脚。连接器2006中的多个引脚的数量和布置可以根据电子系统2000与外部主机之间的通信接口而变化。在一些实施例中，电子系统2000可以根据包括USB、快速外围组件互连(PCI-Express)、串行高级技术附件(SATA)、用于通用闪速存储(UFS)的M-Phy等的接口中的一个与外部主机通信。在一些实施例中，电子系统2000可以由从外部主机通过连接器2006提供的电力来操作。在实施例中，电子系统2000可以进一步包括电力管理集成电路(PMIC),其被配置为将从外部主机提供的电力分配给控制器2002和半导体封装2003。半导体封装2003和DRAM 2004可以通过形成在主衬底2001上的多个布线图案2005连接到控制器2002。
控制器2002可以将数据记录到半导体封装2003，从半导体封装2003读取数据，以及提高电子系统2000的操作速度。
DRAM 2004可以是缓冲存储器，以减轻作为用于存储数据的空间的半导体封装2003与外部主机之间的速度差。在电子系统2000中所包括的DRAM2004可以作为某种类型的高速缓冲存储器来操作，并且在对半导体封装2003的控制操作期间提供用于临时地存储数据的空间。在电子系统2000中包括DRAM 2004的实施例中，除了控制半导体封装2003的NAND控制器之外，控制器2002还可以包括控制DRAM 2004的DRAM控制器。
半导体封装2003可以包括彼此间隔开的第一半导体封装2003a和第二半导体封装2003b。第一半导体封装2003a和第二半导体封装2003b中的每个可以是包括多个半导体芯片2200的半导体封装。第一半导体封装2003a和第二半导体封装2003b中的每个可以包括封装衬底2100、在封装衬底2100上的多个半导体芯片2200、布置在多个半导体芯片2200中的每个的下表面处的粘合层2300、将多个半导体芯片2200电连接到封装衬底2100的连接结构2400、以及覆盖封装衬底2100上的多个半导体芯片2200和连接结构2400的模具层2500。
封装衬底2100可以是包括多个封装上焊盘2130的印刷电路板。多个半导体芯片2200中的每个可以包括输入/输出焊盘2201。输入/输出焊盘2201可以对应于图12的输入/输出焊盘1101。多个半导体芯片2200中的每个可以包括多个栅极堆叠3210和多个沟道结构3220。多个半导体芯片2200可以包括以上参考图3至图11中所示出的实施例描述的集成电路设备(100、200、300和400)中的至少一个。
在一些实施例中，连接结构2400可以是将输入/输出焊盘2201电连接到封装上焊盘2130的接合布线。因此，第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过接合布线方法彼此连接，并且可以电连接到封装衬底2100的封装上焊盘2130。在一些实施例中，在第一半导体封装2003a和第二半导体封装2003b中，多个半导体芯片2200可以通过包括硅通孔(TSV)的连接结构而不是接合布线方法的连接结构2400来彼此电连接。
在一些实施例中，控制器2002和多个半导体芯片2200可以被包括在一个封装中。在一些实施例中，控制器2002和多个半导体芯片2200可以安装在与主衬底2001不同的单独的插入衬底上，并且控制器2002和多个半导体芯片2200可以通过形成在插入衬底上的布线彼此连接。
图14和图15是示出根据本发明构思的实施例的包括集成电路设备的半导体封装的截面图。
图14和15详细地示出了沿图13的A-A’截取的截面图的配置。
参考图14，在半导体封装3003中，封装衬底2100可以是印刷电路板。
封装衬底2100可以包括主体部分2120、布置在主体部分2120的上表面上的多个上焊盘2130(参见图13)、布置在主体部分2120的下表面上或者通过下部暴露的多个下焊盘2125、以及电连接主体部分2120中的多个上焊盘2130和多个下焊盘2125的多个内部布线2135。多个上焊盘2130可以电连接到多个连接结构2400(参见图13)。多个下焊盘2125可以通过多个导电连接部分2800连接到在图13中作为示例提供的电子系统2000的主衬底2001上的多个布线图案2005。
多个半导体芯片2200中的每个可以包括半导体衬底3010、(例如，在第三方向上)顺序地堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可以包括外围电路区域，该外围电路区域包括多个外围布线3110。第一结构3100可以包括参考图8中所示的实施例描述的外围电路晶体管60TR。尽管第一结构3100在附图中被描述为具有与图8的实施例中所示的集成电路设备200的外围电路区域相同的结构，但是本发明构思的实施例不必限于此。
第二结构3200可以包括公共源极线3205、在公共源极线3205上的栅极堆叠3210、穿透栅极堆叠3210的沟道结构3220以及电连接到沟道结构3220的位线3240。如参考图9的实施例所描述地，栅极堆叠3210可以包括第一栅极堆叠GS1和第二栅极堆叠GS2。第一栅极堆叠GS1和第二栅极堆叠GS2可以包括多个栅极电极130。此外，多个半导体芯片2200中的每个可以包括分别地电连接到多个栅极电极130的多个接触塞CNT。
多个半导体芯片2200中的每个可以包括电连接到第一结构3100的多个外围布线3110并且延伸到第二结构3200中的穿透布线3245。穿透布线3245可以布置在栅极堆叠3210的外部。然而，本发明构思的实施例不必限于此。例如，在一些实施例中，半导体封装3003可以进一步包括穿透栅极堆叠3210的穿透布线3250。多个半导体芯片2200中的每个可以进一步包括电连接到第一结构3100的多个外围布线3110的输入/输出焊盘2201(参见图13)。
参考图15，根据实施例的半导体封装4003可以具有与上面参考图14描述的实施例的半导体封装3003的配置相似的配置。然而，半导体封装4003可以包括多个半导体芯片2200a。
多个半导体芯片2200a中的每个可以包括半导体衬底4010、半导体衬底4010上的第一结构4100、以及通过晶片接合方法在第一结构4100上接合到第一结构4100上的第二结构4200。
在实施例中，第一结构4100可以包括外围布线4110和包括多个第一结(junction)结构4150的外围电路区域。第一结构4100可以包括参考图8的实施例描述的外围电路晶体管60TR。尽管第一结构4100在附图中被描述为具有与图8的集成电路设备200的外围电路区域相同的结构，但是本发明构思的实施例不必限于此。
第二结构4200可以包括公共源极线4205、公共源极线4205与第一结构4100之间的栅极堆叠4210、以及穿透栅极堆叠4210的沟道结构4220。如参考图9所描述地，栅极堆叠4210可以包括第一栅极堆叠GS1和第二栅极堆叠GS2。第一栅极堆叠GS1和第二栅极堆叠GS2可以包括多个栅极电极130。此外，多个半导体芯片2200a中的每个可以包括电连接到栅极电极130的多个接触塞CNT。
另外，多个半导体芯片2200a中的每个可以包括电连接到栅极堆叠4210的多个栅极电极130中的每个的多个第二结结构4250。例如，多个第二结结构4250中的一些可以连接到电连接到沟道结构4220的位线4240。多个第二结结构4250中的其他结结构可以通过多个接触塞CNT电连接到栅极电极130。
第一结构4100的多个第一结结构4150和第二结构4200的多个第二结结构4250可以彼此直接接触并且结合(join)。在实施例中，多个第一结结构4150和多个第二结结构4250的结合部分可以包括金属，例如铜(Cu)。然而，本发明构思的实施例不必限于此。
虽然已经参考本发明的非限制性实施例具体地示出和描述了本发明的构思，但是将理解的是，在不脱离本发明构思的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种制造集成电路设备的方法，所述方法包括：
在半导体衬底上形成模具堆叠，所述模具堆叠包括交替地布置的多个绝缘层和多个模具层；
在所述模具堆叠上形成包括开口的掩膜图案；
通过去除通过所述开口暴露的所述模具堆叠来形成沟道孔；
在通过所述沟道孔暴露的所述模具堆叠的侧壁上形成牺牲膜；
对所述牺牲膜和所述模具堆叠执行氧化工艺，以将所述牺牲膜转换为牺牲氧化膜；以及
执行刻蚀工艺以去除所述牺牲氧化膜。
2.根据权利要求1所述的方法，其中：
在形成所述牺牲膜之前，所述沟道孔具有锥形形状，其中，所述沟道孔的水平宽度沿与所述半导体衬底的上表面垂直的方向增加；以及
在执行所述刻蚀工艺之后，所述沟道孔具有矩形形状，其中，所述沟道孔的水平宽度沿与所述半导体衬底的上表面垂直的方向是常数。
3.根据权利要求1所述的方法，其中：
所述模具堆叠的上部处的所述牺牲膜的水平宽度大于所述模具堆叠的下部处的所述牺牲膜的水平宽度；以及
所述模具堆叠的上部处的所述牺牲氧化膜的水平宽度与所述模具堆叠的下部处的所述牺牲氧化膜的水平宽度相同。
4.根据权利要求3所述的方法，其中，所述模具堆叠的上部处的模具层的氧化部分的尺寸小于所述模具堆叠的下部处的模具层的氧化部分的尺寸。
5.根据权利要求1所述的方法，其中：
在与所述沟道孔接触的所述多个模具层中的每个的端部处形成圆形凹陷；以及
所述模具堆叠的上部处的圆形凹陷的区域小于所述模具堆叠的下部处的圆形凹陷的区域。
6.根据权利要求1所述的方法，进一步包括：
在执行所述刻蚀工艺之后，形成填充所述沟道孔的沟道结构；
通过去除所述模具堆叠的一部分以暴露所述半导体衬底的上表面来形成字线切割开口；以及
通过所述字线切割开口采用多个栅极电极来代替所述多个模具层。
7.根据权利要求6所述的方法，其中：
所述字线切割开口具有锥形形状，其中，所述字线切割开口的水平宽度沿与所述半导体衬底的上表面垂直的方向增加；以及
所述沟道结构具有矩形形状，其中，所述沟道结构的水平宽度沿与所述半导体衬底的上表面垂直的方向是常数。
8.根据权利要求1所述的方法，其中，所述氧化工艺包括使用远程等离子体的自由基氧化工艺。
9.根据权利要求1所述的方法，其中，所述刻蚀工艺包括包含氢氟酸的湿法刻蚀工艺。
10.根据权利要求9所述的方法，其中：
所述牺牲膜完全地转换为所述牺牲氧化膜；以及
所述牺牲膜通过所述刻蚀过程被完全地去除。
11.一种制造集成电路设备的方法，所述方法包括：
在半导体衬底上形成第一模具堆叠，所述第一模具堆叠包括交替地布置的多个绝缘层和多个模具层；
在所述第一模具堆叠上形成包括第一开口的第一掩膜图案；
通过去除通过所述第一开口暴露的所述第一模具堆叠来形成第一沟道孔；
在所述第一模具堆叠上形成第二模具堆叠，所述第二模具堆叠包括交替地布置的多个绝缘层和多个模具层；
在所述第二模具堆叠上形成包括第二开口的第二掩膜图案；
通过去除通过所述第二开口暴露的所述第二模具堆叠来形成第二沟道孔；
在分别通过所述第一沟道孔和所述第二沟道孔暴露的所述第一模具堆叠和所述第二模具堆叠的侧壁上形成牺牲膜；
对所述牺牲膜、所述第一模具堆叠和所述第二模具堆叠执行氧化工艺，以将所述牺牲膜转换为牺牲氧化膜；以及
执行刻蚀工艺以去除所述牺牲氧化膜。
12.根据权利要求11所述的方法，其中：
在形成所述牺牲膜之前，所述第一沟道孔和所述第二沟道孔中的每个的侧壁具有沿与所述半导体衬底上表面垂直的竖直方向的锥形形状；以及
在执行所述刻蚀工艺之后，所述第一沟道孔和所述第二沟道孔中的每个的侧壁沿所述竖直方向与所述半导体衬底的上表面垂直。
13.根据权利要求11所述的方法，进一步包括：
在执行所述刻蚀工艺之后，形成填充所述第一沟道孔和所述第二沟道孔的沟道结构；
在所述第二模具堆叠上形成包括第三开口的第三掩膜图案；
通过去除通过所述第三开口暴露的所述第一模具堆叠和所述第二模具堆叠来形成字线切割开口；以及
通过所述字线切割开口去除所述多个模具层。
14.根据权利要求13所述的方法，其中：
所述字线切割开口具有锥形形状，其中，所述字线切割开口的水平宽度沿与所述半导体衬底的上表面垂直的方向增加；和
所述沟道结构具有矩形形状，其中，所述沟道结构的水平宽度沿与所述半导体衬底的上表面垂直的方向是常数。
15.根据权利要求13所述的方法，其中，所述沟道结构包括从所述沟道结构的侧壁向外突出的多个圆形突起。
16.根据权利要求15所述的方法，其中，所述多个圆形突起的区域沿与所述半导体衬底的上表面垂直的方向变化。
17.根据权利要求15所述的方法，进一步包括：
在去除所述多个模具层之后，在先前被所述多个模具层占据的区域中形成多个栅极电极，
其中，与所述多个圆形突起分别相对应的多个圆形凹陷形成在所述多个栅极电极的端部。
18.根据权利要求13所述的方法，进一步包括在所述半导体衬底和所述第一模具堆叠之间形成基层，
其中，所述基极层直接接触所述沟道结构中的沟道层。
19.一种制造电子系统的方法，所述方法包括：
准备主衬底；
在所述主衬底上布置集成电路设备；和
将电连接到所述集成电路设备的控制器布置在所述主衬底上，
其中，制造所述集成电路设备的方法包括：
在半导体衬底上形成模具堆叠，所述模具堆叠包括交替地布置的多个绝缘层和多个模具层；
在所述模具堆叠上形成包括开口的掩膜图案；
通过去除通过所述开口暴露的所述模具堆叠来形成沟道孔；
在通过所述沟道孔暴露的所述模具堆叠的侧壁上形成牺牲膜；
对所述牺牲膜和所述模具堆叠执行氧化工艺，以将所述牺牲膜转换为牺牲氧化膜；
执行刻蚀工艺以去除所述牺牲氧化膜；和
采用多个栅极电极代替所述多个模具层。
20.根据权利要求19所述的方法，其中：
准备所述主衬底包括形成被配置为电连接所述集成电路设备和所述控制器的布线图案；和
在电连接到所述集成电路设备中的所述布线图案的所述多个栅极电极的端部处形成圆形凹陷。
CN202211121681.8A 2021-09-17 2022-09-15 制造集成电路设备的方法和制造具有其的电子系统的方法 Pending CN115835648A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0125208 2021-09-17
KR1020210125208A KR20230041500A (ko) 2021-09-17 2021-09-17 집적회로 소자의 제조 방법 및 이를 포함하는 전자 시스템의 제조 방법

Publications (1)

Publication Number Publication Date
CN115835648A true CN115835648A (zh) 2023-03-21

Family

ID=85523624

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211121681.8A Pending CN115835648A (zh) 2021-09-17 2022-09-15 制造集成电路设备的方法和制造具有其的电子系统的方法

Country Status (3)

Country Link
US (1) US20230087072A1 (zh)
KR (1) KR20230041500A (zh)
CN (1) CN115835648A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220093700A (ko) * 2020-12-28 2022-07-05 삼성전자주식회사 집적회로 소자 및 이를 포함하는 전자 시스템

Also Published As

Publication number Publication date
KR20230041500A (ko) 2023-03-24
US20230087072A1 (en) 2023-03-23

Similar Documents

Publication Publication Date Title
CN114334992A (zh) 半导体器件和电子系统
CN115440735A (zh) 半导体装置和包括半导体装置的电子系统
US11943926B2 (en) Semiconductor device and data storage system including the same
US12219760B2 (en) Semiconductor chip and semiconductor device including the same
CN115835648A (zh) 制造集成电路设备的方法和制造具有其的电子系统的方法
US12075622B2 (en) Integrated circuit devices and electronic systems including the same
US12002764B2 (en) Integrated circuit device and electronic system including the same
US20230062069A1 (en) Semiconductor device and electronic system
KR20220140303A (ko) 반도체 장치
US20220208781A1 (en) Integrated circuit device and electronic system including same
US20240107775A1 (en) Integrated circuit device and electronic system including the same
US20240107779A1 (en) Integrated circuit device and electronic system including the same
US20240397723A1 (en) Integrated circuit device and electronic system including the same
US20240389325A1 (en) Integrated circuit device and electronic system including the same
US20220262819A1 (en) Integrated circuit device and electronic system including the same
US12225724B2 (en) Methods of manufacturing a semiconductor device
US20230422502A1 (en) Semiconductor devices and data storage systems including the same
US20230005953A1 (en) Integrated circuit devices and electronic systems including the same
US20240395649A1 (en) Semiconductor device
US20240297117A1 (en) Semiconductor devices and data storage systems including the same
US20220344367A1 (en) Methods of manufacturing a semiconductor device
US20230422527A1 (en) Integrated circuit device and electronic system including the same
US20240324219A1 (en) Integrated circuit devices
EP4262334A1 (en) Semiconductor devices and data storage systems including the same
KR20220056023A (ko) 집적회로 소자 및 이를 포함하는 전자 시스템

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination