KR20180115550A - 반도체 장치의 제조 방법 - Google Patents

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Abstract

반도체 장치의 제조 방법은 제1 패드 영역, 제2 패드 영역 및 제1 더미 영역이 차례로 정의된 제1 적층물을 형성하는 단계; 상기 제1 적층물 상에 제2 적층물을 형성하는 단계; 상기 제2 적층물을 패터닝하여, 상기 제1 적층물의 제1 패드 영역 상에 위치된 계단 형태의 제1 패드 구조 및 상기 제1 적층물의 상기 제1 더미 영역 상에 위치된 제1 기준 패턴을 형성하는 단계; 상기 제1 적층물 상에, 상기 제1 기준 패턴으로부터의 거리를 측정하여 정렬되고, 상기 제1 및 제2 패드 영역들을 덮는 제1 마스크 패턴을 형성하는 단계; 및 상기 제1 마스크 패턴을 축소시키면서 상기 제1 적층물의 상기 제2 패드 영역을 패터닝하여, 계단 형태의 제2 패드 구조를 형성하는 단계를 포함한다.

Description

반도체 장치의 제조 방법{MANUFACTURING METHOD OF SEMICONDUCTOR DEVICE}
본 발명은 전자 장치에 관한 것으로, 보다 상세히는 반도체 장치의 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 기판 상에 수직으로 메모리 셀들을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.
3차원 비휘발성 메모리 소자는 교대로 적층된 층간절연막들 및 게이트 전극들, 이들을 관통하는 채널막들을 포함하며, 채널막들을 따라 메모리 셀들이 적층된다. 이러한 3차원 구조를 갖는 비휘발성 메모리 소자의 동작 신뢰성 향상을 위해, 다양한 구조 및 제조 방법들이 개발되고 있다.
본 발명의 일 실시예는 제조 공정이 용이하고 안정적인 구조 및 개선된 특성을 갖는 반도체 장치의 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 제1 패드 영역, 제2 패드 영역 및 제1 더미 영역이 차례로 정의된 제1 적층물을 형성하는 단계; 상기 제1 적층물 상에 제2 적층물을 형성하는 단계; 상기 제2 적층물을 패터닝하여, 상기 제1 적층물의 제1 패드 영역 상에 위치된 계단 형태의 제1 패드 구조 및 상기 제1 적층물의 상기 제1 더미 영역 상에 위치된 제1 기준 패턴을 형성하는 단계; 상기 제1 적층물 상에, 상기 제1 기준 패턴으로부터의 거리를 측정하여 정렬되고, 상기 제1 및 제2 패드 영역들을 덮는 제1 마스크 패턴을 형성하는 단계; 및 상기 제1 마스크 패턴을 축소시키면서 상기 제1 적층물의 상기 제2 패드 영역을 패터닝하여, 계단 형태의 제2 패드 구조를 형성하는 단계를 포함할 수 있다.
안정된 구조를 갖고 신뢰성이 향상된 반도체 장치를 제공할 수 있다. 또한, 반도체 장치를 제조함에 있어서, 공정의 난이도를 낮추고 절차를 간소화하고 비용을 절감할 수 있다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 8 및 도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
이하에서는, 본 발명의 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "간접적으로 연결"되어 있는 경우도 포함한다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 기판(10) 상에 제1 패드 영역(P1), 제2 패드 영역(P2) 및 더미 영역(D)이 차례로 정의된 제1 적층물(ST1)을 형성한다. 여기서, 기판(10)은 웰, 소스, 파이프 트랜지스터, 주변 회로 등의 하부 구조를 포함할 수 있다.
제1 패드 영역(P1)은 적층된 패드들을 포함하는 계단 형태의 제1 패드 구조가 형성될 영역이고, 제2 패드 영역(P2)은 적층된 패드들을 포함하는 계단 형태의 제2 패드 구조가 형성될 영역이다. 또한, 제1 및 제2 패드 영역들(P1, P2)은 콘택 플러그들이 형성될 영역이며, 콘택 플러그들은 패드들과 전기적으로 각각 연결될 수 있다.
더미 영역(D)은 마스크 정렬을 위한 기준 패턴이 형성될 영역으로, 제1 및 제2 패드 영역들(P1, P2)에 비해 좁은 폭을 가질 수 있다. 또한, 제1 적층물(ST1)의 하부에 주변 회로가 위치될 경우, 더미 영역(D)을 통해 주변 회로와 셀 어레이를 연결시킬 수 있다. 예를 들어, 제1 적층물(ST1)의 더미 영역(D)을 관통하는 콘택 플러그들에 의해 주변 회로와 셀 어레이를 연결시킨다.
제1 적층물(ST1)은 교대로 적층된 제1 물질막들(11A) 및 제2 물질막들(12A)을 포함할 수 있다. 여기서, 제1 물질막들(11A)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(12A)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 여기서, 제1 물질막들(11A)은 제2 물질막들(12A)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(11A)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(12A)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(11A)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(12A)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(11A)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(12A)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
이어서, 제1 적층물(ST1) 상에 제2 적층물(ST2)을 형성한다. 제2 적층물(ST2)은 차례로 정의된 제1 패드 영역(P1), 제2 패드 영역(P2) 및 더미 영역(D)을 포함할 수 있다. 제1 적층물(ST1)의 제1 패드 영역(P1), 제2 패드 영역(P2) 및 더미 영역(D)과 제2 적층물(ST2)의 제1 패드 영역(P1), 제2 패드 영역(P2) 및 더미 영역(D)은 상호 대응되게 위치될 수 있다.
제2 적층물(ST2)은 교대로 적층된 제1 물질막들(11B) 및 제2 물질막들(12B)을 포함할 수 있다. 여기서, 제1 물질막들(11B)은 메모리 셀, 선택 트랜지스터 등의 게이트 전극을 형성하기 위한 것일 수 있고, 제2 물질막들(12B)은 적층된 게이트 전극들을 상호 절연시키기 위한 것일 수 있다. 여기서, 제1 물질막들(11B)은 제2 물질막들(12B)에 대해 식각 선택비가 높은 물질로 형성된다. 일 예로, 제1 물질막들(11B)은 질화물 등을 포함하는 희생막이고, 제2 물질막들(12B)은 산화물 등을 포함하는 절연막일 수 있다. 다른 예로, 제1 물질막들(11B)은 폴리실리콘, 텅스텐 등을 포함하는 도전막이고, 제2 물질막들(12B)은 산화물 등을 포함하는 절연막일 수 있다. 또 다른 예로, 제1 물질막들(11B)은 도프드 폴리실리콘 등을 포함하는 도전막이고, 제2 물질막들(12B)은 언도프드 폴리실리콘 등을 포함하는 희생막일 수 있다.
제1 및 제2 적층물들(ST1, ST2)은 수직으로 적층된 메모리 셀들을 포함하는 메모리 스트링들을 형성하기 위한 것으로, 종횡비가 큰 형태를 가질 수 있다. 제1 물질막들(11A)과 제1 물질막들(11B)은 동일한 물질로 형성될 수 있고, 제2 물질막들(12A)과 제2 물질막들(12B)은 동일한 물질로 형성될 수 있다.
이어서, 제2 적층물(ST2) 상에 제1 패드 마스크 패턴(13) 및 기준 마스크 패턴(18)을 형성한다. 제1 패드 마스크 패턴(13)은 제2 적층물(ST2)의 제1 패드 영역(P1) 상에 위치될 수 있고, 기준 마스크 패턴(18)은 제2 적층물(ST2)의 더미 영역(D) 상에 위치될 수 있다.
도 1b를 참조하면, 제1 패드 마스크 패턴(13)을 식각 베리어로 이용하여 제2 적층물(ST2)을 일부 식각한다. 예를 들어, 적어도 한 층의 제1 물질막(11B) 및 적어도 한 층의 제2 물질막(12B)을 식각한다. 이어서, 제1 패드 마스크 패턴(13)을 축소시킨다. 예를 들어, 제1 패드 마스크 패턴(13)을 일부 두께 식각하여, 일 방향(화살표 참조)으로 제1 패드 마스크 패턴(13)을 축소시킨다. 이어서, 축소된 제1 패드 마스크 패턴(13A)을 식각 베리어로 이용하여 제2 적층물(ST2)을 일부 식각한다. 또한, 제1 패드 마스크 패턴(13A)을 축소 시키고 제2 적층물(ST2)을 일부 식각하는 공정을 반복 수행하여, 제2 적층물(ST2)을 패터닝한다. 이를 통해, 제1 물질막들(11B)이 각각 노출되도록 계단 형태를 갖는 제1 패드 구조(PS1)가 형성된다. 제2 적층물(ST2)의 제1 패드 구조(PS1)는 제1 적층물(ST1)의 제1 패드 영역(P1) 상에 위치될 수 있다.
한편, 제1 패드 구조(PS1)를 형성하는 과정에서, 기준 마스크 패턴(18)을 식각 베리어로 제2 적층물(ST2)의 더미 영역(D)을 패터닝하여 기준 패턴(RP)을 형성할 수 있다. 기준 패턴(RP)은 제1 적층물(ST1)의 더미 영역(D) 상에 위치될 수 있다.
예를 들어, 제1 패드 마스크 패턴(13)을 축소시키는 과정에서 기준 마스크 패턴(18)이 함께 축소되며, 계단 형태의 기준 패턴(RP)이 형성될 수 있다. 또한, 기준 마스크 패턴(18)이 제1 패드 마스크 패턴(13)에 비해 좁은 폭을 갖는 경우, 제1 패드 마스크 패턴(13)을 반복적으로 축소시키는 과정에서 기준 마스크 패턴(18)이 완전히 제거될 수 있다. 따라서, 기준 마스크 패턴(18)이 제거된 상태에서 제2 적층물(ST2)의 더미 영역(D)이 패터닝되고, 기준 패턴(RP)이 하부 막으로 전사될 수 있다. 따라서, 기준 패턴(RP)은 제1 패드 구조(PS1)에 비해 낮은 높이를 가질 수 있다. 다시 말해, 기준 패턴(RP)의 상부면이 제1 패드 구조(PS1)의 상부면에 비해 낮게 위치될 수 있다.
도 1c를 참조하면, 제1 적층물(ST1) 상에 제2 패드 마스크 패턴(14)을 형성한다. 제2 패드 마스크 패턴(14)은 제1 및 제2 패드 영역들(P1, P2)을 덮고 기준 패턴(RP)을 노출시키도록 형성된다. 여기서, 제2 패드 마스크 패턴(14)은 제2 패드 구조를 형성하기 위한 것이므로, 기 형성된 제1 패드 구조(PS1)의 위치를 고려하여 형성되어야 한다. 특히, 제1 패드 마스크 패턴(13)을 축소시키면서 제1 패드 구조(PS1)를 형성한 후에, 제2 패드 마스크 패턴(14)을 축소시키면서 제2 패드 구조를 형성하게 되므로, 제1 패드 마스크 패턴(13)과 비교하여 제2 마스크 패턴(14)의 위치 및 틀어진 정도를 확인할 필요가 있다.
이를 위해, 본 발명의 일 실시예에서는 기준 패턴(RP)으로부터의 거리를 측정하여 제2 패드 마스크 패턴(14)을 정렬한다. 기준 패턴(RP)은 제1 패드 마스크 패턴(13)의 형성 시에 함께 형성된 것이다. 따라서, 기준 패턴(RP)을 이용하여 제2 패드 마스크 패턴(14)을 정렬시키는 경우, 제2 패드 마스크 패턴(14)을 제1 패드 마스크 패턴(13)에 직접 정렬시킨 것과 같은 효과를 도출할 수 있다.
기준 패턴(RP)을 이용하여 기준 포인트를 설정하고, 기준 포인트로부터 제2 패드 마스크 패턴(13)까지의 거리를 측정하여 원하는 위치에 제2 패드 마스크 패턴(13)을 정렬할 수 있다.
일 예로, 기준 패턴(RP)의 중심(C)을 기준 포인트로 설정하고, 기준 포인트와 제2 패드 마스크 패턴(14)의 엣지(E2) 간의 거리를 측정하여, 제2 패드 마스크 패턴(14)을 정렬한다. 기준 패턴(RP)의 폭이 "A"이고, 상호 마주하는 기준 패턴(RP)의 엣지(E2)와 제2 패드 마스크 패턴(14)의 엣지(E2) 간의 거리가 "B"인 경우, 기준 포인트로부터 "A/2+B"만큼 이격된 위치에 제2 패드 마스크 패턴(14)을 정렬시킨다.
다른 예로, 기준 패턴(RP)의 엣지(E1)를 기준 포인트로 설정하고, 기준 포인트와 제2 패드 마스크 패턴(14)의 엣지(E2) 간의 거리를 측정하여, 제2 패드 마스크 패턴(14)을 정렬한다. 이러한 경우, 기준 포인트로부터 "B"만큼 이격된 위치에 제2 패드 마스크 패턴(14)을 정렬시킨다.
도 1d를 참조하면, 제2 패드 마스크 패턴(14)을 식각 베리어로 이용하여 제1 적층물(ST1)을 일부 식각한다. 예를 들어, 적어도 한 층의 제1 물질막(11A) 및 적어도 한 층의 제2 물질막(12A)을 식각한다. 이어서, 제2 패드 마스크 패턴(14)을 축소시킨다. 예를 들어, 제2 패드 마스크 패턴(14)을 일부 두께 식각하여, 일 방향(화살표 참조)으로 제2 패드 마스크 패턴(14)을 축소시킨다. 이어서, 축소된 제1 패드 마스크 패턴(14A)을 식각 베리어로 이용하여 제1 적층물(ST1)을 일부 식각한다. 또한, 제2 패드 마스크 패턴(14A)을 축소시키고 제1 적층물(ST1)을 일부 식각하는 공정을 반복 수행하여, 제1 적층물(ST1)을 패터닝한다. 이를 통해, 제1 물질막들(11A)이 각각 노출되도록 계단 형태를 갖는 제2 패드 구조(PS2)가 형성된다.
여기서, 제2 패드 마스크 패턴(14)은 기준 패턴(RP)을 이용하여 제1 패드 마스크 패턴(13)에 정렬되었으므로, 제1 패드 마스크 패턴(13)이 축소된 방향과 동일하게 제2 패드 마스크 패턴(14)을 축소시킬 수 있다. 따라서, 제1 패드 구조(PS1)의 계단 구조는 제2 패드 구조(PS2)의 계단 구조에 정렬되며, 동일한 방향으로 확장된 형태를 갖는다.
한편, 제2 패드 구조(PS2)를 형성하는 과정에서, 기준 패턴(RP)이 제1 적층물(ST1)로 전사될 수 있다. 이때, 별도의 마스크 패턴없이 기준 패턴(RP)이 전사되며, 전사된 기준 패턴(RP')은 기준 패턴(RP')의 형태를 그대로 유지하거나, 일부 변형될 수 있다.
도 1e를 참조하면, 제1 및 제2 패드 구조들(PS1, PS2)를 포함한 적층물(ST)을 덮도록 층간 절연막(15)을 형성한다. 이어서, 층간절연막(15) 및 적층물(ST)을 관통하는 슬릿(미도시됨)을 형성한 후, 슬릿을 통해 제1 물질막들(11A, 11B) 또는 제2 물질막들(12A, 12B)을 제3 물질막(16)으로 대체한다. 이때, 기준 패턴(RP') 내에 포함된 제1 물질막들(11A) 또는 제2 물질막들(12A)도 제3 물질막(16)으로 대체되거나, 대체되지 않고 잔류될 수 있다.
일 예로, 제1 물질막들(11A, 11B)이 희생막이고 제2 물질막들(12A, 12B)이 절연막인 경우, 슬릿을 통해 제1 물질막들(11A, 11B)을 도전막으로 대체할 수 있다. 다른 예로, 제1 물질막들(11A, 11B)이 도전막이고 제2 물질막들(12A, 12B)이 절연막인 경우, 슬릿을 통해 제1 물질막들(11A, 11B)을 실리사이드화할 수 있다. 또 다른 예로, 제1 물질막들(11A, 11B)이 도전막이고 제2 물질막들(12A, 12B)이 희생막인 경우, 제2 물질막들(12A, 12B)을 절연막으로 대체할 수 있다.
이어서, 층간절연막(15)을 관통하여 제3 물질막들(16)에 전기적으로 각각 연결된 콘택 플러그들(17)을 형성한다. 각각의 제3 물질막들(16) 중 제1 및 제2 패드 구조들(PS1, PS2)의 계단 구조에 의해 각각 노출된 영역이 패드가 되며, 각 패드에 적어도 하나의 콘택 플러그(17)가 전기적으로 연결된다.
전술한 제조 방법에 따르면, 복수의 패드 마스크 패턴들을 이용하여 패드 구조들을 형성하더라도, 기준 패턴(RP)을 이용하여 복수의 패드 마스크 패턴들을 용이하게 정렬시킬 수 있다. 따라서, 패드 구조의 계단 형태를 용이하게 제어할 수 있고, 패드와 콘택 플러그 간의 오정렬을 방지할 수 있다.
한편, 본 실시예에서는 2개의 패드 마스크 패턴을 이용하여 2개의 패드 구조를 형성하는 경우에 대해 설명하였으나, 3개 이상의 패드 마스크 패턴을 이용하여 3개 이상의 패드 구조를 형성하는 것도 가능하다. 또한, 각 패드 구조가 3층 이상의 계단을 포함하는 것도 가능하며, 더미 영역(DP)이 제1 패드 영역(P1)과 제2 패드 영역(P2)의 사이에 위치되는 것도 가능하다.
도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 2a를 참조하면, 기판(20) 상에 제1 패드 영역(P1), 제2 패드 영역(P2), 제1 더미 영역(D1), 제3 패드 영역(P3) 및 제2 더미 영역(D2)이 차례로 정의된 제1 적층물(ST1)을 형성한다. 이어서, 제1 적층물(ST1) 상에 제2 적층물(ST2)을 형성하고, 제2 적층물 상에 제3 적층물(ST3)을 형성한다.
여기서, 제2 및 제3 적층물(ST2, ST3) 또한 차례로 정의된 제1 패드 영역(P1), 제2 패드 영역(P2), 제1 더미 영역(D1), 제3 패드 영역(P3) 및 제2 더미 영역(D2)을 포함할 수 있다. 제1 내지 제3 적층물들(ST1~ST3)의 제1 패드 영역(P1), 제2 패드 영역(P2), 제1 더미 영역(D1), 제3 패드 영역(P3) 및 제2 더미 영역(D2)은 상호 대응되게 위치될 수 있다.
제1 내지 제3 패드 영역들(P1~P3)은 적층된 패드들을 포함하는 계단 형태의 패드 구조가 형성될 영역이고, 제1 및 제2 더미 영역들(D1, D2)은 마스크 정렬을 위한 기준 패턴이 형성될 영역이다. 제1 및 제2 더미 영역들(D1, D2)은 제1 내지 제3 패드 영역들(P1~P3)에 비해 좁은 폭을 가질 수 있다.
제1 적층물(ST1)은 교대로 적층된 제1 물질막들(21A) 및 제2 물질막들(22A)을 포함할 수 있고, 제2 적층물(ST2)은 교대로 적층된 제1 물질막들(21B) 및 제2 물질막들(22B)을 포함할 수 있고, 제3 적층물(ST3)은 교대로 적층된 제1 물질막들(21C) 및 제2 물질막들(22C)을 포함할 수 있다. 또한, 제1 물질막들(11A~11C)은 동일한 물질로 형성될 수 있고, 제2 물질막들(12A~12C)은 동일한 물질로 형성될 수 있다.
이어서, 제3 적층물(ST3) 상에 제1 패드 마스크 패턴(23), 제1 기준 마스크 패턴(28) 및 제2 기준 마스크 패턴(29)을 형성한다. 제1 패드 마스크 패턴(23)은 제3 적층물(ST3)의 제1 패드 영역(P1) 상에 위치될 수 있고, 제1 기준 마스크 패턴(28)은 제3 적층물(ST3)의 제1 더미 영역(D1) 상에 위치될 수 있고, 제2 기준 마스크 패턴(29)은 제3 적층물(ST3)의 제2 더미 영역(D2) 상에 위치될 수 있다.
도 2b를 참조하면, 제1 패드 마스크 패턴(23)을 축소시키면서 제3 적층물(ST3)을 패터닝하여 계단 형태의 제1 패드 구조(PS1)를 형성한다. 제3 적층물(ST3)의 제1 패드 구조(PS1)는 제2 적층물(ST2)의 제1 패드 영역(P1) 상에 위치될 수 있다.
한편, 제1 패드 구조(PS1)를 형성하는 과정에서, 제1 기준 마스크 패턴(28)을 식각 베리어로 제3 적층물(ST3)의 제1 더미 영역(D1)을 패터닝하여 제1 기준 패턴(RP1)을 형성할 수 있다. 또한, 제2 기준 마스크 패턴(29)을 식각 베리어로 제3 적층물(ST3)의 제2 더미 영역(D2)을 패터닝하여 제2 기준 패턴(RP2)을 형성할 수 있다.
여기서, 제1 및 제2 기준 패턴들(RP1, RP2)은 제2 적층물(ST2)의 제1 및 제2 더미 영역들(D1, D2) 상에 각각 위치될 수 있다. 또한, 제1 및 제2 기준 패턴들(RP1, RP2)은 제1 패드 구조(PS1)에 비해 낮은 높이를 가질 수 있다. 다시 말해, 제1 및 제2 기준 패턴들(RP1, RP2)의 상부면이 제1 패드 구조(PS1)의 상부면에 비해 낮게 위치될 수 있다.
이어서, 제1 패드 마스크 패턴(23)을 제거한 후, 제2 적층물(ST2) 상에 제2 패드 마스크 패턴(24)을 형성한다. 이때, 제1 또는 제2 기준 패턴(RP1, RP2)으로부터의 거리를 측정하여 제2 패드 마스크 패턴(24)을 정렬한다. 예를 들어, 제1 기준 패턴(RP1)의 중심(C1)을 기준 포인트로 설정하여 제2 패드 마스크 패턴(24)을 정렬한다. 제2 패드 마스크 패턴(24)은 제1 및 제2 패드 영역들(P1, P2)을 덮고 제1 및 제2 기준 패턴들(RP1, RP2)을 노출시키도록 위치될 수 있다.
도 2c를 참조하면, 제2 패드 마스크 패턴(24)을 축소시키면서 제2 적층물(ST2)을 패터닝하여 계단 형태의 제2 패드 구조(PS2)를 형성한다. 제2 적층물(ST2)의 제2 패드 구조(PS2)는 제1 적층물(ST1)의 제2 패드 영역(P2) 상에 위치될 수 있다.
한편, 제2 패드 구조(PS2)를 형성하는 과정에서, 제2 적층물(ST2)의 제1 더미 영역(D1), 제3 패드 영역(P3) 및 제2 더미 영역(D2)이 식각된다. 따라서, 제1 기준 패턴(RP1) 및 제2 기준 패턴(RP2)이 제2 적층물(ST2)로 전사될 수 있다. 전사된 제1 및 제2 기준 패턴들(RP1', RP2')은 제2 패드 구조(PS2)에 비해 낮은 높이를 가질 수 있다. 다시 말해, 제1 및 제2 기준 패턴들(RP1', RP2')의 상부면이 제2 패드 구조(PS2)의 상부면에 비해 낮게 위치될 수 있다.
전사된 제1 및 제2 기준 패턴들(RP1', RP2')은 제1 및 제2 기준 패턴들(RP1, RP2)과 실질적으로 동일한 형태를 가질 수 있다. 또한, 전사되는 과정에서 제1 및 제2 기준 패턴들(RP1', RP2')의 형태가 일부 변경되더라도, 중심의 위치는 변동되지 않는다.
이어서, 제2 패드 마스크 패턴(24)을 제거한 후, 제1 적층물(ST1) 상에 제3 패드 마스크 패턴(25)을 형성한다. 이때, 제2 기준 패턴(RP2')으로부터의 거리를 측정하여 제3 패드 마스크 패턴(25)을 정렬한다. 예를 들어, 제2 기준 패턴(RP2)의 중심(C2)을 기준 포인트로 설정하여 제3 패드 마스크 패턴(25)을 정렬한다. 제3 패드 마스크 패턴(25)은 제1 내지 제3 패드 영역들(P1~P3) 및 제1 더미 영역(D1)을 덮고 제2 기준 패턴(RP2')을 노출시키도록 위치될 수 있다.
도 2d를 참조하면, 제3 패드 마스크 패턴(25)을 축소시키면서 제1 적층물(ST1)을 패터닝하여 계단 형태의 제3 패드 구조(PS3)를 형성한다. 제1 적층물(ST1)의 제3 패드 영역(P3)이 패터닝되어 제3 패드 구조(PS3)가 형성되고, 제2 기준 패턴(RP2')이 제1 적층물(ST1)의 제2 더미 영역(D2)으로 전사된다.
이어서, 제3 패드 마스크 패턴(25)을 제거한 후, 제1 물질막들(21A~21C) 또는 제2 물질막들(22A~22C)을 제3 물질막으로 대체하는 공정, 콘택 플러그 형성 공정 등을 추가로 실시할 수 있다.
전술한 바와 같은 공정에 따르면, 제1 패드 구조(PS1) 형성 시에 복수의 기준 패턴들을 형성한다. 따라서, 복수의 기준 패턴들을 이용하여 복수의 마스크 패턴들을 용이하게 정렬시킬 수 있다.
도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 3a를 참조하면, 기판(30) 상에 제1 패드 영역(P1), 제2 패드 영역(P2), 제1 더미 영역(D1), 제3 패드 영역(P3) 및 제2 더미 영역(D2)이 차례로 정의된 제1 적층물(ST1)을 형성한다. 이어서, 제1 적층물(ST1) 상에 제2 적층물(ST2)을 형성하고, 제2 적층물 상에 제3 적층물(ST3)을 형성한다. 제1 내지 제3 적층물들(ST1~ST3)은 교대로 적층된 제1 물질막들(31A~31C) 및 제2 물질막들(32A~32C)을 포함할 수 있다.
이어서, 제3 적층물(ST3) 상에 제1 패드 마스크 패턴(33) 및 제1 기준 마스크 패턴(38)을 형성한다. 제1 패드 마스크 패턴(33)은 제3 적층물(ST3)의 제1 패드 영역(P1) 상에 위치될 수 있고, 제1 기준 마스크 패턴(38)은 제3 적층물(ST3)의 제1 더미 영역(D1) 상에 위치될 수 있다.
도 3b를 참조하면, 제1 패드 마스크 패턴(33)을 축소시키면서 제3 적층물(ST3)을 패터닝하여 계단 형태의 제1 패드 구조(PS1)를 형성한다. 제3 적층물(ST3)의 제1 패드 구조(PS1)는 제2 적층물(ST2)의 제1 패드 영역(P1) 상에 위치될 수 있다.
한편, 제1 패드 구조(PS1)를 형성하는 과정에서, 제1 기준 마스크 패턴(38)을 식각 베리어로 제3 적층물(ST3)의 제1 더미 영역(D1)을 패터닝하여 제1 기준 패턴(RP1)을 형성할 수 있다.
이어서, 제1 패드 마스크 패턴(33)을 제거한 후, 제2 적층물(ST2) 상에 제2 패드 마스크 패턴(34)을 형성한다. 이때, 제1 기준 패턴(RP1)으로부터의 거리를 측정하여 제2 패드 마스크 패턴(34)을 정렬한다. 예를 들어, 제1 기준 패턴(RP1)의 중심(C1)을 기준 포인트로 설정하여 제2 패드 마스크 패턴(34)을 정렬한다. 제2 패드 마스크 패턴(34)은 제1 및 제2 패드 영역들(P1, P2)을 덮고 제1 기준 패턴(RP1)을 노출시키도록 위치될 수 있다.
또한, 제2 패드 마스크 패턴(34) 형성 시에, 제2 적층물(ST2)의 제2 더미 영역(D2) 상에 제2 기준 마스크 패턴(39)을 함께 형성할 수 있다. 이때, 제1 기준 패턴(RP1)으로부터의 거리를 측정하여 제2 기준 마스크 패턴(39)을 정렬할 수 있다. 예를 들어, 제1 기준 패턴(RP1)의 중심(C1)을 기준 포인트로 설정하여 제2 기준 마스크 패턴(39)을 정렬한다.
도 3c를 참조하면, 제2 패드 마스크 패턴(34)을 축소시키면서 제2 적층물(ST2)을 패터닝하여 계단 형태의 제2 패드 구조(PS2)를 형성한다. 제2 적층물(ST2)의 제2 패드 구조(PS2)는 제1 적층물(ST1)의 제2 패드 영역(P2) 상에 위치될 수 있다.
제2 패드 구조(PS2)를 형성하는 과정에서, 제2 기준 마스크 패턴(39)을 식각 베리어로 제2 적층물(ST2)의 제2 더미 영역(D2)을 패터닝하여 제2 기준 패턴(RP2)을 형성할 수 있다.
이어서, 제2 패드 마스크 패턴(34)을 제거한 후, 제1 적층물(ST1) 상에 제3 패드 마스크 패턴(35)을 형성한다. 이때, 제2 기준 패턴(RP2)으로부터의 거리를 측정하여 제3 패드 마스크 패턴(35)을 정렬한다. 예를 들어, 제2 기준 패턴(RP2)의 중심(C2)을 기준 포인트로 설정하여 제3 패드 마스크 패턴(35)을 정렬한다. 제3 패드 마스크 패턴(35)은 제1 내지 제3 패드 영역들(P1~P3) 및 제1 더미 영역(D1)을 덮고 제2 기준 패턴(RP2)을 노출시키도록 위치될 수 있다.
도 3d를 참조하면, 제3 패드 마스크 패턴(35)을 축소시키면서 제1 적층물(ST1)을 패터닝하여 계단 형태의 제3 패드 구조(PS3)를 형성한다. 제1 적층물(ST1)의 제3 패드 영역(P3)이 패터닝되어 제3 패드 구조(PS3)가 형성되고, 제2 기준 패턴(RP2)이 제1 적층물(ST1)의 제2 더미 영역(D2)으로 전사된다.
이어서, 제3 패드 마스크 패턴(35)을 제거한 후, 제1 물질막들(31A~31C) 또는 제2 물질막들(32A~32C)을 제3 물질막으로 대체하는 공정, 콘택 플러그 형성 공정 등을 추가로 실시할 수 있다.
전술한 바와 같은 공정에 따르면, 제1 패드 구조(PS1) 형성 시에 제1 기준 패턴(RP1)을 형성하고, 제2 패드 구조(PS2) 형성 시에 제2 기준 패턴(RP2)을 형성한다. 따라서, 기준 패턴이 하부막으로 전사되는 과정에서 변형되는 것을 최소화할 수 있다.
도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 4a를 참조하면, 기판(40) 상에 제1 패드 영역(P1), 제2 패드 영역(P2) 및 더미 영역(D)이 차례로 정의된 제1 적층물(ST1)을 형성한다. 이어서, 제1 적층물(ST1) 상에 제2 적층물(ST2)을 형성한다. 제1 및 제2 적층물들(ST1, ST2)은 교대로 적층된 제1 물질막들(41A, 41B) 및 제2 물질막들(42A, 42B)을 포함할 수 있다.
이어서, 제2 적층물(ST2) 상에 제1 패드 마스크 패턴(43), 제1 기준 마스크 패턴(48) 및 제2 기준 마스크 패턴(49)을 형성한다. 제1 패드 마스크 패턴(43)은 제2 적층물(ST2)의 제1 패드 영역(P1) 상에 위치될 수 있다. 또한, 제1 기준 마스크 패턴(48)은 제2 기준 마스크 패턴(49)으로부터 소정 거리 이격되어 위치되며, 제1 및 제2 기준 마스크 패턴들(48, 49) 둘다 제2 적층물(ST2)의 더미 영역(D) 상에 위치될 수 있다.
도 4b를 참조하면, 제1 패드 마스크 패턴(43)을 일 방향(화살표 참조)으로 축소시키면서 제2 적층물(ST2)을 패터닝하여, 계단 형태의 제1 패드 구조(PS1)를 형성한다. 제2 적층물(ST2)의 제1 패드 구조(PS1)는 제1 적층물(ST1)의 제1 패드 영역(P1) 상에 위치될 수 있다.
한편, 제1 패드 구조(PS1)를 형성하는 과정에서, 제1 및 제2 기준 마스크 패턴들(48, 49)을 식각 베리어로 제2 적층물(ST2)의 더미 영역(D)을 패터닝하여 제1 및 제2 기준 패턴들(RP1, RP2)을 형성할 수 있다. 제1 기준 패턴(RP1)은 제2 기준 패턴(RP2)으로부터 소정 거리 이격되어 위치되며, 제1 및 제2 기준 패턴들(RP1, RP2) 둘다 제1 적층물(ST1)의 더미 영역(D) 상에 위치될 수 있다.
제1 패드 구조(PS1)를 형성하기 위해 식각 공정을 반복하는 과정에서 제1 및 제2 기준 마스크 패턴들(48, 49)은 제거될 수 있고, 제1 및 제2 기준 패턴들(RP1, RP2)은 하부막으로 전사될 수 있다. 그런데, 식각 공정이 반복되는 과정에서, 전사된 제1 및 제2 기준 패턴들(PR1, PR2)의 형태는 주변 패턴의 영향을 받아 변형될 수 있다. 예를 들어, 제1 기준 패턴(PR1)의 제3 엣지(E3)의 주변에 제1 패드 구조(PS1)가 위치되고, 식각 공정이 반복될 때마다 제3 엣지(E3)와 제1 패드 구조(PS1) 간의 거리가 가까워진다. 따라서, 식각 공정을 반복하는 과정에서, 제3 엣지(E3)가 변형되거나 일 방향으로 밀리는 현상이 유발될 수 있다. 반면에, 제1 기준 패턴(PR1)의 제1 엣지(E1)의 주변에는 제2 기준 패턴(PR2)이 위치되고, 제2 기준 패턴(PR2)의 제2 엣지(E2)의 주변에는 제1 기준 패턴(PR1)이 위치된다. 이러한 경우, 제1 엣지(E1)와 제2 엣지(E2)는 동일한 환경에서 식각 공정이 반복되므로, 제1 및 제2 기준 마스크 패턴들(48, 49)이 제거된 후 전사되는 과정에서도 변형될 가능성이 낮다.
도 4c를 참조하면, 축소된 제1 패드 마스크 패턴(43A)을 제거한 후, 제1 적층물(ST1) 상에 제2 패드 마스크 패턴(44)을 형성한다. 제2 패드 마스크 패턴(44)은 제1 적층물(ST1)의 제1 및 제2 패드 영역들(P1, P2)을 덮고 제1 및 제2 기준 패턴들(RP1, RP2)을 노출시키도록 위치된다.
이때, 제1 및 제2 기준 패턴들(RP1, RP2)로부터의 거리를 측정하여 제2 패드 마스크 패턴(44)을 정렬한다. 여기서, 기준 포인트는 상대적으로 변형 가능성이 낮은, 제1 기준 패턴(RP1)과 제2 기준 패턴(RP2)의 사이에 위치될 수 있다.
일 예로, 기준 포인트는 제1 기준 패턴(RP1)의 중심과 제2 기준 패턴(RP2)의 중심 간의 거리를 이분할하는 중심(C)에 위치될 수 있다. 상호 마주하는 제1 기준 패턴(RP1)의 제1 엣지(E1)와 제2 기준 패턴(RP2)의 제2 엣지(E2) 간의 거리가 "X"이고, 제1 엣지(E1)와 제2 패드 마스크 패턴(44) 간의 거리가 "Y1"인 경우, 기준 포인트로부터 "X/2+Y"만큼 이격된 위치에 제2 패드 마스크 패턴(44)을 정렬시킨다.
다른 예로, 상호 마주하는 제1 기준 패턴(RP1)의 제1 엣지(E1) 또는 제2 기준 패턴(RP2)의 제2 엣지(E2)를 기준 포인트로 설정하여, 제2 패드 마스크 패턴(44)을 정렬한다. 제1 엣지(E1)를 기준 포인트로 설정하는 경우, 기준 포인트로부터, "Y1"만큼 이격된 위치에 제2 패드 마스크 패턴(44)을 정렬시킨다. 제2 엣지(E2)를 기준 포인트로 설정하는 경우, 기준 포인트로부터 "Y2" 만큼 이격된 위치에 제2 패드 마스크 패턴(44)을 정렬시킨다.
도 4d를 참조하면, 제2 패드 마스크 패턴(44)을 축소시키면서 제1 적층물(ST1)을 패터닝하여 계단 형태의 제2 패드 구조(PS2)를 형성한다. 제1 적층물(ST1)의 제2 패드 영역(P2)이 패터닝되어 제2 패드 구조(PS2)가 형성되고, 제1 및 제2 기준 패턴들(RP1, RP2)이 제1 적층물(ST1)의 더미 영역(D)으로 전사된다.
한편, 제1 및 제2 기준 패턴들(RP1, RP2)의 제1 및 제2 엣지들(E1, E2)은 동일한 환경에서 하부막으로 전사되므로, 프로파일이 변형되지 않고 그대로 유지된다. 따라서, 후속 공정에서도 마스크 패턴을 정렬하기 위한 기준 패턴으로서 사용될 수 있다. 예를 들어, 더미 영역(D)과 제2 패드 영역(PD2)의 사이에 제3 패드 영역이 위치하는 경우, 제1 및 제2 기준 패턴들(RP1, RP2)을 이용하여 정렬된 제3 패드 마스크 패턴을 형성한 후, 제3 패드 마스크 패턴을 이용하여 제3 패드 구조를 형성할 수 있다.
이어서, 축소된 제2 패드 마스크 패턴(44A)을 제거한 후, 제1 물질막들(41A~41C) 또는 제2 물질막들(42A~42C)을 제3 물질막으로 대체하는 공정, 콘택 플러그 형성 공정 등을 추가로 실시할 수 있다.
전술한 바와 같은 공정에 따르면, 더미 영역(D) 내에 복수의 기준 패턴들을 형성하고, 기준 패턴들의 사이에 기준 포인트를 설정한다. 따라서, 기준 패턴들이 하부막으로 전사되더라도, 기준 포인트의 위치가 변동되는 것을 방지할 수 있다.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 5a를 참조하면, 셀 영역 (CELL) 및 주변회로 영역(PERI)을 포함하는 기판(50) 상에 회로(61)를 형성한 후, 층간절연막(60)을 형성한다. 셀 영역(CELL)에는 복수의 메모리 스트링들을 포함한 셀 어레이가 위치될 수 있다. 또한, 주변회로 영역(PERI)에는 셀 어레이를 구동하기 위한 회로(61), 예를 들어, 트랜지스터, 스위치, 캐패시터, 펌프 등이 위치될 수 있다.
이어서, 주변회로 영역(PERI)에 위치된 제1 및 제2 패드 영역들(P1, P2), 셀 영역(CELL)에 위치된 제3 및 제4 패드 영역들(P3, P4), 그리고 더미 영역(D)을 포함하는 제1 적층물(ST1)을 형성한다. 예를 들어, 제1 적층물(ST1)은 차례로 정의된 제1 패드 영역(P1), 제2 패드 영역(P2), 더미 영역(D), 제4 패드 영역(P4) 및 제3 패드 영역(P3)을 포함할 수 있다. 여기서, 더미 영역(D)은 제2 패드 영역(P2)과 제4 패드 영역(P4)의 사이에 위치된다. 더미 영역(D)은 셀 영역(CELL)과 주변회로 영역(PERI)의 사이에 위치되거나, 주변회로 영역(PERI) 내에 위치될 수 있다.
이어서, 제1 적층물(ST1) 상에 제2 적층물(ST2)을 형성한다. 제1 및 제2 적층물들(ST1, ST2)은 교대로 적층된 제1 물질막들(51A, 51B) 및 제2 물질막들(52A, 52B)을 포함할 수 있다.
이어서, 제2 적층물(ST2) 상에 제1 패드 마스크 패턴(53), 기준 마스크 패턴(58) 및 제2 패드 마스크 패턴(55)을 형성한다. 제1 패드 마스크 패턴(53)은 제2 적층물(ST2)의 제1 패드 영역(P1) 상에 위치될 수 있다. 제2 패드 마스크 패턴(55)은 제1 패드 마스크 패턴(53)과 미러 대칭 구조를 가질 수 있고, 제2 적층물(ST2)의 제3 패드 영역(P3) 상에 위치될 수 있다. 또한, 기준 마스크 패턴(58)은 제2 적층물(ST2)의 더미 영역(D) 상에 위치될 수 있다. 여기서, 기준 마스크 패턴(58)은 제4 패드 영역(P4)에 비해 제2 패드 영역(P2)에 인접하여 위치될 수 있으며, 주변회로 영역(PERI) 내에 위치되는 것도 가능하다.
도 5b를 참조하면, 제1 패드 마스크 패턴(53) 및 제2 패드 마스크 패턴(55)을 일 방향(도 5a의 화살표 참조)으로 축소시키면서 제2 적층물(ST2)을 계단 형태로 패터닝한다. 이를 통해, 제1 적층물(ST1)의 제1 패드 영역(P1) 상에 위치된 제1 패드 구조(PS1) 및 제1 적층물(ST1)의 제3 패드 영역(P3)에 위치된 제3 패드 구조(PS3)가 형성된다. 여기서, 제1 패드 구조(PS1)와 제3 패드 구조(PS3)는 더미 대칭 구조를 가질 수 있다.
한편, 제1 및 제3 패드 구조들(PS1, PS3)을 형성하는 과정에서, 기준 마스크 패턴들(58)을 식각 베리어로 제2 적층물(ST2)의 더미 영역(D)을 패터닝하여 기준 패턴(RP)을 형성할 수 있다. 여기서, 기준 패턴(RP)은 제4 패드 영역(P4) 에 비해 제2 패드 영역(P2)에 인접하여 위치될 수 있으며, 주변회로 영역(PERI) 내에 위치되는 것도 가능하다.
이어서, 축소된 제1 및 제2 패드 마스크 패턴(53, 55)을 제거한 후, 제1 적층물(ST1) 상에 제3 및 제4 패드 마스크 패턴들(54, 56)을 형성한다. 여기서, 제3 패드 마스크 패턴(54)은 제1 적층물(ST1)의 제1 및 제2 패드 영역들(P1, P2)을 덮도록 형성된다. 또한, 제4 패드 마스트 패턴(56)은 제1 적층물(ST1)의 제3 및 제4 패드 영역들(P3, P4)을 덮도록 형성된다. 기준 패턴(RP)은 제3 및 제4 패드 마스크 패턴들(54, 56)에 의해 덮이지 않고 노출된다.
이때, 기준 패턴(RP)으로부터의 거리를 측정하여 제3 패드 마스크 패턴(54) 또는 제4 패드 마스크 패턴(56)을 정렬한다. 예를 들어, 기준 패턴으로부터의 거리(화살표 참조)를 측정하여 제3 패드 마스크 패턴(54)을 정렬한다. 그리고, 제4 패드 마스크 패턴(56)을 제3 패드 마스크 패턴(54)과 동시에 형성한다. 이러한 경우, 제4 패드 마스크 패턴(56)은 제3 패드 마스크 패턴(54)과 미러 대칭 구조를 가지므로, 제4 패드 마스크 패턴(56)이 제3 패드 마스크 패턴(54)과 정렬된다. 따라서, 제4 패드 마스크 패턴(56)과 기준 패턴(RP) 간의 거리를 직접 측정하지 않더라도, 제4 패드 마스크 패턴(56)을 용이하게 정렬할 수 있다.
도 5c를 참조하면, 제3 및 제4 패드 마스크 패턴(54, 56)을 축소시키면서 제1 적층물(ST1)을 패터닝한다. 이를 통해, 제1 적층물(ST1)의 제2 패드 영역(P2)이 패터닝되어 제2 패드 구조(PS2)가 형성되고, 제1 적층물(ST1)의 제4 패드 영역(P4)이 패터닝되어 제4 패드 구조(PS4)가 형성된다. 여기서, 제2 패드 구조(PS2)와 제4 패드 구조(PS4)는 미러 대칭 구조를 가질 수 있다. 이를 통해, 제1 및 제2 패드 구조들(PS1, PS2)을 포함하는 더미 적층물(DST) 및 제3 및 제4 패드 구조들(PS3, PS4)을 포함하는 셀 적층물(CST)이 형성된다. 여기서, 셀 적층물(CST)과 더미 적층물(DST)은 미러 대칭 구조를 가질 수 있다.
또한, 제1 적층물(ST1)의 더미 영역(D)이 식각되어, 기준 패턴(RP)이 제1 적층물(ST1)의 더미 영역(D)으로 전사될 수 있다. 기준 패턴(RP)은 셀 구조물(CST)과 더미 구조물(DST)의 사이에 위치되거나, 더미 구조물(DST) 내에 위치될 수 있다.
이어서, 축소된 제3 및 제4 패드 마스크 패턴들(54A, 56A)을 제거한 후, 제1 물질막들(51A, 51B) 또는 제2 물질막들(52A, 52B)을 제3 물질막으로 대체하는 공정, 콘택 플러그 형성 공정 등을 추가로 실시할 수 있다. 이때, 셀 적층물(CST)에 포함된 제1 물질막들(51A, 51B) 또는 제2 물질막들(52A, 52B)만을 제3 물질막을 대체하거나, 셀 적층물(CST) 및 더미 적층물(DST)에 포함된 제1 물질막들(51A, 51B) 또는 제2 물질막들(52A, 52B)을 모두 제3 물질막으로 대체할 수 있다.
전술한 바와 같은 공정에 따르면, 기준 패턴(RP)을 이용하여 주변 영역(PERI)에 위치된 더미 적층물(DST)을 형성하고, 더미 적층물(DST)과 동시에 셀 적층물(CST)을 형성함으로써, 셀 적층물(CST)을 용이하게 정렬할 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다.
도 6을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 메모리 장치(1200)와 컨트롤러(1100)를 포함한다.
메모리 장치(1200)는 텍스트, 그래픽, 소프트웨어 코드 등과 같은 다양한 데이터 형태를 갖는 데이터 정보를 저장하는데 사용된다. 메모리 장치(1200)는 비휘발성 메모리일 수 있다. 또한, 메모리 장치는(1200)는 앞서 도 1a 내지 도 5c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 5c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
컨트롤러(1100)는 호스트 및 메모리 장치(1200)에 연결되며, 호스트로부터의 요청에 응답하여 메모리 장치(1200)를 액세스하도록 구성된다. 예를 들면, 컨트롤러(1100)는 메모리 장치(1200)의 읽기, 쓰기, 소거, 배경(background) 동작 등을 제어하도록 구성된다.
컨트롤러(1100)는 RAM(Random Access Memory; 1110), CPU(Central Processing Unit; 1120), 호스트 인터페이스(Host Interface; 1130), ECC 회로(Error Correction Code Circuit; 1140), 메모리 인터페이스(Memory Interface; 1150) 등을 포함한다.
여기서, RAM(1110)은 CPU(1120) 의 동작 메모리, 메모리 장치(1200)와 호스트 간의 캐시 메모리, 메모리 장치(1200)와 호스트 간의 버퍼 메모리 등으로 사용될 수 있다. 참고로, RAM(1110)은 SRAM(Static Random Access Memory), ROM(Read Only Memory) 등으로 대체될 수 있다.
CPU(1120)는 컨트롤러(1100)의 전반적인 동작을 제어하도록 구성된다. 예를 들어, CPU(1120)는 RAM(1110)에 저장된 플래시 변환 계층(Flash Translation Layer; FTL)과 같은 펌웨어를 운용하도록 구성된다.
호스트 인터페이스(1130)는 호스트와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 컨트롤러(1100)는 USB(Universal Serial Bus) 프로토콜, MMC(MultiMedia Card) 프로토콜, PCI(Peripheral Component Interconnection)프로토콜, PCI-E(PCI-Express) 프로토콜, ATA(Advanced Technology Attachment) 프로토콜, Serial-ATA 프로토콜, Parallel-ATA 프로토콜, SCSI(Small Computer Small Interface) 프로토콜, ESDI(Enhanced Small Disk Interface) 프로토콜, 그리고 IDE(Integrated Drive Electronics) 프로토콜, 프라이빗(private) 프로토콜 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신한다.
ECC 회로(1140)는 오류 정정 코드(ECC)를 이용하여 메모리 장치(1200)로부터 리드된 데이터에 포함된 오류를 검출하고, 정정하도록 구성된다.
메모리 인터페이스(1150)는 메모리 장치(1200)와의 인터페이싱을 수행하도록 구성된다. 예를 들어, 메모리 인터페이스(1150)는 낸드 인터페이스 또는 노어 인터페이스를 포함한다.
참고로, 컨트롤러(1100)는 데이터를 임시 저장하기 위한 버퍼 메모리(미도시됨)를 더 포함할 수 있다. 여기서, 버퍼 메모리는 호스트 인터페이스(1130)를 통해 외부로 전달되는 데이터를 임시 저장하거나, 메모리 인터페이스(1150)를 통해 메모리 장치(1200)로부터 전달되는 데이터를 임시로 저장하는데 사용될 수 있다. 또한, 컨트롤러(1100)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM을 더 포함할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000)은 집적도가 향상되고 특성이 개선된 메모리 장치(1200)를 포함하므로, 메모리 시스템(1000)의 집적도 및 특성 또한 향상시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 7을 참조하면, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 메모리 장치(1200')와 컨트롤러(1100)를 포함한다. 또한, 컨트롤러(1100)는 RAM(1110), CPU(1120), 호스트 인터페이스(1130), ECC 회로(1140), 메모리 인터페이스(1150) 등을 포함한다.
메모리 장치(1200')는 비휘발성 메모리일 수 있다. 또한, 메모리 장치(1200')는 앞서 도 1a 내지 도 5c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 5c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(1200')의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(1200')는 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 복수의 메모리 칩들은 복수의 그룹들로 분할되며, 복수의 그룹들은 제 1 내지 제 k 채널들(CH1~CHk)을 통해 컨트롤러(1100)와 통신하도록 구성된다. 또한, 하나의 그룹에 속한 메모리 칩들은 공통 채널을 통해 컨트롤러(1100)와 통신하도록 구성된다. 참고로, 하나의 채널에 하나의 메모리 칩이 연결되도록 메모리 시스템(1000')이 변형되는 것도 가능하다.
이와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(1000')은 집적도가 향상되고 특성이 개선된 메모리 장치(1200')를 포함하므로, 메모리 시스템(1000')의 집적도 및 특성 또한 향상시킬 수 있다. 특히, 메모리 장치(1200')를 멀티-칩 패키지로 구성함으로써, 메모리 시스템(1000')의 데이터 저장 용량을 증가시키고, 구동 속도를 향상시킬 수 있다.
도 8은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다. 이하, 앞서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 8을 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 메모리 장치(2100), CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500), 시스템 버스(2600) 등을 포함한다.
메모리 장치(2100)는 유저 인터페이스(2400)를 통해 제공된 데이터, CPU(2200)에 의해 처리된 데이터 등을 저장한다. 또한, 메모리 장치(2100)은 시스템 버스(2600)를 통해 CPU(2200), RAM(2300), 유저 인터페이스(2400), 전원(2500) 등에 전기적으로 연결된다. 예를 들어, 메모리 장치(2100)는 컨트롤러(미도시됨)를 통해 시스템 버스(2600)에 연결되거나, 시스템 버스(2600)에 직접 연결될 수 있다. 메모리 장치(2100)가 시스템 버스(2600)에 직접 연결되는 경우, 컨트롤러의 기능은 CPU(2200), RAM(2300) 등에 의해 수행될 수 있다.
여기서, 메모리 장치(2100)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(2100)는 앞서 도 1a 내지 도 5c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 5c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(2100)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
또한, 메모리 장치(2100)은 도 7을 참조하여 설명한 바와 같이 복수의 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
이와 같은 구성을 갖는 컴퓨팅 시스템(2000)은 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(Portable Multimedia Player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치 등일 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(2000)은 집적도가 향상되고 특성이 개선된 메모리 장치(2100)를 포함하므로, 컴퓨팅 시스템(2000)의 특성 또한 향상시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 9를 참조하면, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 운영 체제(3200), 어플리케이션(3100), 파일 시스템(3300), 변환 계층(3400) 등을 포함하는 소프트웨어 계층을 포함한다. 또한, 컴퓨팅 시스템(3000)은 메모리 장치(3500) 등의 하드웨어 계층을 포함한다.
운영 체제(3200)는 컴퓨팅 시스템(3000)의 소프트웨어, 하드웨어 자원 등을 관리하기 위한 것으로, 중앙처리장치의 프로그램 실행을 제어할 수 있다. 어플리케이션(3100)은 컴퓨팅 시스템(3000)에서 실시되는 다양한 응용 프로그램으로, 운영 체제(3200)에 의해 실행되는 유틸리티일 수 있다.
파일 시스템(3300)은 컴퓨팅 시스템(3000)에 존재하는 데이터, 파일 등을 관리하기 위한 논리적인 구조를 의미하며, 규칙에 따라 메모리 장치(3500) 등에 저장할 파일 또는 데이터를 조직화한다. 파일 시스템(3300)은 컴퓨팅 시스템(3000)에서 사용되는 운영 체제(3200)에 따라 결정될 수 있다. 예를 들어, 운영 체제(3200)가 마이크로소프트(Microsoft)사의 윈도우즈(Windows) 계열인 경우, 파일 시스템(3300)은 FAT(File Allocation Table), NTFS(NT file system) 등일 수 있다. 또한, 운영 체제(3200)가 유닉스/리눅스(Unix/Linux) 계열인 경우, 파일 시스템(3300)은 EXT(extended file system), UFS(Unix File System), JFS(Journaling File System) 등일 수 있다.
본 도면에서는 운영 체제(3200), 어플리케이션(3100) 및 파일 시스템(3300)을 별도의 블록으로 도시하였으나, 어플리케이션(3100) 및 파일 시스템(3300)은 운영 체제(3200) 내에 포함된 것일 수 있다.
변환 계층(Translation Layer; 3400)은 파일 시스템(3300)으로부터의 요청에 응답하여 메모리 장치(3500)에 적합한 형태로 어드레스를 변환한다. 예를 들어, 변환 계층(3400)은 파일 시스템(3300)이 생성한 로직 어드레스를 메모리 장치(3500)의 피지컬 어드레스로 변환한다. 여기서, 로직 어드레스와 피지컬 어드레스의 맵핑 정보는 어드레스 변환 테이블(address translation table)로 저장될 수 있다. 예를 들어, 변환 계층(3400)은 플래시 변환 계층(Flash Translation Layer; FTL), 유니버설 플래시 스토리지 링크 계층(Universal Flash Storage Link Layer, ULL) 등일 수 있다.
메모리 장치(3500)는 비휘발성 메모리 일 수 있다. 또한, 메모리 장치(3500)는 앞서 도 1a 내지 도 5c를 참조하여 설명한 구조를 가질 수 있고, 앞서 도 1a 내지 도 5c를 참조하여 설명한 제조 방법에 따라 제조될 수 있다. 메모리 장치(3500)의 구조 및 제조 방법은 앞서 설명한 바와 동일하므로, 구체적인 설명은 생략하도록 한다.
이러한 구성을 갖는 컴퓨팅 시스템(3000)은 상위 레벨 영역에서 수행되는 운영체제 계층과 하위 레벨 영역에서 수행되는 컨트롤러 계층으로 구분될 수 있다. 여기서, 어플리케이션(3100), 운영 체제(3200) 및 파일 시스템(3300)은 운영 체제 계층에 포함되며, 컴퓨팅 시스템(3000)의 동작 메모리에 의해 구동될 수 있다. 또한, 변환 계층(3400)은 운영 체제 계층에 포함되거나, 컨트롤러 계층에 포함될 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(3000)은 집적도가 향상되고 특성이 개선된 메모리 장치(3500)를 포함하므로, 컴퓨팅 시스템(3000)의 특성 또한 향상시킬 수 있다.
본 발명의 기술 사상은 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 11A, 11B: 제1 물질막
12A, 12B: 제2 물질막 13: 제1 패드 마스크 패턴
14: 제2 패드 마스크 패턴 15: 층간 절연막
16: 제3 물질막 17: 콘택 플러그
18: 제1 기준 마스크 패턴 20: 기판
21A~21C: 제1 물질막 22A~22C: 제2 물질막
23: 제1 패드 마스크 패턴 24: 제2 패드 마스크 패턴
25: 제3 패드 마스크 패턴 28: 제1 기준 마스크 패턴
29: 제2 기준 마스크 패턴 30: 기판
31A~31C: 제1 물질막 32A~32C: 제2 물질막
33: 제1 패드 마스크 패턴 34: 제2 패드 마스크 패턴
35: 제3 패드 마스크 패턴 38: 제1 기준 마스크 패턴
39: 제2 기준 마스크 패턴 40: 기판
41A, 41B: 제1 물질막 42A, 42B: 제2 물질막
43: 제1 패드 마스크 패턴 44: 제2 패드 마스크 패턴
48: 제1 기준 마스크 패턴 49: 제2 기준 마스크 패턴
PS1: 제1 패드 구조 PS2: 제2 패드 구조
ST1: 제1 적층물 ST2: 제2 적층물
RP: 기준 패턴

Claims (16)

  1. 제1 패드 영역, 제2 패드 영역 및 제1 더미 영역이 차례로 정의된 제1 적층물을 형성하는 단계;
    상기 제1 적층물 상에 제2 적층물을 형성하는 단계;
    상기 제2 적층물을 패터닝하여, 상기 제1 적층물의 제1 패드 영역 상에 위치된 계단 형태의 제1 패드 구조 및 상기 제1 적층물의 상기 제1 더미 영역 상에 위치된 제1 기준 패턴을 형성하는 단계;
    상기 제1 적층물 상에, 상기 제1 기준 패턴으로부터의 거리를 측정하여 정렬되고, 상기 제1 및 제2 패드 영역들을 덮는 제1 마스크 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴을 축소시키면서 상기 제1 적층물의 상기 제2 패드 영역을 패터닝하여, 계단 형태의 제2 패드 구조를 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 마스크 패턴을 형성하는 단계는,
    상기 제1 기준 패턴의 중심과 상기 제1 마스크 패턴의 엣지 간의 거리를 측정하여 상기 제1 마스크 패턴을 정렬하는
    반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 마스크 패턴을 형성하는 단계는,
    상기 제1 기준 패턴의 엣지와 상기 제1 마스크 패턴의 엣지 간의 거리를 측정하여 상기 제1 마스크 패턴을 정렬하는
    반도체 장치의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 기준 패턴은 상기 제1 패드 구조에 비해 낮은 높이를 갖는
    반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 제1 적층물은 상기 제1 더미 영역으로부터 소정 거리 이격된 제2 더미 영역 및 상기 제1 더미 영역과 상기 제2 더미 영역의 사이에 위치된 제3 패드 영역을 포함하고, 상기 제1 기준 패턴 형성 시에 상기 제1 적층물의 상기 제2 더미 영역 상에 위치된 제2 기준 패턴을 함께 형성하는
    반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 제2 패드 구조 형성 시에 상기 제1 기준 패턴 및 상기 제2 기준 패턴이 상기 제1 적층물로 전사되는
    반도체 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 패드 구조를 형성한 후, 상기 제2 기준 패턴으로부터의 거리를 측정하여 정렬되고, 상기 제1 패드 영역, 상기 제2 패드 영역, 상기 제1 더미 영역 및 상기 제3 패드 영역을 덮는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 축소시키면서 상기 제1 적층물의 상기 제3 패드 영역을 패터닝하여, 계단 형태의 제3 패드 구조를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    상기 제1 적층물은 상기 제1 더미 영역으로부터 소정 거리 이격된 제2 더미 영역 및 상기 제1 더미 영역과 상기 제2 더미 영역의 사이에 위치된 제3 패드 영역을 포함하고, 상기 제2 패드 구조 형성 시에 상기 제1 적층물의 상기 제2 더미 영역을 패터닝하여 제2 기준 패턴을 형성하는
    반도체 장치의 제조 방법.
  9. 제8항에 있어서,
    상기 제2 패드 구조를 형성한 후, 상기 제2 기준 패턴으로부터의 거리를 측정하여 정렬되고, 상기 제1 패드 영역, 상기 제2 패드 영역, 상기 제1 더미 영역 및 상기 제3 패드 영역을 덮는 제2 마스크 패턴을 형성하는 단계; 및
    상기 제2 마스크 패턴을 축소시키면서 상기 제1 적층물의 제3 패드 영역을 패터닝하여, 계단 형태의 제3 패드 구조를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    상기 제1 기준 패턴 형성 시, 상기 제1 적층물의 상기 제1 더미 영역 상에 위치되고 상기 제1 기준 패턴으로부터 소정 거리 이격된 제2 기준 패턴을 함께 형성하고,
    상기 제1 기준 패턴과 상기 제2 기준 패턴의 사이에 위치된 기준 포인트로부터의 거리를 측정하여 상기 제1 마스크 패턴을 정렬하는
    반도체 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 기준 포인트는 상기 제1 기준 패턴의 중심과 상기 제2 기준 패턴의 중심 간의 거리를 이분할하는 중심에 위치된
    반도체 장치의 제조 방법.
  12. 제10항에 있어서,
    상호 마주하는 상기 제1 기준 패턴의 제1 엣지와 상기 제2 기준 패턴의 제2 엣지 간의 거리가 X이고 상기 제1 엣지와 상기 제1 마스크 패턴의 엣지 간의 거리가 Y인 경우, 상기 기준 포인트로부터 상기 엣지 간의 거리는 X/2+Y인
    반도체 장치의 제조 방법.
  13. 제1항에 있어서,
    상기 제1 적층물은 기판의 셀 영역 및 주변회로 영역 상에 형성되고, 상기 주변회로 영역에 위치된 상기 제1 패드 영역 및 상기 제2 패드 영역, 상기 셀 영역에 위치된 제3 패드 영역 및 제4 패드 영역, 그리고 상기 셀 영역과 상기 주변 영역의 사이에 위치된 상기 제1 더미 영역을 포함하는
    반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 제1 마스크 패턴 형성 시, 상기 제1 적층물의 제3 및 제4 패드 영역들을 덮는 제2 마스크 패턴을 함께 형성하고, 상기 제2 마스크 패턴은 상기 제1 마스크 패턴과 미러 대칭 구조를 갖는
    반도체 장치의 제조 방법.
  15. 제13항에 있어서,
    상기 제1 패드 구조 형성 시에 상기 제1 적층물의 상기 제3 패드 영역에 위치되고 상기 제1 패드 구조와 미러 대칭 구조를 갖는 제3 패드 구조를 함께 형성하고, 상기 제2 패드 형성 시에 상기 제1 적층물의 상기 제4 패드 영역에 위치되고 상기 제2 패드 구조와 미러 대칭 구조를 갖는 제4 패드 구조를 형성하는
    반도체 장치의 제조 방법.
  16. 제13항에 있어서,
    상기 제1 적층물을 형성하기 전에 상기 기판의 상기 주변 회로 영역에 회로를 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
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