KR20200007212A - 반도체 메모리 장치 및 그 형성방법 - Google Patents

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Abstract

반도체 메모리 장치가 개시되어 있다. 개시된 반도체 메모리 장치는 제1 셀 영역, 상기 제1 셀 영역으로부터 제1 방향으로 연장된 슬리밍 영역, 상기 슬리밍 영역으로부터 상기 제1 방향으로 연장된 제2 셀 영역이 정의된 기판과, 상기 기판 상에 적층되는 복수의 전극들을 각각 포함하며 슬릿을 사이에 두고 상기 제1 방향과 교차되는 제2 방향으로 서로 이격하여 배치되는 제1,제2 전극 구조체와, 상기 슬리밍 영역에 상기 제1 방향을 따라서 배치되며 각각이 상기 제1,제2 전극 구조체를 관통하는 복수의 계단형 홀들을 포함할 수 있다. 상기 계단형 홀들 각각은 상기 제1 방향으로 마주하고 서로 대칭되며 상기 슬릿에 의해서 분리된 제1 계단 구조들, 상기 제2 방향으로 마주하고 서로 대칭된 제2 계단 구조들을 포함할 수 있다.

Description

반도체 메모리 장치 및 그 형성방법{SEMICONDUCTOR MEMRY DEVICE AND METHOD FOR FORMING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 구체적으로 3차원 구조의 반도체 메모리 장치 및 그 형성방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 2차원 또는 평면적 반도체 메모리 장치의 경우 그 집적도가 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하므로 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위한 대안으로 3차원적으로 배열된 메모리 셀들을 구비하는 3차원 구조의 반도체 메모리 장치가 제안되었다.
본 발명의 실시예들은 저렴한 비용으로 제작 가능하며 사이즈 축소가 가능한 반도체 메모리 장치 및 그 형성방법을 제시할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치는, 제1 셀 영역, 상기 제1 셀 영역으로부터 제1 방향으로 연장된 슬리밍 영역, 상기 슬리밍 영역으로부터 상기 제1 방향으로 연장된 제2 셀 영역이 정의된 기판과, 상기 기판 상에 적층되는 복수의 전극들을 각각 포함하며 슬릿을 사이에 두고 상기 제1 방향과 교차되는 제2 방향으로 서로 이격하여 배치되는 제1,제2 전극 구조체와, 상기 슬리밍 영역에 상기 제1 방향을 따라서 배치되며 각각이 상기 제1,제2 전극 구조체를 관통하는 복수의 계단형 홀들을 포함할 수 있다. 상기 계단형 홀들 각각은 상기 제1 방향으로 마주하고 서로 대칭되며 상기 슬릿에 의해서 분리된 제1 계단 구조들, 상기 제2 방향으로 마주하고 서로 대칭된 제2 계단 구조들을 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성방법은, 제1 셀 영역, 상기 제1 셀 영역으로부터 제1 방향으로 연장된 슬리밍 영역, 상기 슬리밍 영역으로부터 상기 제1 방향으로 연장된 제2 셀 영역을 포함하는 기판 상에 제1,제2 물질막들을 교대로 적층하여 적층체를 형성하는 단계와, 상기 적층체 상에 상기 제1 방향을 따라서 일렬로 배치되는 제1 개구홀들을 갖는 홀 타입 마스크 패턴을 형성하는 단계와, 상기 홀 타입 마스크 패턴을 식각 베리어로 이용한 패드 식각 공정으로 상기 적층체를 식각하여 각각이 상기 제1 방향으로 마주하며 서로 대칭된 한 쌍의 제1 계단 구조들 및 상기 제1 방향과 교차되는 제2 방향으로 마주하며 서로 대칭된 한 쌍의 제2 계단 구조들을 포함하는 제1 계단형 홀들을 형성하는 단계와, 상기 제1 계단형 홀들 중 적어도 하나가 함몰되도록 상기 적층체를 식각하여 제2 계단형 홀을 형성하는 단계와, 상기 적층체에 상기 제1 방향으로 상기 제1,제2 계단형 홀을 가로지르는 슬릿을 형성하여 상기 적층체를 분할하는 단계를 포함할 수 있다.
본 발명의 실시예들에 의하면, 계단 구조에 의해서 전극들이 단선되지 않도록 하거나 단선되는 전극들의 개수를 줄이어 단선된 전극 연결에 필요한 배선을 없애거나 배선의 개수를 감소시키어 반도체 메모리 장치에서 요구되는 전체 배선의 개수를 줄임으로써 배선 형성 공정의 마진을 향상시킬 수 있다.
본 발명의 실시예들에 의하면, 슬리밍 영역에 계단 구조를 형성하는데 필요한 마스크의 개수를 줄이어 반도체 메모리 장치의 제작 비용을 줄일 수 있고, 슬리밍 영역의 폭을 줄이어 반도체 메모리 장치의 사이즈를 축소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 2는 도 1에 도시된 메모리 블록들 중 하나의 등가 회로도이다.
도 3은 본 발명과 관련된 반도체 메모리 장치의 영역들을 나타내는 평면도이다.
도 4는 본 발명과 관련된 반도체 메모리 장치의 개략적인 배치를 나타내는 단면도이다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 설명하기 위한 도면들이다.
도 10a 내지 도 11c는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성방법을 설명하기 위한 도면들이다.
도 12 내지 도 16은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 설명하기 위한 도면들이다.
도 17a 내지 도 19d는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 형성방법을 설명하기 위한 도면들이다
도 20은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다
도 21은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 메모리 장치(100)는 메모리 셀 어레이(110), 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 포함할 수 있다.
메모리 셀 어레이(110)는 복수의 메모리 블록들(BLK1-BLKn)을 포함할 수 있다. 메모리 블록들(BLK1-BLKn) 각각은, 도시하지 않았지만 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀은 워드 라인 및 비트 라인에 의해서 억세스(access)될 수 있다. 메모리 셀은 공급되는 전력이 차단되는 경우에 저장된 데이터를 소실하는 휘발성 메모리 셀일 수도 있고, 공급되는 전원이 차단되더라도 저장된 데이터를 유지하는 비휘발성 메모리 셀일 수도 있다. 이하에서는 반도체 메모리 장치(100)가 수직형 낸드 플래시 장치인 것으로 설명되나, 본 발명의 기술적 사상은 이에 한정되지 않는 것은 아니다.
로우 디코더(120)는 로우 라인들(RL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 로우 라인들(RL)은 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 로우 디코더(120)는 어드레스 정보에 따라서 메모리 셀 어레이(110)의 메모리 블록들(BLK1-BLKn)의 하나를 선택할 수 있다. 로우 디코더(120)는 선택된 메모리 블록에 연결된 로우 라인들(RL)에 주변 회로(140)로부터의 동작 전압(V_X), 예컨대, 프로그램 전압, 패스 전압 및 리드 전압을 전달할 수 있다. 동작 전압(V_X)의 전달을 위하여, 로우 디코더(120)는 로우 라인들(RL)에 각각 연결되는 복수의 패스 트랜지스터들을 포함할 수 있다.
페이지 버퍼 회로(130)는 비트 라인들(BL)을 통해서 메모리 셀 어레이(110)에 연결될 수 있다. 페이지 버퍼 회로(130)는 비트 라인들(BL)에 각각 연결되는 복수의 페이지 버퍼들(PB)을 포함할 수 있다. 페이지 버퍼 회로(130)는 주변 회로(140)로부터 페이지 버퍼 제어신호(PB_C)을 수신할 수 있고, 데이터 신호(DATA)를 주변 회로(140)와 송수신할 수 있다.
페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)에 연결된 비트 라인을 제어할 수 있다. 예를 들면, 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 메모리 셀 어레이(110)의 비트 라인의 신호를 감지함으로써 메모리 셀 어레이(110)의 메모리 셀에 저장된 데이터를 검출할 수 있고, 검출된 데이터에 따라 데이터 신호(DATA)를 주변 회로(140)로 전송할 수 있다. 페이지 버퍼 회로(130)는 페이지 버퍼 제어 신호(PB_C)에 응답하여 주변 회로(140)로부터 수신되는 데이터 신호(DATA)에 기초하여 비트 라인에 신호를 인가할 수 있고, 이에 따라 메모리 셀 어레이(110)의 메모리 셀에 데이터를 기입할 수 있다. 페이지 버퍼 회로(130)는 로우 디코더(120)에 의해 활성화되는 워드 라인에 연결된 메모리 셀에 데이터를 기입하거나 그로부터 데이터를 독출할 수 있다.
주변 회로(140)는 반도체 메모리 장치(100)의 외부로부터 커맨드 신호(CMD), 어드레스 신호(ADD) 및 제어 신호(CTRL)을 수신할 수 있고, 반도체 메모리 장치(100)의 외부의 장치, 예컨대 메모리 컨트롤러와 데이터(DATA)를 송수신할 수 있다. 주변 회로(140)는 커맨드 신호(CMD), 어드레스 신호(ADD), 제어 신호(CTRL)에 기초하여 메모리 셀 어레이(110)에 데이터(DATA)를 기입하거나 메모리 셀 어레이(110)으로부터 데이터(DATA)를 독출하기 위한 신호들, 예컨대 로우 어드레스(X_A) 및 페이지 버퍼 제어 신호(PB_C) 등을 출력할 수 있다. 주변 회로(140)는 동작 전압(X_V)을 포함하여 반도체 메모리 장치(100)에서 요구되는 다양한 전압들을 생성할 수 있다.
도 2는 도 1에 도시된 메모리 블록들 중 하나의 등가 회로도이다.
도 2를 참조하면, 메모리 블록(BLKi)은 복수의 비트 라인들(BL)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제2 방향(SD)으로 신장되며 제1 방향(FD)을 따라서 배열될 수 있다. 각각의 비트 라인들(BL)에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 이러한 경우, 복수의 비트 라인들(BL)과 하나의 공통 소스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다.
각각의 셀 스트링들(CSTR)은 비트 라인(BL)에 연결된 드레인 선택 트랜지스터(DST), 공통 소스 라인(CSL)에 연결된 소스 선택 트랜지스터(SST), 드레인 선택 트랜지스터(DST)와 소스 선택 트랜지스터(SST) 사이에 연결된 복수의 메모리 셀들(MC)을 포함할 수 있다. 드레인 선택 트랜지스터(DST), 메모리 셀들(MC) 및 소스 선택 트랜지스터(SST)는 제3 방향(TD)을 따라 직렬로 연결될 수 있다.
비트 라인들(BL)과 공통 소스 라인(CSL) 사이에는 제1 방향(FD)으로 신장되는 드레인 선택 라인들(DSL), 복수의 워드 라인들(WL) 및 소스 선택 라인(SSL)이 제3 방향(TD)을 따라서 적층될 수 있다. 드레인 선택 라인들(DSL)은 각각 대응하는 드레인 선택 트랜지스터들(DST)의 게이트에 연결될 수 있다. 워드 라인들(WL)은 각각 대응하는 메모리 셀들(MC)의 게이트에 연결될 수 있다. 소스 선택 라인(SSL)은 소스 선택 트랜지스터들(SST)의 게이트에 연결될 수 있다.
도 3은 본 발명과 관련된 반도체 메모리 장치의 영역들을 나타내는 평면도이고, 도 4는 본 발명과 관련된 반도체 메모리 장치의 개략적인 배치를 나타내는 단면도이다.
도 3 및 도 4를 참조하면, 반도체 메모리 장치(100)는 제1,제2 셀 영역(CR1,CR2) 및 슬리밍 영역(SR)을 포함할 수 있다. 제1,제2 셀 영역(CR1,CR2)은 제1 방향(FD)을 따라서 서로 이격하여 배치되고, 슬리밍 영역(SR)은 제1 셀 영역(CR1)과 제2 셀 영역(CR2) 사이에 배치될 수 있다.
반도체 메모리 장치(100)는 제1 기판(10), 제1 기판(10) 상에 배치되는 로직 구조체(20), 로직 구조체(20) 상에 배치되는 제2 기판(30), 제2 기판(30) 상에 배치되는 메모리 구조체(40)를 포함할 수 있다. 로직 구조체(20)는 도 1의 로우 디코더(120), 페이지 버퍼 회로(130) 및 주변 회로(140)를 포함할 수 있고, 메모리 구조체(40)는 도 1의 메모리 셀 어레이(110)를 포함할 수 있다.
로우 디코더(도 1의 120)의 패스 트랜지스터들(PT)은 슬리밍 영역(SR)의 로직 구조체(20)에 배치될 수 있다. 도시하지 않았지만, 메모리 구조체(40)는 제3 방향(TD)을 따라서 적층되는 복수의 전극들을 포함할 수 있다. 전극들은 적어도 하나의 드레인 선택 라인, 복수의 워드 라인들 및 적어도 하나의 소스 선택 라인을 포함할 수 있다. 제3 방향(TD)은 제1,제2 기판(10,30)의 상부면과 실질적으로 수직한 방향으로, 수직 방향으로도 정의될 수 있다. 이하의 명세서에서, '수직' 또는 '수직 방향'은 '제3 방향'과 실질적으로 동일한 의미로 사용할 것이다.
컨택 플러그와의 접속을 위하여 전극들 각각은 슬리밍 영역(SR)에서 그것의 상부에 위치하는 전극에 의해 노출되는 패드 영역을 구비할 수 있다. 패드 영역을 제공하기 위하여 슬리밍 영역(SR)의 메모리 구조체(40)에 계단 구조가 마련될 수 있다.
계단 구조는, 전극들의 폭 방향인 제2 방향(SD)으로 연장되는 개구를 갖는 마스크 패턴을 식각 베리어로 이용하여 전극들을 식각하는 식각 공정과 마스크 패턴의 개구 폭을 넓히는 트리밍 공정을 교대로 반복 수행함으로써 형성될 수 있다. 이러한 계단 구조 형성 과정에서, 슬리밍 영역(SR)에서 전극들이 분할되어 제1 셀 영역(CR1)의 전극들과 제2 셀 영역(CR1)의 전극들이 전기적으로 분리될 수 있다. 제1 셀 영역(CR)의 전극들과 제2 셀 영역(CR)의 전극들은 수직적 위치가 동일한 것끼리 등전위를 가져야 하므로 전극들이 분리된 경우에 분리된 전극들을 전기적으로 연결하기 위하여 추가 배선을 형성해야 할 것이다. 따라서, 반도체 메모리 장치에서 요구되는 전체 배선의 개수가 늘어나게 되어 배선 형성 공정의 마진이 감소하게 될 것이다.
전극들이 분리되는 것을 방지하기 위한 하나의 방법으로, 상기 식각 공정시 마스크 패턴의 개구를 부분적으로 가리는 마스크 패턴을 추가로 사용하는 방법을 사용할 수 있으나, 이 경우 추가 마스크 패턴 제작에 소요되는 비용으로 인하여 반도체 메모리 장치의 제작 비용이 증가하게 될 것이다.
반도체 메모리 장치가 대용량화 및 고집적화됨에 따라서 워드 라인들의 적층 개수가 증가하고 있으며, 이에 따라 워드 라인들을 포함하는 전극들 및 이들에 마련되는 패드 영역의 개수 역시 증가하고 있다. 패드 영역의 개수가 증가하면 제1 방향(FD)에서 슬리밍 영역(SR)의 폭(W1)이 패스 트랜지스터들(PT)이 점유하는 영역의 폭(W2)보다 길어질 수 있으며, 이로 인해 반도체 메모리 장치(100)의 사이즈가 회로 배치에 필요한 사이즈 이상으로 커질 수 있다.
본 발명의 실시예들은, 적은 수의 마스크를 사용하여 전극들의 단선을 방지하거나 단선되는 전극의 개수를 감소시킬 수 있는 반도체 메모리 장치 및 그 형성방법을 제시할 수 있다. 본 발명의 실시예들은, 슬리밍 영역(SR)의 폭을 줄일 수 있고 나아가 반도체 메모리 장치의 사이즈를 축소시킬 수 있는 반도체 메모리 장치 및 그 형성방법을 제시할 수 있다.
도 5 내지 도 9는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 설명하기 위한 도면들이다. 구체적으로, 도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 평면도이고, 도 6은 도 5의 A-A' 라인에 따른 단면도이고, 도 7은 도 5의 B-B' 라인에 따른 단면도이고, 도 8은 도 5의 C-C' 라인에 따른 단면도이고, 도 9는 도 5의 Ι 부분을 나타낸 사시도이다.
도 5 내지 도 9를 참조하면, 기판(50)은 제1 셀 영역(CR1), 제1 셀 영역(CR1)으로부터 제1 방향(FD)으로 연장된 슬리밍 영역(SR), 슬리밍 영역(SR)으로부터 제1 방향(FD)으로 연장된 제2 셀 영역(CR2)을 포함할 수 있다. 슬리밍 영역(SR)은 제1 방향(FD)을 따라서 일렬로 배치되는 복수의 영역들(SR1,SR2)로 구분될 수 있다. 본 실시예에서는, 슬리밍 영역(SR)이 2개의 영역들로 구분되는 경우를 나타내었으나, 슬리밍 영역(SR)은 제1 방향(FD)을 따라서 일렬로 배치되는 3개 이상의 영역들로 구분될 수도 있다. 이하, 설명의 편의를 위하여 영역들(SR1,SR2)을 제1 영역(SR1) 및 제2 영역(SR2)이라 정의할 것이다.
기판(50)은 단결정 실리콘막, SOI(Silion On Insulator), 실리콘 게르마늄(SiGe)막 상에 형성된 실리콘막, 절연막 상에 형성된 단결정 실리콘막 및 절연막 상에 형성된 폴리실리콘막을 포함하는 그룹에서 선택된 적어도 하나를 포함할 수 있다.
기판(50) 상에 제1 전극 구조체(MB1) 및 제2 전극 구조체(MB2)가 제2 방향(SD)으로 서로 이격하여 배치될 수 있다. 제1,제2 전극 구조체(MB1,MB2)는 제1 방향(FD)을 따라서 연장되는 슬릿(ST)에 의해서 서로 분리될 수 있으며, 제1 전극 구조체(MB1)와 제2 전극 구조체(MB2)간 이격 거리는 슬릿(ST)의 제2 방향(SD) 폭과 실질적으로 동일할 수 있다.
제1,제2 전극 구조체(MB1,MB2) 각각은 기판(50) 상에 수직적으로 적층되는, 복수의 전극들(60)을 포함할 수 있다. 전극들(60)의 상부 및 하부에는 층간절연층들(62)이 배치될 수 있다. 전극들(60)은 도전 물질을 포함할 수 있으며, 예컨대 도핑된 반도체, 금속, 도전성 금속질화물 또는 전이금속 등을 포함할 수 있다. 층간절연층들(62)은 절연 물질을 포함할 수 있으며, 예컨대 실리콘 산화물을 포함할 수 있다. 전극들(60) 및 층간절연층들(62)은 제1,제2 셀 영역(CR1,CR2)에서 채널 구조체(CH)에 의해서 관통될 수 있다.
채널 구조체들(CH) 각각은 채널층 및 게이트 절연층을 포함할 수 있다. 채널층은 폴리실리콘 혹은 단결정 실리콘을 포함할 수 있으며, 일부 영역에 붕소(B)와 같은 P형 불순물을 포함할 수도 있다. 채널층은 그 중심 영역까지 완전히 채워진 필라 혹은 속이 찬 원기둥 현상을 가질 수 있다. 도시하지 않았지만, 채널층은 중심 영역이 오픈된 튜브 형상을 가질 수 있다. 이러한 경우, 채널층의 오픈된 중심 영역에는 매립 절연막이 형성될 수 있다. 게이트 절연층은 채널층의 외벽를 감싸는 스트로우(straw) 또는 실린더 쉘(cylinder shell) 형상을 가질 수 있다. 게이트 절연층은 도시하지 않았지만 채널층의 외측벽으로부터 순차적으로 적층된 터널 절연막, 전하 저장막 및 블록킹막을 포함할 수 있다. 게이트 절연층은 산화막-질화막-산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide) 적층 구조를 가질 수 있다.
슬리밍 영역(SR)에 제1 방향(FD)을 따라서 복수의 계단형 홀들(H1,H2)이 형성될 수 있다. 계단형 홀들(H1,H2) 각각은 제1 전극 구조체(MB1)의 일부 및 제2 전극 구조체(MB2)의 일부를 수직적으로 관통할 수 있다.
제1,제2 전극 구조체(MB1,MB2) 각각은 상대 전극 구조체와 대면하는 일측면 및 일측면과 대향하는 타측면을 가질 수 있다. 제1,제2 계단형 홀(H1,H2)은 슬릿(ST)과 연결되며, 슬릿(ST)을 사이에 두고 서로 대면하는 제1,제2 전극 구조체(MB1,MB2)의 일측면들을 관통하고 제1,제2 전극 구조체(MB1,MB2)의 일측면들로부터 제1,제2 전극 구조체(MB1,MB2)의 타측면들을 향하여 제2 방향(SD)으로 신장되되 제1,제2 전극 구조체(MB1,MB2)의 타측면들에 도달하지 않는 폭으로 구성될 수 있다. 이에 따라, 제1,제2 전극 구조체(MB1,MB2)의 타측면들은 제1,제2 계단형 홀(H1,H2)에 의해 관통되지 않으며, 제1,제2 전극 구조체(MB1,MB2)에 포함된 모든 전극들(60)은 제1,제2 계단형 홀(H1,H2)에 의해서 분할되지 않는다.
계단형 홀들(H1,H2)은 역피라미드 형상을 가질 수 있으며, 서로 다른 깊이로 형성될 수 있다. 제1,제2 계단형 홀(H1,H2)의 측벽에는 계단 구조가 마련될 수 있다. 구체적으로, 제1,제2 계단형 홀(H1,H2) 각각은 제1 방향(FD)으로 마주하며 서로 대칭된 한 쌍의 제1 계단 구조들(SW1) 및 제2 방향(SD)으로 마주하며 서로 대칭된 한 쌍의 제2 계단 구조들(SW2)을 가질 수 있다. 제2 계단 구조들(SW2)의 하나는 제1 전극 구조체(MB1)에 형성되고, 나머지 다른 하나는 제2 전극 구조체(MB2)에 형성될 수 있다. 제1 계단 구조들(SW1)은 제1 전극 구조체(MB1)에 형성된 제2 계단 구조(SW2)와 제1 전극 구조체(MB2)에 형성된 제2 계단 구조(SW2) 사이에서 제2 방향(SD)을 따라서 연장되며 슬릿(ST)에 의해서 분리될 수 있다. 제1,제2 계단형 홀(H1,H2) 각각은 슬릿(ST)을 기준으로 대칭되는 구조를 가질 수 있다.
제1 계단 구조들(SW1) 및 제2 계단 구조들(SW2) 각각은 서로 동일한 높이를 갖는 복수의 스텝들(S1)을 포함할 수 있다. 스텝들(S1) 각각의 높이는 전극들(60)의 수직적 피치에 해당하는 크기를 가질 수 있다.
전극들(60) 각각은 제1,제2 계단형 홀(H1,H2)의 어느 하나에서 그것의 상부에 위치하는 전극들(60)에 의해 노출되는 패드 영역(PAD)을 가질 수 있다. 평면적 관점에서 패드 영역들(PAD)은 제1 방향(FD) 및 제2 방향(SD)으로 서로 다른 위치에 배치될 수 있다. 전극들(60)의 패드 영역들(PAD)은, 기판(50)으로부터의 수직 거리가 증가할수록, 그들이 위치하는 계단형 홀(H1 또는 H2)의 중심으로부터의 수평 거리가 증가할 수 있다.
본 실시예에서, 제1 계단형 홀(H1) 또는 제2 계단형 홀(H2)의 중심부에 위치하는 패드 영역들(PAD)은 사각형의 평면 구조를 가질 수 있다. 나머지 패드 영역들(PAD)은 ㄷ자 형태의 평면 구조를 가질 수 있다. 나머지 패드 영역들(PAD)은 제1 방향(FD)으로 신장되는 제1 부분 및 제1 부분의 양단으로부터 제2 방향(SD)으로 신장되는 한 쌍의 제2 부분들로 이루어질 수 있다. 나머지 패드 영역들(PAD)은, 제1 계단형 홀(H1) 또는 제2 계단형 홀(H2)의 중심으로부터의 수평 거리가 늘어날수록, 제1 부분의 제1 방향(FD) 길이 및 제2 부분들의 제2 방향(SD) 길이가 길어질 수 있다. 도시하지 않았지만, 패드 영역들(PAD)에는 수직적으로 연장되는 컨택 플러그들이 각각 연결될 수 있다.
이상에서 살펴본 바와 같이, 본 실시예에 의하면 슬리밍 영역(SR)에서 전극들(60)이 분리되지 않는다. 따라서, 분리된 전극들(60)을 연결하기 위한 어떠한 배선도 필요하지 않아 전극들이 분리되는 경우와 비교해서 반도체 메모리 장치에서 요구되는 전체 배선의 개수가 감소하게 되므로 배선 형성 공정의 마진을 향상시킬 수 있다. 또한, 평면적 관점에서 전극들(60)의 패드 영역들(PAD)이 제1 방향(FD) 및 제2 방향(SD)으로 서로 다른 위치에 배치되므로 패드 영역들(PAD)에 접속되는 컨택 플러그들을 제1 방향(FD) 및 제2 방향(SD)으로 서로 다른 위치에 배치할 수 있다. 따라서, 패드 영역들(PAD)이 제1 방향(FD)으로만 배치되어 패드 영역들(PAD)에 접속되는 컨택 플러그들을 제1 방향(FD)을 따라서만 배치시켜야 하는 경우와 비교해서, 컨택 플러그들 사이의 간격을 늘리는 것이 가능해 지게 되어 인접 컨택 플러그들이 숏트되는 불량을 줄일 수 있다. 또한, 컨택 플러그들간 숏트를 방지하기 위해서 패드 영역들(PAD)의 제1 방향(FD) 폭을 넓게 형성하지 않아도 되므로 슬리밍 영역(SR)의 제1 방향(FD) 폭을 줄이는 것이 가능하게 되어 감소된 사이즈의 반도체 메모리 장치를 제공할 수 있다.
도 10a 내지 도 11c는 앞서 도 5 내지 도 9를 참조로 하여 설명된 반도체 메모리 장치의 형성방법을 설명하기 위한 도면들이다. 구체적으로, 도 10a 내지 도 11a는 각 제조 단계별 평면 구조를 나타내고, 도 10b 내지 도 11b는 도 10a 내지 도 11a의 A-A' 라인에 따른 단면들을 각각 나타내고, 도 10c 내지 도 11c는 도 10a 내지 도 11a의 B-B' 라인에 따른 단면들을 각각 나타낸다.
도 10a 내지 도 10c를 참조하면, 제1 셀 영역(CR1), 제1 셀 영역(CR1)으로부터 제1 방향(FD)으로 연장된 슬리밍 영역(SR), 슬리밍 영역(SR)으로부터 제1 방향(FD)으로 연장된 제2 셀 영역(CR2)을 포함하는 기판(50) 상에 제1 물질막들(70)과 제2 물질막들(72)을 교대로 적층하여 적층체(ML)를 형성한다.
슬리밍 영역(SR)은 제1 방향(FD)을 따라서 일렬로 배치되는 복수의 영역들(SR1,SR2)로 구분될 수 있다. 본 실시예에서는, 일예로 상기 영역들(SR)이 제1 영역(SR1) 및 제2 영역(SR2)로 이루어진 경우를 나타내었다.
제1 물질막들(70)과 제2 물질막들(72)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제2 물질막들(72)은 층간절연층용 절연물질로 형성될 수 있고, 제1 물질막들(70)은 희생층으로서 이용되며 제2 물질막들(72)에 대한 식각 선택비를 갖는 절연물질로 형성될 수 있다. 예컨대, 제1 물질막들(70)은 실리콘 질화막으로 형성될 수 있고, 제2 물질막들(72)은 실리콘 산화막으로 형성될 수 있다.
그 다음, 적층체(ML)를 식각하여 제1 방향(FD)을 따라서 일렬로 배치되는 복수의 제1 계단형 홀들(H1)을 형성한다. 제1 계단형 홀들(H1)은 제1,제2 영역(SR1,SR2)에 각각 배치될 수 있다. 제1 계단형 홀들(H1)은 제1 방향(FD)으로 마주하며 서로 대칭된 한 쌍의 제1 계단 구조들(SW1) 및 제2 방향(SD)으로 마주하며 서로 대칭된 한 쌍의 제2 계단 구조들(SW2)을 가질 수 있다. 제1 계단형 홀들(H1)은 이하의 공정을 통해서 형성될 수 있다.
먼저, 적층체(ML) 상에 제1,제2 영역(SR1,SR2)의 일부분을 각각 노출하는 제1 개구홀들을 포함하는 제1 홀 타입 마스크 패턴(PR1)을 형성한다. 이후, 제1 홀 타입 마스크 패턴(PR1)을 식각 베리어로 이용하여 적층체(ML)를 제1 식각 깊이로 식각하는 패드 식각 공정과, 제1 개구홀들의 제1 방향(FD) 및 제2 방향(SD) 폭을 늘리는 트리밍(trimming) 공정을 교대로 반복하여 제1 계단형 홀들(H1)을 형성한다. 상기 제1 식각 깊이는 제1 물질막들(70)의 수직적 피치에 해당할 수 있다. 본 실시예에서, 제1 구조들(SW1) 및 제2 계단 구조들(SW2)은 서로 동일한 스텝 수를 가질 수 있다.
제1 홀 타입 마스크 패턴(PR1)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제1 계단형 홀들(H1)의 형성 후에 제거될 수 있다.
도 11a 내지 도 11c를 참조하면, 제1 계단형 홀들(H1)의 하나, 예를 들어 제2 영역(SR1)의 제1 계단형 홀(H1)을 함몰시키어 제2 계단형 홀(H2)을 형성한다. 제2 계단형 홀(H2)은 이하의 공정을 통해서 형성될 수 있다.
먼저, 제1 계단형 홀들(H1)이 형성된 적층체(ML) 상에 제2 영역(SR2)에 형성된 제1 계단형 홀(H1)을 제1 면적으로 개구하는 제2 개구홀을 갖는 제2 홀 타입 마스크 패턴(PR2)을 형성한다. 제1 면적은 제1 개구홀의 개구 면적보다 클 수 있다. 이어서, 제2 홀 타입 마스크 패턴(PR2)에 의해 노출된 제1 계단형 홀(H1)이 함몰되도록 적층체(ML)를 식각하여 제2 계단형 홀(H2)을 형성한다.
제2 홀 타입 마스크 패턴(PR2)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제2 계단형 홀(H2) 형성 후에 제거될 수 있다.
이후, 도시하지 않았지만 적층체(ML)를 수직적으로 관통하고 제1,제2 계단형 홀(H1,H2)을 제1 방향(FD)으로 가로지르는 슬릿(도 5 및 도 7-8의 ST)을 형성하여 적층체(ML)를 분할한다.
그런 다음, 제1,제2 셀 영역(CR1,CR2)에 적층체(ML)를 수직적으로 관통하는 채널 구조체들(도 5의 CH)을 형성하고, 희생층으로 사용된 제1 물질막들(62)을 제거한 다음, 제1 물질막들(70)의 제거로 형성된 공간에 전극 물질을 채워 넣어 전극들(도 6 및 도 7의 60)을 형성한다. 이로써, 도 5 내지 도 9의 제1,제2 전극 구조체(MB1,MB2)가 형성된다.
이상, 본 실시예에 의하면 패드 식각 공정에서 추가 마스크를 사용하지 않고서도 제1,제2 전극 구조체(MB1,MB2)의 전극들(60)의 단선을 방지할 수 있다.
도 12 내지 도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 구조를 설명하기 위한 도면들이다. 구체적으로, 도 12는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 일부분을 도시한 평면도이고, 도 13은 도 12의 D-D' 라인에 따른 단면도이고, 도 14는 도 12의 E-E' 라인에 따른 단면도이고, 도 15는 도 12의 F-F' 라인에 따른 단면도이고, 도 16은 도 12의 Ⅱ 부분을 나타낸 사시도이다.
도 12 내지 도 16를 참조로 하는 이하의 설명에서 도 5 내지 도 9를 참조로 하여 설명된 실시예와 공통된 구성에 대한 중복된 설명을 생략할 것이다.
도 12 내지 도 16을 참조하면, 본 실시예는 앞서 도 5 내지 도 9를 참조로 하여 설명된 실시예와 비교해서 전극들(60)의 일부분을 수직적으로 파고 들어가는 계단형 트렌치들(R)을 더 포함할 수 있다.
도 12 내지 16을 참조하면, 계단형 트렌치들(R)은 평면적인 관점에서 제1,제2 전극 구조체(MB1,MB2)를 제2 방향(SD)으로 가로지르며 각각이 제1,제2 계단형 홀(H1,H2)과 교차되도록 배치될 수 있다. 계단형 트렌치들(R)의 일부분은 제1,제2 계단형 홀(H1,H2)과 중첩될 수 있다. 제1,제2 계단형 홀(H1,H2)과 중첩되지 않는 계단형 트렌치들(R)의 다른 부분은 상부에 적층된 전극들(60)을 수직적으로 파고 들어가 상부에 적층된 전극들(60)을 분할할 수 있다. 본 실시예는, 상부에 적층된 3개의 전극들(60)이 제1,제2 계단형 홀(H1,H2)에 의해서 분할된 경우를 나타내었다.
전극들(60)은 계단형 트렌치들(R)에 의해서 분할되지 않는 제1 전극들(60A)과, 제1 전극들(60A) 상에 적층되며 계단형 트렌치들(R)에 의해서 분할되는 제2 전극들(60B)을 포함할 수 있다. 제2 전극들(60B)의 개수는 N(N은 2 이상의 자연수)개일 수 있으며, 제1 전극들(60A)의 개수는 N보다 많을 수 있다. 본 실시예는 제2 전극들(60B)의 개수, 즉 N이 3인 경우를 나타내었으나, 이에 한정되는 것은 아니다. 도시하지 않았지만, 계단형 트렌치들(R)에 의해서 분할된 제2 전극들(60B)은 배선에 의해서 동일한 층에 위치하는 것끼리 서로 전기적으로 연결될 수 있다. 본 실시예와 다르게, 전극들(60)이 모두 분할되는 경우 분할된 전극들을 연결하기 위해서는 전극들(60)의 수만큼 배선이 필요하게 될 것이다. 이 경우, 배선 배치를 위한 공간이 부족하게 되어 공정 마진이 감소하게 될 것이다. 본 실시예에서 전극들(60)이 전부 분할되지 않고 일부만 분할되어 필요한 배선의 개수가 적으므로 공간 부족에 따른 공정 마진을 최소화시킬 수 있다.
제1,제2 계단형 홀(H1,H2) 및 계단형 트렌치들(R) 각각은 계단 구조를 가질 수 있다. 구체적으로, 제1,제2 계단형 홀(H1,H2) 각각은 제1 방향(FD)으로 마주하며 서로 대칭된 한 쌍의 제1 계단 구조들(SW1) 및 제2 방향(SD)으로 마주하며 서로 대칭된 한 쌍의 제2 계단 구조들(SW2)을 가질 수 있다. 계단형 트렌치들(R)은 제1 방향(FD)으로 마주하며 서로 대칭된 한 쌍의 제3 계단 구조들(SW3)을 가질 수 있다.
제1 계단 구조들(SW1) 및 제2 계단 구조들(SW2)은 서로 동일한 높이를 갖는 복수의 스텝들(S2)을 포함할 수 있다. 일 실시예에서, 스텝들(S2) 각각의 높이는 전극들(60)의 수직적 피치의 3배의 크기를 가질 수 있다. 본 실시예에서는, 스텝들(S2) 각각의 높이가 전극들(60)의 수직적 피치의 3배의 크기를 갖는 경우를 나타내었으나, 본 발명은 이에 한정되는 것은 아니다. 제2 전극들(60B)의 개수가 N인 경우, 스텝들(S2) 각각의 높이는 전극들(60)의 수직적 피치의 K(여기서, K는 2 이상 N+1 이하의 자연수)배일 수 있다.
제3 계단 구조들(SW3)은 서로 동일한 높이를 갖는 복수의 스텝들(S3)을 포함할 수 있다. 스텝들(S3) 각각의 높이는 전극들(60)의 수직적 피치와 동일할 수 있다.
제1 내지 제3 계단 구조들(SW1-SW3)에 의해서, 전극들(60) 각각은 그것의 상부에 위치하는 전극들(60)에 의해 노출되는 패드 영역(PAD)을 가질 수 있다. 전극들(60)의 패드 영역들(PAD)은 평면적 관점에서 제1 방향(FD) 및 제2 방향(SD)으로 서로 다른 위치에 배치될 수 있다. 도시하지 않았지만, 전극들(60) 각각의 패드 영역(PAD)에는 수직적으로 연장되는 컨택 플러그들이 각각 연결될 수 있다.
이상에서 살펴본 바와 같이, 본 실시예에 의하면 슬리밍 영역(SR)에서 전극들(60)이 모두 분리되지 않고 일부 개만 분리된다. 따라서, 모든 전극들이 분리되는 경우와 비교해서 분리된 전극들(60)을 연결하는데 사용되는 추가 배선의 개수가 적어, 반도체 메모리 장치에서 요구하는 전체 배선의 개수가 감소하게 되므로 배선 형성 공정의 마진을 향상시킬 수 있다. 또한, 패드 영역들(PAD)이 평면적 관점에서 제1 방향(FD) 및 제2 방향(SD)으로 서로 다른 위치에 배치되므로 패드 영역들(PAD)에 접속되는 컨택 플러그들을 제1 방향(FD) 및 제2 방향(SD)으로 서로 다른 위치에 배치할 수 있다. 따라서, 패드 영역들(PAD)이 제1 방향(FD)으로만 배치되어 패드 영역들(PAD)에 접속되는 컨택 플러그들을 제1 방향(FD)을 따라서만 배치시켜야 하는 경우와 비교해서, 컨택 플러그들 사이의 간격을 늘리는 것이 가능해 지게 되어 인접 컨택 플러그들이 숏트되는 불량을 줄일 수 있다. 또한, 컨택 플러그들간 숏트를 방지하기 위해서 패드 영역들(PAD)의 제1 방향(FD) 폭을 넓게 형성하지 않아도 되므로 슬리밍 영역(SR)의 제1 방향(FD) 폭을 줄이는 것이 가능하게 되어 감소된 사이즈의 반도체 메모리 장치를 제공할 수 있다.
도 17a 내지 도 19d는 본 발명의 앞서 도 12 내지 도 16을 참조로 하여 설명된 반도체 메모리 장치의 형성방법을 설명하기 위한 도면들이다.
구체적으로, 도 17a 내지 도 19a는 각 제조 단계별 평면 구조를 나타내고, 도 17b 내지 도 19b는 도 17a 내지 도 19a의 D-D' 라인에 따른 단면을 각각 나타내고, 도 17c 내지 도 19c는 도 17a 내지 도 19a의 E-E' 라인에 따른 단면을 각각 나타내고, 도 17d 내지 도 19d는 도 17a 내지 도 19a의 Ⅱ 부분을 도시한 사시도를 각각 나타낸다.
도 17a 내지 도 17d를 참조하면, 제1 셀 영역(CR1), 제1 셀 영역(CR1)으로부터 제1 방향(FD)으로 연장된 슬리밍 영역(SR), 슬리밍 영역(SR)으로부터 제1 방향(FD)으로 연장된 제2 셀 영역(CR2)을 포함하는 기판(50) 상에 제1 물질막들(70)과 제2 물질막들(72)을 교대로 적층하여 적층체(ML)를 형성한다.
슬리밍 영역(SR)은 제1 방향(FD)을 따라서 일렬로 배치되는 복수의 영역들(SR1,SR2)로 구분될 수 있다. 본 실시예에서는, 슬리밍 영역(SR)이 2개의 영역들, 즉 제1,제2 영역(SR1,SR2)으로 구성되는 경우를 나타내었으나, 이에 한정되는 것은 아니다.
제1 물질막들(70)과 제2 물질막들(72)은 서로 다른 물질로 형성될 수 있다. 예를 들어, 제2 물질막들(72)은 층간절연층용 절연물질로 형성되고, 제1 물질막들(70)은 희생층으로서 이용되며 제2 물질막들(72)에 대한 식각 선택비를 갖는 절연물질로 형성될 수 있다. 예컨대, 제1 물질막들(70)은 실리콘 질화막으로 형성될 수 있고, 제2 물질막들(72)은 실리콘 산화막으로 형성될 수 있다.
그 다음, 적층체(ML)를 식각하여 슬리밍 영역(SR)에 복수의 계단형 트렌치들(R)을 형성한다. 계단형 트렌치들(R)은 제1,제2 영역(SR1,SR2)에 각각 배치되며 평면적 관점에서 제2 방향(SD)을 따라서 연장될 수 있다. 계단형 트렌치들(R)은 이하의 공정을 통해서 형성될 수 있다.
먼저, 적층체(ML) 상에 제1,제2 영역(SR1,SR2)을 각각 제2 방향(SD)을 따라서 연장되는 라인형 개구들을 갖는 라인 타입 마스크 패턴(PR0)을 형성한다. 이후, 라인 타입 마스크 패턴(PR0)을 식각 베리어로 이용하여 적층체(ML)를 제1 식각 깊이로 식각하는 단위 식각 공정과, 개구들의 제1 방향(FD) 폭을 늘리는 트리밍 공정을 교대로 반복하여 수행하여 계단형 트렌치들(R)을 형성한다. 제1 식각 깊이는 제1 물질막들(70)의 수직적 피치와 동일할 수 있다.
계단형 트렌치들(R)은 제1 방향(FD)으로 마주하며 서로 대칭된 한 쌍의 제3 계단 구조들(SW3)을 가질 수 있다. 제3 계단 구조들(SW3)은 서로 동일한 스텝 수를 가질 수 있다. 본 실시예에서는 제3 계단 구조들(SW3) 각각의 스텝수가 3개인 경우를 나타내었으나, 이에 한정되는 것은 아니다.
라인 타입 마스크 패턴(PR0)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 계단형 트렌치들(R)의 형성 후에 제거될 수 있다.
도 18a 내지 도 18d를 참조하면, 계단형 트렌치들(R)가 형성된 적층 구조체(ML)의 일부분을 식각하여 복수의 제1 계단형 홀들(H1)을 형성한다. 제1 계단형 홀들(H1)은 이하의 공정을 통해서 형성될 수 있다.
먼저, 계단형 트렌치들(R)이 형성된 적층체(ML) 상에 계단형 트렌치들(R)의 일부분을 개구하는 제1 개구홀들을 포함하는 제1 홀 타입 마스크 패턴(PR1)을 형성한다. 제1 개구홀들은 계단형 트렌치들(R)을 제1 방향(FD)으로 가로지르는 형태를 가질 수 있으며, 제1 개구홀들 각각의 제1 방향(FD) 폭은 계단형 트렌치들(R) 각각의 제1 방향(FD) 폭보다 클 수 있다.
그 다음, 제1 홀 타입 마스크 패턴(PR1)을 식각 베리어로 이용하여 적층체(ML)를 제2 식각 깊이로 식각하여 계단형 트렌치들(R)를 함몰시키는 패드 식각 공정과, 제1 개구홀들의 제1 방향(FD) 및 제2 방향(SD) 폭을 넓히는 트리밍 공정을 교대로 반복하여 제1 계단형 홀들(H1)을 형성한다.
계단형 트렌치(R) 형성을 위한 단위 식각 공정의 회수가 N(N은 자연수)인 경우, 상기 제2 식각 깊이는 제1 물질막들(70)의 수직적 피치의 K배(여기서, K는 2 이상 N+1 이하의 자연수)일 수 있다.
제1 계단형 홀들(H1) 각각은 제1 방향(FD)으로 마주하며 서로 대칭된 제1 계단 구조들(SW1) 및 제2 방향(SD)으로 마주하며 서로 대칭된 제2 계단 구조들(SW2)을 가질 수 있다.
제1 홀 타입 마스크 패턴(PR1)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제1 계단형 홀들(H1)의 형성 후에 제거될 수 있다.
도 19a 내지 도 19d를 참조하면, 제2 영역(SR2)에 형성된 제1 계단형 홀(H1) 및 계단형 트렌치(R)를 함몰시키어 제2 계단형 홀(H2)을 형성한다. 제2 계단형 홀(H2)은 이하의 공정을 통해서 형성될 수 있다.
먼저, 적층체(ML) 상에 제2 영역(SR2)의 제1 계단형 홀(H1)을 개구하는 제2 개구홀을 갖는 제2 홀 타입 마스크 패턴(PR2)을 형성한다. 이어서, 제2 홀 타입 마스크 패턴(PR2)을 식각 베리어로 이용하여 제1 계단형 홀(H1) 및 계단형 트렌치(R)이 함몰되도록 적층체(ML)를 식각하여 제2 계단형 홀들(H2)을 형성한다.
제2 홀 타입 마스크 패턴(PR2)은 포토리소그래피 공정을 이용하여 형성될 수 있으며, 제2 계단형 홀(H2) 형성 후에 제거될 수 있다.
이후, 도시하지 않았지만 적층체(ML)를 수직적으로 관통하고 제1,제2 계단형 홀(H1,H2)을 제1 방향(FD)으로 가로지르는 슬릿(도 12 및 도 15의 ST)을 형성하여 적층체(ML)를 분할한다.
그런 다음, 제1,제2 셀 영역(CR1,CR2)에 적층체(ML)를 수직적으로 관통하는 채널 구조체들(도 12의 CH)을 형성하고, 희생층으로 사용된 제1 물질막들(70)을 제거한 다음, 제1 물질막들(70)이 제거로 형성된 공간에 전극 물질을 채워 넣어 전극들(도 13 내지 도 15의 60)을 형성한다.
이상, 본 실시예에 의하면 패드 식각 공정에서 추가 마스크를 사용하지 않고서도 제1,제2 전극 구조체(MB1,MB2)의 전극들(60)의 단선을 방지할 수 있다.
도 20은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 메모리 시스템을 개략적으로 도시한 블록도이다.
도 20을 참조하면, 본 발명의 실시예에 따른 메모리 시스템(600)은 비휘발성 메모리 장치(610) 및 메모리 컨트롤러(620)를 포함할 수 있다.
비휘발성 메모리 장치(610)는 앞서 설명한 반도체 메모리 장치로 구성되고, 앞서 설명한 방법으로 동작될 수 있다. 메모리 컨트롤러(620)는 비휘발성 메모리 장치(610)를 제어하도록 구성될 것이다. 비휘발성 메모리 장치(610)와 메모리 컨트롤러(620)의 결합에 의해 메모리 카드 또는 반도체 디스크 장치(Solid State Disk: SSD)로 제공될 수 있을 것이다. SRAM(621)은 프로세싱 유닛(622)의 동작 메모리로써 사용된다. 호스트 인터페이스(623)는 메모리 시스템(600)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다.
에러 정정 블록(624)은 비휘발성 메모리 장치(610)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다.
메모리 인터페이스(625)는 본 발명의 비휘발성 메모리 장치(610)와 인터페이싱한다. 프로세싱 유닛(622)은 메모리 컨트롤러(620)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 비휘발성 메모리 장치(610)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다
이상의 본 발명의 메모리 시스템(600)은 에러의 발생 확률이 낮은 고신뢰성의 저장 매체로 제공될 수 있다. 특히, 최근 활발히 연구되고 있는 반도체 디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 비휘발성 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(620)는 USB, MMC, PCI-E,SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면,호스트)와 통신하도록 구성될 것이다.
도 21은 본 발명의 실시예에 따른 반도체 메모리 장치를 포함한 컴퓨팅 시스템을 개략적으로 보여주는 블록도이다.
도 21을 참조하면, 본 발명에 따른 컴퓨팅 시스템(700)은 시스템 버스(760)에 전기적으로 연결된 메모리 시스템(710), 마이크로프로세서(720), 램(730), 사용자 인터페이스(740), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(750)을 포함할 수 있다 본 발명에 따른 컴퓨팅 시스템(700)이 모바일 장치인 경우, 컴퓨팅 시스템(700)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(700)에는 응용 칩셋(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(710)은, 예를 들면, 데이터를 저장하는 데 비휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(710)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.
이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있으며, 이러한 구현은 앞서 설명한 실시예의 기재로부터 본 발명이 속하는 기술분야의 전문가라면 쉽게 구현할 수 있을 것이다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (23)

  1. 제1 셀 영역, 상기 제1 셀 영역으로부터 제1 방향으로 연장된 슬리밍 영역, 상기 슬리밍 영역으로부터 상기 제1 방향으로 연장된 제2 셀 영역이 정의된 기판;
    상기 기판 상에 적층되는 복수의 전극들을 각각 포함하며 슬릿을 사이에 두고 상기 제1 방향과 교차되는 제2 방향으로 서로 이격하여 배치되는 제1,제2 전극 구조체;
    상기 슬리밍 영역에 상기 제1 방향을 따라서 배치되며 각각이 상기 제1,제2 전극 구조체를 관통하는 복수의 계단형 홀들;을 포함하며,
    상기 계단형 홀들 각각은 상기 제1 방향으로 마주하고 서로 대칭되며 상기 슬릿에 의해서 분리된 제1 계단 구조들, 상기 제2 방향으로 마주하고 서로 대칭된 제2 계단 구조들을 포함하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 계단형 홀들 각각은 상기 슬릿을 기준으로 대칭적인 구조를 갖는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 계단형 홀들의 바닥면들은 서로 다른 높이에 배치되는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 계단형 홀들이 상기 제1,제2 전극 구조체의 전극들을 분할하지 않는 반도체 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 계단형 홀들 각각은 상기 슬릿을 사이에 두고 서로 대면하는 상기 제1,제2 전극 구조체의 일측면들을 관통하고, 상기 일측면들과 대향하는 상기 제1,제2 전극 구조체의 타측면들을 관통하지 않는 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 전극들 각각은 상기 계단형 홀들의 어느 하나에서 그것의 상부에 위치하는 전극들에 의해서 노출되는 패드 영역을 구비하며,
    상기 전극들의 패드 영역들은 상기 기판으로부터의 수직 거리가 증가할수록 상기 계단형 홀의 중심으로부터의 수평 거리가 증가되는 반도체 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 제1 계단 구조들 및 상기 제2 계단 구조들 각각은 서로 동일한 높이를 갖는 복수의 스텝들을 포함하는 반도체 메모리 장치.
  8. 제7 항에 있어서, 상기 스텝들 각각의 높이는 상기 전극들의 수직적 피치와 동일한 반도체 메모리 장치.
  9. 제7 항에 있어서, 상기 제1 계단 구조들 및 상기 제2 계단 구조들은 서로 동일한 개수의 스텝을 포함하는 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 슬리밍 영역에서 상기 전극들의 일부분을 수직적으로 파고 들어가며 각각이 상기 제1 방향으로 마주하며 서로 대칭된 제3 계단 구조들을 갖는 계단형 트렌치들을 더 포함하며,
    상기 계단형 트렌치들은 평면적 관점에서 상기 제1,제2 계단형 홀과 각각 교차되며 상기 제1,제2 전극 구조체를 상기 제2 방향으로 가로지르는 반도체 메모리 장치.
  11. 제10 항에 있어서, 상기 전극들은 상기 계단형 트렌치에 의해서 분할되지 않는 복수의 제1 전극들; 및
    상기 제1 전극들 상에 적층되며 상기 계단형 트렌치에 의해 분할되는 N(N은 2 이상의 자연수)개의 제2 전극들;을 포함하는 반도체 메모리 장치.
  12. 제11 항에 있어서, 상기 제1 전극들의 개수가 상기 N보다 많은 반도체 메모리 장치.
  13. 제11 항에 있어서, 상기 제1 계단 구조들 및 상기 제2 계단 구조들은 서로 동일한 높이를 갖는 복수의 스텝들을 포함하는 반도체 메모리 장치.
  14. 제13 항에 있어서, 상기 스텝들 각각의 높이는 상기 전극들의 수직적 피치의 K배의 크기를 가지며, 상기 K는 2 이상 N+1 이하의 자연수인 반도체 메모리 장치.
  15. 제11 항에 있어서, 상기 제3 계단 구조들 각각은 서로 동일한 높이를 갖는 복수의 스텝들을 포함하는 반도체 메모리 장치.
  16. 제15 항에 있어서, 상기 스텝들 각각의 높이는 상기 전극들의 수직적 피치와 동일한 반도체 메모리 장치.
  17. 제1 셀 영역, 상기 제1 셀 영역으로부터 제1 방향으로 연장된 슬리밍 영역, 상기 슬리밍 영역으로부터 상기 제1 방향으로 연장된 제2 셀 영역을 포함하는 기판 상에 제1,제2 물질막들을 교대로 적층하여 적층체를 형성하는 단계;
    상기 적층체 상에 상기 제1 방향을 따라서 일렬로 배치되는 제1 개구홀들을 갖는 홀 타입 마스크 패턴을 형성하는 단계;
    상기 홀 타입 마스크 패턴을 식각 베리어로 이용한 패드 식각 공정으로 상기 적층체를 식각하여 각각이 상기 제1 방향으로 마주하며 서로 대칭된 한 쌍의 제1 계단 구조들 및 상기 제1 방향과 교차되는 제2 방향으로 마주하며 서로 대칭된 한 쌍의 제2 계단 구조들을 포함하는 제1 계단형 홀들을 형성하는 단계;
    상기 제1 계단형 홀들 중 적어도 하나가 함몰되도록 상기 적층체를 식각하여 제2 계단형 홀을 형성하는 단계;및
    상기 적층체에 상기 제1 방향으로 상기 제1,제2 계단형 홀을 가로지르는 슬릿을 형성하여 상기 적층체를 분할하는 단계를 포함하는 반도체 메모리 장치의 형성방법.
  18. 제17 항에 있어서, 상기 패드 식각 공정을 수행한 후에, 상기 제1 개구홀들의 상기 제1 방향 및 제2 방향 폭을 늘리는 트리밍 공정을 수행하는 것을 더 포함하며,
    상기 패드 식각 공정과 상기 트리밍 공정은 교대로 반복하여 수행되는 반도체 메모리 장치의 형성방법.
  19. 제18 항에 있어서, 상기 패드 식각 공정은 상기 제1 물질막들의 수직적 피치에 해당하는 깊이로 상기 제1,제2 물질막들을 식각하는 것인 반도체 메모리 장치의 형성방법.
  20. 제17 항에 있어서, 상기 적층체 형성 후, 상기 홀 타입 마스크 패턴을 형성하기 전에,
    상기 적층체 상에 각각이 상기 제1,제2 계단형 홀 형성 예정 부위를 상기 제2 방향으로 가로지르는 라인형 개구들을 갖는 라인 타입 마스크 패턴을 형성하는 단계; 및
    상기 라인 타입 마스크 패턴을 식각 베리어로 이용한 단위 식각 공정으로 상기 적층체를 식각하여 각각이 상기 제1 방향으로 마주하며 서로 대칭된 한 쌍의 제3 계단 구조들을 포함하는 계단형 트렌치들을 형성하는 단계;를 더 포함하는 반도체 메모리 장치의 형성방법.
  21. 제20 항에 있어서, 상기 단위 식각 공정을 수행한 후에, 상기 라인 타입 마스크 패턴의 개구 면적을 늘리는 트리밍 공정을 수행하는 것을 더 포함하며,
    상기 단위 식각 공정과 상기 트리밍 공정은 교대로 반복 수행되는 반도체 메모리 장치의 형성방법.
  22. 제21 항에 있어서, 상기 단위 식각 공정은 상기 제1 물질막들의 수직적 피치에 해당하는 깊이로 상기 제1,제2 물질막들을 식각하는 것인 반도체 메모리 장치의 형성방법.
  23. 제22 항에 있어서, 상기 단위 식각 공정의 회수가 N(N은 자연수)인 경우, 상기 패드 식각 공정의 식각 깊이는 상기 제1 물질막들의 수직적 피치의 K(상기 K는 2 이상 N+1 이하의 자연수)배인 반도체 메모리 장치의 형성방법.
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