KR20110105255A - 적층 구조를 갖는 반도체 메모리 장치 및 그 제조 방법 - Google Patents

적층 구조를 갖는 반도체 메모리 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20110105255A
KR20110105255A KR1020100024404A KR20100024404A KR20110105255A KR 20110105255 A KR20110105255 A KR 20110105255A KR 1020100024404 A KR1020100024404 A KR 1020100024404A KR 20100024404 A KR20100024404 A KR 20100024404A KR 20110105255 A KR20110105255 A KR 20110105255A
Authority
KR
South Korea
Prior art keywords
memory cell
cell array
semiconductor substrate
memory device
semiconductor
Prior art date
Application number
KR1020100024404A
Other languages
English (en)
Inventor
박철우
황홍선
백인규
손동현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100024404A priority Critical patent/KR20110105255A/ko
Priority to US13/024,566 priority patent/US8441852B2/en
Publication of KR20110105255A publication Critical patent/KR20110105255A/ko
Priority to US13/864,437 priority patent/US8665644B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array

Abstract

메모리 셀 어레이 층들과 독립적인 연결 층을 갖는 적층 구조의 반도체 메모리 장치가 개시된다. 반도체 메모리 장치는 기능 회로를 갖는 반도체 기판, 복수의 메모리 셀 어레이 층, 및 적어도 하나의 연결 층을 포함한다. 메모리 셀 어레이 층들은 상기 반도체 기판 위에 적층되어 있다. 연결층들은 상기 메모리 셀 어레이 층과 독립적으로 반도체 기판의 상부에 적층되어 있고, 메모리 셀 어레이 층들에 배열되어 있는 메모리 셀 선택 라인들을 기능 회로와 전기적으로 연결한다. 따라서, 반도체 메모리 장치는 적층 과정에서 높은 유연성을 갖는다.

Description

적층 구조를 갖는 반도체 메모리 장치 및 그 제조 방법{STACKED MEMORY DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 적층 구조를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치는 데이터를 저장하는 데 사용되며, 크게 휘발성 반도체 메모리 장치와 비휘발성 반도체 메모리 장치로 나누어진다. 휘발성 반도체 메모리 장치는 커패시터의 충전 또는 방전에 의해 데이터가 저장된다. RAM(Random Access Memory) 등의 휘발성 반도체 메모리 장치는 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단되면 데이터는 손실된다. 휘발성 메모리 장치로서 주로 컴퓨터의 메인 메모리 장치로 사용된다.
비휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 비휘발성 반도체 메모리 장치는 컴퓨터, 휴대용 통신기기 등 넓은 범위의 응용에서 프로그램 및 데이터를 저장하는 데 사용된다.
반도체 메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이며 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로서는 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성 물질을 이용한 MRAM(Magnetic Random Access Memory) 등이 있다. 차세대 메모리 장치를 구성하는 물질들의 공통점은 전류 또는 전압에 따라 그 저항 값이 가변되며, 전류 또는 전압이 사라져도 그 저항 값을 그대로 유지하는 비휘발성 특성으로 리프레쉬가 필요 없다는 것이다.
이러한 저항성 메모리 장치에서, 단위 메모리 셀은 하나의 가변저항 소자와 하나의 스위칭 소자로 이루어지고, 가변저항 소자는 비트 라인과 스위칭 소자 사이에 연결되며, 스위칭 소자는 일반적으로 가변저항 소자와 워드 라인 사이에 연결된다. 저항성 메모리 장치는 이러한 단위 메모리 셀들로 구성된 가변 저항 메모리 셀 어레이를 포함한다.
저항성 메모리 장치는 메모리 셀을 구성하는 가변저항 소자의 종류에 따라 PRAM, RRAM, MRAM 등으로 분류될 수 있다. 예를 들어, 가변저항 소자가 상변화(phase change) 물질로서 온도에 따라 저항이 변화하는 경우에는 저항성 메모리 장치는 PRAM이 될 수 있다. 가변저항 소자가 상부 전극, 하부 전극, 및 그 사이에 있는 전이금속 산화물(complex metal oxide)로 형성된 경우에는 저항성 메모리 장치는 RRAM이 될 수 있다. 가변저항 소자가 자성체의 상부 전극, 자성체의 하부 전극, 및 그 사이에 있는 자성체(magnetic material)로 형성된 경우에는 저항성 메모리 장치는 MRAM이 될 수 있다.
최근, 작은 칩 사이즈에 많은 용량을 집적하기 위해 반도체 기판 위에 3차원적으로 메모리 셀 어레이 층들을 적층하는 저항성 메모리 장치에 대한 연구가 진행되고 있다.
본 발명의 목적은 반도체 기판 위에 적층되어 있는 메모리 셀 어레이 층들에 있는 메모리 셀 선택 라인들을 반도체 기판에 있는 기능 회로와 전기적으로 연결할 때 높은 유연성을 갖는 적층 구조의 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 적층 구조의 반도체 메모리 장치를 포함하는 메모리 시스템을 제공하는 것이다.
본 발명의 또 다른 목적은 반도체 기판 위에 적층되어 있는 메모리 셀 어레이 층들에 있는 메모리 셀 선택 라인들을 반도체 기판에 있는 기능 회로와 전기적으로 연결할 때 높은 유연성을 갖는 적층 구조의 반도체 메모리 장치의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 하나의 실시형태에 따른 적층 구조의 반도체 메모리 장치는 기능 회로를 갖는 반도체 기판, 복수의 메모리 셀 어레이 층, 및 적어도 하나의 연결 층을 포함한다.
메모리 셀 어레이 층들은 상기 반도체 기판 위에 적층되어 있다. 연결층들은 상기 메모리 셀 어레이 층과 독립적으로 상기 반도체 기판의 상부에 적층되어 있고, 상기 메모리 셀 어레이 층들에 배열되어 있는 메모리 셀 선택 라인들을 상기 기능 회로와 전기적으로 연결한다.
본 발명의 하나의 실시예에 의하면, 상기 적층 구조의 반도체 메모리 장치는 상기 메모리 셀 어레이 층들 중 맨 위에 적층된 메모리 셀 어레이 층의 상부에 위치할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 선택 라인들은 상기 메모리 셀 어레이 층들의 메탈 공정이 완료된 후 상기 기능 회로와 전기적으로 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 적층 구조의 반도체 메모리 장치는 상기 복수의 메모리 셀 어레이 층의 부분으로 구성된 복수의 어레이 층 그룹을 포함할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 적어도 하나의 연결 층은 상기 반도체 기판 위에 있는 상기 어레이 층 그룹들 각각의 상부에 위치할 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 어레이 층 그룹들 각각에 포함된 메모리 셀 선택 라인들은 상기 어레이 층 그룹들 각각의 메탈 공정이 완료된 후 상기 기능 회로와 전기적으로 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 선택 라인들은 상기 메모리 셀 어레이 층들 각각에 포함된 메모리 셀들을 선택하기 위한 비트라인들 또는 워드라인들일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 적층 구조의 반도체 메모리 장치는 저항성 메모리 장치일 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들에 배열되어 있는 메모리 셀 선택 라인들은 적어도 하나의 수평 연결라인들과 적어도 하나의 수직 연결라인들을 통해 상기 기능 회로와 전기적으로 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들 중 일부분에 배열되어 있는 메모리 셀 선택 라인들은 상기 메모리 셀 어레이 층들의 왼쪽부분에서 상기 기능 회로와 전기적으로 연결되고, 상기 메모리 셀 어레이 층들 중 나머지 부분에 배열되어 있는 메모리 셀 선택 라인들은 상기 메모리 셀 어레이 층들의 오른쪽 부분에서 상기 기능 회로와 전기적으로 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들 각각에 배열되어 있는 메모리 셀 선택 라인들은 교대로 상기 메모리 셀 어레이 층들의 왼쪽 부분과 오른쪽 부분에서 상기 기능 회로와 전기적으로 연결될 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들은 서로 다른 크기의 셀 어레이 영역들을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들은 상기 반도체 기판으로부터 멀어질수록 작은 크기의 셀 어레이 영역을 가질 수 있다.
본 발명의 하나의 실시예에 의하면, 상기 메모리 셀 어레이 층들은 상기 반도체 기판으로부터 멀어질 때 일정한비율로 셀 어레이 영역의 크기가 감소할 수 있다.
본 발명의 하나의 실시형태에 따른 메모리 시스템은 메모리 컨트롤러 및 적층 구조의 반도체 메모리 장치를 포함한다.
메모리 컨트롤러는 어드레스 신호 및 커맨드 신호를 발생한다. 적층 구조의 반도체 메모리 장치는 상기 어드레스 신호 및 상기 커맨드 신호에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력한다. 적층 구조의 반도체 메모리 장치는 기능 회로를 갖는 반도체 기판, 복수의 메모리 셀 어레이 층, 및 적어도 하나의 연결 층을 포함한다. 메모리 셀 어레이 층들은 상기 반도체 기판 위에 적층되어 있다. 연결층들은 상기 메모리 셀 어레이 층과 독립적으로 상기 반도체 기판의 상부에 적층되어 있고, 상기 메모리 셀 어레이 층들에 배열되어 있는 메모리 셀 선택 라인들을 상기 기능 회로와 전기적으로 연결한다.
본 발명의 하나의 실시형태에 따른 적층 구조의 반도체 메모리 장치 제조 방법은 반도체 기판에 기능 회로를 형성하는 단계, 상기 반도체 기판의 상부에 상기 반도체 기판과 평행하게 복수의 메모리 셀 어레이 층들을 형성하는 단계, 상기 메모리 셀 어레이 층들 각각에 메모리 셀들 및 상기 메모리 셀들을 선택하기 위한 메모리 셀 선택 라인들을 형성하는 단계, 상기 메모리 셀 선택 라인들을 상기 기능 회로와 전기적으로 연결하기 위한 적어도 하나의 연결 층을 상기 메모리 셀 어레이 층들과 평행하게 형성하는 단계를 포함한다.
본 발명의 실시예에 따른 적층 구조의 반도체 메모리 장치는 반도체 기판 위에 적층되어 있는 메모리 셀 어레이 층들에 있는 메모리 셀 선택 라인들을 반도체 기판에 있는 기능 회로와 전기적으로 연결하기 위한 연결 층을 메모리 셀 어레이 층들과 독립적으로 구비한다. 따라서, 적층 구조의 반도체 메모리 장치는 적층 과정에서 높은 유연성을 갖는다.
도 1은 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 3차원 구조를 나타내는 투시도이다.
도 2는 도 1의 적층 구조의 반도체 메모리 장치에 포함된 메모리 셀 어레이를 구성하는 단위 메모리 셀의 하나의 예를 나타내는 회로도이다.
도 3은 도 1의 적층 구조의 반도체 메모리 장치에 포함된 메모리 셀 어레이를 구성하는 단위 메모리 셀의 다른 하나의 예를 나타내는 회로도이다.
도 4는 도 2 또는 도 3에 포함된 저항성 소자의 하나의 예를 나타내는 도면이다.
도 5는 도 2 또는 도 3에 포함된 저항성 소자의 다른 하나의 예를 나타내는 도면이다.
도 6은 도 4의 저항성 소자를 갖는 단위 메모리 셀 양단의 전압 파형을 나타내는 도면이다.
도 7은 도 5의 저항성 소자의 상 변화(phase change) 특성을 나타내는 도면이다.
도 8은 도 7의 상 변화 특성을 얻기 위하여 도 5의 저항성 소자를 갖는 단위 메모리 셀 양단에 인가하는 전류 펄스의 파형을 나타내는 도면이다.
도 9는 도 1에 도시된 적층 구조의 반도체 메모리 장치에 포함된 메모리 셀 어레이 층의 하나의 예를 나타내는 회로도이다.
도 10은 도 1에 도시된 적층 구조의 반도체 메모리 장치가 반도체 기판 위에 적층된 2 개의 메모리 셀 어레이 층을 가질 때 I-I'을 따라 절단한 단면도이다.
도 11은 도 1에 도시된 적층 구조의 반도체 메모리 장치가 반도체 기판 위에 적층된 4 개의 메모리 셀 어레이 층을 가질 때 I-I'을 따라 절단한 단면도이다.
도 12는 도 1에 도시된 적층 구조의 반도체 메모리 장치에서, 반도체 기판에 있는 기능 회로와 메모리 셀 어레이 층들에 포함된 비트라인들 사이의 전기적 연결을 나타내는 투시도이다.
도 13은 도 1에 도시된 적층 구조의 반도체 메모리 장치가 반도체 기판 위에 적층된 4 개의 메모리 셀 어레이 층을 갖고 다른 크기의 셀 어레이 영역들을 갖는 경우, I-I'을 따라 절단한 단면도이다.
도 14는 본 발명의 다른 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 3차원 구조를 나타내는 투시도이다.
도 15는 도 14에 도시된 적층 구조의 반도체 메모리 장치가 반도체 기판 위에 적층된 4 개의 메모리 셀 어레이 층을 가질 때 I-I'을 따라 절단한 단면도이다.
도 16은 도 14에 도시된 적층 구조의 반도체 메모리 장치에서, 반도체 기판에 있는 기능 회로와 메모리 셀 어레이 층들에 포함된 비트라인들 사이의 전기적 연결을 나타내는 투시도이다.
도 17은 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 동작을 설명하기 위한 블록도이다.
도 18은 본 발명의 실시예들에 따른 적층 구조를 갖는 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 19는 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 제조 방법을 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
도 1은 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 3차원 구조를 나타내는 투시도이다.
도 1을 참조하면, 반도체 메모리 장치(100)는 반도체 기판(110), 메모리 셀어레이 층들(120, 130, 140, 150) 및 연결 층(160)를 포함한다.
반도체 기판(110)은 디코더(decoder) 등의 기능 회로를 갖는다. 메모리 셀어레이 층들(120, 130, 140, 150)은 반도체 기판(110) 위에 적층되어 있다. 연결 층(160)은 메모리 셀 어레이 층들(120, 130, 140, 150)과 독립적으로 반도체 기판(110)의 상부에 적층되어 있고, 메모리 셀 어레이 층들(120, 130, 140, 150)에 배열되어 있는 메모리 셀 선택 라인들을 기능 회로와 전기적으로 연결한다.
도 2는 도 1의 적층 구조의 반도체 메모리 장치에 포함된 메모리 셀 어레이를 구성하는 단위 메모리 셀의 하나의 예를 나타내는 회로도이다.
도 2를 참조하면, 단위 메모리 셀은 비트라인(BL)에 연결된 한 단자를 갖는 저항성 소자(RESD) 및 저항성 소자(RESD)와 워드라인(WL) 사이에 결합된 다이오드(DI)를 포함한다.
도 3은 도 1의 적층 구조의 반도체 메모리 장치에 포함된 메모리 셀 어레이를 구성하는 단위 메모리 셀의 다른 하나의 예를 나타내는 회로도이다.
도 3을 참조하면, 단위 메모리 셀은 비트라인(BL)에 연결된 한 단자를 갖는 저항성 소자(RESD) 및 저항성 소자(RESD)와 소스라인(SL) 사이에 결합되고 워드라인(WL)에 의해 제어되는 NMOS 트랜지스터(MN1)를 포함한다.
도 4는 도 2 또는 도 3에 포함된 저항성 소자의 하나의 예를 나타내는 도면이다.
도 4를 참조하면, 가변저항 소자(RESD1)는 상부 전극(TE), 하부 전극(BE) 및 상부 전극(TE)과 하부 전극(BE) 사이에 존재하는 전이금속 산화물(VR)을 포함한다. 상부 전극(TE)으로는 탄탈(Ta) 또는 백금(Pt)이 사용될 수 있고, 전이금속 산화물(VR)로는 코발트 산화물이 사용될 수 있다.
도 5는 도 2 또는 도 3에 포함된 저항성 소자의 다른 하나의 예를 나타내는 도면이다.
도 5를 참조하면, 가변저항 소자(RESD2)는 상부 전극(TE), 하부 전극(BE) 및 상부 전극(TE)과 하부 전극(BE) 사이에 존재하는 상변화 물질(phase change material)(GST)을 포함한다. 상변화 물질(GST)은 온도 및 가열 시간에 따라 비정질 상태(AMORPHOUS STATE) 또는 결정질 상태(CRYSTALLINE STATE)가 되며, 저항 값이 변화한다. 상변화 물질(GST)의 하나의 예는 GexSbyTez 이다.
도 6은 도 4의 저항성 소자를 갖는 단위 메모리 셀 양단의 전압 파형을 나타내는 도면이다.
도 6을 참조하면, 단위 메모리 셀 양단의 전압 파형, 즉 비트라인의 전압은 리셋 동작(RESET OPERATION) 모드와 셋 동작(SET OPERATION) 모드에서 다른 파형을 갖는다. 도 6의 예에서, 높은 전압 값을 갖는 상태, 즉 고 저항 상태(HIGH RESISTANCE STATE)를 리셋 동작(RESET OPERATION) 모드로 정의하고, 낮은 전압 값을 갖는 상태, 즉 저 저항 상태(LOW RESISTANCE STATE)를 셋 동작(SET OPERATION) 모드로 정의할 수 있다. 반대로, 도 4에 도시된 저항성 소자(RESD1)를 포함하는 저항성 메모리 장치의 동작 모드는 고 저항 상태를 셋 동작(SET OPERATION) 모드로 정의하고, 저 저항 상태를 리셋 동작(RESET OPERATION) 모드로 정의할 수도 있다.
도 7은 도 5의 저항성 소자의 상 변화(phase change) 특성을 나타내는 도면이다. 도 7에서, 가로축은 시간(TIME)을 나타내며, 세로축은 온도(TMP)를 나타낸다.
도 7을 참조하면, 참조 부호들(12, 10, 14)이 붙은 파형은 상변화 물질(GST)의 비정질 상태(AMORPHOUS STATE)를 나타내고, 참조 부호들(22, 20, 24)이 붙은 파형은 상변화 물질(GST)의 결정질 상태(CRYSTALLINE STATE)를 나타낸다. 상변화 물질(GST)을 용융 온도(melting temperature, Tm) 이상으로 가열한 후 급속히 냉각시키면 비정질 상태(AMORPHOUS STATE)(T0-T1)를 얻을 수 있고, 상변화 물질(GST)을 결정화 온도(crystallization temperature, Tx) 이상으로 가열한 후 냉각시키면 결정질 상태(CRYSTALLINE STATE)(T0-T2)를 얻을 수 있다. 도 5의 가변저항 소자를 갖는 저항성 메모리 장치의 비정질 상태(AMORPHOUS STATE)에서 결정질 상태(CRYSTALLINE STATE)로 바뀌는 경우를 셋 동작(SET OPERATION) 모드로 정의하고, 결정질 상태(CRYSTALLINE STATE)에서 비정질 상태(AMORPHOUS STATE)로 바뀌는 경우를 리셋 동작(RESET OPERATION) 모드로 정의할 수 있다.
도 8은 도 7의 상 변화 특성을 얻기 위하여 도 5의 저항성 소자를 갖는 단위 메모리 셀 양단에 인가하는 전류 펄스의 파형을 나타내는 도면이다. 도 8에서, 가로축은 시간(TIME)을 나타내며, 세로축은 전류(CURRENT)를 나타낸다.
도 8을 참조하면, 리셋 펄스(RESET)의 전류 레벨은 셋 펄스(SET)의 전류 레벨보다 높고, 리셋 펄스(RESET)의 인가시간은 셋 펄스(SET)의 인가시간보다 짧다. 리셋 펄스(RESET)와 셋 펄스(SET)는 기입(write) 동작 모드에서 데이터 "1" 또는 데이터"0"을 메모리 셀에 인가해야 하는 기입 전류를 나타낸다.
저항성 메모리 장치는 인가되는 전압 또는 전류의 크기에 따라 저항값이 변하는 단방향(unidirectional) 저항성 메모리 장치와 인가되는 전압 또는 전류의 크기 및 방향에 따라 저항값이 변하는 양방향(bidirectional) 저항성 메모리 장치로 구분된다.
단방향(unidirectional) 저항성 메모리 장치의 가변저항 메모리 셀 어레이와 달리, 양방향(bidirectional) 저항성 메모리 장치의 가변저항 메모리 셀 어레이를 구성하는 메모리 셀들의 양단에 인가되는 전압은 입력되는 데이터 값에 따라 극성이 바뀔 수 있다.
도 9는 도 1에 도시된 적층 구조의 반도체 메모리 장치에 포함된 메모리 셀 어레이 층의 하나의 예를 나타내는 회로도이다.
도 9를 참조하면, 메모리 셀 어레이 층(MCA)(101)에는 비트라인들(BL0~BLm)과 워드라인들(WL0~WLn)이 배열되어 있다. 메모리 셀 어레이 층(MCA)은 크로스 포인트(cross-point) 구조를 가지며, 하나의 비트라인과 하나의 워드라인이 교차하는 지점에 메모리 셀이 위치한다. 도 9에 도시된 메모리 셀은 도 2에 도시된 메모리 셀과 동일한 구조를 가지며, 서로 직렬 연결된 하나의 저항성 소자와 하나의 다이오드를 포함한다.
도 10은 도 1에 도시된 적층 구조의 반도체 메모리 장치가 반도체 기판 위에 적층된 2 개의 메모리 셀 어레이 층을 가질 때 I-I'을 따라 절단한 단면도이다.
도 10을 참조하면, 반도체 메모리 장치(100a)는 반도체 기판(110a), 메모리 셀 어레이 층들(120a, 130a) 및 연결 층(160a)를 포함한다.
반도체 기판(110a)은 디코더(111)를 포함하고, 메모리 셀 어레이 층(120a)은 셀 어레이 영역(121)을 포함하고, 메모리 셀 어레이 층(130a)은 셀 어레이 영역(131)을 포함 한다. 메모리 셀어레이 층들(120a, 130a)은 반도체 기판(110a) 위에 적층되어 있다. 연결 층(160a)은 메모리 셀 어레이 층들(120a, 130a)과 독립적으로 반도체 기판(110a)의 상부에 적층되어 있고, 메모리 셀 어레이 층들(120a, 130a)에 배열되어 있는 메모리 셀 선택 라인들을 디코더(111)와 전기적으로 연결한다.
반도체 메모리 장치(100a)는 수평 연결라인들과 수직 연결라인들을 통해 메모리 셀 어레이 층들(120a, 130a)에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판(110a)에 형성된 디코더(111)와 전기적으로 연결한다. 예를 들면, 셀 어레이 영역(131)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC1), 수직 연결라인(VC1), 수평 연결라인(HC2), 수직 연결라인(VC2) 및 수평 연결라인(HC3)을 통해 반도체 기판(110a)에 형성된 디코더(111)와 전기적으로 연결된다. 셀 어레이 영역(121)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC4), 수직 연결라인(VC3), 수평 연결라인(HC5), 수직 연결라인(VC4) 및 수평 연결라인(HC6)을 통해 반도체 기판(110a)에 형성된 디코더(111)와 전기적으로 연결된다.
수평 연결라인(HC1) 및 수평 연결라인(HC5)은 반도체 기판(110a) 내에 형성되고, 수평 연결라인(HC2)은 메모리 셀 어레이 층(130a) 내에 형성되고, 수평 연결라인(HC5)은 메모리 셀 어레이 층(120a) 내에 형성된다. 수평 연결라인(HC3) 및 수평 연결라인(HC6)은 연결 층(160a) 내에 형성된다.
도 10에 도시된 적층 구조의 반도체 메모리 장치(100a)는 메모리 셀 어레이 층들에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판(110a)에 형성된 디코더 등의 기능 회로와 전기적으로 연결하기 위해, 메모리 셀 어레이 층과 독립된 연결 층을 구비한다. 따라서, 도 10에 도시된 적층 구조의 반도체 메모리 장치(100a)는 디코딩 방식(decoding scheme)이 바뀌더라도 적층에 문제가 발생하지 않는다. 예를 들면, 2 층의 메모리 셀 어레이 층을 형성할 것인가 4 층의 메모리 셀 어레이 층을 형성할 것인가에 따라 디코더와 워드라인 사이, 또는 디코더와 비트라인 사이의 연결이 바뀔 수 있다. 이 경우, 도 10의 반도체 메모리 장치(100a)는 연결 층(160a)에 있는 제 3 수평 연결라인(HC3) 및 제 6 수평 연결라인(HC6)을 연결하거나 또는 연결하지 않음으로써 적층에 문제가 없다.
따라서, 도 10의 반도체 메모리 장치(100a)는 반도체 기판 위에 적층되어 있는 메모리 셀 어레이 층들에 있는 메모리 셀 선택 라인들을 반도체 기판에 있는 기능 회로와 전기적으로 연결할 때 높은 유연성(flexibility)을 갖는다.
도 11은 도 1에 도시된 적층 구조의 반도체 메모리 장치가 반도체 기판 위에 적층된 4 개의 메모리 셀 어레이 층을 가질 때 I-I'을 따라 절단한 단면도이다.
도 11을 참조하면, 반도체 메모리 장치(100b)는 반도체 기판(110a), 메모리 셀 어레이 층들(120a, 130a, 140a, 150a) 및 연결 층(160a)를 포함한다.
반도체 기판(110a)은 디코더(111)를 포함하고, 메모리 셀 어레이 층(120a)은 셀 어레이 영역(121)을 포함하고, 메모리 셀 어레이 층(130a)은 셀 어레이 영역(131)을 포함 한다. 메모리 셀 어레이 층(140a)은 셀 어레이 영역(141)을 포함하고, 메모리 셀 어레이 층(150a)은 셀 어레이 영역(151)을 포함한다. 메모리 셀 어레이 층들(120a, 130a, 140a, 150a)은 반도체 기판(110a) 위에 적층되어 있다. 연결 층(160a)은 메모리 셀 어레이 층들(120a, 130a, 140a, 150a)과 독립적으로 반도체 기판(110a)의 상부에 적층되어 있고, 메모리 셀 어레이 층들(120a, 130a, 140a, 150a)에 배열되어 있는 메모리 셀 선택 라인들을 디코더(111)와 전기적으로 연결한다.
반도체 메모리 장치(100b)는 수평 연결라인들과 수직 연결라인들을 통해 메모리 셀 어레이 층들(120a, 130a, 140a, 150a)에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판(110a)에 형성된 디코더(111)와 전기적으로 연결한다. 예를 들면, 셀 어레이 영역(131)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC11), 수직 연결라인(VC11), 수평 연결라인(HC12), 수직 연결라인(VC12) 및 수평 연결라인(HC14)을 통해 반도체 기판(110a)에 형성된 디코더(111)와 전기적으로 연결된다. 셀 어레이 영역(121)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC16), 수직 연결라인(VC14), 수평 연결라인(HC17), 수직 연결라인(VC15) 및 수평 연결라인(HC19)을 통해 반도체 기판(110a)에 형성된 디코더(111)와 전기적으로 연결된다.
셀 어레이 영역(151)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC11), 수직 연결라인(VC11), 수평 연결라인(HC13), 수직 연결라인(VC13) 및 수평 연결라인(HC15)을 통해 반도체 기판(110a)에 형성된 디코더(111)와 전기적으로 연결된다. 셀 어레이 영역(141)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC16), 수직 연결라인(VC14), 수평 연결라인(HC18), 수직 연결라인(VC16) 및 수평 연결라인(HC20)을 통해 반도체 기판(110a)에 형성된 디코더(111)와 전기적으로 연결된다. 실제로, 수직 연결라인(VC11)과 수직 연결라인(VC14)는 각각 복수의 라인들로 구성될 수 있다. 또한, 수직 연결라인들(VC11, VC12, VC13, VC14, VC15, VC16)은 비아(VIA) 공정으로 형성될 수 있다.
수평 연결라인(HC11) 및 수평 연결라인(HC16)은 반도체 기판(110a) 내에 형성되고, 수평 연결라인(HC12)은 메모리 셀 어레이 층(130a) 내에 형성되고, 수평 연결라인(HC17)은 메모리 셀 어레이 층(120a) 내에 형성된다. 수평 연결라인(HC13)은 메모리 셀 어레이 층(150a) 내에 형성되고, 수평 연결라인(HC18)은 메모리 셀 어레이 층(140a) 내에 형성된다. 수평 연결라인들(HC14, HC15, HC19, HC20)은 연결 층(160a) 내에 형성된다.
도 11에 도시된 적층 구조의 반도체 메모리 장치(100b)는 메모리 셀 어레이 층들에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판(110a)에 형성된 디코더 등의 기능 회로와 전기적으로 연결하기 위해, 메모리 셀 어레이 층과 독립된 연결 층을 구비한다. 따라서, 도 11에 도시된 적층 구조의 반도체 메모리 장치(100b)는 디코딩 방식(decoding scheme)이 바뀌더라도 적층에 문제가 발생하지 않는다. 도 11의 반도체 메모리 장치(100b)는 연결 층(160a)에 있는 수평 연결라인들(HC14, HC15, HC19, HC20)을 최종 공정에서 연결하기 때문에 높은 자유도를 갖는다.
적층 구조의 반도체 메모리 장치(100b)는 메모리 셀 어레이 층들(120a, 130a, 140a, 150a)의 메탈 공정이 완료된 후 메모리 셀 어레이 층들(120a, 130a, 140a, 150a)에 포함된 메모리 셀 선택 라인들을 디코더(111)와 전기적으로 연결할 수 있다.
도 11의 반도체 메모리 장치(100b)에서, 메모리 셀 어레이 층들(120a, 130a, 140a, 150a) 중 일부분에 배열되어 있는 메모리 셀 선택 라인들은 메모리 셀 어레이 층들(120a, 130a, 140a, 150a)의 왼쪽부분에서 디코더(111)와 전기적으로 연결되고, 메모리 셀 어레이 층들(120a, 130a, 140a, 150a) 중 나머지 부분에 배열되어 있는 메모리 셀 선택 라인들은 메모리 셀 어레이 층들(120a, 130a, 140a, 150a)의 오른쪽 부분에서 디코더(111)와 전기적으로 연결될 수 있다.
또한, 도 11의 반도체 메모리 장치(100b)에서, 메모리 셀 어레이 층들(120a, 130a, 140a, 150a) 각각에 배열되어 있는 메모리 셀 선택 라인들은 교대로 메모리 셀 어레이 층들(120a, 130a, 140a, 150a)의 왼쪽 부분과 오른쪽 부분에서 디코더(111)와 전기적으로 연결될 수 있다.
따라서, 도 11의 반도체 메모리 장치(100b)는 반도체 기판 위에 적층되어 있는 메모리 셀 어레이 층들에 있는 메모리 셀 선택 라인들을 반도체 기판에 있는 기능 회로와 전기적으로 연결할 때 높은 유연성을 갖는다.
도 12는 도 1에 도시된 적층 구조의 반도체 메모리 장치에서, 반도체 기판에 있는 기능 회로와 메모리 셀 어레이 층들에 포함된 비트라인들 사이의 전기적 연결을 나타내는 투시도이다.
도 12를 참조하면, 반도체 메모리 장치(100c)는 반도체 기판(110c), 메모리 셀어레이 층들(120c, 130c, 140c, 150c) 및 연결 층(160c)를 포함한다.
메모리 셀 어레이 층들(120c, 130c, 140c, 150c)은 각각 워드라인들(WL)과 워드라인들(WL)에 수직 방향으로 배열된 비트라인들(BL)을 갖는다. 도 12의 투시도에 도시된 반도체 메모리 장치(100c)의 각 층들은 도 11의 단면도에 도시된 반도체 메모리 장치(100b)의 각 층들에 대응한다. 도 11의 수직 연결라인(VC1) 및 수직 연결라인(VC4)은 각각 도 12에 도시된 바와 같이 연결되는 메모리 셀 어레이 층들의 수만큼 존재할 수 있다.
도 13은 도 1에 도시된 적층 구조의 반도체 메모리 장치가 반도체 기판 위에 적층된 4 개의 메모리 셀 어레이 층을 갖고 다른 크기의 셀 어레이 영역들을 갖는 경우, I-I'을 따라 절단한 단면도이다.
도 13을 참조하면, 반도체 메모리 장치(100d)는 반도체 기판(110b), 메모리 셀 어레이 층들(120b, 130b, 140b, 150b) 및 연결 층(160b)를 포함한다.
반도체 기판(110b)은 디코더(111)를 포함하고, 메모리 셀 어레이 층(120b)은 셀 어레이 영역(161)을 포함하고, 메모리 셀 어레이 층(130b)은 셀 어레이 영역(171)을 포함 한다. 메모리 셀 어레이 층(140b)은 셀 어레이 영역(181)을 포함하고, 메모리 셀 어레이 층(150b)은 셀 어레이 영역(191)을 포함한다. 메모리 셀 어레이 층들(120b, 130b, 140b, 150b)은 반도체 기판(110b) 위에 적층되어 있다. 연결 층(160b)은 메모리 셀 어레이 층들(120b, 130b, 140b, 150b)과 독립적으로 반도체 기판(110b)의 상부에 적층되어 있고, 메모리 셀 어레이 층들(120b, 130b, 140b, 150b)에 배열되어 있는 메모리 셀 선택 라인들을 디코더(111)와 전기적으로 연결한다.
반도체 메모리 장치(100d)는 수평 연결라인들과 수직 연결라인들을 통해 메모리 셀 어레이 층들(120b, 130b, 140b, 150b)에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판(110a)에 형성된 디코더(111)와 전기적으로 연결한다. 예를 들면, 셀 어레이 영역(161)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC21), 수직 연결라인(VC21), 수평 연결라인(HC22), 수직 연결라인(VC22) 및 수평 연결라인(HC26)을 통해 반도체 기판(110b)에 형성된 디코더(111)와 전기적으로 연결된다. 셀 어레이 영역(171)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC21), 수직 연결라인(VC21), 수평 연결라인(HC23), 수직 연결라인(VC23) 및 수평 연결라인(HC27)을 통해 반도체 기판(110b)에 형성된 디코더(111)와 전기적으로 연결된다.
셀 어레이 영역(181)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC21), 수직 연결라인(VC21), 수평 연결라인(HC24), 수직 연결라인(VC25) 및 수평 연결라인(HC28)을 통해 반도체 기판(110b)에 형성된 디코더(111)와 전기적으로 연결된다. 셀 어레이 영역(191)에 포함된 메모리 셀 선택 라인들은 수평 연결라인(HC21), 수직 연결라인(VC21), 수평 연결라인(HC25), 수직 연결라인(VC26) 및 수평 연결라인(HC29)을 통해 반도체 기판(110b)에 형성된 디코더(111)와 전기적으로 연결된다. 실제로, 수직 연결라인(VC21)은 복수의 라인들로 구성될 수 있다. 또한, 수직 연결라인들(VC21, VC22, VC23, VC25, VC26)은 비아(VIA) 공정으로 형성될 수 있다.
수평 연결라인(HC21)은 반도체 기판(110b) 내에 형성되고, 수평 연결라인(HC22)은 메모리 셀 어레이 층(120b) 내에 형성되고, 수평 연결라인(HC23)은 메모리 셀 어레이 층(130b) 내에 형성된다. 수평 연결라인(HC24)은 메모리 셀 어레이 층(140b) 내에 형성되고, 수평 연결라인(HC25)은 메모리 셀 어레이 층(150b) 내에 형성된다. 수평 연결라인들(HC26, HC27, HC28, HC29)은 연결 층(160b) 내에 형성된다.
도 13에 도시된 적층 구조의 반도체 메모리 장치(100d)는 메모리 셀 어레이 층들에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판(110b)에 형성된 디코더 등의 기능 회로와 전기적으로 연결하기 위해, 메모리 셀 어레이 층과 독립된 연결 층을 구비한다. 따라서, 도 13에 도시된 적층 구조의 반도체 메모리 장치(100d)는 디코딩 방식이 바뀌더라도 적층에 문제가 발생하지 않는다. 도 13의 반도체 메모리 장치(100d)는 연결 층(160b)에 있는 수평 연결라인들(HC26, HC27, HC28, HC29)을 최종 공정에서 연결하기 때문에 높은 자유도를 갖는다.
또한, 도 13에 도시된 적층 구조의 반도체 메모리 장치(100d)는 메모리 셀 어레이 층들(120b, 130b, 140b, 150b) 각각에 포함된 셀 어레이 영역들(161, 171, 181, 191)의 크기가 다르다. 메모리 셀 어레이 층들(120b, 130b, 140b, 150b)은 반도체 기판(110b)으로부터 멀어질수록 작은 크기의 셀 어레이 영역들(161, 171, 181, 191)을 가질 수 있다. 즉, 메모리 셀 어레이 층들(120b, 130b, 140b, 150b) 중 더 높이 위치하는 메모리 셀 어레이 층이 더 큰 셀 어레이 영역을 갖는다. 도 13의 구조를 갖는 반도체 메모리 장치(100d)는 수직 연결라인들( VC22, VC23, VC25, VC26)의 형성을 위한 공간을 확보하기가 용이하다. 수직 연결라인들( VC22, VC23, VC25, VC26)은 비아(VIA) 공정으로 형성될 수 있다.
또한, 메모리 셀 어레이 층들(120b, 130b, 140b, 150b)은 반도체 기판(110b)으로부터 멀어질 때 일정한 비율로 셀 어레이 영역의 크기가 감소할 수 있다.
따라서, 도 13의 반도체 메모리 장치(100d)는 반도체 기판 위에 적층되어 있는 메모리 셀 어레이 층들에 있는 메모리 셀 선택 라인들을 반도체 기판에 있는 기능 회로와 전기적으로 연결할 때 높은 유연성을 갖는다.
도 14는 본 발명의 다른 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 3차원 구조를 나타내는 투시도이다.
도 14를 참조하면, 반도체 메모리 장치(200)는 반도체 기판(210), 메모리 셀어레이 층들(220, 230, 250, 260) 및 연결 층(230, 270)를 포함한다.
반도체 기판(210)은 디코더(decoder) 등의 기능 회로를 갖는다. 메모리 셀어레이 층들(220, 230, 250, 260)은 반도체 기판(210) 위에 적층되어 있다. 연결 층들(240, 270)은 메모리 셀 어레이 층들(220, 230, 250, 260)과 독립적으로 반도체 기판(110)의 상부에 적층되어 있고, 메모리 셀 어레이 층들(220, 230, 250, 260) 에 배열되어 있는 메모리 셀 선택 라인들을 기능 회로와 전기적으로 연결한다.
도 15는 도 14에 도시된 적층 구조의 반도체 메모리 장치가 반도체 기판 위에 적층된 4 개의 메모리 셀 어레이 층을 가질 때 I-I'을 따라 절단한 단면도이다.
도 15를 참조하면, 반도체 메모리 장치(200b)는 반도체 기판(210a), 메모리 셀 어레이 층들(220a, 230a, 250a, 260a) 및 연결 층들(240a, 270a)를 포함한다.
반도체 기판(210a)은 디코더(211)를 포함하고, 메모리 셀 어레이 층(220a)은 셀 어레이 영역(221)을 포함하고, 메모리 셀 어레이 층(230a)은 셀 어레이 영역(231)을 포함 한다. 메모리 셀 어레이 층(250a)은 셀 어레이 영역(241)을 포함하고, 메모리 셀 어레이 층(260a)은 셀 어레이 영역(251)을 포함한다. 메모리 셀 어레이 층들(220a, 230a, 250a, 260a)은 반도체 기판(210a) 위에 적층되어 있다. 연결 층들(240a, 270a)은 메모리 셀 어레이 층들(220a, 230a, 250a, 260a)과 독립적으로 반도체 기판(210a)의 상부에 적층되어 있고, 메모리 셀 어레이 층들(220a, 230a, 250a, 260a)에 배열되어 있는 메모리 셀 선택 라인들을 디코더(211)와 전기적으로 연결한다.
메모리 셀 어레이 층(220a) 내에 있는 셀 어레이 영역(221)과 메모리 셀 어레이 층(230a) 내에 있는 셀 어레이 영역(231)은 연결 층(240a) 내에 있는 수평 연결라인들을 통해 디코더(211)와 전기적으로 연결된다. 메모리 셀 어레이 층(250a) 내에 있는 셀 어레이 영역(241)과 메모리 셀 어레이 층(260a) 내에 있는 셀 어레이 영역(251)은 연결 층(270a) 내에 있는 수평 연결라인들을 통해 디코더(211)와 전기적으로 연결된다.
반도체 메모리 장치(200a)는 수평 연결라인들과 수직 연결라인들을 통해 메모리 셀 어레이 층들(220a, 230a, 250a, 260a)에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판(210a)에 형성된 디코더(211)와 전기적으로 연결한다. 메모리 셀 어레이 층(230a) 및 메모리 셀 어레이 층(260a)에 배열되어 있는 메모리 셀 선택 라인들은 셀 어레이 영역들(221, 231, 241, 251)의 왼쪽에 위치한 수평 연결라인들 및 수직 연결라인들을 통해 반도체 기판(210a)에 형성된 디코더(211)와 전기적으로 연결된다. 메모리 셀 어레이 층(220a) 및 메모리 셀 어레이 층(250a)에 배열되어 있는 메모리 셀 선택 라인들은 셀 어레이 영역들(221, 231, 241, 251)의 오른쪽에 위치한 수평 연결라인들 및 수직 연결라인들을 통해 반도체 기판(210a)에 형성된 디코더(211)와 전기적으로 연결될 수 있다.
도 15에 도시된 적층 구조의 반도체 메모리 장치(200a)는 메모리 셀 어레이 층들에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판(210a)에 형성된 디코더 등의 기능 회로와 전기적으로 연결하기 위해, 메모리 셀 어레이 층과 독립된 연결 층들을 구비한다. 따라서, 도 15에 도시된 적층 구조의 반도체 메모리 장치(200a)는 디코딩 방식(decoding scheme)이 바뀌더라도 적층에 문제가 발생하지 않는다. 메모리 셀 어레이 층(220a) 및 메모리 셀 어레이 층(250a)에 배열되어 있는 메모리 셀 선택 라인들은 메모리 셀 어레이 층(220a) 및 메모리 셀 어레이 층(250a)보다 높은 위치에 있는 연결층(240a)을 통해 반도체 기판(210a)에 형성된 디코더(211)와 전기적으로 연결된다. 또한, 메모리 셀 어레이 층(230a) 및 메모리 셀 어레이 층(260a)에 배열되어 있는 메모리 셀 선택 라인들은 메모리 셀 어레이 층(230a) 및 메모리 셀 어레이 층(260a)보다 높은 위치에 있는 연결층(270a)을 통해 반도체 기판(210a)에 형성된 디코더(211)와 전기적으로 연결된다.
적층 구조의 반도체 메모리 장치(200a)는 어레이 층 그룹들 각각의 메탈 공정이 완료된 후 연결층들(240a, 270a)을 통해 어레이 층 그룹들 각각에 포함된 메모리 셀 선택 라인들을 디코더(211)와 전기적으로 연결한다. 도 15에서, 메모리 셀 어레이 층(220a)와 메모리 셀 어레이 층(230a)가 하나의 어레이 층 그룹을 이루고, 메모리 셀 어레이 층(250a)와 메모리 셀 어레이 층(260a)가 다른 하나의 어레이 층 그룹을 이룬다.
도 15에 도시된 적층 구조의 반도체 메모리 장치(200a)는 연결층들(240a, 270a)이 메모리 셀 어레이 층들(220a, 230a, 250a, 260a)과 독립적으로 반도체 기판(110)의 상부에 적층된다. 따라서, 반도체 메모리 장치(200a)는 반도체 기판 위에 적층되어 있는 메모리 셀 어레이 층들에 있는 메모리 셀 선택 라인들을 반도체 기판에 있는 기능 회로와 전기적으로 연결할 때 높은 유연성을 갖는다.
도 16은 도 14에 도시된 적층 구조의 반도체 메모리 장치에서, 반도체 기판에 있는 기능 회로와 메모리 셀 어레이 층들에 포함된 비트라인들 사이의 전기적 연결을 나타내는 투시도이다.
도 16을 참조하면, 반도체 메모리 장치(200b)는 반도체 기판(210b), 메모리 셀 어레이 층들(220b, 230b, 250b, 260b) 및 연결 층들(240b, 270b)을 포함한다.
메모리 셀 어레이 층들(220b, 230b, 250b, 260b)은 각각 워드라인들(WL)과 워드라인들(WL)에 수직 방향으로 배열된 비트라인들(BL)을 갖는다. 도 16의 투시도에 도시된 반도체 메모리 장치(200b)의 각 층들은 도 15의 단면도에 도시된 반도체 메모리 장치(200a)의 각 층들에 대응한다. 도 15에서 디코더(211)에 연결된 수직 연결라인들은 도 16에 도시된 바와 같이 연결되는 메모리 셀 어레이 층들의 수만큼 존재할 수 있다.
도 17은 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 동작을 설명하기 위한 블록도이다.
도 17을 참조하면, 적층 구조의 반도체 메모리 장치(1000)는 입출력 회로(1100), 제어 회로(1200), 로우 디코더(1400), 칼럼 디코더(1450) 및 적층 메모리 셀 어레이(1500)를 포함한다.
제어 회로(1200)는 어드레스 신호(ADD) 및 프로그램 정보에 기초하여 메모리 셀 어레이 층들의 프로그램 모드를 설정하고, 어드레스 신호(ADD)의 타이밍과 전압 레벨을 제어하여 로우 제어신호(CONX)와 칼럼 제어신호(CONY)를 발생시키고, 로우 제어신호(CONX) 및 칼럼 제어신호(CONY)에 기초하여 층 선택신호(SEL_LAYER)를 발생시킨다.
로우 디코더(1400)는 로우 제어신호(CONX) 및 층 선택신호(SEL_LAYER)를 디코딩하여 워드라인 구동신호(WL0~WLn)를 발생시키고, 워드라인 구동신호(WL0~WLn)를 적층 메모리 셀 어레이(1500)에 제공한다. 칼럼 디코더(1450)는 칼럼 제어신호(CONY) 및 층 선택신호(SEL_LAYER)를 디코딩하여 칼럼 선택신호(SEL_CO)를 발생시키고, 칼럼 선택신호(SEL_CO)를 적층 메모리 셀 어레이(1500)에 제공한다. 입출력 회로(1100)는 센스 앰프 및 기입 구동회로를 포함하며, 기입 동작 모드에서 칼럼 제어신호(CONY) 및 층 선택신호(SEL_LAYER)에 응답하여 입력 데이터(DI)를 적층 메모리 셀 어레이(1500)에 제공한다. 또한, 입출력 회로(1100)는 독출 동작 모드에서 칼럼 제어신호(CONY) 및 층 선택신호(SEL_LAYER)에 응답하여 비트라인의 전압을 센싱하고 증폭하여 출력 데이터(DO)를 발생시킨다.
도 17에 도시된 적층 구조의 반도체 메모리 장치(1000)는 도 1 또는 도 14에 도시된 바와 같이, 기판의 상부에 적층되어 있는 메모리 셀 어레이 층들 및 메모리 셀 어레이 층들 각각에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판 내에 있는 디코더와 연결하기 위한 연결 층을 포함한다. 연결 층은 맨 위에 적층된 메모리 셀의 상부에 위치할 수도 있고, 메모리 셀 어레이 층 그룹들 각각의 상부에 위치할 수도 있다.
도 17에서, 적층 메모리 셀 어레이(1500)는 메모리 셀 어레이 층들 내에 형성될 수 있고, 입출력 회로(1100), 제어 회로(1200), 로우 디코더(1400), 칼럼 디코더(1450)는 반도체 기판 내에 형성될 수 있다.
도 18은 본 발명의 실시예들에 따른 적층 구조를 갖는 반도체 메모리 장치를 포함하는 메모리 시스템의 하나의 예를 나타내는 블록도이다.
도 18을 참조하면, 메모리 시스템(2000)은 메모리 컨트롤러(2100) 및 적층 구조의 반도체 메모리 장치(2200)를 포함한다.
메모리 컨트롤러(2100)는 어드레스 신호(ADD) 및 커맨드(CMD)를 발생시키고 버스들을 통해서 적층 구조의 반도체 메모리 장치(2200)에 제공한다. 데이터(DQ)는 버스를 통해서 메모리 컨트롤러(2100)에서 적층 구조의 반도체 메모리 장치(2200)로 전송되거나, 버스를 통해서 적층 구조의 저항성 메모리 장치(2200)에서 메모리 컨트롤러(2100)로 전송된다.
적층 구조의 반도체 메모리 장치(2200)는 도 1 또는 도 14에 도시된 적층 구조의 반도체 메모리 장치(100, 200)의 적층 구조를 가질 수 있으며, 어드레스 신호(ADD) 및 커맨드(CMD)에 기초하여 데이터(DQ)를 저장하거나 저장되어 있던 데이터를 출력한다. 상술한 바와 같이, 적층 구조의 반도체 메모리 장치(2200)는 기판의 상부에 적층되어 있는 메모리 셀 어레이 층들 및 메모리 셀 어레이 층들 각각에 배열되어 있는 메모리 셀 선택 라인들을 반도체 기판 내에 있는 디코더와 연결하기 위한 연결 층을 포함한다. 연결 층은 맨 위에 적층된 메모리 셀의 상부에 위치할 수도 있고, 메모리 셀 어레이 층 그룹들 각각의 상부에 위치할 수도 있다.
따라서, 본 발명의 실시예들에 따른 적층 구조의 반도체 메모리 장치들은 반도체 기판 위에 적층되어 있는 메모리 셀 어레이 층들에 있는 메모리 셀 선택 라인들을 반도체 기판에 있는 기능 회로와 전기적으로 연결할 때 높은 유연성(flexibility)을 갖는다.
도 19는 본 발명의 하나의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 제조 방법을 나타내는 흐름도이다.
도 19를 참조하면, 본 발명의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 제조 방법은 다음과 같다.
1) 반도체 기판에 기능 회로를 형성한다(S1).
2) 반도체 기판의 상부에 반도체 기판과 평행하게 복수의 메모리 셀 어레이 층들을 형성한다(S2).
3) 메모리 셀 어레이 층들 각각에 메모리 셀들 및 메모리 셀들을 선택하기 위한 메모리 셀 선택 라인들을 형성한다(S3).
4) 메모리 셀 선택 라인들을 기능 회로와 전기적으로 연결하기 위한 적어도 하나의 연결 층을 메모리 셀 어레이 층들과 평행하게 형성한다(S4).
본 발명의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 제조 방법은 메모리 셀 어레이 층들 중 맨 위에 적층된 메모리 셀 어레이 층의 상부에 연결 층을 형성할 수 있다. 또한, 본 발명의 실시예에 따른 적층 구조를 갖는 반도체 메모리 장치의 제조 방법은 복수의 메모리 셀 어레이 층의 부분으로 구성된 어레이 층 그룹들 각각의 상부에 연결 층을 형성할 수 있다.
상기에서는 주로 저항성 메모리 셀 어레이 층이 적층된 적층 구조의 반도체 메모리 장치 및 적층 구조의 반도체 메모리 장치의 리페어 방법에 대해 기술하였지만, 본 발명은 층간 연결 유닛을 사용하여 적층된 일반적인 적층 구조의 메모리 장치에 적용이 가능하다.
본 발명은 반도체 메모리 장치에 적용이 가능하며, 특히 스택 구조를 갖는 반도체 메모리 장치에 적용이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200, 1000, 2200: 적층 구조의 반도체 메모리 장치
110, 210: 반도체 기판
120, 130, 140, 150, 220, 230, 250, 260: 메모리 셀 어레이 층
160, 240, 270: 연결 층 1100: 입출력 회로
1200: 제어 회로 1400: 로우 디코더
1450: 칼럼 디코더 1500: 적층 메모리 셀 어레이
2000: 메모리 시스템 2100: 메모리 컨트롤러
2200: 적층 구조의 반도체 메모리 장치

Claims (10)

  1. 기능 회로를 갖는 반도체 기판;
    상기 반도체 기판 위에 적층되어 있는 복수의 메모리 셀 어레이 층; 및
    상기 메모리 셀 어레이 층과 독립적으로 상기 반도체 기판의 상부에 적층되어 있고, 상기 메모리 셀 어레이 층들에 배열되어 있는 메모리 셀 선택 라인들을 상기 기능 회로와 전기적으로 연결하는 적어도 하나의 연결 층을 포함하는 적층 구조의 반도체 메모리 장치.
  2. 제 1 항에 있어서, 상기 적층 구조의 반도체 메모리 장치는
    상기 메모리 셀 어레이 층들 중 맨 위에 적층된 메모리 셀 어레이 층의 상부에 위치하는 연결 층을 포함하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  3. 제 1 항에 있어서, 적층 구조의 반도체 메모리 장치는
    상기 복수의 메모리 셀 어레이 층의 부분으로 구성된 복수의 어레이 층 그룹을 포함하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  4. 제 3 항에 있어서, 상기 적어도 하나의 연결 층은
    상기 반도체 기판 위에 있는 상기 어레이 층 그룹들 각각의 상부에 위치하는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 메모리 셀 어레이 층들에 배열되어 있는 메모리 셀 선택 라인들은 적어도 하나의 수평 연결라인들과 적어도 하나의 수직 연결라인들을 통해 상기 기능 회로와 전기적으로 연결되는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 메모리 셀 어레이 층들 중 일부분에 배열되어 있는 메모리 셀 선택 라인들은 상기 메모리 셀 어레이 층들의 왼쪽부분에서 상기 기능 회로와 전기적으로 연결되고, 상기 메모리 셀 어레이 층들 중 나머지 부분에 배열되어 있는 메모리 셀 선택 라인들은 상기 메모리 셀 어레이 층들의 오른쪽 부분에서 상기 기능 회로와 전기적으로 연결되는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 메모리 셀 어레이 층들 각각에 배열되어 있는 메모리 셀 선택 라인들은 교대로 상기 메모리 셀 어레이 층들의 왼쪽 부분과 오른쪽 부분에서 상기 기능 회로와 전기적으로 연결되는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 메모리 셀 어레이 층들은 서로 다른 크기의 셀 어레이 영역들을 갖는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 메모리 셀 어레이 층들은 상기 반도체 기판으로부터 멀어질수록 작은 크기의 셀 어레이 영역을 갖는 것을 특징으로 하는 적층 구조의 반도체 메모리 장치.
  10. 어드레스 신호 및 커맨드 신호를 발생하는 메모리 컨트롤러; 및
    상기 어드레스 신호 및 상기 커맨드 신호에 기초하여 수신된 데이터를 저장하거나 저장되어 있던 데이터를 출력하는 적층 구조의 반도체 메모리 장치를 포함하고,
    상기 적층 구조의 반도체 메모리 장치는
    기능 회로를 갖는 반도체 기판;
    상기 반도체 기판 위에 적층되어 있는 복수의 메모리 셀 어레이 층; 및
    상기 메모리 셀 어레이 층과 독립적으로 상기 반도체 기판 위에 적층되어 있고, 상기 메모리 셀 어레이 층들에 배열되어 있는 메모리 셀 선택 라인들을 상기 기능 회로와 전기적으로 연결하는 적어도 하나의 연결 층을 포함하는 메모리 시스템.
KR1020100024404A 2010-03-18 2010-03-18 적층 구조를 갖는 반도체 메모리 장치 및 그 제조 방법 KR20110105255A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100024404A KR20110105255A (ko) 2010-03-18 2010-03-18 적층 구조를 갖는 반도체 메모리 장치 및 그 제조 방법
US13/024,566 US8441852B2 (en) 2010-03-18 2011-02-10 Stacked memory device and method of fabricating same
US13/864,437 US8665644B2 (en) 2010-03-18 2013-04-17 Stacked memory device and method of fabricating same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100024404A KR20110105255A (ko) 2010-03-18 2010-03-18 적층 구조를 갖는 반도체 메모리 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20110105255A true KR20110105255A (ko) 2011-09-26

Family

ID=44647145

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100024404A KR20110105255A (ko) 2010-03-18 2010-03-18 적층 구조를 갖는 반도체 메모리 장치 및 그 제조 방법

Country Status (2)

Country Link
US (2) US8441852B2 (ko)
KR (1) KR20110105255A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101360947B1 (ko) * 2011-10-27 2014-02-10 윤재만 반도체 메모리 장치
KR20190095138A (ko) * 2018-02-06 2019-08-14 삼성전자주식회사 삼차원 수직 셀 구조를 갖는 디램

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9558791B2 (en) 2013-12-05 2017-01-31 Taiwan Semiconductor Manufacturing Company Limited Three-dimensional static random access memory device structures
KR20200007212A (ko) * 2018-07-12 2020-01-22 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 형성방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001084756A (ja) * 1999-09-17 2001-03-30 Sony Corp 磁化駆動方法、磁気機能素子および磁気装置
US6552409B2 (en) * 2001-06-05 2003-04-22 Hewlett-Packard Development Company, Lp Techniques for addressing cross-point diode memory arrays
US6754124B2 (en) * 2002-06-11 2004-06-22 Micron Technology, Inc. Hybrid MRAM array structure and operation
TW200802369A (en) * 2005-12-30 2008-01-01 Hynix Semiconductor Inc Nonvolatile semiconductor memory device
KR100827697B1 (ko) 2006-11-10 2008-05-07 삼성전자주식회사 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이구조
KR100935936B1 (ko) 2007-09-12 2010-01-11 삼성전자주식회사 적층 메모리 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101360947B1 (ko) * 2011-10-27 2014-02-10 윤재만 반도체 메모리 장치
KR20190095138A (ko) * 2018-02-06 2019-08-14 삼성전자주식회사 삼차원 수직 셀 구조를 갖는 디램

Also Published As

Publication number Publication date
US8665644B2 (en) 2014-03-04
US8441852B2 (en) 2013-05-14
US20130237019A1 (en) 2013-09-12
US20110228582A1 (en) 2011-09-22

Similar Documents

Publication Publication Date Title
US7843715B2 (en) Memory cell of a resistive semiconductor memory device, a resistive semiconductor memory device having a three-dimensional stack structure, and related methods
JP5760161B2 (ja) ３次元構造を有する半導体メモリ装置
KR101519931B1 (ko) 적층 구조의 저항성 메모리 장치, 이를 포함하는 메모리 시스템, 및 적층 가변저항 메모리 셀 어레이 층의 셀 타입 설정 방법
US8107275B2 (en) Nonvolatile memory device using variable resistive element
JP5270040B2 (ja) データ線切り替えスキームを備えるメモリシステム
US7821865B2 (en) Nonvolatile memory device using variable resistive elements
US20090196093A1 (en) Stacked die memory
US8675388B2 (en) Nonvolatile semiconductor memory device
US7907467B2 (en) Resistance semiconductor memory device having three-dimensional stack and word line decoding method thereof
KR20140048115A (ko) 듀얼 블록 프로그래밍을 이용하는 비-휘발성 스토리지 시스템
US11688461B2 (en) 3D memory device
KR20110105256A (ko) 적층 구조를 갖는 반도체 메모리 장치 및 적층 구조를 갖는 반도체 메모리 장치의 리페어 방법
KR20110105255A (ko) 적층 구조를 갖는 반도체 메모리 장치 및 그 제조 방법
US8755213B2 (en) Decoding scheme for bipolar-based diode three-dimensional memory requiring bipolar programming
KR102168076B1 (ko) 저항체를 이용한 비휘발성 메모리 장치
US9190147B2 (en) Resistance changing memory with a first driver closer than a second driver
KR102102175B1 (ko) 저항체를 이용한 비휘발성 메모리 장치의 테스트 방법
US11217309B2 (en) Variably resistive memory device
US7889546B2 (en) Phase-change random access memory device, system having the same, and associated methods
US10566054B2 (en) Semiconductor memory device
JP2011060389A (ja) 半導体メモリ装置
US9230644B2 (en) Electronic device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid