KR100827697B1 - 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이구조 - Google Patents

3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이구조 Download PDF

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Abstract

본 발명은 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이 구조에 관한 것으로, 본 발명에 따른3차원 적층 구조를 가지는 반도체 메모리 장치는, 제1방향을 길이방향으로 하는 복수의 워드라인들과, 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하는 복수의 비트라인들과, 하나의 가변저항소자와 하나의 다이오드 소자를 각각 구비하며 상기 워드라인들과 상기 비트라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 각각 구비하는 복수의 셀 어레이 층들을, 상기 제1방향 및 상기 제2방향과 수직되는 제3방향으로 층을 이루며 각각 배치하되, 상기 셀 어레이 층들 중 어느 하나의 셀 어레이층을 구성하는 어느 하나의 워드라인 또는 비트라인은 다른 셀 어레이 층들에서 하나씩 선택된 워드라인들 또는 비트라인들과 동일한 어드레스에 의해 제어되는 구조를 가진다. 본 발명에 따르면, 리키지 전류를 줄이면서도 고집적화가 가능한 효과가 있다.
3차원, 적층, PRAM, 다이오드

Description

3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이 구조{Semiconductor memory device having three dimension structure and cell array structure}
도 1은 일반적인 다이오드 구조의 메모리 셀 구조를 나타낸 회로도이고,
도 2는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이 구조도 이고,
도 3은 도 2의 구체적인 구현예를 나타낸 것이고
도 4는 도 2 및 도 3의 셀 어레이 구조에서 워드라인 및 비트라인의 연결 구조의 일예를 나타낸 것이고,
도 5는 도 4를 구비하는 반도체 메모리 장치의 동작 타이밍도이고,
도 6은 도 2 및 도 3의 셀 어레이 구조에서 워드라인 및 비트라인의 연결 구조의 다른 예를 나타낸 것이고,
도 7는 도 6를 구비하는 반도체 메모리 장치의 동작 타이밍도이다.
*도면의 주요 부분에 대한 부호의 설명*
100 : 셀 어레이 CA0~CAn : 셀 어레이 층들
WL : 워드라인 BL : 비트라인
CS : 컬럼선택신호 WD : 워드라인 드라이버
WE : 워드라인 인에이블 신호 GBL : 글로벌 비트라인
본 발명은 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이 구조에 관한 것으로, 더욱 구체적으로는 고집적화가 가능하고 리키지 전류를 줄일 수 있는 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이 구조에 관한 것이다.
메모리 장치의 고용량화 및 저전력화의 요구에 따라 비휘발성(non-volatile)이며 리프레쉬(refresh)가 필요 없는 차세대 메모리 장치들이 연구되고 있다. 현재 각광을 받고 있는 차세대 메모리 장치로는 상변화 물질을 이용하는 PRAM(Phase change Random Access Memory)과 전이금속산화물(Complex Metal Oxides) 등의 가변저항 특성 물질을 이용한 RRAM(Resistive Random Access Memory)과 강자성체 물질을 이용한 MRAM(Magnetic Random Access Memory)등이 있다.
이들 중 PRAM은 상변화 물질을 저장매체로 이용한 것으로, 상변화 물질이란 온도 변화에 따라 상(phase)이 변화됨으로 인하여 저항이 변화하는 캘코제나이드(chalcogenide)와 같은 물질을 말하여, 일반적으로 게르마늄(Ge;germanium), 안티모니(Sb;antimony) 및 텔루리움(Te;tellurium)의 합금인 GexSbyTez(이하'GST')와 같은 물질이 이용된다.
상기 상변화 물질은 상(phase)이 온도에 따라 비정질화(amorphous) 상태 또는 결정화(crystalline) 상태의 두 가지 상태로 빠르게 변화될 수 있는 성질 때문에 반도체 메모리 장치에 유용하게 이용될 수 있다.
상기 상변화 물질은 비정질 상태에서는 고 저항 상태가 되고 결정화 상태에서는 저 저항 상태가 되기 때문에, 비정질 상태인 경우를'리셋(RESET)' 또는 논리 '1'이라고 정의하고 상기 상 변환물질이 결정화 상태인 경우를 '셋(SET)' 또는 논리 '0'으로 정의하거나, 이와 반대로 정의함에 의해 반도체 메모리 장치에 응용될 수 있는 것이다.
상술한 바와 같은 PRAM을 구성하는 메모리 셀은 트랜지스터 구조와 다이오드 구조로 나뉜다. 트랜지스터 구조는 상변화 물질과 액세스 트랜지스터를 직렬로 연결한 메모리 셀 구조를 말하여, 다이오드 구조는 상변화 물질과 다이오드를 직렬로 연결한 메모리 셀 구조를 의미한다. 상기와 같은 트랜지스터 구조 및 다이오드 구조의 메모리 셀이 채용된 PRAM의 예는 미국 특허번호 제6,760,017호에 개시되어 있다.
메모리 셀 구조로써 트랜지스터를 구조를 채용하는 PRAM에 비해서 다이오드 구조를 채용하는 PRAM은, 인가되는 전압에 따라 지수함수적으로 증가하는 큰 라이트 전류를 인가할 수 있으며, 이러한 이유에 따라 트랜지스터 사이즈 한계를 벗어날 수 있어 메모리 셀 및 전체 칩 사이즈를 축소에 유연성을 가질 수 있는 등의 장점이 있다. 따라서, 고집적화, 고속화 및 저전력화가 요구되는 반도체 메모리 장치 에서 메모리 셀을 다이오드 구조로 채용하는 PRAM이 늘어날 것으로 예상되고 있다.
도 1은 일반적인 PRAM의 다이오드 구조의 메모리 셀을 나타낸 것이다.
도 1에 도시된 바와 같이, PRAM에서의 메모리 셀(50)은 하나의 다이오드(D)와 하나의 가변 저항소자(R)로 구성된다. 여기서 가변저항체는 상술한 바와 같은 상변화물질로 이루어진다.
상기 메모리 셀(50)을 구성하는 상기 다이오드(D)는 워드라인(WL)과 가변저항소자(R) 사이에 연결되는 데, 캐소드(cathode) 단자가 워드라인(WL)에 연결되고 애노드(anode)단자가 상기 가변저항소자(R)의 일단에 연결된다. 상기 가변저항소자(R)의 타단은 비트라인(BL)에 연결된다.
상기와 같은 구조를 가지며 다이오드 구조의 메모리 셀이 채용된 반도체 메모리 장치에서는, 상기 가변저항소자(R)를 데이터 저장소자(storage element)로 하고 비트라인(BL)을 통해 메모리 셀에 인가되는 전류 및 전압원의 크기에 따른 상기 가변저항소자(R)의 가역적인 특성을 이용한 라이트 동작이 행해진다. 즉 임의의 메모리 셀(50)에 라이트 동작을 행할 때 상기 비트라인(BL)을 통하여 전류가 공급되고, 상기 워드라인(WL)이 로우(Low) 레벨 또는 접지레벨로 천이(transition)하게 되면, 다이오드(D)에는 포워드 바이어스(forward bias)가 인가되어 비트라인(BL)에서 워드라인(WL) 방향으로의 전류패스가 형성된다. 이때 상기 다이오드(D)의 애노드 단자와 연결되어 있는 가변저항소자(R)에 상변화가 일어나 저 저항 상태의 '셋' 또는 고 저항 상태의 '리셋'상태가 된다.
한편, 리드동작은 메모리 셀의 상태, 즉 '셋' 상태 또는 '리셋' 상태에 따라 메모리 셀을 관통하여 흐르는 전류의 양을 구분하여 데이터를 판단한다. 즉, 메모리 셀 내부의 가변저항소자(R)가 '리셋' 상태라면, 메모리 셀은 고 저항 값을 가지게 되어 일정한 레벨의 비트라인(BL)으로부터 적은 양의 전류가 흐르게 되며, 반대로 '셋' 상태라면 메모리 셀은 저 저항 값을 가지게 되어 상대적으로 다량의 전류가 흐르게 된다.
반도체 메모리 장치가 점점 고집적화됨에 따라 상술한 바와 같은 다이오드 구조의 메모리 셀을 가지는 PRAM 또한 고집적화되고 있으며, 이러한 고집적화 중 2차원 구조의 고집적화는 거의 한계에 다다르고 있다. 따라서, 2차원 구조를 넘어서는 3차원 구조를 가지는 반도체 메모리 장치를 구현하고자 하는 연구가 시도되고 있다.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 극복할 수 있는 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이 구조를 제공하는 데 있다.
본 발명의 다른 목적은 고집적화를 이룰 수 있는 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이 구조를 제공하는 데 있다.
본 발명의 또 다른 목적은 리키지 전류를 줄일 수 있는 3차원 구조를 가지는 반도체 메모리 장치 및 셀 어레이 구조를 제공하는 데 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 구체화에 따라, 본 발명에 따른 3차원 적층 구조를 가지는 반도체 메모리 장치는, 제1방향을 길이방향 으로 하는 복수의 워드라인들과, 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하는 복수의 비트라인들과, 하나의 가변저항소자와 하나의 다이오드 소자를 각각 구비하며 상기 워드라인들과 상기 비트라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 각각 구비하는 복수의 셀 어레이 층들을, 상기 제1방향 및 상기 제2방향과 수직되는 제3방향으로 층을 이루며 각각 배치하되, 상기 셀 어레이 층들 중 어느 하나의 셀 어레이층을 구성하는 어느 하나의 워드라인 또는 비트라인은 다른 셀 어레이 층들에서 하나씩 선택된 워드라인들 또는 비트라인들과 동일한 어드레스에 의해 제어되는 구조를 가진다.
상기 셀 어레이층들 중에서 어느 하나의 셀 어레이 층 내의 어느 하나의 워드라인은 다른 셀 어레이층들 중 각각에서 하나씩 선택된 워드라인들과 공통 연결되어, 하나의 워드라인 드라이버를 공유할 수 있으며, 상기 셀 어레이층들을 구성하는 각각의 비트라인들은 어드레스를 서로 달리하며 각각 독립적으로 구동될 수 있다.
액티브 동작시 특정 메모리 셀의 선택을 위해 선택된 워드라인은, 워드라인 드라이버를 공유하는 다른 워드라인들과 함께 접지레벨 상태를 유지하고, 나머지 워드라인들은 전원전압 레벨 또는 그 이상의 레벨을 가질 수 있으며, 상기 특정 메모리 셀의 선택을 위해 선택된 비트라인으로는 리드전압 또는 라이트 전압이 인가되며, 선택된 비트라인을 제외한 나머지 비트라인들 모두는 플로팅상태를 유지하도록 제어할 수 있다.,
상기 셀 어레이층들 중에서 어느 하나의 셀 어레이 층 내의 어느 하나의 비 트라인은 다른 셀 어레이층들 중 각각에서 하나씩 선택된 비트라인들과 공통 연결되어, 하나의 컬럼 셀렉터 신호를 공유할 수 있으며, 상기 셀 어레이층들을 구성하는 각각의 워드라인은 어드레스를 서로 달리하며 각각 독립적인 워드라인 드라이버에 의해 구동될 수 있다. 또한 액티브 동작시 특정 메모리 셀의 선택을 위해 선택된 워드라인은 접지레벨 상태를 유지하고, 나머지 워드라인들은 전원전압 레벨 또는 그 이상의 레벨을 가질 수 있다. 그리고, 상기 특정 메모리 셀의 선택을 위해 선택된 비트라인은, 하나의 컬럼 셀렉터 신호를 공유하는 다른 비트라인들과 함께 리드전압 또는 라이트 전압이 인가되며, 나머지 비트라인들 모두는 플로팅상태를 유지하도록 제어될 수 있다.
상기한 기술적 과제들의 일부를 달성하기 위한 본 발명의 다른 구체화에 따라, 본 발명에 따른 반도체 메모리 장치의 셀 어레이 구조는, 복수의 워드라인들, 복수의 비트라인들, 상기 워드라인들과 상기 비트라인들의 교차점에 배치되는 복수의 메모리 셀들을 구비하되, 상기 워드라인들 중 적어도 두개 이상이 하나의 로우 어드레스를 각각 공유하도록 하거나, 상기 비트라인들 중 적어도 두개 이상이 하나의 컬럼 어드레스를 각각 공유하도록 배치하는 것을 특징으로 한다.
상기 메모리 셀은 하나의 가변저항소자와 하나의 다이오드 소자를 구비하며, 상기 워드라인들 중 적어도 두개 이상이 하나의 로우 어드레스 신호를 각각 공유하는 경우에, 특정 메모리 셀의 선택을 위해 선택된 워드라인은, 하나의 로우 어드레스를 공유하는 다른 워드라인들과 함께 접지레벨 상태를 유지하고, 나머지 워드라인들은 전원전압 레벨 또는 그 이상의 레벨을 가질 수 있다. 또한, 상기 워드라인 들 중 적어도 두개 이상이 하나의 로우 어드레스 신호를 각각 공유하는 경우에, 상기 비트라인들은 컬럼 어드레스 신호를 공유하지 않고 각각 하나의 컬럼 어드레스 신호에 대응되며, 상기 특정 메모리 셀의 선택을 위해 선택된 하나의 비트라인으로는 리드전압 또는 라이트 전압이 인가되며, 선택된 비트라인을 제외한 나머지 비트라인들 모두는 플로팅상태를 유지할 수 있다.
상기 비트라인들 중 적어도 두개 이상이 하나의 컬럼 어드레스 신호를 각각 공유하는 경우에, 특정 메모리 셀의 선택을 위해 선택된 비트라인은, 하나의 컬럼 어드레스를 공유하는 다른 비트라인들과 함께 리드전압 또는 라이트 전압이 인가되며, 나머지 비트라인들 모두는 플로팅상태를 유지할 수 있으며, 상기 비트라인들 중 적어도 두개 이상이 하나의 컬럼 어드레스를 각각 공유하는 경우에, 상기 워드라인들은 로우 어드레스를 공유하지 않고 각각 하나의 로우 어드레스에 대응되며, 특정 메모리 셀의 선택을 위해 선택된 하나의 워드라인은 접지레벨 상태를 유지하고, 나머지 워드라인들은 전원전압 레벨 또는 그 이상의 레벨을 가질 수 있다.
상기 반도체 메모리 장치는 PRAM 또는 RRAM일 수 있다.
상기한 구성에 따르면, 다이오드 구조를 갖는 반도체 메모리 장치의 고집적화가 가능하다.
이하에서는 본 발명의 바람직한 실시예가, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의 도 없이, 첨부한 도면들을 참조로 하여 상세히 설명될 것이다.
도 2은 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이 구조를 나타낸 것이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 셀 어레이(100)는, 3차원 적층 구조를 가지며, 복수개의 셀 어레이 층들(CA0~CAn)을 가진다.
다시 말하면, 상기 셀 어레이층들(CA0~CAn) 중 어느 하나의 셀 어레이층(예를 들면, CA0)은 제1방향을 길이방향으로 배치되는 워드라인들(WL), 상기 제1방향과 교차되는 제2방향을 길이방향으로 배치되는 비트라인들(BL), 및 상기 워드라인들(WL) 및 상기 비트라인들(WL)의 교차점에 각각 배치되는 메모리 셀들(50)을 구비한다. 상기 셀 어레이층들(CA0~CAn) 중 어느 하나의 셀 어레이층(CA0)은 2차원 구조로써 일반적인 반도체 메모리 장치(PRAM 또는 RRAM)의 메모리 셀 어레이 구조와 동일할 수 있다.
여기서, 상기 셀 어레이 층들(CA0~CAn)은 상기 제1방향 및 상기 제2방향과는 수직되는 제3방향으로 일정간격으로 층을 이루며 배치된다. 그리고 상기 셀 어레이 층들(CA0~CAn)을 구성하는 메모리 셀들(50) 각각은 도 1에 도시된 바와 같은 구성을 가진다. 즉 하나의 가변저항 소자(R)와 다이오드 소자(D)로 구성된다. 또한 상기 제1방향은 일반적으로 잘 알려진 X축방향일 수 있고, 제2방향은 Y축 방향을 지칭하며 제3방향은 Z축 방향을 지칭할 있다. 또한 제1방향은 Y축 방향일 수 있으며, 상기 제2방향은 X축 방향일 수 있다.
도 3은 도 2의 구체적인 구현 예를 나타낸 것이다.
일반적으로 워드라인(WL)의 개수와 비트라인(BL)의 개수가 동일하지 않을 수 있으나, 이해의 편의를 위하여 워드라인(WL)의 개수와 비트라인(BL)의 개수가 동일한 것으로 도면상에 도시하였다.
도 3에 도시된 바와 같이, 제0셀 어레이층(CA0)은 복수개(예를 들면, n+1 개)의 비트라인들(BL00~BL0n))이 제2방향을 길이방향으로 하여 일정간격을 유지하며 배치되어 있고, 복수개(예를 들면, n+1 개)의 워드라인들(WL00~WL0n))이 제1방향을 길이방향으로 하여 일정간격을 유지하며 배치되어 있다.
상기 워드라인들(WL)과 비트라인들(BL)의 교차점에는 각각 메모리 셀(50)이 배치된다. 상기 메모리 셀(50)은 도 1과 같은 구조로써 하나의 가변저항소자와 하나의 다이오드 소자를 구비한다.
그리고 제1셀 어레이층(CA1)은 복수개(예를 들면, n+1 개)의 비트라인들(BL10~BL1n))이 제2방향을 길이방향으로 하여 일정간격을 유지하며 배치되어 있고, 복수개(예를 들면, n+1 개)의 워드라인들(WL10~WL1n))이 제1방향을 길이방향으로 하여 일정간격을 유지하며 배치되어 있다. 그리고 이들의 교차점에 메모리 셀이 각각 배치된다. 위와 같이, 제1셀 어레이층(CA1)은 상기 제0셀 어레이층(CA0)과 동일 구조를 가진다. 물론 나머지 셀 어레이 층들(CA2~CAn) 또한 상기 제0셀 어레이층(CA0)과 동일 구조를 가진다. 다만 구분을 위하여 워드라인(WL)과 비트라인(BL)의 번호만 달리하고 있다.
상기 셀 어레이 층들(CA2~CAn) 내부의 메모리 셀들을 구성하는 다이오드는 비정질실리콘(amorphous silicon), SiGe, 폴리 실리콘(poly-crystalline silicon) 중에서 선택된 재질로 형성될 수 있다. 예를 들어, 상기 제0셀 어레이층(CA0) 내의 다이오드는 폴리 실리콘(poly-crystalline silicon)을 재질로 할 수 있고, 나머지 셀 어레이 층들(CA1~CAn)의 다이오드는 비정질실리콘(amorphous silicon) 또는 SiGe를 재질로 할 수 있다.
도 4는 본 발명에 따른 반도체 메모리 장치의 일 실시예로써 도 2 및 도 3의 셀 어레이(100) 구조에서 워드라인(WL) 및 비트라인(BL)의 연결 구조를 나타낸 것이다.
도 4에 도시된 바와 같이, 워드라인들(WL)의 연결구조를 살펴보면, 각 셀 어레이 층들(CA0~CAn)에서 하나씩 선택된 워드라인들(예를 들면, WL00,WL10....WLn0)끼리는 서로 공통 연결되는 구성을 가진다.
예를 들면, 동일 위치에 배치되는 워드라인들(예를 들면, WL00,WL10....WLn0)끼리는 서로 공통 연결되는 구성을 가진다. 동일 위치에 배치되는 워드라인들(예를 들면, WL00,WL10....WLn0)이란, 각 셀 어레이층(CA0~CAn) 별로 같은 로우 어드레스를 사용하는 셀 어레이 층(CA0~CAn)별 워드라인들(예를 들면, WL00,WL10....WLn0)을 의미할 수 있다. 따라서, 각 셀 어레이 층(CA0~CAn)별로 같은 로우 어드레스를 가지는 셀 어레이층(CA0~CAn)별 워드라인들(예를 들면, WL00,WL10....WLn0)이 공통으로 연결된다고도 말할 수 있다.
이에 따라, 하나의 로우 어드레스로 각 셀 어레이층(CA0~CAn) 별로 하나씩 복수개의 워드라인들을 동시에 인에이블 시킬 수 있는 것이다. 이에 따라 특정 메 모리 셀을 선택하기 위해 인가되는 로우 어드레스는 종래의 셀 어레이 구조와 같이 하나의 셀 어레이 층(예를 들면, CA0) 내의 워드라인들(WL00~WL0n)의 개수만큼의 종류를 가지게 된다.
그리고, 각 셀 어레이 층(CA0~CAn)별로 공통 연결되는 워드라인들(예를 들면, WL00,WL10....WLn0)은 하나의 워드라인 드라이버(예를 들면, WD0)에 의해 제어되게 된다. 즉 하나의 워드라인 인에이블 신호(예를들면, WE0)에 의해 공통 연결된 워드라인들(예를 들면, WL00,WL10....WLn0)을 동시에 인에이블시키게 된다.
다음으로 비트라인들(BL)의 연결구조를 살펴보자.
각 셀 어레이층들(CA0~CAn)에 각각 배치되는 모든 비트라인들(BL)은 각각 독립적으로 동작한다. 예를 들어, 특정 메모리 셀을 선택하기 위해 컬럼 어드레스가 인가되는 경우에, 이들 컬럼어드레스는 상기 비트라인들(BL)의 개수만큼 구비된다.
상기 비트라인들(BL) 각각은 컬럼 셀렉터 트랜지스터들(N00~Nnn)을 통하여 글로벌 비트라인들(GBL0~GBLn)에 연결된다. 상기 글로벌 비트라인들(GBL0~GBLn)은 하나의 셀 어레이층(예를 들면 CA0)내의 비트라인들(예를 들면, BL00~BL0n)의 개수만큼 구비될 수 있다. 상기 비트라인들(BL) 중 각 셀 어레이층(CA0~CAn)별로 같은 위치에 배치되는 비트라인들(예를 들면, BL00,BL10~BLn0)은 각각의 셀렉터 트랜지스터(예를 들면, N00~Nn0)를 통하여 글로벌 비트라인들(GBL0~GBLn) 중 어느 하나의 글로벌 비트라인(예를들면, GBL0)과 공통 연결된다.
각 셀 어레이층(CA0~CAn)별로 같은 위치에 배치되는 비트라인들(예를 들면, BL00,BL10~BLn0)은 각 셀 어레이층(CA0~CAn) 별로 같은 컬럼 어드레스를 사용하는 셀 어레이 층(CA0~CAn)별 비트라인들(예를 들면, BL00,BL10~BLn0)을 의미할 수 있다. 이 경우에 하나의 컬럼 어드레스에 의해 인에이블 되는 비트라인의 개수는 하나일 수밖에 없는 것이다.
도 5는 도 4의 구조를 가지는 반도체 메모리 장치에서의 액티브동작(리드 또는 라이트 동작시)을 포함하는 동작 타이밍도를 나타낸 것이다.
도 5에서는 제0셀 어레이층(CA0)의 제0비트라인(BL00)과 제0워드라인(WL00)의 교차점에 배치되는 메모리 셀(50)의 데이터를 리드하거나 메모리 셀(50)에 데이터를 라이트 하는 경우의 타이밍도를 예로 들어 나타낸 것이다.
도 5에 도시된 바와 같이, 스탠바이 상태(stand-by)에서는 모든 비트라인들(BL)은 플로팅(floating) 상태를 유지하고, 모든 워드라인들(WL)은 전원전압(VCC,VDD))또는 상기 전원전압(VCC)보다 일정레벨 높은 전압(VPP)이 인가된 상태를 유지한다.
상기 메모리 셀(50)에 데이터를 리드하기 위한 리드 동작이 개시되는 경우에, 상기 메모리 셀(50)을 선택하기 위하여 상기 메모리 셀(50)과 연결된 워드라인(WL00) 및 비트라인(BL00)이 인에이블 된다.
즉 제0셀 어레이 층(CA0)의 제0워드라인(WL00)의 선택을 위한 워드라인 인에이블 신호(WE0)가 전원전압(VCC) 또는 그 이상의 레벨(VPP)로 제0워드라인 드라이버(WD0)에 인가된다.
상기 워드라인드라이버(WD0)는 인버터로 구성될 수 있으며, 상기 워드라인 인에이블 신호(WE0)가 인가됨에 따라 상기 제0셀 어레이 층(CA0)의 제0워드라 인(WL00)을 포함하여 상기 제0셀 어레이 층(CA0)의 제0워드라인(WL00)과 공통 연결된 워드라인들(WL(1~n)0) 모두가 접지레벨(0V)로 인에이블 된다. 여기서 상기 워드라인 인에이블 신호(WE0)는 로우어드레스가 인가됨에 따라 발생된다.
또한 제0셀어레이 층(CAO)의 제0비트라인(BL00)의 선택을 위해 제0글로벌 비트라인(GBL0)이 선택되고 컬럼선택신호(CS00)가 전원전압 레벨(VCC) 또는 그 이상의 레벨(VPP)레벨로 인에이블 된다. 상기 컬럼선택신호(CS00)는 상기 제0셀어레이 층(CAO)의 제0비트라인(BL00)과 연결된 선택 트랜지스터(N00)를 턴온시켜 상기 제0셀어레이 층(CAO)의 제0비트라인(BL00)과 상기 제0글로벌 비트라인(GBL0)을 전기적으로 연결시킨다. 이에 따라 상기 제0글로벌 비트라인(GBL0)를 통하여 인가되는 리드전압(Vread)이 상기 제0셀어레이 층(CAO)의 제0비트라인(BL00)에 전달되게 된다. 여기서 나머지 컬럼 선택신호들(CS(1~n)0, CS(0~n)(1~n))은 접지레벨의 디세이블상태를 유지한다.
상기 제0셀어레이 층(CAO)의 제0비트라인(BL00)을 제외한 나머지 비트라인들(BL0(1~n), BL(1~n)(0~n))은 플로팅 상태를 유지하고 있다. 상기 제0셀어레이 층(CAO)의 상기 제0비트라인(BL00) 또는 상기 제0셀 어레이 층(CA0)의 모든 비트라인들(BL0(0~n))은 리드 동작이 시작되는 경우에 즉 상기 리드 전압(Vread)이 인가되기 전에 상기 제0셀어레이 층(CAO)의 상기 제0비트라인(BL00) 또는 상기 제0셀 어레이 층(CA0)의 모든 비트라인들(BL0(0~n))에 접지전압(0V)으로 디스 차아지 동작을 수행할 수 있다. 이는 비트라인이 플로팅 상태로 있으므로 상태를 정확히 정의할 수 없기 때문에 이를 디스 차아지 함으로써 비트라인의 플로팅 전압이 리드동 작에 영향을 미치지 않도록 하기 위함이다. 또한 상기 비트라인(BL)들을 스탠바이시 또는 비선택시에 플로팅 상태로 유지하는 이유는 비트라인(BL)을 통한 리키지 전류를 방지 또는 최소화하기 위함이다.
이후 상기 제0셀어레이 층(CAO)의 상기 제0비트라인(BL00)의 레벨 상태를 센싱하여 데이터를 리드하게 된다.
그리고 라이트 동작시에는 상기 제0셀어레이 층(CAO)의 상기 제0비트라인(BL00)에 라이트 전압(Vwrite)전압이 인가되는 것을 제외하고는 상기 리드 동작시와 동일한 동작이 수행된다. 다만 상기 비트라인에 대한 디스차아지 동작은 수행되지 않을 수 있다.
도 6은 본 발명에 따른 반도체 메모리 장치의 다른 실시예로써 도 2 및 도 3의 셀 어레이(100) 구조에서 워드라인(WL) 및 비트라인(BL)의 연결 구조를 나타낸 것이다.
도 6에 도시된 바와 같이, 비트라인들(BL)의 연결구조를 살펴보면, 각 셀 어레이 층들(CA0~CAn)에서 하나씩 선택된 비트라인들(예를 들면, BL00,BL10....BLn0)끼리는 서로 공통 연결되는 구성을 가진다.
예를 들면, 동일 위치에 배치되는 비트라인들(예를 들면, BL00,BL10....BLn0)끼리는 서로 공통 연결되는 구성을 가진다. 동일 위치에 배치되는 비트라인들(예를 들면, BL00,BL10....BLn0)이란, 각 셀 어레이 층(CA0~CAn) 별로 같은 컬럼 어드레스를 사용하는 셀 어레이 층(CA0~CAn)별 비트라인들(예를 들면, BL00,BL10....BLn0)을 의미할 수 있다. 따라서, 각 셀 어레이 층(CA0~CAn)별로 같은 컬럼 어드레스를 가지는 셀 어레이층(CA0~CAn)별 비트라인들(예를 들면, BL00,BL10....BLn0)이 공통으로 연결된다고도 말할 수 있다.
이에 따라, 하나의 컬럼 어드레스로 각 셀 어레이층(CA0~CAn) 별로 하나씩 선택된 복수개의 비트라인들을 동시에 인에이블 시킬 수 있는 것이다. 이에 따라 특정 메모리 셀을 선택하기 위해 인가되는 컬럼 어드레스는 종래의 셀 어레이 구조와 같이 하나의 셀 어레이 층(예를 들면, CA0) 내의 비트라인들(BL00~BL0n)의 개수만큼의 종류를 가지게 된다.
그리고, 각 셀 어레이 층(CA0~CAn)별로 공통 연결되는 비트라인들(예를 들면, BL00,BL10....BLn0)은 하나의 셀렉터 트랜지스터(예를 들면, N0)에 의해 제어되게 된다. 즉 하나의 컬럼 셀렉터 신호(예를들면, CS0)에 의해 이와 공통 연결된 비트라인들(예를 들면, BL00,BL10....BLn0)을 동시에 인에이블시키게 된다.
그리고, 상기 비트라인들(BL) 각각은 컬럼 셀렉터 트랜지스터들(N0~Nn)을 통하여 글로벌 비트라인들(GBL0~GBLn)에 연결된다. 상기 글로벌 비트라인들(GBL0~GBLn)은 하나의 셀 어레이층(예를 들면 CA0)내의 비트라인들(예를 들면, BL00~BL0n)의 개수만큼 구비될 수 있다. 상기 비트라인들(BL) 중 각 셀 어레이층(CA0~CAn)별로 같은 위치에 배치되는 비트라인들(예를 들면, BL00,BL10~BLn0)은 하나의 셀렉터 트랜지스터(예를 들면, N0)를 통하여 글로벌 비트라인들(GBL0~GBLn) 중 어느 하나의 글로벌 비트라인(예를들면, GBL0)과 공통 연결된다.
다음으로 워드라인들(WL)의 연결구조를 살펴보자.
각 셀 어레이층들(CA0~CAn)에 각각 배치되는 모든 워드라인(WL)은 각각 독립 적으로 동작한다. 예를 들어, 특정 메모리 셀을 선택하기 위해 로우 어드레스가 인가되는 경우에, 이들 로우어드레스는 상기 워드라인들(WL)의 개수만큼 구비된다.
상기 워드라인들(WL) 각각은 각각의 워드라인드라이버들(WD00~WDnn)을 통하여 각각 인에이블 된다. 상기 워드라인드라이버들(WD00~WDnn)은 모든 워드라인들(WL00~WLnn)의 개수만큼 구비될 수 있다.
각 셀 어레이층(CA0~CAn)별로 같은 위치에 배치되는 워드라인들(예를 들면, WL00,WL10~WLn0)은 각 셀 어레이층(CA0~CAn) 별로 같은 로우 어드레스를 사용하는 셀 어레이 층(CA0~CAn)별 워드라인들(예를 들면, WL00,WL10~WLn0)을 의미할 수 있다. 이 경우에 하나의 로우 어드레스에 의해 인에이블 되는 워드라인의 개수는 하나이다.
도 7는 도 6의 구조를 가지는 반도체 메모리 장치에서의 액티브동작(리드 또는 라이트 동작시)을 포함하는 동작 타이밍도를 나타낸 것이다.
도 7에서는 제0셀 어레이층(CA0)의 제0비트라인(BL00)과 제0비트라인(BL00)의 교차점에 배치되는 메모리 셀(50)의 데이터를 리드하거나 메모리 셀(50)에 데이터를 라이트 하는 경우의 타이밍도를 예로 들어 나타낸 것이다.
도 7에 도시된 바와 같이, 스탠바이 상태(stand-by)에서는 모든 비트라인들(BL)은 플로팅(floating) 상태를 유지하고, 모든 비트라인들(BL)은 전원전압(VCC,VDD))또는 상기 전원전압(VCC)보다 일정레벨 높은 전압(VPP)이 인가된 상태를 유지한다.
상기 메모리 셀(50)에 데이터를 리드하기 위한 리드 동작이 개시되는 경우 에, 상기 메모리 셀(50)을 선택하기 위하여 상기 메모리 셀(50)과 연결된 비트라인(BL00) 및 비트라인(BL00)이 인에이블 된다.
즉 제0셀 어레이 층(CA0)의 제0워드라인(WL00)의 선택을 위한 워드라인 인에이블 신호(WE00)가 전원전압(VCC) 또는 그 이상의 레벨(VPP)로 제00워드라인 드라이버(WD0)에 인가된다.
상기 워드라인 드라이버(WD0)는 인버터로 구성될 수 있으며, 상기 워드라인 인에이블 신호(WE00)가 인가됨에 따라 상기 제0셀 어레이 층(CA0)의 제0워드라인(BL00)만이 접지레벨(0V)로 인에이블 된다. 여기서 상기 워드라인 인에이블 신호(WE00)는 로우어드레스가 인가됨에 따라 발생된다. 그리고 나머지 워드라인들(WL0(1~n),WL(1~n)(0~n))은 스탠바이 상태인 전원전압(VCC) 또는 그 이상의 레벨(VPP) 상태를 유지하고 있다.
또한 제0셀어레이 층(CAO)의 제0비트라인(BL00)의 선택을 위해 제0글로벌 비트라인(GBL0)이 선택되고 제0컬럼선택신호(CS0)가 전원전압 레벨(VCC) 또는 그 이상의 레벨(VPP)레벨로 인에이블 된다. 상기 제0컬럼선택신호(CS0)는 상기 제0셀어레이 층(CAO)의 제0비트라인(BL00)과 연결된 선택 트랜지스터(N0)를 턴온시켜 상기 제0셀어레이 층(CAO)의 제0비트라인(BL00)과 상기 제0글로벌 비트라인(GBL0)을 전기적으로 연결시킨다. 여기서 상기 제0글로벌 비트라인(GBL0)와 전기적으로 연결되는 비트라인(BL)은 상기 제0비트라인(BL00) 뿐 아니라 상기 제0비트라인(BL00)과 공통연결된 각 셀 어레이층(CA0~CAn)별로 같은 위치에 배치되는 비트라인들(BL10~BLn0)도 포함된다.
이에 따라 상기 제0글로벌 비트라인(GBL0)를 통하여 인가되는 리드전압(Vread)이 상기 제0셀어레이 층(CAO)의 제0비트라인(BL00)을 포함하여 이와 공통연결된 비트라인들(BL(1~n)0)에 전달되게 된다. 여기서 나머지 컬럼 선택신호들(CS1~ CSn)은 접지레벨의 디세이블 상태를 유지한다.
상기 제0셀어레이 층(CAO)의 제0비트라인(BL00)을 포함하여 이와 공통연결된 비트라인들(BL(1~n)0)을 제외한 나머지 비트라인들(BL(1~n)(1~n))은 플로팅 상태를 유지하고 있다. 상기 제0셀어레이 층(CAO)의 제0비트라인(BL00)을 포함하여 이와 공통연결된 비트라인들(BL(1~n)0) 및 상기 제0셀 어레이 층(CA0)의 모든 비트라인들(BL0(0~n))은 리드 동작이 시작되는 경우에 즉 상기 리드 전압(Vread)이 인가되기 전에 디스 차아지 동작이 수행될 수 있다. 이는 비트라인이 플로팅 상태로 있으므로 상태를 정확히 정의할 수 없기 때문에 이를 디스 차아지 함으로써 비트라인의 플로팅 전압이 리드동작에 영향을 미치지 않도록 하기 위함이다. 또한 상기 비트라인(BL)들을 스탠바이시 또는 비선택시에 플로팅 상태로 유지하는 이유는 비트라인(BL)을 통한 리키지 전류를 방지 또는 최소화하기 위함이다.
이후 상기 제0셀어레이 층(CAO)의 상기 제0비트라인(BL00)의 레벨 상태를 센싱하여 데이터를 리드하게 된다. 상기 제0셀어레이 층(CAO)의 제0비트라인(BL00)을 포함하여 이와 공통연결된 비트라인들(BL(1~n)0)에 모두 선택되더라도 워드라인들(WL)은 독립적이기 때문에 상기 제0셀어레이 층(CAO)의 상기 제0워드라인(WL00)와 연결된 메모리 셀(50)의 선택이 가능하다
그리고 라이트 동작시에는 상기 제0셀어레이 층(CAO)의 상기 제0비트라 인(BL00)에 라이트 전압(Vwrite)전압이 인가되는 것을 제외하고는 상기 리드 동작시와 동일한 동작이 수행된다. 다만 상기 비트라인에 대한 디스차아지 동작은 수행되지 않을 수 있다.
상술한 바와 같이, 다이오드 구조의 메모리 셀을 구비하는 본 발명의 반도체 메모리 장치는 셀 어레이 구조를 3차원 적층구조로 하고 워드라인 또는 비트라인의 바이어스 조건을 제어함에 의하여 정상동작이 가능한 구조를 가진다. 이에 따라, 리키지 전류를 줄이면서도 고집적화가 가능한 효과가 있다.
상기한 실시예의 설명은 본 발명의 더욱 철저한 이해를 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 또한, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 명백하다 할 것이다.
이상 설명한 바와 같이, 본 발명에 따르면, 셀 어레이 구조를 3차원 적층구조로 하고 워드라인 또는 비트라인의 바이어스 조건을 제어함에 의하여 정상동작이 가능한 구조를 가진다. 이에 따라, 리키지 전류를 줄이면서도 고집적화가 가능한 효과가 있다.

Claims (17)

  1. 3차원 적층 구조를 가지는 반도체 메모리 장치에 있어서:
    제1방향을 길이방향으로 하는 복수의 워드라인들과, 상기 제1방향과는 교차되는 제2방향을 길이방향으로 하는 복수의 비트라인들과, 하나의 가변저항소자와 하나의 다이오드 소자를 각각 구비하며 상기 워드라인들과 상기 비트라인들의 교차점들에 각각 배치되는 복수의 메모리 셀들을 각각 구비하는 복수의 셀 어레이 층들을, 상기 제1방향 및 상기 제2방향과 수직되는 제3방향으로 층을 이루며 각각 배치하되, 상기 셀 어레이 층들 중 어느 하나의 셀 어레이층을 구성하는 어느 하나의 워드라인 또는 비트라인은 다른 셀 어레이 층들에서 하나씩 선택된 워드라인들 또는 비트라인들과 동일한 어드레스에 의해 제어되는 구조를 가짐을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 셀 어레이층들 중에서 어느 하나의 셀 어레이 층 내의 어느 하나의 워드라인은 다른 셀 어레이층들 중 각각에서 하나씩 선택된 워드라인들과 공통 연결되어, 하나의 워드라인 드라이버를 공유함을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서,
    상기 셀 어레이층들을 구성하는 각각의 비트라인들은 어드레스를 서로 달리하며 각각 독립적으로 구동됨을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    액티브 동작시 특정 메모리 셀의 선택을 위해 선택된 워드라인은, 워드라인 드라이버를 공유하는 다른 워드라인들과 함께 접지레벨 상태를 유지하고, 나머지 워드라인들은 전원전압 레벨 또는 그 이상의 레벨을 가짐을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 특정 메모리 셀의 선택을 위해 선택된 비트라인으로는 리드전압 또는 라이트 전압이 인가되며, 선택된 비트라인을 제외한 나머지 비트라인들 모두는 플로팅상태를 유지함을 특징으로 하는 반도체 메모리 장치.
  6. 제1항에 있어서,
    상기 셀 어레이층들 중에서 어느 하나의 셀 어레이 층 내의 어느 하나의 비 트라인은 다른 셀 어레이층들 중 각각에서 하나씩 선택된 비트라인들과 공통 연결되어, 하나의 컬럼 셀렉터 신호를 공유함을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서,
    상기 셀 어레이층들을 구성하는 각각의 워드라인은 어드레스를 서로 달리하며 각각 독립적인 워드라인 드라이버에 의해 구동됨을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서,
    액티브 동작시 특정 메모리 셀의 선택을 위해 선택된 워드라인은 접지레벨 상태를 유지하고, 나머지 워드라인들은 전원전압 레벨 또는 그 이상의 레벨을 가짐을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서,
    상기 특정 메모리 셀의 선택을 위해 선택된 비트라인은, 하나의 컬럼 셀렉터 신호를 공유하는 다른 비트라인들과 함께 리드전압 또는 라이트 전압이 인가되며, 나머지 비트라인들 모두는 플로팅상태를 유지함을 특징으로 하는 반도체 메모리 장 치.
  10. 제1항에 있어서,
    상기 메모리 셀을 구성하는 다이오드는 비정질 실리콘, SiGe, 다결정 실리콘 중에서 선택된 적어도 하나 이상을 재질로 함을 특징으로 하는 반도체 메모리 장치.
  11. 반도체 메모리 장치의 셀 어레이 구조에 있어서:
    복수의 워드라인들, 복수의 비트라인들, 상기 워드라인들과 상기 비트라인들의 교차점에 배치되는 복수의 메모리 셀들을 구비하되, 상기 워드라인들 중 적어도 두개 이상이 하나의 로우 어드레스를 각각 공유하도록 하거나, 상기 비트라인들 중 적어도 두개 이상이 하나의 컬럼 어드레스를 각각 공유하도록 배치하는 것을 특징으로 하는 셀 어레이 구조.
  12. 제11항에 있어서,
    상기 메모리 셀은 하나의 가변저항소자와 하나의 다이오드 소자를 구비함을 특징으로 하는 셀 어레이 구조.
  13. 제12항에 있어서,
    상기 워드라인들 중 적어도 두개 이상이 하나의 로우 어드레스 신호를 각각 공유하는 경우에, 특정 메모리 셀의 선택을 위해 선택된 워드라인은, 하나의 로우 어드레스를 공유하는 다른 워드라인들과 함께 접지레벨 상태를 유지하고, 나머지 워드라인들은 전원전압 레벨 또는 그 이상의 레벨을 가짐을 특징으로 하는 셀 어레이 구조.
  14. 제13항에 있어서,
    상기 워드라인들 중 적어도 두개 이상이 하나의 로우 어드레스 신호를 각각 공유하는 경우에, 상기 비트라인들은 컬럼 어드레스 신호를 공유하지 않고 각각 하나의 컬럼 어드레스 신호에 대응되며, 상기 특정 메모리 셀의 선택을 위해 선택된 하나의 비트라인으로는 리드전압 또는 라이트 전압이 인가되며, 선택된 비트라인을 제외한 나머지 비트라인들 모두는 플로팅상태를 유지함을 특징으로 하는 셀 어레이 구조.
  15. 제12항에 있어서,
    상기 비트라인들 중 적어도 두개 이상이 하나의 컬럼 어드레스 신호를 각각 공유하는 경우에, 특정 메모리 셀의 선택을 위해 선택된 비트라인은, 하나의 컬럼 어드레스를 공유하는 다른 비트라인들과 함께 리드전압 또는 라이트 전압이 인가되며, 나머지 비트라인들 모두는 플로팅상태를 유지함을 특징으로 하는 셀 어레이 구조.
  16. 제15항에 있어서,
    상기 비트라인들 중 적어도 두개 이상이 하나의 컬럼 어드레스를 각각 공유하는 경우에, 상기 워드라인들은 로우 어드레스를 공유하지 않고 각각 하나의 로우 어드레스에 대응되며, 특정 메모리 셀의 선택을 위해 선택된 하나의 워드라인은 접지레벨 상태를 유지하고, 나머지 워드라인들은 전원전압 레벨 또는 그 이상의 레벨을 가짐을 특징으로 하는 셀 어레이 구조.
  17. 제12항에 있어서,
    상기 반도체 메모리 장치는 PRAM 또는 RRAM임을 특징으로 하는 셀 어레이 구조.
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