KR20050110706A

KR20050110706A - 상 변화 메모리 장치

Info

Publication number: KR20050110706A
Application number: KR1020057018603A
Authority: KR
Inventors: 하루끼 도다
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-09-30
Filing date: 2003-04-03
Publication date: 2005-11-23
Also published as: KR100723569B1

Abstract

상 변화 메모리 장치는 반도체 기판; 반도체 기판 상부에 적층되어 있는 복수개 셀 어레이들로서, 각각의 셀 어레이는 메모리 셀들의 상 변화에 의해 판정되는 저항 값들을 데이터로서 저장하기 위해 행렬 방식으로 정렬되어 있는 메모리 셀들, 행렬의 제1 방향으로 정렬되어 있는 복수개 메모리 셀들의 일단들을 공통적으로 접속시키는 비트 라인들 및 행렬의 제2 방향으로 정렬되어 있는 복수개 메모리 셀들의 타단들을 공통적으로 접속시키는 워드 라인들을 가진, 복수개 셀 어레이들; 셀 어레이들의 데이터를 판독하고 기입하기 위해 셀 어레이들 하부의 반도체 기판상에 형성되어 있는 판독/기입 회로; 개개 셀 어레이들의 비트 라인들을 판독/기입 회로에 접속시키기 위해, 제1 방향으로 셀 어레이들의 셀 레이아웃 영역을 정의하는 제1 및 제2 경계들 바깥에 배치되어 있는 제1 및 제2 수직 배선들; 및 개개 셀 어레이들의 워드 라인들을 판독/기입 회로에 접속시키기 위해, 제2 방향으로 셀 어레이들의 셀 레이아웃 영역을 정의하는 제3 및 제4 경계들 중 하나의 바깥에 배치되어 있는 제3 수직 배선들을 가진다.

Description

상 변화 메모리 장치 {PHASE CHANGE MEMORY DEVICE}

본 발명은, 메모리 재료의 결정 상태와 비결정 상태간의 상 변화로 인해 결정되는 저항 값을 정보로서 비휘발성 방식으로 저장하는 전기적으로 고쳐쓰기가 가능한 상 변화 메모리 장치에 관한 것이다.

업계에서는, EEPROM 플래시 메모리들이 대용량, 다기능의 비휘발성 반도체 메모리들로서 공지되어 있다. 이러한 종류의 반도체 메모리들에서는, 메모리 평면에 100nm 이하의 아주 작은 사이즈를 가진 소형화된 회로들을 실현해 왔다. 메모리 용량을 추가적으로 증가시키기 위해서는, 단위 면적에서의 셀 수를 증가시키기 위한 추가적인 소형화가 필요하다. 그러나, 추가적인 소형화를 진척시키기는 쉽지 않다.

예를 들어, 복수개 메모리 칩들을 적층식으로 조립하거나 실리콘 기판 상부에 적층된 메모리 셀 어레이들을 갖춘 3-차원 메모리 칩을 형성하는 것 등과 같이, 소형화를 진척시키지 않으면서 메모리 용량을 증가시키기 위한 몇가지 접근 방법들이 조사되어 왔다. 그러나, 기존에 제안된 셀 어레이 적층 방법들은 평판형 셀 어레이들이 단순히 적층되는 방식이다. 이런 경우, N개의 레이어들을 적층하는 것에 의해 N배의 용량을 얻을 수는 있지만, 셀 액세스들은 개개의 셀 어레이들에 대해 독립적으로 수행되어야 한다. 따라서, 한번에 복수개 셀 어레이들에 액세스하기는 쉽지 않다.

미래의 발전된 차세대 메모리 기술로서, 칼로겐화물-기반 유리 물질의 결정과 비결정 상태들간의 상 전이를 이용하는 상 변화 메모리가 제안되어 왔다(예를 들어, Kasuya Nakayama 등의 Jpn. J. Appl. Phys. Vol. 39 (2000) PP. 6157-6161 Part 1, NO. 11, November 2000 "Submicron Nonvolatile Memory Cell Based on Reversible Phase Transition in Chalcogenide Glasses" 참고). 이런 유형의 메모리는, 칼코겐화물의 결정 상태에 대한 비결정 상태의 저항비가 100:1 이상으로 커서 이처럼 상이한 저항 값 상태들을 정보로서 저장할 수 있다는 사실을 이용한다. 이러한 상 변화는 가역적이고, 어떤 변화도 가열 방식을 적절하게 설계하는 것에 의해 제어될 수 있는데, 이 경우, 가열 기술은 재료를 통과하는 전류량에 의해 제어될 수 있다.

이러한 상 변화 메모리의 용량을 증가시키기 위해, 그것의 셀 어레이 및 판독/기입 회로를 통합적으로 형성하는 방법이 중요한 기술 쟁점이 되고 있다. 또한, 고속 데이터 입/출력을 수행할 수 있는 판독/기입 회로를 설계하는 방법 또한 중요한 기술 쟁점이다.

도 1은 본 발명의 일 실시예에 따른 셀 어레이의 등가 회로이다.

도 2는 4-레이어 적층형 셀 어레이들의 평면도이다.

도 3은 메모리 셀에 쇼트키(Schottky) 다이오드가 사용되는 경우에 도 2의 라인 I-I'을 따라 취해진 단면도이다.

도 4는 메모리 셀에 PN 접합 다이오드가 사용되는 경우에 도 2의 라인 I-I'을 따라 취해진 단면도이다.

도 5는 셀 어레이의 3차원 등가 회로이다.

도 6은 셀 블록들과 그것의 판독/기입 회로간의 레이아웃 관계를 나타내는 투시도이다.

도 7은 비트 라인들과 판독/기입 회로간의 상호 접속 관계를 나타내는 단면도이다.

도 8은 워드 라인들과 판독/기입 회로간의 관계를 나타내는 단면도이다.

도 9는 4-레이어 적층형 셀 어레이들의 단위 구성(unit configuration)을 나타내는 도면이다.

도 10은 판독/기입 회로의 레이아웃을 나타낸다.

도 11은 워드 라인 선택 회로 부분을 나타내는 도면이다.

도 12는 비트 라인 선택 회로 부분을 나타내는 도면이다.

도 13은 워드 라인 선택 회로 부분과 비트 라인 선택 회로 부분의 레이아웃을 나타내는 도면이다.

도 14는 비트 라인 형성 공정을 나타내는 투시도이다.

도 15는 메모리 셀 형성 공정을 나타내는 투시도이다.

도 16은 워드 라인 형성 공정을 나타내는 투시도이다.

도 17A 내지 도 17C는 워드 라인 형성 공정을 세부적으로 나타내는 단면도들이다.

도 18은 판독/기입 회로 및 셀 어레이의 커패시터와 다이오드 관계를 나타내는 단면도이다.

도 19는 비트 라인에 인가되는 부논리 기입 펄스를 발생시키기 위한 기입 펄스 발생 회로를 나타내는 도면이다.

도 20은 기입 펄스 발생 회로의 설명을 위한 운용 파형들(operational wave forms)을 나타내는 도면이다.

도 21은 동시에 활성화된 2개 셀 어레이들에 대한 기입 펄스 발생 회로의 입/출력 관계를 나타내는 도면이다.

도 22는 도 21의 입력 논리 펄스들을 발생시키기 위한 논리 펄스 발생 회로이다.

도 23은 2쌍의 셀들에 대한 기입 펄스들의 파형들을 나타낸다.

본 발명을 구현하는 일 모드에 따른 상 변화 메모리 장치는,

반도체 기판;

반도체 기판 상부에 적층되어 있는 복수개 셀 어레이들로서, 각각의 셀 어레이는 메모리 셀들의 상 변화에 의해 판정되는 저항 값들을 데이터로서 저장하기 위해 행렬 방식으로 정렬되어 있는 메모리 셀들, 행렬의 제1 방향으로 정렬되어 있는 복수개 메모리 셀들의 일단들을 공통적으로 접속시키는 비트 라인들 및 행렬의 제2 방향으로 정렬되어 있는 복수개 메모리 셀들의 타단들을 공통적으로 접속시키는 워드 라인들을 갖는, 복수개 셀 어레이들;

셀 어레이들의 데이터를 판독하고 기입하기 위해 셀 어레이들 하부의 반도체 기판상에 형성되어 있는 판독/기입 회로;

개개 셀 어레이들의 비트 라인들을 판독/기입 회로에 접속시키기 위해, 제1 방향으로 셀 어레이들의 셀 레이아웃 영역을 정의하는 제1 및 제2 경계들 바깥에 배치되어 있는 제1 및 제2 수직 배선들; 및

개개 셀 어레이들의 워드 라인들을 판독/기입 회로에 접속시키기 위해, 제2 방향으로 셀 어레이들의 셀 레이아웃 영역을 정의하는 제3 및 제4 경계들 중 하나의 바깥에 배치되어 있는 제3 수직 배선들을 가진다.

도면들을 참조하여, 본 발명의 실시예들을 후술할 것이다.

도 1은, 3×3 셀 행렬에 관한, 일 실시예에 따른 상 변화 메모리의 셀 어레이를 나타낸다. 복수개 워드 라인들(WL)이 평행하게 제공되고, 복수개 비트 라인들(BL)이 워드 라인들(WL)을 가로질러 제공된다. 메모리 셀들(MC)은 이러한 라인들의 개개 교차점들에 배치된다. 메모리 셀(MC)은 가변 저항 소자(VR) 및 다이오드(SD)의 직렬-접속 회로이다. 가변 저항 소자(VR)는 칼로겐화물로 형성되고 결정과 비결정 상태들간의 상 전이로 인해 결정되는 저항 값을 2진 데이터로서 비휘발성 방식으로 저장하도록 동작할 수 있다. 이 실시예에서, 다이오드(SD)는 쇼트키 다이오드인 것이 바람직한 경우일 수 있지만, 다른 방법으로, PN-접합 다이오드가 사용될 수도 있다. 메모리 셀(MC)의 일단은 비트 라인(BL)에 접속되고, 타단은 워드 라인(WL)에 접속된다. 본 도면에서는, 다이오드(SD)가, 워드 라인(WL) 측이 양극이도록 배치되어 있지만, 여기에서 필요한 것은 워드 라인(WL) 대 비트 라인(BL)의 전위 관계에 기초해 셀 선택성을 획득하는 것이기 때문에, 다이오드(SD)의 극성을 반전시킬 수도 있다.

상술된 바와 같이, 데이터는 각 메모리 셀(MC)의 저항 소자(VR)에 대한 저항 값의 의미로서 저장된다. 예를 들어, 비-선택 상태에서, 모든 워드 라인들(WL)은 "L" 레벨로 설정되는 한편, 모든 비트 라인들(BL)은 "H" 레벨로 설정된다. 일례로, "H" 레벨은 1.8V이고 "L" 레벨은 0V이다. 이러한 비선택 상태에서, 모든 메모리 셀들(MC)의 다이오드들(SD)은 역-바이어스 상태이고, 따라서 오프-상태이므로, 저항 소자들(VR)에 전류가 흐르지 않는다. 점선으로 둘러싸여 있는, 도 1의 셀 어레이 중 중심에 배치되어 있는 메모리 셀(MC)을 선택하는 경우를 고려하면, 선택된 워드 라인(WL)은 "H"인 한편 선택된 비트 라인(BL)은 "L"로 설정된다. 그에 의해, 선택된 셀에서는, 다이오드(SD)가 순-바이어스 상태가 되어 전류가 흐를 수 있다.

이때 선택된 셀을 흐르는 전류량은 저항 소자(VR)를 구성하는 칼코겐화물의 상에 의해 결정되므로, 전류량이 큰지 아니면 작은지의 여부를 검출하는 것에 의해 2개-값 또는 2진 데이터를 판독할 수 있다. 일례로써, 판독 모드에서의 전위보다, 선택된 워드 라인의 "H" 레벨 전위를 더 높이거나 선택된 비트 라인의 "L" 레벨 전위를 더 낮추는 것에 의해 전류량을 증가시킨 다음 이러한 전류로 인한 셀 부분의 가열을 이용해 저항 소자(VR)의 칼코겐화물에서 상 전이를 발생시킬 수도 있다는 것에 주의한다. 이와 같이, 셀 어레이의 특정 셀을 선택한 다음 그 셀의 정보를 고쳐쓰기 할 수 있다.

이런 식으로, 이 실시예의 셀에서는, 단지 하나의 워드 라인(WL) 및 하나의 비트 라인(BL)에 대한 전위 레벨을 설정하는 것에 의해 액세스가 수행될 수 있다. 셀 선택을 위해 트랜지스터가 제공되는 경우에는, 셀 어레이내에 트랜지스터의 게이트를 선택하기 위한 신호 라인이 필요하지만, 이 실시예에서는 이러한 신호 라인이 불필요하다. 또한, 다이오드들이 본질적으로 트랜지스터들보다 구조가 단순하다는 측면에서, 단순한 다이오드 구조의 이점과 함께, 셀 어레이는 필요한 신호 라인 수의 감소로 인해 구성이 좀더 단순해짐으로써, 셀들의 더 높은 집적도를 실현할 수 있다.

기본적인 셀 어레이 구성이 상술되었지만, 반도체 기판 상부에 복수개 셀 어레이들이 적층되는 3-차원 셀 어레이 구조가 이 실시예에 이용될 수도 있다. 이와 같은 3-차원 셀 어레이가 후술될 것이다.

도 2 및 도 3은 4-레이어 적층형 셀 어레이들(MAO 내지 MA3)을 포함하는 3-차원(3D) 셀 어레이의 레이아웃 및 그것의 I-I' 라인에 따른 단면을 나타낸다. 이들 도면들에서는, 개개 셀 어레이들의 동일한 부분들 또는 컴포넌트들에 동일한 참조 번호들이 사용되는데, 참조 번호들은 거기에 "a", "b"의 접미사를 부가하는 것에 의해 셀 어레이들 사이에서 구별될 뿐만 아니라, "ab", "bc" 및 "cd"의 접미사들을 추가하는 것에 의해 2개의 셀 어레이들 각각의 공유 부분들 사이에서도 구별될 수 있다.

실리콘 기판(10)을 실리콘 이산화물 막과 같은 절연막으로 덮는다. 기판 상부에는, 복수개 비트 라인들(BL;12a)이 서로 평행하게 배열되어 있다. 기둥형 메모리 셀들(MC)이 각각의 비트 라인(12a)상에 소정 피치로 정렬되는데, 기둥형 메모리 셀들(MC) 각각은 칼로겐화물 레이어(13a)로 이루어진 가변 저항 장치(VR) 및 그 위에 적층되어 있는 쇼트키 다이오드(SD)를 가진다. 메모리 셀들(MC)의 상단들(upper ends)을 공통적으로 접속시키기 위해 비트 라인들(12a)에 수직인 방향으로 워드 라인들(WL;18ab)이 형성됨으로써, 제1 셀 어레이(MAO)가 형성된다.

세부적으로, 메모리 셀들(MC)은, 칼코겐화물(13a), 저항 전극(14a), n⁺-형 실리콘 레이어(15a) 및 n-형 실리콘 레이어(16a)의 적층 레이어들을 패터닝(patterning)하는 것에 의해 형성된다. 층간 유전막(17)이 셀 어레이(MAO)를 평판화하기 위해 메모리 셀들(MC) 주위에 매입된다.

좀더 바람직한 쇼트키 다이오드를 형성하기 위해, 워드 라인(18ab) 이외에 n-형 실리콘 레이어(16a)로의 쇼트키 접촉을 위한 금속막이 형성될 수도 있다는 것을 알 수 있어야 한다.

제1 메모리 셀 어레이(MA0)와 워드 라인들(WLO;18ab)을 공유하도록 제2 메모리 셀 어레이(MA1)가 형성된다. 세부적으로, n-형 실리콘 막(16b), n⁺-형 실리콘 막(15b), 저항 전극(14b) 및 칼코겐화물(13b)의 적층 막들을 패터닝하는 것에 의해 형성되는 기둥형 메모리 셀들(MC)이 각각의 워드 라인(18ab)상에 소정 피치로 배열되는데, 기둥형 메모리 셀들(MC) 각각은 쇼트키 다이오드(SD) 및 그 위에 적층되어 있는 칼코겐화물 레이어(13b)를 가진다. 셀 레이아웃은 제1 셀 어레이(MAO)의 레이아웃과 동일하다. 워드 라인(18ab)과 n-형 실리콘(16b) 사이에 쇼트키 접합이 형성된다. 비트 라인들(BL1;12ab)은 워드 라인들(18ab)에 수직인 방향을 따라 배열되어 있는 칼코겐화물 레이어들(13b)을 공동 접속시키도록 패터닝된다. 셀 어레이(MA1)를 평판화 하기 위해 메모리 셀들(MC) 주위에 층간 절연막(19)이 매입된다.

제3 및 제4 셀 어레이들(MA2 및 MA3)의 적층 구조가 제1 및 제2 셀 어레이들(MAO 및 MA1)과 유사하게 주기적으로 형성된다. 비트 라인들(BL1;12bc)은 제2 셀 어레이(MA1)와 제3 셀 어레이(MA2) 사이에서 공유된다. 제3 셀 어레이(MA2)와 제4 셀 어레이(MA3)는 서로 워드 라인들(WL1;18cd)을 공유한다. 최하부 셀 어레이(MA0)의 비트 라인들(BLO;12a)과 최상부 셀 어레이(MA3)의 비트 라인들(BL3;12d)은, 각각, 독립적으로 준비된다.

상술된 바와 같이, 메모리 셀(MC)을 구성하기 위해, 쇼트키 다이오드 대신에 PN 접합 다이오드가 사용될 수도 있다. 도 3에 대응하여, PN 접합 다이오드들(Di)을 가진 또 하나의 3D 셀 어레이가 도 4에 도시되어 있다. 도 4에 나타낸 바와 같이, 비트 라인들과 워드 라인들 사이에 배열되어 있는 메모리 셀들 각각에서, n-형 실리콘 레이어(25)와 p-형 실리콘 레이어(26)로 PN 접합 다이오드(Di)가 형성된다. 나머지는 도 3과 유사하다.

도 5는 상술된 바와 같이 형성된 3D 셀 어레이의 3-차원 등가 회로를 나타낸다. 비트 라인들의 상호 간섭을 방지하기 위해, 2개의 비트 라인들은 각각 하나의 쌍을 구성하고, 또 하나의 비트 라인이 한 쌍의 비트 라인들 사이에 배치된다. BL00, /BL00, BL01, /BL01, ...은 제1 셀 어레이(MA0)의 비트 라인 쌍들이고; BL10, /BL10, BL11, /BL11, ...는 제1 및 제3 셀 어레이(MA1 및 MA2) 사이의 공유 비트 라인 쌍들이며; BL20, /BL20, BL21, /BL21, ...은 제3 및 제4 셀 어레이(MA2 및 MA3) 사이의 공유 비트 라인 쌍들이다. 또한, WLO(WLOO, WL01, ...)는 제1 및 제2 셀 어레이들(MA0 및 MA1) 사이의 공유 워드 라인들이고; WL1(WL10, WL11, ...)은 제3 및 제4 셀 어레이들(MA2 및 MA3) 사이의 공유 워드 라인들이다.

다수의 상-변화 메모리 셀들이 집적되어 있는 상술된 3D 셀 어레이에서, 셀 특징들의 변동(variation)은 문제를 일으킨다. 세부적으로, 칼코겐화물의 상-전이를 사용하는 셀의 데이터 상태는 그것의 이력, 환경 등으로 인해 달라진다. 예를 들어, 데이터 "0"(높은 저항 상태)는 칼코겐화물 레이어를 비결정-풍부 상태화하는 것에 의해 기입되는 반면, 데이터 "1"(낮은 저항 상태)은 칼코겐화물 레이어를 결정-풍부 상태화하는 것에 의해 기입된다. 이 경우, 개개 셀들의 초기 상태들은 그것의 이력들 및 위치들로 인해 서로 상이하다.

상술된 관점들을 고려하여, 이 실시예에서는, 인접하게 배치된 2개의 셀들이, 데이터 "0"가 하나의 셀에 저장되고 데이터 "1"이 다른 셀에 저장되는 방식으로, 상보적 데이터를 저장하기 위한 하나의 셀 쌍을 구성한다. 판독 동작은, 하나의 쌍을 구성하는 2개 셀들의 셀 전류들간의 차이를 검출하는 것에 의해 수행된다. 이런 방법을 사용하는 것에 의해, 전체적인 3D 셀 어레이의 높은 저항 상태 분포와 낮은 저항 상태 분포간에 부분적인 중첩이 존재하는 경우라 하더라도, 셀 데이터를 정확하게 판독/기입할 수 있다.

도 5에는, 상징적으로 다음과 같은 2개의 셀 쌍들이 도시되어 있는데, 셀 어레이(MA0)의 워드 라인(WL00)을 공유하며, 한 쌍의 비트 라인들(BLO0 및 /BLOO)에, 각각, 접속되어 있는 2개 셀들은 하나의 쌍 셀을 구성하는데, 그 중 하나는 트루 셀(true cell) "T-cellO"이고 다른 하나는 상보적 셀 "C-cell0"이며, 셀 어레이(MA1)의 워드 라인(WL10)을 공유하며, 한 쌍의 비트 라인들(BL10 및 /BL1O)에, 각각, 접속되어 있는 2개 셀들은 또 하나의 쌍 셀을 구성하는데, 그 중 하나는 트루 셀(T-cell1)이고 다른 하나는 상보적 셀(C-cell1)이다. 셀들의 매 쌍들에서, 2진 데이터의 정논리값(positive logic value)은 트루 셀에 저장되고 부논리값(negative logic value)은 상보적 셀에 저장된다. 셀 어레이들(MA2 및 MA3)에서도 유사한 쌍 셀들이 선택된다. 도 5에서는, 개개 선택 시점들에서의 셀 전류들을 화살표로써 나타낸다.

지금까지는, 셀 어레이 구성을 설명하였다. 본 발명에서는, 셀 데이터를 판독 및 기입(또는 프로그래밍)하기 위한 판독/기입 회로가 실리콘 기판(10)상에 먼저 형성되고, 그 위에 상술된 3D 셀 어레이가 형성된다. 세부적으로, 3D 셀 어레이는 판독/기입 회로 상부에 적층된다.

도 6은 셀 블록들(100)과 판독/기입 회로(200)의 적층 상태 및 그들 사이의 상호 접속 관계를 나타내는 개략적인 투시도이다. 각각의 셀 블록(100)은 상술된 3D 셀 어레이에 대응된다. 즉, 3D 셀 어레이는, 필요할 경우, 소정 용량의 복수개 셀 블록들(100)로 분할된다. 도 6에는, 2개의 셀 블록들(100)이 비트 라인들의 방향을 따라 배열되어 있다.

도 6에 나타낸 바와 같이, 셀 블록(100)의 데이터 판독 및 기입에 사용되는 판독/기입 회로(200)는 셀 블록(100) 아래에 놓여진다. 판독/기입 회로(200)는, 그것의 주된 부분이, 그 위에 셀 블록(100)이 적층되는, 기판(10)상에 설정된 직사각형의 셀 레이아웃 영역(210)내에 배치되는 상태로 형성된다. 셀 레이아웃 영역(210)은 비트 라인들 방향의 2개 경계들(Al 및 A2) 및 워드 라인 방향의 2개 경계들(B1 및 B2)에 의해 정해진다.

제1 셀 어레이(MA0)의 비트 라인들(BLO)의 그룹 및 제4 셀 어레이(MA3)의 비트 라인들(BL2)의 그룹은, 경계(A1)을 따라 배치되어 있는 수직 배선들(즉, 기판을 수직으로 통과하는 경로들)(101)을 통해, 제1 경계(A1) 쪽으로 인출되어, 판독/기입 회로(200)의 경계(A1)를 따라 배치되어 있는 비트 라인 선택 회로(201)에 접속된다. 제2 및 제3 셀 어레이들(MA1 및 MA2)에 의해 공유되는 비트 라인들(BL1)의 그룹은, 제2 경계(A2)를 따라 배치되어 있는 수직 배선들(102)을 통해, 제2 경계(A2) 쪽으로 인출되어, 판독/기입 회로(200)의 경계(A2)를 따라 배치되어 있는 다른 비트 라인 선택 회로(202)에 접속된다.

비트 라인들(BL0 및 BL2)이 수직 배선들(101)을 통해 동일한 쪽으로 인출되어 비트 라인 선택 회로(201)에 공통적으로 접속되는 이유는, 이들 그룹의 비트 라인들은 동시에 활성화되지 않는다는 사실 때문이다. 세부적으로, 셀 어레이들(MAO 및 MAl)은, 이들이 워드 라인들(WL0)을 공유하기 때문에 동시에 활성화된다. 이와 유사하게, 셀 어레이들(MA2 및 MA3)은, 이들이 워드 라인들(WL1)을 공유하기 때문에 동시에 활성화된다. 그러나, 셀 어레이들(MA2 및 MA3)은 비트 라인들(BL1)을 공유하므로, 하부 셀 어레이들(MAO, MA1)과 상부 셀 어레이들(MA2, MA3)이 동시에 활성화되지 않는다. 비트 라인 선택 회로(201, 202)는 비트 라인 디코더들/멀티플렉서들(BL-DEC/MUX)을 포함한다.

워드 라인들(WL0 및 WL1)은, 각각, 경계(B1)를 따라 배치되어 있는 수직 배선들(103 및 104)을 통해, 제3 경계(B1) 쪽으로 인출되어, 판독/기입 회로(200)의 경계(B1)를 따라 배치되어 있는 워드 라인 선택 회로(208)에 접속된다. 워드 라인 선택 회로(208)는 워드 라인 디코더들/멀티플렉서들(WL-DEC/MUX)을 가진다.

판독/기입 회로(200)의 중앙부는 글로벌 버스 영역(207)으로 동작하는데, 여기에는 I/O 데이터 라인들 및 기입 펄스 신호 라인들이 이 영역을 가로질러 워드 라인들의 방향을 따라 배치되어 있다. 이러한 글로벌 버스 영역(207)과 비트 라인 선택 회로들(201 및 202) 사이에는, 각각, 감지 증폭기 어레이들(203 및 204)이 배치되어 있다. 글로벌 버스 영역(207)에 형성된 신호 라인들은 감지 증폭기 어레이들(203 및 204)에 의해 공유된다. 감지 증폭기 어레이들(203 및 204)의 감지 증폭기들은, 각각, 로컬 버스 영역들(205 및 206)에 배치되어 있는 신호 라인들을 통해 비트 라인 선택 회로들(201 및 202)에 접속된다. 따라서, 비트 라인 선택 회로(201)에 의해 비트 라인들(BLO 또는 BL2)로부터 선택된 일부 비트 라인들이 감지 증폭기 어레이(203)에 접속된다. 마찬가지로, 비트 라인 선택 회로(202)에 의해 비트 라인들(BL1)로부터 선택된 일부 비트 라인들이 감지 증폭기 어레이(204)에 접속된다.

전역적 버스 영역(207)에 배치되어 있는 I/O 데이터 라인들 및 기입 펄스 신호 라인들은 셀 레이아웃 영역(210)의 제4 경계(B2) 쪽으로 인출된다. 이 경계(B2)를 따라, 선택된 셀들에 기입 펄스들을 인가하기 위한 기입 회로(209)가 배치되어 있다. 기입 회로(209)는, 후술되는 바와 같이, 실리콘 기판(10)상에 형성된 트랜지스터 회로(209a) 및 셀 어레이 형성과 동일한 단계들을 사용해 기판 상부에 형성된 다이오드 회로(209b)를 포함한다.

도 6을 참조하여 상술된 바와 같이, 셀 어레이의 비트 라인들 및 워드 라인은, 수직의 상호 접속 라인들(101 내지 104)을 통해, 기판(10)상에 형성된 판독/기입 회로(200)에 접속된다. 실제로, 이러한 상호 접속 라인들(101 내지 104)은 셀 어레이 주위에 형성되어 있는 층간 절연막에 매입되어 있는 접촉 플러그들(contact plugs)이다. 상호 접속 라인들의 구조적 예들이 도 7 및 도 8에 도시되어 있다. 도 7은 셀 어레이의 비트 라인들에 따른 단면을 통해 비트 라인들과 판독/기입 회로(200) 사이의 접속 상태를 나타낸다. 도 8은 셀 어레이의 워드 라인들에 따른 단면을 통해 워드 라인들과 판독/기입 회로(200) 사이의 접속 상태를 나타낸다.

도 7 및 도 8에 나타낸 바와 같이, 판독/기입 회로(200)는 필요한 트랜지스터들 및 트랜지스터들을 덮는 층간 절연막(11a)상에 형성된 금속의 상호 접속 라인들을 가진다. 판독/기입 회로(200)는 층간 절연막(11b)으로 덮이고, 그 위에 4-레이어 셀 어레이들이 형성된다. 따라서, 층간 절연막들(11a 및 11b)은 도 3 및 도 4에 나타낸 절연막(11)을 구성한다.

도 7에 나타낸 바와 같이, 셀 레이아웃 영역(210)의 경계(A1)를 향해 인출된 비트 라인들(BLO, BL2)을 비트 라인 선택 회로(201)에 접속시키는데 사용되는 수직 배선들(101)은 층간 절연막들(17,19, 20 및 21)에 매입되어 있는 접촉 플러그들(101a 내지 101e)로 이루어진다. 마찬가지로, 셀 레이아웃 영역의 경계(A2)를 향해 인출된 비트 라인들(BL1)을 비트 라인 선택 회로(202)에 접속시키는데 사용되는 수직 배선들(102)은 층간 절연막들(11,17 및 19)에 매입되어 있는 접촉 플러그들(102a 내지 102c)로 이루어진다. 도 8에 나타낸 바와 같이, 셀 레이아웃 영역의 경계(B1)를 향해 인출된 워드 라인들(WL0)을 워드 라인 선택 회로(208)에 접속시키는데 사용되는 수직 배선들(103)은 층간 절연막들(11 및 17)에 매입되어 있는 접촉 플러그들(103a 및 103b)로 이루어진다. 워드 라인들(WL0)과 동일한 쪽으로 인출된 워드 라인들(WL1)을 워드 라인 선택 회로(208)에 접속시키는데 사용되는 수직 배선들(104)은 층간 절연막들(11, 17 및 20)에 매입되어 있는 접촉 플러들(104a 내지 104d)로 이루어진다.

도 7 및 도 8에서는 적층 셀 어레이들의 최하부 접촉 플러그들(101a, 102a, 103a 및 104a)이 판독/기입 회로(200)의 금속 배선들에 접속되어 있지만, 이들을 직접적으로 트랜지스터들의 소스/드레인 확산층들에 접속시킬 수도 있다. 도 7 및 도 8은, 접촉 플러그들이 비트 라인들 및 워드 라인들에 사용되는 금속막으로 형성된 일례를 나타낸다. 다음에서는, 조립 단계들을 설명할 것이다. 부가적으로, 접촉 플러그들이 비트 라인들 및 워드 라인들 또는 다결정 실리콘 막들과는 상이한 다른 금속막들로부터 형성될 수도 있다는 것을 알 수 있을 것이다.

도 6의 1개 셀 블록은, 예를 들어, 1개 셀 어레이를 위한 512개 비트 라인들(BL) 및 128개 워드 라인들(WL)을 포함한다. 상술된 바와 같이, 이 실시예에서는, 2개의 메모리 셀들이 1 비트 데이터를 저장한다. 이 경우, 1개 셀 블록은 256 컬럼들(Col)×128 로우들(Row)의 메모리 공간을 가진다. 메모리 용량은 배열될 셀 블록들의 수를 증가시키는 것에 의해 증가될 수 있다. 이와 같은 대용량 메모리에서 고속 액세스를 실현하기 위해서는, 다수-비트 데이터에 대해 병렬 액세스를 수행할 필요가 있다. 예를 들어, 32-비트 병렬 액세스를 수행하기 위해서는, 1개 셀 블록이, 도 9에 나타낸 바와 같이, 워드 라인 방향의 2개 부분들로 그리고 비트 라인 방향의 32개 부분들로 분리됨으로써, 64개의 셀 유닛 UC(UCO 내지 UC63) 블록들이 획득된다. 그 결과, 각각의 셀 유닛(UC)은 32IO×4Col×4Row×4의 용량을 갖게 된다. 글로벌 버스 영역(207)에는, 6410 데이터 입/출력을 위한 데이터 라인들 및 기입 펄스 신호 라인들이 배치된다.

도 10은 도 6의 1개 셀 블록(100)과 관련하여 상술된 셀 블록 구성이 사용될 경우의 판독/기입 회로(200)에 대한 개략적인 레이아웃을 나타낸다. 도 10의 오른쪽에 배치되어 있는 워드 라인 선택 회로(WL-DEC/MUX;208)상에는, 셀 블록(100)의 128×2 워드 라인들(301)로부터 각각 하나씩(즉, 상부의 하나와 하부의 하나)을 선택하기 위해 수직으로 진행하는 로우 어드레스(RA) 신호 라인들(301)이 배치되어 있다. 도 10의 왼쪽에 배치되어 있는 기입 회로(209)는, 기입 모드에서 선택된 비트 라인들로 공급되는 기입 펄스들을 출력한다. 기입 펄스들을 전달하는 기입 펄스 신호 라인들(WP;305)은 글로벌 버스 영역(207)상에 측면으로 진행하도록 배치된다. 글로벌 버스 영역(207)상의 기입 펄스 신호 라인들(305)과 평행하게, 판독 데이터가 전달되는 메인 데이터 라인들(304)이 배치되어 있다. 1개 셀 블록에서 1개 셀 유닛이 선택되고, 각 셀 유닛의 인접한 2개 계층들의 셀 데이터가 동시에 활성화된다. 따라서, 32IO×2=64IO를 위한 데이터 라인들(304)이 준비된다.

판독/기입 회로(200)의 하부 및 상단들에는, 각각, 비트 라인 선택 회로들(201 및 202)이 배치되고, 컬럼 어드레스(CA) 신호 라인들(302 및 303)은 개개 영역들상에 측면으로 진행하도록 배치된다. 비트 라인 선택 회로들 중 하나, 즉, 회로(201)는 위쪽의 2개 셀 어레이들에서의 512개 비트 라인 쌍들(=64IO×4)로부터 32개 비트 라인 쌍들을 선택하고, 다른 하나는 아래쪽의 2개 셀 어레이들에서의 512개 비트 라인 쌍들로부터 32개 비트 라인 쌍들을 선택한다. 따라서, 개개의 로컬 버스 영역들(205 및 206)에는, 개개의 비트 라인 선택 회로들(201 및 202)에 의해 선택되는 비트 라인들에 기입 펄스 신호 라인들(305)의 기입 펄스들을 인가하기 위해 감지 증폭기 어레이들(203 및 204)의 영역들을 통과하는 공통적인 4-컬럼(=8 비트 라인들) 데이터를 위한 전류 통과 라인들(BP, /BP)의 4개 쌍들이 배치되어 있다. 또한, 4 컬럼 데이터를 위한 로컬 데이터 라인들(DL, /DL)의 64개 쌍들이 개개의 로컬 버스 영역들(205 및 206)상에 배치되어 있고, 이들은 감지 증폭기 어레이들(203 및 204)의 개개 감지 증폭기들에 접속되어 있다.

각각 도 10에서 점선으로 둘러싸여 있는, 4Row×2(=8 워드 라인들)에 접속될 일 회로부(310) 및 4 Col(=8 비트 라인들)에 접속될 또 하나의 회로부(312)가 도 11 및 도 12에, 각각, 상세하게 도시되어 있다.

2개의 멀티플렉서들(MUXO 및 MUX1)은, 각각, 셀 어레이들(MAO 및 MA1)에 의해 공유되는 하부 워드 라인들(WLO) 및 셀 어레이들(MA2 및 MA3)에 의해 공유되는 상부 워드 라인들(WL1)을 선택하기 위한 게이트 회로들을 선택한다. 멀티플렉서(MUXO)로 입력되는 8개 워드 라인들은 도 9의 2개 셀 유닛들에 대한 하부 워드 라인들에 대응된다. 디코더(DEC)는 32개 셀 유닛들 중 하나를 선택하기 위한 디코드 게이트들(G;Gl, G2,...)로 이루어져 있다. 멀티플렉서(MUXO)는, 선택 신호들(S10 내지 S13)에 의해 4개 워드 라인들로부터 하나를 선택하도록 구동되는 PMOS 트랜지스터들(QP;QP11 내지 QP14, QP15 내지 QP18, ...)로 이루어진 선택 게이트 회로(401)를 가진다. 선택된 비트 라인들과 함께 셀 다이오드를 순-바이어싱하기 하기 위해, 선택된 워드 라인에는 고레벨 전압(정논리 펄스)가 인가된다. 멀티플렉서(MUX0)는, 비-선택 워드 라인들을 저레벨(Vss)로 유지하기 위한, NMOS 트랜지스터들(QN;QN11 내지 QN14, QN15 내지 QN18, ...)로 이루어진 리셋 회로(402)를 가진다. 멀티플렉서(MUX1)는 멀티플렉서(MUX0)와 유사하게 구성된다.

도 12에 도시되어 있는 감지 증폭기(SA)는 도 10에 도시된 감지 증폭기 어레이(203)의 32개 감지 증폭기들 중 하나이다. 감지 증폭기(SA)에 접속되어 있는 8개 비트 라인들의 4개 쌍들(BL0, /BL0 내지 BL3, /BL3)은 도 6에 나타낸 비트 라인 그룹(BLO 또는 BL2)으로부터 선택된 것들이다. 상술된 바와 같이, 아래쪽의 2개 셀 어레이들(MAO 및 MA1) 및 위쪽의 2개 셀 어레이들(MA2 및 MA3)은 동시에 활성화되지 않으므로, 감지 증폭기(SA)는 아래쪽의 셀 어레이들(MAO, MA1) 및 위쪽의 셀 어레이들(MA2, MA3)을 위해 함께 사용된다.

감지 증폭기(SA)는, PMOS 트랜지스터(QP30)가 활성화되어 있는 CMOS 플립-플롭형 전류 감지 증폭기이다. 그것의 2개 노드들(N1 및 N2)은, 각각, 한 쌍의 글로벌 데이터 라인들(304;GBi, /GBi)에 직접적으로 접속되어 있다. 감지 NMOS 트랜지스터들(QN61 및 QN62)의 드레인들은, 각각, 판독 제어 신호(R)에 의해 판독 동작 동안 턴온되도록 제어되는 NMOS 트랜지스터들(QN31 및 QN32)을 통해 데이터 라인들(DL 및 /DL)에 선택적으로 접속된다. 데이터 감지 동작을 시작할 때, 노드들(N1 및 N2)은 트랜지스터(QN73)를 통해 서로 접속된다. 셀 전류들이 감지 트랜지스터들(QN61 및 QN62)로 전달된 후, 그것의 드레인들은, 클록(CLK)에 의해 턴온되도록 제어되는 NMOS 트랜지스터들(QN71 및 QN72)을 통해 Vss로 클램핑된다. 데이터 라인들(DL, /DL)은 비트 라인 디코더/멀티플렉서(BL-DEC/MUX)에 의해 선택된 한 쌍의 비트 라인들에 접속된다.

비트 라인 디코더/멀티플렉서(BL-DEC/MUX)는, 비트 라인들의 4개 쌍들로부터 데이터 라인들(DL 및 /DL)에, 각각, 접속시키기 위한 한 쌍을 선택하기 위해 디코딩된 신호들(S20 내지 S23)에 의해 제어되는 NMOS 트랜지스터들(QN51 내지 QN54, 및 Q55 내지 Q58)로 이루어진 선택 게이트(403)를 가진다. 또한, 비트 라인 디코더/멀티플렉서(BL-DEC/MUX)는 비-선택 비트 라인들을 Vdd의 고레벨로 유지하기 위해 PMOS 트랜지스터들(QP51 내지 QP54, 및 QP55 내지 QP58)로 이루어진 리셋 회로(404)를 가진다.

한 쌍의 데이터 라인들(DL, /DL)은 데이터 판독 동작 동안 기입 제어 신호(W)에 의해 턴온되도록 구동되는 NMOS 트랜지스터들(QN41, QN42)을 통해 그리고 데이터 신호 라인들(BP, /BP)을 통해, 기입 펄스 신호 라인들(305)의 한 쌍의 신호 라인들(WPi, /WPi)에 접속된다.

상술된 구성에서, 데이터 판독 동작이 수행될 경우, 선택 게이트 회로(401)에 의해 선택되는 워드 라인들은 "H"가 되고 선택 게이트 회로(403)에 의해 선택되는 비트 라인 쌍들은 "L"이 된다. 이때, 선택된 비트 라인 쌍의 선택된 상보적 셀들로부터의 셀 전류들은 데이터 라인들(DL, /DL)을 통해 그리고 NMOS 트랜지스터들(QN31, QN32)을 통해 감지 증폭기(SA)의 NMOS 트랜지스터들에 대한 드레인들로 전달된다. 이러한 동작 동안, NMOS 트랜지스터들(QN71, QN72)은 오프-상태로 유지된다. 그 후, 클록(CLK)은 "H"가 되어 NMOS 트랜지스터들(QN71, QN72)을 턴온시키고, 그에 의해, 감지 NMOS 트랜지스터들(QN61, QN62)의 드레인들은 Vss로 클램핑된다. 그 결과, 셀 전류들의 차이로 인해 노드들(N1 및 N2) 사이에서 발생되는 차동 전압(differential voltage)은 포지티브 피드백됨으로써, 하나의 노드는 Vdd로 또 하나의 노드는 Vss로 증폭시킨다. 증폭된 셀 데이터는 상술된 바와 같이 메인 데이터 라인들(GBi, /GBi)로 출력된다.

데이터 기입 모드에서는, Vdd 레벨의 정논리 기입 펄스가 선택된 워드 라인에 인가된다. 동시에, Vss 레벨 또는 승압된 레벨의 부논리 기입 펄스들이 기입 펄스 신호 라인들(WPi, /WPi)을 통해 선택된 비트 라인 쌍에 인가된다. 이러한 정논리 및 부논리 기입 펄스들은 그들 사이의 기입될 데이터에 대응되는 레벨들에서 소정의 중첩 상태를 갖도록 제어되고 선택된 상보적 셀들에 인가됨으로써, 기입 동작이 수행된다. 다음에서는, 기입 회로 및 그것의 동작들이 부연될 것이다.

하나의 워드 라인이 다수의 쌍 셀들에 공통적으로 접속되기 때문에, 워드 라인은 쌍 셀들에 다량의 전류를 공급할 것이 요구된다. 이러한 전류 값을 고려하여, 워드 라인 디코더의 구동성, 워드 라인의 자체 저항, 트랜지스터 사이즈 등을 설계해야 한다. 도 11에 나타낸 8개 워드 라인들을 위한 워드 라인 멀티플렉서(MUX0) 및 도 12에 나타낸 8개 비트 라인들을 위한 비트 라인 디코더/멀티플렉서(DEC/MUX)가 동일한 회로 구성을 가진다는 것을 알 수 있어야 한다. 따라서, 이들 회로 영역들은 도 13에 나타낸 바와 같은 동일한 레이아웃을 갖도록 실현될 수 있다. 도 13에는, 도 11의 회로에서의 트랜지스터들(QP11 내지 QP18, QN11 내지 QN18), 선택 신호들(S10 및 S13) 및 저레벨 전원(Vss)이 도시되어 있고, 이들에 대응하여, 도 12의 회로에서의 트랜지스터들(QN51 내지 QN58, QP51 내지 QP58), 선택 신호들(S20 내지 S23) 및 고레벨 전원(Vdd)은 괄호 안에 표시되어 있다. 서로에 대응되는 개개 트랜지스터들이 상이한 전도-유형들이기는 하지만, 이들 회로들을 위해 동일한 레이아웃을 사용할 수 있다.

도 13의 수직으로 진행하는 배선(410)은 선택 라인들 및 Vdd, Vss의 전원 라인들로서 기능하는 트랜지스터들의 게이트 라인들이다. 이들은, 폴리실리콘막을 패터닝하는 것에 의해 동시에 형성될 수 있다. 전원 라인들(Vss, Vdd)은 비-선택 비트 라인들 및 워드 라인들이 부유하지 않도록 고정하기 위한 필요에 따라 단순히 전위가 고정되기만 하면 되므로, 이들이 저저항일 필요는 없다. 따라서, 이들 라인들에는 게이트 전극들로서 사용된 것과 동일한 폴리실리콘막을 사용할 수 있다. 측면으로 진행하는 배선들(411)이 간략한 직선들로 표시되어 있기는 하지만, 이들은, 트랜지스터들의 소스들 및 드레인들에 접촉되는 금속 배선들이다. 도 6에 나타낸 수직의 상호 접속 라인들(즉, 접촉 플러그들;101 내지 104)이 접속되는 접촉부들(412)은 금속 배선들(411)을 비트 라인들 및 워드 라인들에 접속시키는 기능을 한다.

상술된 셀 어레이의 비트 라인들 및 워드 라인들은 1F/lF(F: 최소 장치-사양 사이즈)의 라인/공간을 갖도록 형성되는 것이 바람직하다. 이러한 비트 라인들 및 워드 라인들은, 도 6에 나타낸 바와 같이. 라인 피치를 유지하면서 기판상의 판독/기입 회로(200)에 접속된다. 이 경우, 도 13에 나타낸 금속 배선들(411)은 1F/1F의 동일한 라인/공간을 갖도록 형성된다. 이에 비해, 금속 배선들(411)의 중간에 배치된 트랜지스터들은 필요한 전류를 공급하기 위해 넓은 면적을 가져야 한다. 이러한 관점을 고려하여, 도 13에서는, 각각의 트랜지스터가 금속 배선들(411)의 3개 피치들의 게이트 폭을 갖도록 형성되어 있다.

트랜지스터 사이즈 및 금속 배선 피치가 상술된 바와 같이 결정될 경우, 트랜지스터들을 효과적으로 배치하기 위해, 0, 1, 2 및 3의 어드레스 순서에 따라 접미사가 붙여진 선택 신호 라인들(S10(S20), Sll(S21), S12(S22) 및 S13(S23))은 S10(S20), S12(S22), S11(S21) 및 S13(S23)의 순서로 배열된다. 그 결과, 선택 신호 라인(S10(S20))에 의해 선택되는 트랜지스터 어레이(QP11(QN51), QP13(QN53))와 선택 신호 라인(S11(S21))에 의해 선택되는 트랜지스터 어레이(QP12(QN52), QP14(QN54)) 사이에 선택 신호(S12(S22))에 의해 선택되는 트랜지스터 어레이(QP15(QN55), QP17(QN57))가 배치된다. 이러한 트랜지스터 배열을 이용함으로써, 배선들이 유휴 공간들없이 작은 피치로 배열되어 있는 금속 배선 영역내에, 큰 사이즈의 트랜지스터들을 배치할 수 있다.

다음으로는, 도 14 내지 도 16을 참조하여, 비트 라인들, 워드 라인들 및 그들의 판독/기입 회로(200)로의 접촉부들이 듀얼 다마신 방법(dual damascene method)을 사용하는 것에 의해 동시에 형성된다는 것을 설명할 것이다. 도 14는, 그 위에 판독/기입 회로(200)가 형성되어 있으며 기판(10)을 덮는 층간 절연막(11)상에, 비트 라인들(BLO)이 형성되어 있는 상태를 나타낸다. 이러한 비트 라인들(BLO)의 형성과 동시에, 듀얼 다마신 공정에 의해 접촉 플러그들(103a, 104a)이 형성된다. 이들은 그 위에 적층될 워드 라인들(WLO, WL1)을 판독/기입 회로(200)에 접속시키는데 사용된다. 도 14에 나타내지는 않았지만, 비트 라인들(BLO)의 끝 부분들을 판독/기입 회로(200)에 접속시키기 위한 다른 접촉 플러그들도 접촉 플러그들(103a, 104a)과 동시에 형성된다.

다음으로는, 도 15에 나타낸 바와 같이, 각각이 서로 적층되어 있는 칼로겐화물 및 다이오드에 의해 구성되는 메모리 셀들이 비트 라인들(BLO)상에 소정 피치로 형성된다. 다음으로는, 도 16에 나타낸 바와 같이, 층간 절연막(17)이 메모리 셀들(MC)을 덮도록 증착된 다음, 듀얼 다마신 공정에 의해 절연막(17)상에 워드 라인들(WLO)이 형성된다. 이 공정에서, 접촉 플러그들(103a)에 접속될 접촉 플러그들(103b 및 104b) 및 다음으로 형성될 워드 라인들(WL1)이, 각각, 매입된다.

도 17A 내지 도 17C는 워드 라인(WL0) 방향에 따른 단면도에서 워드 라인들(WLO) 및 접촉 플러그들(103b, 104b)의 매입 공정을 상세하게 나타낸다. 도 17A는, 층간 절연막(17)이 메모리 셀들(MC)을 덮도록 증착된 다음 평탄화되는 상태를 나타낸다. 그 후에는, 도 17B에 나타낸 바와 같이, 메모리 셀들(MC)의 상단들이 노출되도록 워드 라인을 매입하기 위해, RIE (Reactive Ion Etching) 공정에 의해 층간 절연막(17)에 배선-매입 트렌치들(501)이 형성된다. 또한, 접촉 플러그들(103a, 104a)이 매입된 위치들에 트렌치들(501)보다 더 깊게 접촉 홀들이 형성된다. 그 다음, 배선 재료의 금속 레이어가 증착되어 CMP(Chemical Mechanical Polishing) 방법에 의해 처리된다. 그 결과, 도 17C에 나타낸 바와 같이, 워드 라인들(WLO) 및 접촉 플러그들(103b, 104b)이 동시에 매입되어 형성된다.

계속해서, 다마신 방법의 사용에 의한 메모리 셀 형성들, 층간 절연막 증착들, 배선 및 접촉 플러그 형성들이 주기적으로 수행된다. 이러한 공정들의 사용에 의해, 도 7 및 도 8에 나타낸 바와 같이, 각 레이어의 비트 라인들 및 워드 라인들이 기판상의 판독/기입 회로에 접속되는 방식으로 4-레이어 셀 어레이들이 적층될 수 있다.

도 18은 셀 어레이들과 동시에 형성된, 판독/기입 회로(200)의 회로부(209b) 구조를 나타낸다. 후술되는 바와 같이, 기입 회로(209)는 펄스-승압을 위한 커패시터들 및 다이오드들을 포함해야 한다. 이러한 다이오드들을 셀 어레이들에서의 다이오드 형성 공정 처리시에 동시에 형성하면, 도 18의 구조가 획득될 수 있다. 공정은 부연될 것이다. 상술된 바와 같이, 셀 어레이 형성 공정 이전에 트랜지스터 회로가 기판(10)상에 형성된다. 도 18에 나타낸 MOS 커패시터들(510)은 트랜지스터 회로 형성 공정에서 형성된다. 다이오드(511)는 제1 셀 어레이(MA0)에서의 다이오드들(SD) 형성 공정을 사용해 MOS 커패시터들(510)을 오버레이하는 것으로서 형성된다. 마찬가지로, 다이오드(512)는 제2 셀 어레이(MA1)에서의 다이오드들(SD) 형성 공정을 사용하는 것에 의해 형성된다.

도 18의 예에서, 하나의 다이오드(511)는, 양극이 다이오드(511) 아래의 MOS 커패시터(510)에 접속되도록 형성되고, 또 하나의 다이오드(512)는, 음극이 다이오드(512) 아래의 MOS 커패시터(510)에 접속되도록 형성된다. 상술된 바와 같이, 선택적 극성을 가진 다이오드들을 MOS 커패시터들 상부에 존재하는 것으로 형성할 수도 있다. 다이오드들(511, 512)과 MOS 커패시터들(510) 사이에는, 층간 절연막들(513, 514)이 매입된다. 셀 어레이 형성 공정에 사용된 금속막들이, 필요하다면, 층간 절연막들(513, 514)에 남을 수도 있다는 것에 주의한다.

도 18에 나타낸 이런 구조를 사용하는 것에 의해, MOS 커패시터들을 위해 넓은 면적이 필요한 경우라고 하더라도, 다이오드들이 MOS 커패시터 영역들 상부에 적층됨으로써, 기입 회로(209)의 칩 점유 면적을 감소시킬 수 있다.

도 19는 상술된 기입 회로(209)에서 펄스 신호 라인(WPi)을 통해 선택된 비트 라인에 부논리 기입 펄스를 공급하는데 사용되는 기입 펄스 발생 회로(600)를 나타낸다. 도 19에서, H 및 /L은, 각각, 선택된 워드 라인 및 선택된 비트 라인에 공급될 정논리 펄스 및 부논리 펄스이다. 이러한 정논리 펄스(H) 및 부논리 펄스(/L)는 기입될 데이터에 따라 그들 사이의 중첩 상태를 제어하고, 부논리 펄스는 중첩 상태에 따라 음의 방향으로 승압됨으로써, 기입 펄스가 획득된다. 정논리 펄스(H) 및 부논리 펄스(/L)의 중첩 상태는 NAND 게이트(G12)에 의해 검출된다. NAND 게이트(G12)의 출력은 지연 회로(605)를 통해 소정 지연 시간만큼 지연되어 OR 게이트(G11)의 일 입력으로 공급된다. 지연 회로(605)의 지연 시간(τ1)은 대략 T/2인데, 여기서, T는 정논리 펄스(H) 및 부논리 펄스(/L)의 펄스폭이다. 부논리 펄스(/L)는 다른 지연 회로(606)에 의해 소정 지연 시간(τ2)만큼 지연되어 OR 게이트(G11)의 다른 입력으로 공급된다. 지연 회로(606)의 지연 시간(τ2)은 지연 회로(605)의 지연 시간(τ1)에 비해 충분히 작다.

커패시터(601)는, 일 노드(Nb)가 OR 게이트(G11)의 출력에 접속되고 다른 노드(Na)가 펄스 신호 배선(WPi)에 접속되는 방식으로 배치된다. 다이오드(602)는, 커패시터(601)를 부논리 펄스(/L)에 의해 구동되는 부논리 펄스(/L)의 레벨(예를 들어, Vss)로 충전하기 위해 노드(Na)에 접속된다. 또한, 비-선택 상태에서 신호 라인(WPi)을 고레벨로 유지하기 위해 PMOS 트랜지스터(603)도 노드(Na)에 접속된다. 즉, 트랜지스터(603)는, 부논리 펄스(/L)가 입력되는 인버터(604)에 의해 구동되어 비-선택 상태시에 온-상태를 유지함으로써, 펄스 신호 라인(WPi)을 Vdd로 유지한다. 부논리 펄스가 발생될 때, 트랜지스터(603)는 턴오프된다.

도 20을 참조하여, 기입 펄스 발생 회로(600)의 동작들이 후술될 것이다. 비-선택 상태에서, 노드(Nb)는 OR 게이트(G11)에 의해 "H"(=Vdd)로 유지되고, 노드(Na)는 트랜지스터(603)에 의해 "H"(=Vdd)로 유지된다. 따라서, 이 상태에서, 기입 펄스 신호 라인(WPi)은 "H"로 유지된다. "1" 기입이 수행될 경우, 정논리 및 부논리 펄스들(H 및 /L)이 동시에 발생된다. 이때, NAND 게이트(G12)는 "H" 레벨을 출력하도록 유지됨으로써, 노드(Nb)는 "H"로 유지된다. 동시에, 트랜지스터(603)는 오프가 되므로, 노드(Na)는, 부논리 펄스(/L)가 공급되는 다이오드(602)를 통해 방전되어 "L"(=Vss)이 된다.

이와 대조적으로, "0" 기입이 수행될 경우에는, 부논리 펄스(/L)가 정논리 펄스(H)와 관련하여 지연 시간(τ1;대략 T/2)을 갖도록 발생된다. 이때, 노드(Nb)는 "H"로 유지되는 한편, 노드(Na)는 다이오드(602)에 의해 방전되어 "L"이 된다. 그 후, 부논리 펄스(/L)가 지연 회로(606)를 통해 τ2만큼 지연되는 결과를 받아 노드(Nb)가 "L"이 될 때, 노드(Na)에서는 약 T/2의 주기내에서 음의 방향으로 승압된 부논리 기입 펄스가 획득될 수 있다.

이러한 펄스 제어를 사용하는 것에 의한 데이터 기입 원리는 다음과 같다. "1" 기입시에, 기입 전류는, 정논리 펄스(H)와 부논리 펄스(/L)가 서로 중첩되는 중첩 시간(T) 동안 선택된 셀을 통과한다. 그 결과, 선택 셀의 칼코겐화물은 자체-유도된 열에 의해 어닐링되어 풍부한 결정의 낮은 저항 상태가 된다. "0" 기입시에는, "1" 기입시에 비해 더 많은 양의 기입 전류가 더 짧은 주기내에 선택된 셀을 통과한다. 그 결과, 선택 셀의 칼코겐화물은 용융 상태가 된 다음 빠르게 냉각되어 비결정이 풍부한 높은 저항 상태가 된다.

하나의 기입 펄스 신호 라인(WPi)에 주의를 기울이는 것에 의해 도 19의 기입 펄스 발생 회로(600)를 나타낸다. 실제로, 이 실시예에서는, 상술된 바와 같이, 4개 셀 어레이들(MAO 내지 MA3) 중 아래쪽의 2개 셀 어레이들(MAO 및 MA1)이 동시에 활성화되고 셀 어레이들(MAO, MA1)의 주기와는 상이한 주기에서 위쪽의 2개 셀 어레이들(MA2 및 MA3)이 동시에 활성화된다. 또한, 셀 어레이의 상이한 비트 라인들에 접속되어 있는 2개 셀들은 상보적 데이터를 저장하기 위한 쌍 셀을 구성한다.

도 21은 동시에 활성화된 2개 셀 어레이들에서의 2쌍의 비트 라인들에 기입 펄스들을 공급하는 기입 펄스 발생 회로들(600a 내지 600d) 및 그것의 입/출력 관계들을 나타낸다. 기입 펄스 발생 회로들(600a 내지 600d)의 출력들은 도 11에 나타낸 멀티플렉서들(MUXO, MUX1)에 의해 선택되어 위쪽의 2개 셀 어레이들 또는 아래쪽의 2개 셀 어레이들에 공급된다. 도 21에서, WPi@lst 및 WPi@2nd는, 각각, 동시에 활성화된 2개 셀 어레이들의 제1 및 제2 레이어들의 비트 라인들(예를 들어, 도 5의 BL00 및 BL10)에 접속될 기입 펄스 신호 라인들이다. /WPi@lst 및 /WPi@2nd는, 각각, 상술된 비트 라인들과 쌍들을 구성하는 나머지 비트 라인들(예를 들어, /BL00 및 /BL10)에 접속될 기입 펄스 신호 라인들이다. H는 2개 셀 어레이들의 공유 워드 라인에 공급될 정논리 펄스이고, /LOn,/L1n, /L0n', 및 /L1n'은 비트 라인들에 공급될 부논리 펄스들이다. 세부적으로, /LOn 및 /LOn'은 2개 셀 어레이들 중 아래쪽 셀 어레이의 비트 라인 쌍(예를 들어, BLOO 및 /BLOO)으로 공급되고, /L1n 및 /L1n'은 2개 셀 어레이들 중 위쪽 셀 어레이의 비트 라인 쌍(예를 들어, BL10 및 /BL10)에 공급된다. 도 19를 사용해 설명한 바와 같이, 정 및 부논리 펄스들간의 중첩 상태들은 기입될 데이터에 기초해 판정되고, 이에 응답하여, 부논리 기입 펄스는 선택적으로 승압되어 기입 펄스 신호 라인(WPi)으로 공급된다.

도 22는 도 21에 나타낸 정 및 부논리 펄스들을 발생시키기 위한 논리 펄스 발생 회로(700)를 나타낸다. 논리 펄스 발생 회로(700)는, 서로 동일한 펄스폭을 가지며 서로 펄스-시프트되어 있는 2개 펄스들(PO 및 P1)을 발생시키기 위한 펄스 발생기(710) 및 2개 펄스들을 조합하는 것에 의해 필요한 기입 펄스들을 발생시키기 위한 논리 게이트 회로(720)를 갖도록 구성된다.

원래 펄스 발생 회로(711)는 T의 펄스폭을 가진 펄스(PO)를 발생시키고, 지연 회로(712)는 펄스(P0)를 지연시켜, 약 T/2만큼 지연된 펄스(P1)를 발생시킨다. 원래 펄스 발생 회로(711)로부터 발생된 출력 펄스(PO)는, 드라이버를 통해 워드 라인들에 공급될 정논리 펄스(H)가 된다.

논리 게이트 회로(720)로 입력되는 비트 데이터(BO 및 B1)는, 각각, 2개 셀 어레이들 중 아래쪽 셀 어레이 및 위쪽 셀 어레이의 쌍 셀들에 기입될 기입 데이터 비트들이다. 도 5의 2개 셀 어레이들(MAO 및 MA1)의 쌍 셀들에 관심을 기울이면, 다음과 같이, 세부적인 일례를 설명할 수 있는데, BO는 셀 어레이(MA0)의 T- cellO 및 C-cellO에 의해 구성되는 쌍 셀에 기입될 기입 데이터이고; B1은 셀 어레이(MA1)의 T-cell1 및 C-cell1에 의해 구성되는 쌍 셀에 기입될 기입 데이터이다.

AND 게이트들(G21, G22)의 세트 및 AND 게이트들(G31, G32)의 세트는, 비트 데이터(B0)가 "0" 또는 "1"인지에 응답하여, 원래 펄스 발생 회로(711)의 펄스(PO) 출력 또는 지연 회로(712)의 펄스(P1) 출력을 선택하도록 준비된다. 이러한 선택의 수신시에, NAND 게이트들(G23 및 G33)의 출력들(/LOn 및 /LOn') 중 하나는, 그것의 위상이 정논리 펄스(H)와 동일한, "1" 기입을 위한 부논리 기입 펄스가 되고, 다른 하나는, 그것의 위상이 정논리 펄스(H)와 관련하여 지연되어 있는, "0" 기입을 위한 또 하나의 부논리 기입 펄스가 된다. 다시 말해, 출력들(/LOn 및 /LOn')은, 비트 데이터(B0)에 따라, 각각, 하나의 T-cellO 및 C-cellO를 하나는 "0"으로 그리고 다른 하나는 "1"로 기입하기 위한 부논리 기입 펄스들이 된다.

마찬가지로, AND 게이트들(G41, G42)의 세트 및 AND 게이트들(G51, G52)의 세트는 펄스(PO 또는 P1)를 선택하도록 준비된다. 따라서, NAND 게이트들(G43 및 G53)의 출력들(/L1n 및 /L1n')은, 비트 데이터(B1)에 따라, 각각, T-cell1 및 C-cell1 중 하나를 "O"으로 그리고 다른 하나를 "1"로 기입하기 위한 부논리 기입 펄스들이 된다.

도 23은, 개개의 기입 데이터를 위해, 2쌍의 셀들(T-cellO, C-cellO 및 T-cell1, C-cell1)이, 도 5에 나타낸 바와 같이 접속되어 있는 비트 라인들(BLOO, /BlOO, BL10 및 /BL10)에 공급되는, 도 22에 나타낸 정 및 부논리 펄스들에 의해 획득되는 부논리 기입 펄스 파형들을 나타낸다. 신호 파형 그룹의 첫머리에서 설명되는 데이터의 4개 비트들은, T-cell1에 대응되는 제1 비트, C-cell1에 대응되는 제2 비트, T-cellO에 대응되는 제3 비트 및 C-cellO에 대응되는 제4 비트이다. 도 21 및 도 22에 나타낸 정논리 펄스(H)는, 워드 라인(WL0)에 대한 경우처럼, 정논리 기입 펄스로서 공급된다. 이러한 정논리 기입 펄스는 기준 펄스가 되고, 개개 비트 라인들에 제공되는 부논리 기입 펄스들은 데이터("0", "1")에 따라 펄스-폭 제어되고 승압된다. 그 결과, 상술된 바와 같이, "0" 기입 셀의 칼코겐화물은 용융된 다음 빠르게 냉각되어 높은 저항 상태가 되고, "1" 기입 셀의 칼코겐화물은 결정화되어 낮은 저항 상태가 된다. 따라서, 2개 셀 어레이들의 동시에 활성화된 쌍 셀들에 동시 기입을 수행하는 것이 가능하다.

본 발명에 따르면, 3차원 셀 어레이 및 기입/판독 회로가 작은 칩 면적에 통합적으로 형성되어 있는 그리고 고속의 판독/기입 동작이 수행될 수 있는 상 변화 메모리를 제공할 수 있다.

Claims

반도체 기판;

상기 반도체 기판 상부에 적층되어 있는 복수개 셀 어레이들로서, 각각의 셀 어레이는 메모리 셀들의 상 변화에 의해 판정되는 저항 값들을 데이터로서 저장하기 위해 행렬 방식으로 정렬되어 있는 메모리 셀들, 상기 행렬의 제1 방향으로 정렬되어 있는 복수개 메모리 셀들의 일단들을 각각 공통적으로 접속시키는 비트 라인들 및 상기 행렬의 제2 방향으로 정렬되어 있는 복수개 메모리 셀들의 타단들을 각각 공통적으로 접속시키는 워드 라인들을 갖는, 복수개 셀 어레이들;

상기 셀 어레이들의 데이터를 판독하고 기입하기 위해 상기 셀 어레이들 하부의 상기 반도체 기판상에 형성되어 있는 판독/기입 회로;

개개 셀 어레이들의 상기 비트 라인들을 상기 판독/기입 회로에 접속시키기 위해, 상기 제1 방향으로 상기 셀 어레이들의 셀 레이아웃 영역을 정의하는 제1 및 제2 경계들 바깥에 배치되어 있는 제1 및 제2 수직 배선들; 및

개개 셀 어레이들의 상기 워드 라인들을 상기 판독/기입 회로에 접속시키기 위해, 상기 제2 방향으로 상기 셀 레이아웃 영역을 정의하는 제3 및 제4 경계들 중 하나의 바깥에 배치되어 있는 제3 수직 배선들을 구비하는 상 변화 메모리 장치.
제1항에 있어서,

상기 메모리 셀 각각은, 개개 셀 어레이들의 상기 비트 라인들과 워드 라인들의 각 교차부에 배치되어 있는, 칼코겐화물과 다이오드의 적층 구조를 갖는 상 변화 메모리 장치.
제2항에 있어서,

상기 메모리 셀의 상기 다이오드는 상기 비트 라인 쪽이 음극이고 상기 워드 라인 쪽이 양극인 극성을 가진 상태로 상기 칼코겐화물에 직렬 접속되고,

상기 비트 라인들 및 워드 라인들은,

데이터 판독 및 기입 모드들에서는, 선택된 비트 라인 및 선택된 워드 라인이, 각각, 음의 방향 및 양의 방향으로 펄스 구동되는 한편, 비-선택 모드에서는, 상기 다이오드를 역-바이어스하도록 전위 고정되는 상 변화 메모리 장치.
제1항에 있어서,

상기 셀 어레이들은, 인접한 2개 셀 어레이들과 비트 라인들 및 워드 라인들을 공유하도록 적층되는 상 변화 메모리 장치.
제1항에 있어서,

상기 제1 내지 제3 수직 배선들은 상기 셀 어레이들을 둘러 싸고 있는 층간 절연막에 매입되어 있는 접촉 플러그들인 상 변화 메모리 장치.
제1항에 있어서,

상기 셀 어레이 각각의 인접한 2개 메모리 셀들은, 그 중 하나는 높은 저항 값 상태이고 다른 하나는 낮은 저항 값 상태인 상보적 데이터를 저장하기 위한 쌍 셀을 구성하고,

상기 쌍 셀의 상기 상보적 데이터는 1 비트의 데이터로서 비트 라인 쌍으로 판독되는 상 변화 메모리 장치.
제6항에 있어서,

상기 쌍 셀은, 상기 상보적 데이터가 판독되는 상기 비트 라인 쌍 사이에 다른 비트 라인이 배치되도록 선택되는 상 변화 메모리 장치.
제1항에 있어서,

상기 판독/기입 회로는,

판독 데이터가 전달되는 복수개 데이터 라인들 및 기입 펄스들을 상기 비트 라인들에 전달하기 위한 복수개 기입 펄스 신호 라인들을 가진 글로벌 버스 영역으로서, 상기 데이터 라인들 및 상기 기입 펄스 신호 라인들은 상기 셀 레이아웃 영역의 중심부를 상기 제2 방향으로 가로지르도록 배치되어 있는, 글로벌 버스 영역;

각각, 상기 셀 레이아웃 영역의 상기 제1 및 제2 경계들을 따라 배치되어 있으며, 인접한 2개 셀 어레이들의 개개 비트 라인들이 접속되어 있는 제1 및 제2 비트 라인 선택 회로들;

상기 제1 및 제2 비트 라인 선택 회로들과 상기 글로벌 버스 영역 사이에, 각각, 배치되어 있으며, 각각, 상기 제1 및 제2 비트 라인 선택 회로들에 의해 선택되는 비트 라인들의 데이터를 감지하기 위한 제1 및 제2 감지 증폭기 어레이들;

상기 셀 레이아웃 영역의 상기 제3 및 제4 경계들 중 하나를 따라 배치되어 있으며, 상기 인접한 2개 셀 어레이들의 공유 워드 라인들이 접속되어 있는 워드 라인 선택 회로; 및

상기 기입 펄스 신호 라인들에 공급되는 상기 기입 펄스들을 발생시키기 위해 상기 셀 레이아웃 영역의 상기 제3 및 제4 경계들 중 다른 하나를 따라 배치되어 있는 기입 회로를 구비하는 상 변화 메모리 장치.
제8항에 있어서,

상기 공유 워드 라인들은 상기 워드 라인 선택 회로에 의해 선택되는 소정 범위에 대해 동시에 활성화되고, 상기 인접한 2개 셀 어레이들의 개개 비트 라인들은, 각각, 상기 제1 및 제2 비트 라인 선택 회로들에 의해 선택되는 개개의 소정 범위들에 대해 동시에 선택됨으로써, 상기 인접한 2개 셀 어레이들의 복수개 메모리 셀들 각각에 동시에 액세스하는 상 변화 메모리 장치.
제9항에 있어서,

상기 제1 및 제2 감지 증폭기 어레이들은 상기 인접한 2개 셀 어레이들에서 동시에 선택되는 복수개 메모리 셀들 개개의 데이터를 동시에 감지하기 위한 감지 증폭기들을 갖고, 상기 감지 증폭기들에서 감지된 데이터는 상기 글로벌 버스 영역의 상기 데이터 라인들로 동시에 전달되는 상 변화 메모리 장치.
제9항에 있어서,

상기 기입 회로는 상기 인접한 2개 셀 어레이들에서 동시에 선택되는 복수개 비트 라인들 각각으로 전달될 기입 펄스들을 상기 글로벌 버스 영역의 상기 기입 펄스 신호 라인들로 동시에 출력하도록 구성되어 있는 상 변화 메모리 장치.
제8항에 있어서,

상기 셀 어레이 각각의 인접한 2개 메모리 셀들은, 그 중 하나는 높은 저항 값 상태이고 다른 하나는 낮은 저항 값 상태인 상보적 데이터를 저장하기 위한 쌍 셀을 구성하고,

상기 제1 및 제2 감지 증폭기 어레이들 각각은, 각각이 상기 상보적 데이터로 인한 전류 차이를 감지하기 위해 상기 쌍 셀이 접속되어 있는 비트 라인 쌍에 접속되도록 배열되어 있는, 차동형 전류 감지 증폭기들을 구비하는 상 변화 메모리 장치.
제8항에 있어서,

상기 기입 회로는,

각각, 상기 셀 어레이 각각의 선택된 워드 라인들 및 선택된 비트 라인들에 공급될 정논리(positive logic) 펄스들 및 부논리(negative logic) 펄스들로서, 기입 데이터에 따라, 그 사이에 중첩 폭들을 갖도록 제어되는 상기 정논리 펄스들 및 부논리 펄스들을 발생시키기 위한 논리 펄스 발생 회로; 및

상기 기입 펄스 신호 라인들로 출력하기 위해, 기입 데이터에 따라, 상기 논리 펄스 발생 회로로부터 출력되는 상기 부논리 펄스들을 선택적으로 승압하기 위한 기입 펄스 발생 회로를 구비하는 상 변화 메모리 장치.
제13항에 있어서,

상기 논리 펄스 발생 회로는,

동일한 펄스 폭을 가지며 서로 위상-시프트되어 있는 2개 펄스들을 발생시키기 위한 펄스 발생 회로; 및

기입 데이터에 따라 판정되는 조합 논리들에 의해 판정되는 중첩 시간을 가진 상기 부논리 펄스들 및 정논리 펄스들을 출력하기 위한 논리 게이트 회로를 구비하는 상 변화 메모리 장치.
제1항에 있어서,

상기 복수개 셀 어레이들은,

상기 판독/기입 회로를 덮는 층간 절연막상에 형성되어 있는 서로 평행한 복수개의 제1 비트 라인들, 제1 비트 라인 각각에 소정 피치로 레이아웃되어 있는 복수개 메모리 셀들, 및 상기 제1 비트 라인들을 가로지르는 방향으로 정렬되어 있는 복수개 메모리 셀들을 다같이 공통 접속시키는 방식으로 상기 메모리 셀들 상에 레이아웃되어 있는 복수개의 제1 워드 라인들을 가진 제1 셀 어레이;

상기 제1 메모리 셀 어레이와 동일한 레이아웃으로 어레이되어 있는 복수개 메모리 셀들 및 상기 제1 워드 라인들을 가로지르는 방향으로 정렬되어 있는 복수개 메모리 셀들을 다같이 공통 접속시키는 방식으로 상기 메모리 셀들 위에 배치된 복수개의 제2 비트 라인들을 가지며, 상기 제1 셀 어레이와 상기 제1 워드 라인들을 공유하면서 상기 제1 셀 어레이 상부에 형성되어 있는 제2 셀 어레이;

상기 제2 메모리 셀 어레이와 동일한 레이아웃으로 레이아웃되어 있는 복수개 메모리 셀들 및 상기 제2 비트 라인들을 가로지르는 방향으로 정렬되어 있는 복수개 메모리 셀들을 다같이 공통 접속시키는 방식으로 상기 메모리 셀들 위에 배치된 복수개의 제2 워드 라인들을 가지며, 상기 제2 셀 어레이와 상기 제2 비트 라인들을 공유하면서 상기 제2 셀 어레이 상부에 형성되어 있는 제3 셀 어레이; 및

상기 제3 메모리 셀 어레이의 메모리 셀들과 동일한 레이아웃으로 배치되어 있는 복수개 메모리 셀들 및 상기 제2 워드 라인들을 가로지르는 방향으로 정렬되어 있는 복수개 메모리 셀들을 다같이 공통 접속시키는 방식으로 상기 메모리 셀들 위에 배치된 복수개의 제3 비트 라인들을 가지며, 상기 제3 셀 어레이와 상기 제2 워드 라인들을 공유하면서 상기 제3 셀 어레이 상부에 형성되어 있는 제4 셀 어레이를 구비하는 상 변화 메모리 장치.
제15항에 있어서,

상기 셀 어레이 각각의 상기 메모리 셀은 상기 제1 내지 제3 비트 라인들과 상기 제1 및 제2 워드 라인들의 대응되는 각각의 교차부에 적층되어 있는 칼로겐화물 및 다이오드를 갖는 상 변화 메모리 장치.
제16항에 있어서,

상기 칼로겐화물 및 다이오드의 적층 순서는 위쪽과 아래쪽의 인접한 셀 어레이들 사이에서 반전되고,

상기 다이오드는 상기 제1 내지 제3 비트 라인들 쪽이 음극인 극성을 갖도록 형성되어 있는 상 변화 메모리 장치.
제15항에 있어서,

상기 판독/기입 회로는,

판독 데이터가 전달되는 복수개 데이터 라인들 및 기입 펄스들을 상기 비트 라인들에 전달하기 위한 복수개 기입 펄스 신호 라인들을 가진 글로벌 버스 영역으로서, 상기 데이터 라인들 및 상기 기입 펄스 신호 라인들은 상기 셀 레이아웃 영역의 중심부를 상기 제2 방향으로 가로지르도록 배치되어 있는, 글로벌 버스 영역;

상기 셀 레이아웃 영역의 상기 제1 경계를 따라 배치되어 있으며, 상기 제1 및 제3 비트 라인들이 공통 접속되어 있는 제1 비트 라인 선택 회로;

상기 셀 레이아웃 영역의 상기 제2 경계를 따라 배치되어 있으며, 상기 제2 비트 라인들이 접속되어 있는 제2 비트 라인 선택 회로;

상기 제1 및 제2 비트 라인 선택 회로들과 상기 글로벌 버스 영역 사이에, 각각, 배치되어 있으며, 각각, 상기 제1 및 제2 비트 라인 선택 회로들에 의해 선택되는 비트 라인들의 데이터를 감지하기 위한 제1 및 제2 감지 증폭기 어레이들;

상기 셀 레이아웃 영역의 상기 제3 및 제4 경계들 중 하나를 따라 배치되어 있으며, 상기 제1 및 제2 워드 라인들이 접속되어 있는 워드 라인 선택 회로; 및

상기 기입 펄스 신호 라인들에 공급되는 상기 기입 펄스들을 발생시키기 위해 상기 셀 레이아웃 영역의 상기 제3 및 제4 경계들 중 다른 하나를 따라 배치되어 있는 기입 회로를 구비하는 상 변화 메모리 장치.
제18항에 있어서,

상기 워드 라인 선택 회로는 상기 제1 및 제2 워드 라인들 중 하나의 소정 범위를 동시에 활성화시키도록 구성되어 있고,

상기 제1 및 제2 비트 라인 선택 회로는, 각각, 상기 제1 및 제3 비트 라인들 중 하나의 소정 범위를 동시에 선택하고, 상기 제2 비트 라인들의 소정 범위를 동시에 선택하도록 구성되어 있는 상 변화 메모리 장치.
제19항에 있어서,

상기 제1 및 제2 감지 증폭기 어레이들은 상기 제1 및 제2 셀 어레이들에서 또는 상기 제3 및 제4 셀 어레이들에서 동시에 선택되는 복수개 메모리 셀들 개개의 데이터를 동시에 감지하기 위한 감지 증폭기들을 갖고, 상기 감지 증폭기들에서 감지된 데이터는 상기 글로벌 버스 영역의 상기 데이터 라인들로 동시에 전달되는 상 변화 메모리 장치.
제19항에 있어서,

상기 기입 회로는 상기 제1 및 제2 셀 어레이들에서 또는 상기 제3 및 제4 셀 어레이들에서 동시에 선택된 복수개 비트 라인들 각각으로 전달될 기입 펄스들을 상기 글로벌 버스 영역의 상기 기입 펄스 라인들로 동시에 출력하도록 구성되어 있는 상 변화 메모리 장치.
제15항에 있어서,

상기 제1 내지 제4 셀 어레이들 각각의 상기 제1 또는 제2 워드 라인들을 공유하는 인접한 2개의 메모리 셀들은, 그 중 하나는 높은 저항 값 상태이고 다른 하나는 낮은 저항 값 상태인 상보적 데이터를 저장하기 위한 쌍 셀을 구성하고,

상기 쌍 셀의 상기 상보적 데이터는 1 비트의 데이터로서 비트 라인 쌍으로 판독되는 상 변화 메모리 장치.
제22항에 있어서,

상기 쌍 셀은, 상기 상보적 데이터가 판독되는 상기 비트 라인 쌍 사이에 다른 비트 라인이 배치되도록 선택되는 상 변화 메모리 장치