KR100868321B1 - 다중 비트 상변화 메모리 소자의 단위 셀 - Google Patents

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Abstract

본 발명은 하나의 단위 셀 내에서 상변화층이 모두 동일한 선폭을 가져도 각각의 상태를 독립적으로 제어할 수 있는 상변화 메모리 소자의 단위 셀 구조를 제공하기 위한 것으로, 이를 위해 본 발명은 상변화층과, 상기 상변화층과 동일 층 내에서 상기 상변화층과 평행하게 배치된 보조 저항층을 구비하는 상변화 메모리 소자의 단위 셀을 제공한다.
상변화 메모리 소자, 하부전극, 발열체, 상변화 물질, 보조 저항층, 병렬, 결정질상, 비정질상

Description

다중 비트 상변화 메모리 소자의 단위 셀{UNIT CELL FOR PHASE CHANGE RANDOM ACCESS MEMORY DEVICE WITH MULTIPLE BITS PER CELL}
도 1은 일반적인 상변화 메모리 소자의 단위 셀의 구조도.
도 2는 상변화 물질과, 상변화 물질과 특정한 비저항을 갖는 물질을 평행하게 병렬 구조로 형성한 층에서의 상변화시 단위 소자의 저항 변화를 나타내는 도면.
도 3은 본 발명의 실시예1에 따른 상변화 메모리 소자의 단위 셀의 구조도.
도 4는 본 발명의 실시예2에 따른 상변화 메모리 소자의 단위 셀의 구조도.
도 5는 본 발명의 실시예3에 따른 상변화 메모리 소자의 단위 셀의 구조도.
도 6은 본 발명의 실시예4에 따른 상변화 메모리 소자의 단위 셀의 구조도.
도 7은 본 발명의 실시예5에 따른 상변화 메모리 소자의 단위 셀의 구조도.
도 8은 본 발명의 실시예6에 따른 상변화 메모리 소자의 단위 셀의 구조도.
도 9는 본 발명의 실시예7에 따른 상변화 메모리 소자의 단위 셀의 구조도.
도 10은 본 발명의 실시예8에 따른 상변화 메모리 소자의 단위 셀의 구조도.
도 11은 본 발명의 실시예9에 따른 상변화 메모리 소자의 단위 셀의 구조도.
도 12는 본 발명의 실시예10에 따른 상변화 메모리 소자의 단위 셀의 구조 도.
도 13은 본 발명의 실시예11에 따른 상변화 메모리 소자의 단위 셀의 구조도.
도 14는 본 발명의 실시예12에 따른 상변화 메모리 소자의 단위 셀의 구조도.
도 15는 본 발명의 실시예13에 따른 상변화 메모리 소자의 단위 셀의 구조도.
도 16은 본 발명의 실시예14에 따른 상변화 메모리 소자의 단위 셀의 구조도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 하부전극
11, 15, 110, 113, 120, 123, 130, 133, 140, 143, 150, 155, 160, 165, 170, 175, 180, 185, 190, 198, 200, 208, 210, 218, 220, 228, 230, 241, 250, 264 : 접촉층
12, 14, 112, 122, 132, 142, 153, 151, 161, 163, 171, 173, 181, 183, 191, 193, 196, 201, 203, 206, 211, 213, 216, 221, 223, 226, 231, 233, 236, 239, 251, 253, 256, 259, 262 : 상변화층
13, 152, 162, 172, 181, 192, 195, 202, 205, 212, 215, 222, 225, 232, 235, 238, 252, 255, 258, 261 : 전도층
16, 156, 166, 176, 186, 199, 209, 219, 229, 242, 265 : 절연층
111, 121, 131, 141, 154, 164, 174, 184, 194, 197, 204, 207, 214, 217, 224, 227, 234, 237, 240, 254, 257, 260, 263 : 보조 저항층
본 발명은 반도체 기술에 관한 것으로, 특히 전기적 상변화 메모리(electric phase change random access memory) 소자, 더욱 상세하게는 다중 비트(multi-bit) 동작을 구현할 수 있는 상변화 메모리 소자의 단위 셀 구조에 관한 것이다.
상변화 메모리 소자는 상(phase)에 따라 전기 전도도가 크게 변하는 상변화 물질-칼코겐 화합물(chalcogenide)-의 성질을 이용한 메모리 소자로, 전원이 공급되지 않아도 전 상태(pre-status)의 데이터(data)를 가지는 비휘발성 특성을 갖는다. 이에 더하여, 상변화 메모리 소자는 디램(DRAM) 및 에스램(SRAM)과 같이 낮은 전원전압에서 동작하는 특성을 갖는다. 이러한 특성으로 인해 상변화 메모리 소자는 휴대용 통신기 및 휴대용 컴퓨터 등에 널리 사용될 수 있는 유력한 후보로 각광받고 있다.
상변화 메모리 소자는 상변화 물질의 결정질상(crystalline phase)과 비정질상(amorphous phase) 사이의 전기 저항의 차이를 신호로 이용하는 소자로서, 그 기본적인 원리는 미국특허 제3271591호(S.R. Ovshinsky 등에 의해 제안된 "Symmetrical current controlling device", 1966년 9월 6일자로 등록됨) 및 미국특허 제3530441호(S.R. Ovshinsky 등에 의한 제한된 "Method and apparatus for storing and retrieving information", 1970년 9월 22일자로 등록됨)에 개시된 원리를 따른다.
이러한 원리를 갖는 상변화 메모리 소자는 전기 신호를 제거한 후에도 프로그래밍된 정보(programmed data) 상태가 그대로 유지되는 특성을 갖기 때문에 비휘발성 메모리 소자로서 사용이 가능한 이점이 있다. 그리고, 기존의 일반적인 메모리 소자에서 하나의 단위 셀(unit cell)을 통해 '0' 또는 '1'의 이중 비트(bit)로만 프로그래밍이 가능했던 것과 다르게 상변화 메모리 소자에서는 이중 비트뿐만 아니라, 그 이상의 다중 비트로도 프로그래밍이 가능하다는 이점이 있어 그 효용성을 더욱 높이고 있다.
한편, 상변화 물질은 상변화 메모리 소자의 상이 결정질상인 경우에는 전기 전도도가 큰 반면, 상이 비정질상인 경우에는 전기 전도도가 낮다. 이러한 상의 상태는 상변화 물질의 온도변화에 따라 결정되는 바, 상변화를 일으키기 위해서는 온도변화를 위한 열이 필요하다. 이러한 열은 전기적 저항체에 전류를 흘려줌으로써 발생되는 줄 열(Joule heating)이다. 이처럼, 결정질상과 비정질상 사이의 상변화는 상변화층을 통해 흐르는 전기 전류(electrical current)에 의한 줄 열에 의해 이루어지며, 이에 따라, 상변화 메모리 소자에서는 상변화층의 상부와 하부 각각에 발열 특성과 전기 전도 특성을 동시에 갖는 발열층이 전극(electrode)으로 사용된다.
이러한 상변화 메모리 소자의 상변화 양상은 Y.N. Hwang 등이 2003년 IEDM03-893에 "Writing current reduction for high-density phase-change RAM"에서 제시한 바와 같이 상변화시 흐르는 전류밀도(electrical current density)에 큰 의존성을 갖는다. 즉, 문턱전류(threshold current), 문턱전압(threshold voltage), 되돌이 전류(reset current) 등과 같이 상변화 메모리 소자의 저전력화와 고직접화 등과 관련된 변수들은 상변화층과 하부전극 사이에 흐르는 전류밀도에 크게 의존한다. 같은 양의 전류가 상변화 물질로 흐를 경우, 접촉면적을 줄임으로써 더 큰 전류밀도를 갖게 할 수 있다.
일반적으로, 이중 비트(double bit) 상변화 메모리 소자의 쓰기(program)와 지우기(erase) 동작은 전류와 같은 전기적 자극에 의해 이루어진다. 쓰기와 지우기 동작시 필요한 전류의 크기는 상변화 물질과 접촉 물질(contact material) 사이의 접촉면적에 영향을 받는다. 접촉면적이 좁을수록 상변화 물질 영역 중 실제로 상변화에 참여하는 부피는 작아지기 때문에 상변화에 필요한 에너지 또한 작아지게 된다. 또한, 접촉면적이 작아지면 단위 셀의 크기가 작아지므로 메모리 소자의 집적도가 개선된다.
하지만, 상변화 물질과 접촉 물질 간의 접촉면적을 작게 만드는 것은 분명한 기술적 한계를 가지고 있다. 일반적으로 상변화 물질과 접촉 물질 간의 접촉면적은 이 분야에서 널리 사용되는 광학리소그래피(optical lithography)공정에 의해 결정되었다. 그 일례가 미국특허 제5166758호(S.R. Ovshinsky 등에 의해 제안된 "Electrically erasable phase change memory", 1992년 11월 24일자로 등록됨)에 제안되었다.
이와 같이, 상변화 메모리 소자의 제조공정시 광학리소그래피공정을 적용하는 경우 상변화 물질과 접촉 물질 간의 접촉면적의 크기는 전적으로 사용되는 빛의 파장에 의해 결정된다. 보편적으로, 광학리소그래피공정에 사용되는 KrF 광원의 경우 얻을 수 있는 최소 선폭은 90nm이고, ArF를 광원으로 사용하더라도 최소 선폭은 70nm에 불과하다. 따라서, 상변화 메모리 소자의 집적도를 향상시키기 위해서는 광학리소그래피공정에 의존하여 접촉면적을 작게 만드는 것 이외의 다른 방법이 필요하다.
이러한 기술적 한계에 기인한 집적도의 한계를 극복하기 위해서는 하나의 단위 셀만으로 다중 비트 동작이 가능한 상변화 메모리 소자의 구현이 필요하다. 이와 같이 다중 비트 동작이 가능한 상변화 메모리 소자의 일례가 도 1에 도시되었다.
도 1은 종래기술에 따른 다중 비트 동작이 가능한 상변화 메모리 소자의 구조를 도시한 단면도이다.
도 1을 참조하면, 종래기술에 따른 다중 비트 동작이 가능한 상변화 메모리 소자의 단위 셀은 상변화 물질로 이루어진 상변화층(12, 14)과, 전기적 발열체인 하부전극(10)과, 상변화층(12)과 하부전극(10) 사이에 TiN과 같은 접촉 물질로 형성된 접촉층(11)과, 상변화층(12, 14) 사이를 전기적으로 연결하기 위하여 전도성 물질로 이루어진 전도층(13)과, 상변화층(14)과 접속된 접촉층(15)으로 이루어진다.
이러한 구조를 갖는 단위 셀에서 다중 비트를 나타내는 각 상태의 전기저항은 다음과 같다.
이하, 설명의 편의를 위해 상변화층(12, 14)이 비정질상일 때 나타내는 전기저항을 'Ra'라 하고, 결정질상일 때 나타내는 전기저항을 'Rc'라 하며, 그 외의 하부전극(10) 및 상부전극(미도시)과, 전도층(13)이 나타내는 나머지 저항의 총 합을 'Rt'로 정의하기로 한다.
단위 셀의 각 상태별 저항은 다음과 같다.
상변화층(12, 14)이 모두 비정질상일 때에는 "2Ra+Rt"가 되고, 상변화층(12, 14) 중 어느 하나만 결정질상 또는 비정질상일 때에는 "Ra+Rc+Rt"가 되며, 상변화층(12, 14)이 모두 결정질상일 때에는 "2Rc+Rt"가 된다. 이때, 'Ra'가 'Rc'나 'Rt'에 비해 매우 큰 저항값을 갖기 때문에 각 상태의 전기저항은 하기의 수학식1과 같이 나타낼 수 있다.
2Ra + Rt ≒ 2Ra
Ra + Rc + Rt ≒ Ra
2Rc + Rt ≒ 0
상기 수학식1에서와 같이 상변화층(12, 14)의 결정질 또는 비정질 상태에 따라 3가지 상태의 비트를 표현할 수 있으며, 이를 통해 3-비트를 구현하는 것이 가능하다.
이와 같이 도 1에 도시된 종래기술에 따른 다중 비트 상변화 메모리 소자의 단위 셀 구조에서는 상변화층(12, 14)이 수직한 방향으로 서로 다른 층에 각각 형성되어 있다. 이 때문에 각각의 상변화층(12, 14)을 서로 독립적으로 제어하기 위해서는 상변화층(12)과 접촉층(11) 간의 접촉면적과 상변화층(14)과 접촉층(15) 간의 접촉면적을 서로 다르게 제어해야만 한다. 그러나, 상변화층(12)과 접촉층(11) 간의 접촉면적과 상변화층(14)과 접촉층(15) 간의 접촉면적을 서로 다르게 제어하기 위해서는 단위 셀 내에서 상변화층(12, 14)의 선폭을 서로 다르게 형성하거나, 접촉층(11, 15)의 선폭을 서로 다르게 형성해야 하기 때문에 그 만큼 광학포토리소그래피 공정이 복잡해지고 제어가 어려워지는 문제가 발생한다.
한편, 도 1에서 미설명된 '16'는 SiO2 절연층이다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 하나의 단위 셀 내에서 상변화층이 모두 동일한 선폭을 가져도 각각의 상태를 독립적으로 제어할 수 있는 상변화 메모리 소자의 단위 셀 구조를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일 측면에 따른 본 발명은, 상변화층과, 상기 상변화층과 동일 층 내에서 상기 상변화층과 평행하게 배치된 보조 저항층을 구비 하는 상변화 메모리 소자의 단위 셀을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 다수의 상변화층과, 상기 상변화층과 동일 층 내에서 상기 상변화층과 교번적으로 서로 평행하게 배치된 다수의 보조 저항층을 구비하는 상변화 메모리 소자의 단위 셀을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 제1 상변화층과, 상기 제1 상변화층 상에 형성된 전도층과, 상기 전도층 상에 형성된 제2 상변화층과, 상기 제2 상변화층과 동일 층 내에서 상기 제2 상변화층과 평행하게 배치된 보조 저항층을 구비하는 상변화 메모리 소자의 단위 셀을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 제1 상변화층과, 상기 제1 상변화층 상에 형성된 전도층과, 상기 전도층 상에 형성된 다수의 제2 상변화층과, 상기 제2 상변화층과 동일 층 내에서 상기 제2 상변화층과 교번적으로 평행하게 배치된 다수의 보조 저항층을 구비하는 상변화 메모리 소자의 단위 셀을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 제1 상변화층과, 상기 제1 상변화층 상에 형성된 제1 전도층과, 상기 제1 전도층 상에 형성된 제2 상변화층과, 상기 제2 상변화층과 동일 층 내에서 상기 제2 상변화층과 평행하게 배치된 제1 보조 저항층과, 상기 제1 보조 저항층 상에 형성된 제2 전도층과, 상기 제2 전도층 상에 형성된 제3 상변화층과, 상기 제3 상변화층과 동일 층 내에서 상기 제3 상변화층과 평행하게 배치된 제2 보조 저항층을 구비하는 상변화 메모리 소자의 단위 셀을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 제1 상변화층과, 상기 제1 상변화층 상에 형성된 제1 전도층과, 상기 제1 전도층 상에 형성된 다수의 제2 상변화층과, 상기 제2 상변화층과 동일 층 내에서 상기 제2 상변화층과 교번적으로 평행하게 배치된 다수의 제1 보조 저항층과, 상기 제1 보조 저항층 상에 형성된 제2 전도층과, 상기 제2 전도층 상에 형성된 다수의 제3 상변화층과, 상기 제3 상변화층과 동일 층 내에서 상기 제3 상변화층과 교번적으로 평행하게 배치된 다수의 제2 보조 저항층을 구비하는 상변화 메모리 소자의 단위 셀을 제공한다.
본 발명은 상변화 물질의 결정질상에서의 비저항과 비정질상에서의 비저항 사이의 전기적 비저항을 갖는 물질(이하, 보조 저항층이라 함)을 상변화 물질과 동일층에 평행-상변화 물질과 병렬 구조를 이룸-하게 배치하고, 이를 통해 상변화 물질이 비정질상일 때 상변화 물질과 평행하게 배치된 보조 저항층 쪽으로 전류가 흐르도록 하여 보조 저항층의 비저항이 그 층-상변화 물질과 보조 저항층이 평행하게 배치된 층-의 전기저항값을 대표하도록 하였다. 이러한 구조를 통해 하나의 단위 셀 내에서 각 층이 모두 동일한 선폭을 가져도 상변화 물질이 포함된 층에서 상변화 물질이 차지하는 부피 분율을 조절하여 각각의 상태를 독립적으로 제어할 수 있다.
구체적으로 본 발명의 기술적 원리를 설명하면 다음과 같다.
우선 상기 수학식1에서 나타낸 바와 같이, 도 1의 구조에서는 상변화층의 결 정질 또는 비정질 상태에 따라 3가지 상태를 표현할 수 있으며, 이를 통해 3비트를 구현하는 것이 가능하다. 그러나, 3비트를 표현하기 위해서는 'Ra'값이 2배, 3배씩 차이가 나야만 한다. 그런데, 상변화층으로 사용되는 칼코겐 화합물의 저항은 'Ra' 값이 'Rc' 값의 약 105 배까지 차이가 나기 때문에 전체 단위 셀의 저항이 굳이 'Ra' 값의 2배, 3배씩 차이가 나지 않아도 'Rc'와 'Ra' 값 사이에 다중 비트의 소자 저항들이 존재하기만 하면 단위 셀의 저항을 감지하여 메모리 동작을 수행할 수 있다.
예를 들어 설명하면, 3비트의 경우에는 '0', 'Ra/100', 'Ra'의 3가지 상대적인 단위 셀의 저항값을 가지고, 4비트의 경우에는 '0', 'Ra/100', 'Ra/1000', 'Ra'의 4가지의 상대적인 단위 셀의 저항값을 갖는다. 이러한 동작이 가능한 이유는 전술한 바와 같이, 'Rc' 값과 'Ra' 값이 약 105 배 정도 매우 크게 차이가 나기 때문이다.
따라서, 본 발명에서는 'Rc' 값과 'Ra' 값 사이의 비저항 값-일례로 도 2의 'X'로 표시된 부위 참조-을 갖는 보조 저항층을 상변화층과 평행하게 병렬 구조로 위치시킴으로써 상변화층을 포함하는 층이 'Rc' 값과 'Ra' 값 사이에서 적절한 전기저항을 나타내어 하나의 단위 셀만으로도 다중 비트 동작이 가능한 상변화 메모리 소자를 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예들을 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 도면부호로 표시된 부분은 동일한 구성요소들을 나타낸다.
실시예1
도 3은 본 발명의 실시예1에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 구조도로서, 여기서는 설명의 편의를 위해 상/하부 접촉층(110, 113) 사이에 상변화층(112)과 보조 저항층(111)만이 개재된 단순한 구조로 도시하였다.
도 3을 참조하면, 본 발명의 실시예1에 따른 단위 셀은 상변화 물질로 이루어진 상변화층(112)과 평행하게 배치된 보조 저항층(111)을 구비한다. 이때, 보조 저항층(111)은 비저항이 상변화층(112)의 'Rc' 값과 'Ra' 값 사이의 범위 내에 존재하는 물질을 사용한다.
또한, 본 발명의 실시예1에 따른 단위 셀 구조는 상변화층(112)과 보조 저항층(111)을 포함하는 선폭이 상/하부 접촉층(110, 113)의 선폭과 동일한 선폭을 가지고, 그 선폭 내에서 상변화층(112)이 차지하는 부피 분율을 조절하여 상태를 제어한다.
이러한 구조를 갖는 단위 셀의 동작특성은 다음과 같다.
먼저, 상변화층(112)이 결정질상일 때에는 상대적으로 전기저항이 낮은 상변화층(112) 쪽으로 전류가 흐르고, 상변화층(112)이 비정질상일 때에는 상대적으로 전기저항이 낮은 임의의 보조 저항층(111) 쪽으로 전류가 흐른다. 즉, 상변화층(112)이 결정질상일 때에는 'Rc'의 값이 전체 저항을 대표하게 되고, 상변화층(111)이 비정질상일 때에는 보조 저항층(111)의 저항값(Rx)이 전체 저항을 대표하게 된다.
이러한 동작을 위한 기술적 원리는 큰 저항과 작은 저항이 병렬로 연결되어 있는 등가 회로에서와 같이 작은 저항이 전체 저항을 지배적으로 결정하게 되는 원리를 따는 것이다. 이러한 기술적 원리에 의하면, 도 1에 도시된 종래기술에 따른 상변화 메모리 소자의 단위 셀 구조에서는 도 2에 도시된 (a)와 같이 상변화층(112)의 상변화시에는 상변화층(112)의 결정질상 또는 비정질상일 때 가지고 있는 고유한 저항값으로 전기저항이 변화하였으나, 도 3에 도시된 본 발명의 실시예1에 따른 상변화 메모리 소자의 단위 셀 구조에서는 도 2의 (b)에 도시된 바와 같이 상변화 물질이 상변화할 때 보조 저항층(111)의 저항값과 상변화층(112)의 결정질상일 때 가지고 있는 고유한 저항값으로 상변화 메모리 소자의 전기저항의 변화가 나타나게 된다. 즉, 상변화층(112)이 비정질상일 때에는 보조 저항층(111)의 비저항에 따라 상변화 메모리 소자의 전기저항이 결정되게 된다. 따라서, 보조 저항층(111)의 비저항을 적절히 조절하면 다양한 비트의 상변화 메모리 소자의 구현이 가능하다.
실시예1을 통해 설명한 단위 셀 구조는 서로 두 부분으로 나누어진 구조를 하고 있다. 하지만 본 발명의 기술적 사상이 상변화 물질과 특정 범위의 비저항을 갖는 물질이 평행하게 위치하여 병렬 회로와 같은 기능을 하는 것에 있으므로, 굳이 상변화층과 보조 저항층 두 부분으로 나누어진 구조만이 단위 셀 구현이 가능한 것은 아니다. 이에 따라, 실시예1의 구조 이외에 또 다른 구조를 갖는 실시예2 및 3을 제안한다.
실시예2
도 4는 본 발명의 실시예2에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 구조도로서, 동작 원리는 실시예1에 따른 단위 셀 구조와 동일하다. 다만, 그 구조에서 있어서 보조 저항층(121)이 상변화층(122) 사이에 배치된 구조를 갖는다.
실시예3
도 5는 본 발명의 실시예3에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 구조도로서, 동작 원리는 실시예2에 따른 단위 셀 구조와 동일하다. 다만, 그 구조에서 있어서 상변화층(132)이 보조 저항층(131) 사이에 배치된 구조를 갖는다. 이때, 보조 저항층(131)은 서로 동일한 비저항을 갖는 물질로 형성한다.
상기에서 설명한 실시예2 및 3은 상변화층과 특정 범위의 비저항을 갖는 보조 저항층 중 어느 하나가 절연층(도 1의 '16'참조) 쪽으로 위치하고 나머지 하나가 중앙에 위치하는 구조를 갖더라도 저항체의 병렬적 연결과 같은 효과를 낼 수 있다. 예컨대, 보조 저항층과 상변화층이 배치된 위치는 이들과 접하는 절연층과의 접착 특성에 따라 결정될 수 있다. 즉, 보조 저항층이 상변화층에 비해 절연층과의 접착력이 우수한 물질을 사용하는 경우 실시예3과 같이 양측에 보조 저항층을 배치하고, 그 반대인 경우에는 실시예2와 같이 상변화층을 양측에 배치하는 구조로 형성한다.
실시예4
도 6은 본 발명의 실시예4에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 구조도로서, 상변화층(142)과 보조 저항층(141)이 동일 층 내에서 서로 교번적으로 반복적으로 배치된 구조를 갖는다. 이러한 구조는 실시예2 및 3과 같이 특별한 규칙을 갖고 상변화층과 보조 저항층이 배치되지 않더라도 상부 접촉층(143)과 하부 접촉층(140) 사이에 상변화층(142)을 통해 전류가 흐를 수 있는 통로만 형성되면 실시예2 및 3의 단위 셀 구조와 동일한 동작 구현이 가능하다.
실시예5
도 7은 본 발명의 실시예5에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 단면도이다. 여기서, 도 7은 실시예1를 도 1에 도시된 단위 셀 구조에 적용한 구조로서, 3비트 상변화 메모리 소자의 단위 셀 구조를 도시하였다.
도 7을 참조하면, 본 발명의 실시예5에 따른 단위 셀은 하부 접촉층(150), 하부 상변화층(151), 전도층(152)이 순차적으로 적층된 구조물 상에 서로 평행하도록 상부 상변화층(153)과 보조 저항층(154)이 형성되고, 그 상부에 상부 접촉 층(155)이 형성된 구조를 갖는다.
전도층(152)은 다중 비트 상변화 메모리 소자에서 하부 상변화층(151)과 상부 상변화층(153) 사이의 중간에 배치되는 중간층으로서, 하부 상변화층(151)과 상부 상변화층(153)이 서로 독립적으로 상변화 특성을 이룰 수 있도록 이 두 변화층(151, 153)을 서로 분리한다. 이러한 전도층(152)은 전기 전도도가 높은 물질을 사용한다.
보조 저항층(154)은 상부 상변화층(153)과 평행하도록 전도층(152) 상에 형성된다. 이때, 보조 저항층(154)은 상부 상변화층(153)이 결정질상일 때 저항과 비정질일 때 저항 사이의 비저항을 갖는 물질로 형성한다. 바람직하게는 상부 상변화층(153)의 상변화 물질-칼코겐 화합물-의 비정질상일 때의 비저항(10-1Ω·m)과 결정질상 일때의 비저항(10-6Ω·m)의 중간값으로서, 10-3Ω·m~10-4Ω·m을 갖는 물질을 사용한다.
이와 같은 구조를 갖는 본 발명의 실시예5에 따른 상변화 메모리 소자의 단위 셀 구조를 통해 얻을 수 있는 각 상태별 메모리 소자 저항을 하기 표1에 나타내었다.
하기 표1은 3차원 수치 해석 프로그램인 'CFD-ACE+'를 이용하여 도 7에 도시된 단위 셀 구조대로 3차원 그리드(grid)를 전개한 후에 미도시된 상부전극과 하부전극-각각 상하부 접촉층(155, 150)과 연결됨-사이에 전류를 흐르게 했을 때 두 전극 사이에 생기는 전위차를 미분 방정식 해석을 통해 구하여 얻은 단위 소자의 전 체 저항값들이다. 이때, 주요 조건은 상부 상변화층(153)으로 사용하는 상변화 물질은 결정질상일 때의 비저항이 '10-1Ω·m'이고, 결정질상일 때의 비저항이 '10-6Ω·m인 상변화 물질을 사용하였으며, 보조 저항층(154)의 비저항은 10-4Ω·m로 설정하였다.
전류(mA) 전위차(V) 소자 저항(Ω)
상태 1 0.096 0.005129 53.4271
상태 2 0.096 0.08972 934.583
상태 3 0.096 49.76 445416
상기 표1에서 '상태 1'은 하부 상변화층(151)과 상부 상변화층(153)이 모두 결정질상일 때 단위 소자의 저항을 나타내고, '상태 2'는 하부 상변화층(151)이 결정질상이고, 상부 상변화층(153)이 비정질상일 때의 단위 소자의 저항을 나타내며, '상태 3'은 하부 상변화층(151)과 상부 상변화층(153) 모두 비정질상일 때의 단위 소자의 저항을 나타낸다.
따라서, 각 상태별 단위 소자의 상대적인 저항은 하기의 수학식2와 같이 나타낼 수 있다.
수학식2에서 'Rc1'은 하부 상변화층(151)이 결정질상일 때의 저항이고, 'Ra1'은 비정질상일 때의 저항이다. 또한, 'Rc2'는 상부 상변화층(153)이 결정질상일 때의 저항이고, 'Ra2'는 비정질상일 때의 저항이다. 또한, 'Rx'는 보조 저항층(154)의 저항이다. 또한, 'Rt'는 상변화층(151, 153)과 보조 저항층(154)을 제외한 다른 층의 총 저항이다.
상태 1 : Rc1 + Rc2 + Rt ≒ 0
상태 2 : Rc1 + Rx + Rt ≒ Rx
상태 3 : Ra1 + Rx + Rt ≒ Ra1
상기 표1에 나타낸 바와 같이, 각각의 상태(상태 1~3)에서의 소자 저항이 서로 10배 이상 크게 차이가 나므로, 상변화를 통한 3비트 메모리 동작이 충분히 가능하다.
실시예6
도 8은 본 발명의 실시예6에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 단면도이다. 여기서, 도 8은 실시예2를 도 1에 도시된 단위 셀 구조에 적용한 구조로서, 3비트 상변화 메모리 소자의 단위 셀 구조를 도시하였다. 이러한 단위 셀 구조의 동작 원리는 실시예5에 따른 단위 셀 구조의 동작 원리와 동일하다. 다만, 그 구조에서 있어서 보조 저항층(164)이 상변화층(163) 사이에 배치된 구조를 갖는다.
실시예7
도 9는 본 발명의 실시예7에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 단면도이다. 여기서, 도 9는 실시예3을 도 1에 도시된 단위 셀 구조에 적용한 구조로서, 3비트 상변화 메모리 소자의 단위 셀 구조를 도시하였다. 이러한 단위 셀 구조의 동작 원리는 실시예6에 따른 단위 셀 구조의 동작 원리와 동일하다. 다만, 그 구조에서 있어서 상변화층(173)이 보조 저항층(174) 사이에 배치된 구조를 갖는다.
실시예8
도 10은 본 발명의 실시예8에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 단면도이다. 여기서, 도 10은 실시예4를 도 1에 도시된 단위 셀 구조에 적용한 구조로서, 상변화층(183)과 보조 저항층(184)이 서로 교번적으로 반복적으로 배치된 구조를 갖는다.
상기 실시예1 내지 제8에서는 상변화층과 보조 저항층이 단층 내에서 평행하게 구성된 구조의 단위 셀을 예로 들어 설명하였으나, 이는 일례로서 상변화층과 보조 저항층이 평행하게 배치된 층이 다층으로 구성된 구조의 단위 셀 구조도 가능하다.
다층 구조의 단위 셀 구조에서는 상변화층과 보조 저항층이 함께 평행하게 배치된 층이 적어도 두 층 이상 존재한다. 이때, 상변화층과 함께 평행하게 배치되는 보조 저항층의 비저항을 각 층에 따라 다르게 할 수 있는데 그에 대한 구체적인 실시예를 설명하면 다음과 같다.
실시예9
도 11은 본 발명의 실시예9에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 단면도이다. 여기서, 도 11은 도 7에 도시된 실시예5에 따른 단위 셀 구조를 기초로 하여 서로 동일층 상에 평행하게 배치된 상변화층과 보조 저항층을 반복적으로 형성한 구조로서, 4비트 상변화 메모리 소자의 단위 셀 구조를 도시하였다.
도 11을 참조하면, 본 발명의 실시예9에 따른 단위 셀은 하부 접촉층(190), 제1 상변화층(191), 제1 전도층(192)이 순차적으로 적층된 구조물 상에 서로 평행하도록 제2 상변화층(193)과 제1 보조 저항층(194)이 형성되고, 그 상부에 제2 전도층(195)이 형성된 구조를 갖는다. 그리고, 제2 전도층(195) 상부에는 다시 한번 반복적으로 동일 층 상에 평행하도록 제3 상변화층(196)과 제2 보조 저항층(197)이 나란하게 형성되며, 그 상부에는 상부 접촉층(198)이 형성된다. 이때, 제3 상변화층(196)과 제2 상변화층(193)은 해당 층 내에서 부피 분율이 서로 다르게 형성된다.
이러한 구조를 갖는 본 발명의 실시예9에 따른 단위 셀 구조에서는 해당 층(L2, L3) 내에서 제2 상변화층(193)이 제3 상변화층(196)의 부피 분율보다 크게 형성된다. 즉, 제1 상변화층(190)이 형성된 제1 층(L1)과, 제2 상변화층(193)이 형성된 제2 층(L2)과, 제3 상변화층(196)이 형성된 제3 층(L3)의 선폭은 모두 동일하게 제어된다.
그러나, 제2 층(L2) 내에서 제2 상변화층(193)이 차지하는 부피 분율이 제3 층(L3) 내에서 제3 상변화층(196)이 차지하는 부피 분율에 비해 크다. 물론, 제1 층(L1) 내에서 제1 상변화층(191)이 차지하는 부피 분율은 100%이기 때문에 제1 내지 제3 상변화층(191, 193, 196) 중 제1 상변화층(193)의 부피 분율이 가장 크다. 이와 같이, 해당 층(L1, L2, L3) 내에서 제1 내지 제3 상변화층(191, 193, 196)이 차지하는 부피 분율을 서로 다르게 하는 이유는 상변화 동작이 일어날 때 입력전류에 따라 각 상변화층(191, 193, 196)마다 서로 독립적으로 상변화가 일어도록 하기 위함이다.
예컨대, 도 11에 도시된 구조에서는 제3 상변화층(196)의 접촉면적 및 상변화 부피가 가장 작기 때문에 가장 작은 입력전류에서 상변화가 일어나기 시작한다. 그리고, 제2 상변화층(193)과 제1 상변화층(191)을 순차적으로 상변화시키기 위해서는 더 큰 입력전류를 제공해야 한다. 이러한 상변화 물질의 동작 특성을 이용하면, 각 층(L1, L2, L3)에 존재하는 상변화층의 상변화를 독립적으로 제어할 수 있다.
이와 같은 구조를 갖는 본 발명의 실시예9에 따른 상변화 메모리 소자의 단위 셀 구조를 통해 얻을 수 있는 각 상태별 단위 소자의 저항을 하기 표2에 나타내었다. 여기서, 하기 표2는 본 발명의 실시예5를 설명하기 위한 표1에서 적용한 조건으로 그대로 이용한 수치 실험을 통해 얻은 각 상태에서의 단위 소자의 저항을 나타내었다.
전류(mA) 전위차(V) 소자 저항(Ω)
상태 1 0.032 0.002289 71.53125
상태 2 0.032 0.03070 959.375
상태 3 0.032 0.07335 2292.188
상태 4 0.032 14.3 446875
상기 표2에서 '상태 1'은 제1 내지 제3 상변화층(191, 193, 196)이 모두 결정질상일 때 단위 소자의 저항을 나타내고, '상태 2'는 제1 및 제2 상변화층(191, 193)은 결정질상이고, 제3 상변화층(196)이 비정질상일 때 단위 소자의 저항을 나타내고, '상태 3'은 제1 상변화층(191)은 결정질상이고, 제2 및 제3 상변화층(193, 196)이 비정질상일 때 단위 소자의 저항을 나타내며, '상태 4'는 제1 내지 제3 상변화층(191, 193, 196)이 모두 비정질상일 때 단위 소자의 저항을 나타낸다.
따라서, 각 상태별 단위 소자의 상대적인 저항은 하기의 수학식3과 같이 나타낼 수 있다. 수학식3에서 'Rc1'은 제1 상변화층(191)이 결정질상일 때의 저항이고, 'Ra1'은 비정질상일 때의 저항이다. 또한, 'Rc2'는 제2 상변화층(193)이 결정질상일 때의 저항이고, 'Ra2'는 비정질상일 때의 저항이다. 또한, 'Rc3'는 제3 상변화층(196)이 결정질상일 때의 저항이고, 'Ra3'는 비정질상일 때의 저항이다. 또한, 'Rx1'는 제1 보조 저항층(194)의 저항이고, 'Rx2'는 제2 보조 저항층(197)의 저항이다. 또한, 'Rt'는 제1 내지 제3 상변화층(191, 193, 196)과 제1 및 제2 보조 저항층(194, 197)을 제외한 다른 층의 총 저항이다.
상태 1 : Rc1 + Rc2 + Rc3 + Rt ≒ 0
상태 2 : Rc1 + Rc2 + Rx2 + Rt ≒ Rx2
상태 3 : Rc1 + Rx1 + Rx2 + Rt ≒ Rx1 + Rx2
상태 4 : Ra1 + Rx1 + Rx2 + Rt ≒ Ra1
상기 표2에 나타낸 바와 같이, 각각의 상태(상태 1~4)에서의 소자 저항이 서로 10배 이상 차이가 나므로, 상변화를 통한 4비트 메모리 동작이 충분히 가능하다.
한편, 실시예9에 따른 구조에서, 제1 및 제2 보조 저항층(194, 197)의 비저항을 서로 다르게 할 수도 있다. 이때, 제1 보조 저항층(194)의 비저항(Rx1)을 '10- 3Ω·m'으로 하고, 제2 보조 저항층(197)의 비저항(Rx2)을 '10-4Ω·m'으로 하고 수치 실험을 통해 각 비트에서의 단위 소자의 저항을 계산해보면 하기 표3과 같은 결과를 얻을 수 있다.
전류(mA) 전위차(V) 소자 저항(Ω)
상태 1 0.032 0.002297 71.78125
상태 2 0.032 0.038 1187.5
상태 3 0.032 0.449 14031.25
상태 4 0.032 14.67 458437.5
상기 표3에서 '상태 1'은 제1 내지 제3 상변화층(191, 193, 196)이 모두 결정질상일 때 단위 소자의 저항을 나타내고, '상태 2'는 제1 및 제2 상변화층(191, 193)은 결정질상이고, 제3 상변화층(196)이 비정질상일 때 단위 소자의 저항을 나타내고, '상태 3'은 제1 상변화층(191)은 결정질상이고, 제2 및 제3 상변화층(193, 196)이 비정질상일 때 단위 소자의 저항을 나타내며, '상태 4'는 제1 내지 제3 상변화층(191, 193, 196)이 모두 비정질상일 때 단위 소자의 저항을 나타낸다.
따라서, 각 상태별 단위 소자의 상대적인 저항은 하기의 수학식4와 같이 나타낼 수 있다.
상태 1 : Rc1 + Rc2 + Rc3 + Rt ≒ 0
상태 2 : Rc1 + Rc2 + Rx2 + Rt ≒ Rx2
상태 3 : Rc1 + Rx1 + Rx2 + Rt ≒ Rx1
상태 4 : Ra1 + Rx1 + Rx2 + Rt ≒ Ra1
상기 수학식2와 같이 제1 및 제2 보조 저항층(194, 197)의 비저항을 서로 다르게 하는 경우 상대적으로 상기 수학식4와 같은 상태별 단위 소자의 저항을 얻을 수 있다.
또한, 그 결과에 있어서, 표3의 결과와 표2의 결과를 비교하여 보면, 표2의 결과에 비해 표3의 결과가 더 확연한 단위 소자의 저항 차이를 보이는 것을 확인할 수 있다.
실시예10
도 12는 본 발명의 실시예10에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 단면도이다. 여기서, 도 12는 실시예2에 따른 단위 셀 구조를 적용한 구조로서, 4비트 상변화 메모리 소자의 단위 셀 구조를 도시하였다. 이러한 단위 셀 구조의 동작 원리는 실시예9에 따른 단위 셀 구조의 동작 원리와 동일하다. 다만, 그 구조에서 있어서 제1 보조 저항층(204)이 제2 상변화층(203) 사이에 배치되고, 제2 보조 저항층(207)이 제3 상변화층(206) 사이에 배치된 구조를 갖는다.
실시예11
도 13은 본 발명의 실시예11에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 단면도이다. 여기서, 도 13은 실시예3에 따른 단위 셀 구조를 적용한 구조로서, 4비트 상변화 메모리 소자의 단위 셀 구조를 도시하였다. 이러한 단위 셀 구조의 동작 원리는 실시예9에 따른 단위 셀 구조의 동작 원리와 동일하다. 다만, 그 구조에서 있어서 제2 상변화층(214)이 제1 보조 저항층(213) 사이에 배치되고, 제3 상변화층(216)이 제2 보조 저항층(217) 사이에 배치된 구조를 갖는다.
실시예12
도 14는 본 발명의 실시예12에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 단면도이다. 여기서, 도 14는 실시예4에 따른 단위 셀 구조를 적용한 구조로서, 4비트 상변화 메모리 소자의 단위 셀 구조를 도시하였다. 이러한 단위 셀 구조의 동작 원리는 실시예9에 따른 단위 셀 구조의 동작 원리와 동일하다. 다만, 그 구조에 있어서, 동일층 내에서 제2 상변화층(223)과 제1 보조 저항층(224)이 서로 교번적으로 반복적으로 배치되고, 제4 상변화층(226)과 제2 보조 저항층(227)이 서로 교번적으로 반복적으로 배치된 구조를 갖는다.
상기에서는 실시예9 내지 실시예12를 통해 4비트 단위 셀 구조를 설명하였으나, 이하에서는 5비트 또는 6비트를 구현할 수 있는 단위 셀 구조를 설명하기로 한다.
실시예13
도 15는 본 발명의 실시예13에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 단면도로서, 5비트 상변화 메모리 소자의 단위 셀 구조를 도시하였다.
도 15를 참조하면, 본 발명의 실시예13에 따른 단위 셀 구조에서는 도 9에 도시된 실시예9에 따른 단위 셀 구조에 제3 전도층(238)과, 제3 전도층(238) 상부에 제4 상변화층(239)과 평행하게 배치된 제3 보조 저항층(240)을 한 층 더 구비한 다.
실시예14
도 16은 본 발명의 실시예14에 따른 상변화 메모리 소자의 단위 셀 구조를 설명하기 위하여 도시한 단면도로서, 6비트 상변화 메모리 소자의 단위 셀 구조를 도시하였다.
도 16을 참조하면, 본 발명의 실시예14에 따른 단위 셀 구조에서는 도 9에 도시된 실시예13에 따른 단위 셀 구조에 제4 전도층(261)과, 제4 전도층(261) 상부에 제5 상변화층(262)과 평행하게 배치된 제4 보조 저항층(263)을 한 층 더 구비한다.
상기 실시예13 및 14를 통해 설명한 바와 같이, 상변화층과 보조 저항층이 평행하게 배치된 층을 반복적으로 형성하면, 더 많은 다중 비트의 상변화 메모리 소자의 단위 셀 구조가 가능하다.
전술한 바와 같이, 실시예1 내지 실시예14에서는 동일한 상변화층을 포함하는 층이 상변화층을 포함하지 않는 층과 동일한 선폭을 갖는 경우에 대해서만 기술되어 있으나, 이는 설명의 편의를 위한 것으로서, 각 단위 셀의 구조에서 각각의 상태에 따라 소자 저항이 크게 차이가 나기 때문에 상변화층을 포함하는 층의 선폭과 상변화층을 포함하지 않는 층의 선폭은 서로 다를 수 있으며, 특히 상변화층이나, 보조 저항층 간에도 서로 선폭이 다르더라도 다중 비트를 구현하는 것이 가능하다.
본 발명의 기술적 사상은 바람직한 실시예들을 통해 구체적으로 기술되었으 나, 상기한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 다음과 같은 효과들을 얻을 수 있다.
첫째, 본 발명에 의하면, 상변화 물질의 결정질상에서의 비저항과 비정질상에서의 비저항 사이의 전기적 비저항을 갖는 물질을 상변화 물질과 동일 층으로 평행하게 병렬 구조로 형성함으로써 하나의 단위 셀 내에서 상변화층이 모두 동일한 선폭을 가져도 상변화 물질의 상변화에 따라 각각의 상태를 독립적으로 제어할 수 있다.
둘째, 본 발명에 의하면, 상변화 물질의 결정질상에서의 비저항과 비정질상에서의 비저항 사이의 전기적 비저항을 갖는 물질을 상변화 물질과 동일 층으로 평행하게 병렬 구조로 형성하고, 이렇게 형성된 병렬 구조 층을 반복적으로 다 층으로 구성함으로써 4비트 이상의 다중 비트를 갖는 단위 셀을 구현하는 것이 가능하다.

Claims (48)

  1. 상변화층;
    상기 상변화층과 동일 층 내에서 상기 상변화층과 평행하게 배치된 보조 저항층
    을 구비하는 상변화 메모리 소자의 단위 셀.
  2. 다수의 상변화층;
    상기 상변화층과 동일 층 내에서 상기 상변화층과 교번적으로 서로 평행하게 배치된 다수의 보조 저항층
    을 구비하는 상변화 메모리 소자의 단위 셀.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 보조 저항층은 상기 상변화층이 결정질상일 때의 비저항과 비정질상일 때의 비저항 사이의 비저항을 갖는 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  4. 제 3 항에 있어서,
    상기 상변화층은 결정질상일 때 10-6Ω·m의 비저항을 가지고, 비정질상일 때10-1Ω·m의 비저항을 가지는 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  5. 제 4 항에 있어서,
    상기 보조 저항층은 10-3Ω·m~10-4Ω·m의 비저항을 갖는 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  6. 제 3 항에 있어서,
    상기 상변화층과 상기 보조 저항층은 상기 동일 층 내에서 동일한 부피 분율을 갖도록 형성된 상변화 메모리 소자의 단위 셀.
  7. 제 3 항에 있어서,
    상기 상변화층과 상기 보조 저항층은 상기 동일 층 내에서 서로 다른 부피 분율을 갖도록 형성된 상변화 메모리 소자의 단위 셀.
  8. 제1 상변화층;
    상기 제1 상변화층 상에 형성된 전도층;
    상기 전도층 상에 형성된 제2 상변화층; 및
    상기 제2 상변화층과 동일 층 내에서 상기 제2 상변화층과 평행하게 배치된 보조 저항층
    을 구비하는 상변화 메모리 소자의 단위 셀.
  9. 제1 상변화층;
    상기 제1 상변화층 상에 형성된 전도층;
    상기 전도층 상에 형성된 다수의 제2 상변화층; 및
    상기 제2 상변화층과 동일 층 내에서 상기 제2 상변화층과 교번적으로 평행하게 배치된 다수의 보조 저항층
    을 구비하는 상변화 메모리 소자의 단위 셀.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 보조 저항층은 상기 제2 상변화층이 결정질상일 때의 비저항과 비정질 상일 때의 비저항 사이의 비저항을 갖는 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  11. 제 10 항에 있어서,
    상기 제2 상변화층은 결정질상일 때 10-6Ω·m의 비저항을 가지고, 비정질상일 때10-1Ω·m의 비저항을 가지는 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  12. 제 11 항에 있어서,
    상기 보조 저항층은 10-3Ω·m~10-4Ω·m의 비저항을 갖는 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  13. 제 10 항에 있어서,
    상기 제2 상변화층과 상기 보조 저항층은 상기 동일 층 내에서 동일한 부피 분율을 갖도록 형성된 상변화 메모리 소자의 단위 셀.
  14. 제 10 항에 있어서,
    상기 제2 상변화층과 상기 보조 저항층은 상기 동일 층 내에서 서로 다른 부피 분율을 갖도록 형성된 상변화 메모리 소자의 단위 셀.
  15. 제 10 항에 있어서,
    상기 제1 상변화층은 상기 제2 상변화층과 동일한 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  16. 제 10 항에 있어서,
    상기 제1 상변화층의 선폭은 상기 제2 상변화층과 상기 보조 저항층의 선폭을 합한 선폭과 동일한 상변화 메모리 소자의 단위 셀.
  17. 제 10 항에 있어서,
    상기 제1 상변화층의 선폭은 상기 제2 상변화층과 상기 보조 저항층의 선폭을 합한 선폭과 서로 다른 상변화 메모리 소자의 단위 셀.
  18. 제 8 항에 있어서,
    상기 제2 상변화층은 상기 보조 저항층 사이에 배치된 상변화 메모리 소자의 단위 셀.
  19. 제 8 항에 있어서,
    상기 보조 저항층은 상기 제2 상변화층 사이에 배치된 상변화 메모리 소자의 단위 셀.
  20. 제 9 항에 있어서,
    상기 보조 저항층은 서로 다른 부피 분율로 형성된 상변화 메모리 소자의 단위 셀.
  21. 제 9 항에 있어서,
    상기 제2 상변화층은 서로 다른 부피 분율로 형성된 상변화 메모리 소자의 단위 셀.
  22. 제1 상변화층;
    상기 제1 상변화층 상에 형성된 제1 전도층;
    상기 제1 전도층 상에 형성된 제2 상변화층;
    상기 제2 상변화층과 동일 층 내에서 상기 제2 상변화층과 평행하게 배치된 제1 보조 저항층;
    상기 제1 보조 저항층 상에 형성된 제2 전도층;
    상기 제2 전도층 상에 형성된 제3 상변화층; 및
    상기 제3 상변화층과 동일 층 내에서 상기 제3 상변화층과 평행하게 배치된 제2 보조 저항층
    을 구비하는 상변화 메모리 소자의 단위 셀.
  23. 제1 상변화층;
    상기 제1 상변화층 상에 형성된 제1 전도층;
    상기 제1 전도층 상에 형성된 다수의 제2 상변화층;
    상기 제2 상변화층과 동일 층 내에서 상기 제2 상변화층과 교번적으로 평행하게 배치된 다수의 제1 보조 저항층;
    상기 제1 보조 저항층 상에 형성된 제2 전도층;
    상기 제2 전도층 상에 형성된 다수의 제3 상변화층; 및
    상기 제3 상변화층과 동일 층 내에서 상기 제3 상변화층과 교번적으로 평행 하게 배치된 다수의 제2 보조 저항층
    을 구비하는 상변화 메모리 소자의 단위 셀.
  24. 제 22 항 또는 제 23 항에 있어서,
    상기 제1 보조 저항층은 상기 제2 상변화층이 결정질상일 때의 비저항과 비정질상일 때의 비저항 사이의 비저항을 갖는 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  25. 제 24 항에 있어서,
    상기 제2 상변화층은 결정질상일 때 10-6Ω·m의 비저항을 가지고, 비정질상일 때 10-1Ω·m의 비저항을 가지는 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  26. 제 24 항에 있어서,
    상기 제2 상변화층과 상기 제1 보조 저항층은 상기 동일 층 내에서 동일한 부피 분율을 갖도록 형성된 상변화 메모리 소자의 단위 셀.
  27. 제 24 항에 있어서,
    상기 제2 상변화층과 상기 보조 저항층은 상기 동일 층 내에서 서로 다른 부피 분율을 갖도록 형성된 상변화 메모리 소자의 단위 셀.
  28. 제 24 항에 있어서,
    상기 제1 내지 제3 상변화층은 동일한 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  29. 제 24 항에 있어서,
    상기 제1 상변화층의 선폭은 상기 제2 상변화층과 상기 제1 보조 저항층의 선폭을 합한 선폭과 동일한 상변화 메모리 소자의 단위 셀.
  30. 제 24 항에 있어서,
    상기 제1 상변화층의 선폭은 상기 제3 상변화층과 상기 제2 보조 저항층의 선폭을 합한 선폭과 동일한 상변화 메모리 소자의 단위 셀.
  31. 제 22 항에 있어서,
    상기 제2 상변화층은 상기 제1 보조 저항층 사이에 배치된 상변화 메모리 소자의 단위 셀.
  32. 제 22 항에 있어서,
    상기 제3 상변화층은 상기 제2 보조 저항층 사이에 배치된 상변화 메모리 소자의 단위 셀.
  33. 제 22 항에 있어서,
    상기 제1 보조 저항층은 상기 제2 상변화층 사이에 배치된 상변화 메모리 소자의 단위 셀.
  34. 제 22 항에 있어서,
    상기 제2 보조 저항층은 상기 제3 상변화층 사이에 배치된 상변화 메모리 소자의 단위 셀.
  35. 제 23 항에 있어서,
    상기 제1 및 제2 보조 저항층은 각각 해당 층 내에서 서로 다른 부피 분율로 형성된 상변화 메모리 소자의 단위 셀.
  36. 제 23 항에 있어서,
    상기 제2 및 제3 상변화층은 각각 해당 층 내에서 서로 다른 부피 분율로 형성된 상변화 메모리 소자의 단위 셀.
  37. 제 22 항 또는 제 23 항에 있어서,
    상기 제2 보조 저항층은 상기 제3 상변화층이 결정질상일 때의 비저항과 비정질상일 때의 비저항 사이의 비저항을 갖는 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  38. 제 37 항에 있어서,
    상기 제3 상변화층은 결정질상일 때 10-6Ω·m의 비저항을 가지고, 비정질상일 때 10-1Ω·m의 비저항을 가지는 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  39. 제 37 항에 있어서,
    상기 제3 상변화층과 상기 제2 보조 저항층은 상기 동일 층 내에서 동일한 부피 분율을 갖도록 형성된 상변화 메모리 소자의 단위 셀.
  40. 제 37 항에 있어서,
    상기 제3 상변화층과 상기 제2 보조 저항층은 상기 동일 층 내에서 서로 다른 부피 분율을 갖도록 형성된 상변화 메모리 소자의 단위 셀.
  41. 제 37 항에 있어서,
    상기 제1 내지 제3 상변화층은 동일한 물질로 이루어진 상변화 메모리 소자의 단위 셀.
  42. 제 37 항에 있어서,
    상기 제1 상변화층의 선폭은 상기 제2 상변화층의 선폭과 상기 제1 보조 저항층의 선폭을 합한 선폭과 동일한 상변화 메모리 소자의 단위 셀.
  43. 제 37 항에 있어서,
    상기 제1 상변화층의 선폭은 상기 제3 상변화층의 선폭과 상기 제2 보조 저항층의 선폭을 합한 선폭과 동일한 상변화 메모리 소자의 단위 셀.
  44. 제 37 항에 있어서,
    상기 제1 상변화층이 상기 제2 및 제3 상변화층보다 부피 분율이 크고, 상기 제2 상변화층이 상기 제3 상변화층의 부피 분율보다 크게 형성된 상변화 메모리 소자의 단위 셀.
  45. 제 37 항에 있어서,
    상기 제1 상변화층의 선폭은 상기 제2 상변화층의 선폭과 상기 제1 보조 저항층의 선폭을 합한 선폭과 서로 다른 상변화 메모리 소자의 단위 셀.
  46. 제 37 항에 있어서,
    상기 제1 상변화층의 선폭은 상기 제3 상변화층의 선폭과 상기 제2 보조 저항층의 선폭을 합한 선폭과 서로 다른 상변화 메모리 소자의 단위 셀.
  47. 제 37 항에 있어서,
    상기 제2 상변화층의 선폭과 상기 제1 보조 저항층의 선폭을 합한 선폭은 상기 제1 전도층 또는 제2 전도층의 선폭과 동일하거나, 다른 상변화 메모리 소자의 단위 셀.
  48. 제 37 항에 있어서,
    상기 제3 상변화층의 선폭과 상기 제2 보조 저항층의 선폭을 합한 선폭은 상기 제1 전도층 또는 제2 전도층의 선폭과 동일하거나, 다른 상변화 메모리 소자의 단위 셀.
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