KR20060100145A - 입체 구조의 고체전해질을 이용한 반도체 메모리 장치 및그 제조방법 - Google Patents

입체 구조의 고체전해질을 이용한 반도체 메모리 장치 및그 제조방법 Download PDF

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Abstract

입체 구조의 고체전해질을 이용한 반도체 메모리 장치 및 그 제조방법이 개시된다. 본 발명에 의한 반도체 메모리 장치는, 입체 구조의 고체전해질을 이용한 가변저항소자를 포함한다. 상기 가변저항소자는 제1 전극; 상기 제1 전극 상면에 형성되고, 각각 높이가 다른 적어도 둘 이상의 영역들을 갖는 입체 구조의 고체전해질; 및 상기 고체전해질의 높이가 다른 영역들을 덮도록 상기 고체전해질 상에 형성된 제2 전극을 포함한다. 또한, 본 발명에 의한 멀티 비트 반도체 메모리 장치는, 메모리 셀 내의 상기 가변저항소자에 인가되는 전류의 세기 또는 인가 시간을 멀티 스텝으로 제어하는 바이어스 회로를 포함함으로써 멀티 비트를 구현할 수 있다.
반도체, 메모리, 가변저항소자, 고체전해질, 입체 구조

Description

입체 구조의 고체전해질을 이용한 반도체 메모리 장치 및 그 제조방법{Semiconductor memory device with three dimensional solid electrolyte structure and manufacturing method thereof}
도1은 선행기술에 따른 고체전해질 가변저항 구조를 도시한 단면도이다.
도2a 및 도2b는 상기 도1에 도시된 가변저항 구조를 제조하기 위한 공정도이다.
도3은 본 발명에 따른 가변저항소자의 실시예를 도시한 단면도이다.
도4는 본 발명에 따른 가변저항소자의 저항 값 변화 특성 그래프이다.
도5는 본 발명에 따른 메모리 셀의 제1 실시예를 도시한 모식도이다.
도6은 본 발명에 따른 메모리 셀의 제2 실시예를 도시한 모식도이다.
도7a 내지 도7c는 본 발명에 일 실시예에 따른 가변저항소자의 제조 공정을 도시한 공정도이다.
* 도면의 주요 부분에 대한 부호의 설명
200... 본 발명에 따른 가변저항소자
210... 기판 220... 제2 전극
230... 제1 전극 240... 고체전해질
250... 절연층 255... 관통홀
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 스토리지 노드에 입체 구조의 고체전해질을 이용한 가변저항소자를 구비하여 멀티 비트의 정보를 저장할 수 있는 반도체 메모리 장치 및 그 제조방법에 관한 것이다.
일반적으로 가변저항소자는 일정한 조건에 따라 그 저항 값이 변화되는 소자를 말한다. 비휘발성 메모리의 일종인 종래의 상 변화 메모리(PRAM: Phase-change Random Access Memory)에는 온도 변화에 의한 상 전이에 따라서 저항 값이 달라지는 상 변화 물질, 예를 들면 GST(Ge-Sb-Te)를 이용한 가변저항소자가 사용된다.
상기 상 변화 메모리(PRAM)는 주울 열(Joule Heating)에 의해 상기 가변저항소자의 상 변화 물질을 결정화하거나 비정질화함으로써 저항 값을 변화시켜 정보를 저장한다. 그런데, 상 변화 물질의 상 변화에는 일반적으로 900℃ 이상의 고온이 요구되므로 정보의 저장 또는 소거 시에 발열량이 많아지는 문제가 있다.
한편, 미국특허 US 6,487,106호에서는 고체전해질을 구비하는 가변저항 구조를 이용한 메모리 장치가 개시된 바 있다. 도1은 상기 선행기술에 따른 고체전해질 가변저항 구조를 도시한 단면도이다. 상기 가변저항 구조는 기판(110)과, 상기 기판(110) 상면에 형성된 제1 전극(130)을 갖는다. 상기 제1 전극(130) 상에는 관통홀이 형성된 절연 물질층(150)을 가지고, 상기 관통홀 내부에는 블럭 형상의 고체전해질(140)과 상기 고체전해질(140) 상면을 덮는 제2 전극(120)을 갖는다.
상기 두 전극들(120,130) 사이에 소정의 문턱전압(threshold voltage)보다 높은 전압이 인가되면, 상기 고체전해질 내의 금속 이온들이 이동하기 시작하며 전착물(electrodeposit)이 형성된다. 전착물이 형성됨에 따라 상기 두 전극들(120,130) 사이의 저항 값 등, 여러 전기적 특성이 변하게 되는데, 이 점을 이용하여 상기 가변저항 구조에 정보를 저장한다.
그런데, 상기 도1에 도시된 가변저항 구조는 현실적으로 요구되는 크기만큼 소형화 하는 데에 한계가 있다. 도2a 및 도2b는 상기 도1에 도시된 가변저항 구조를 제조하기 위한 공정도이다. 상기 공정도를 이용하여 상기 가변저항 구조의 문제점을 살펴본다.
먼저, 도2a에 도시된 바와 같이, 기판(110) 상에 제1 전극(130), 고체전해질층(140'), 및 제2 전극층(120')을 차례로 적층한다. 다음으로, 도2b에 도시된 바와 같이, 포토마스킹 공정을 이용하여 블럭 형상의 고체전해질(140") 및 제2 전극(120) 외부의 불필요한 영역을 제거한다. 상기 적층체가 제거된 영역에 절연 물질층(150)을 형성하여 상기 블럭 형상의 고체전해질(140") 및 제2 전극(120)을 둘러싸도록 하는 것이다.
이 경우, 상기 불필요한 영역을 식각하여 제거하는 과정에서 상기 제2 전극(120)이 언더컷(undercut) 된다. 즉, 고체전해질 블럭의 둘레부가 d만큼씩 과식각된다. 반도체 메모리 장치의 집적도를 높이기 위해서는 가변저항 소자의 폭 D를 수 십 나노미터 정도로 작게 만들어야 하는데, 일반적인 고체전해질 및 에천트에 대하여 상기 d가 대략 10 nm 이상의 값을 가지므로 상기 가변저항 구조는 시장에서 요 구되는 정도의 크기로 제조되기 어렵다. 또 한 식각 공정에 의해 적층 구조의 옆면 손상이 커져서, 구체적으로는 조성의 불균일이 측벽에서 발생하여 원하는 전기적 성질을 얻기가 어렵다. 따라서, 고집적 메모리 장치를 얻기 위해서는 나노 스케일로 소형화가 가능한 새로운 구조의 가변저항소자가 필요하다.
본 발명은 수 내지 수십 나노미터 크기로 소형화가 가능한, 입체 구조의 고체전해질을 이용한 가변저항소자를 제공하고, 상기 가변저항소자를 이용하여 고집적화가 가능한 반도체 메모리 장치를 제공하는 데에 그 목적이 있다.
또한, 본 발명은 상기 입체 구조의 고체전해질을 이용한 가변저항소자의 전기적 특성을 이용하여 멀티 비트의 저장이 가능한 메모리 셀을 제공하고, 상기 메모리 셀을 포함하는 멀티 비트 반도체 메모리 장치를 제공하는 데에 목적이 있다.
또한, 본 발명은 상기 가변저항소자 및 메모리 셀의 제조방법을 제공하는 데 또다른 목적이 있다.
본 발명에 따른 반도체 메모리용 가변저항소자는,
도전성 물질로 형성된 제1 전극;
상기 제1 전극 상면에 형성되고, 각각 높이가 다른 적어도 둘 이상의 영역들을 갖는 입체 구조의 고체전해질; 및
상기 고체전해질의 높이가 다른 영역들을 덮도록 상기 고체전해질 상에 도전성 물질로 형성된 제2 전극; 을 포함한다.
상기 고체전해질은 도전성의 금속 또는 금속이온이 고르게 분포되어 있고, 전계 내에서 금속이온들이 이동함으로써 전기를 전도시키는 물질을 말하는 것으로, 이온화될 제1 금속 물질과 이를 솔리드 솔루션(solid solution) 상태로 포함할 수 있는 제2 금속 물질을 포함하는 것이 바람직하다.
상기 제1 전극은 기판 상에 편평하게 형성될 수 있고, 상기 제2 전극은 상기 고체전해질의 높이가 다른 영역들 중 낮은 영역을 메우고 그 상면이 편평해지도록 형성될 수 있다.
또한, 상기 가변저항소자를 이용한 반도체 메모리 셀은,
일단이 비트라인에 연결된 가변저항소자; 및 드레인측이 상기 가변저항소자의 타단에 연결되고, 소스측에 기준전압(Vss)이 인가되며, 게이트측이 워드라인에 연결된 트랜지스터; 를 포함한다. 본 발명에 따른 메모리 셀은 선택 트랜지스터 또는 다이오드 트랜지스터 등에 의해서 바이어싱 될 수 있다.
또한, 상기 메모리 셀을 이용한 반도체 메모리 장치는,
매트릭스 형으로 배치된 다수의 비트라인들 및 다수의 워드라인들과, 일단이 상기 다수의 비트라인들 중 대응되는 어느 하나의 비트라인에 연결되고, 다른 일단이 상기 다수의 워드라인들 중 대응되는 어느 하나의 워드라인에 연결된 다수의 상기 메모리 셀들로 이루어진 메모리 셀 어레이; 및 상기 워드라인들 중 선택된 적어도 하나의 워드라인을 소정 전압 레벨로 소정 시간동안 바이어싱하는 바이어스 회로;를 포함한다.
또한, 제1 전극과 제2 전극 사이에 구비된 고체전해질의 높이가 각각 다른 적어도 둘 이상의 영역들을 갖는 상기 가변저항소자의 전기적 특성을 이용하여 멀티 비트 반도체 메모리 장치를 제공할 수 있다. 이러한 멀티 비트 반도체 메모리 장치에는 상기 가변저항소자에 적어도 둘 이상의 레벨로 구분된 전하량이 인가되도록 하는 바이어스 회로가 구비된다. 상기 바이어스 회로는 소정 세기의 전류가 적어도 둘 이상의 레벨로 구분된 시간동안 인가되도록 할 수 있고, 소정 시간동안 적어도 둘 이상의 레벨로 구분된 세기의 전류가 인가되도록 할 수도 있다.
또한, 본 발명에 따른 반도체 메모리용 가변저항소자의 제조방법은,
기판 상에 절연층을 형성하고, 상기 절연층에 관통홀을 형성하여 그 바닥에 상기 기판 상면의 소정 부분이 노출되도록 하는 단계;
도전성 물질로 상기 관통홀의 바닥면 상에 편평하게 제1 전극을 형성하는 단계;
원자층 증착법을 이용하여 상기 관통홀의 오목한 윤곽을 따라 소정 두께로 고체전해질층을 형성하여 상기 고체전해질층 가운데에 높이가 낮은 영역이 형성되도록 하는 단계;
도전성 물질로 상기 고체전해질층의 높이가 낮은 영역을 메우고 그 상면이 편평해지도록 제2 전극을 형성하는 단계; 및
상기 관통홀 상측 영역만 남기고 상기 고체전해질층 및 제2 전극의 나머지 영역을 제거하는 단계; 를 포함한다.
또한, 본 발명에 따른 메모리 셀의 제조방법은, 워드라인 및 트랜지스터 구조가 형성된 기판을 마련하고, 상기 트랜지스터 구조의 드레인부와 상기 가변저항 소자의 제1 전극이 서로 접하도록 가변저항소자를 형성하고, 그 다음으로 상기 가변저항 소자의 제2 전극에 접하고 상기 워드라인과 수직을 이루도록 비트라인을 형성하는 과정을 포함한다.
이하, 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 표시한다.
도3은 본 발명에 따른 가변저항소자의 실시예를 도시한 단면도이다. 본 발명에 따른 반도체 메모리용 가변저항소자(200)는 제1 전극(230) 및 제2 전극(220)과 그 사이에 배치된 입체 구조의 고체전해질(240)을 포함한다. 상기 제1 및 제2 전극(230,220)은 금속 등의 도전성 물질로 형성되고, 상기 입체 구조의 고체전해질(240)은 높이가 서로 다른 두가지 영역을 갖는다. 여기서 상기 고체전해질(240)의 높이는 곧 상기 고체전해질로 채워진 두 전극 간의 거리를 의미한다.
상기 가변저항소자(200)는 블럭 형상을 가지는 것이 바람직하고, 상기 고체전해질(240)의 높이가 낮은 영역은 블럭 형상의 가운데에 위치하는 것이 바람직하다. 또한, 상기 고체전해질은 그 높이보다 폭이 넓은 형상을 가지는 것이 바람직하다.
상기 고체전해질(240)은 제1 금속과 음이온의 이온결합 물질로서, 음이온의 종류에 따라 Oxygen계열, Sulfur계열, Se계열, 및 Te계열 등으로 나눌 수 있다. 상기 제1 금속으로는 상기 각 음이온과 이온결합을 이루는 대다수의 금속이 채용될 수 있다. 예를 들어 XO, XS, GeTeX, GeSeX, SbSeX (제1 금속: X = Cu, Ag, Zn, 등) 등이 상기 고체전해질에 해당된다.
상기 고체전해질은 상기 제1 금속 물질에 대하여 솔리드 솔루션(solid solution) 상태로 포함될 수 있는 제2 금속 물질을 더 포함할 수 있다. 이러한 제2 금속 물질은 고체전해질 내에서 이온화되어 전하물질로서 기능하게 된다. 상기 제2 금속 물질이 차지하는 비율은 솔리드 솔루션 매질, 즉 상기 제1 금속과 음이온의 이온결합 물질의 퍼컬레이션 임계값(percolation limit)보다 낮은 것이 바람직하다. 퍼컬레이션 임계값보다 큰 비율로 함유된 경우는 전기적 자극에 대하여 비가역적인 변화를 일으킬 수 있으므로 반도체 메모리용으로 부적합하기 때문이다.
상기 가변저항소자(200)의 저항 값이 변하는 기본 원리는 미국특허 US 6,487,106호에 개시된 바 있다. 즉, 두 전극(220,230) 사이에 소정 시간동안 바이어스 전압이 인가되면 상기 고체전해질(240) 내에 전착물(electrodeposit)이 형성되어 두 전극(220,230) 사이의 저항 값이 작아지는 것이다. 이때, 전착물의 형성정도는 인가된 전하량, Q에 대략적으로 비례하고,
Q = I·Δt(여기서 I는 전류의 세기, Δt는 전류가 인가된 시간)인 관계에 있다. 따라서, 상기 가변저항소자(200)에 인가되는 전류의 세기(I) 또는 인가 시간(Δt)을 조절함으로써 그 저항 값을 다르게 할 수 있다.
그런데, 본 발명에 따른 가변저항소자(200)는 상기 도1에 도시된 선행기술에 따른 가변저항 구조와 달리 높이가 서로 다른 적어도 둘 이상의 영역을 갖는 입체 구조의 고체전해질(240) 및 그에 대응되는 제2 전극(220)을 구비한다. 이러한 구조적 차이는 가변저항소자(200)의 전기적 특성이 다음과 같이 차별화 되도록 한다.
상기 도3에 도시된 실시예와 같이 높이가 다른 두 가지 영역을 가지는 경우를 설명하면, 먼저 상기 제1 및 제2 전극(230,220)에 바이어스 전압이 인가되면, 두 전극 사이 즉, 고체전해질(240) 내에 전계가 형성된다. 상기 고체전해질(240)의 높이가 낮은 제1 영역에는 두 전극 사이의 거리가 가까우므로 더 강한 전계가 형성되고, 높이가 높은 제2 영역에는 상대적으로 약한 전계가 형성된다. 따라서 이들 영역들에서는 이온의 이동 거리가 다를 뿐만 아니라, 이동 속도도 다르다.
이런 구조적 특징으로 인해, 상기 가변저항소자(200)에 인가되는 전하량과 저항 값 변화량의 관계는 서로 비례하지 않고, 소정의 전하량 레벨에 대하여 저항 값이 비약적으로 변하는 전기적 특성을 보이게 된다. 상기 가변저항소자(200)의 이런 전기적 특성은 멀티 비트 반도체 메모리의 구현을 용이하게 한다. 즉, 바이어스 회로에 의해 인가되는 전류의 세기 또는 인가 시간을 둘 이상의 레벨로 나누어 바이어싱 함으로써 세 가지 이상의 차별화된 정보를 저장할 수 있다. 저항 값이 비약적 변화를 보이는 구간의 수는 상기 고체전해질의 높이가 다른 영역의 수에 따라 달라질 수 있다.
도4는 본 발명에 따른 가변저항 소자에 두 레벨의 전류를 인가한 경우의 저항 값 변화를 나타내는 그래프이다. 상기 도4는 GeSeCu(고체전해질)/Cu(전하물질)로 구성된 적층 구조를 이용하여 전기적 특성을 평가한 결과를 보여준다. 전류 밀도는 0.01mA로 고정해 놓은 상태에서 측정 voltage에서 전류 인가 시간을 변화시키면서 전기적 특성을 평가하였다. 먼저 점선 표시된 영역A를 보면, □표시 선도(41)는 인가시간 250ns로 전류를 인가하였을 때 저항치이며, ■표시 선도(45)는 500ns 로 인가시의 저항 변화이다. 상기 두 선도(41,45)를 비교하여 알 수 있는 바와 같이 전하의 이동 거리 차이로 인해 인가 시간이 짧을 경우가 인가 시간이 긴 경우보다 저항치가 높음을 알 수 있다. 즉, 전자가 이동할 수 있는 path가 작게 생성된다고 할 수 있다. 하측의 선도(42,46)들은 상기 전류 path가 생긴 후의 전압에 따른 저항치 변화를 측정한 것으로 전류 path가 생기면서 전압에 따른 저항 변화가 없는, 즉 ohm’s law를 따름을 알 수 있다.
도5는 본 발명에 따른 메모리 셀의 제1 실시예를 도시한 모식도이다. 본 실시예에 따른 메모리 셀은 본 발명에 따른 입체 구조의 고체전해질을 이용한 가변저항소자(200) 및 트랜지스터를 포함한다. 상기 가변저항소자(200)의 일단은 비트라인(BL)에 연결되고, 타단은 트랜지스터의 드레인(D)측에 연결된다. 상기 트랜지스터는 선택 트랜지스터인 것이 바람직하고, 선택 트랜지스터의 소스(S)측은 기준전압(Vss)에 연결되며, 게이트(G)측은 워드라인(WL)에 연결된다.
도6은 본 발명에 따른 메모리 셀의 제2 실시예를 도시한 모식도이다. 본 실시예에 따른 메모리 셀은 본 발명에 따른 입체 구조의 고체전해질을 이용한 가변저항소자(200) 및 다이오드 트랜지스터를 포함한다. 상기 가변저항소자(200)의 일단은 비트라인(BL)에 연결되고, 타단은 다이오드 트랜지스터의 애노드측에 연결된다. 상기 다이오드 트랜지스터의 캐소드측은 워드라인(WL)에 연결된다.
상기 도5 및 도6에 도시된 비트라인(BL)은 다수의 비트라인들 중 어느 하나이고, 워드라인(WL)도 다수의 워드라인들 중 어느 하나이다. 상기 비트라인 및 워드라인들은 서로 직교하는 다수의 스트라이프 상으로 형성될 수 있고, 이들이 교차 하는 격자점마다 각각 대응되는 메모리 셀이 배치될 수 있다. 본 발명에 따른 메모리 셀들이 격자 형태로 배치되어 메모리 셀 어레이를 이룰 수 있음은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다. 아울러, 다수의 단위 셀들로 이루어진 메모리 셀 어레이 구조는 미국 특허공보 US 6,667,900호 및 US 6,567,296호 등에 개시된 바 있다.
본 발명에 따른 반도체 메모리 장치는 전술한 바와 같이, 본 발명에 따른 가변저항소자를 갖는 메모리 셀들로 이루어진 매트릭스 구조의 메모리 셀 어레이 및 이러한 매트릭스 구조의 워드라인들 중 선택된 적어도 하나의 워드라인을 소정 전압 레벨로 소정 시간동안 바이어싱하는 바이어스 회로를 포함한다. 즉, 비트라인과 워드라인의 선택에 의해 임의의 메모리 셀을 어드레싱(addresing)하고, 상기 바이어스 회로에 의해 소정의 전류가 소정 시간동안 상기 가변저항소자에 인가되도록 함으로써 정보를 저장할 수 있다. 또한 마찬가지로 상기 가변저항소자에 정보의 저장 시보다 낮은 전압을 인가하여 저항 값을 얻음으로써 정보를 독출할 수 있음은 물론이다.
본 발명에 따른 멀티 비트 반도체 메모리 장치는 전술한 메모리 셀 어레이와 함께, 멀티 레벨 바이어싱이 가능한 바이어스 회로를 포함한다. 멀티 레벨 바이어스 회로는 선택된 메모리 셀의 상기 가변저항소자에 인가되는 전하량을 적어도 둘 이상의 레벨로 조절하는 것이 바람직하다. 구체적으로, 본 발명에 따른 멀티 비트 반도체 메모리 장치의 바이어스 회로는, 소정 세기의 전류가 적어도 둘 이상의 시간 레벨로 상기 가변저항소자에 인가되도록 하거나, 소정 시간동안 적어도 둘 이상 의 세기 레벨로 구분된 전류가 인가되도록 할 수 있다.
이하, 본 발명에 따른 입체 구조의 고체전해질을 이용한 가변저항소자 및 이를 포함하는 반도체 메모리 셀의 제조방법을 설명한다. 이하에서는 하나의 소자 또는 단위 셀을 제조하는 방법을 설명하고 있으나, 이와 같은 제조방법의 각 단계들을 확장하여 수행함으로써 반도체 메모리 장치의 제조가 가능함은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 자명할 것이다. 도7a 내지 도7c는 본 발명에 일 실시예에 따른 가변저항소자의 제조 공정을 도시한 공정도이다.
먼저, 도7a에 도시된 바와 같이, 기판(210) 상면에 절연층(250)을 형성하고, 소정 위치에 상기 절연층(250)을 관통하는 관통홀(255)을 형성한다. 상기 관통홀(255)의 형상은 사각형 또는 원형 등 다양하게 형성될 수 있다. 다만, 상기 절연층(250)의 두께, 즉 상기 관통홀의 높이보다 그 폭 또는 지름이 큰 것이 바람직하다. 상기 관통홀(255)의 폭 또는 지름은 수 내지 수십 나노미터의 크기를 가질 수 있다. 상기 관통홀(255)의 바닥면에는 도전성 물질로 제1 전극(230)을 형성한다.
상기 절연층(250)은 SiO2로 이루어질 수 있고, 상기 관통홀(255)은 통상의 포토마스킹(photomasking) 공정으로 형성될 수 있고, 상기 제1 전극(230)은 스퍼터링(sputtering), 화학기상증착(CVD), 또는 원자층증착(ALD)등에 의해 형성될 수 있다. 상기 제1 전극(230) 및 이하에서 설명될 제2 전극(220)의 재료로는 도전성이 우수한 은(Ag), 구리(Cu) 등의 다양한 금속이 채용될 수 있다.
또한, 상기 기판(210)에는 상기 절연층(250) 형성에 앞서 박막 트랜지스터 구조 또는 다이오드 구조가 마련될 수 있다. 이 경우, 상기 관통홀(255)이 형성되는 위치는 트랜지스터 구조의 드레인부 또는 다이오드 구조의 애노드부인 것이 바람직하고, 상기 트랜지스터 구조의 게이트부 또는 다이오드 구조의 캐소드부는 스트라이프 형상의 워드라인과 연결된다. 상기 워드라인은 도핑된 실리콘 패턴으로 형성될 수 있다.
다음으로는, 도7b에 도시된 바와 같이, 원자층 증착(ALD: Atomic Layer Deposition)법을 이용하여 상기 관통홀(255)의 오목한 윤곽을 따라 소정 두께로 고체전해질층(240')을 형성한다. 원자층 증착법이란, 반응로 내로의 소오스 가스 공급, 소오스 퍼지 가스 공급에 의한 소오스 가스 퍼지, 반응물 가스 공급, 및 반응물 퍼지 가스 공급에 의한 반응물 가스 퍼지를 한 사이클로 하여 원자층 수준의 막질을 형성하고, 이러한 사이클을 여러 번 반복함으써 원하는 두께의 박막을 형성하는 박막 증착법을 말한다. 예를들어 GST(Ge-Sb-Te) 박막을 증착하는 경우, 게르마늄(Ge), 안티몬(Sb), 및 텔루르(Te) 원자층을 번갈아 가며 증착하되, 각 원자층을 그 성분비에 해당하는 빈도로 증착할 수 있다.
일 예로, 상기 GST에 은(Ag) 또는 구리(Cu) 등의 제1 금속이 솔리드 솔루션 상태로 포함된 고체전해질층(240')을 형성하고자 하는 경우에도 전술한 GST의 증착 과정 중간중간에 소정 성분비에 해당하는 빈도로 제1 금속의 원자층을 형성함으로써 상기 제1 금속이 고체전해질 내에 고르게 분포되도록 할 수 있다. 상기 제1 금속은 제2 금속인 텔루르(Te)와의 관계에서 솔리드 솔루션 상태로 포함될 수 있는 금속 중에서 선택된 어느 하나 이고, 그 성분비는 퍼컬레이션 임계값보다 작은 것 이 바람직하다.
전술한 예 이 외에 고체전해질층(240') 형성에는 다양한 재료가 사용될 수 있으며, 그 재료의 특성 및 종류는 상기 본 발명에 따른 가변저항소자에 대한 설명에서 언급된 바와 같다.
다음으로는, 상기 도7c에 도시된 바와 같이, 상기 고체전해질층(240') 상에 도전성 물질로 제2 전극층(220')을 형성한다. 상기 제2 전극층(220')은 상기 제1 전극(230)과 마찬가지로 도전성이 우수한 금속으로 스퍼터링(sputtering), 화학기상증착(CVD), 또는 원자층증착(ALD) 등을 수행함으로써 형성된다. 다만, 상기 관통홀(255)의 폭 또는 지름이 대략 50 nm에 가깝거나 그보다 작은 경우에는 화학기상증착(CVD), 또는 원자층증착(ALD)을 수행하는 것이 바람직하다. 상기 제2 전극층(220')은 상기 고체전해질층(240') 중심의 오목한 홈부분(221)을 메우고, 소정 두께로 적층되어 그 상면이 편평해 지도록 형성된다.
본 발명에 따른 가변저항소자는 상기 관통홀 상부에 배치된 구조를 제외한 나머지 부분(도7c의 점선 바깥쪽 부분)을 제거함으로써 완성된다. 전술한 바와 같이, 상기 기판(210)에 워드라인 및 트랜지스터 또는 다이오드 트랜지스터 구조가 형성되어 있는 경우, 상기 제2 전극(220) 상측에 상기 워드라인과 수직한 방향으로 비트라인을 형성함으로써 반도체 메모리 셀을 제공할 수 있다. 이때, 상기 비트라인은 도핑된 실리콘 패턴 등으로 형성될 수 있다.
이상에서 본 발명에 따른 바람직한 실시예가 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변 형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 보호범위는 첨부된 특허청구범위에 의해서 정해져야 할 것이다.
본 발명은 수 내지 수십 나노미터 크기로 소형화가 가능한, 입체 구조의 고체전해질을 이용한 가변저항소자를 제공하고, 상기 가변저항소자를 이용하여 고집적화가 가능하고 발열량이 적은 반도체 메모리 장치를 제공하는 효과가 있다.
또한, 본 발명은 상기 입체 구조의 고체전해질을 이용한 가변저항소자의 전기적 특성을 이용하여 멀티 비트의 저장이 가능한 메모리 셀을 제공하고, 상기 메모리 셀을 포함하는 멀티 비트 반도체 메모리 장치를 제공하는 효과가 있다.
또한, 본 발명은 상기 가변저항소자 및 메모리 셀의 제조방법을 제공하는 효과가 있다.

Claims (33)

  1. 도전성 물질로 형성된 제1 전극;
    상기 제1 전극 상면에 형성되고, 각각 높이가 다른 적어도 둘 이상의 영역들을 갖는 입체 구조의 고체전해질; 및
    상기 고체전해질의 높이가 다른 영역들을 덮도록 상기 고체전해질 상에 도전성 물질로 형성된 제2 전극; 을 포함하는 반도체 메모리용 가변저항소자.
  2. 제 1항에 있어서,
    상기 고체전해질은 그 가운데 부분에 높이가 상대적으로 낮은 제1영역이 형성되고, 상기 제1영역 둘레에 높이가 상대적으로 높은 제2영역이 형성된 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  3. 제 1항에 있어서,
    상기 고체전해질은 산소(O), 황(S), 셀렌(Se), 및 델루르(Te)로 이루어진 그룹에서 선택된 어느 하나의 음이온 물질과, 상기 음이온과 이온결합을 이루는 제1 금속 물질을 포함하는 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  4. 제 3항에 있어서,
    상기 고체전해질은 상기 제1 금속 물질에 대하여 솔리드 솔루션(solid solution) 상태로 포함될 수 있는 제2 금속 물질을 더 포함하는 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  5. 제 4항에 있어서,
    상기 고체전해질은 상기 제2 금속 물질의 성분비가 그 퍼컬레이션 임계값(percolation limit)의 범위 내인 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  6. 일단이 비트라인에 연결된 가변저항소자; 및
    드레인측이 상기 가변저항소자의 타단에 연결되고, 소스측에 기준전압(Vss)이 인가되며, 게이트측이 워드라인에 연결된 트랜지스터; 를 포함하고,
    상기 가변저항소자는,
    도전성 물질로 형성된 제1 전극;
    상기 제1 전극 상면에 형성되고, 각각 높이가 다른 적어도 둘 이상의 영역들을 갖는 입체 구조의 고체전해질;
    상기 고체전해질의 높이가 낮은 영역을 메우고 그 상면이 편평해지도록 상기 고체전해질 상에 도전성 물질로 형성된 제2 전극; 을 포함하는 것을 특징으로 하는 반도체 메모리 셀.
  7. 제 6항에 있어서,
    상기 가변저항소자의 고체전해질은 그 가운데 부분에 높이가 상대적으로 낮은 제1영역이 형성되고, 상기 제1영역 둘레에 높이가 상대적으로 높은 제2영역이 형성된 것을 특징으로 하는 반도체 메모리 셀.
  8. 제 6항에 있어서,
    상기 고체전해질은 산소(O), 황(S), 셀렌(Se), 및 델루르(Te)로 이루어진 그룹에서 선택된 어느 하나의 음이온 물질과, 상기 음이온과 이온결합을 이루는 제1 금속 물질을 포함하는 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  9. 제 8항에 있어서,
    상기 고체전해질은 상기 제1 금속 물질에 대하여 솔리드 솔루션(solid solution) 상태로 포함될 수 있는 제2 금속 물질을 더 포함하는 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  10. 제 9항에 있어서,
    상기 고체전해질은 상기 제2 금속 물질의 성분비가 그 퍼컬레이션 임계값(percolation limit)의 범위 내인 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  11. 일단이 비트라인에 연결된 가변저항소자; 및
    애노드(anode)측이 상기 가변저항소자의 타단에 연결되고, 캐소드(cathod)측이 워드라인에 연결된 다이오드 트랜지스터; 를 포함하고,
    상기 가변저항소자는,
    도전성 물질로 편평하게 형성된 제1 전극;
    상기 제1 전극 상면에 형성되고, 각각 높이가 다른 적어도 둘 이상의 영역들을 갖는 입체 구조의 고체전해질;
    상기 고체전해질 상에, 도전성 물질로 이루어지고, 상기 고체전해질의 높이가 낮은 영역 및 높은 영역을 덮어 그 상면이 편평해지도록 형성된 제2 전극; 을 포함하는 것을 특징으로 하는 반도체 메모리 셀.
  12. 매트릭스 형으로 배치된 다수의 비트라인들 및 다수의 워드라인들과, 일단이 상기 다수의 비트라인들 중 대응되는 어느 하나의 비트라인에 연결되고, 다른 일단이 상기 다수의 워드라인들 중 대응되는 어느 하나의 워드라인에 연결된 다수의 메모리 셀로 이루어진 메모리 셀 어레이; 및
    상기 워드라인들 중 선택된 적어도 하나의 워드라인을 소정 전압 레벨로 소정 시간동안 바이어싱하는 바이어스 회로;를 포함하고,
    상기 메모리 셀은,
    도전성 물질로 편평하게 형성된 제1 전극과, 상기 제1 전극 상면에 형성되고 각각 높이가 다른 적어도 둘 이상의 영역들을 갖는 입체 구조의 고체전해질과, 상기 고체전해질 상에 도전성 물질로 이루어지고 상기 영역들 중 높이가 낮은 영역 및 높은 영역을 덮어 그 상면이 편평해지도록 형성된 제2 전극을 구비하며, 상기 제1 및 제2 전극 중 어느 하나가 상기 비트라인에 연결된 가변저항소자; 및
    드레인측이 상기 가변저항소자의 나머지 전극에 연결되고, 소스측에 기준전압(Vss)이 인가되며, 게이트측이 워드라인에 연결된 트랜지스터; 를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 12항에 있어서,
    상기 가변저항소자의 고체전해질은 그 가운데 부분에 높이가 상대적으로 낮은 제1영역이 형성되고, 상기 제1영역 둘레에 높이가 상대적으로 높은 제2영역이 형성된 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 12항에 있어서,
    상기 고체전해질은 산소(O), 황(S), 셀렌(Se), 및 델루르(Te)로 이루어진 그룹에서 선택된 어느 하나의 음이온 물질과, 상기 음이온과 이온결합을 이루는 제1 금속 물질을 포함하는 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  15. 제 14항에 있어서,
    상기 고체전해질은 상기 제1 금속 물질에 대하여 솔리드 솔루션(solid solution) 상태로 포함될 수 있는 제2 금속 물질을 더 포함하는 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  16. 제 15항에 있어서,
    상기 고체전해질은 상기 제2 금속 물질의 성분비가 그 퍼컬레이션 임계값(percolation limit)의 범위 내인 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  17. 매트릭스 형으로 배치된 다수의 비트라인들 및 다수의 워드라인들과, 일단이 상기 다수의 비트라인들 중 대응되는 어느 하나의 비트라인에 연결되고, 다른 일단이 상기 다수의 워드라인들 중 대응되는 어느 하나의 워드라인에 연결된 다수의 메모리 셀로 이루어진 메모리 셀 어레이; 및
    선택된 메모리 셀에, 기입하고자 하는 정보에 따라 적어도 둘 이상의 레벨로 구분된 전하량이 인가되도록 하는 바이어스 회로;를 포함하고,
    상기 메모리 셀은,
    도전성 물질로 편평하게 형성된 제1 전극과, 상기 제1 전극 상면에 형성되고 각각 높이가 다른 적어도 둘 이상의 영역들을 갖는 입체 구조의 고체전해질과, 상기 고체전해질 상에 도전성 물질로 이루어지고 상기 영역들 중 높이가 낮은 영역 및 높은 영역을 덮어 그 상면이 편평해지도록 형성된 제2 전극을 구비하며, 상기 제1 및 제2 전극 중 어느 하나가 상기 비트라인에 연결된 가변저항소자; 및
    드레인측이 상기 가변저항소자의 나머지 전극에 연결되고, 소스측에 기준전압(Vss)이 인가되며, 게이트측이 워드라인에 연결된 트랜지스터; 를 포함하는 것을 특징으로 하는 멀티 비트 반도체 메모리 장치.
  18. 제 17항에 있어서,
    상기 바이어스 회로는 소정 세기의 전류가 적어도 둘 이상의 레벨로 구분된 시간동안 인가되도록 하는 것을 특징으로 하는 멀티 비트 반도체 메모리 장치.
  19. 제 17항에 있어서,
    상기 바이어스 회로는 소정 시간동안 적어도 둘 이상의 레벨로 구분된 세기의 전류가 인가되도록 하는 것을 특징으로 하는 멀티 비트 반도체 메모리 장치.
  20. 제 17항에 있어서,
    상기 가변저항소자의 고체전해질은 그 가운데 부분에 높이가 상대적으로 낮은 제1영역이 형성되고, 상기 제1영역 둘레에 높이가 상대적으로 높은 제2영역이 형성된 것을 특징으로 하는 멀티 비트 반도체 메모리 장치.
  21. 제 17항에 있어서,
    상기 고체전해질은 산소(O), 황(S), 셀렌(Se), 및 델루르(Te)로 이루어진 그룹에서 선택된 어느 하나의 음이온 물질과, 상기 음이온과 이온결합을 이루는 제1 금속 물질을 포함하는 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  22. 제 21항에 있어서,
    상기 고체전해질은 상기 제1 금속 물질에 대하여 솔리드 솔루션(solid solution) 상태로 포함될 수 있는 제2 금속 물질을 더 포함하는 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  23. 제 22항에 있어서,
    상기 고체전해질은 상기 제2 금속 물질의 성분비가 그 퍼컬레이션 임계값(percolation limit)의 범위 내인 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  24. 매트릭스 형으로 배치된 다수의 비트라인들 및 다수의 워드라인들과, 일단이 상기 다수의 비트라인들 중 대응되는 어느 하나의 비트라인에 연결되고, 다른 일단이 상기 다수의 워드라인들 중 대응되는 어느 하나의 워드라인에 연결된 다수의 메모리 셀로 이루어진 메모리 셀 어레이; 및
    선택된 메모리 셀에, 기입하고자 하는 정보에 따라 적어도 둘 이상의 레벨로 구분된 전하량이 인가되도록 하는 바이어스 회로;를 포함하고,
    상기 메모리 셀은,
    도전성 물질로 편평하게 형성된 제1 전극과, 상기 제1 전극 상면에 형성되고 각각 높이가 다른 적어도 둘 이상의 영역들을 갖는 입체 구조의 고체전해질과, 상기 고체전해질 상에 도전성 물질로 이루어지고 상기 영역들 중 높이가 낮은 영역 및 높은 영역을 덮어 그 상면이 편평해지도록 형성된 제2 전극을 구비하며, 상기 제1 및 제2 전극 중 어느 하나가 상기 비트라인에 연결된 가변저항소자; 및
    애노드(anode)측이 상기 제1 및 제2 전극 중 나머지 하나에 연결되고, 캐소드(cathod)측이 워드라인에 연결된 다이오드 트랜지스터; 를 포함하는 것을 특징으로 하는 멀티 비트 반도체 메모리 장치.
  25. 제 24항에 있어서,
    상기 바이어스 회로는 소정 세기의 전류가 적어도 둘 이상의 레벨로 구분된 시간동안 인가되도록 하는 것을 특징으로 하는 멀티 비트 반도체 메모리 장치.
  26. 기판 상에 절연층을 형성하고, 상기 절연층에 관통홀을 형성하여 그 바닥에 상기 기판 상면의 소정 부분이 노출되도록 하는 단계;
    도전성 물질로 상기 관통홀의 바닥면 상에 편평하게 제1 전극을 형성하는 단계;
    원자층 증착법을 이용하여 상기 관통홀의 오목한 윤곽을 따라 소정 두께로 고체전해질층을 형성하여 상기 고체전해질층 가운데에 높이가 낮은 영역이 형성되도록 하는 단계;
    도전성 물질로 상기 고체전해질층의 높이가 낮은 영역을 메우고 그 상면이 편평해지도록 제2 전극을 형성하는 단계; 및
    상기 관통홀 상측 영역만 남기고 상기 고체전해질층 및 제2 전극의 나머지 영역을 제거하는 단계; 를 포함하는 가변저항소자의 제조방법.
  27. 제 26항에 있어서,
    상기 고체전해질은 산소(O), 황(S), 셀렌(Se), 및 델루르(Te)로 이루어진 그룹에서 선택된 어느 하나의 음이온 물질과, 상기 음이온과 이온결합을 이루는 제1 금속 물질을 포함하는 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  28. 제 27항에 있어서,
    상기 고체전해질은 상기 제1 금속 물질에 대하여 솔리드 솔루션(solid solution) 상태로 포함될 수 있는 제2 금속 물질을 더 포함하는 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  29. 제 28항에 있어서,
    상기 고체전해질은 상기 제2 금속 물질의 성분비가 그 퍼컬레이션 임계값(percolation limit)의 범위 내인 것을 특징으로 하는 반도체 메모리용 가변저항소자.
  30. 제 26항에 있어서,
    상기 고체전해질층을 형성하는 단계는,
    상기 고체전해질을 구성하는 각 성분들의 원자층을 번갈아가며 증착하되, 그 성분비에 해당하는 빈도로 증착하는 것을 특징으로 하는 가변자항소자의 제조방법.
  31. 제 26항에 있어서,
    상기 관통홀은 그 높이보다 폭이 더 크게 형성되는 것을 특징으로 하는 가변저항소자의 제조방법.
  32. 제 26항에 있어서,
    상기 관통홀은 그 폭이 수 내지 수십 나노미터로 형성되는 것을 특징으로 하는 가변저항소자의 제조방법
  33. 워드라인 및 트랜지스터 구조가 형성된 기판을 마련하는 단계;
    상기 기판 상에 절연층을 형성하고, 상기 절연층에 관통홀을 형성하여 그 바닥에 상기 트랜지스터 구조의 드레인부가 노출되도록 하는 단계;
    도전성 물질로 상기 관통홀의 바닥면 상에 편평하게 제1 전극을 형성하는 단계;
    원자층 증착법을 이용하여 상기 관통홀의 오목한 윤곽을 따라 소정 두께로 고체전해질층을 형성하여 상기 고체전해질층 가운데에 높이가 낮은 영역이 형성되도록 하는 단계;
    도전성 물질로 상기 고체전해질층의 높이가 낮은 영역을 메우고 그 상면이 편평해지도록 제2 전극을 형성하는 단계;
    상기 관통홀 상측 영역만 남기고 상기 고체전해질층 및 제2 전극의 나머지 영역을 제거하는 단계; 및
    상기 제2 전극의 상면에 접하고, 상기 워드라인과 직교하는 방향으로 비트라인 구조를 형성하는 단계; 를 포함하는 반도체 메모리 셀의 제조방법.
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