KR20040033017A - 상 변화 재료 메모리 디바이스 - Google Patents

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Abstract

상 변화 재료 메모리 셀(10)은 싱귤레이팅되고, 컵형상을 이룬 상 변화 재료(18)로 형성될 수 있다. 컵형상 상 변화 재료(18)의 내부는 열 절연재료(22)로 채워질 수 있다. 결과적으로, 상 변화 재료(18)를 상향으로 통하는 열 손실은 감소되고 상 변화 재료(18)와 디바이스(10)의 나머지간의 접착문제는 몇몇 실시예에서 마찬가지로 감소될 수 있다. 또한, 장벽층(20)은 몇몇 실시예에서, 상부 전극(28)으로 부터 상 변화 재료(18)내로의 종(species)의 통합을 감소시키는 디바이스(10)의 나머지 사이에 구비될 수 있다. 화학기계적 연마가 몇몇 실시예에서, 상 변화 재료의 효과를 감소시키는 상 변화 재료(18)를 형성하기 위해 이용될 수 있다.

Description

상 변화 재료 메모리 디바이스{Phase Change Material Memory Device}
상(phase) 변화 재료는 적어도 두 개의 상이한 상태를 갖는다. 이들 상태는 결정질 및 비결정질 상태로 일컬어진다. 이들 상태간의 천이는 선택적으로 개시될 수 있다. 이들 상태는 비결정질 상태가 일반적으로 비결정질 상태 보다 높은 저항성을 나타내기 때문에 구별될 수 있다. 비결정질 상태는 더욱 교란된 원자 구조를 포함한다. 일반적으로 임의의 상 변화 재료가 이용될 수 있다. 몇몇 실시예에서, 박막 칼코지나이드 합금 재료가 특히 적합할 수 있다.
상 변화 재료는 역으로 유도될 수 있다. 그러므로, 메모리는 비결정질로부터 결정질 상태로 변화할 수 있고 그후 온도 변화에 따라 비결정질 상태로 변화할 수 도 있고, 그 반대로 될 수 있다. 사실상, 각각의 메모리 셀은 고 저항상태 와 저 저항상태 간에 역전가능하게 변화한다. 상 변화는 저항성 가열에 의해 유도될 수 있다.
본 발명은 일반적으로 전자 메모리에 관한 것으로 상세히는 상 변화 재료를 사용하는 전자 메모리에 관한 것이다.
도 1은 본 발명의 한 실시예에 따른 확대 단면도.
도 2는 도 1에 도시된 도면을 가로방향으로 취한 경우 도 1에 도시된 디바이스의 확대 단면도.
도 3은 도 1 및 도 2에 도시된 실시예의 최상부 평면도.
도 4는 본 발명의 한 실시예에 따른 도 1의 구조의 초기 프로세싱에 대한 확대 단면도.
도 5는 본 발명의 한 실시예에 따른 도 4에 도시된 구조의 후속 프로세싱을 나타내는 도.
도 6은 본 발명의 한 실시예에 따른 도 5에 도시된 구조의 후속 프로세싱을 나타내는 도.
도 7은 본 발명의 한 실시예에 따른 도 6에 도시된 실시예의 후속 프로세싱을 나타내는 도.
몇몇 실시예에서, 셀은 다수의 상태를 가질 수 있다. 즉, 각각의 상태가 그저항성에 의해 구별될 수 있기 때문에, 다수의 저항 측정된 상태가 가능하여, 복수 비트의 데이터가 단일 셀에 저장될 수 있게 한다.
다양한 상 변화 합금이 공지되어 있다. 일반적으로, 칼코지나이드 합금은 주기율표상의 6족에 있는 하나이상의 원소를 함유한다. 특정한 하나의 적절한 합금 군은 GeSbTe 합금이다.
상 변화 재료는 절연체를 통하여 포어 또는 패시지 내에 형성될 수 있다. 상 변화 재료는 포어의 한 단부상에 있는 상부 및 하부 전극에 연결될 수 있다. 이 문제에 대한 한 해결책은 절연체와 상 변화 재료간의 접착을 촉진시키는 계면층(interfacial layer)을 제공하는 것이다. 일반적으로, 계면층은 티타늄과 같은 컨덕터이다.
특히, 상 변화 재료의 신장된 길이의 사용으로 인해 분리 가능성이 발생한다. 상 변화 재료의 컬럼 스트라이프의 사용은 후속 공정단계로부터의 열 팽창 및 수축에도 불구하고 길이 스트라이프를 따른 접착을 필요로 한다. 집적회로 처리 흐름에서 부품이 집적됨에 따라 요구되는 바와 같은 후속 박박 증착과 상 변화 재료 스택 자체부터의 컬럼 라인을 따라 누적되는 응력이 존재한다.
대안으로, 접착제층이 절염체와 상 변화 재료 사이에 위치될 수 있다. 그러나, 접착제층은 상 변화 재료를 열화시키거나 처리 비용을 증대시킬 수 있다.
기존 상 변화 재료에 대한 다른 문제는 열손실이 셀을 통하여 상향으로 발생한다는 것이다. 열손실이 많을수록, 열이 상 변화를 프로그래밍하도록 유도하는 데에 이용되기 때문에 필요로 되는 프로그래밍 전류가 더 많다.
또다른 문제는 상부전극으로부터 상 변화 재료내부로의 종의 통합이다. 종 통합은 상 변화 재료의 프로그래밍 특성에 유해한 영향을 미칠 수 있다.
기존의 상 변화 재료 메모리에 의한 다른 문제는 상 변화 재료의 드라이 에칭이 필요하다는 것이다. 상 변화 재료 스택의 드라이 에칭은 복잡한 프로세스이다. 하부절단 및 재입력 프로파일에 관한 문제에도 직면할 수 있다.
따라서, 더욱 유익한 기술을 이용하여 제조될 수 있는 상 변화 메모리의 양호한 설계가 필요하다.
도 1을 참조하면, 상 변화 메모리 셀(10)은 한 실시예에서 실리콘 기판일 수 있는 기판(12)상에 형성될 수 있다. 한 쌍의 하부전극(14)이 기판(12) 위에 형성될 수 있다. 전극(14)은 절연체(16)에 의해 분리될 수 있다. 포어는 하부 전극(14)과 상부 전극(28) 사이에서 하부 전극(14) 위에 형성된다. 포어는 유사한 형태를 이룬 장벽층(20)에 의해 커버된 테이퍼된, 컵-형태 상 변화 재료를 포함한다. 채움 절연체(22)는 장벽층(20)과 상 변화 재료(18)의 중앙부분을 채운다. 에치 스톱층(24)은 장벽층(26) 하부에 가로놓이고 다시 상부 전극(28) 하부에 가로놓인다.
도 2를 참조하면, 상부 전극(28)은 두 인접 포어를 따라 뻗는다. 포어는 절연체(6)에 의해 분리될 수 있다. 포어에 의해 정의된 셀은 몇몇 실시예에서 기판(12)을 가로질러 다수로 분포될 수 있다. 도 3에서 알 수 있는 바와 같이, 각각의 전극(28)은 에치 스톱 층(24)에 의해 커버된 절연체(6)에 의해 분리된, 엘리먼트(14,18,20 및 22)를 포함하는 다수의 포어를 커버한다.
한 실시예에 따라, 메모리 셀(10)을 형성하기 위한 한 기술은 도 4에 도시된 바와 같이, 종래의 패터닝 및 증착 기술을 이용하여 기판(12)상에 초기에 하부 전극(14)을 형성하는 것을 포함한다. 임의의 종래의 기술이 전극(14)을 형성하기 위해 이용될 수 있다. 전극(14)은 코발트 실리사이드를 포함하는 다양한 컨덕터로 형성될 수 있다.
절연체(16)는 패터닝된 하부 전극(14) 위에 증착된다. 한 실시예에서, 절연체(16)는 전기 및 열 절연체이다. 한 적절한 재료는 한 실시예에서 50 내지 1500 옹스트롬의 두께로 형성될 수 있는 실리콘 이산화물이다. 다음에 연마, 예를들어 화학기계적 연마(CMP;chemical mechanical planarization)가 광역 및 국부적 평탄화를 달성하기 위해 수행된다. 소망된다면, 그후 CMP 에치 스톱 층(24)의 증착이 이어진다. 층(24)은 한 실시예에서 10 내지 1000 옹스트롬 두께를 갖는 폴리실리콘 또는 실리콘 질화물일 수 있다.
다음에 도 5를 참조하면, 포어 개구(32), 에치 스톱 층(24)을 통하여 정의된, 는 측벽 스페이서(30)를 수용한다. 측벽 스페이서(30)는 절연층을 증착하고 하부 전극(14)과 에치 스톱 층(24)으로부터의 층을 선택적으로 이방성 드라이 에칭하는 표준기술을 이용하여 형성될 수 있다. 절연 스페이서(30)는 Si3N4와 같은 실리콘 질화물 또는 실리콘 이산화물로 이루어 질 수 있다. 절연 스페이서(30)의 두께는 한 실시예에서 50 내지 2000옹스트롬 범위이다.
도 6을 참조하면, 도 5에 도시된 구조 위에 상 변화층(18), 장벽층(20), 및 채움 절연체(22)가 순차 방식으로 증착되어 있다. 상 변화 재료층(18)은 한 실시예에서 50 내지 1000 옹스트롬 두께를 갖는 Ge2Sb2Te5와 같은 칼코지나이드-기반 재료일 수 있다. 장벽층(20)은 예를들어, 10 내지 500 옹스트롬 범위의 두께를 갖는 예를들어 티타늄, 티타늄 질화물 또는 실리콘 질화물일 수 있다. 채움 절연체(22)는 저열 및 전기 전도도를 갖춘 임의의 절연체일 수 있다. 적절한 채움 절연체(22)의 예는 예로서 500 내지 10,000 옹스트롬의 두께를 갖는 실리콘 이산화물 또는 Si3N4와 같은 실리콘 질화물을 포함한다.
도 7을 마지막으로 참조하면, CMP는 에치 스톱 층(24) 위의 모든 영역의 채움 절연체(22), 장벽층(20) 및 상 변화 재료(18)를 제거한다. CMP는 상 변화 재료(18)의 구조를 정의하는 한편 한 실시예에서 드라이 에칭을 할 필요를 없앤다. 상기한 바와 같이, 드라이 에칭의 이용은 처리 흐름을 복잡하게 하고 하부절단 및 재입력 프로파일의 문제를 야기한다. 더욱이, 상 변화 재료(18)는 인캡슐레이팅되고, 싱귤레이팅된 영역 내부에 정의되므로, 상 변화 재료(18)와 주위 재료간의 접착문제는 뒤따르는 열 응력에 노출 된 후에도, 실질적으로 감소되거나 심지어 제거된다.
상 변화 재료(18) 위에 절연체(22)의 부과는 상향 열 손실을 감소시킨다. 열 손실은 동일한 프로그래밍 효과를 얻기 위해 더욱 큰 프로그래밍 전류를 필요로하는 결과로 된다.
도 1에 도시된 바와 같이, 도 7의 구조는 장벽층(26)과 상부 전극(28)으로 커버될 수 있다. 한 실시예에서, 장벽층(26)은 10 내지 500 옹스트롬 범위의 두께인 티타늄, 티타늄 질화물 또는 티타늄-텅스텐일 수 있다. 상부 전극(28)은 한 실시예에서,200 내지 20000 옹스트롬 범위의 두께를 갖는 알루미늄 구리 합금일 수 있다. 장벽층(26)의 사용은 몇몇 실시예에서 상부 전극(28)으로 부터 상 변화 재료(18)내로의 종(species)의 통합을 감소시킨다. 상부 전극(28)과 장벽층(26)은 도1, 2 및 3에 도시된 구조를 형성하기 위해 표준 포토리소그래픽 및 드라이 에칭기술을 사용하여 패터닝될 수 있다.
본 발명이 제한된 수의 실시예에 대해 설명되었지만, 당업자는 이로부터 다양한 수정 및 변형을 인식할 것이다. 첨부된 특허청구의 범위는 본 발명의 진정한 정신 및 범위에 속하는 모든 수정 및 변형을 포함하는 것으로 의도된다.

Claims (39)

  1. 싱귤레이팅된 개구를 형성하는 단계;
    상기 개구에 컵형상 상 변화 재료를 형성하는 단계; 및
    컵형상 상 변화 재료에 열적 절연성 재료를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1 항에 있어서, 전극 및 장벽층을 형성하는 단계를 포함하고, 상기 전극은 상기 장벽층을 통하여 상기 상 변화 재료에 연결된 것을 특징으로 하는 방법.
  3. 제1 항에 있어서, 상기 상 변화 재료에 전기적으로 연결된 전극을 형성하고, 장벽층을 이용하여 상기 상 변화 재료로부터 상기 전극내의 종을 분리시키는 단계를 포함하는 것을 특징으로 하는 방법.
  4. 제1 항에 있어서, 상향으로 향하는 열 손실을 감소시키기 위해 상기 상 변화 재료를 절연시키는 단계를 포함하는 것을 특징으로 하는 방법.
  5. 제1 항에 있어서, 평탄화 공정을 이용하여 상기 상 변화 재료를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제5 항에 있어서, 화학기계 연마 기술을 이용하여 상기 상 변화 재료를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  7. 제1 항에 있어서, 상기 싱귤레이팅된 개구에 측벽 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  8. 제7 항에 있어서, 상기 개구에 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  9. 제8 항에 있어서, 상기 상 변화 재료의 컵형상을 형성하도록 상기 측벽 스페이서를 이용하는 단계를 포함하는 것을 특징으로 하는 방법.
  10. 지지 구조체;
    상기 지지 구조체 위에 있고, 그 내부에 형성된 개구를 갖는, 절연체;
    상기 개구내의 컵형상 상 변화 재료; 및
    상기 컵형상 상 변화 재료내의 열적 절연성 재료를 포함하는 것을 특징으로 하는 메모리.
  11. 제10 항에 있어서, 상기 열적 절연성 재료는 상기 컵형상 상 변화 재료를 채우는 것을 특징으로 하는 메모리.
  12. 제10 항에 있어서, 전극 및, 상기 전극과 상기 상 변화 재료사이에 있는 장벽층을 포함하고, 상기 전극은 상기 장벽층을 통하여 상기 상 변화 재료에 연결된 것을 특징으로 하는 메모리.
  13. 제10 항에 있어서, 상기 상 변화 재료로부터 상기 전극내의 종을 분리시키기 위해 상기 상 변화 재료에 전기적으로 연결된 전극을 포함하는 것을 특징으로 하는 메모리.
  14. 제10 항에 있어서, 상향으로 향한 열 손실을 감소시키도록 상기 상 변화 재료 위에 절연체를 포함하는 것을 특징으로 하는 메모리.
  15. 제10 항에 있어서, 상기 상 변화 재료는 싱귤레이팅되는 것을 특징으로 하는 메모리.
  16. 제15 항에 있어서, 상기 싱귤레이팅된 개구내에 측벽 스페이서를 포함하는 것을 특징으로 하는 메모리.
  17. 제16 항에 있어서, 상기 개구내에 전극을 포함하는 것을 특징으로 하는 메모리.
  18. 제17 항에 있어서, 상기 컵형상 상 변화 재료는 상기 측벽 스페이서 위에 형성되는 것을 특징으로 하는 메모리.
  19. 제10 항에 있어서, 상 변화 재료는 일반적으로 측벽 스페이서에 평행한 것을 특징으로 하는 메모리.
  20. 상 변화 재료를 형성하는 단계;
    상기 상 변화 재료 위에 전극을 형성하는 단계; 및
    상기 상 변화 재료로부터 상기 전극을 분리하는 단계를 포함하는 것을 특징으로 하는 방법.
  21. 제20 항에 있어서, 상기 상 변화 재료와 상기 전극사이에 장벽층을 통합하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제21 항에 있어서, 컨덕터의 장벽층을 통합하는 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제22 항에 있어서, 티타늄 질화물로 된 상기 장벽층을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  24. 상 변화 재료;
    상기 상 변화 재료 위에 있는 전극; 및
    상기 상 변화 재료와 상기 전극 사이에 있는 장벽층을 포함하는 것을 특징으로 하는 메모리.
  25. 제24 항에 있어서, 상기 장벽층은 도전층인 것을 특징으로 하는 메모리.
  26. 제25 항에 있어서, 상기 장벽층은 티타늄을 포함하는 것을 특징으로 하는 메모리.
  27. 제24 항에 있어서, 상기 장벽층은 상기 전극내의 종이 상기 상 변화 재료에 들어가는 것을 방지하는 것을 특징으로 하는 메모리.
  28. 구조체에 개구를 형성하는 단계;
    상 변화 재료의 층을 상기 개구 내부 및 상기 구조체 위에 형성하는 단계; 및
    상기 상 변화 재료를 평탄화하는 단계를 포함하는 것을 특징으로 하는 방법.
  29. 제28 항에 있어서, 상기 상 변화 재료를 화학기계적 연마시키는 단계를 포함하는 것을 특징으로 하는 방법.
  30. 제28 항에 있어서, 측벽 스페이서를 상기 개구에 형성하고 이어서 상기 상 변화 재료를 증착시키는 단계를 포함하는 것을 특징으로 하는 방법.
  31. 제28 항에 있어서, 컵형상 상 변화 재료를 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  32. 제28 항에 있어서, 컵형상 상 변화 재료를 절연체로 채우는 단계를 포함하는 것을 특징으로 하는 방법.
  33. 지지 구조체;
    상기 지지 구조체내의 개구; 및
    상기 개구내의 평탄화된 상 변화 재료를 포함하는 것을 특징으로 하는 메모리.
  34. 제33 항에 있어서, 상기 상 변화 재료는 컵형상인 것을 특징으로 하는 메모리.
  35. 제34 항에 있어서, 상기 컵형상 상 변화 재료내의 절연체를 포함하는 것을특징으로 하는 메모리.
  36. 제33 항에 있어서, 상기 상 변화 재료는 인캡슐레이팅되어 있는 것을 특징으로 하는 메모리.
  37. 제33 항에 있어서, 상기 상 변화 재료는 싱귤레이팅되어 있는 것을 특징으로 하는 메모리.
  38. 제33 항에 있어서, 상기 상 변화 재료에 연결된 전극을 포함하는 것을 특징으로 하는 메모리.
  39. 제38 항에 있어서, 상기 전극과 상기 재료사이에 장벽층을 포함하는 것을 특징으로 하는 메모리.
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