KR20080057094A - 상변화 메모리 소자와 그 제조 및 동작 방법 - Google Patents

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KR20080057094A
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insulating layer
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허지현
강윤호
이효석
신재광
오재준
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Abstract

상변화층에서 전류 경로가 증가되고 상변화 메모리 영역의 부피가 감소한 상변화 메모리 소자와 그 제조 및 동작 방법에 관해 개시되어 있다. 여기서 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자에 있어서, 상기 스토리지 노드는 하부 적층물, 상기 하부 적층물 상에 형성된 상변화층 및 상기 상변화층 상에 형성된 상부 적층물을 포함하고, 상기 상변화층 내부에 상기 상변화층을 통과하는 전류의 경로를 증가시키고 상변화 메모리 영역의 부피를 감소시키는 수단이 구비된 것을 특징으로 하는 상변화 메모리 소자를 제공한다. 상기 수단의 상기 하부 적층물과 마주하는 면의 넓이는 상기 하부 적층물의 상기 상변화층과 접촉되는 면의 넓이와 같거나 보다 넓을 수 있다. 상기 수단은 전기 전도도가 상기 상변화층에 형성될 비정질 영역의 전기 전도도보다 낮은 물질층일 수 있다.

Description

상변화 메모리 소자와 그 제조 및 동작 방법{Phase change memory device and methods of manufacturing and operating the same}
도 1은 본 발명의 제1 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 2는 도 1의 상변화 메모리 소자에서 상변화층에 비정질 영역이 형성된 경우를 나타낸 단면도이다.
도 3은 본 발명의 제2 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 4는 본 발명의 제3 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 5는 본 발명의 제4 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 6 내지 도 11은 도 1의 상변화 메모리 소자를 제조하기 위한 본 발명의 제1 실시예에 의한 제조 방법을 단계별로 나타낸 단면도들이다.
도 12 내지 도 16은 도 1의 상변화 메모리 소자를 제조하기 위한 본 발명의 제2 실시예에 의한 제조 방법을 단계별로 나타낸 단면도들이다.
도 17 및 도 18은 도 3의 상변화 메모리 소자의 제조 방법의 일부를 나타낸 단면도들이다.
도 19 내지 도 24는 도 4의 상변화 메모리 소자의 제조 방법의 일부를 나타낸 단면도들이다.
도 25는 본 발명의 실시예에 의한 상변화 메모리 소자의 시뮬레이션에 사용 된 스토리지 노드의 평면도이다.
도 26은 도 25를 26-26'방향으로 절개한 단면의 좌측 부분을 눕힌 상태로 나타낸 단면도이다.
도 27 내지 도 31은 본 발명의 실시예에 의한 상변화 메모리 소자에 대한 시뮬레이션 결과로서, 상변화층 내부에 절연층이 구비된 조건에 따른 리세트 전류(reset current)의 변화와 상변화층의 온도 분포를 나타낸 사진이다.
*도면의 주요부분에 대한 부호의 설명*
10:기판 12, 14:제1 및 제2 불순물 영역
16:채널영역 18:게이트 절연막
19:게이트 전극 20:게이트 적층물
22,32:제1 및 제2 층간 절연층 24:도전성 플러그
30:하부전극 34,95:하부전극 콘택층
36,99:상변화층 36a-36e:제1 내지 제5 상변화층
39,41,43:제1 내지 제3 절연층 37,69:트랜치
38,93:절연층 40:부착층
42:상부전극 52, 54:제1 및 제2 절연층
50, 60, 70, 90:감광막 패턴 54a:제2 절연층(54)의 돌출부분
97:층간 절연층 A1:비정질 영역으로 변화되는 영역
A2:결정격자가 FCC에서 HCP로 변화되는 영역
A3:하부전극 콘택층 가장자리와 제2 절연층 돌출부분 사이의 영역
I1:하부전극 콘택층에서 상부전극으로 흐르는 전류의 경로
h1, h2:제1 및 제2 콘택홀 S:스토리지 노드
S1:하부전극 콘택층과 절연층 사이의 간격
W1:상부전극(99)의 직경 W2:절연층(93)의 직경
W3:하부전극 콘택층(95)의 직경
1. 발명의 분야
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 상변화층에서 전류 경로가 증가되고 상변화 메모리 영역(프로그램 영역)의 부피가 줄어든 상변화 메모리 소자와 그 제조 및 동작 방법에 관한 것이다.
2. 관련기술의 설명
상변화 메모리 소자(Phase change Random Access Memory)(PRAM)는 기본적으로 상변화 물질층을 포함하는 스토리지 노드와 이에 연결된 트랜지스터로 구성된다. 이러한 상변화 메모리 소자에 리세트 전류가 인가되면, 상변화 물질층의 하부전극 콘택층과 접촉된 영역의 온도는 순간적으로 상기 상변화 물질층의 융점 이상이 된다. 이에 따라 상기 접촉된 영역은 비정질 영역이 된다. 상기 비정질 영역은 스토리지 노드에 세트 전류(set current)를 인가하여 결정영역으로 변화시킬 수 있다. 상변화 물질층에 비정질 영역이 존재할 경우, 상기 비정질 영역이 존재하는 영 역의 저항은 상변화 물질층의 다른 영역에 비해 저항이 높다. 따라서 상변화 물질층에 비정질 영역이 존재할 때와 존재하지 않을 때, 상기 상변화 물질층에 흐르는 전류는 달라지게 된다. 그러므로 상변화 물질층에 비정질 영역이 존재하여 상변화 물질층을 통해 흐르는 전류가 기준 전류보다 작은 경우, 상변화 메모리 소자로부터 데이터 1을 읽은 것으로 간주할 수 있다. 반대의 경우, 상변화 메모리 소자로부터 데이터 0을 읽은 것으로 간주할 수 있다. 이 경우에서 데이터 1과 0을 읽은 것으로 간주하는 기준은 반대가 될 수도 있다.
반도체 메모리 소자의 집적도가 높아지면서 트랜지스터의 사이즈가 작아진다. 이에 따라 트랜지스터가 수용할 수 있는 최대 전류도 낮아진다. 상변화 메모리 소자에서 리세트 전류와 세트 전류는 트랜지스터를 통해서 인가된다. 리세트 전류는 세트 전류에 비해 훨씬 크다. 그러므로 트랜지스터의 사이즈가 작아질 경우, 상기 리세트 전류의 크기는 사이즈가 작아진 트랜지스터가 견딜 수 있을 정도로 낮아야 한다.
본 발명이 이루고자하는 기술적 과제는 리세트 전류를 낮춰 집적도를 높이고외부 열에 의한 데이터의 소실을 방지할 수 있는 상변화 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 상변화 메모리 소자의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 그러한 상변화 메모리 소자 의 동작 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자에 있어서, 상기 스토리지 노드는 하부적층물, 상기 하부적층물 상에 형성된 상변화층 및 상기 상변화층 상에 형성된 상부 적층물을 포함하고, 상기 상변화층 내부에 상기 상변화층을 통과하는 전류의 경로를 증가시키고 상변화 메모리 영역의 부피를 감소시키는 수단이 구비된 것을 특징으로 하는 상변화 메모리 소자를 제공한다.
상기 수단의 상기 하부 적층물과 마주하는 면의 넓이는 상기 하부 적층물의 상기 상변화층과 접촉되는 면의 넓이와 같거나 보다 넓을 수 있다.
상기 수단은 전기 전도도가 상기 상변화층에 형성될 비정질 영역의 전기 전도도보다 낮은 물질층일 수 있다. 상기 물질층은 절연층 및 도전층 중 어느 하나이되, 상기 전류의 터널링을 방지할 수 있는 두께일 수 있다.
상기 상변화층 내에 상기 물질층이 복수개 구비되어 있되, 수직으로 이격되게 적층될 수 있다. 이때, 상기 복수의 물질층 중 일부의 폭은 나머지와 다를 수 있다. 또한, 상기 수직으로 적층된 복수의 물질층들 사이에 두 개의 상기 물질층이 더 구비되어 있되, 상기 두 개의 물질층은 같은 층에 존재하고 바로 아래층의 상기 물질층 위에서 이격되어 있을 수 있다.
본 발명은 또한 상기 기술적 과제를 달성하기 위하여, 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자에 있어서, 상기 스토리지 노 드는 하부 적층물과, 상기 하부 적층물 상에 형성되어 있고 트랜치를 갖는 상변화층과, 상기 트랜치를 채운 물질층과, 상기 상변화층 및 상기 물질층 상에 형성된 상부 적층물을 포함하고, 상기 물질층은 상기 하부 적층물과 마주하는 위치에서 상기 하부 적층물의 상기 상변화층과 접촉되는 면보다 같거나 넓게 형성되어 있고, 전기 전도도가 상기 상변화층에 형성될 비정질 영역의 전기 전도도보다 낮은 것을 특징으로 하는 상변화 메모리 소자를 제공한다.
상기 물질층과 이격된 상태에서 상기 하부 적층물의 상기 면과 상기 물질층을 둘러싸고 상기 상변화층에 형성될 비정질 영역보다 전기 전도도가 낮은 실린더형 물질층이 더 구비될 수 있다.
상기 트랜치를 채운 물질층은 상기 실린더형 물질층 너머로 확장될 수 있다.
상기 물질층은 절연층 및 도전층 중 어느 하나일 수 있다.
상기 실린더형 물질층은 상기 트랜치를 채운 물질층과 전기 전도도가 같거나 다를 수 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 제조 방법에 있어서, 상기 스토리지 노드를 형성하는 단계는 층간 절연층 상에 하부전극 콘택층의 노출된 면을 덮는 제1 상변화층을 형성하는 제1 단계, 상기 제1 상변화층의 상기 하부전극 콘택층의 노출된 면을 덮는 영역 상에 제1 물질층을 형성하는 제2 단계 및 상기 제1 상변화층 상에 상기 제1 물질층을 덮는 제2 상변화층을 형성하는 제3 단계를 포함하되, 상기 제1 물질층의 전기 전도도는 상기 제1 상변화층에 형성될 비정질 영 역보다 낮은 것을 특징으로 하는 상변화 메모리 소자의 제조 방법을 제공한다.
상기 제1 물질층은 절연층 및 도전층 중 어느 하나로 형성할 수 있다.
본 발명의 실시예에 의하면, 상기 제2 상변화층 상에 제2 물질층을 형성하는 제4 단계 및 상기 제2 상변화층 상에 상기 제2 물질층을 덮는 제3 상변화층을 형성하는 제5 단계를 더 포함할 수 있고, 이때 상기 제2 물질층의 전기 전도도는 상기 제1 내지 제3 상변화층보다 낮을 수 있다. 또한, 상기 제2 물질층은 두 부분으로 이격되게 형성하되, 상기 이격된 부분이 상기 제1 물질층 위에 위치하도록 형성할 수 있다. 또한, 상기 제2 물질층은 상기 제1 물질층보다 넓게 형성할 수 있다.
상기 제1 및 제2 물질층의 전기 전도도는 동일하거나 다를 수 있다.
상기 제2 물질층은 절연층 및 도전층 중 어느 하나로 형성할 수 있다.
본 발명은 또한 상기 다른 기술적 과제를 달성하기 위하여, 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 제조 방법에 있어서, 상기 스토리지 노드를 형성하는 단계는 층간 절연층 상에 하부전극 콘택층의 노출된 면을 덮는 상변화층을 형성하는 제1 단계, 상기 하부전극 콘택층의 노출된 면 위에 위치하고 바닥 면적이 적어도 상기 노출된 면과 같은 트랜치를 상기 상변화층에 형성하는 제2 단계, 상기 트랜치를 물질층으로 채우는 제3 단계 및 상기 상변화층과 상기 물질층 상에 상부 적층물을 형성하는 제4 단계를 포함하고, 상기 물질층의 전기 전도도는 상기 상변화층에 형성될 비정질 영역의 전기 전도도보다 낮은 것을 특징으로 하는 상변화 메모리 소자의 제조방법을 제공한다.
상기 제1 단계 이전에 상기 층간 절연층 상에 상기 노출된 면을 둘러싸고 상 기 트랜치를 둘러싸는 실린더형 물질층을 형성할 수 있다. 이 경우, 상기 제3 단계에서 상기 트랜치를 채우는 물질층을 상기 실린더형 물질층 너머로 확장시킬 수 있다.
상기 실린더형 물질층의 전기 전도도는 상기 상변화층의 전기 전도도보다 낮을 수 있다.
상기 트랜치를 채운 물질층과 상기 실린더형 물질층의 전기 전도도는 다를 수 있다.
상기 실린더형 물질층은 절연층 및 도전층 중 어느 하나일 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 동작 방법에 있어서, 상기 스위칭 소자를 온 상태로 유지하는 제1 단계 및 상기 스토리지 노드에 동작 전압을 인가하는 제2 단계를 포함하되, 상기 스토리지 노드는 상기 기술적 과제를 달성하기 위하여 제공한 상변화 메모리 소자의 스토리지 노드들 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법을 제공한다.
상기 동작 전압은 쓰기 전압, 읽기 전압 및 소거 전압 중 어느 하나일 수 있다.
상기 동작 전압이 읽기 전압일 때, 상기 스토리지 노드에서 측정된 전류를 기준 전류와 비교하는 단계를 더 포함할 수 있다.
이러한 본 발명을 이용하면, 상변화 메모리 소자의 리세트 전류를 줄일 수 있는 바, 집적도를 높일 수 있다. 또한, 상변화층에 내재된 절연층으로 인해 상변 화층의 프로그램 영역, 곧 비정질영역이 외부 환경에 의해 임의로 결정영역으로 변화되는 것, 곧 기록된 데이터가 소실 또는 변형되는 것을 방지할 수 있다.
이하, 본 발명의 실시예에 의한 상변화층에서의 전류 경로가 증가된 상변화 메모리 소자와 그 제조 및 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 상변화 메모리 소자에 대해 설명한다.
<제1 실시예>
도 1을 참조하면, 제1 및 제2 불순물 영역(12, 14)이 이격되게 형성된 기판(10) 형성되어 있다. 제1 및 제2 불순물 영역(12, 14)은 소정의 도전성 불순물, 예를 들면 n형 불순물이 도핑되어 형성될 수 있다. 제1 및 제2 불순물 영역(12, 14) 중 하나는 소오스, 나머지는 드레인일 수 있다. 제1 및 제2 불순물 영역(12, 14) 사이의 기판(10) 상에 게이트 적층물(20)이 존재한다. 게이트 적층물(20) 아래에 채널영역(16)이 존재한다. 게이트 적층물(20)은 순차적으로 적층된 게이트 절연막(18)과 게이트 전극(19)을 포함한다. 제1 및 제2 불순물 영역(12, 14)이 형성된 기판(10)과 게이트 적층물(20)은 트랜지스터를 구성한다. 기판(10) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(22)이 형성되어 있다. 제1 층간 절연층(22)에 제2 불순물 영역(14)이 노출되는 제1 콘택홀(h1)이 형성되어 있다. 제1 콘택홀(h1)은 도전성 플러그(24)로 채워져 있다. 제1 층간 절연층(22) 상에 도전성 플러그(24)의 노출된 면을 덮는 하부전극(Bottom Electrode)(30)이 존재한다. 제1 층간 절연 층(22) 상에 하부전극(30)을 덮는 제2 층간 절연층(32)이 적층되어 있다. 제2 층간 절연층(32)에 하부전극(30)의 일부 영역이 노출되는 제2 콘택홀(h2)이 형성되어 있다. 제2 콘택홀(h2)은 하부전극 콘택층(34)으로 채워져 있다. 하부전극(30)과 하부전극 콘택층(34)은 하부 적층물을 이룬다. 하부전극 콘택층(34)은 TiN층 또는 TiAlN층일 수 있다. 제2 층간 절연층(32)은 제1 층간 절연층(22)과 동일한 물질층일 수 있다. 제2 층간 절연층(32) 상에 하부전극 콘택층(34)의 노출된 면을 덮는 상변화층(36)이 존재한다. 상변화층(36)은 GST층일 수 있으나, 2원계, 3원계 혹은 4원계의 켈코게나이드(chalcogenide)층일 수도 있다. 상변화층(36) 내에 소정 두께의 절연층(38)이 존재한다.
절연층(38)은, 예를 들면 실리콘 산화막일 수 있으나, 질화물층일 수 있고, 다른 절연 물질로 형성된 층일 수도 있다. 절연층(38)은 상변화층(36)을 통과해 흐르는 전류의 경로를 증가시키는(확장시키는) 수단이 될 수 있다. 이러한 수단으로는 절연층(38)으로 한정되지 않는다. 곧, 상변화층(36)보다 전기 전도도가 낮은 물질층이라면 절연층(38)과 동등한 역할을 할 수 있는 바, 상기 물질층 또한 상기 수단이 될 수 있다. 그러므로 절연층(38) 대신에 상변화층(36)보다 전기 전도도가 낮은 물질층을 구비할 수도 있다.
한편, 리세트 전류가 인가된 후, 상변화층(36)에 비정질 영역이 형성되는 것을 감안하면, 상기 물질층의 전기 전도도는 상변화층(36)의 비정질 영역의 전기 전도도 보다 낮은 것이 바람직하다. 절연층(38)의 존재로 인해 상변화층(36)에서 비정질로 변화될 수 있는 영역, 곧 프로그램 영역(program volume)은 절연층(38)과 하부전극 콘택층(34) 사이의 영역으로 좁아진다. 이와 같이 상변화층(36)에서 프로그램 영역이 좁아지는 바, 이 영역을 통과하는 전류의 밀도는 절연층(38)이 존재하지 않을 때보다 높아진다. 그러므로 메모리 동작에 필요한 전류, 예컨대 리세트 전류는 오히려 낮아진다.
계속하면, 절연층(38)은 하부전극 콘택층(34)을 비롯해서 그 둘레의 제2 층간 절연층(32)과도 마주하도록 구비되어 있다. 절연층(38)은 하부전극 콘택층(34)과 인접해 있다. 절연층(38)은 상변화 메모리 소자에 인가되는 리세트 전류의 터널링을 차단할 수 있을 정도의 두께(이하, 최소 두께)이거나 그 이상의 두께이다. 그러므로 리세트 전류가 작아지면 절연층(38)의 두께는 보다 얇아질 수 있다. 절연층(38)은 후속 공정에서 발생되는 열에 의해 상변화층(38)의 상기 프로그램 영역, 곧 리세트 전류가 인가될 때 결정 상태에서 비정질 상태로 변화되는 영역, 예를 들면 절연층(38)과 하부전극 콘택층(34) 사이의 영역이 손상되는 것을 방지한다.
도 2를 참조하면, 절연층(38)으로 인해 상변화층(36)에서 비정질 영역으로 변화되는 영역(A1)은 절연층(38)과 하부전극 콘택층(34) 사이의 영역으로 좁아진다. 또한, 하부전극 콘택층(34)에서 상부전극(42)으로 흐르는 전류는 절연층(38)을 우회하여 상변화층(36)을 통과하여야 하므로 전류의 경로는 절연층(38)이 없을 때보다 증가하게 된다. 이와 같이 비정질 영역으로 변화되는 영역(A1)이 좁게 제한되고 전류의 경로는 증가하는 바, 영역(A1)에서 전류 밀도와 저항은 모두 높아진다. 따라서 영역(A1)에서 발생되는 에너지 양은 종래보다 낮은 전류에서 종래와 동일하거나 종래보다 높아진다. 그러므로 상변화층(36)에 인가되는 리세트 전류를 종래보 다 줄일 수 있다. 도 2에서 A2는 리세트 전류에 의해 결정격자가 면심입방(Face-Centered Cubic)(FCC)에서 육방밀집구조(Hexagonal Close-Packed)(HCP)로 변화된 영역을 나타낸다.
도 1을 계속 참조하면, 상변화층(36) 상에 상부 적층물이 존재한다. 상기 상부 적층물은 순차적으로 적층된 부착층(40) 및 상부전극(42)을 포함할 수 있다. 부착층(40)은 Ti층일 수 있고, 상부전극(42)은 TiN 전극일 수 있다. 상기 하부 적층물, 상변화층(36) 및 상기 상부 적층물은 스토리지 노드(S)를 이룬다.
<제2 실시예>
도 3을 참조하면, 상변화층(36)에 소정 깊이의 트랜치(37)가 형성되어 있다. 트랜치(37)는 절연층(38)으로 채워져 있다. 상변화층(36) 상에 절연층(38)을 덮는 부착층(40)이 형성되어 있고, 부착층(40) 상에는 상부전극(42)이 형성되어 있다. 나머지 부분은 제1 실시예와 동일할 수 있다.
<제3 실시예>
도 4를 참조하면, 상변화층(36)에 수직으로 주어진 간격으로 적층된 절연층들(38, 39, 41, 43)이 존재한다. 절연층들(38, 39, 41, 43)은 하부전극 콘택층(34)에서 상부전극(42) 사이를 흐르는 전류의 경로를 확장시키는 배열을 이루고 있다. 두 개의 제1 절연층(39)은 절연층(38) 위에서 서로 이격되어 있다. 이때, 제1 절연층(39)의 이격된 부분은 절연층(38)의 가운데에 위치한다. 제2 절연층(41)은 제1 절연층(39) 위에서 절연층(38)과 동일 위치에 존재한다. 두 개의 제3 절연층(43)은 제1 절연층(39)과 동일한 배열을 이루고 있다. 나머지 부분은 제1 실시예와 동일하 다. 절연층들(38, 39, 41, 43)로 인해서 상변화층(36)을 통과하는 전류(I)는 도시한 바와 같이 절연층(38)을 우회해서 제1 절연층(39) 사이를 통과한 다음, 제2 절연층(41)을 우회하고 제3 절연층(43) 사이를 통과하여 흐른다.
이와 같이 상변화층(36)을 통과하는 전류(I)의 경로는 절연층들(38, 39, 41, 43)이 존재하지 않을 때의 직선 경로에 비해 훨씬 길어지는 바, 전류(I)가 흐르는 경로의 저항은 전류의 경로가 직선일 때보다 높아지게 된다. 더욱이 상변화층(36)의 절연층(38)과 하부전극 콘택층(34) 사이의 영역은 절연층(38)의 존재로 인해 좁아졌기 때문에, 이 영역에서 전류밀도는 증가하게 된다. 그러므로 상변화층(36)에 종래와 동일한 전압을 인가하였을 때, 상변화층(38)의 절연층(38)과 하부전극 콘택층(34) 사이의 영역에 비정질 영역이 형성되는 리세트 전류는 종래에 비해 훨씬 낮아진다.
<제4 실시예>
도 5를 참조하면, 하부전극 콘택층(34)을 포함하는 제2 층간 절연층(32)과 부착층(40) 사이에 제1 및 제2 절연층(52, 54)이 존재한다. 제1 절연층(52)은 하부전극 콘택층(34)과 이격된 위치에서 하부전극 콘택층(34)을 둘러싸는 실린더형 절연층이다. 제2 절연층(54)은 비접촉 상태로 절연층(52)에 걸치는 형태로 구비되어 있다. 제2 절연층(54)은 실린더형 제1 절연층(52)의 안쪽으로 돌출되어 하부전극 콘택층(34)과 근접해서 마주하는 돌출 부분(54a)을 포함한다. 제2 절연층(54)의 나머지 부분은 돌출 부분(54a)에서 제1 절연층(52) 바깥으로 확장된 후, 제1 절연층(52)의 바깥면에 평행하게 제2 층간 절연층(32)을 향해 확장되어 있다. 제2 절연 층(54)의 상부면은 부착층(40)에 접촉되어 있다. 제1 및 제2 절연층(52, 54)의 둘레는 상변화층(36)으로 둘러싸여 있다. 또한 제1 및 제2 절연층(52, 54) 사이는 상변화층(36)으로 채워져 있다. 제1 및 제2 절연층(52, 54)은 제1 실시예의 절연층(38)과 동일할 수 있다. 이때, 제1 및 제2 절연층(52, 54)은 서로 다른 절연 물질층일 수도 있다. 도 5에서 I1은 하부전극 콘택층(34)에서 상부전극(42)으로 흐르는 전류의 경로를 나타낸다.
이전의 실시예에서 설명한 바와 같은 이유로 도 5에서 하부전극 콘택층(34)의 가장자리와 이에 근접한 제2 절연층(54)의 돌출 부분(54a) 사이의 영역(A3)은 종래보다 낮은 리세트 전류에서 비정질 영역으로 변화된다.
다음에는 상술한 본 발명의 실시예에 의한 상변화 메모리 소자의 제조 방법을 설명한다.
<제1 실시예>
도 1에 도시한 상변화 메모리 소자의 제조방법에 관한 것이다.
도 6을 참조하면, 기판(10)의 주어진 영역 상에 게이트 적층물(20)을 형성한다. 게이트 적층물(20)은 게이트 절연막(18)과 게이트 전극(19)을 순차적으로 적층하여 형성할 수 있다. 게이트 적층물(20)을 마스크로 사용하고 기판(10)에 도전성 불순물을 이온 주입한다. 상기 도전성 불순물은, 예를 들면 n형 불순물일 수 있다. 상기 도전성 불순물 주입 결과, 게이트 적층물(20)을 사이에 두고 기판(10)에 제1 및 제2 불순물 영역(12, 14)이 형성된다. 제1 및 제2 불순물 영역(12, 14) 중 하나는 소오스, 나머지는 드레인일 수 있다. 제1 및 제2 불순물 영역(12, 14)과 게이트 적층물(20)은 스위칭 소자의 하나인 트랜지스터를 이룬다. 기판(10)의 게이트 절연막(18) 바로 아래 영역, 곧 제1 및 제2 불순물 영역(12, 14) 사이의 영역은 채널영역(16)이 된다.
계속해서, 기판(10) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(22)을 형성한다. 제1 층간 절연층(22)은 SiOx 또는 SiOxNy 등과 같은 유전체 물질로 형성할 수 있고, 다른 절연 물질로 형성할 수도 있다. 제1 층간 절연층(22)에 제2 불순물 영역(14)이 노출되는 제1 콘택홀(h1)을 형성한다. 제1 콘택홀(h1)에 도전성 물질을 채워 도전성 플러그(24)를 형성한다. 제1 층간 절연층(22) 상에 도전성 플러그(24)의 노출된 면을 덮는 하부전극(30)을 형성한다. 하부전극(30)은 TiN 또는 TiAlN으로 형성할 수 있다. 또한, 하부전극(30)은 금속 이온으로 Ag, Au, Al, Cu, Cr, Co, Ni, Ti, Sb, V, Mo, Ta, Nb, Ru, W, Pt, Pd, Zn 및 Mg로 이루어진 군 중에서 선택된 어느 하나를 포함하는 실리사이드(silicide)로 형성할 수 있다.
도 7을 참조하면, 제1 층간 절연층(22) 상에 하부 전극(30)을 덮는 제2 층간 절연층(32)을 형성한다. 제2 층간 절연층(32)은 SiOx 또는 SiOxNy 등과 같은 유전체 물질로 형성할 수 있다. 제2 층간 절연층(32)에 하부 전극(30)의 상부면의 일부가 노출되는 제2 콘택홀(h2)을 형성한다. 제2 콘택홀(h2)을 TiN 또는 TiAlN 물질로 채워 하부전극 콘택층(34)을 형성한다.
도 8을 참조하면, 제2 층간 절연층(32) 상에 하부전극 콘택층(34)의 상부면을 덮는 제1 상변화층(36a)을 형성한다. 제1 상변화층(36a)은 GST층으로 형성할 수 있다. 그러나 제1 상변화층(36a)은 다른 상변화 물질, 예를 들면 2원계, 3원계, 4원계의 켈코게나이드 물질로 형성할 수 있다. 제1 상변화층(36a)은 수 나노미터에서 수십 나노미터의 두께로 형성할 수 있다. 이어서 제1 상변화층(36a) 상에 하부전극 콘택층(34)과 그 둘레의 제2 층간 절연층(32)의 일부 영역을 덮는 제1 상변화층(36a)의 영역이 노출되는 감광막 패턴(50)을 형성한다. 감광막 패턴(50) 상에 제1 상변화층(36a)의 노출된 영역을 덮는 절연층(38)을 형성한다. 절연층(38)은 실리콘 산화막으로 형성할 수 있으나, 질화물층 등과 같은 다른 절연 물질층으로 형성할 수 있다. 절연층(38)은 상기한 최소 두께 또는 그 이상의 두께로 형성할 수 있다. 그러므로 인가될 리세트 전류를 고려하여 절연층(38)의 두께는 보다 얇게 형성할 수도 있다. 또한, 절연층(38) 대신 제1 상변화층(36a) 보다 전기 전도도가 낮은 물질층을 형성할 수도 있다. 따라서 상기 물질층은 절연층일 수도 있고, 도전층일 수 있다. 보다 바람직하게는, 상기 물질층은 제1 상변화층(36a)에 형성될 비정질 영역의 전기 전도도보다 낮을 수 있다. 이러한 내용은 하기될, 상변화층에 내재될 모든 절연층에도 해당될 수 있다.
절연층(38)을 형성한 다음, 리프트 오프(lift off)방식으로 감광막 패턴(50)을 제거하면서 감광막 패턴(50) 상에 형성된 절연층(38)도 함께 제거한다. 이 결과, 도 9에 도시한 바와 같이 제1 상변화층(36a)의 일부 영역 상에만 절연층(38)이 남는다. 남은 절연층(38)은 제1 상변화층(36a)을 사이에 두고 하부전극 콘택층(34)과 그 둘레의 제2 층간 절연층(32)의 일부와 마주한다.
도 10을 참조하면, 제1 상변화층(36a) 상에 절연층(38)을 덮는 제2 상변화 층(36b)을 형성한다. 제2 상변화층(36b)은 제1 상변화층(36a)과 동일한 상변화 물질로 형성할 수 있다. 제2 상변화층(36b)의 상부면을 평탄화한 후, 평탄화된 제2 상변화층(36b)의 상부면 상에 부착층(40) 및 상부전극(42)을 순차적으로 형성한다. 부착층(40)은 Ti층으로, 상부전극(42)은 TiN, TiAlN으로 형성할 수 있다. 상부전극(42) 상에 감광막 패턴(60)을 형성한다. 이때, 감광막 패턴(60)은 절연층(38)은 물론이고 그 둘레의 제1 상변화층(36a)과 마주할 수 있는(한정할 수 있는) 위치에 형성한다. 이러한 감광막 패턴(60)을 식각 마스크로 하여 감광막 패턴(60) 둘레의 상부전극(42)을 식각한다. 이 식각은 제2 층간 절연층(32)이 노출될 때까지 순차적으로 실시한다. 상기 식각 결과, 도 11에 도시한 바와 같이, 감광막 패턴(60)을 닮은, 스토리지 노드를 이루는데 사용되는 상변화층(36), 부착층(40) 및 상부전극(42)이 제2 층간 절연층(32) 상에 형성된다. 이들은 하부 적층물(30, 34)과 함께 스토리지 노드를 이룬다. 상기 식각이 완료된 후, 감광막 패턴(60)을 제거한다. 이렇게 해서, 도 1에 도시한 상변화 메모리 소자가 완성된다.
<제2 실시예>
도 1에 도시한 상변화 메모리 소자의 다른 제조 방법에 관한 것이다.
제2 층간 절연층(32)에 제2 콘택홀(h2)을 형성하고, 제2 콘택홀(h2)에 하부전극 콘택층(34)을 형성하는 과정은 제1 실시예을 따른다.
도 12를 참조하면, 제2 층간 절연층(32) 상에 하부전극 콘택층(34)의 노출된 면을 덮는 제1 상변화층(68)을 형성한다. 이때의 제1 상변화층(68)은 제1 실시예의 상변화층(36a)보다 두껍게 형성할 수 있다. 하부전극 콘택층(34)과 그 둘레의 제2 층간 절연층(32)에 대응하는, 제1 상변화층(68)의 소정 영역이 노출되는 감광막 패턴(70)을 제1 상변화층(68) 상에 형성한다.
도 13을 참조하면, 감광막 패턴(70)을 식각 마스크로 사용하여 제1 상변화층(68)의 노출된 영역을 식각하여 제1 상변화층(68)에 소정 깊이의 트랜치(69)를 형성한다. 이후, 감광막 패턴(70) 상에 트랜치(69)를 채우는 절연층(38)을 형성한다. 절연층(38)은 상술한 바와 같은 물질로 형성할 수 있다. 리프트 오프 방식을 이용하여 감광막 패턴(70)을 제거하면서 그 위에 형성된 절연층(38)도 함께 제거한다. 이 결과, 도 14에 도시한 바와 같이, 제1 상변화층(68)에 트랜치(69)를 채우고 위로 주어진 두께만큼 돌출된 절연층(38)만 남게 된다. 이 상태에서 절연층(38)의 상부면을 평탄화한다. 이 평탄화는 제1 상변화층(68)이 노출될 때까지 실시한다.
도 15를 참조하면, 제1 상변화층(68)의 상에 절연층(38)의 평탄화된 상부면을 덮는 제2 상변화층(71)을 형성한다. 제2 상변화층(71)은 제1 상변화층(68)과 동일한 상변화 물질로 형성할 수 있으나, 서로 다른 상변화 물질로 형성할 수도 있다. 제2 상변화층(71)이 형성됨으로서, 절연층(38)은 제1 및 제2 상변화층(68, 71)으로 이루어진 상변화층에 내재하게 된다. 계속해서, 제2 상변화층(71) 상에 부착층(40) 및 상부전극(42)을 형성한다. 이후, 상술한 도 10 및 도 11에 도시한 바와 같은 감광막 패턴(60)을 형성하는 공정과 감광막 패턴(60)을 식각 마스크로 사용하여 제2 층간 절연층(32) 상에 형성된 적층물을 식각하는 공정을 실시한다.
이 결과, 도 16에 도시한 바와 같이, 하부전극 콘택층(34)의 노출된 면과 접촉되고 절연층(38)이 내재된 상변화층(68+71), 부착층(40) 및 상부전극(42)으로 이 루어진 적층물이 제2 층간 절연층(32) 상에 형성된다. 이 적층물과 하부전극 콘택층(34)은 스토리지 노드를 이룬다.
이렇게 해서, 도 1에 도시한 상변화 메모리 소자가 완성된다.
<제3 실시예>
도 3에 도시한 상변화 메모리 소자의 제조 방법에 대한 것이다.
도 17을 참조하면, 제2 층간 절연층(32)에 하부전극 콘택층(34)을 형성하는 공정까지는 제1 실시예를 따른다. 제2 층간 절연층(32) 상에 하부전극 콘택층(34)의 상부면을 덮는 제1 상변화층(68)을 형성한다. 제1 상변화층(68)에 소정 깊이의 트랜치(69)를 형성한다. 트랜치(69)는 하부전극 콘택층(34) 및 그 둘레의 제2 층간 절연층(32)과 상하로 마주하는 위치에 형성한다. 트랜치(69)는 절연층(38)으로 채운다.
도 18을 참조하면, 제1 상변화층(68) 상에 절연층(38)을 덮는 부착층(40)을 형성하고, 부착층(40) 상에 상부전극(42)을 형성한다. 상부전극(42) 상에 스토리지 노드가 형성될 영역을 한정하는 감광막 패턴(80)을 형성한다. 감광막 패턴(80)을 식각 마스크로 사용하여 상부전극(42), 부착층(40) 및 제1 상변화층(68)을 순차적으로 식각한다. 이 식각은 제2 층간 절연층(32)이 노출될 때까지 실시한다. 이러한 식각 후, 감광막 패턴(80)을 제거한다.
이렇게 해서, 도 3의 상변화 메모리 소자가 완성된다.
<제4 실시예>
도 4에 도시한 상변화 메모리 소자의 제조 방법에 관한 것이다.
도 19를 참조하면, 제2 층간 절연층(32)에 하부전극 콘택층(34)을 형성하는 공정은 제1 실시예를 따른다. 제2 층간 절연층(32) 상에 제1 상변화층(36a)을 형성한다. 제1 상변화층(36a)의 소정 영역 상에 절연층(38)을 형성한다. 이때, 절연층(38)은 상기한 최소 두께 이상으로 형성한다. 또한, 절연층(38)은 하부전극 콘택층(34) 위에 중심이 위치하도록 형성하고, 하부전극 콘택층(34) 둘레의 제2 층간 절연층(32)의 일부 영역 위로 확장되도록 형성한다.
도 20을 참조하면, 제1 상변화층(36a) 상에 절연층(38)을 덮는 제2 상변화층(36b)을 형성하고, 그 상부면을 평탄화한다. 이러한 제2 상변화층(36b) 상에 제1 절연층들(39)을 형성한다. 제1 절연층들(39)은 절연층(38) 위에서 주어진 간격으로 이격되게 형성한다. 제1 절연층들(39)의 이격 정도는 절연층(38)의 범위를 벗어나지 않는 정도에서 조절할 수 있다. 제1 절연층들(39) 상에 제1 절연층들(39)의 이격된 부분을 채우는 제3 상변화층(36c)을 형성한다.
도 21을 참조하면, 제3 상변화층(36c)의 주어진 영역 상에 제2 절연층(41)을 형성한다. 제2 절연층(41)은 절연층(38)과 동일한 형태 및 동일한 두께로 형성할 수 있고, 수평으로 절연층(38)과 동일한 위치에 형성할 수 있다. 그러나 제1 절연층들(39)의 이격된 부분의 위치에 따라 제2 절연층(41)의 수평 위치는 절연층(38)과 다를 수 있다. 제3 상변화층(36c) 상에 제2 절연층(41)을 덮는 제4 상변화층(36d)을 형성하고, 그 표면을 평탄화한다.
도 22를 참조하면, 상부면이 평탄화된 제4 상변화층(36d) 상에 제3 절연층들(43)을 형성한다. 제3 절연층들(43)은 주어진 간격으로 이격되어 있는데, 제3 절 연층들(43)의 이격된 부분은 제2 절연층(41) 위에 있다. 제3 절연층들(43)의 이격된 부분이 제2 절연층(41)을 벗어나지 않는 범위에서 제3 절연층들(43)의 이격된 정도는 조절할 수 있다. 절연층(38)과 제1 내지 제3 절연층들(39, 41, 43)은 SiO2로 형성할 수 있는데, 이와 다른 절연 물질, 예컨대 질화물 등과 같은 절연물질로 형성할 수 있다. 또한 절연층(38)과 제1 내지 제3 절연층들(39, 41, 43)은 전부 다른 절연 물질 혹은 부분적으로 다른 절연 물질로 형성할 수도 있다. 예컨대 절연층(38) 및 제2 절연층(41)은 SiO2로, 제1 및 제3 절연층들(39, 43)은 SiO2와 다른 절연 물질로 형성할 수 있다.
계속해서, 도 23을 참조하면, 제3 절연층들(43) 상에 제3 절연층들(43)의 이격된 부분을 채우는 제5 상변화층(36e)을 형성하고, 그 상부면을 평탄화한다. 제1 내지 제5 상변화층들(36a-36e)은 모두 동일한 상변화 물질, 예를 들면 GST 또는 다른 켈코게나이드 물질로 형성하는 것이 바람직하나, 일부 상변화층들은 다른 상변화 물질로 형성할 수 있다. 상부면이 평탄화된 제5 상변화층(36e) 상에 부착층(40) 및 상부전극(42)을 순차적으로 형성한다. 상부전극(42) 상에 스토리지 노드 영역을 한정하는 감광막 패턴(90)을 형성한다. 이때, 감광막 패턴(90)은 절연층(38)과 그 둘레의 제1 및 제2 상변화층(36a, 36b), 제2 절연층(41)과 그 둘레의 제3 및 제4 상변화층(36c, 36d)을 한정하는 위치에 형성한다. 절연층(38)과 제1 절연층(39)의 위치 관계와 제2 절연층(41)과 제3 절연층(43)의 위치 관계를 고려할 때, 감광막 패턴(90)으로 한정된 영역에는 제1 절연층들(39)의 이격된 부분과 이 부분에 접한 제1 절연층들(39)의 일부가 포함되고, 제3 절연층들(39)의 이격된 부분과 이 부분 에 접한 제3 절연층들(43)의 일부가 포함되어 있다.
감광막 패턴(90)을 식각 마스크로 사용하여 제2 층간 절연층(32) 상에 형성된 적층물을 역순으로 식각한다. 이 식각은 제2 층간 절연층(32)이 노출될 때까지 실시한다. 이러한 식각 결과, 도 24에 도시한 바와 같이, 상변화층(36), 상변화층(36) 내에 수직으로 적층되어 있되, 하부전극 콘택층(34)에서 상부전극(42)으로 흐르는 전류의 경로가 확장되도록 배열된 절연층들(38, 39, 41, 43), 부착층(40) 및 상부전극(42)을 포함하는 적층물이 하부전극 콘택층(34) 및 그 둘레의 제2 층간 절연층(32) 상에 형성된다. 상기 식각후, 감광막 패턴(90)을 제거한다.
이렇게 해서, 도 4의 상변화 메모리 소자가 완성된다.
다음에는 상술한 본 발명의 상변화 메모리 소자의 동작 방법을 간략히 설명한다.
도 1의 제1 실시예에 의한 상변화 메모리 소자를 예로 들어 동작 방법을 설명한다. 그러나 하기 설명은 제2 내지 제4 실시예에 의한 상변화 메모리 소자의 동작에도 그대로 적용될 수 있다.
도 1에서 게이트 전극(19)에 문턱전압 이상의 전압을 인가하여 트랜지스터를 온 상태로 유지한다. 이어서 상부전극(42)과 하부전극(30) 사이에 동작 전압을 인가한다. 이때, 상기 동작 전압은 리세트 전류를 인가하기 위한 전압, 곧 쓰기 전압일 수 있다. 또한, 상기 동작 전압은 세트 전류를 인가하기 위한 전압, 곧 소거 전압일 수 있다. 또한, 상기 동작 전압은 상기 리세트 전류와 상기 세트 전류 사이의 전류를 인가하기 위한 전압, 곧 읽기 전압일 수 있다.
하기된 본 발명자의 시뮬레이션 결과를 통해서도 알 수 있지만, 상기 동작 전압이 쓰기 전압일 때, 상변화층(36)의 절연층(38)과 하부전극 콘택층(34) 사이의 영역을 비정질 상태로 변화시키는 리세트 전류는 종래보다 훨씬 낮아진다.
한편, 상기 동작 전압이 읽기 전압인 경우, 측정된 상변화층(36)의 전류는 기준 전류와 비교된다. 상기 측정된 전류가 상기 기준전류보다 작으면, 전류 경로 상에 있는 상변화층(36)의 일부 영역은 비정질 상태임을 의미하는 바, 도 1의 상변화 메모리 소자에 데이터 1이 기록된 것으로 판단한다. 반대로, 상기 측정된 전류가 상기 기준 전류보다 클 때는 도 1의 상변화 메모리 소자에 데이터 0이 기록된 것으로 판단한다. 도 1의 상변화 메모리 소자에 기록된 데이터가 1이냐 0이냐의 판단은 반대일 수도 있다.
다음에는 상술한 본 발명의 상변화 메모리 소자에 대해 본 발명자가 실시한 시뮬레이션과 그 결과에 대해 설명한다.
본 발명자는 본 발명의 상변화 메모리 소자에서 상변화층에 내재된 절연층에 따라 상변화층에 비정질 영역을 형성하기 위한 리세트 전류의 변화와 리세트 전류를 인가하였을 때의 온도분포에 대한 시뮬레이션을 실시하였다.
도 25는 상기 시뮬레이션에 사용한 상변화 메모리 소자의 스토리지 노드의 평면도이다.
도 26은 도 25를 26-26'방향으로 자른 다음, 그 단면이 앞을 향하고 상변화층(99)이 우측을 향하도록 자른 결과물을 옆으로 눕힌 상태를 보인 것이되, 편의 상 눕힌 상태의 단면에서 상부만 도시한 것이다. 도 26을 화살표 방향에서 본 모습 이 도 25이다.
도 25 및 도 26을 참조하면, 상기 시뮬레이션에서 상변화층(99), 절연층(93) 및 하부전극 콘택층(95)은 모두 원통형으로 가공된 것을 알 수 있다.
상기 시뮬레이션에서 상변화층(99)은 GST층, 하부전극 콘택층(95)은 TiAlN층, 절연층(93)은 SiO2층으로 각각 형성된 것으로 하였다.
상기 시뮬레이션은 두 가지 경우로 나누어 실시하였다.
첫 번째 경우에서 절연층(93)과 하부전극 콘택층(95) 사이의 간격은 일정하게 유지하고, 절연층(93)의 직경(W2)을 50nm와 100nm로 각각 다르게 하였다.
두 번째 경우에서는 절연층(93)의 직경(W2)은 하부전극 콘택층(95)의 직경(W1)보다 크게 하여 고정하는 대신, 절연층(93)과 하부전극 콘택층(95) 사이의 간격(S1)을 30nm와 10nm로 각각 다르게 하였다.
상기 두 경우에서 상변화층(99)의 직경(W3)은 250nm, 하부전극 콘택층(95)의 직경(W1)은 50nm로 고정하였다. 또한, 상기 시뮬레이션에서 본 발명과 비교하기 위한 대상으로 상변화층(99)에 절연층(93)을 포함하지 않는 종래의 상변화 메모리를 사용하였다.
도 27 내지 도 29는 상기 첫 번째 경우에 대한 시뮬레이션의 결과를 보여준다.
도 27은 종래의 상변화 메모리 소자에 대한 시뮬레이션 결과이다. 그리고 도 28 및 도 29는 본 발명의 상변화 메모리 소자에 대한 것이되, 도 28은 절연층(93)의 직경(W2)이 하부전극 콘택층(95)의 직경(W1)과 같은 50nm일 때의 시뮬레이션 결 과이고, 도 29는 절연층(93)의 직경(W2)이 100nm일 때의 시뮬레이션 결과이다.
도 27 내지 도 29를 비교하면, 종래의 상변화 메모리 소자나 본 발명의 상변화 메모리 소자 모두 상변화층(99)의 하부전극 콘택층(95)과 접촉된 영역의 온도는 상기 영역을 비정질 영역으로 변화시킬 수 있을 만큼 충분히 높아짐을 알 수 있었다.
그러나 리세트 전류(Ireset)를 비교하면, 종래의 상변화 메모리 소자(도 27)는 2.04mA인 반면, 본 발명의 상변화 메모리 소자(도 28, 도 29)의 리세트 전류는 1.94mA와 1.88mA로서 종래보다 낮은 것을 알 수 있었다.
특히, 본 발명의 상변화 메모리 소자의 경우, 절연층(93)의 직경(W2)이 하부전극 콘택층(95)의 직경(W1)과 동일하더라도 리세트 전류는 종래보다 작음을 알 수 있었고, 절연층(93)이 상변화층(99)에 내재하는 경우는 절연층(93)의 직경(W2)이 하부전극 콘택층(95)의 직경(W1)보다 클수록 리세트 전류는 낮아짐을 알 수 있었다.
도 30 및 도 31은 상기 두 번째 경우에 대한 시뮬레이션 결과를 보여준다.
도 30은 절연층(93)과 하부전극 콘택층(95) 사이의 간격(S1)이 30nm일 때이고, 도 31은 상기 간격(S1)이 10nm일 때이다.
도 30을 참조하면, 절연층(93)의 직경(W2)이 하부전극 콘택층(95)의 직경(W1)보다 큰 조건에서 절연층(93)과 하부전극 콘택층(95) 사이의 간격(S1)이 30nm일 때, 리세트 전류는 1.88mA이고, 하부전극 콘택층(95)과 접촉된 상변화층(99)의 영역 전체가 비정질 영역으로 변화됨을 알 수 있었다.
도 31을 참조하면, 절연층(93)과 하부전극 콘택층(95) 사이의 간격(S1)이 10nm일 때, 리세트 전류는 1.472mA이고, 상변화층(99)에서 비정질 영역으로 변화되는 영역은 하부전극 콘택층(95)의 가장자리에 접촉된 영역으로 한정됨을 알 수 있었다.
도 30 및 도 31의 결과로부터 절연층(93)의 직경(W2)이 하부전극 콘택층(95)의 직경(W1)보다 큰 상태에서 절연층(93)과 하부전극 콘택층(95) 사이의 간격(S1)이 좁아질수록 리세트 전류는 작아지고, 비정질 영역은 하부전극 콘택층(95)의 가장자리와 절연층(93)을 연결하는 영역으로 좁아짐을 알 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상변화층에 절연층이 내재된 상태로 스토리지 노드의 구성을 다양하게 변형할 수 있을 것이다. 또한, 본 발명의 출원전에 출원된 것으로 본 발명이 속하는 기술 분야의 발명에 본 발명의 기술적 사상을 결합할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 상변화 메모리 소자는 하부전극 콘택층과 마주하도록 상변화층 내에 절연층을 포함한다. 상기 절연층의 존재로 인해 상변화층에서 비정질 영역으로 변화될 수 있는 프로그램 영역이 줄어드는 바, 상기 프로그램 영역에서 전류 밀도는 높아진다. 이러한 원인으로 종래보다 작은 리세트 전류에서도 상기 프로그램 영역을 비정질화 할 수 있다.
또한, 상기 절연층의 존재로 인해 하부전극 콘택층과 상부전극 사이의 전류의 경로는 길어진다. 이에 따라 상기 전류의 경로 상에서 저항이 높아지는 바, 종래보다 낮은 리세트 전류에서 상변화층에 비정질 영역을 형성할 수 있다.
그러므로 프로그램 영역의 감소와 전류 경로의 증가를 함께 고려할 경우, 본 발명의 상변화 메모리 소자에서 리세트 전류는 더욱 줄일 수 있다.
이와 같이 본 발명의 상변화 메모리 소자는 상변화층에 내재된 절연층으로 인해서 리세트 전류를 줄일 수 있고, 특히 절연층의 직경 및/또는 하부전극 콘택층과 절연층 간의 상대적 위치 조절을 통해서 리세트 전류를 더욱 줄일 수 있는 바, 집적도를 높일 수 있다.
또한, 상변화층에 내재된 절연층은 외부 환경으로부터 전달되는 열이 상변화층 내의 프로그램 영역, 곧 비정질 영역으로 전달되는 것을 차단할 수 있다. 그러므로 본 발명은 외부 열에 의해 데이터가 변형되거나 소실되는 것을 방지할 수도 있다. 이러한 사실은 열을 포함하는 열악한 외부 환경에서도 본 발명의 상변화 메모리 소자의 신뢰성은 충분히 확보할 수 있음을 의미한다.

Claims (29)

  1. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자에 있어서,
    상기 스토리지 노드는,
    하부적층물;
    상기 하부적층물 상에 형성된 상변화층; 및
    상기 상변화층 상에 형성된 상부 적층물을 포함하고,
    상기 상변화층 내부에 상기 상변화층을 통과하는 전류의 경로를 증가시키고 상변화 메모리 영역의 부피를 감소시키는 수단이 구비된 것을 특징으로 하는 상변화 메모리 소자.
  2. 제 1 항에 있어서, 상기 수단의 상기 하부 적층물과 마주하는 면의 넓이는 상기 하부 적층물의 상기 상변화층과 접촉되는 면의 넓이와 같거나 보다 넓은 것을 특징으로 하는 상변화 메모리 소자.
  3. 제 2 항에 있어서, 상기 수단은 전기 전도도가 상기 상변화층에 형성될 비정질 영역의 전기 전도도보다 낮은 물질층인 것을 특징으로 하는 상변화 메모리 소자.
  4. 제 3 항에 있어서, 상기 물질층은 절연층 및 도전층 중 어느 하나이되, 상기 전류의 터널링을 방지할 수 있는 두께인 것을 특징으로 하는 상변화 메모리 소자.
  5. 제 3 항에 있어서, 상기 상변화층 내에 상기 물질층이 복수개 구비되어 있되, 수직으로 이격되게 적층된 것을 특징으로 하는 상변화 메모리 소자.
  6. 제 5 항에 있어서, 상기 복수의 물질층 중 일부의 폭은 나머지와 다른 것을 특징으로 하는 상변화 메모리 소자.
  7. 제 5 항에 있어서, 상기 수직으로 적층된 복수의 물질층들 사이에 두 개의 상기 물질층이 더 구비되어 있되, 상기 두 개의 물질층은 같은 층에 존재하고 바로 아래층의 상기 물질층 위에서 이격되어 있는 것을 특징으로 하는 상변화 메모리 소자.
  8. 제 1 항에 있어서, 상기 상부 적층물은,
    순차적으로 적층된 부착층 및 상부전극을 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  9. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자에 있어서,
    상기 스토리지 노드는,
    하부 적층물;
    상기 하부 적층물 상에 형성되어 있고, 트랜치를 갖는 상변화층;
    상기 트랜치를 채운 물질층; 및
    상기 상변화층 및 상기 물질층 상에 형성된 상부 적층물을 포함하고,
    상기 물질층은 상기 하부 적층물과 마주하는 위치에서 상기 하부 적층물의 상기 상변화층과 접촉되는 면보다 같거나 넓게 형성되어 있고, 전기 전도도가 상기 상변화층에 형성될 비정질 영역의 전기 전도도보다 낮은 것을 특징으로 하는 상변화 메모리 소자.
  10. 제 9 항에 있어서, 상기 물질층과 이격된 상태에서 상기 하부 적층물의 상기 면과 상기 물질층을 둘러싸고 상기 상변화층에 형성될 비정질 영역보다 전기 전도도가 낮은 실린더형 물질층이 더 구비된 것을 특징으로 하는 상변화 메모리 소자.
  11. 제 10 항에 있어서, 상기 트랜치를 채운 물질층은 상기 실린더형 물질층 너머로 확장된 것을 특징으로 상변화 메모리 소자.
  12. 제 9 항 또는 제 10 항에 있어서, 상기 물질층은 절연층인 것을 특징으로 상변화 메모리 소자.
  13. 제 9 항 또는 제 10 항에 있어서, 상기 물질층은 도전층인 것을 특징으로 상변화 메모리 소자.
  14. 제 10 항에 있어서, 상기 실린더형 물질층은 상기 트랜치를 채운 물질층과 전기 전도도가 다른 것을 특징으로 상변화 메모리 소자.
  15. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 제조 방법에 있어서,
    상기 스토리지 노드를 형성하는 단계는,
    층간 절연층 상에 하부전극 콘택층의 노출된 면을 덮는 제1 상변화층을 형성하는 제1 단계;
    상기 제1 상변화층의 상기 하부전극 콘택층의 노출된 면을 덮는 영역 상에 제1 물질층을 형성하는 제2 단계; 및
    상기 제1 상변화층 상에 상기 제1 물질층을 덮는 제2 상변화층을 형성하는 제3 단계를 포함하되,
    상기 제1 물질층의 전기 전도도는 상기 제1 상변화층에 형성될 비정질 영역보다 낮은 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  16. 제 15 항에 있어서, 상기 제1 물질층은 절연층 및 도전층 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  17. 제 15 항에 있어서, 상기 제2 상변화층 상에 제2 물질층을 형성하는 제4 단계; 및
    상기 제2 상변화층 상에 상기 제2 물질층을 덮는 제3 상변화층을 형성하는 제5 단계를 더 포함하되,
    상기 제2 물질층의 전기 전도도는 상기 제1 내지 제3 상변화층보다 낮은 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  18. 제 17 항에 있어서, 상기 제2 물질층은 두 부분으로 이격되게 형성하되, 상기 이격된 부분이 상기 제1 물질층 위에 위치하도록 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  19. 제 17 항에 있어서, 상기 제2 물질층은 상기 제1 물질층보다 넓게 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  20. 제 17 항에 있어서, 상기 제1 및 제2 물질층의 전기 전도도는 동일하거나 다른 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  21. 제 17 항에 있어서, 상기 제2 물질층은 절연층 및 도전층 중 어느 하나로 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  22. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 제조 방법에 있어서,
    상기 스토리지 노드를 형성하는 단계는,
    층간 절연층 상에 하부전극 콘택층의 노출된 면을 덮는 상변화층을 형성하는 제1 단계;
    상기 하부전극 콘택층의 노출된 면 위에 위치하고 바닥 면적이 적어도 상기 노출된 면과 같은 트랜치를 상기 상변화층에 형성하는 제2 단계;
    상기 트랜치를 물질층으로 채우는 제3 단계; 및
    상기 상변화층과 상기 물질층 상에 상부 적층물을 형성하는 제4 단계를 포함하고,
    상기 물질층의 전기 전도도는 상기 상변화층에 형성될 비정질 영역의 전기 전도도보다 낮은 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  23. 제 22 항에 있어서, 상기 제1 단계 이전에 상기 층간 절연층 상에 상기 노출된 면을 둘러싸고 상기 트랜치를 둘러싸는 실린더형 물질층을 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  24. 제 22 항에 있어서, 상기 제3 단계에서 상기 트랜치를 채우는 물질층을 상기 실린더형 물질층 너머로 확장시키는 것을 특징으로 하는 상변화 메모리 소자의 제 조 방법.
  25. 제 23 항에서 상기 실린더형 물질층의 전기 전도도는 상기 상변화층의 전기 전도도보다 낮은 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  26. 제 23 항에 있어서, 상기 트랜치를 채운 물질층과 상기 실린더형 물질층의 전기 전도도는 다른 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  27. 제 23 항에 있어서, 상기 실린더형 물질층은 절연층 및 도전층 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  28. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 동작 방법에 있어서,
    상기 스위칭 소자를 온 상태로 유지하는 제1 단계; 및
    상기 스토리지 노드에 동작 전압을 인가하는 제2 단계를 포함하되,
    상기 스토리지 노드는,
    청구항 1항 및 청구항 9항 중 어느 하나의 스토리지 노드인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  29. 제 28 항에 있어서, 상기 동작 전압은 쓰기 전압, 읽기 전압 및 소거 전압 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
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