KR20080060918A - 상변화 메모리 소자와 그 제조 및 동작 방법 - Google Patents

상변화 메모리 소자와 그 제조 및 동작 방법 Download PDF

Info

Publication number
KR20080060918A
KR20080060918A KR1020060135545A KR20060135545A KR20080060918A KR 20080060918 A KR20080060918 A KR 20080060918A KR 1020060135545 A KR1020060135545 A KR 1020060135545A KR 20060135545 A KR20060135545 A KR 20060135545A KR 20080060918 A KR20080060918 A KR 20080060918A
Authority
KR
South Korea
Prior art keywords
phase change
layer
memory device
upper electrode
lower electrode
Prior art date
Application number
KR1020060135545A
Other languages
English (en)
Inventor
허지현
강윤호
이효석
최혁순
신재광
오재준
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060135545A priority Critical patent/KR20080060918A/ko
Priority to US12/000,716 priority patent/US20080173859A1/en
Priority to JP2007337755A priority patent/JP2008166807A/ja
Priority to CNA2007101857962A priority patent/CN101290969A/zh
Publication of KR20080060918A publication Critical patent/KR20080060918A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor

Abstract

상변화 메모리 소자와 그 제조 및 동작 방법에 관해 개시되어 있다. 개시된 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자에 있어서, 상기 스토리지 노드는 하부전극, 상기 하부전극 상에 형성된 상변화층, 상기 상변화층 상부에 형성된 물질층 및 상기 물질층 둘레의 상기 상변화층 상에 구비된 상부전극을 포함하는 것을 특징으로 하는 상변화 메모리 소자를 제공한다.

Description

상변화 메모리 소자와 그 제조 및 동작 방법{Phase change memory device and methods of manufacturing and operating the same}
도 1은 종래 기술에 의한 상변화 메모리 소자의 스토리지 노드의 단면도이다.
도 2는 본 발명의 실시예에 의한 상변화 메모리 소자의 단면도이다.
도 3은 도 2의 상변화 메모리 소자의 스토리지 노드에서 상변화층과 상부전극 사이에 부착층이 구비된 것을 나타낸 단면도이다.
도 4는 내지 도 11은 도 2에 도시한 상변화 메모리 소자에 대한 제조 방법을 단계별로 나타낸 단면도들이다.
도 12는 도 2의 상변화 메모리 소자의 동작 특성을 시험하기 위한 시뮬레이션에 사용한 스토리지 노드의 평면도이다.
도 13은 도 12를 13-13'방향으로 절개한 단면의 좌측 부분을 상부전극이 오른쪽에 위치하도록 옆으로 눕혀 나타낸 단면도이다.
도 14는 종래 기술에 의한 상변화 메모리 소자에 대한 시뮬레이션 결과로서 시뮬레이션에서 인가된 리세트 전류와 이러한 리세트 전류에서 상변화층의 온도 분포를 나타낸 사진이다.
도 15는 본 발명의 실시예에 의한 상변화 메모리 소자에 대한 시뮬레이션 결 과로서 시뮬레이션에서 인가된 리세트 전류와 이러한 리세트 전류에서 상변화층의 온도 분포를 나타낸 사진이다.
*도면의 주요부분에 대한 부호의 설명*
40:기판 42, 44:제1 및 제2 불순물 영역
46:채널영역 48:게이트 절연막
50:게이트 전극 GS:게이트 적층물
52,58:제1 및 제2 층간 절연층 54:도전성 플러그
56:하부전극 60:하부전극 콘택층
62:상변화층 66:절연층
64:상부전극 70:부착층
I2:전류 P1,P2:감광막 패턴
h1,F h2:제1 및 제2 콘택홀 h11:홀
W1:하부전극 콘택홀의 폭 W2:절연층의 폭
W3:상부전극의 외경
1. 발명의 분야
본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로써, 보다 자세하게는 상변화 메모리 소자와 그 제조 및 동작 방법에 관한 것이다.
2. 관련기술의 설명
상변화 메모리 소자(Phase change Random Access Memory)(PRAM)는 상변화 물질층을 포함하는 스토리지 노드와 이에 연결된 트랜지스터를 포함한다.
도 1은 현재 널리 알려진 PRAM(이하, 종래의 PRAM)에서 트랜지스터(미도시)에 연결된 스토리지 노드의 구성을 보여준다.
도 1을 참조하면, 종래 PRAM의 스토리지 노드는 제1 층간 절연층(10)에 둘러싸인 하부전극(12)을 비롯해서 하부전그(12) 상에 형성된 상태로 제2 층간 절연층(14)에 둘러싸인 하부전극 콘택층(16)을 포함하고, 하부전극 콘택층(16) 및 제2 층간 절연층(14) 상에 순차적으로 적층된 상변화층(18) 및 상부전극(20)을 포함한다.
도 1의 스토리지 노드를 갖는 종래의 PRAM의 동작에서 상변화층(18)에 리세트 전류(reset current)(I)가 인가될 때, 리세트 전류(I)는 하부전극 콘택층(16)에서 상부전극(20)으로 흐른다. 리세트 전류(I)에 의해 상변화층(18)의 하부전극 콘택층(16)과 접촉된 영역(A1)의 물질 상태는 비정질이 된다. 이와 같이 상변화층(18)의 하부전극 콘택층(16)과 접촉된 영역(A1)의 물질 상태가 비정질이 되면, 읽기 동작에서 측정되는 상변화층(18)에 흐르는 전류는 기준 전류보다 작다. 리세트 전류(I) 인가 후, 비정질로 된 영역(A1)의 물질 상태는 상변화층(18)에 세트 전류(set current)를 인가함으로써 원래대로 결정으로 된다. 상기 세트 전류의 세기는 리세트 전류(I)의 세기보다 약하다. 세트 전류가 인가되어 상변화층(18)의 영역(A1)의 물질 상태가 결정으로 된 후, 읽기 동작에서 측정되는 상변화층(18)에 흐 르는 전류는 상기 기준 전류보다 크다.
이와 같이 상변화층(18)의 하부전극 콘택층(16)과 접촉된 영역(A1)이 비정질일 때와 결정일 때, 읽기 동작에서 측정되는 전류는 서로 다른데, 이러한 특성을 이용하여 상변화층(18)에 데이터 1 또는 0을 기록한다. 상변화층(18)에 데이터 1이 기록되었다는 것은 상변화층(18)의 영역(A1)의 물질 상태가 비정질임을 의미한다. 그리고 상변화층(18)에 데이터 0이 기록되었다는 것은 상변화층(18)의 영역(A1)의 물질 상태가 결정임을 의미한다. 그러나 데이터 1 또는 0에 대응되는 상변화층(18)의 영역(A1)의 물질 상태는 반대일 수 있다.
상술한 종래의 PRAM의 문제점이라고 한다면, 상부전극(20)은 상변화층(18)의 상부면 전체에 존재하기 때문에, 상변화층(18)에 리세트 전류(I)가 인가될 때, 리세트 전류(I)는 하부전극 콘택층(16)과 상부전극(20)을 연결하는 여러 경로 중에서 최단 경로로 흐른다는 것이다. 곧, 리세트 전류(I)는 도면에 화살표로 표시한 그대로 하부전극 콘택층(16) 바로 위로 수직하게 진행하여 상부전극(20)에 도달된다.
이러한 사실이 문제점이 되는 이유는 다음과 같다.
리세트 전류(I)가 인가될 때, 상변화층(18)의 하부전극 콘택층(16)과 접촉된 영역(A1)의 물질 상태가 비정질이 되는 주요 원인은 리세트 전류(I)에 의해 발생되는 주울 열 때문이다. 리세트 전류(I)가 흐르는 경로가 길수록 저항이 증가하므로, 상기 경로에서 발생되는 주울 열은 증가한다. 이에 따라 동일 인가전압에서 리세트 전류(I)의 경로가 증가함에 따라 리세트 전류(I)는 낮출 수 있다.
그런데, 종래의 PRAM의 경우, 상술한 바와 같이 상변화층(18)에 흐르는 리세 트 전류(I)는 하부전극 콘택층(16)의 바로 위쪽 방향으로, 곧 상변화층(18)의 하부면에 수직한 방향으로 흐른다. 다시 말하면, 리세트 전류(I)는 상변화층(18) 하부면의 하부전극 콘택층(16)과 접촉된 영역과 상변화층(18)의 상부면을 연결하는 가장 짧은 경로를 따라 흐른다. 이와 같이 종래의 PRAM의 상변화층(18)에서 리세트 전류(I)가 흐르는 경로는 저항이 가장 낮은 경로인 바, 종래의 PRAM에서 리세트 전류(I)를 줄이기는 어렵다. 리세트 전류의 감소는 PRAM의 집적도를 높일 수 있는 주 요인 중의 하나이므로 종래의 PRAM에서 리세트 전류를 줄이기 어렵다는 것은 결국 종래의 PRAM의 집적도 역시 더 이상 높이기 어렵다는 것을 의미한다.
본 발명이 이루고자하는 기술적 과제는 상술한 종래 기술의 문제점을 개선하기 위한 것으로서, 상변화층에서 리세트 전류의 경로를 증가시킬 수 있는 상변화 메모리 소자를 제공함에 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 이러한 상변화 메모리 소자의 제조 방법을 제공함에 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 그러한 상변화 메모리 소자의 동작 방법을 제공함에 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자에 있어서, 상기 스토리지 노드는 하부전극, 상기 하부전극 상에 형성된 상변화층, 상기 상변화층 상부에 형성된 물질 층 및 상기 물질층 둘레의 상기 상변화층 상에 구비된 상부전극을 포함하는 것을 특징으로 하는 상변화 메모리 소자를 제공한다.
상기 물질층의 전기 전도도는 상기 상부전극보다 낮을 수 있다.
상기 하부전극과 상기 상변화층 사이에 하부전극 콘택층이 더 구비될 수 있다.
상기 물질층의 폭은 상기 하부전극 콘택층의 폭 이상이되, 상기 상부전극의 폭보다 작을 수 있다.
상기 물질층은 상기 상변화층의 중심을 기준으로 대칭일 수 있다.
상기 물질층은 아래로 돌출되어 상기 상변화층에 둘러싸여 있다.
상기 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 제조 방법에 있어서,
상기 스토리지 노드를 형성하는 단계는 하부전극 상에 상변화층을 형성하는 제1 단계, 상기 상변화층 상에 상부전극을 형성하는 제2 단계, 상기 상부전극에 상기 상변화층이 노출되는 홀을 형성하는 제3 단계 및 상기 홀에 물질층을 채우는 제4 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법을 제공한다.
이 제조방법에서, 상기 상부전극을 형성하기 전에 상기 홀에 해당하는 위치에 상기 물질층을 먼저 형성한 다음, 상기 물질층 둘레의 상기 상변화층 상에 상기 상부전극을 형성할 수 있다.
상기 홀은 상기 상부전극의 중심을 기준으로 대칭이되도록 형성할 수 있다.
상기 하부전극과 상기 상변화층 사이에 하부전극 콘택층을 더 형성할 수 있다.
상기 상변화 메모리 소자와 그 제조 방법에서 상기 물질층은 절연층 또는 상기 상부전극보다 전기 전도도가 낮은 도전층일 수 있다. 상기 절연층은 실리콘 산화물층 또는 질화물층일 수 있다.
상기 홀의 직경은 상기 하부전극 콘택층의 폭 이상이되, 상기 상부전극의 폭보다 작을 수 있다.
상기 또 다른 기술적 과제를 달성하기 위하여, 본 발명은 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 동작 방법에 있어서, 상기 스위칭 소자를 온 상태로 유지하는 제1 단계 및 상기 스토리지 노드에 동작 전압을 인가하는 제2 단계를 포함하되, 상기 스토리지 노드는 상기 기술적 과제를 달성하기 위해 제공한 상변화 메모리 소자의 스토리지 노드일 수 있다.
이 동작 방법에서 상기 동작 전압은 쓰기 전압, 읽기 전압 및 소거 전압 중 어느 하나일 수 있다.
이러한 본 발명을 이용하면, 상변화층에서 리세트 전류의 경로를 증가시킬 수 있고, 따라서 상기 상변화층의 상기 리세트 전류의 경로의 저항을 증가시킬 수 있는 바, 리세트 전류를 줄일 수 있다. 이에 따라 PRAM의 집적도 또한 높일 수 있다.
이하, 본 발명의 실시예에 의한 상변화 메모리 소자와 그 제조 및 동작 방법을 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이 나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
먼저, 본 발명의 실시예에 의한 상변화 메모리 소자에 대해 설명한다.
도 2를 참조하면, 기판(40)의 활성영역에 제1 및 제2 불순물 영역(42, 44)이 존재한다. 제1 및 제2 불순물 영역(42, 44)은 주어진 간격으로 이격되어 있고, 각 영역에는 도전성 불순물, 예를 들면 n형 불순물이 도핑되어 있다. 제1 및 제2 불순물 영역(42, 44) 중 하나는 소오스이고, 나머지는 드레인일 수 있다. 제1 및 제2 불순물 영역(42, 44) 사이의 기판(40) 상에 게이트 적층물(GS)이 존재한다. 게이트 적층물(GS) 아래에 채널영역(46)이 존재한다. 게이트 적층물(GS)은 게이트 절연막(48)과 게이트 전극(50)이 순차적으로 적층된 구조를 갖는다. 게이트 적층물(GS)은 게이트 절연막(48) 및 게이트 전극(50)의 측면을 덮는 스페이서를 더 포함할 수 있으나, 편의 상 도시하지 않았다. 제1 및 제2 불순물 영역(42, 44), 채널영역(46) 및 게이트 적층물(GS)은 트랜지스터를 이룬다. 기판(40) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(52)이 형성되어 있다. 제1 층간 절연층(52)에 제2 불순물 영역(44)이 노출되는 제1 콘택홀(h1)이 형성되어 있다. 제1 콘택홀(h1)은 도전성 플러그(54)로 채워져 있다. 제1 층간 절연층(52) 상에 도전성 플러그(54)의 노출된 상부면을 덮는 하부전극(Bottom Electrode)(56)이 존재한다. 하부전극(56)은 하부전극 콘택층(60)의 패드층 역할을 겸한다. 제1 층간 절연층(52) 상에 하부전극(56)을 덮는 제2 층간 절연층(58)이 구비되어 있다. 제2 층간 절연층(58)에 하부전극(56)의 일부 영역이 노출되는 제2 콘택홀(h2)이 형성되어 있다. 제2 콘택홀(h2)은 하부전극 콘택층(60)으로 채워져 있다. 하부전극(56)과 하부전극 콘택층(60)은 스토리지 노드의 하부 적층물을 이룬다. 하부전극 콘택층(60)은 TiN층 또는 TiAlN층일 수 있다. 제2 층간 절연층(58)은 제1 층간 절연층(52)과 동일할 수 있다. 제2 층간 절연층(52) 상에 하부전극 콘택층(60)의 노출된 상부면을 덮는 상변화층(62)이 존재한다. 상변화층(62)은 GST층일 수 있다. 상변화층(62)은 또한 다른 상변화 물질로 형성될 수 있는데, 예를 들면 2원계, 3원계 혹은 4원계의 켈코게나이드(chalcogenide)로 형성된 층일 수 있다. 상변화층(62)의 소정 영역 상에 절연층(66)이 존재한다. 그리고 절연층(66) 둘레의 상변화층(62)의 상부면 상에 상부전극(64)이 구비되어 있다. 상부전극(64)은, 예를 들면 TiN 전극일 수 있다. 절연층(66)은 실리콘 산화막이다. 절연층(66)은 다른 산화막 또는 산화막외의 다른 절연층, 예를 들면 질화막일 수도 있다. 특히, 절연층(66)은 상부전극(64)보다 전기 전도도가 낮은 물질층으로 대체될 수도 있다. 절연층(66)은 하부전극 콘택층(60)과 대응하는 위치에 구비된 것이 바람직하다. 절연층(66) 혹은 상기 물질층은 상부전극의 중심을 기준으로 대칭이 되도록 구비될 수 있다. 절연층(66)의 폭(W2)은 하부전극 콘택층(60)의 폭(W1)과 같거나 크고 상부전극(64)의 외경(W2)보다 작다. 상기 하부 적층물, 상변화층(62) 및 절연층(66)을 둘러싸는 상부전극(64)은 데이터가 저장되는 스토리지 노드를 구성한다.
이러한 스토리지 노드 구성에서 하부전극 콘택층(60)과 상부전극(64) 사이의 거리는 절연층(66)의 존재로 인해 종래보다(도 1 참조) 더 멀어진다. 이에 따라 하부전극 콘택층(60)과 상부전극(64) 사이의 상변화층(62)을 통과하는 전류(I2)의 경로는 종래보다 길어지고, 상기 전류(I2)의 경로의 저항은 종래보다 증가한다.
이러한 결과로, 하부전극 콘택층(60)과 상부전극(64) 사이에 종래와 동일한 동작 전압이 인가되어 하부전극 콘택층(60)과 상부전극(64) 사이에 리세트 전류가 흐를 경우, 상기 리세트 전류는 종래보다 작은 값이 된다. 그렇더라도 상기한 바와 같이 전류의 경로의 저항이 증가되었기 때문에, 종래와 동일한 발열량을 얻을 수 있다.
한편, 도 3에 도시한 바와 같이, 상부전극(64)과 상변화층(62) 사이에 부착층(70)이 더 구비될 수 있다. 부착층(70)은 상부전극(64)과 상변화층(62)의 부착력을 높이기 위한 물질층으로서, 예를 들면 Ti층일 수 있다. 부착층(70)은 상부전극(64)과 상변화층(62) 사이에만 구비할 수 있으나, 도면에서처럼 절연층(66)과 상변화층(62) 사이로 확장되게 구비할 수도 있다.
다른 한편으로, 도면으로 도시하지는 않았지만, 도 3의 경우, 부착층(70)과 상변화층(62) 사이에 확산 방지막을 더 구비할 수도 있다. 상기 확산 방지막은 상변화층(62) 상에 형성된 적층물로부터 상변화층(62)으로 불순물이 확산되는 것을 방지할 수 있다.
다음에는 상술한 본 발명의 실시예에 의한 상변화 메모리 소자의 제조 방법에 대해 설명한다.
도 4를 참조하면, 기판(40)의 활성영역 중 일부 영역 상에 게이트 적층물(GS)을 형성한다. 게이트 적층물(GS)은 게이트 절연막(48)과 게이트 전극(50)을 순차적으로 적층하여 형성할 수 있다. 게이트 절연막(48)과 게이트 전극(50)의 측면에는 스페이서를 더 형성할 수도 있다. 게이트 적층물(GS)을 마스크로 사용하여 기판(40)의 상기 활성영역에 기판(40)과 반대되는 타입의 도전성 불순물, 예를 들면 n형 불순물을 이온 주입한다. 이 결과, 게이트 적층물(GS)을 사이에 두고 기판(40)에 제1 및 제2 불순물 영역(42, 44)이 형성된다. 제1 및 제2 불순물 영역(42, 44)과 게이트 적층물(GS)은 스위칭 소자의 하나인 트랜지스터를 형성한다. 기판(40)에서 게이트 절연막(48) 아래의 영역은 채널영역(16)이 된다.
계속해서, 기판(40) 상에 상기 트랜지스터를 덮는 제1 층간 절연층(52)을 형성한다. 제1 층간 절연층(52)은 SiOx 또는 SiOxNy 등과 같은 유전체 물질로 형성할 수 있다. 그러나 제1 층간 절연층(52)은 다른 절연 물질로 형성할 수 있다. 제1 층간 절연층(52)에 제2 불순물 영역(44)이 노출되는 제1 콘택홀(h1)을 형성한다. 제1 콘택홀(h1)에 도전성 물질을 채워 도전성 플러그(54)를 형성한다.
도 5를 참조하면, 제1 층간 절연층(52) 상에 도전성 플러그(54)의 노출된 상부면을 덮는 하부전극(56)을 형성한다. 하부전극(56)은 TiN 또는 TiAlN 전극일 수 있다. 하부전극(56)은 금속 이온으로 Ag, Au, Al, Cu, Cr, Co, Ni, Ti, Sb, V, Mo, Ta, Nb, Ru, W, Pt, Pd, Zn 및 Mg로 이루어진 군 중에서 선택된 어느 하나를 포함하는 실리사이드(silicide) 전극일 수도 있다. 제1 층간 절연층(52) 상에 하부전극(56)을 덮는 제2 층간 절연층(58)을 형성한다. 제2 층간 절연층(58)은 제1 층간 절연층(52)과 동일한 물질 혹은 다른 물질로 형성할 수 있다. 제2 층간 절연층(58)에 하부전극(56)의 상부면의 일부가 노출되는 제2 콘택홀(h2)을 형성한다. 제2 콘택홀(h2)을 TiN 또는 TiAlN으로 채운다. 이렇게 해서 후술될 상변화층과 접촉되는 하부전극 콘택층(60)이 형성된다.
도 6이하에서 제2 층간 절연층(58)과 하부전극 콘택층(60) 아래에 형성된 적층물은 편의 상 도시하지 않았다.
도 6을 참조하면, 제2 층간 절연층(58) 상으로 하부전극 콘택층(60)의 상부면을 덮는 상변화층(62)을 형성한다. 상변화층(62)은 GST층으로 형성할 수 있다. 그러나 상변화층(62)은 다른 상변화 물질로 형성할 수 있다. 예를 들면 상변화층(62)은 2원계, 3원계, 4원계의 켈코게나이드 물질로 형성할 수 있다. 상변화층(62) 상에 상부전극(64)을 형성한다. 상부전극(64) 상에 상부전극(64)의 일부 영역이 노출되는 감광막 패턴(P1)을 형성한다. 상부전극(64)의 노출된 영역은 하부전극 콘택층(60) 바로 위에 존재하는 것이 바람직하다. 또한, 상부전극(64)의 상기 노출된 영역의 폭(PW)은 적어도 하부전극 콘택층(60)의 폭(W1)과 같거나 클 수 있다. 감광막 패턴(P1)을 식각 마스크로 사용하여 상부전극(64)의 상기 노출된 영역을 식각한다. 이 식각은 상변화층(62)이 노출될 때까지 실시한다. 도 7은 상기 식각에 의해 상부전극(64)의 상기 노출된 영역이 제거되어 상변화층(62)이 노출되는 홀(h11)이 상부전극(64)에 형성된 것을 보여준다. 홀(h11)의 직경은 하부전극 콘택층(60)의 폭(W1) 이상이되, 상부전극(64)의 폭(W3)보다 작다.
도 8을 참조하면, 상기 식각 후, 상변화층(62)의 노출되는 홀(h11)을 절연층(66)으로 채운다. 절연층(66)은 실리콘 산화막으로 형성할 수 있으나, 다른 산화막 혹은 다른 절연층, 예를 들면 질화막으로 형성할 수 있다. 또한, 절연층(66)은 상부전극(64)보다 전기 전도도가 낮은 물질층으로 형성할 수도 있다. 그러므로 절연층(66)은 상부전극(64)보다 전기 전도도가 낮은 도전층일 수도 있다. 절연층(66) 을 형성하는 공정에서 절연층(66)은 감광막 패턴(P1) 상에도 형성된다. 절연층(66)을 형성한 후, 리프트 오프(lift off) 방식을 이용하여 감광막 패턴(P1)과 그 위에 형성된 절연층을 제거한다. 이 결과 도 9에 도시한 바와 같이 절연층(66)은 상변화층(62)의 노출된 부분에만 남는다. 상변화층(62)의 노출된 부분을 덮은 절연층(66)은 형성 과정에서 둘레의 상부전극(64)보다 두껍게 형성될 수 있다. 따라서 감광막 패턴(P1)을 제거한 후, 상부전극(64)과 같은 높이가 될 때까지 절연층(66)의 상부면을 연마한다. 연마는 CMP(Chemical Mechanical Polishing) 등과 같은 널리 알려진 연마 방법을 이용하여 수행할 수 있다.
도 10을 참조하면, 상기 연마 후, 상부전극(64) 상에 절연층(66)을 덮는 감광막 패턴(P2)을 형성한다. 감광막 패턴(P2)에 의해 상부전극(64) 중에서 스토리지 노드에 포함될 부분이 한정된다. 감광막 패턴(P2)을 식각 마스크로 사용하여 감광막 패턴(P2) 둘레의 상부전극(64)과 상변화층(62)을 순차적으로 식각한다. 이 식각은 제2 층간 절연층(62)이 노출될 때까지 실시한다. 이렇게 해서 도 11에 도시한 바와 같이 PRAM의 스토리지 노드(S)가 완성된다. 감광막 패턴(P2)은 후속 공정에서 제거한다.
다음에는 상술한 본 발명의 상변화 메모리 소자의 동작 방법을 간략히 설명한다.
도 2의 상변화 메모리 소자를 예로 들어 설명한다.
도 2에서 게이트 전극(50)에 문턱전압 이상의 전압을 인가하여 트랜지스터를 온 상태로 유지한다. 이후, 상부전극(64)과 하부전극(56) 사이에 동작 전압을 인가 한다. 이때, 상기 동작 전압은 리세트 전류를 인가하기 위한 전압, 곧 쓰기 전압일 수 있다. 그리고 상기 동작 전압은 세트 전류를 인가하기 위한 전압, 곧 소거 전압일 수도 있다. 또한, 상기 동작 전압은 상기 리세트 전류와 상기 세트 전류 사이의 전류를 인가하기 위한 전압, 곧 읽기 전압일 수 있다.
상기 동작 전압이 읽기 전압일 때, 상변화층(36)에 흐르는 전류를 측정한다. 그리고 상기 측정된 전류를 기준 전류와 비교한다. 상기 비교결과, 상기 측정된 전류가 상기 기준전류보다 작으면, 상변화층(36)의 하부전극 콘택층(60)에 접촉된 영역의 물질 상태는 비정질임을 의미한다. 따라서 도 2의 상변화 메모리 소자에 데이터 1이 기록된 것으로 판단한다. 반대로, 상기 측정된 전류가 상기 기준 전류보다 크면, 상변화층(36)에는 비정질 영역이 없음을 의미하는 바, 도 2의 상변화 메모리 소자에 데이터 0이 기록된 것으로 판단한다. 도 2의 상변화 메모리 소자에 기록된 데이터가 1이냐 0이냐의 판단은 상기한 바와 반대일 수도 있다.
다음에는 도 2의 상변화 메모리 소자에 대해 본 발명자가 실시한 시뮬레이션과 그 결과에 대해 설명한다.
본 발명자는 도 2에 도시한 바와 같이 상부전극(64)을 하부전극 콘택층(60) 바로 위에 구비하지 않고, 하부전극 콘택층(60)으로부터 사선방향에 구비하였을 때, 리세트 전류와 상변화층(62)의 온도 분포가 어떻게 변화하는지 확인하기 위해 시뮬레이션을 실시하였다.
상기 시뮬레이션에서 실험용 PRAM으로 도 2의 PRAM을 이용하였고, 비교용 PRAM으로 도 1의 스토리지 노드 구성을 갖는 종래의 PRAM을 이용하였다.
도 12는 상기 실험용 PRAM의 스토리지 노드의 구성을 보여주는 평면도이다.
도 13은 도 12를 13-13방향으로 자른 다음, 단면을 상부전극(64)이 오른쪽을 향하도록 눕힌 상태의 단면에서 상부만 도시한 것이다. 도 13을 화살표 방향에서 본 모습이 도 12이다. 도 12에서는 편의 상 하부전극 콘택층(60)이 보이는 것으로 도시하였다.
도 12 및 도 13에서 볼 수 있듯이, 상기 실험용 PRAM의 스토리지 노드에서 상변화층(62)은 원통형으로, 상부전극(64)은 링형으로, 절연층(66)은 상부전극(64)과 같은 두께를 갖는 원판형으로 가공된 것으로 하였다. 상기 비교용 PRAM의 스토리지 노드의 구성도 동일하게 가공된 것으로 하였다.
또한, 본 발명자는 상기 실험용 PRAM에서 상변화층(62)은 GST층, 하부전극 콘택층(60)은 TiAlN층, 절연층(66)은 SiO2층, 상부전극(64)은 TiAlN층으로 각각 형성된 것으로 하였다. 이때, 상부전극(64)의 내경, 곧 절연층(66)의 직경(W2)은 30nm인 것으로 하였다. 그리고 상변화층(62)의 직경(W3)은 250nm, 하부전극 콘택층(95)의 직경(W1)은 50nm인 것으로 하였다.
본 발명자는 상기 시뮬레이션에서 상기 실험용 PRAM과 상기 비교용 PRAM에 동일 전압을 인가하여 상변화층에 리세트 전류가 흐르게 하였다. 그리고 상변화층에 흐르는 리세트 전류를 측정하였고, 상기 리세트 전류에서 상변화층의 온도 분포도 측정하였다.
도 14 및 도 15는 상기 시뮬레이션의 결과를 보여준다.
도 14는 종래의 상변화 메모리 소자, 곧 상기 비교용 PRAM에 대한 시뮬레이 션 결과이고, 도 15는 상기 실험용 PRAM에 대한 시뮬레이션 결과이다.
도 14 및 도 15를 비교하면, 상기 비교용 PRAM이나 상기 실험용 PRAM 모두 리세트 전류가 인가되었을 때, 상변화층(99)의 하부전극 콘택층(95)과 접촉된 영역의 온도는 상기 영역을 비정질 영역으로 변화시킬 수 있을 만큼 충분히 높아짐을 알 수 있었다.
그러나 상기 비교용 PRAM과 상기 실험용 PRAM의 리세트 전류(Ireset)를 비교하면, 상기 비교용 PRAM의 리세트 전류는 2.58mA인 반면, 상기 실험용 PRAM의 리세트 전류는 2.3mA로서 상기 비교용 PRAM의 리세트 전류보다 상기 실험용 PRAM의 리세트 전류가 낮았다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 바람직한 실시예의 예시로서 해석되어야 한다. 예들 들어 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 상변화층에 절연층이 내재된 상태로 스토리지 노드의 구성을 다양하게 변형할 수 있을 것이다. 또한, 본 발명의 출원전에 출원된 것으로 본 발명이 속하는 기술 분야의 발명에 본 발명의 기술적 사상을 결합할 수도 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
상술한 바와 같이, 본 발명의 상변화 메모리 소자의 스토리지 노드에서 상부전극은 하부전극 콘택층 바로 위쪽에 있지 않고 비껴서 위치한다. 다시 말하면, 상 부전극과 하부전극 콘택층은 동일 수직선상에 위치하지 않는다. 그러므로 상부전극과 하부전극 콘택층 사이의 거리는 상부전극과 하부전극 콘택층이 동일 수직선상에 있을 때보다 멀어진다. 이는 곧 상부전극과 하부전극 콘택층 사이에 구비된 상변화층을 통과하는 전류의 경로는 상부전극과 하부전극 콘택층이 동일 수직선상에 있을 때보다 증가함을 의미한다.
이와 같이 본 발명의 PRAM에서 상변화층을 통과하는 전류의 경로가 증가하므로, 상기 전류의 경로의 저항도 증가한다. 그러므로 본 발명의 PRAM에 종래의 PRAM과 동일한 동작 전압이 인가될 때, 상변화층에 인가되는 리세트 전류는 종래보다 낮아진다.
따라서 본 발명의 PRAM을 이용하면, 리세트 전류를 낮출 수 있는 바, PRAM의 집적도를 높일 수 있다. 또한, 하부전극 콘택층 바로 위쪽에 절연층이 구비된 바, 상변화층의 프로그램 영역, 곧 상변화층의 하부전극 콘택층과 접촉된 영역에 형성된 비정질 영역에 PRAM의 주변 환경으로부터 원하지 않는 열이 전달되어 상기 프로그램 영역의 특성이 예기치 않게 변화되는 것을 방지할 수도 있다.

Claims (17)

  1. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자에 있어서,
    상기 스토리지 노드는,
    하부전극;
    상기 하부전극 상에 형성된 상변화층;
    상기 상변화층 상부에 형성된 물질층; 및
    상기 물질층 둘레의 상기 상변화층 상에 구비된 상부전극을 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  2. 제 1 항에 있어서, 상기 물질층의 전기 전도도는 상기 상부전극보다 낮은 것을 특징으로 하는 상변화 메모리 소자.
  3. 제 1 항에 있어서, 상기 하부전극과 상기 상변화층 사이에 하부전극 콘택층이 더 구비된 것을 특징으로 하는 상변화 메모리 소자.
  4. 제 3 항에 있어서, 상기 물질층의 폭은 상기 하부전극 콘택층의 폭 이상이되, 상기 상부전극의 폭보다 작은 것을 특징으로 하는 상변화 메모리 소자.
  5. 제 4 항에 있어서, 상기 물질층은 상기 상변화층의 중심을 기준으로 대칭적으로 형성된 것을 특징으로 하는 상변화 메모리 소자.
  6. 제 1 항에 있어서, 상기 물질층은 아래로 돌출되어 상기 상변화층에 둘러싸인 것을 특징으로 하는 상변화 메모리 소자.
  7. 제 1 항 또는 제 6 항에 있어서, 상기 물질층은 절연층 또는 상기 상변화층보다 전기 전도도가 낮은 도전층인 것을 특징으로 하는 상변화 메모리 소자.
  8. 제 6 항에 있어서, 상기 절연층은 실리콘 산화물층 또는 질화물층인 것을 특징으로 하는 상변화 메모리 소자.
  9. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 제조 방법에 있어서,
    상기 스토리지 노드를 형성하는 단계는,
    하부전극 상에 상변화층을 형성하는 제1 단계;
    상기 상변화층 상에 상부전극을 형성하는 제2 단계;
    상기 상부전극에 상기 상변화층이 노출되는 홀을 형성하는 제3 단계; 및
    상기 홀에 물질층을 채우는 제4 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 상부전극을 형성하기 전에 상기 홀에 해당하는 위치에 상기 물질층을 먼저 형성한 다음, 상기 물질층 둘레의 상기 상변화층 상에 상기 상부전극을 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서, 상기 물질층은 절연층 또는 상기 상부전극보다 전기 전도도가 낮은 도전층인 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  12. 제 10 항에 있어서, 상기 홀은 상기 상부전극의 중심을 기준으로 대칭이되도록 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  13. 제 11 항에 있어서, 상기 절연층은 실리콘 산화물층 또는 질화물층인 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  14. 제 9 항에 있어서, 상기 하부전극과 상기 상변화층 사이에 하부전극 콘택층을 더 형성하는 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  15. 제 14 항에 있어서, 상기 홀의 직경은 상기 하부전극 콘택층의 폭 이상이되, 상기 상부전극의 폭보다 작은 것을 특징으로 하는 상변화 메모리 소자의 제조방법.
  16. 스위칭 소자와 이에 연결된 스토리지 노드를 포함하는 상변화 메모리 소자의 동작 방법에 있어서,
    상기 스위칭 소자를 온 상태로 유지하는 제1 단계; 및
    상기 스토리지 노드에 동작 전압을 인가하는 제2 단계를 포함하되,
    상기 스토리지 노드는,
    청구항 1항의 스토리지 노드인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
  17. 제 16 항에 있어서, 상기 동작 전압은 쓰기 전압, 읽기 전압 및 소거 전압 중 어느 하나인 것을 특징으로 하는 상변화 메모리 소자의 동작 방법.
KR1020060135545A 2006-12-27 2006-12-27 상변화 메모리 소자와 그 제조 및 동작 방법 KR20080060918A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020060135545A KR20080060918A (ko) 2006-12-27 2006-12-27 상변화 메모리 소자와 그 제조 및 동작 방법
US12/000,716 US20080173859A1 (en) 2006-12-27 2007-12-17 Storage node and methods of forming the same, phase change memory device having a storage node and methods of fabricating and operating the same
JP2007337755A JP2008166807A (ja) 2006-12-27 2007-12-27 相変化メモリ素子とその製造方法及び動作方法
CNA2007101857962A CN101290969A (zh) 2006-12-27 2007-12-27 存储节点及其制造方法,相变存储器件及其制造和操作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060135545A KR20080060918A (ko) 2006-12-27 2006-12-27 상변화 메모리 소자와 그 제조 및 동작 방법

Publications (1)

Publication Number Publication Date
KR20080060918A true KR20080060918A (ko) 2008-07-02

Family

ID=39640348

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060135545A KR20080060918A (ko) 2006-12-27 2006-12-27 상변화 메모리 소자와 그 제조 및 동작 방법

Country Status (4)

Country Link
US (1) US20080173859A1 (ko)
JP (1) JP2008166807A (ko)
KR (1) KR20080060918A (ko)
CN (1) CN101290969A (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110002161A1 (en) * 2009-07-06 2011-01-06 Seagate Technology Llc Phase change memory cell with selecting element
DE112009005490T5 (de) 2009-12-31 2013-01-24 Micron Technology, Inc. Verfahren für eine Phasenwechselspeichermatrix
CN102064276B (zh) * 2010-11-01 2014-06-04 华中科技大学 一种非对称相变存储器单元及器件
US9230611B2 (en) 2011-11-04 2016-01-05 Hewlett Packard Enterprise Development Lp Structure of a switching device in an array
KR101934003B1 (ko) * 2012-06-01 2019-01-02 삼성전자주식회사 상변화 메모리 장치 및 그 제조 방법

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5296716A (en) * 1991-01-18 1994-03-22 Energy Conversion Devices, Inc. Electrically erasable, directly overwritable, multibit single cell memory elements and arrays fabricated therefrom
US6847535B2 (en) * 2002-02-20 2005-01-25 Micron Technology, Inc. Removable programmable conductor memory card and associated read/write device and method of operation
KR100437458B1 (ko) * 2002-05-07 2004-06-23 삼성전자주식회사 상변화 기억 셀들 및 그 제조방법들
US6759267B2 (en) * 2002-07-19 2004-07-06 Macronix International Co., Ltd. Method for forming a phase change memory
KR100647218B1 (ko) * 2004-06-04 2006-11-23 비욘드마이크로 주식회사 고집적 상변화 메모리 셀 어레이 및 이를 포함하는 상변화메모리 소자
JP2007019305A (ja) * 2005-07-08 2007-01-25 Elpida Memory Inc 半導体記憶装置
JP2008103541A (ja) * 2006-10-19 2008-05-01 Renesas Technology Corp 相変化メモリおよびその製造方法

Also Published As

Publication number Publication date
CN101290969A (zh) 2008-10-22
JP2008166807A (ja) 2008-07-17
US20080173859A1 (en) 2008-07-24

Similar Documents

Publication Publication Date Title
KR100657972B1 (ko) 상변화 메모리 소자와 그 동작 및 제조 방법
CN100573898C (zh) 自对准并平坦化的下电极相变化存储器及其制造方法
KR100791077B1 (ko) 작은 전이영역을 갖는 상전이 메모리소자 및 그 제조방법
US7804703B2 (en) Phase change memory device having Schottky diode and method of fabricating the same
JP5469814B2 (ja) 相転移メモリ素子及びその製造方法
KR101136319B1 (ko) 비휘발성 기억 장치 및 그 제조 방법
US7745341B2 (en) Phase-change semiconductor device and methods of manufacturing the same
US10916697B2 (en) Memory device and method of manufacturing the same
US8294134B2 (en) Phase change memory devices having a current increase unit
US9054304B2 (en) Resistive memory device capable of preventing disturbance and method for manufacturing the same
JP5062180B2 (ja) 抵抗変化素子及びその製造方法
JP2010251529A (ja) 半導体記憶装置およびその製造方法
US8218359B2 (en) Phase change random access memory and methods of manufacturing and operating same
KR100929639B1 (ko) 상변화 기억 소자 및 그의 제조방법
JP2009146943A (ja) 抵抗変化素子、これを用いた半導体記憶装置、及びそれらの作製方法
JP2008294103A (ja) 抵抗変化メモリ及びその製造方法
KR20080060918A (ko) 상변화 메모리 소자와 그 제조 및 동작 방법
CN109888096B (zh) 存储单元及其制造方法、以及存储装置
US20080186762A1 (en) Phase-change memory element
KR100675278B1 (ko) 산소 장벽막으로 덮여진 상변화 기억 셀들을 갖는 반도체소자들, 이를 채택하는 전자 시스템들 및 이를 제조하는방법들
JP4437297B2 (ja) 半導体記憶装置及び半導体記憶装置の製造方法
KR20100011651A (ko) 상변화 메모리 소자와 그 제조 및 동작 방법
KR100967676B1 (ko) 상변환 기억 소자 및 그의 제조방법
KR100895819B1 (ko) 상변화 기억 소자의 제조방법
KR101155093B1 (ko) 반도체 메모리 장치

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid