JP5469814B2 - 相転移メモリ素子及びその製造方法 - Google Patents

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Description

本発明は半導体素子及びその製造方法に関し、特に、相転移メモリ素子及びその製造方法（Ｐｈａｓｅ ｃｈａｎｇｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ａｎｄ ｍｅｔｈｏｄ ｏｆ ｆａｂｒｉｃａｔｉｎｇ ｔｈｅ ｓａｍｅ）に関するものである。
半導体メモリ素子は揮発性メモリ素子と不揮発性メモリ素子で分類される。前記不揮発性メモリ素子は電源が遮られてもその内部に保存されたデータが消えないという長所を有する。これによって、前記不揮発性メモリ素子は移動通信端末機（ｍｏｂｉｌｅ ｃｏｍｍｕｎｉｃａｔｉｏｎ ｓｙｓｔｅｍ）、移動式メモリ装置、各種デジタル器機の補助記憶装置として広く採用されている。
不揮発性記憶特性を有し、集積度向上に効率的な構造を有する新しいメモリ素子を開発するための研究がなされ、その代表的な結果として相転移メモリ素子がある。前記相転移メモリ素子の単位セルは、アクセス（ａｃｃｅｓｓ）素子及び前記アクセス素子に直列接続した（ｓｅｒｉａｌｌｙ ｃｏｎｎｅｃｔｅｄ）データ保存要素（ｄａｔａ ｓｔｏｒａｇｅ ｅｌｅｍｅｎｔ）を含む。前記データ保存要素は、前記アクセス素子に電気的に接続する下部電極及び前記下部電極に接触する相転移物質膜を備える。前記相転移物質膜は、提供する電流の大きさによって、非晶質状態（ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）と結晶質状態（ｃｒｙｓｔａｌｌｉｎｅ ｓｔａｔｅ）との間で、または前記結晶質状態下の多様な比抵抗状態の間で電気的に転換（ｓｗｉｔｃｈ）する物質膜である。
図１は従来の相転移メモリ素子を示す概略的な部分断面図である。
図１を参照すると、従来の相転移メモリ素子は半導体基板１１上の所定領域に配置された下部絶縁膜１２、下部絶縁膜１２上に配置されたワードライン１３、ワードライン１３を有する半導体基板１１を覆う上部絶縁膜１５、上部絶縁膜１５内に配置され、ワードライン１３に接触された第１及び第２下部電極１７Ａ、１７Ｂ、下部電極１７Ａ、１７Ｂ上にそれぞれ接触された第１及び第２相転移パターン１８Ａ、１８Ｂ、上部絶縁膜１５上に配置されて相転移パターン１８Ａ、１８Ｂにそれぞれ接触された第１及び第２上部電極１９Ａ、１９Ｂを備える。すなわち、第１下部電極１７Ａと第１上部電極１９Ａとの間に第１相転移パターン１８Ａが介在される。同様に、第２下部電極１７Ｂと第２上部電極１９Ｂとの間に第２相転移パターン１８Ｂが介在される。また、第１相転移パターン１８Ａ及び第２相転移パターン１８Ｂは互いに分離するように配置される。
第１下部電極１７Ａを介してプログラム電流が流れる場合、第１下部電極１７Ａと第１相転移パターン１８Ａとの間の界面でジュール熱（ｊｏｕｌｅ ｈｅａｔ）が生成される。このようなジュール熱は、第１相転移パターン１８Ａの一部である第１転移領域２０Ａを非晶質状態（ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）または結晶質状態（ｃｒｙｓｔａｌｌｉｎｅ ｓｔａｔｅ）に変換させる。前記非晶質状態を有する第１転移領域２０Ａの比抵抗は前記結晶質状態を有する第１転移領域２０Ａの比抵抗よりも高い。したがって、読み込みモードで第１転移領域２０Ａを介して流れる電流を感知することにより、前記相転移メモリ素子の単位セルに保存された情報が論理「１」であるか論理「０」であるかを判別することができる。また、第２下部電極１７Ｂを介してプログラム電流が流れる場合、第２相転移パターン１８Ｂの一部である第２転移領域２０Ｂを非晶質状態（ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）または結晶質状態（ｃｒｙｓｔａｌｌｉｎｅ ｓｔａｔｅ）に変換することができる。
一方、第１相転移パターン１８Ａ、第２相転移パターン１８Ｂ間の間隔を縮小した方が前記相転移メモリ素子の集積度改善に有利である。ところで、第１下部電極１７Ａ、第２下部電極１７Ｂの上部表面は同一レベルに配置される。また、第１相転移パターン１８Ａ、第２相転移パターン１８Ｂは第１距離Ｄ１離隔するように配置される。この場合、第１転移領域２０Ａ、第２転移領域２０Ｂは第１距離Ｄ１に分離される。
ここで、第１下部電極１７Ａと第１相転移パターン１８Ａとの間の界面で発生した熱は、上部絶縁膜１５を介して第２相転移パターン１８Ｂに伝達される。この場合、第２転移領域２０Ｂも非晶質状態または結晶質状態に変換することができる。同様に、第２下部電極１７Ｂと第２相転移パターン１８Ｂとの間の界面で発生した熱により第１転移領域２０Ａも非晶質状態または結晶質状態に変換することができる。すなわち、第１相転移パターン１８Ａ、第２相転移パターン１８Ｂは、互いに干渉して誤動作を誘発する。結果的に、第１相転移パターン１８Ａ、第２相転移パターン１８Ｂ間の間隔を縮小するには限界がある。
その一方、前記不揮発性メモリ素子に関する他の製造方法が特許文献１に「不揮発性半導体メモリ素子の製造方法（Ｍｅｔｈｏｄ ｆｏｒ ｍａｎｕｆａｃｔｕｒｉｎｇ ｎｏｎｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）」の名称でカワゾエ（Ｋａｗａｚｏｅ）によって開示されている。
米国特許出願公開第２００５／０１５３５４号明細書
本発明が解決しようとする技術的課題は、上述の従来技術の問題点を改善するため、互いに隣接する相転移パターン間の熱的干渉現象を最小化することができる相転移メモリ素子を提供することにある。
本発明が解決しようとする他の技術的課題は、互いに隣接する相転移パターン間の熱的干渉現象を最小化することができる相転移メモリ素子の製造方法を提供することにある。
前記技術的課題を解決するために本発明は相転移メモリ素子を提供する。この素子は基板上に配置され、第１表面を有する第１電極を備える。前記第１表面と異なるレベルに位置した第２表面を有する第２電極が提供される。前記第２電極は前記第１電極と離隔される。前記第１表面に接触された第１相転移パターンが配置される。前記第２表面に接触された第２相転移パターンが配置される。
本発明のいくつかの態様において、前記基板上に第１及び第２コンタクトホールを有する層間絶縁膜が配置される。この場合、前記第１表面及び前記第１相転移パターンは前記第１コンタクトホール内に配置される。前記第２表面及び前記第２相転移パターンは前記第２コンタクトホール内に配置される。また、前記相転移パターンと前記層間絶縁膜との間にスペーサが介在される。
他の態様において、前記第２表面は前記第１表面よりも高いレベルに配置される。
さらに他の態様において、前記第１及び第２相転移パターンの上部表面は同一平面上に配置される。
さらに他の態様において、前記第１電極及び前記第２電極にそれぞれ電気的に接続されたワードラインが提供される。前記第１相転移パターン及び前記第２相転移パターンに電気的に接続されたビットラインが提供される。前記第１相転移パターンと前記ビットラインとの間に第３電極が介在される。前記第２相転移パターンと前記ビットラインとの間に第４電極が介在される。
さらに他の態様において、前記第１及び第２電極はＴｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、導電性炭素群（ｃｏｎｄｕｃｔｉｖｅ ｃａｒｂｏｎ ｇｒｏｕｐ）膜、及びＣｕ膜からなる一群から選ばれた一種とすることができる。
さらに他の態様において、前記第１及び第２相転移パターンはＴｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなる一群から選ばれた二種以上の化合物（ｃｏｍｐｏｕｎｄ）とすることができる。
さらに他の態様において、前記第１表面及び前記第２表面間の距離は前記第１表面及び前記第２電極間の距離よりも大きくすることができる。
また、本発明は相転移メモリ素子の製造方法を提供する。まず、基板上に第１電極及び第２電極を形成する。前記第１電極及び前記第２電極は互いに離隔される。前記第１電極は第１表面を有する。前記第２電極は前記第１表面と異なるレベルに位置した第２表面を有する。前記第１電極上に、第１相転移パターン及び前記第２電極上に第２相転移パターンを形成する。前記第１相転移パターンは前記第１表面と接触する。前記第２相転移パターンは前記第２表面と接触する。
いくつかの態様において、前記第１及び第２電極を形成する前に、前記基板上に層間絶縁膜を形成することができる。前記層間絶縁膜を貫通する第１及び第２コンタクトホールを形成することができる。この場合、前記第１表面及び前記第１相転移パターンは前記第１コンタクトホール内に形成される。前記第２表面及び前記第２相転移パターンは前記第２コンタクトホール内に形成される。
他の態様において、前記第１及び第２コンタクトホールの側壁にスペーサを形成することができる。
さらに他の態様において、前記第２表面は前記第１表面よりも高いレベルで形成することができる。
さらに他の態様において、前記第１及び第２相転移パターンの上部表面は同一平面上に形成することができる。
さらに他の態様において、前記第１及び第２相転移パターンを形成する段階は、前記第１及び第２コンタクトホールを埋め込む段階と、前記基板を覆う相転移物質膜を形成する段階と、前記相転移物質膜を平坦化して前記層間絶縁膜を露出する段階と、を含むことができる。
さらに他の態様において、前記第１及び第２電極を形成する段階は、前記第１及び第２コンタクトホールを埋め込む段階と、前記基板を覆う下部電極膜を形成する段階と、を含むことができる。前記下部電極膜を平坦化して前記第１コンタクトホールを埋め込む第１予備電極及び前記第２コンタクトホールを埋め込む第２予備電極を形成することができる。前記第２予備電極上に犠牲電極を形成することができる。前記犠牲電極は前記第２予備電極と同一物質膜で形成することができる。前記第１予備電極、前記犠牲電極及び前記第２予備電極をエッチバック（ｅｔｃｈ ｂａｃｋ）することができる。
さらに他の態様において、前記第１及び第２電極を形成する段階は、前記第１及び第２コンタクトホールを埋め込む段階と、前記基板を覆う下部電極膜を形成する段階と、を含むことができる。前記下部電極膜を平坦化して前記第１コンタクトホールを埋め込む第１予備電極及び前記第２コンタクトホールを埋め込む第２予備電極を形成することができる。前記第２予備電極上に、犠牲パターンを形成することができる。前記犠牲パターンはフォトレジストパターンまたはハードマスクパターンで形成することができる。前記犠牲パターンをエッチングマスクとして用いて前記第１予備電極をエッチングしてリセスされた予備電極を形成することができる。前記犠牲パターンを除去することができる。前記リセスされた予備電極及び前記第２予備電極をエッチバックすることができる。
さらに他の態様において、前記第１及び第２電極を形成する段階は、前記第１及び第２コンタクトホールを埋め込む段階と、前記基板を覆う下部電極膜を形成する段階と、を含むことができる。前記下部電極膜をパターニングして前記第１コンタクトホール内にリセスされた予備電極を形成するとともに、前記第２コンタクトホールにパターニングした下部電極膜を残存することができる。前記リセスされた予備電極は前記パターニングした下部電極膜の上部表面よりも低いレベルに形成される。前記リセスされた予備電極及び前記パターニングされた下部電極膜をエッチバックすることができる。
さらに他の態様において、前記下部電極膜をパターニングする段階は、前記下部電極膜上に前記第２コンタクトホールの上部を覆う段階と、前記第１コンタクトホールの上部を露出するマスクパターンを形成する段階と、前記露出した下部電極膜をエッチバックする段階と、を含むことができる。
さらに他の態様において、前記基板上に前記第１電極及び前記第２電極にそれぞれ電気的に接続されたワードラインを形成することができる。前記第３電極及び前記第４電極に電気的に接続されたビットラインを形成することができる。
前記第１相転移パターン及び前記第２相転移パターンに電気的に接続されたビットラインを形成することができる。前記第１相転移パターンと前記ビットラインとの間に第３電極を形成することができる。前記第２相転移パターンと前記ビットラインとの間に第４電極を形成することができる。
（発明の効果）
上述の本発明によれば、基板上に第１表面を有する第１電極及び前記第１表面と異なるレベルに位置した第２表面を有する第２電極が提供される。前記第１表面に接触される第１相転移パターン及び前記第２表面に接触される第２相転移パターンが提供される。前記第２表面は前記第１表面よりも高いレベルに配置される。前記第１表面と前記第１相転移パターンとの間の界面から発生した熱が、前記第２相転移パターンへ伝達される経路を従来と比べて著しく増加させることができる。結果的に、前記相転移パターンとの間の熱的干渉現象を最小化することができる。
以下、添付した図面を参照しながら本発明の好適な実施形態を詳しく説明する。しかしながら、本発明は、ここで説明する実施形態に限られず、他の形態で具体化されることもある。むしろ、ここで紹介される実施形態は開示された発明が完成されていることを示すと共に、当業者に本発明の思想を十分に伝えるために提供するものである。図面において、層及び領域の厚みは明確性をあたえるために誇張して図示されたものである。また、層が、他の層、または基板「上」にあると言われた場合、それは他の層、または基板上に直接形成することができるか、またはそれらの間に第３の層が介在されることもある。明細書全体にわたって同じ参照番号は、同様の構成要素を示す。
（第１実施形態）
図２は本発明の第１実施形態による相転移メモリ素子のセルアレイ領域の一部を示す等価回路図である。
図２を参照すると、前記相転移メモリ素子は列方向に互いに平行に配置された第１ワードラインＷＬ１、第２ワードラインＷＬ２及び第３ワードラインＷＬ３、行方向に互いに平行に配置された第１ビットラインＢＬ１、第２ビットラインＢＬ２及び第３ビットラインＢＬ３、及び複数の第１相転移パターンＲL、第２相転移パターンＲHを備えることができる。第１相転移パターンＲL、第２相転移パターンＲHは、第１転移領域または第２転移領域を備えることができる。
前記転移領域は互いに異なるレベルに位置するように配置される。例えば、前記第２転移領域は前記第１転移領域よりも高いレベルに位置したものとすることができる。この場合に、第１相転移パターンＲL、第２相転移パターンＲHは前記第１転移領域を有する低い相転移パターンである第１相転移パターンＲL、及び前記第２転移領域を有する高い相転移パターンである第２相転移パターンＲHとして分類することができる。
第１ビットラインＢＬ１、第２ビットラインＢＬ２、第３ビットラインＢＬ３は、第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３に交差するように配置される。第１相転移パターンＲL、第２相転移パターンＲHは、それぞれ第１ビットラインＢＬ１、第２ビットラインＢＬ２、第３ビットラインＢＬ３及び第１ワードラインＷＬ１、第２ワードラインＷＬ２、第３ワードラインＷＬ３の交差点に配置される。例えば、第１ビットラインＢＬ１及び第１ワードラインＷＬ１の交差点に前記低い相転移パターンである第１相転移パターンＲLが配置される。第１ビットラインＢＬ１及び第２ワードラインＷＬ２の交差点に前記高い相転移パターンである第２相転移パターンＲHが配置される。第１ビットラインＢＬ１及び第３ワードラインＷＬ３の交差点に前記低い相転移パターンである第１相転移パターンＲLが配置される。
また、第２ビットラインＢＬ２及び第１ワードラインＷＬ１の交差点に前記高い相転移パターンである第２相転移パターンＲHが配置される。第２ビットラインＢＬ２及び第２ワードラインＷＬ２の交差点に前記低い相転移パターンである第１相転移パターンＲLが配置される。第２ビットラインＢＬ２及び第３ワードラインＷＬ３の交差点に前記高い相転移パターンである第２相転移パターンＲHが配置される。
このように、第３ビットラインＢＬ３及び第１ワードラインＷＬ１の交差点に前記低い相転移パターンである第１相転移パターンＲLが配置される。第３ビットラインＢＬ３及び第２ワードラインＷＬ２の交差点に前記高い相転移パターンである第２相転移パターンＲHが配置される。第３ビットラインＢＬ３及び第３ワードラインＷＬ３の交差点に前記低い相転移パターンである第１相転移パターンＲLが配置される。
図３は、本発明の第１実施形態による相転移メモリ素子のセルアレイ領域の一部を示す平面図である。すなわち、図３は、図２の前記セルアレイ領域の一部を示す平面図である。図４は、本発明の第１実施形態による相転移メモリ素子を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
図３及び図４を参照すると、本発明の第１実施形態による相転移メモリ素子は基板５１上に提供された第１ワードラインＷＬ１、５５、第２ワードラインＷＬ２、５６、第３ワードラインＷＬ３及び第１ビットラインＢＬ１、８７、第２ビットラインＢＬ２、第３ビットラインＢＬ３を備えることができる。基板５１はシリコンウエハのような半導体基板とすることができる。
基板５１上に下部絶縁膜５３が提供される。下部絶縁膜５３はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜とすることができる。下部絶縁膜５３内に第１ワードラインＷＬ１、５５及び第２ワードラインＷＬ２、５６が互いに平行に配置される。下部絶縁膜５３の上部表面及び第１ワードラインＷＬ１、５５及び第２ワードラインＷＬ２、５６の上部表面は同一平面上に露出される。第１ワードラインＷＬ１、５５及び第２ワードラインＷＬ２、５６はポリシリコンパターン、金属配線またはエピタキシャル半導体パターンのような導電性パターンとすることができる。
第１ワードラインＷＬ１、５５、第２ワードラインＷＬ２、５６及び下部絶縁膜５３上に層間絶縁膜５７が提供される。層間絶縁膜５７はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜とすることができる。層間絶縁膜５７は平坦化された上部表面を備えることができる。
第１ワードラインＷＬ１、５５、第２ワードラインＷＬ２、５６上に、層間絶縁膜５７を貫通する第１コンタクトホール６１及び第２コンタクトホール６２が配置される。第１コンタクトホール６１及び第２コンタクトホール６２は第１距離Ｄ１離隔するように配置される。第１コンタクトホール６１、第２コンタクトホール６２内に第１電極７１及び第２電極７２が配置される。第１電極７１及び第２電極７２は第１ワードラインＷＬ１、５５及び第２ワードラインＷＬ２、５６にそれぞれ接触することができる。第１電極７１及び第２電極７２はＴｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、導電性炭素群膜、及びＣｕ膜からなる一群から選ばれた一種またはこれらの組み合わせ膜とすることができる。
以下、説明の便宜上、第１電極７１及び第２電極７２のそれぞれは第１下部電極７１及び第２下部電極７２と称する。
第１下部電極７１は、第１コンタクトホール６１内に第１表面Ｓ１を備えることができる。また、第２下部電極７２は第２コンタクトホール６２内に第２表面Ｓ２を備えることができる。第１表面Ｓ１及び第２表面Ｓ２は互いに異なるレベルに位置するように配置される。例えば、第２表面Ｓ２は第１表面Ｓ１よりも高いレベルに位置するように配置される。
第１下部電極７１上に第１コンタクトホール６１を埋め込む第１相転移パターン７７、ＲLが提供される。また、第２下部電極７２上に第２コンタクトホール６２を埋め込む第２相転移パターン７８、ＲHが提供される。第１相転移パターン７７、ＲLは第１表面Ｓ１に接触され、第２相転移パターン７８、ＲHは第２表面Ｓ２に接触される。第１相転移パターン７７、ＲLは、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなる一群から選ばれた二種以上の化合物とすることができる。第２相転移パターン７８、ＲHはＴｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなる一群から選ばれた二種以上の化合物とすることができる。
第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHの上部表面は同一平面上に露出される。例えば、層間絶縁膜５７、第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHの上部表面はすべて同一平面上に露出される。
層間絶縁膜５７上に第３電極８１及び第４電極８２が配置される。第３電極８１及び第４電極８２は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、導電性炭素群膜、及びＣｕ膜からなる一群から選ばれた一種またはこれらの組み合わせ膜とすることができる。
以下では説明の便宜上、第３電極８１及び第４電極８２のそれぞれは第１上部電極８１及び第２上部電極８２と称する。
第１上部電極８１は、第１相転移パターン７７、ＲLに接触される。また、第２上部電極８２は第２相転移パターン７８、ＲHに接触される。その結果、第１上部電極８１は第１相転移パターン７７、ＲL及び第１下部電極７１を介して第１ワードライン５５に電気的に接続される。同様に、第２上部電極８２は、第２相転移パターン７８、ＲH及び第２下部電極７２を介して第２ワードライン５６に電気的に接続される。
第１コンタクトホール６１、第２コンタクトホール６２の内壁にスペーサ６３が配置される。スペーサ６３はシリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜とすることができる。スペーサ６３は、第１相転移パターン７７、ＲL、第２相転移パターン７８、ＲHと層間絶縁膜５７との間に介在される。また、スペーサ６３は第１下部電極７１、第２下部電極７２と層間絶縁膜５７との間にも介在される。
層間絶縁膜５７及び第１上部電極８１、第２上部電極８２は上部絶縁膜８５で覆われることができる。第１上部電極８１、第２上部電極８２の上部表面は上部絶縁膜８５上に露出される。上部絶縁膜８５は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜とすることができる。上部絶縁膜８５上に互いに平行な第１ビットラインＢＬ１、８７、第２ビットラインＢＬ２、第３ビットラインＢＬ３が配置される。第１ビットラインＢＬ１、８７、第２ビットラインＢＬ２、第３ビットラインＢＬ３は導電性物質膜とすることができる。例えば、第１ビットライン８７、ＢＬ１は第１上部電極８１及び第２上部電極８２に接触される。
第１ビットライン８７、ＢＬ１及び第１ワードライン５５、ＷＬ１にプログラム電流を印加して第１相転移パターン７７、ＲLの一部である第１転移領域９１を非晶質状態（ａｍｏｒｐｈｏｕｓ ｓｔａｔｅ）または結晶質状態（ｃｒｙｓｔａｌｌｉｎｅ ｓｔａｔｅ）に変換させる。同様に、第１ビットライン８７、ＢＬ１及び第２ワードライン５６、ＷＬ２にプログラム電流を印加して第２相転移パターン７８、ＲHの一部である第２転移領域９２を非晶質状態または結晶質状態に変換させる。
ここで、第１転移領域９１は第１表面Ｓ１に隣接するように形成される。また、第２転移領域９２は第２表面Ｓ２に隣接するように形成される。第２表面Ｓ２は第１表面Ｓ１から第２距離Ｄ２離隔するように配置される。ところで、第２表面Ｓ２は第１表面Ｓ１よりも高いレベルに配置される。これによって、第２距離Ｄ２は第１距離Ｄ１より相対的に増加される。すなわち、第１表面Ｓ１と第２表面Ｓ２との間の距離は第１表面Ｓ１と第２下部電極７２との間の距離よりも著しく大きくすることができる。
第２転移領域９２は第１転移領域９１よりも高いレベルに形成される。この場合、第１相転移パターン７７、ＲLは図２の前記低い相転移パターンＲLに相当し、第２相転移パターン７８、ＲHは図２の前記高い相転移パターンＲHに相当する。
結果的に、第１表面Ｓ１と第１相転移パターン７７、ＲLとの間の界面から発生した熱が、層間絶縁膜５７を介して第２相転移パターン７８、ＲHへ伝達されることを従来と比べて著しく減少させることができる。同様に、第２表面Ｓ２と第２相転移パターン７８、ＲHとの間の界面から発生した熱が層間絶縁膜５７を介して第１相転移パターン７７、ＲLへ伝達されることを従来と比べて著しく減少させることができる。すなわち、第１相転移パターン７７、ＲL、第２相転移パターン７８、ＲH間の熱的干渉現象を最小化することができる。
図５は本発明の第１実施形態による相転移メモリ素子の変形形態を説明するための断面図である。
図５を参照すると、図４によって説明された上部絶縁膜８５、第１上部電極８１及び第２上部電極８２は省略することができる。この場合、第１ビットライン８７、ＢＬ１は層間絶縁膜５７上に配置される。また、第１ビットライン８７、ＢＬ１は第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHに接触される。
（第２実施形態）
図６は本発明の第２実施形態による相転移メモリ素子のセルアレイ領域の一部を示す等価回路図で、図７は本発明の第２実施形態による相転移メモリ素子のセルアレイ領域の一部を示す断面図である。すなわち、図７は図６の前記セルアレイ領域の一部を示す断面図である。
図６を参照すると、前記相転移メモリ素子は行方向に互いに平行に配置された第１ワードラインＷＬ１及び第２ワードラインＷＬ２、列方向に互いに平行に配置された第１ビットラインＢＬ１及び第２ビットラインＢＬ２、及び複数の第１相転移パターンＲL、第２相転移パターンＲHを備えることができる。第１相転移パターンＲL、第２相転移パターンＲHのそれぞれは、第１ビットラインＢＬ１、第２ビットラインＢＬ２のうちいずれか１つに電気的に接続される。第１相転移パターンＲL、第２相転移パターンＲHと第１ワードラインＷＬ１、第２ワードラインＷＬ２との間にスイッチング素子が配置される。前記スイッチング素子は、第１相転移パターンＲL、第２相転移パターンＲHに直列接続されたダイオードＤＤ１、ＤＤ２とすることができる。ダイオードＤＤ１、ＤＤ２の一端はそれぞれ第１ワードラインＷＬ１、第２ワードラインＷＬ２のうちいずれか１つに電気的に接続される。その一方、前記スイッチング素子はＭＯＳトランジスタとすることができる。
第１相転移パターンＲL、第２相転移パターンＲHは、第１転移領域または第２転移領域を備えることができる。前記転移領域は互いに異なるレベルに位置するように配置される。例えば、前記第２転移領域は前記第１転移領域よりも高いレベルに位置したものとすることができる。この場合、第１相転移パターンＲL、第２相転移パターンＲHは、前記第１転移領域を有する低い相転移パターンである第１相転移パターンＲL、及び前記第２転移領域を有する高い相転移パターンＲHである第２相転移パターンとして分類することができる。
第１ビットラインＢＬ１、第２ビットラインＢＬ２は第１ワードラインＷＬ１、第２ワードラインＷＬ２に交差するように配置される。第１相転移パターンＲL、第２相転移パターンＲHのそれぞれは第１ビットラインＢＬ１、第２ビットラインＢＬ２及び第１ワードラインＷＬ１、第２ワードラインＷＬ２の交差点に配置される。例えば、第１ビットラインＢＬ１及び第１ワードラインＷＬ１の交差点に前記低い相転移パターンである第１相転移パターンＲLが配置される。第１ビットラインＢＬ１及び第２ワードラインＷＬ２の交差点に前記高い相転移パターンである第２相転移パターンＲHが配置される。
また、第２ビットラインＢＬ２及び第１ワードラインＷＬ１の交差点に前記高い相転移パターンである第２相転移パターンＲHが配置される。第２ビットラインＢＬ２及び第２ワードラインＷＬ２の交差点に前記低い相転移パターンである第１相転移パターンＲLが配置される。
図６及び図７を参照すると、本発明の第２実施形態による相転移メモリ素子は基板５１上に提供された第１ワードラインＷＬ１、１５５、第２ワードラインＷＬ２、１５６及び第１ビットラインＢＬ１、８７、第２ビットラインＢＬ２を備えることができる。
基板５１に互いに平行なライン状の活性領域を画定する素子分離膜１５２が配置される。素子分離膜１５２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜とすることができる。前記活性領域内に第１ワードラインＷＬ１、１５５及び第２ワードラインＷＬ２、１５６が互いに平行に配置される。第１ワードラインＷＬ１、１５５、第２ワードラインＷＬ２、１５６は不純物が注入された半導体パターンとすることができる。
第１ワードラインＷＬ１、１５５、第２ワードラインＷＬ２、１５６を有する基板５１上に下部絶縁膜１５３が提供される。下部絶縁膜１５３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜とすることができる。下部絶縁膜１５３内に第１ダイオードＤＤ１及び第２ダイオードＤＤ２が互いに離隔して配置される。
第１ダイオードＤＤ１は、第１下部半導体パターン１６１及び第１上部半導体パターン１６２を備えることができる。第１下部半導体パターン１６１はｎ型またはｐ型半導体膜とすることができる。第１上部半導体パターン１６２は第１下部半導体パターン１６１と異なる導電型の半導体膜とすることができる。例えば、第１下部半導体パターン１６１がｎ型半導体膜の場合、第１上部半導体パターン１６２はｐ型半導体膜とすることができる。
第１下部半導体パターン１６１及び第１上部半導体パターン１６２は第１ワードラインＷＬ１、１５５の所定領域上に順に積層される。この場合、第１下部半導体パターン１６１は第１ワードラインＷＬ１、１５５に接触される。第１上部半導体パターン１６２上に第１ダイオード電極１６７が配置される。第１ダイオード電極１６７は金属膜、または金属シリサイド膜のような導電膜とすることができる。第１ダイオード電極１６７は省略することもできる。
第２ダイオードＤＤ２は、順に積層された第２下部半導体パターン１６５及び第２上部半導体パターン１６６を備えることができる。第２下部半導体パターン１６５は第２ワードラインＷＬ２、１５６に接触される。第２上部半導体パターン１６６上に第２ダイオード電極１６９が配置される。第２ダイオード電極１６９は、金属膜、または金属シリサイド膜のような導電膜とすることができる。第２ダイオード電極１６９は省略することもできる。
下部絶縁膜１５３及び第１ダイオード電極１６７、第２ダイオード１６９の上部表面は同一平面上に露出される。
下部絶縁膜１５３上に層間絶縁膜５７が提供される。第１ダイオード電極１６７、第２ダイオード電極１６９上に層間絶縁膜５７を貫通する第１コンタクトホール６１及び第２コンタクトホール６２が配置される。第１コンタクトホール６１及び第２コンタクトホール６２は第１距離Ｄ１離隔するように配置される。第１コンタクトホール６１、第２コンタクトホール６２内に第１電極７１及び第２電極７２が配置される。第１電極７１及び第２電極７２は第１ダイオード電極１６７及び第２ダイオード電極１６９に接触される。第１電極７１及び第２電極７２は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、導電性炭素群膜、及びＣｕ膜からなる一群から選ばれた一種またはこれらの組み合わせ膜とすることができる。
以下、説明の便宜上、第１電極７１及び第２電極７２のそれぞれは第１下部電極７１及び第２下部電極７２と称する。
第１下部電極７１は、第１コンタクトホール６１内に第１表面Ｓ１を備えることができる。また、第２下部電極７２は第２コンタクトホール６２内に第２表面Ｓ２を備えることができる。第１表面Ｓ１及び第２表面Ｓ２は互いに異なるレベルに位置するように配置される。例えば、第２表面Ｓ２は第１表面Ｓ１よりも高いレベルに位置するように配置される。
第１下部電極７１上に第１コンタクトホール６１を埋め込む第１相転移パターン７７、ＲLが提供される。また、第２下部電極７２上に第２コンタクトホール６２を埋め込む第２相転移パターン７８、ＲHが提供される。第１相転移パターン７７、ＲLは第１表面Ｓ１に接触され、第２相転移パターン７８、ＲHは第２表面Ｓ２に接触される。第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHは、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなる一群から選ばれた二種以上の化合物とすることができる。
第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHの上部表面は、同一平面上に露出される。例えば、層間絶縁膜５７、第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHの上部表面はすべて同一平面上に露出される。
層間絶縁膜５７上に第３電極８１及び第４電極８２が配置される。以下、説明の便宜上、第３電極８１及び第４電極８２はそれぞれ第１上部電極８１及び第２上部電極８２と称する。
第１上部電極８１は第１相転移パターン７７、ＲLに接触される。また、第２上部電極８２は第２相転移パターン７８、ＲHに接触される。その結果、第１上部電極８１は第１相転移パターン７７、ＲL及び第１下部電極７１を介して第１ワードライン１５５に電気的に接続される。同様に、第２上部電極８２は第２相転移パターン７８、ＲH及び第２下部電極７２を介して第２ワードライン１５６に電気的に接続される。
第１コンタクトホール６１、第２コンタクトホール６２の内壁にスペーサ６３が配置される。スペーサ６３は第１相転移パターン７７、ＲL、第２相転移パターン７８、ＲHと層間絶縁膜５７との間に介在される。また、スペーサ６３は第１下部電極７１、第２下部電極７２と層間絶縁膜５７との間にも介在される。
層間絶縁膜５７及び第１上部電極８１、第２上部電極８２は上部絶縁膜８５で覆われる。第１上部電極８１、第２上部電極８２の上部表面は上部絶縁膜８５上に露出される。上部絶縁膜８５上に互いに平行な第１ビットラインＢＬ１、８７、第２ビットラインＢＬ２が配置される。例えば、第１ビットライン８７、ＢＬ１は第１上部電極８１及び第２上部電極８２に接触される。
他の実施形態において、図５を参照して説明したように、上部絶縁膜８５及び第１上部電極８１及び第２上部電極８２は省略することができる。この場合、第１ビットライン８７、ＢＬ１は層間絶縁膜５７上に配置される。また、第１ビットライン８７、ＢＬ１は第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHに接触される。
図４を参照し説明したように、第２表面Ｓ２は第１表面Ｓ１から第２距離Ｄ２離隔するように配置される。第２表面Ｓ２は第１表面Ｓ１よりも高いレベルに配置される。これによって、第２距離Ｄ２は第１距離Ｄ１よりも相対的に増加することができる。結果的に、第１相転移パターン７７、ＲL、第２相転移パターン７８、ＲH間の熱的干渉現象を最小化することができる。
（第３実施形態）
図８は本発明の第３実施形態による相転移メモリ素子のセルアレイ領域の一部を示す等価回路図で、図９は本発明の第３実施形態による相転移メモリ素子のセルアレイ領域の一部を示す断面図である。すなわち、図９は図８の前記セルアレイ領域の一部を示す断面図である。
図８を参照すると、前記相転移メモリ素子は、行方向に互いに平行に配置された第１ワードラインＷＬ１及び第２ワードラインＷＬ２、列方向に互いに平行に配置された第１ビットラインＢＬ１及び第２ビットラインＢＬ２、及び複数の第１相転移パターンＲL、第２相転移パターンＲHを備えることができる。第１相転移パターンＲL、第２相転移パターンＲHのそれぞれは第１ビットラインＢＬ１、第２ビットラインＢＬ２のうちいずれか１つに電気的に接続される。第１相転移パターンＲL、第２相転移パターンＲHと第１ワードラインＷＬ１、第２ワードラインＷＬ２との間にスイッチング素子が配置される。前記スイッチング素子は第１相転移パターンＲL、第２相転移パターンＲHに直列接続されたトランジスタＴａとすることができる。トランジスタＴａの一端はそれぞれ第１ワードラインＷＬ１、第２ワードラインＷＬ２のうちいずれか１つに電気的に接続される。
第１相転移パターンＲL、第２相転移パターンＲHは第１転移領域または第２転移領域を備えることができる。前記転移領域は互いに異なるレベルに位置するように配置される。例えば、前記第２転移領域は前記第１転移領域よりも高いレベルに位置したものとすることができる。この場合、第１相転移パターンＲL、第２相転移パターンＲHは前記第１転移領域を有する低い相転移パターンである第１相転移パターンＲL、及び前記第２転移領域を有する高い相転移パターンである第２相転移パターンＲHとして分類することができる。
第１ビットラインＢＬ１、第２ビットラインＢＬ２は第１ワードラインＷＬ１、第２ワードラインＷＬ２に交差するように配置される。第１相転移パターンＲL、第２相転移パターンＲHのそれぞれは第１ビットラインＢＬ１、第２ビットラインＢＬ２及び第１ワードラインＷＬ１、第２ワードラインＷＬ２の交差点に配置される。例えば、第１ビットラインＢＬ１及び第１ワードラインＷＬ１の交差点に前記低い相転移パターンである第１相転移パターンＲLが配置される。第１ビットラインＢＬ１及び第２ワードラインＷＬ２の交差点に前記高い相転移パターンである第２相転移パターンＲHが配置される。
また、第２ビットラインＢＬ２及び第１ワードラインＷＬ１の交差点に前記高い相転移パターンである第２相転移パターンＲHが配置される。第２ビットラインＢＬ２及び第２ワードラインＷＬ２の交差点に前記低い相転移パターンである第１相転移パターンＲLが配置される。
図８及び図９を参照すると、本発明の第３実施形態による相転移メモリ素子は基板５１上に提供された第１ワードラインＷＬ１、２３７、第２ワードラインＷＬ２、２３８及び第１ビットラインＢＬ１、８７、第２ビットラインＢＬ２を備えることができる。
基板５１に活性領域を画定する素子分離膜２５２が配置される。素子分離膜２５２は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜とすることができる。前記活性領域上に第１ワードラインＷＬ１、２３７及び第２ワードラインＷＬ２、２３８が互いに平行に配置される。第１ワードラインＷＬ１、２３７、第２ワードラインＷＬ２、２３８はポリシリコン膜、金属膜、金属シリサイド膜、またはこれらの組み合わせ膜のような導電膜とすることができる。
第１ワードラインＷＬ１、２３７、第２ワードラインＷＬ２、２３８両側の前記活性領域に第１ソース／ドレイン領域２３３、第２ソース／ドレイン領域２３４、第３ソース／ドレイン領域２３５が配置される。第２ソース／ドレイン領域２３４は第１ワードラインＷＬ１、２３７、第２ワードラインＷＬ２、２３８間に位置することができる。
第１ワードラインＷＬ１、２３７、第２ワードラインＷＬ２、２３８を有する基板５１は下部絶縁膜２５３で覆われる。下部絶縁膜２５３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜とすることができる。下部絶縁膜２５３内に第１プラグ２４１、第２プラグ２４２、第３プラグ２４４が互いに離隔して配置される。第１プラグ２４１は第１ソース／ドレイン領域２３３に接触される。第２プラグ２４２は第３ソース／ドレイン領域２３５に接触される。第３プラグ２４４は第２ソース／ドレイン領域２３４に接触される。
第１プラグ２４１上に第１パッド２４７が配置される。第２プラグ２４２上に第２パッド２４８が配置される。下部絶縁膜２５３及び第１パッド２４７、第２パッド２４８の上部表面は同一平面上に露出される。第３プラグ２４４は下部絶縁膜２５３内に配置された共通配線２４５に接触される。第１プラグ２４１、第２プラグ２４２、第３プラグ２４４、共通配線２４５及び第１パッド２４７、第２パッド２４８は、ポリシリコン膜、金属膜、金属シリサイド膜、またはこれらの組み合わせ膜のような導電膜とすることができる。第１パッド２４７、第２パッド２４８は省略することができる。
下部絶縁膜２５３上に層間絶縁膜５７が提供される。第１パッド２４７、第２パッド２４８上に層間絶縁膜５７を貫通する第１コンタクトホール６１及び第２コンタクトホール６２が配置される。第１コンタクトホール６１及び第２コンタクトホール６２は第１距離Ｄ１離隔するように配置される。第１コンタクトホール６１、第２コンタクトホール６２内に第１電極７１及び第２電極７２が配置される。第１電極７１及び第２電極７２のそれぞれは第１パッド２４７及び第２パッド２４８に接触される。第１電極７１及び第２電極７２は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、導電性炭素群膜、及びＣｕ膜からなる一群から選ばれた一種またはこれらの組み合わせ膜とすることができる。
以下、説明の便宜上、第１電極７１及び第２電極７２のそれぞれは第１下部電極７１及び第２下部電極７２と称する。
第１下部電極７１は第１コンタクトホール６１内に第１表面Ｓ１を備えることができる。また、第２下部電極７２は第２コンタクトホール６２内に第２表面Ｓ２を備えることができる。第１表面Ｓ１及び第２表面Ｓ２は互いに異なるレベルに位置するように配置される。例えば、第２表面Ｓ２は第１表面Ｓ１よりも高いレベルに位置するように配置される。
第１下部電極７１上に第１コンタクトホール６１を埋め込む第１相転移パターン７７、ＲLが提供される。また、第２下部電極７２上に第２コンタクトホール６２を埋め込む第２相転移パターン７８、ＲHが提供される。第１相転移パターン７７、ＲLは第１表面Ｓ１に接触され、第２相転移パターン７８、ＲHは第２表面Ｓ２に接触される。第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHは、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなる一群から選ばれた二種以上の化合物とすることができる。
第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHの上部表面は同一平面上に露出される。例えば、層間絶縁膜５７、第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHの上部表面はすべて同一平面上に露出される。
層間絶縁膜５７上に第３電極８１及び第４電極８２が配置される。以下、説明の便宜上、第３電極８１及び第４電極８２のそれぞれは第１上部電極８１及び第２上部電極８２と称する。
第１上部電極８１は第１相転移パターン７７、ＲLに接触される。また、第２上部電極８２は第２相転移パターン７８、ＲHに接触される。
第１コンタクトホール６１、第２コンタクトホール６２の内壁にスペーサ６３が配置される。スペーサ６３は第１相転移パターン７７、ＲL、第２相転移パターン７８、ＲHと層間絶縁膜５７との間に介在される。また、スペーサ６３は第１下部電極７１、第２下部電極７２と層間絶縁膜５７との間にも介在される。
層間絶縁膜５７及び第１上部電極８１、第２上部電極８２は上部絶縁膜８５で覆われる。第１上部電極８１、第２上部電極８２の上部表面は上部絶縁膜８５上に露出される。上部絶縁膜８５上に互いに平行な第１ビットラインＢＬ１、８７、第２ビットラインＢＬ２が配置される。例えば、第１ビットライン８７、ＢＬ１は第１上部電極８１及び第２上部電極８２に接触される。
他の実施形態において、図５を参照して説明したように、上部絶縁膜８５及び第１上部電極８１及び第２上部電極８２は省略することができる。この場合、第１ビットライン８７、ＢＬ１は層間絶縁膜５７上に配置される。また、第１ビットライン８７、ＢＬ１は第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHに接触される。
さらに他の実施形態において、第１ビットラインＢＬ１、８７、第２ビットラインＢＬ２はプレート電極（図示せず）に代替することができる。この場合、共通配線２４５はビットラインの役割をする。
他の実施形態において、図４を参照して説明したように、第２表面Ｓ２は第１表面Ｓ１から第２距離Ｄ２離隔するように配置される。第２表面Ｓ２は第１表面Ｓ１よりも高いレベルに配置される。これによって、第２距離Ｄ２は第１距離Ｄ１よりも相対的に増加することができる。結果的に、第１相転移パターン７７、ＲL、第１相転移パターン７８、ＲH間の熱的干渉現象を最小化することができる。
（第４実施形態）
本発明の第４実施形態を図１０から図１７に示す。図１０から図１７は本発明の第１実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
図３及び図１０を参照すると、基板５１上に下部絶縁膜５３を形成することができる。基板５１はシリコンウエハのような半導体基板で形成することができる。下部絶縁膜５３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜で形成することができる。
下部絶縁膜５３内に互いに平行な第１ワードラインＷＬ１、５５、及び第２ワードラインＷＬ２、５６を形成することができる。下部絶縁膜５３の上部表面及び第１ワードラインＷＬ１、５５及び第２ワードラインＷＬ２、５６の上部表面は同一平面上に露出される。第１ワードラインＷＬ１、５５及び第２ワードラインＷＬ２、５６は、ポリシリコンパターン、金属配線またはエピタキシャル半導体パターンのような導電性パターンで形成することができる。
図３及び図１１を参照すると、第１ワードラインＷＬ１、５５、第２ワードラインＷＬ２、５６及び下部絶縁膜５３上に層間絶縁膜５７を形成することができる。層間絶縁膜５７は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜で形成することができる。層間絶縁膜５７の上部表面を平坦化することができる。
第１ワードラインＷＬ１、５５、第２ワードラインＷＬ２、５６上に、層間絶縁膜５７を貫通する第１コンタクトホール６１及び第２コンタクトホール６２を形成することができる。第１コンタクトホール６１及び第２コンタクトホール６２は第１距離Ｄ１離隔するように形成することができる。その結果、第１コンタクトホール６１、第２コンタクトホール６２内に第１ワードラインＷＬ１、５５、第２ワードラインＷＬ２、５６の上部表面が露出される。
第１コンタクトホール６１、第２コンタクトホール６２の内壁にスペーサ６３を形成することができる。スペーサ６３は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜で形成される。
図３及び図１２を参照すると、第１コンタクトホール６１、第２コンタクトホール６２を埋め込み、基板５１を覆う下部電極膜６５を形成することができる。
下部電極膜６５は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、導電性炭素群膜、及びＣｕ膜からなる一群から選ばれた一種またはこれらの組み合わせ膜で形成することができる。
図３及び図１３を参照すると、下部電極膜６５を平坦化して第１コンタクトホール６１、第２コンタクトホール６２内に第１予備電極６７及び第２予備電極６８を形成することができる。
前記平坦化には、層間絶縁膜５７を停止膜として採用する化学機械的研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）工程が適用される。他の方法として、第１予備電極６７、第２予備電極６８はエッチバック工程を用いて形成することができる。
図３及び図１４を参照すると、第２予備電極６８上に犠牲電極６５Ａを形成することができる。
犠牲電極６５Ａは第２予備電極６８と同一物質膜で形成することができる。その一方、犠牲電極６５Ａは第２予備電極６８と異なる物質膜で形成することもできる。犠牲電極６５Ａは、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、導電性炭素群膜、及びＣｕ膜からなる一群から選ばれた一種またはこれらの組み合わせ膜で形成することができる。
図３及び図１５を参照すると、第１予備電極６７をエッチバックして第１コンタクトホール６１内に第１表面Ｓ１を有する第１下部電極７１を形成することができる。同時に、犠牲電極６５Ａ及び第２予備電極６８をエッチバックして第２コンタクトホール６２内に第２表面Ｓ２を有する第２下部電極７２を形成することができる。この場合、第２表面Ｓ２は第１表面Ｓ１よりも高いレベルで形成される。第１下部電極７１及び第２下部電極７２は第１ワードラインＷＬ１、５５及び第２ワードラインＷＬ２、５６にそれぞれ接触される。
図１５に示すように、第１コンタクトホール６１及び第２コンタクトホール６２は第１距離Ｄ１離隔することができる。第２表面Ｓ２は第１表面Ｓ１から第２距離Ｄ２離隔することができる。第２距離Ｄ２は第１距離Ｄ１よりも相対的に長いとする。
第１下部電極７１、第２下部電極７２上に第１コンタクトホール６１、第２コンタクトホール６２の残り部分を埋め込み、基板５１を覆う相転移物質膜７５を形成することができる。相転移物質膜７５は、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなる一群から選ばれた二種以上の化合物で形成される。相転移物質膜７５は第１表面Ｓ１及び第２表面Ｓ２に接触される。
図３及び図１６を参照すると、相転移物質膜７５を平坦化して第１コンタクトホール６１を埋め込む、第１相転移パターン７７、ＲL及び第２コンタクトホール６２を埋め込む第２相転移パターン７８、ＲHを形成することができる。
前記平坦化には、層間絶縁膜５７を停止膜として採用する化学機械的研磨（ＣＭＰ）工程が適用される。他の方法として、第１相転移パターン７７、ＲL、第２相転移パターン７８、ＲHはエッチバック工程を用いて形成することができる。層間絶縁膜５７及び第１相転移パターン７７、ＲL、第２相転移パターン７８、ＲHの上部表面はすべて同一平面上に露出される。
続いて、層間絶縁膜５７上に上部電極膜７９を形成することができる。上部電極膜７９は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、導電性炭素群膜、及びＣｕ膜からなる一群から選ばれた一種またはこれらの組み合わせ膜で形成される。
図３及び図１７を参照すると、上部電極膜７９をパターニングして第１上部電極８１及び第２上部電極８２を形成することができる。
第１上部電極８１は第１相転移パターン７７、ＲLに接触される。また、第２上部電極８２は第２相転移パターン７８、ＲHに接触される。その結果、第１上部電極８１は第１相転移パターン７７、ＲL及び第１下部電極７１を介して第１ワードライン５５に電気的に接続される。同様に、第２上部電極８２は第２相転移パターン７８、ＲH及び第２下部電極７２を介して第２ワードライン５６に電気的に接続される。
層間絶縁膜５７上に上部絶縁膜８５を形成することができる。第１上部電極８１、第２上部電極８２の上部表面は露出することができる。上部絶縁膜８５は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜、またはこれらの組み合わせ膜のような絶縁膜で形成される。
上部絶縁膜８５上に第１上部電極８１、第２上部電極８２に接触される第１ビットラインＢＬ１、８７を形成することができる。第１ビットラインＢＬ１、８７は導電性物質膜で形成される。
他の実施形態において、図５を参照して説明したように、上部絶縁膜８５及び第１上部電極８１及び第２上部電極８２を形成することは省略することができる。この場合、第１ビットライン８７、ＢＬ１は層間絶縁膜５７上に形成される。また、第１ビットライン８７、ＢＬ１は第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHに接触される。
（第５実施形態）
本発明の第５実施形態を図１８から図２０に示す。図１８から図２０は、本発明の第１実施形態による相転移メモリ素子の他の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
図３及び図１８を参照すると、図１０から図１３を参照して説明したような方法によって、基板５１上に下部絶縁膜５３、第１ワードラインＷＬ１、５５及び第２ワードラインＷＬ２、５６、層間絶縁膜５７、第１コンタクトホール６１及び第２コンタクトホール６２、スペーサ６３、第１予備電極６７及び第２予備電極６８を形成することができる。層間絶縁膜５７及び第１予備電極６７、第２予備電極６８の上部表面は同一平面上に露出される。
層間絶縁膜５７上に第２予備電極６８を覆う犠牲パターン９４を形成することができる。犠牲パターン９４はフォトレジストパターンまたはハードマスクパターンで形成することができる。前記ハードマスクパターンは、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜、またはこれらの組み合わせ膜で形成することができる。
図３及び図１９を参照すると、犠牲パターン９４をエッチングマスクとして用いて第１予備電極６７をエッチングしてリセスされた予備電極６７’を形成することができる。第１予備電極６７をエッチングするうちに、犠牲パターン９４は第２予備電極６８をエッチングの損傷から保護する役割をする。その結果、前記リセスされた予備電極６７’は第２予備電極６８の上部表面よりも低いレベルに残存する。
図３及び図２０を参照すると、犠牲パターン９４を除去して第２予備電極６８を露出する。
前記リセスされた予備電極６７’及び第２予備電極６８をエッチングして第１下部電極７１及び第２下部電極７２を形成することができる。前記リセスされた予備電極６７’及び第２予備電極６８をエッチングすることはエッチバック工程を用いて行なうことができる。その結果、第１下部電極７１は第１コンタクトホール６１内に第１表面Ｓ１を有するように形成される。また、第２下部電極７２は第２コンタクトホール６２内に第２表面Ｓ２を有するように形成される。図２０に示すように、第２表面Ｓ２は第１表面Ｓ１よりも高いレベルに形成される。第１下部電極７１及び第２下部電極７２は第１ワードラインＷＬ１、５５及び第２ワードラインＷＬ２、５６にそれぞれ接触される。
第１下部電極７１、第２下部電極７２上に第１コンタクトホール６１、第２コンタクトホール６２の残り部分を埋め込む第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHを形成することができる。第１相転移パターン７７、ＲL、第２相転移パターン７８、ＲHは、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなる一群から選ばれた二種以上の化合物で形成することができる。第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHは第１表面Ｓ１及び第２表面Ｓ２にそれぞれ接触される。層間絶縁膜５７及び第１相転移パターン７７、ＲL、第２相転移パターン７８、ＲHの上部表面はすべて同一平面上に露出される。
以下、他の実施形態において図１６及び図１７を参照して説明したような方法によって、第１上部電極８１及び第２上部電極８２、上部絶縁膜８５、及び第１ビットライン８７、ＢＬ１を形成することができる。
他の実施形態において図５を参照して説明したように、上部絶縁膜８５、第１上部電極８１及び第２上部電極８２を形成することは省略することができる。この場合、第１ビットライン８７、ＢＬ１は層間絶縁膜５７上に形成することができる。また、第１ビットライン８７、ＢＬ１は第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHに接触される。
（第６実施形態）
本発明の第６実施形態を図２１及び図２２に示す。図２１及び図２２は、本発明の第１実施形態による相転移メモリ素子のさらに他の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
図３及び図２１を参照すると、他の実施形態において図１０から図１２を参照して説明したような方法によって基板５１上に下部絶縁膜５３、第１ワードラインＷＬ１、５５及び第２ワードラインＷＬ２、５６、層間絶縁膜５７、第１コンタクトホール６１及び第２コンタクトホール６２、スペーサ６３、及び下部電極膜６５を形成することができる。
下部電極膜６５は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、導電性炭素群膜、及びＣｕ膜からなる一群から選ばれた一種またはこれらの組み合わせ膜で形成することができる。
下部電極膜６５上に第２コンタクトホール６２上を覆って第１コンタクトホール６１上を露出するマスクパターン９６を形成することができる。マスクパターン９６はフォトレジストパターンまたはハードマスクパターンで形成することができる。前記ハードマスクパターンは、シリコン窒化膜、シリコン酸窒化膜、シリコン酸化膜、またはこれらの組み合わせ膜で形成することができる。
マスクパターン９６をエッチングマスクとして用いて下部電極膜６５をエッチングして第１コンタクトホール６１内にリセスされた予備電極６７’を形成することができる。リセスされた予備電極６７’を形成する間に、マスクパターン９６下部にパターニングされた下部電極膜６５Ｐが残存することができる。パターニングされた下部電極膜６５Ｐは第２コンタクトホール６２を埋め込むことができる。
図３及び図２２を参照すると、マスクパターン９６を除去してパターニングされた下部電極膜６５Ｐを露出する。リセスされた予備電極６７’はパターニングされた下部電極膜６５Ｐの上部表面よりも低いレベルに残存することができる。
リセスされた予備電極６７’及びパターニングされた下部電極膜６５Ｐをエッチングして第１下部電極７１及び第２下部電極７２を形成することができる。リセスされた予備電極６７’及びパターニングされた下部電極膜６５Ｐをエッチングすることはエッチバック工程を用いて行なうことができる。その結果、第１下部電極７１は第１コンタクトホール６１内に第１表面Ｓ１を有するように形成される。また、第２下部電極７２は第２コンタクトホール６２内に第２表面Ｓ２を有するように形成される。図示したように、第２表面Ｓ２は第１表面Ｓ１よりも高いレベルに形成される。第１下部電極７１及び第２下部電極７２は第１ワードラインＷＬ１、５５及び第２ワードラインＷＬ２、５６にそれぞれ接触される。
第１下部電極７１、第２下部電極７２上に第１コンタクトホール６１、第２コンタクトホール６２の残り部分を埋め込む第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHを形成することができる。第１相転移パターン７７、ＲL、第２相転移パターン７８、ＲHは、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなる一群から選ばれた二種以上の化合物で形成することができる。第１転移パターン７７、ＲL及び第２相転移パターン７８、ＲHは第１表面Ｓ１及び第２表面Ｓ２にそれぞれ接触される。層間絶縁膜５７及び第１相転移パターン７７、ＲL、第２相転移パターン７８、ＲHの上部表面はすべて同一平面上に露出される。
以下、他の実施形態において図１６及び図１７を参照して説明したような方法によって、第１上部電極８１及び第２上部電極８２、上部絶縁膜８５、及び第１ビットライン８７、ＢＬ１を形成することができる。
他の実施形態において図５を参照して説明したように、前記上部絶縁膜８５及び前記第１上部電極８１及び第２上部電極８２を形成することは省略することができる。この場合、第１ビットライン８７、ＢＬ１は層間絶縁膜５７上に形成することができる。また、第１ビットライン８７、ＢＬ１は第１相転移パターン７７、ＲL及び第２相転移パターン７８、ＲHに接触される。
従来の相転移メモリ素子を示す概略図である。 本発明の第１実施形態による相転移メモリ素子のセルアレイ領域の一部を示す等価回路図である。 本発明の第１実施形態による相転移メモリ素子のセルアレイ領域の一部を示す概略図である。 本発明の第１実施形態による相転移メモリ素子を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第１実施形態による相転移メモリ素子の変形形態を説明するための断面図である。 本発明の第２実施形態による相転移メモリ素子のセルアレイ領域の一部を示す等価回路図である。 本発明の第２実施形態による相転移メモリ素子のセルアレイ領域の一部を示す断面図である。 本発明の第３実施形態による相転移メモリ素子のセルアレイ領域の一部を示す等価回路図である。 本発明の第３実施形態による相転移メモリ素子のセルアレイ領域の一部を示す断面図である。 本発明の第４実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第４実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第４実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第４実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第４実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第４実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第４実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第４実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第５実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第５実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第５実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第６実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。 本発明の第６実施形態による相転移メモリ素子の製造方法を説明するための図３の切断線Ｉ−Ｉ’の断面図である。
符号の説明
５１：基板、５３：下部絶縁膜、５５、ＷＬ１：第１ワードライン、５６、ＷＬ２：第２ワードライン、５７：層間絶縁膜、６１：第１コンタクトホール、６２：第２コンタクトホール、６３：スペーサ、７１：第１電極（第１下部電極）、７２：第２電極（第２下部電極）、７７、ＲL：第１相転移パターン、７８、ＲH：第２相転移パターン、８１：第３電極（第１上部電極）、８２：第４電極（第２上部電極）、８５：上部絶縁膜、８７、ＢＬ１：第１ビットライン、９１：第１転移領域、９２：第２転移領域、Ｄ１：第１距離、Ｄ２：第２距離、Ｓ１：第１表面、Ｓ２：第２表面

Claims (13)

  1. 基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜を貫通する第１及び第２コンタクトホールを形成する段階と、
    前記第１コンタクトホール内に、第１表面を有する第１電極を形成し、前記第２コンタクトホール内に、前記第１電極と離隔され、前記第１表面と異なるレベルに位置した第２表面を有する第２電極を形成する段階と、
    前記第１コンタクトホール内に、前記第１電極上に前記第１表面と接触する第１相転移パターンを形成し、前記第２コンタクトホール内に、前記第２電極上に前記第２表面と接触する第２相転移パターンを形成する段階と、
    を含み、
    前記第１及び第２電極を形成する段階は、
    前記第１及び第２コンタクトホールを埋め込み、前記基板を覆う下部電極膜を形成する段階と、
    前記下部電極膜を平坦化して前記第１コンタクトホールを埋め込む、第１予備電極及び前記第２コンタクトホールを埋め込む第２予備電極を形成する段階と、
    前記第２予備電極上に犠牲電極を形成する段階と、
    前記第１予備電極、前記犠牲電極及び前記第２予備電極をエッチバックする段階と、
    を含み、
    前記第１及び第２相転移パターンの上部表面は、同一平面上に形成されたことを特徴とする相転移メモリ素子の製造方法。
  2. 基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜を貫通する第１及び第２コンタクトホールを形成する段階と、
    前記第１コンタクトホール内に、第１表面を有する第１電極を形成し、前記第２コンタクトホール内に、前記第１電極と離隔され、前記第１表面と異なるレベルに位置した第２表面を有する第２電極を形成する段階と、
    前記第１コンタクトホール内に、前記第１電極上に前記第１表面と接触する第１相転移パターンを形成し、前記第２コンタクトホール内に、前記第２電極上に前記第２表面と接触する第２相転移パターンを形成する段階と、
    を含み、
    前記第１及び第２電極を形成する段階は、
    前記第１及び第２コンタクトホールを埋め込み、前記基板を覆う下部電極膜を形成する段階と、
    前記下部電極膜を平坦化して前記第１コンタクトホールを埋め込む第１予備電極及び前記第２コンタクトホールを埋め込む第２予備電極を形成する段階と、
    前記第２予備電極上に犠牲パターンを形成する段階と、
    前記犠牲パターンをエッチングマスクとして用いて前記第１予備電極をエッチングしてリセスされた予備電極を形成する段階と、
    前記犠牲パターンを除去する段階と、
    前記リセスされた予備電極及び前記第２予備電極をエッチバックする段階と、
    を含み、
    前記第１及び第２相転移パターンの上部表面は、同一平面上に形成されたことを特徴とする相転移メモリ素子の製造方法。
  3. 基板上に層間絶縁膜を形成する段階と、
    前記層間絶縁膜を貫通する第１及び第２コンタクトホールを形成する段階と、
    前記第１コンタクトホール内に、第１表面を有する第１電極を形成し、前記第２コンタクトホール内に、前記第１電極と離隔され、前記第１表面と異なるレベルに位置した第２表面を有する第２電極を形成する段階と、
    前記第１コンタクトホール内に、前記第１電極上に前記第１表面と接触する第１相転移パターンを形成し、前記第２コンタクトホール内に、前記第２電極上に前記第２表面と接触する第２相転移パターンを形成する段階と、
    を含み、
    前記第１及び第２電極を形成する段階は、
    前記第１及び第２コンタクトホールを埋め込み、前記基板を覆う下部電極膜を形成する段階と、
    前記下部電極膜をパターニングして前記第１コンタクトホール内にリセスされた予備電極を形成するとともに前記第２コンタクトホールにパターニングされた下部電極膜を残存させ、前記リセスされた予備電極は前記パターニングされた下部電極膜の上部表面よりも低いレベルに形成する段階と、
    前記リセスされた予備電極及び前記パターニングされた下部電極膜をエッチバックする段階と、
    を含み、
    前記第１及び第２相転移パターンの上部表面は、同一平面上に形成されたことを特徴とする相転移メモリ素子の製造方法。
  4. 前記第２表面は、前記第１表面よりも高いレベルに形成されたことを特徴とする請求項１から３のいずれか一項に記載の相転移メモリ素子の製造方法。
  5. 前記第１及び第２相転移パターンを形成する段階は、
    前記第１及び第２コンタクトホールを埋め込み、前記層間絶縁膜を覆う相転移物質膜を形成する段階と、
    前記相転移物質膜を平坦化して前記層間絶縁膜を露出する段階と、
    を含むことを特徴とする請求項１から３のいずれか一項に記載の相転移メモリ素子の製造方法。
  6. 前記犠牲電極は、前記第２予備電極と同一物質膜で形成することを特徴とする請求項１に記載の相転移メモリ素子の製造方法。
  7. 前記犠牲パターンは、フォトレジストパターンまたはハードマスクパターンで形成することを特徴とする請求項２に記載の相転移メモリ素子の製造方法。
  8. 前記下部電極膜をパターニングする段階は、
    前記下部電極膜上に前記第２コンタクトホールの上部を覆って前記第１コンタクトホールの上部を露出するマスクパターンを形成する段階と、
    前記露出した下部電極膜をエッチバックする段階と、
    を含むことを特徴とする請求項３に記載の相転移メモリ素子の製造方法。
  9. 前記基板上に、前記第１電極及び前記第２電極にそれぞれ電気的に接続されたワードラインを形成する段階と、
    前記第１相転移パターン及び前記第２相転移パターンに電気的に接続されたビットラインを形成する段階と、
    をさらに含むことを特徴とする請求項１から３のいずれか一項に記載の相転移メモリ素子の製造方法。
  10. 前記第１相転移パターン及び前記第２相転移パターンに電気的に接続されたビットラインと前記第１相転移パターンとの間に第３電極及び前記第２相転移パターンと前記ビットラインとの間に第４電極を形成する段階をさらに含むことを特徴とする請求項１から３のいずれか一項に記載の相転移メモリ素子の製造方法。
  11. 前記第１及び第２電極は、Ｔｉ膜、ＴｉＳｉ膜、ＴｉＮ膜、ＴｉＯＮ膜、ＴｉＷ膜、ＴｉＡｌＮ膜、ＴｉＡｌＯＮ膜、ＴｉＳｉＮ膜、ＴｉＢＮ膜、Ｗ膜、ＷＮ膜、ＷＯＮ膜、ＷＳｉＮ膜、ＷＢＮ膜、ＷＣＮ膜、Ｓｉ膜、Ｔａ膜、ＴａＳｉ膜、ＴａＮ膜、ＴａＯＮ膜、ＴａＡｌＮ膜、ＴａＳｉＮ膜、ＴａＣＮ膜、Ｍｏ膜、ＭｏＮ膜、ＭｏＳｉＮ膜、ＭｏＡｌＮ膜、ＮｂＮ膜、ＺｒＳｉＮ膜、ＺｒＡｌＮ膜、導電性炭素群膜、及びＣｕ膜からなる一群から選ばれた一種であることを特徴とする請求項１から３のいずれか一項に記載の相転移メモリ素子の製造方法。
  12. 前記第１及び第２相転移パターンは、Ｔｅ、Ｓｅ、Ｇｅ、Ｓｂ、Ｂｉ、Ｐｂ、Ｓｎ、Ａｇ、Ａｓ、Ｓ、Ｓｉ、Ｐ、Ｏ、及びＣからなる一群から選ばれた二種以上の化合物であることを特徴とする請求項１から３のいずれか一項に記載の相転移メモリ素子の製造方法。
  13. 前記第１表面と前記第２表面との間の距離は、前記第１表面と前記第２電極との間の距離よりも大きいことを特徴とする請求項１から３のいずれか一項に記載の相転移メモリ素子の製造方法。
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