JP2007294638A - メモリセルおよび不揮発性メモリ - Google Patents

Abstract

【課題】読み出し時における消費電力の増大、および、Ｓ／Ｎ比の低下を抑制可能で多値記憶可能なＰＣＭ等のメモリセルおよび不揮発性メモリを実現する。
【解決手段】一端及び第１のビット線ＢＬ１に接続された他端を有し、一端及び他端間に電流を流すことにより多値の記憶が可能な第１記憶素子ＣＲ１と、一端及び第２のビット線ＢＬ２に接続された他端を有し、一端及び他端間に電流を流すことにより多値の記憶が可能な第２記憶素子ＣＲ２と、ワード線ＷＬとして機能する制御電極、第１記憶素子ＣＲ１の一端に接続された第１電流電極、および、第２記憶素子ＣＲ２の一端に接続された第２電流電極を有するトランジスタを設ける。第１及び第２記憶素子ＣＲ１，ＣＲ２間にトランジスタが存在するので、ワード線ＷＬの制御によりメモリセルの各トランジスタを個別にオン・オフすることができる。
【選択図】 図１２

Description

この発明は、不揮発性メモリ素子を用いた、多値記憶可能なメモリセルおよび不揮発性メモリに関する。

次世代の不揮発性メモリ素子には、外部磁場により強磁性体層中の磁界を変化させるＭＲＡＭ（Magnetoresistive Random Access Memory）や、強磁性体層の一端及び他端間に電流を流すことにより強磁性体層にスピンを注入して強磁性体層中の磁界を変化させるスピンＲＡＭ、抵抗層の一端及び他端間に電流を流す際の印加電圧パルスの極性によって抵抗層の抵抗値を変化させるＲＲＡＭ（Resistance RAM）、相変化（ＰＣ：Phase Change）膜たるカルコゲナイド層の一端及び他端間に電流を流すことによる加熱や冷却によってカルコゲナイド層の「アモルファス化状態」と「結晶化状態」とを相変化させる相変化記憶素子（ＰＣＭ：Phase Change Memory）などがある。なお、スピンＲＡＭについては下記非特許文献１に、ＲＲＡＭについては下記非特許文献２および３に、ＰＣＭについては下記非特許文献４および５に、それぞれ詳細が記載されている。

そして、各不揮発性メモリ素子においては、微細化の回避と記憶情報の大容量化とを目的として、多値化（例えば４値化）が進められている。例えば下記特許文献１においては、二個の相変化記憶素子を用いることにより、多値化を実現したメモリセルが開示されている。

なお、特許文献１および非特許文献１乃至５以外にも、この出願の発明に関連する先行技術文献情報としては次のものがある。

特開２００１−１８９４３１号公報 特開２００５−２０３３８９号公報 特開２００３−１９７８７６号公報 特開２００４−１４０１２号公報 特開２００４−３０８２２号公報 M.Hosomi et al.,「A Novel Nonvolatile Memorywith Spin Torque Transfer Magnetization Switching:Spin-RAM」 IEDM 2005 W.W.Zhuang et al.,「Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory(RRAM)」 IEDM Tech Dig 2002,pp193-196 I.G.Baek et al.,「Highly Scalable Non-volatile Resistive Memory using Simple Binary Oxide Driven by Asymmetric Unipolar Voltage Pulses」 IEDM Tech Dig 2004,pp.587-590 F.Pellizzer et al.,「Novel μTrench Phase-Change Memory Cell for Embedded and Stand-Alone Non-Volatile Memory Applications」 Symp on VLSI Tech Dig 2004,pp.18-19 S.J.Ahn et al.,「Highly Manufacturable High Density Phase Change Memory of 64Mb and Beyond」 IEDM Tech Dig 2004,pp.907-910

上記特許文献１においては、その第３の実施形態の説明にて、いわゆるクロスポイントタイプと考えられるメモリセルが説明されている（図９）。この図９の回路構成では、注目しているセルの情報を読み出す場合に、上部電極８０と下部電極６０との間に電圧を印加すると、補助電極１２０への電位印加の有無にかかわらず、その他のセルにおいても上部電極８０から下部電極６０へと電流が流れてしまい、読み出し時における消費電力が大きくなってしまうという問題点がある。また、この電流により、Ｓ／Ｎ比の低下をも招来してしまう。

この発明は上記の事情に鑑みてなされたもので、読み出し時における消費電力の増大、および、Ｓ／Ｎ比の低下を抑制可能なメモリセルおよび不揮発性メモリを実現することを目的とする。

本発明は、一端及び第１のビット線に接続された他端を有し、前記一端及び他端間に電流を流すことにより多値の記憶が可能な第１記憶素子と、一端及び第２のビット線に接続された他端を有し、前記一端及び他端間に電流を流すことにより多値の記憶が可能な第２記憶素子と、ワード線として機能する制御電極、前記第１記憶素子の前記一端に接続された第１電流電極、および、前記第２記憶素子の前記一端に接続された第２電流電極を有するトランジスタとを備えるメモリセルである。

本発明によれば、メモリセルが、ワード線として機能する制御電極、第１記憶素子の一端に接続された第１電流電極、および、第２記憶素子の一端に接続された第２電流電極を有するトランジスタを備える。この回路構成によれば、第１及び第２記憶素子間にトランジスタが存在するので、メモリセルを複数設けたときに、ワード線の制御により複数のメモリセルの各トランジスタを個別にオン・オフすることができる。よって、読み出し動作時には一つのメモリセルのトランジスタだけをオンし、その他のメモリセルのトランジスタをオフすることで、読み出し時における消費電力の増大、および、Ｓ／Ｎ比の低下を抑制可能なメモリセルが実現ができる。

＜実施の形態１＞
本実施の形態の説明に入る前に、従来のＰＣＭ（Phase Change Memory）を用いたメモリセルの構造とその動作について説明する。

図１は、ビット線１４の延在方向における従来のＰＣＭを用いたメモリセルの断面図である。また、図２は、図１のメモリセルが半導体基板の表面において複数、格子状に配置された不揮発性メモリの平面図であり、図３は図１のメモリセルの回路図である。なお、図１は図２における切断線I−Iにおける断面を示した図である。このメモリセルは以下のようにして製造される。

まず、シリコン基板等の半導体基板１の表面に選択的にシリコン酸化膜を形成し、素子分離領域２を形成する。続いて、シリコン酸化膜等の絶縁膜とポリシリコン膜等の導電膜との積層膜を、半導体基板１上の全面に形成する。そして、絶縁膜と導電膜との積層膜をフォトリソグラフィ技術によりパターニングして、ゲート絶縁膜３およびゲート電極４ａ、配線４ｂを形成する。なお、ゲート電極４ａはワード線ＷＬとして機能する。

次に、不純物イオン注入によりゲート電極４ａの両側にトランジスタのソース／ドレイン５及び６を形成する。その後、半導体基板１の表面全面に層間絶縁膜７を形成する。そして、層間絶縁膜７にコンタクトホール８を形成する。続いてコンタクトホール８内に導電膜９を埋め込む。

次に、導電膜９および層間絶縁膜７を覆うように、層間絶縁膜３０１を形成する。そして、層間絶縁膜３０１にコンタクトホール３０２を形成する。続いてコンタクトホール３０２内に導電膜３０３を埋め込む。この導電膜３０３がヒータープラグとして機能する。

次に、カルコゲナイド系物質からなる相変化（ＰＣ：Phase Change）膜１０を導電膜３０３上に形成する。相変化膜１０は相変化記憶素子（ＰＣＭ）ＣＲとして機能する。また、相変化膜１０上には、上部電極１０ａとしてタングステン膜を形成する。

次に、相変化膜１０および上部電極１０ａ、層間絶縁膜３０１を覆うように、層間絶縁膜１１を形成する。そして、層間絶縁膜１１にコンタクトホール１２を形成する。続いてコンタクトホール１２内に導電膜１３を埋め込み、プラグを形成する。そして、導電膜１３に接続する導電膜１４を層間絶縁膜１１上に形成する。導電膜１４はビット線ＢＬとして機能する。その後、導電膜１４および層間絶縁膜１１を覆うように層間絶縁膜１５を形成する。

ＰＣＭは、相変化膜１０の一部を高抵抗の非晶質（アモルファス）状態と低抵抗のポリ結晶状態との間で相転移させてその比抵抗を変化させることで、相変化膜１０全体の抵抗を変化させ、それぞれの抵抗状態を２種類の記憶情報とする不揮発性メモリ素子である。ここで、非晶質（アモルファス）状態からポリ結晶状態への相転移をセット（Set）動作と称し、また、ポリ結晶状態から非晶質（アモルファス）状態への相転移をリセット(Reset) 動作と称する。そして、この２つの相の間の２方向の相転移は、相変化膜１０にパルス電流を流し、それぞれに最適化された熱を加えることによりなされる。

図４〜図７を用いて、１ビット分を記憶可能なＰＣＭのリセット（Reset）動作及びセット（Set）動作について説明する。なお、図４はＰＣＭのリセット（Reset）動作を説明する図、図５はＰＣＭのセット（Set）動作を説明する図、図６はリセットパルスおよびセットパルスを示すグラフ、図７はリセット（Reset）動作およびセット（Set）動作時の相変化膜内の電位差を示すグラフである。

相変化膜１０にパルス電流を流すため、相変化膜１０には、上部電極１０ａとヒータープラグとして機能する導電膜３０３とが接続されている。上部電極１０ａおよび導電膜３０３はいずれも例えばタングステン膜である。

上部電極１０ａおよび導電膜３０３間に電位差を与えることで、電子が導電膜３０３から相変化膜１０に注入される。このとき生じるジュール熱により、導電膜３０３と相変化膜１０との接続部分が高抵抗の非晶質（アモルファス）状態と低抵抗のポリ結晶状態との間で相転移を引き起こすことにより、相変化膜１０全体の抵抗を変化させる。このため、導電膜３０３がヒータープラグと称される。

図４に示すように、リセット（Reset）動作では、相変化膜１０を融点付近（610℃）まで急速に加熱して、液化状態１０１にしてから、ポリ結晶化が起きる温度（450℃）以下に、急速に（例えば、１nsec未満で）冷却することにより、導電膜３０３と相変化膜１０との接触部分を非晶質化状態１０２にする。急速冷却を行う理由は、結晶核発生の暇を与えず、ポリ結晶化しないようにするためである。

一方、図５に示すように、セット（Set）動作では、ポリ結晶化が起きる温度（450℃より高く、610℃より低い温度）まで加熱してから、導電膜３０３と相変化膜１０との接触部分の非晶質化状態１０２が結晶核生成および結晶成長状態１０３を通してポリ結晶化状態１０４になるまで（例えば、１０nsec程度）、その温度を維持してから、ゆっくりと冷却する。

図６には、相変化膜１０がこれら２つの相転移を起こすために必要な、パルス電流で作り出されるべき熱パルスのプロファイルの一例を模式図として示している。すなわち、図６には、急速加熱および急速冷却を行うリセットパルスＧ１と、比較的ゆっくりとした冷却を行うセットパルスＧ２とが示されている。

また、図７には、Reset動作時及びSet動作時に、図６で示した熱パルスのプロファイルが得られるようにパルス電流を流した場合の相変化膜１０内での電位差の時間変化と、読み出し（Read）動作時の相変化膜１０内での電位差の時間変化の一例が示されている。この例では、動作シーケンスは、…Read(低抵抗読み出し)動作→Reset動作→Read(高抵抗読み出し)動作→Set動作→Read(低抵抗読み出し)動作→Reset動作→Read(高抵抗読み出し)動作→…である。

一般に、Reset動作は１０nsec程度以下、Set動作は１００nsec程度以下で行われ、Set動作時間がReset動作時間と比較して、一桁程度長くなるよう動作特性が設定される。また、高抵抗非晶質状態では、１ＭΩ程度の抵抗を示し、低抵抗ポリ結晶状態では、１０ｋΩ程度を示し、高抵抗非晶質状態の抵抗値は、低抵抗ポリ結晶状態の抵抗値と比較して、二桁程度大きいことが一般的特性である。

以上においては、１ビット分を記憶可能なＰＣＭの場合の動作について述べた。この基本原理に基づいて、ＰＣＭに多ビットを記憶可能とさせる場合の動作について、図８および図９を用いて考察する。ここでは、相変化膜１０のポリ結晶化状態１０４および非晶質化状態１０２の間に２つの中間状態を設定し、それら４つの抵抗状態を抵抗の高いほうからR1=Rhh、R2=Rhs、R3=Rsh、R4=Rssと設定する。

図８では、高抵抗Rhhの非晶質化状態１０２をまず形成し、この状態にしてからRhh以外の低抵抗状態を作り出す場合の一例が示されている。Rhh状態は、Reset動作を行うことにより作り出すことができる。Rhh状態以外の低抵抗状態Rhs、Rsh、Rssは、Set動作における熱パルスプロファイルにおいて、温度維持状態の温度、あるいは、維持時間を適切に選ぶことにより、作り出すことができる。そして、より低抵抗な状態を作り出すためには、Set動作における熱パルスプロファイルにおいて、温度維持状態の温度をより高くするか、あるいは、維持時間をより長くするか、を行えばよい。

図９では、低抵抗Rssのポリ結晶化状態１０４をまず形成し、この状態にしてからRss以外の高抵抗状態を作り出す場合の一例が示されている。Rss状態は、Set動作を行うことにより作り出すことができる。Rss状態以外の高抵抗状態Rsh、Rhs、Rhhは、Reset動作における熱パルスプロファイルの各パラメータを適当に選べば作り出せると考えられる。たとえば、アモルファス状態の領域や比抵抗を制御するためのパラメータとして、急速冷却する時間を制御することが考えられる。しかし、Reset動作は、熱的に非平衡な状態を経過させるため、アモルファス部分の比抵抗の制御は、かなり困難と考えられる。

従って、単一のＰＣＭで４つの抵抗状態を作り出すためには、図８に示した抵抗値生成の一例の方がより現実的と考えられる。つまり、Rhh状態は、Reset動作を行うことにより作り出し、それ以外の低抵抗状態Rhs、Rsh、Rssは、まずReset動作を行い、Rhh状態を作り出した後に、Set動作によりその熱パルスプロファイルにおける温度維持状態の温度、あるいは、維持時間を適切に選ぶことにより作り出すことが望ましい。

不揮発性メモリ素子においては、微細化の困難さと記憶情報の大容量の要求とにより、多値化（たとえば四値化）が主流となりつつある。しかし、上記のように、多ビットを記憶可能とさせるＰＣＭでは、メモリ記憶ノードである相変化膜１０の低抵抗ポリ結晶、及び、高抵抗非晶質状態の２つの抵抗状態と、その２つの中間状態の計４つの抵抗状態を記憶状態として用いる必要がある。そのため、これらの抵抗値が、バラツキを含めて十分に分離していなければならない。従って、これら４つの抵抗値のバラツキが大きい場合、バラツキを含めた４つの抵抗値が十分に分離せず、多値記憶を一つのＰＣＭで実現することができない。

すなわち、例えば相変化記憶素子では、カルコゲナイド系合金（Ge-Sb-Te系材料）の低抵抗ポリシリコン結晶状態、及び、高抵抗非晶質（アモルファス）状態の２つの異なる抵抗値を記憶状態として用いるため、そのバラツキが、単一ビットでの多値化の阻害要因となっていた。つまり、単一ビットでは、カルコゲナイド系合金の低抵抗ポリ結晶状態と高抵抗非晶質（アモルファス）状態との間に、２つの中間状態を作ることが必要であり、それらは、低抵抗ポリ結晶状態と高抵抗非晶質（アモルファス）状態の複合状態で構成される中間抵抗状態である。このため、これら四つの抵抗状態をバラツキを含めて分離しなければならない。このとき、各抵抗状態のバラツキが、多値を単一ビットで構成する最大の阻害要因の一つである。

そこで、上記特許文献１に記載の技術のように、一つのメモリセル内で複数のＰＣＭを用いることが考えられる。しかし、上述の通り、上記特許文献１に記載の技術では、読み出し時における消費電力の増大やＳ／Ｎ比の低下の問題がある。

以下では、本発明に係る発明について記述し、本発明においては、読み出し時における消費電力の増大、および、Ｓ／Ｎ比の低下を抑制可能なメモリセルおよび不揮発性メモリが実現される点、さらには、ＰＣＭにて多値記憶を行う際の抵抗値の分離マージンが大きくとれる点につき説明する。

本実施の形態に係るメモリセルは、記憶素子たるＰＣＭを二つ備え、さらに、ワード線として機能する制御電極、第１の記憶素子の一端に接続された第１電流電極、および、第２の記憶素子の一端に接続された第２電流電極を有するトランジスタを備える。そして、第１及び第２の記憶素子はそれぞれ、電流に基づいた抵抗値の変化に応じて三値の記憶が可能であって、その三値は、第１及び第２の記憶素子の各抵抗値の高・中・低の三段階に対応しており、後述する特定の組み合わせを採ることによって、メモリセル全体としては四値の記憶が可能となる。

図１０は、本実施の形態に係る、ＰＣＭを用いたメモリセルの断面図である。また、図１１は、図１０のメモリセルが半導体基板の表面において複数、格子状に配置されたメモリの平面図であり、図１２は図１０のメモリセルの回路図である。なお、図１０は図１１における切断線X−Xにおける断面を示した図である。このメモリセルは以下のようにして製造される。

まず、シリコン基板等の半導体基板１の表面に選択的にシリコン酸化膜を形成し、素子分離領域２を形成する。続いて、シリコン酸化膜等の絶縁膜とポリシリコン膜等の導電膜との積層膜を、半導体基板１上の全面に形成する。そして、絶縁膜と導電膜との積層膜をフォトリソグラフィ技術によりパターニングして、ゲート絶縁膜３およびゲート電極４ａ、配線４ｂを形成する。なお、ゲート電極４ａはワード線ＷＬとして機能する。

次に、不純物イオン注入によりゲート電極４ａの両側にトランジスタのソース／ドレイン５及び６を形成する。そして、ゲート電極４ａの側壁としてサイドウォール絶縁膜３０を形成した後に、ソース／ドレイン５及び６の表面にシリサイド化処理を施して、ソース／ドレイン５及び６上にシリサイド領域５００，６００を形成する。その後、半導体基板１の表面全面に層間絶縁膜７を形成する。そして、層間絶縁膜７にコンタクトホール８を形成する。このコンタクトホール８はソース／ドレイン５及び６の両方においてそれぞれ形成する。続いてソース／ドレイン５及び６の両方のコンタクトホール８内に導電膜９を埋め込む。

次に、導電膜９および層間絶縁膜７を覆うように、層間絶縁膜３０１を形成する。そして、層間絶縁膜３０１にソース／ドレイン６側の導電膜９に接続するコンタクトホール３０２を形成する。続いてコンタクトホール３０２内に導電膜３０３を埋め込む。この導電膜３０３が第１のヒータープラグとして機能する。なお、導電膜３０３は例えばタングステン膜である。

次に、カルコゲナイド系物質からなる第１の相変化（ＰＣ：Phase Change）膜１０１を導電膜３０３上に形成する。第１の相変化膜１０１は一端及び他端を有する配線層であり、第１の相変化記憶素子（ＰＣＭ）ＣＲ１として機能する。これにより、第１の相変化膜１０１は、導電膜９，３０３及びシリサイド領域６００を介してソース／ドレイン６と電気的に接続される。また、第１の相変化膜１０１上には、第１の上部電極１０１ａとしてタングステン膜を形成する。

次に、第１の相変化膜１０１および第１の上部電極１０１ａ、層間絶縁膜３０１を覆うように、層間絶縁膜１１を形成する。そして、層間絶縁膜１１に第１の上部電極１０１ａに接続するコンタクトホール１２ａを形成する。また、層間絶縁膜１１および層間絶縁膜３０１にソース／ドレイン５側の導電膜９に接続するコンタクトホール１２ｂを形成する。

続いてコンタクトホール１２ａ，１２ｂ内に導電膜１３ａ，１３ｂを埋め込み、プラグを形成する。そして、導電膜１３ａに接続する導電膜１４１を層間絶縁膜１１上に形成する。導電膜１４１は第１のビット線ＢＬ１として機能する。その後、導電膜１４１、導電膜１３ｂおよび層間絶縁膜１１を覆うように層間絶縁膜１５を形成する。

そして、層間絶縁膜１５に導電膜１３ｂに接続するコンタクトホール１６を形成する。続いてコンタクトホール１６内に導電膜１７を埋め込む。その後、導電膜１６および層間絶縁膜１５を覆うように層間絶縁膜４０１を形成する。

次に、導電膜１７および層間絶縁膜１５を覆うように、層間絶縁膜４０１を形成する。そして、層間絶縁膜４０１に導電膜１７に接続するコンタクトホール４０２を形成する。続いてコンタクトホール４０２内に導電膜４０３を埋め込む。この導電膜４０３が第２のヒータープラグとして機能する。なお、導電膜４０３は例えばタングステン膜である。

次に、カルコゲナイド系物質からなる第２の相変化膜１０２を導電膜４０３上に形成する。第２の相変化膜１０２は一端及び他端を有する配線層であり、第２の相変化記憶素子ＣＲ２として機能する。これにより、第２の相変化膜１０２は、導電膜４０３，１７，１３ｂ，９及びシリサイド領域５００を介してソース／ドレイン５と電気的に接続される。また、第２の相変化膜１０２上には、第２の上部電極１０２ａとしてタングステン膜を形成する。

次に、第２の相変化膜１０２および第２の上部電極１０２ａ、層間絶縁膜４０１を覆うように、層間絶縁膜１８を形成する。そして、層間絶縁膜１８に第２の上部電極１０２ａに接続するコンタクトホール１９を形成する。

続いてコンタクトホール１９内に導電膜２０を埋め込み、プラグを形成する。そして、導電膜２０に接続する導電膜１４２を層間絶縁膜１８上に形成する。導電膜１４２は第２のビット線ＢＬ２として機能する。その後、導電膜１４２および層間絶縁膜１８を覆うように層間絶縁膜２１を形成する。

すなわち、本実施の形態に係るメモリセルは、一端及び第１のビット線ＢＬ１（１４１）に接続された他端を有し、一端及び他端間に電流を流すことにより多値の記憶が可能な第１記憶素子ＣＲ１（１０１）と、一端及び第２のビット線ＢＬ２（１４２）に接続された他端を有し、一端及び他端間に電流を流すことにより多値の記憶が可能な第２記憶素子ＣＲ２（１０２）と、ワード線ＷＬとして機能する制御電極たるゲート電極４ａ、第１記憶素子ＣＲ１の一端に接続された第１電流電極たるソース／ドレイン６、および、第２記憶素子ＣＲ２の一端に接続された第２電流電極たるソース／ドレイン５を有するＭＯＳ（Metal Oxide Semiconductor）トランジスタとを備える。

よって、本実施の形態に係る回路構成によれば、第１及び第２記憶素子ＣＲ１，ＣＲ２間にトランジスタが存在するので、メモリセルを複数設けたときに、ワード線ＷＬの制御により複数のメモリセルの各トランジスタを個別にオン・オフすることができる。よって、読み出し動作時には一つのメモリセルのトランジスタだけをオンし、その他のメモリセルのトランジスタをオフすることで、読み出し時における消費電力の増大、および、Ｓ／Ｎ比の低下を抑制可能なメモリセルが実現ができる。

さて、本実施の形態に係るメモリセルにおいては、従来構造にも存在した第１のビット線ＢＬ１の上方にさらに第２記憶素子ＣＲ２を形成し、その上部に新たな第２のビット線ＢＬ２を設けることにより、２つの記憶素子ＣＲ１，ＣＲ２を第１のビット線ＢＬ１と第２のビット線ＢＬ２との間で、トランジスタを介しつつ直列に接続した回路構成となっている。

そのため、第１記憶素子ＣＲ１に低抵抗ポリ結晶状態、及び、高抵抗非晶質状態、及び、高抵抗非晶質状態と低抵抗ポリ結晶状態との中間の状態である中間抵抗状態、のいずれかを採らせ、一方、第２記憶素子ＣＲ２にも低抵抗ポリ結晶状態、及び、高抵抗非晶質状態、及び、高抵抗非晶質状態と低抵抗ポリ結晶状態との中間の状態である中間抵抗状態、のいずれかを採らせることにより、これら各状態の組み合わせで、多数の異なる抵抗状態を作り出すことができる。

すなわち、本実施の形態に係るメモリセルでは、第１及び第２記憶素子ＣＲ１，ＣＲ２がそれぞれ、その一端及び他端間を流れる電流に基づいた第１及び第２記憶素子ＣＲ１，ＣＲ２の抵抗値の変化に応じて、三値の記憶を可能とする。そして、その三値は、第１及び第２記憶素子ＣＲ１，ＣＲ２の各抵抗値の高（Rhh）・中（Rmm）・低（Rss）の三段階に対応している。すなわち、第１及び第２の記憶素子ＣＲ１，ＣＲ２の各抵抗値を、低抵抗のポリ結晶状態Rss、高抵抗の非晶質状態と低抵抗のポリ結晶状態との中間に当たる状態Rmm、高抵抗の非晶質状態Rhhの三値とする。なお、Rhh＞Rmm＞Rssである。

そして、第１の記憶素子ＣＲ１及び第２の記憶素子ＣＲ２の蓄積情報の合成（和）として、四つの蓄積情報を記述する。すなわち、本実施の形態に係るメモリセルでは、第１記憶素子ＣＲ１の抵抗値の高（Rhh）および第２記憶素子ＣＲ２の抵抗値の高（Rhh）との第１の組み合わせ、第１記憶素子ＣＲ１の抵抗値の中（Rmm）および第２記憶素子ＣＲ２の抵抗値の中（Rmm）との第２の組み合わせ、第１及び第２記憶素子ＣＲ１，ＣＲ２の一方の抵抗値の中（Rmm）および第１及び第２記憶素子ＣＲ１，ＣＲ２の他方の抵抗値の低（Rss）との第３の組み合わせ、並びに、第１記憶素子ＣＲ１の抵抗値の低（Rss）および第２記憶素子ＣＲ２の抵抗値の低（Rss）との第４の組み合わせのいずれかを採ることにより、メモリセル全体としては四値の記憶が可能である。このような組み合わせの是非については、後に詳述する。

次に、図８に示したように従来のＰＣＭメモリセルを多値化して用いる場合と、本実施の形態に係るメモリセルとの比較を行う。

まず、従来のＰＣＭメモリセルの構造に対し、本実施の形態に係るメモリセルでは、第２記憶素子ＣＲ２と第２のビット線ＢＬ２とが追加されている。しかし、第２のビット線ＢＬ２は、メモリの周辺に設けられた周辺回路部（図示せず）において配線としても用いることが可能である。そのため、メモリチップ全体としては、第２の記憶素子ＣＲ２のみを追加するだけでよい。すなわち、基本的には従来のＰＣＭメモリセルの製造工程に、最善で１マスクの工程追加を行うだけで済ませることが可能である。

次に、従来のＰＣＭメモリセルを多値化して用いる場合と、本実施の形態に係るメモリセルとのそれぞれについて、表１に多値（四値）ＰＣＭの蓄積情報たる抵抗値の四値それぞれの中心値（平均値）を示す。

表１では、抵抗値の大きいものから順にＲ１、Ｒ２、Ｒ３、Ｒ４（すなわちＲ１＞Ｒ２＞Ｒ３＞Ｒ４）としている。すなわち、従来のＰＣＭメモリセルを多値化して用いる場合には、図８に示したRhh、Rhs、Rsh、RssがそれぞれＲ１、Ｒ２、Ｒ３、Ｒ４に相当し、一方、本実施の形態に係るメモリセルの場合には、上記の第１および第２記憶素子ＣＲ１，ＣＲ２の組み合わせRhhとRhh、RmmとRmm、RssとRmm、RssとRssがそれぞれＲ１、Ｒ２、Ｒ３、Ｒ４に相当する。

表２に、多値（四値）メモリセルの蓄積情報の各バラツキ（標準偏差を所定倍した値）を示す。

表２では、各抵抗値Ｒ１〜Ｒ４のバラツキを、ΔＲ１〜ΔＲ４としている。すなわち、従来のＰＣＭメモリセルを多値化して用いる場合には、図８に示したRhh、Rhs、Rsh、RssがそれぞれΔRhh、ΔRhs、ΔRsh、ΔRssのバラツキを有し、一方、本実施の形態に係るメモリセルの場合には、上記の第１および第２記憶素子ＣＲ１，ＣＲ２がそれぞれ、ΔRhh、ΔRmm、ΔRss、ΔRssのバラツキ、および、ΔRhh、ΔRmm、ΔRmm、ΔRssのバラツキを有している。

これら四つの蓄積情報につき、中心値Ｒ１〜Ｒ４とその各バラツキΔＲ１〜ΔＲ４とを含めた抵抗値範囲は、表３の通りとなる。

なお、本実施の形態に係るメモリセルにおいては、第１の記憶素子ＣＲ１及び第２の記憶素子ＣＲ２の各バラツキの合成を、自乗和平方根として記述している。すなわち、本実施の形態に係るメモリセルの場合には、合成した四値の各蓄積情報の中心値は、合成前の中心値の和（例えばRhh＋Rhh）で表せる一方、バラツキは、合成前のバラツキの自乗和の平方根（例えば√（ΔRhh²＋ΔRhh²）＝（√２）・ΔRhh）となる。このため、バラツキを含めた四値の蓄積情報間の分離がしやすくなり、デバイスの動作マージンを向上させることができる。

表４に、本実施の形態に係るメモリセルにおける、四値書き込み時の各配線への電圧印加条件とその蓄積情報Rhh、Rmm、Rssとの対応関係を示す。また、表５に、本実施の形態に係るメモリセルにおける、四値読み出し時の各配線への電圧印加条件とその蓄積情報Ｒ１〜Ｒ４との対応関係を示す。

従来のＰＣＭメモリセルを多値化して用いる場合には、RssとRhhとの間にさらに２つの抵抗状態Rhs，Rshを作り出す必要があるが、本発明では、RssとRhhとの間にたった一つの抵抗状態Rmmを作り出すだけでよい。しかも、第１及び第２記憶素子ＣＲ１，ＣＲ２を用いて四つの異なる抵抗状態を作り出すので、その平均値はそれぞれ合成される前の平均値の和であるが、そのバラツキはそれぞれ合成される前のバラツキの自乗和平方根であるため、合成された４つの抵抗値の分離マージンは広がり、多値ＰＣＭとしての動作マージンを拡大させることができる。

すなわち、本実施の形態に係るメモリセルによれば、第１乃至第４の組み合わせのいずれかを採ることにより、メモリセル全体としては四値の記憶が可能である。これにより、一つの記憶素子に四値を記憶させる場合よりも、四値間の分離マージンを広くとることができる。また、後述するように、四値を第１乃至第４の組み合わせに限定することにより、分離マージンを拡大する方向に絞ることができる。よって、四値の識別が不可能となる場合がなく、メモリセルの動作不良を招くことがない。

なお、本実施の形態においては、第１及び第２記憶素子ＣＲ１，ＣＲ２はいずれもカルコゲナイド系物質からなる相変化膜であり、一端及び他端間に電流を流すことにより相変化膜のアモルファス化状態と結晶化状態とを相変化させることが可能な相変化記憶素子である。よって、相変化膜を形成するだけで第１及び第２記憶素子を構成することができ、製造が容易なメモリセルを実現することができる。

一方、本実施の形態において、第１及び第２記憶素子ＣＲ１，ＣＲ２を相変化記憶素子に限定する必要はない。一端及び他端間に電流を流すことにより多値の記憶が可能な記憶素子であれば、第１及び第２記憶素子ＣＲ１，ＣＲ２として例えば、強磁性体層の一端及び他端間に電流を流すことにより強磁性体層にスピンを注入して強磁性体層中の磁界を変化させるスピンＲＡＭや、抵抗層の一端及び他端間に電流を流す際の印加電圧パルスの極性によって抵抗層の抵抗値を変化させるＲＲＡＭを採用することもできる。

また、第１及び第２記憶素子ＣＲ１，ＣＲ２はそれぞれ、半導体基板１の表面の上方に形成された第１及び第２配線層（すなわち第１および第２の相変化膜１０１，１０２）であり、半導体基板１の表面の法線方向における、半導体基板１の表面から第１配線層までの距離と半導体基板１の表面から第２配線層までの距離とが異なっている。よって、第１及び第２配線層は同じ層に属しない、つまり異なる層に形成されるため、第１及び第２配線層の平面的配置が近接している場合であっても、メモリセル製造時のフォトリソグラフィマスクの開口部ピッチはそれぞれ従来と同様となり、狭める必要がない。

また、図１０に示すように、第１記憶素子（１０１）は、ゲート電極４ａの延在方向に対して垂直な方向（ソース／ドレイン５及び６を結ぶ方向）の断面において、導電膜１３ａ（プラグ）とほぼ同じ幅に形成されている。

さらに、図１１に示すように、第１及び第２配線層（すなわち第１及び第２の相変化膜１０１，１０２）のうち半導体基板１に近い方（ここでは第１の相変化膜１０１）は、半導体基板１の表面の平面視において、ワード線たるゲート電極４ａの延在方向に長辺を有し、それとは垂直な方向に短辺を有する略矩形形状を有している。

よって、第１記憶素子（１０１）が導電膜１３ｂ（プラグ）と隣り合う場合においても、重ね合わせマージンを充分確保することができる。ここで、第１記憶素子（１０１）の形状は略矩形形状には限定されず、ゲート電極４ａの延在方向に長軸を有し、それとは垂直な方向に短軸を有する略楕円形状であってもよい。これに対し、第２記憶素子（１０２）は、近接するパターンがないため、記憶素子としての機能を果たすための最適な形状をとることが可能である。また、第２記憶素子は、第１記憶素子との対称性を保つために第１記憶素子と同様の形状をとってもよい。

また、ＭＯＳトランジスタの第１及び第２電流電極たるソース／ドレイン６及びソース／ドレイン５は、半導体基板１の表面に形成され、第１配線層たる第１の相変化膜１０１は、図１１に示すように半導体基板１の表面の平面視において、第１電流電極たるソース／ドレイン６の形成領域内に収まり、第２配線層たる第２の相変化膜１０２は、図１１に示すように半導体基板１の表面の平面視において、第２電流電極たるソース／ドレイン５の形成領域内に収まっている。よって、半導体基板１の表面の平面視において、第１及び第２記憶素子ＣＲ１，ＣＲ２をともにトランジスタの形成領域内に収めることができ、メモリセルの形成領域の拡大を抑制することができ、高集積化に資する。すなわち、本実施の形態に係るメモリセルにおいては、第２記憶素子ＣＲ２と第２のビット線ＢＬ２とが追加されるが、メモリセルサイズは、従来のＰＣＭと比較して、まったく増大することがない（図２および図１１を参照）。

なお、図１１に記載のように、本実施の形態に係るメモリセルを複数備えたメモリにおいては、複数のメモリセルを半導体基板１の表面において格子状に配置し、複数のメモリセル中のＭＯＳトランジスタの各ソース／ドレイン６およびソース／ドレイン５を、半導体基板１の表面に形成すればよい。そして、ワード線ＷＬ（すなわちゲート電極４ａ）の延在する方向に隣接する二つのメモリセル間において、トランジスタの各ソース／ドレイン６およびソース／ドレイン５を、隣接する二つのトランジスタ間で連続させ、トランジスタの各ソース／ドレイン６およびソース／ドレイン５の表面に、シリサイド領域５００，６００を形成すればよい。

これにより、トランジスタの各第１及び第２電流電極をそれぞれソース／ドレイン線として形成することができ、また、シリサイド領域によりソース／ドレイン線の抵抗値低減を図ることができる。

＜実施の形態２＞
本実施の形態は、実施の形態１に係るメモリセルの変形例であって、実施の形態１においては異なる層に形成していた第１及び第２配線層（すなわち第１および第２の相変化膜１０１，１０２）を、同じ形成層にて形成したものである。

図１３は、本実施の形態に係る、ＰＣＭを用いたメモリセルの断面図である。また、図１４は、図１３のメモリセルが半導体基板の表面において複数、格子状に配置されたメモリの平面図であり、図１５は図１３のメモリセルの回路図である。なお、図１３は図１４における切断線XIII−XIIIにおける断面を示した図である。このメモリセルは以下のようにして製造される。

まず、シリコン基板等の半導体基板１の表面に選択的にシリコン酸化膜を形成し、素子分離領域２を形成する。続いて、シリコン酸化膜等の絶縁膜とポリシリコン膜等の導電膜との積層膜を、半導体基板１上の全面に形成する。そして、絶縁膜と導電膜との積層膜をフォトリソグラフィ技術によりパターニングして、ゲート絶縁膜３およびゲート電極４ａ、配線４ｂを形成する。なお、ゲート電極４ａはワード線ＷＬとして機能する。

次に、不純物イオン注入によりゲート電極４ａの両側にトランジスタのソース／ドレイン５及び６を形成する。そして、ソース／ドレイン５及び６の表面にシリサイド化処理を施して、ソース／ドレイン５及び６上にシリサイド領域５００，６００を形成する。その後、半導体基板１の表面全面に層間絶縁膜７を形成する。そして、層間絶縁膜７にコンタクトホール８を形成する。このコンタクトホール８はソース／ドレイン５及び６の両方においてそれぞれ形成する。続いてソース／ドレイン５及び６の両方のコンタクトホール８内に導電膜９を埋め込む。

次に、導電膜９および層間絶縁膜７を覆うように、層間絶縁膜３０１を形成する。そして、層間絶縁膜３０１に、ソース／ドレイン６側の導電膜９に接続するコンタクトホール３０２を形成し、ソース／ドレイン５側の導電膜９に接続するコンタクトホール３０２を形成する。続いてコンタクトホール３０２内に導電膜３０３を埋め込む。この導電膜３０３が第１及び第２のヒータープラグとして機能する。なお、導電膜３０３は例えばタングステン膜である。

次に、カルコゲナイド系物質からなる第１の相変化膜１０１および第２の相変化膜１０２を各導電膜３０３上に形成する。第１の相変化膜１０１は一端及び他端を有する配線層であり、第１の相変化記憶素子（ＰＣＭ）ＣＲ１として機能する。これにより、第１の相変化膜１０１は、導電膜９，３０３及びシリサイド領域６００を介してソース／ドレイン６と電気的に接続される。また、第２の相変化膜１０２は、導電膜９，３０３及びシリサイド領域５００を介してソース／ドレイン５と電気的に接続される。また、第１の相変化膜１０１上には、第１の上部電極１０１ａとしてタングステン膜を形成する。第２の相変化膜１０２は一端及び他端を有する配線層であり、第２の相変化記憶素子（ＰＣＭ）ＣＲ２として機能する。また、第２の相変化膜１０２上には、第２の上部電極１０２ａとしてタングステン膜を形成する。

次に、第１及び第２の相変化膜１０１，１０２並びに第１及び第２の上部電極１０１ａ，１０２ａ、層間絶縁膜３０１を覆うように、層間絶縁膜１１を形成する。そして、層間絶縁膜１１に、第１の上部電極１０１ａに接続するコンタクトホール１２ａ、および、第２の上部電極１０２ａに接続するコンタクトホール１２ｂを形成する。

続いてコンタクトホール１２ａ，１２ｂ内に導電膜１３ａ，１３ｂを埋め込み、プラグを形成する。そして、導電膜１３ａに接続する導電膜１４１を層間絶縁膜１１上に形成する。導電膜１４１は第１のビット線ＢＬ１として機能する。その後、導電膜１４１、導電膜１３ｂおよび層間絶縁膜１１を覆うように層間絶縁膜１５を形成する。

そして、層間絶縁膜１５に導電膜１３ｂに接続するコンタクトホール１６を形成する。続いてコンタクトホール１６内に導電膜１７を埋め込む。その後、導電膜１６および層間絶縁膜１５を覆うように層間絶縁膜１８を形成する。そして、層間絶縁膜１８に導電膜１６に接続するコンタクトホール１９を形成する。

続いてコンタクトホール１９内に導電膜２０を埋め込む。そして、導電膜２０に接続する導電膜１４２を層間絶縁膜１８上に形成する。導電膜１４２は第２のビット線ＢＬ２として機能する。その後、導電膜１４２および層間絶縁膜１８を覆うように層間絶縁膜２１を形成する。

すなわち、本実施の形態に係るメモリセルにおいては、第１及び第２記憶素子ＣＲ１，ＣＲ２はそれぞれ、半導体基板１の表面の上方に形成された第１及び第２配線層（すなわち第１および第２の相変化膜１０１，１０２）であり、半導体基板１の表面の法線方向における、半導体基板１の表面から第１配線層までの距離と半導体基板１の表面から第２配線層までの距離とがほぼ同じである。つまり、第１及び第２配線層は同じ層に属するよう形成されるため、第１及び第２配線層を形成する際に用いるフォトリソグラフィマスクを一枚で済ますことができる。

また、図１３に示すように、第１記憶素子（１０１）及び第２記憶素子（１０２）は、ゲート電極４ａの延在方向に対して垂直な方向（ソース／ドレイン５及び６を結ぶ方向）の断面において、導電膜１３ａ，１３ｂ（プラグ）とほぼ同じ幅に形成されている。

さらに、図１４に示すように、第１及び第２配線層はいずれも、半導体基板１の表面の平面視において、ワード線たるゲート電極４ａの延在方向に長辺を有し、それとは垂直な方向に短辺を有する略矩形形状を有している。

よって、第１記憶素子（１０１）と第２記憶素子（１０２）とが隣り合う場合においても、重ね合わせマージンを充分確保することができる。ここで、第１記憶素子（１０１）及び第２記憶素子（１０２）の形状は略矩形形状に限定されず、ゲート電極４ａの延在方向に長軸を有し、それとは垂直な方向に短軸を有する略楕円形状であってもよい。

その他の点については、実施の形態１におけると同様であるので、説明を省略する。

＜第１及び第２の記憶素子ＣＲ１，ＣＲ２の抵抗値の組み合わせについて＞
従来のＰＣＭメモリセルを多値化して用いる場合と比較して、本発明において記憶状態の抵抗値の分離マージンを大きくでき、デバイス動作マージンを向上させることが可能な定性的理由は、下記二点にあるといえる。

すなわち、従来のＰＣＭメモリセルを多値化して用いる場合には、抵抗値RssとRhhとの間にさらに２つの抵抗状態Rhs，Rshを作り出す必要があるが、本発明では、RssとRhhとの間にたった一つの抵抗状態Rmmを作り出すだけでよい。

しかも、四つの異なる抵抗状態Ｒ１〜Ｒ４においては、その平均値はそれぞれ合成される前の平均値の和であるが、そのバラツキはそれぞれ合成される前のバラツキの自乗和平方根である。

これらの点を定量化して、本発明の利点を明確化する。

従来のＰＣＭメモリセルを多値化して用いる場合、表３に従えば、各抵抗値の範囲は高い抵抗状態から順番に、

である。

抵抗状態間の分離マージンの定量化を図るため、従来のＰＣＭメモリセルを多値化して用いる場合の抵抗状態間の分離マージンを、図１６に示すようにゼロであるとする。このとき、

の関係が成り立つ。

一方、本発明に係るメモリセルでは、RssとRhhとの間にたった一つの抵抗状態Rmmを作ればよい。中間状態とするため、抵抗バラツキを考慮して、Rmmを(Rhh−ΔRhh)と(Rss＋ΔRss)との間の値に設定する。パラメータβ(０＜β＜１)を導入し、Rmmを(Rhh−ΔRhh)と(Rss＋ΔRss)との間を１：βに内分する値に設定する。

すると、［Rmm−(Rss＋ΔRss)］：［(Rhh−ΔRhh)−Rmm］＝１：βより

である。

さらに、パラメータα、α1、α2、α3、αｍ (０＜α、α1、α2、α3、αｍ)を導入して、各抵抗状態のバラツキを以下のようにする。

これらの式から、α、α1、α2、α3、αｍ、Rssおよび(１＋α)Rss＋α1・Rsh＝Rshとの関係を用いて、各抵抗の中心値及びバラツキを求めると、

となる。

本発明においては、第１および第２記憶素子ＣＲ１，ＣＲ２を用いて四値を構成する。そして、表３に示したように、第１記憶素子ＣＲ１の抵抗値の高（Rhh）および第２記憶素子ＣＲ２の抵抗値の高（Rhh）との第１の組み合わせ、第１記憶素子ＣＲ１の抵抗値の中（Rmm）および第２記憶素子ＣＲ２の抵抗値の中（Rmm）との第２の組み合わせ、第１及び第２記憶素子ＣＲ１，ＣＲ２の一方の抵抗値の中（Rmm）および第１及び第２記憶素子ＣＲ１，ＣＲ２の他方の抵抗値の低（Rss）との第３の組み合わせ、並びに、第１記憶素子ＣＲ１の抵抗値の低（Rss）および第２記憶素子ＣＲ２の抵抗値の低（Rss）との第４の組み合わせを採ることにより、メモリセル全体として四値を構成する。この場合において、図１７に示すように３種類の抵抗分離マージンをδRm12、δRm23、δRm34とすると、

となる。

ここで、各抵抗状態でのバラツキが中心値の定数倍であり、その定数が各抵抗状態に関わらず一定である場合を考える。すなわち、

であると仮定する。

この数２５の仮定は、ほぼ現実に合致している。例えば上記非特許文献４のFig.11がまさに、数２５のように定数αとα3とが各抵抗状態にかかわらず一定であることを示している。このFig.11のSet抵抗(上記実施の形態におけるRss)とReset抵抗(上記実施の形態におけるRhh)の抵抗バラツキ範囲が、Set抵抗とReset抵抗の中心値が２桁程度も異なるにもかかわらず、対数表記で同程度となっているからである。

そして、RssとRhhとの間で定数αとα3との等号が成立するのであるから、その間のRmmやRhs、あるいはRshとの抵抗状態についても、数２５の関係が成り立つと考えられる。

また、抵抗の中心値RaとそのバラツキΔRaがRaの値に関係なく、一定値αとなることの一般的説明として、下記の論理が考えられる。すなわち、縦軸を分布(Frequency)、横軸を抵抗値の対数でプロットする場合、ΔRa＝αRaに基づいて、抵抗の上限値Ruと下限値Rdはそれぞれ、Ru＝Ra＋ΔRa＝（１＋α）Ra、Rd＝Ra−ΔRa＝（１−α）Raで表される。

このとき抵抗バラツキの範囲Ru−Rdを対数で表すと、log(Ru)−log(Rd)＝log(Ra＋ΔRa)−log(Ra−ΔRa)＝log{(１＋α)/(１−α)}となり、バラツキ範囲は、対数表記では抵抗の中心値Raには依存せず一定値となる。これはすなわち、数２５の仮定が正しいことの裏づけとなることを意味している。

ここで、数２２〜数２４の両辺をRssで除した後、数１４〜数２１の関係式を代入すれば、δRm12/Rss、δRm23/Rss、δRm34/Rssの各値のαに対する変化が算出できる。図１８は、この変化を示したグラフであり、αの値に関わらず、表３に示したような、第１記憶素子ＣＲ１の抵抗値の高（Rhh）および第２記憶素子ＣＲ２の抵抗値の高（Rhh）との第１の組み合わせ、第１記憶素子ＣＲ１の抵抗値の中（Rmm）および第２記憶素子ＣＲ２の抵抗値の中（Rmm）との第２の組み合わせ、第１及び第２記憶素子ＣＲ１，ＣＲ２の一方の抵抗値の中（Rmm）および第１及び第２記憶素子ＣＲ１，ＣＲ２の他方の抵抗値の低（Rss）との第３の組み合わせ、並びに、第１記憶素子ＣＲ１の抵抗値の低（Rss）および第２記憶素子ＣＲ２の抵抗値の低（Rss）との第４の組み合わせを採ることで、各抵抗状態間には正味のマージンがあることがわかる。

しかし、第１および第２記憶素子ＣＲ１，ＣＲ２の抵抗の組み合わせ方は、表３の場合のみに限られるものではなく、その他の可能性もある。その一例を表６に示す。

表６においては、第１記憶素子ＣＲ１の抵抗値の中（Rmm）および第２記憶素子ＣＲ２の抵抗値の高（Rhh）との第１の組み合わせ、第１記憶素子ＣＲ１の抵抗値の低（Rss）および第２記憶素子ＣＲ２の抵抗値の高（Rhh）との第２の組み合わせ、第１記憶素子ＣＲ１の抵抗値の低（Rss）および第２記憶素子ＣＲ２の抵抗値の中（Rmm）との第３の組み合わせ、並びに、第１記憶素子ＣＲ１の抵抗値の低（Rss）および第２記憶素子ＣＲ２の抵抗値の低（Rss）との第４の組み合わせを採っている。

図１９は、上記の抵抗値の組み合わせの場合の抵抗状態間の分離マージンを示す図である。図１９においては、δRm23、δRm34は正であり、δRm12は負である。図１９に示すように、低抵抗側から３つ目までの抵抗状態間には正味のマージンがあることがわかるが、Ｒ１状態とＲ２状態とは分離しておらず、デバイス動作に重大な欠陥を生じさせてしまう。

図２０は、図１９における抵抗値の組み合わせの場合の、δRm12/Rss、δRm23/Rss、δRm34/Rssの各値のαに対する変化を示したグラフである。この場合は、図１８の場合とは異なり、δRm12/Rssについてはαの値の増大に従って分離マージンが負の方向に増大している。このような分離マージンでは、Ｒ１状態とＲ２状態との分離が図れず、デバイス動作に重大な欠陥を生じさせてしまう。

また、その他の第１および第２記憶素子ＣＲ１，ＣＲ２の抵抗の組み合わせの場合も、適切なものではなく、発明者らの考察に基づいて、表２及び表３に示す第１および第２記憶素子ＣＲ１，ＣＲ２の抵抗の組み合わせの場合のみが、従来のＰＣＭメモリセルを多値化する場合と比較して、各抵抗状態の分離マージンがより拡大し、デバイス動作マージンをより向上させることができると分かった。

以上より、第１記憶素子ＣＲ１の抵抗値の高（Rhh）および第２記憶素子ＣＲ２の抵抗値の高（Rhh）との第１の組み合わせ、第１記憶素子ＣＲ１の抵抗値の中（Rmm）および第２記憶素子ＣＲ２の抵抗値の中（Rmm）との第２の組み合わせ、第１及び第２記憶素子ＣＲ１，ＣＲ２の一方の抵抗値の中（Rmm）および第１及び第２記憶素子ＣＲ１，ＣＲ２の他方の抵抗値の低（Rss）との第３の組み合わせ、並びに、第１記憶素子ＣＲ１の抵抗値の低（Rss）および第２記憶素子ＣＲ２の抵抗値の低（Rss）との第４の組み合わせが最適である。

従来のＰＣＭ（Phase Change Memory）を用いたメモリセルの構造を示す断面図である。 従来のＰＣＭを用いたメモリセルが複数、格子状に配置されたメモリの構造を示す平面図である。 従来のＰＣＭを用いたメモリセルの回路図である。 ＰＣＭのリセット（Reset）動作を説明する図である。 ＰＣＭのセット（Set）動作を説明する図である。 リセットパルスおよびセットパルスを示すグラフである。 リセット（Reset）動作およびセット（Set）動作時の相変化膜内の電位差を示すグラフである。 ＰＣＭに多ビットを記憶可能とさせる場合の動作を示す図である。 ＰＣＭに多ビットを記憶可能とさせる場合の動作を示す図である。 実施の形態１に係る、ＰＣＭを用いたメモリセルの断面図である。 実施の形態１に係る、ＰＣＭを用いたメモリセルが複数、格子状に配置されたメモリの構造を示す平面図である。 実施の形態１に係る、ＰＣＭを用いたメモリセルの回路図である。 実施の形態２に係る、ＰＣＭを用いたメモリセルの断面図である。 実施の形態２に係る、ＰＣＭを用いたメモリセルの構造を示す平面図である。 実施の形態２に係る、ＰＣＭを用いたメモリセルの回路図である。 従来のＰＣＭメモリセルを多値化して用いる場合の抵抗状態間の分離マージンがゼロである場合を示す図である。 本発明に係るＰＣＭを用いたメモリセルの場合の抵抗状態間の分離マージンを示す図である。 δRm12/Rss、δRm23/Rss、δRm34/Rssの各値のαに対する変化を示すグラフである。 本発明に係るＰＣＭを用いたメモリセルにおいて、不適な抵抗値の組み合わせの場合の抵抗状態間の分離マージンを示す図である。 不適な場合のδRm12/Rss、δRm23/Rss、δRm34/Rssの各値のαに対する変化を示すグラフである。

符号の説明

１ 半導体基板、２ 素子分離領域、３ ゲート絶縁膜、４ａ ゲート電極、５ ソース／ドレイン、６ ソース／ドレイン、１０１ 第１の相変化膜、１０２ 第２の相変化膜、１４１ 第１のビット線、１４２ 第２のビット線。

Claims (9)

1. 一端及び第１のビット線に接続された他端を有し、前記一端及び他端間に電流を流すことにより多値の記憶が可能な第１記憶素子と、
   一端及び第２のビット線に接続された他端を有し、前記一端及び他端間に電流を流すことにより多値の記憶が可能な第２記憶素子と、
   ワード線として機能する制御電極、前記第１記憶素子の前記一端に接続された第１電流電極、および、前記第２記憶素子の前記一端に接続された第２電流電極を有するトランジスタと
   を備えるメモリセル。
2. 請求項１に記載のメモリセルであって、
   前記第１及び第２記憶素子はそれぞれ、前記電流に基づいた前記第１及び第２記憶素子の抵抗値の変化に応じて三値の記憶が可能であって、前記三値は、前記第１及び第２記憶素子の各抵抗値の高・中・低の三段階に対応しており、
   前記第１記憶素子の抵抗値の高および前記第２記憶素子の抵抗値の高との第１の組み合わせ、
   前記第１記憶素子の抵抗値の中および前記第２記憶素子の抵抗値の中との第２の組み合わせ、
   前記第１及び第２記憶素子の一方の抵抗値の中および前記第１及び第２記憶素子の他方の抵抗値の低との第３の組み合わせ、並びに、
   前記第１記憶素子の抵抗値の低および前記第２記憶素子の抵抗値の低との第４の組み合わせ
   のいずれかを採ることにより、メモリセル全体としては四値の記憶が可能な
   メモリセル。
3. 請求項１に記載のメモリセルであって、
   表面を有する半導体基板
   をさらに備え、
   前記第１及び第２記憶素子はそれぞれ、前記半導体基板の前記表面の上方に形成された第１及び第２配線層であり、
   前記半導体基板の前記表面の法線方向における、前記半導体基板の前記表面から前記第１配線層までの距離と前記半導体基板の前記表面から前記第２配線層までの距離とが異なる
   メモリセル。
4. 請求項３に記載のメモリセルであって、
   前記第１及び第２電流電極は、それぞれ前記半導体基板の前記表面に形成され、
   前記第１及び第２電流電極上にそれぞれ形成された第１及び第２導電膜
   をさらに備え、
   前記第１及び第２配線層は、それぞれ前記第１及び第２電流電極に、前記第１及び第２導電膜を介して電気的に接続され、
   前記第１及び第２配線層のうち前記半導体基板に近い方は、前記半導体基板の前記表面の平面視において、前記ワード線の延在方向に長辺を有し、前記ワード線の延在方向とは異なる方向に短辺を有する略矩形形状、または、前記ワード線の延在方向に長軸を有し、前記ワード線の延在方向とは異なる方向に短軸を有する略楕円形状を有する
   メモリセル。
5. 請求項１に記載のメモリセルであって、
   表面を有する半導体基板
   をさらに備え、
   前記第１及び第２記憶素子はそれぞれ、前記半導体基板の前記表面の上方に形成された第１及び第２配線層であり、
   前記第１配線層と前記第２配線層とが同じ層に形成された
   メモリセル。
6. 請求項５に記載のメモリセルであって、
   前記第１及び第２電流電極は、それぞれ前記半導体基板の前記表面に形成され、
   前記第１及び第２電流電極上にそれぞれ形成された第１及び第２導電膜
   をさらに備え、
   前記第１及び第２配線層は、それぞれ前記第１及び第２電流電極に、前記第１及び第２導電膜を介して電気的に接続され、
   前記第１及び第２配線層はいずれも、前記半導体基板の前記表面の平面視において、前記ワード線の延在方向に長辺を有し、前記ワード線の延在方向とは異なる方向に短辺を有する略矩形形状、または、前記ワード線の延在方向に長軸を有し、前記ワード線の延在方向とは異なる方向に短軸を有する略楕円形状を有する
   メモリセル。
7. 請求項１に記載のメモリセルであって、
   表面を有する半導体基板
   をさらに備え、
   前記トランジスタの前記第１及び第２電流電極は、前記半導体基板の前記表面に形成され、
   前記第１及び第２記憶素子はそれぞれ、前記半導体基板の前記表面の上方に形成された第１及び第２配線層であり、
   前記第１配線層は、前記半導体基板の前記表面の平面視において、前記第１電流電極の形成領域内に収まり、
   前記第２配線層は、前記半導体基板の前記表面の平面視において、前記第２電流電極の形成領域内に収まる
   メモリセル。
8. 請求項１に記載のメモリセルであって、
   前記第１及び第２記憶素子はいずれも相変化膜であり、前記一端及び他端間に電流を流すことにより前記相変化膜のアモルファス化状態と結晶化状態とを相変化させることが可能な相変化記憶素子である
   メモリセル。
9. 請求項１に記載のメモリセル
   を複数備え、
   表面を有する半導体基板
   をさらに備え、
   複数の前記メモリセルは、前記半導体基板の前記表面において格子状に配置され、
   複数の前記メモリセル中の前記トランジスタの各前記第１及び第２電流電極は、前記半導体基板の前記表面に形成され、
   前記ワード線の延在する方向に隣接する二つの前記メモリセル間において、前記トランジスタの各前記第１及び第２電流電極は、隣接する二つの前記トランジスタ間で連続しており、
   前記トランジスタの各前記第１及び第２電流電極の表面には、シリサイド領域が形成された
   不揮発性メモリ。

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