KR20100086852A - 상변화 메모리소자의 제조방법 - Google Patents
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Abstract
상변화 메모리소자의 제조방법을 제공한다. 기판 상에 콘택홀을 갖는 층간절연막을 형성한다. 상기 콘택홀의 측벽을 덮는 하부전극막을 형성한다. 상기 층간절연막의 상부는 상기 하부전극막으로 덮인다. 상기 하부전극막 상에 상기 콘택홀을 채우는 제 1 코어 막을 형성한다. 상기 층간절연막, 상기 제 1 코어 막 및 상기 하부전극막을 패터닝하여 상기 콘택홀에 부분적으로 중첩되는 트렌치를 형성한다. 상기 트렌치를 채우는 제 2 코어 막을 형성한다. 상기 제 2 코어 막을 갖는 상기 기판에 상기 하부전극막 중 상기 층간절연막의 상부를 덮는 부분을 제거하여 하부전극을 형성한다. 상기 하부전극은 상기 콘택홀 내에 잔존한다. 상기 하부전극 상에 상변화 패턴을 형성한다.
Description
본 발명은 반도체 장치에 관한 것으로, 특히 부분적으로 리세스된 하부전극을 갖는 상변화 메모리소자의 제조방법 및 관련된 반도체 장치에 관한 것이다.
비휘발성 기억 특성이 있으며 집적도 향상에 효율적인 구조를 갖는 새로운 메모리소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것으로 상변화 메모리소자가 있다. 상기 상변화 메모리소자의 단위 셀은 하부전극 및 상기 하부전극에 접촉하는 상변화 물질막을 구비한다. 상기 상변화 물질막은, 제공되는 전류의 크기에 따라, 비정질 상태(amorphous state) 와 결정질 상태(crystalline state) 사이에서 또는 상기 결정질 상태 하의 다양한 비저항 상태들 사이에서 전기적으로 전환(switch)되는 물질막이다.
상기 하부 전극을 통하여 프로그램 전류가 흐르는 경우에, 상기 상변화 물질막 및 상기 하부전극 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 상변화 물질막의 일부분(이하에서는 '상변화 영역'이라 한다.)을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다. 상기 상변화 영역의 크기는 상기 하부전극 및 상기 상변화 물질막의 접촉면적에 비례한다. 상기 비정질 상태를 갖는 상기 상변화 영역의 비저항은 상기 결정질 상태를 갖는 상기 상변화 영역의 비저항보다 높다. 따라서 읽기 모드에서 상기 상변화 영역을 통하여 흐르는 전류를 감지함으로써, 상기 상변화 메모리소자의 상기 상변화 물질막에 저장된 정보가 논리 '1'인지 논리 '0'인지를 판별할 수 있다.
여기서, 상기 상변화 영역이 크면 클수록 상기 프로그램 전류는 비례적으로 커져야 한다. 이 경우, 스위칭 소자는 상기 프로그램 전류를 공급하기에 충분한 전류 구동능력을 갖도록 설계되어야 한다. 그러나 상기 전류 구동능력을 향상시키기 위해서는 상기 스위칭 소자가 차지하는 면적이 증가한다. 바꾸어 말하면, 상기 상변화 영역이 작을수록 상기 상변화 메모리소자의 집적도 개선에 유리하다. 결론적으로, 상기 상변화 물질막 및 상기 하부전극 사이의 접촉면적을 축소하는 연구가 필요하다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 하부전극과 상변화 패턴 사이의 접촉면적을 최소화할 수 있는 상변화 메모리소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명의 실시 예들은, 상변화 메모리소자의 제조방법을 제공한다. 기판 상에 층간절연막을 형성한다. 상기 층간절연막을 패터닝하여 콘택홀을 형성한다. 상기 콘택홀의 측벽을 덮는 하부전극막을 형성한다. 상기 층간절연막의 상부는 상기 하부전극막으로 덮인다. 상기 하부전극막 상에 상기 콘택홀을 채우는 제 1 코어 막을 형성한다. 상기 층간절연막, 상기 제 1 코어 막 및 상기 하부전극막을 패터닝하여 상기 콘택홀에 부분적으로 중첩되는 트렌치를 형성한다. 상기 트렌치를 채우는 제 2 코어 막을 형성한다. 상기 제 2 코어 막을 갖는 상기 기판에 상기 하부전극막 중 상기 층간절연막의 상부를 덮는 부분을 제거하여 하부전극을 형성한다. 상기 하부전극은 상기 콘택홀 내에 잔존한다. 상기 하부전극 상에 상변화 패턴을 형성한다.
본 발명의 몇몇 실시 예에 있어서, 상기 트렌치를 형성하는 것은 상기 제 1 코어 막 상에 마스크패턴을 형성하고, 상기 마스크패턴을 식각마스크로 사용하여 상기 제 1 코어 막, 상기 층간절연막 및 상기 하부전극막을 이방성 에칭하는 것을 포함할 수 있다. 상기 트렌치의 바닥은 상기 층간절연막의 상부표면보다 낮은 레벨 에 위치할 수 있다. 상기 트렌치의 바닥에 상기 하부전극막 및 상기 제 1 코어 막이 노출될 수 있다.
다른 실시 예에 있어서, 상기 트렌치를 형성한 후, 등방성 에칭 공정을 이용하여 상기 하부전극막을 부분적으로 제거하여 상기 제 1 코어 막의 하부에 언더컷(undercut)을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 하부전극을 형성하는 것은 화학기계적연마(Chemical Mechanical polishing; CMP) 기술을 이용하여 상기 제 1 코어 막, 상기 제 2 코어 막, 상기 층간절연막 및 상기 하부전극막을 평탄화하는 것을 포함할 수 있다. 상기 하부전극의 상부표면은 상기 제 1 코어 막 및 상기 층간절연막의 상부표면들 사이에 노출될 수 있다. 상기 하부전극의 일부분은 상기 제 2 코어 막의 하단에 접촉될 수 있다. 계속하여, 등방성 에칭 공정을 이용하여 상기 하부전극을 부분적으로 제거하여 상기 제 1 코어 막 및 상기 층간절연막 사이에 슬릿(slit)을 형성할 수 있다. 이 경우에, 상기 상변화 패턴은 상기 슬릿(slit)을 채우도록 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 하부전극은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 코어 막 및 상기 제 2 코어 막은 질화막으로 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 하부전극막의 하부에 콘택플러그를 형성할 수 있다. 상기 콘택플러그는 제 1 물질막 및 상기 제 1 물질막의 측벽 및 하부를 감싸는 제 2 물질막으로 형성할 수 있다. 상기 제 2 물질막은 도전막이고, 상기 제 2 물질막은 상기 하부전극막에 접촉될 수 있다. 상기 하부전극은 상기 콘택플러그에 자기정렬된(self-aligned) 것일 수 있다.
본 발명의 실시 예들에 따르면, 콘택홀을 갖는 층간절연막, 상기 콘택홀에 형성된 제 1 코어 패턴, 및 상기 제 1 코어 패턴의 측벽을 감싸는 하부전극이 제공된다. 상기 콘택홀에 부분적으로 중첩되는 트렌치, 및 상기 트렌치를 채우는 제 2 코어 패턴이 제공된다. 상기 하부전극의 상부표면은 상기 제 1 코어 막 및 상기 층간절연막의 상부표면들 사이에 개재되고, 상기 하부전극의 일부분은 상기 제 2 코어 막의 하단에 접촉된다. 상기 하부전극 상에 상변화 패턴이 형성된다. 결과적으로 상기 하부전극 및 상기 상변화 패턴 사이의 접촉면적을 최소화할 수 있다.
첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
[제 1 실시 예]
도 1은 본 발명의 제 1 내지 제 3 실시 예들에 따른 상변화 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가 회로도이고, 도 2는 도 1의 등가 회로도에 상응하는 평면도이다. 도 3 내지 도 10은 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 제조방법들을 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들이다.
도 1 및 도 2를 참조하면, 본 발명의 실시 예들에 따른 상변화 메모리소자는 열 방향으로 서로 평행하게 배치된 비트라인들(93, BL), 행 방향으로 서로 평행하게 배치된 워드라인들(55, WL), 다수의 상변화 영역들(Rp), 및 다수의 다이오드들(D)을 구비할 수 있다.
상기 비트라인들(93, BL)은 상기 워드라인들(55, WL)에 교차하도록 배치될 수 있다. 상기 상변화 영역들(Rp)의 각각은 상기 비트라인들(93, BL) 및 상기 워드라인들(55, WL)의 교차점들에 배치될 수 있다. 상기 다이오드들(D)의 각각은 상기 상변화 영역들(Rp) 중 대응하는 하나에 직렬 접속될 수 있다. 또한, 상기 상변화 영역들(Rp)의 각각은 상기 비트라인들(93, BL) 중 대응하는 하나에 접속될 수 있 다. 상기 다이오드들(D)의 각각은 상기 워드라인들(55, WL) 중 대응하는 하나에 접속될 수 있다. 상기 다이오드들(D)은 액세스 소자의 역할을 할 수 있다. 그러나 상기 다이오드들(D)은 생략될 수 있다. 이와는 다르게, 상기 액세스 소자는 모스 트랜지스터일 수도 있다.
도 2 및 도 3을 참조하면, 기판(51)의 소정영역에 활성영역(52)을 한정하는 소자분리막(53)을 형성할 수 있다. 상기 기판(51)은 실리콘웨이퍼 또는 에스오아이(silicon on insulator; SOI)웨이퍼와 같은 반도체기판을 사용할 수 있다. 상기 기판(51)은 제 1 도전형의 불순물이온들을 가질 수 있다. 상기 소자분리막(53)은 얕은 트렌치 소자분리(shallow trench isolation; STI) 기술을 이용하여 형성할 수 있다. 상기 소자분리막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 활성영역(52)은 라인형으로 형성할 수 있다.
상기 활성영역(52)에 상기 제 1 도전형과 다른 제 2 도전형의 불순물이온들을 주입하여 워드라인(WL; 55)을 형성할 수 있다. 이하에서는, 간략한 설명을 위하여 상기 제 1 및 제 2 도전형들은 각각 P형 및 N형인 경우를 상정하여 설명하기로 한다. 그러나 상기 제 1 및 제 2 도전형들은 각각 N형 및 P형일 수도 있다.
상기 워드라인(WL; 55) 및 상기 소자분리막(53)을 갖는 상기 기판(51) 상에 층간 절연막(63)을 형성할 수 있다. 상기 층간 절연막(63)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 층간 절연막(63)을 패터닝하여 상기 워드라인(WL; 55)의 소정영역을 노출시키는 콘택 홀(64) 을 형성할 수 있다. 상기 층간 절연막(63)은 평탄화된 상부표면을 갖도록 형성할수있다. 상기 콘택 홀(64)은 상기 층간 절연막(63)을 완전히 관통하도록 형성할 수 있다. 상기 콘택 홀(64)은 평면도 상에서 보일 때 원형, 사각형, 또는 이들의 조합일 수 있다. 본 발명의 몇몇 다른 실시 예에서, 상기 워드라인(WL; 55)은 상기 층간 절연막(63) 내에 형성된 도전성 라인(도시하지 않음)일 수 있다.
상기 콘택 홀(64) 내에 제 1 및 제 2 반도체패턴들(65, 66)을 차례로 적층할 수 있다. 상기 제 1 및 제 2 반도체패턴들(65, 66)은 에피택시얼 성장 기술 또는 화학기상증착(chemical vapor deposition; CVD) 기술을 이용하여 형성할 수 있다. 상기 제 1 및 제 2 반도체패턴들(65, 66)은 다이오드(D)를 구성할 수 있다.
상기 제 1 반도체패턴(65)은 상기 워드라인(WL; 55)에 접촉될 수 있다. 상기 제 1 반도체패턴(65)은 상기 제 2 도전형의 불순물이온들을 갖도록 형성할 수 있다. 상기 제 2 반도체패턴(66)은 상기 층간 절연막(63)의 상부표면보다 낮은 레벨에 형성할 수 있다. 즉, 상기 다이오드(D)는 상기 콘택 홀(64) 내의 하단영역에 형성할 수 있다. 상기 제 2 반도체패턴(66)은 상기 제 1 도전형의 불순물이온들을 갖도록 형성할 수 있다. 이와 다르게, 상기 제 1 반도체패턴(65)은 상기 제 1 도전형의 불순물이온들을 갖도록 형성할 수도 있으며, 상기 제 2 반도체패턴(66)은 상기 제 2 도전형의 불순물이온들을 갖도록 형성할 수도 있다.
상기 제 2 반도체패턴(66) 상에 금속 실리사이드막(69)을 형성할 수 있다. 예를 들면, 상기 금속 실리사이드막(69)은 CoSi 막, 또는 NiSi 막으로 형성할 수 있다. 상기 금속 실리사이드막(69)은 상기 층간 절연막(63)의 상부표면보다 낮은 레벨에 형성할 수 있다. 그러나 상기 금속 실리사이드막(69)은 생략할 수 있다.
상기 금속 실리사이드막(69) 상에 절연성 스페이서(72)를 형성할 수 있다. 상기 절연성 스페이서(72)는 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 층간 절연막(63)은 실리콘산화막으로 형성할 수 있으며, 상기 절연성 스페이서(72)는 실리콘질화막으로 형성할 수 있다. 상기 절연성 스페이서(72)는 상기 콘택 홀(64)에 노출된 상기 층간 절연막(63)의 측벽을 덮을 수 있다. 즉, 상기 절연성 스페이서(72)는 파이프 모양일 수 있다. 그 결과, 상기 콘택 홀(64)의 폭은 좁아질 수 있다. 다른 실시 예에서, 상기 금속 실리사이드막(69)은 상기 절연성 스페이서(72)의 형성 후에 형성할 수도 있다.
상기 금속 실리사이드막(69) 상에 콘택플러그(77)를 형성할 수 있다. 상기 콘택플러그(77)는 제 1 물질막(73), 제 2 물질막(74) 및 제 3 물질막(75)으로 형성할 수 있다. 상기 제 1 물질막(73)은 컵 모양 또는 파이프 모양의 도전막일 수 있다. 상기 제 1 물질막(73)은 상기 금속 실리사이드막(69)에 접촉될 수 있다. 상기 제 2 물질막(74) 및 상기 제 3 물질막(75)은 상기 제 1 물질막(73)보다 전기저항이 높은 물질막일 수 있다. 상기 제 3 물질막(75)은 상기 제 1 물질막(73)의 내부를 채우도록 형성할 수 있다. 상기 제 2 물질막(74)은 상기 제 1 물질막(73) 및 상기 제 3 물질막(75) 사이에 형성할 수 있다. 상기 제 2 물질막(74)은 컵 모양 또는 파이프 모양일 수 있다. 상기 제 2 물질막(74) 및 상기 제 3 물질막(75)은 서로다른 식각선택비를 갖는 물질막으로 형성할 수 있다. 상기 제 2 물질막(74)은 생략할 수 도 있다.
상기 콘택플러그(77)는 상기 층간 절연막(63)의 상부표면보다 낮은 레벨에 형성할 수 있다. 즉, 상기 콘택플러그(77)는 상기 콘택 홀(64)을 부분적으로 채울 수 있다. 상기 콘택플러그(77)의 상부표면에는 상기 제 1 물질막(73), 상기 제 2 물질막(74) 및 상기 제 3 물질막(75)이 노출될 수 있다. 상기 제 1 물질막(73)은 상기 제 3 물질막(75) 및 상기 절연성 스페이서(72) 사이에 개재될 수 있다. 상기 금속 실리사이드막(69) 및 상기 콘택플러그(77)는 상기 다이오드(D)에 자기정렬될(self-aligned) 수 있다.
상기 제 1 물질막(73)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, Cu 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 제 2 물질막(74) 및 상기 제 3 물질막(75)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 예를 들면, 상기 제 2 물질막(74)은 실리콘질화막으로 형성할 수 있으며, 상기 제 3 물질막(75)은 실리콘산화막으로 형성할 수 있다. 다른 실시 예에서, 상기 제 2 물질막(74) 및 상기 제 3 물질막(75)은 생략될 수 있다. 이 경우에, 상기 콘택플러그(77)는 상기 제 1 물질막(73) 만으로 형성할 수도 있다.
도 2 및 도 4를 참조하면, 상기 기판(51) 상의 표면을 따라 하부 전극막(83)을 형성할 수 있다. 상기 하부 전극막(83)은 상기 콘택 홀(64) 내의 상기 콘택플러그(77)를 덮을 수 있으며, 상기 하부 전극막(83)은 상기 절연성 스페이서(72)를 덮고, 상기 층간 절연막(63)을 덮도록 형성할 수 있다. 상기 하부 전극막(83)은 상기 제 1 물질막(73)에 접촉할 수 있다.
상기 하부 전극막(83)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 하부 전극막(83) 상에 상기 콘택 홀(64)을 완전히 채우고 상기 기판(51) 상을 덮는 제 1 코어 막(first core layer; 85)을 형성할 수 있다. 그 결과, 상기 하부 전극막(83)은 상기 제 1 코어 막(85)의 바닥표면을 감싸도록 형성될 수 있다. 상기 제 1 코어 막(85)은 상기 하부 전극막(83)보다 높은 전기저항을 갖는 물질막으로 형성할 수 있다. 더 나아가서, 상기 제 1 코어 막(85)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수도 있다. 또한, 상기 제 1 코어 막(85)은 상기 층간 절연막(63)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 예를 들면, 상기 제 1 코어 막(85)은 실리콘질화막(SiN)으로 형성할 수 있다.
상기 기판(51) 상에는 상기 워드라인(WL; 55)을 따라 다수의 상기 콘택 홀들(64)이 형성될 수 있다. 상기 콘택 홀들(64)의 각각은 상기 콘택플러그(77)를 구비할 수 있다. 즉, 상기 기판(51) 상에는 상기 워드라인(WL; 55)을 따라 다수의 상기 콘택플러그들(77)이 형성될 수 있다. 상기 콘택플러그들(77)은 모두 상기 하부 전극막(83)에 접촉할 수 있다. 상기 제 1 코어 막(85)은 울퉁불퉁한 상부표면을 구비할 수 있다.
도 2 및 도 5를 참조하면, 화학기계적연마(Chemical Mechanical polishing; CMP)기술 또는 에치백(etch-back)기술을 이용하여 상기 제 1 코어 막(85)을 평탄화할 수 있다. 그 결과, 상기 제 1 코어 막(85)의 두께가 감소할 수 있으며, 상기 제 1 코어 막(85)의 상부표면은 평평해질 수 있다. 또한, 상기 제 1 코어 막(85)은 상기 콘택 홀(64)을 완전히 채울 수 있으며, 상기 제 1 코어 막(85)은 상기 하부 전극막(83)의 전면을 덮을 수 있다.
도 2 및 도 6을 참조하면, 상기 제 1 코어 막(85) 및 상기 하부 전극막(83)을 패터닝하여 상기 콘택 홀(64)에 부분적으로 중첩되는 트렌치(87)를 형성할 수 있다.
구체적으로, 상기 제 1 코어 막(85) 상에 마스크패턴(57)을 형성할 수 있다. 상기 마스크패턴(57)은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성할 수 있다. 상기 마스크패턴(57)을 식각마스크로 사용하여 상기 제 1 코어 막(85), 상기 하부 전극막(83), 상기 절연성 스페이서(72) 및 상기 층간 절연막(63)을 부분적으로 제거하여 상기 트렌치(87)를 형성할 수 있다. 상기 트렌치(87)의 형성에는 이방 성 에칭 기술을 사용할 수 있다. 예를 들면, 상기 트렌치(87)의 형성에는 반응성 이온 에칭(reactive ion etching; RIE) 또는 플라즈마 에칭(plasma etching)과 같은 건식식각 공정이 적용될 수 있다. 이어서 상기 마스크패턴(57)을 제거할 수 있다.
상기 트렌치(87)는 상기 콘택 홀(64)의 상부를 부분적으로 가로지를 수 있다. 상기 트렌치(87)는 평면도에서 볼 때 사각형, 원형, 및/또는 이들의 조합형일 수 있다. 예를 들면, 상기 트렌치(87)는 상기 콘택 홀(64) 및 인접한 다른 콘택홀을 가로지르는 그루브(groove)일 수 있다. 또한, 상기 트렌치(87)는 상기 콘택 홀(64)에 인접한 상기 층간 절연막(63)에 신장할 수 있다. 즉, 도 6에 도시된 바와 같이, 상기 트렌치(87)는 상기 콘택 홀(64)의 중심에서 상기 층간 절연막(63)의 일부분에 해당하는 폭으로 형성할 수 있다. 상기 트렌치(87)의 바닥은 상기 층간 절연막(63)의 상부표면보다 낮은 레벨에 위치할 수 있으며, 상기 트렌치(87)의 바닥은 상기 콘택플러그(77)보다 높은 레벨에 위치할 수 있다. 상기 트렌치(87)의 바닥에 상기 제 1 코어 막(85), 상기 하부 전극막(83), 상기 절연성 스페이서(72) 및 상기 층간 절연막(63)이 노출될 수 있다. 상기 트렌치(87)의 측벽들에 상기 제 1 코어 막(85) 및 상기 층간 절연막(63)이 노출될 수 있다.
그 결과, 상기 하부 전극막(83)은 상기 콘택 홀(64)의 한쪽 측벽을 덮으며 상기 층간 절연막(63)의 상부표면을 덮을 수 있다. 상기 콘택 홀(64)의 다른 측벽은 상기 트렌치(87)에 의하여 함몰될 수 있으며 상기 하부 전극막(83)은 상기 콘택 홀(64)의 아래에 잔존할 수 있다. 상기 절연성 스페이서(72) 또한 상기 콘택 홀(64)의 아래에 잔존할 수 있다.
도 2 및 도 7을 참조하면, 상기 트렌치(87)를 채우고 상기 기판(51)의 전면을 덮는 제 2 코어 막(89)을 형성할 수 있다. 상기 제 2 코어 막(89)의 상부표면은 울퉁불퉁할 수 있다.
상기 제 2 코어 막(89)은 상기 하부 전극막(83)보다 높은 전기저항을 갖는 물질막으로 형성할 수 있다. 더 나아가서, 상기 제 2 코어 막(89)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 또한, 상기 제 2 코어 막(89)은 상기 층간 절연막(63)에 대하여 식각선택비를 갖는 물질막으로 형성할 수 있다. 이에 더하여 상기 제 2 코어 막(89)은 상기 제 1 코어 막(85)과 동일한 물질막으로 형성할 수 있다. 예를 들면, 상기 제 1 코어 막(85)이 실리콘질화막(SiN)인 경우, 상기 제 2 코어 막(89) 또한 실리콘질화막(SiN)으로 형성할 수 있다.
도 2 및 도 8을 참조하면, 상기 제 2 코어 막(89), 상기 제 1 코어 막(85), 및 상기 하부 전극막(83)을 부분적으로 제거하여 하부 전극(83P), 제 1 코어 패턴(85P), 및 제 2 코어 패턴(89P)을 형성할 수 있다. 상기 하부 전극(83P), 상기 제 1 코어 패턴(85P), 및 상기 제 2 코어 패턴(89P)의 형성에는 화학기계적연마(Chemical Mechanical polishing; CMP) 기술, 에치백(etch-back) 기술, 또는 이들의 조합을 적용할 수 있다. 상기 하부 전극(83P), 상기 제 1 코어 패턴(85P), 및 상기 제 2 코어 패턴(89P)을 형성하는 동안 상기 층간 절연막(63) 및 상기 절연성 스페이서(72) 또한 부분적으로 제거될 수 있다. 이 경우에, 상기 하부 전극(83P), 상기 제 1 코어 패턴(85P), 상기 제 2 코어 패턴(89P), 상기 층간 절연막(63) 및 상기 절연성 스페이서(72)의 상부표면들은 실질적으로 동일평면상에 노출될 수 있다.
그 결과, 상기 하부 전극(83P)은 상기 콘택 홀(64) 내에 컵 모양으로 형성할 수 있다. 상기 절연성 스페이서(72)는 상기 하부 전극(83P) 및 상기 층간 절연막(63) 사이에 잔존할 수 있다. 상기 제 1 코어 패턴(85P)은 상기 하부 전극(83P)의 내부를 채울 수 있다. 상기 제 2 코어 패턴(89P)은 상기 트렌치(87) 내에 잔존할 수 있다. 상기 하부 전극(83P)의 한쪽 측벽은 상기 트렌치(87)에 의하여 아래로 함몰될 수 있다. 즉, 상기 하부 전극(83P)의 한쪽 측벽은 상기 제 2 코어 패턴(89P) 하부에 형성될 수 있다. 상기 하부 전극(83P)의 나머지 측벽은 상기 제 1 코어 패턴(85P) 및 상기 층간 절연막(63) 사이에 개재될 수 있다. 상기 하부 전극(83P)의 바닥은 상기 제 1 물질막(73)에 접촉할 수 있다. 상기 하부 전극(83P)은 상기 콘택플러그(77)에 자기정렬될(self-aligned) 수 있다. 즉, 상기 하부 전극(83P) 및 상기 콘택플러그(77)는 상기 다이오드(D)에 자기정렬될 수 있다.
도 2에 도시된 바와 같이, 상기 기판(51) 상에는 다수의 상기 콘택 홀들(64)이 형성될 수 있다. 따라서 상기 기판(51) 상에는 다수의 상기 하부 전극들(83P)이 동시에 형성될 수 있다. 이 경우에, 상기 하부 전극들(83P)은 전기적으로 서로 분리될 수 있다. 다른 실시 예에서, 상기 하부 전극(83P)은 파이프 모양으로 형성할 수도 있다.
도 2 및 도 9를 참조하면, 상기 하부 전극(83P) 상에 상변화 패턴(91) 및 비 트라인(BL; 93)을 차례로 형성할 수 있다. 상기 상변화 패턴(91)은 상기 하부 전극(83P)의 상부표면에 접촉할 수 있다. 상기 비트라인(BL; 93)은 상기 워드라인(WL; 55) 상을 가로지르도록 형성할 수 있다.
상기 상변화 패턴(91)은 Ge, Sb, Te, Se, Bi, Pb, Sn, Ag, Au, As, Pd, In, Ti, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물로 형성할 수 있다. 예를 들면, 상기 상변화 패턴(91)은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다. 상기 비트라인(BL; 93)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
도 2 및 도 10을 참조하면, 상기 상변화 패턴(91)은 상기 비트라인(BL; 93)에 전기적으로 접속될 수 있다. 상기 상변화 패턴(91) 및 상기 워드라인(WL; 55) 사이에 상기 콘택 홀(64)이 형성될 수 있다. 상기 콘택 홀(64) 내에 상기 하부 전극(83P), 상기 콘택플러그(77), 상기 금속 실리사이드막(69), 및 상기 다이오드(D)가 제공될 수 있다. 상기 비트라인(BL; 93)은 상기 상변화 패턴(91), 상기 하부 전 극(83P), 상기 콘택플러그(77), 상기 금속 실리사이드막(69), 및 상기 다이오드(D)를 경유하여 상기 워드라인(WL; 55)에 전기적으로 접속될 수 있다.
본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 프로그램 동작은 상기 하부 전극(83P) 및 상기 비트라인(BL; 93)을 통하여 상기 상변화 패턴(91)에 프로그램 전류를 인가하여 수행할 수 있다. 구체적으로, 상기 상변화 패턴(91)이 비정질 상태(amorphous state)일 경우 상기 상변화 패턴(91)은 제 1 저항을 보일 수 있다. 상기 제 1 저항은 상기 상변화 패턴(91)의 리셋 저항에 대응하는 값으로 해석될 수 있다. 상기 하부 전극(83P) 및 상기 비트라인(BL; 93) 사이에 제 1 프로그램 전류를 인가하면 상기 상변화 패턴(91)에 상변화 영역(Rp)이 생성될 수 있다. 상기 상변화 영역(Rp)은 상기 하부 전극(83P)에 인접한 곳에 형성될 수 있다. 이 경우에, 상기 상변화 영역(Rp)은 결정질 상태(crystalline state)로 전환될 수 있다. 상기 상변화 영역(Rp)을 갖는 상기 상변화 패턴(91)은 상기 제 1 저항보다 낮은 제 2 저항을 보일 수 있다. 상기 제 2 저항은 상기 상변화 패턴(91)의 프로그램 저항에 대응하는 값으로 해석될 수 있다. 계속하여, 상기 상변화 패턴(91)에 상기 제 1 프로그램 전류보다 높은 제 2 프로그램 전류가 인가되면 상기 상변화 영역(Rp)은 상기 비정질 상태로 환원될 수 있다. 이 경우에, 상기 상변화 패턴(91)은 상기 제 1 저항으로 환원될 수 있다.
도 10에 도시된 바와 같이, 상기 제 2 코어 패턴(89P)은 상기 하부 전극(83P) 및 상변화 패턴(91) 사이의 접촉면적을 감소하는 역할을 할 수 있다. 이에 따라, 상기 프로그램 전류는 종래에 비하여 현저히 감소할 수 있다.
[제 2 실시 예]
도 11 내지 도 14는 본 발명의 제 2 실시 예에 따른 상변화 메모리소자의 제조방법들을 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들이다.
도 2 및 도 11을 참조하면, 본 발명의 제 2 실시 예에 따른 상변화 메모리소자의 제조방법들은 도 3 내지 도 6을 통하여 설명된 것과 유사하게 형성된, 기판(51), 활성영역(52), 소자분리막(53), 워드라인(WL; 55), 층간 절연막(63), 콘택 홀(64), 다이오드(D), 금속 실리사이드막(69), 절연성 스페이서(72), 콘택플러그(77), 하부 전극막(83), 제 1 코어 막(first core layer; 85), 및 트렌치(87)를 포함할 수 있다. 이하에서는 차이점만 간략하게 설명하기로 한다.
상기 트렌치(87)를 갖는 상기 기판(51)에 세정공정과 같은 등방성 에칭 공정을 적용하여 확장된 트렌치(87')를 형성할 수 있다. 이 경우에, 상기 트렌치(87)에 노출된 상기 하부 전극막(83)이 추가로 제거될 수 있다. 또한, 상기 하부 전극막(83)이 부분적으로 제거되어 상기 제 1 코어 막 하부에 언더컷(undercut; 87U)이 형성될 수 있다. 더 나아가서,상기 하부 전극막(83) 하부의 상기 제 1 물질막(73) 또한 부분적으로 제거될 수 있다.
도 2 및 도 12를 참조하면, 도 8 및 도 9를 통하여 설명된 것과 유사한 방법으로 하부 전극(83P), 제 1 코어 패턴(85P), 및 제 2 코어 패턴(89P)을 형성할 수 있다. 상기 제 2 코어 패턴(89P)은 상기 확장된 트렌치(87')를 채우도록 형성할 수 있다. 상기 하부 전극(83P)을 갖는 상기 기판(51)에 세정공정과 같은 등방성 에칭 공정을 적용하여 리세스된 하부 전극(83P')을 형성할 수 있다. 그 결과, 상기 제 1 코어 패턴(85P) 및 상기 절연성 스페이서(72) 사이에 슬릿(slit; 83S)이 생성될 수 있다.
도 2 및 도 13을 참조하면, 도 9를 통하여 설명된 것과 유사한 방법으로 상변화 패턴(91) 및 비트라인(BL; 93)을 형성할 수 있다. 상기 상변화 패턴(91)은 상기 슬릿(slit; 83S)을 채울 수 있다.
도 2 및 도 14를 참조하면, 상기 리세스된 하부 전극(83P') 및 상기 비트라인(BL; 93) 사이에 제 1 프로그램 전류를 인가하면 상기 상변화 패턴(91)에 상변화 영역(Rp)이 생성될 수 있다. 상기 상변화 영역(Rp)은 상기 슬릿(slit; 83S)에 인접한 곳에 형성될 수 있다. 따라서 상기 프로그램 전류는 종래에 비하여 현저히 감소할 수 있다.
[제 3 실시 예]
도 15 및 도 16은 본 발명의 제 3 실시 예에 따른 상변화 메모리소자의 제조방법들을 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들이다.
도 2 및 도 15를 참조하면, 도 3을 통하여 설명된 것과 유사한 방법으로 기판(51)에 활성영역(52), 소자분리막(53), 워드라인(WL; 55), 제 1 층간 절연막(63'), 제 1 콘택 홀(64'), 다이오드(D), 금속 실리사이드막(69), 제 1 절연성 스페이서(72'), 및 콘택플러그(77)를 형성할 수 있다. 상기 제 1 층간 절연막(63'), 상기 제 1 절연성 스페이서(72'), 및 상기 콘택플러그(77)의 상부표면들은 실질적으로 동일평면상에 노출될 수 있다.
도 2 및 도 16을 참조하면, 상기 콘택플러그(77)를 갖는 상기 기판(51) 상에 제 2 층간절연막(81)을 형성할 수 있다. 상기 제 2 층간절연막(81)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 제 2 층간절연막(81)을 패터닝하여 상기 콘택플러그(77)를 노출시키는 제 2 콘택 홀(81H)을 형성할 수 있다. 상기 제 2 콘택 홀(81H)의 측벽에 제 2 절연성 스페이서(82)를 형성할 수 있다.
이어서, 도 11 내지 도 13을 통하여 설명한 것과 유사한 방법으로 확장된 트렌치(87'), 리세스된 하부 전극(83P'), 제 1 코어 패턴(85P), 제 2 코어 패턴(89P), 상변화 패턴(91) 및 비트라인(BL; 93)을 형성할 수 있다.
[제 4 실시 예]
도 17은 본 발명의 제 4 실시 예에 따른 상변화 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가 회로도이다.
도 17을 참조하면, 본 발명의 제 4 실시 예들에 따른 상변화 메모리소자는 열 방향으로 서로 평행하게 배치된 비트라인들(BL), 행 방향으로 서로 평행하게 배치된 워드라인들(WL), 다수의 상변화 영역들(Rp), 및 다수의 트랜지스터들(Ta)을 구비할 수 있다.
상기 비트라인들(BL)은 상기 워드라인들(WL)에 교차하도록 배치될 수 있다. 상기 상변화 영역들(Rp)의 각각은 상기 비트라인들(BL) 및 상기 워드라인들(WL)의 교차점들에 배치될 수 있다. 상기 트랜지스터들(Ta)의 각각은 상기 상변화 영역들(Rp) 중 대응하는 하나에 직렬 접속될 수 있다. 상기 상변화 영역들(Rp)의 일단들은 상기 비트라인들(BL) 중 대응하는 하나에 접속될 수 있다. 상기 트랜지스터 들(Ta)의 각각은 상기 워드라인들(WL) 중 대응하는 하나에 접속될 수 있다. 상기 트랜지스터들(Ta)은 스위칭 소자의 역할을 할 수 있다. 그러나 상기 트랜지스터들(Ta)은 생략될 수 있다. 이와는 다르게, 상기 스위칭 소자는 다이오드일 수도 있다. 상기 비트라인들(BL), 상기 상변화 영역들(Rp), 및 상기 트랜지스터들(Ta)의 소스/드레인 영역들의 구성은 도 3 내지 도 16을 통하여 설명된 것과 유사한 구성을 보일 수 있다.
[제 5 실시 예]
도 18은 본 발명의 제 5 실시 예에 따른 상변화 메모리소자를 구비하는 전자 시스템(electronic system)의 개략적인 블록도이다.
도 18을 참조하면, 본 발명의 제 5 실시 예에 따른 상변화 메모리소자를 구비하는 전자 시스템(electronic system; 300)은 상변화 메모리소자(303) 및 상기 상변화 메모리소자(303)에 전기적으로 접속된 마이크로프로세서(305)를 포함할 수 있다. 여기서, 상기 상변화 메모리소자(303)는 도 1 내지 도 17을 참조하여 설명된 상기 상변화 메모리소자들을 포함할 수 있다.
상기 전자 시스템(300)은 노트북 컴퓨터, 디지털 카메라 또는 휴대용 전화기의 일부에 해당할 수 있다. 이 경우에, 상기 마이크로프로세서(305) 및 상기 상변화 메모리소자(303)는 보드(board) 상에 설치될 수 있으며, 상기 상변화 메모리소자(303)는 상기 마이크로프로세서(305)의 실행을 위한 데이터 저장 매체(data storage media)의 역할을 할 수 있다.
상기 전자 시스템(300)은 입/출력 장치(307)를 통하여 개인용 컴퓨터 또는 컴퓨터의 네트워크와 같은 다른 전자 시스템과 데이터를 교환할 수 있다. 상기 입/출력 장치(307)는 컴퓨터의 주변 버스라인(bus line), 고속 디지털 전송 라인, 또는 무선 송/수신용 안테나로 데이터를 제공할 수 있다. 상기 마이크로프로세서(305) 및 상기 상변화 메모리소자(303) 사이의 데이터 통신과 아울러서 상기 마이크로프로세서(305) 및 상기 입/출력 장치(307) 사이의 데이터 통신은 통상의 버스 구조체들(bus architectures)을 사용하여 이루어질 수 있다.
[제 6 실시 예]
도 19는 본 발명의 제 6 실시 예에 따른 상변화 메모리소자를 구비하는 전자 시스템(electronic system)의 개략적인 블록도이다.
도 19를 참조하면, 본 발명의 제 6 실시 예에 따른 전자 시스템(electronic system)은 솔리드 스테이트 디스크(Solid State Disk; SSD; 11)와 같은 데이터 저장장치일 수 있다. 상기 솔리드 스테이트 디스크(SSD; 11)는 인터페이스(13), 버퍼제어기(Buffer controller; 15), 메모리제어기(DMA controller; 16), 상변화 메모리(Phase change memory; 18), 및 버퍼 메모리(Buffer memory; 19)를 구비할 수 있다. 상기 솔리드 스테이트 디스크(SSD; 11)는 반도체를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(SSD; 11)는 하드디스크드라이브(Hard Disk Drive; HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열·소음도 적으며, 소형화·경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(SSD; 11)는 노트북PC, 데스크톱PC, MP3 플레이어, 또는 휴대용 저장장치에 사용될 수 있다.
상기 버퍼제어기(15)는 상기 인터페이스(13)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 메모리제어기(16)는 상기 버퍼제어기(15)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 상변화 메모리(18)는 상기 메모리제어기(16)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 버퍼 메모리(19)는 상기 버퍼제어기(15)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(13)는 호스트(Host; 2)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(13)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 상변화 메모리(18)는 상기 버퍼제어기(15) 및 상기 메모리제어기(16)를 경유하여 상기 인터페이스(13)에 접속될 수 있다. 상기 상변화 메모리(18)는 상기 인터페이스(13)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 솔리드 스테이트 디스크(SSD; 11)에 전원공급이 차단된다 할지라도, 상기 상변화 메모리(18)에 저장된 데이터는 보존되는 특성이 있다. 상기 솔리드 스테이트 디스크(SSD; 11)는 데이터 저장 용량의 확장을 목적으로 상기 버퍼제어기(15)에 병렬접속된 다수의 다른 상변화 메모리(도시하지 않음)를 구비할 수 있으나, 간략한 설명을 위하여 생략하기로 한다. 상기 상변화 메모리(18)는 도 1 내지 도 17을 참조하여 설명된 상기 상변화 메모리소자들을 포함할 수 있다.
상기 버퍼 메모리(19)는 휘발성 메모리(volatile memory)를 구비할 수 있다. 상기 휘발성 메모리는 디램(Dynamic Random Access Memory; DRAM), 및/또는 에스램(Static Random Access Memory; SRAM)일 수 있다. 이하에서는, 간략한 설명을 위 하여 상기 버퍼 메모리(19)가 상기 디램(DRAM)을 구비하는 경우를 상정하여 설명하기로 한다. 상기 디램(DRAM)은 상기 상변화 메모리(18)에 비하여 상대적으로 빠른 동작속도를 보인다.
상기 인터페이스(13)의 데이터 처리속도는 상기 상변화 메모리(18)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(19)는 데이터를 임시저장하는 역할을 할 수 있다. 상기 인터페이스(13)를 통하여 수신된 데이터는, 상기 버퍼제어기(15)를 경유하여 상기 버퍼 메모리(19)에 임시저장된 후, 상기 상변화 메모리(18)의 데이터 기록(write) 속도에 맞추어 상기 상변화 메모리(18)에 영구저장될 수 있다. 또한, 상기 상변화 메모리(18)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 읽기(read) 하여 상기 버퍼 메모리(19)에 임시저장할 수 있다. 즉, 상기 버퍼 메모리(19)는 상기 솔리드 스테이트 디스크(SSD; 11)의 동작속도를 증가시키고 에러(error) 발생률을 감소하는 역할을 할 수 있다.
도 1은 본 발명의 제 1 내지 제 3 실시 예들에 따른 상변화 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가 회로도이다.
도 2는 도 1의 등가 회로도에 상응하는 평면도이다.
도 3 내지 도 10은 본 발명의 제 1 실시 예에 따른 상변화 메모리소자의 제조방법들을 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들이다.
도 11 내지 도 14는 본 발명의 제 2 실시 예에 따른 상변화 메모리소자의 제조방법들을 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들이다.
도 15 및 도 16은 본 발명의 제 3 실시 예에 따른 상변화 메모리소자의 제조방법들을 설명하기 위하여 도 2의 절단선 I-I'에 따라 취해진 단면도들이다.
도 17은 본 발명의 제 4 실시 예에 따른 상변화 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가 회로도이다.
도 18 및 도 19는 본 발명의 제 5 및 제 6 실시 예에 따른 상변화 메모리소자를 구비하는 전자 시스템(electronic system)의 개략적인 블록도들이다.
Claims (10)
- 기판 상에 콘택홀을 갖는 층간절연막을 형성하고,상기 콘택홀의 측벽을 덮는 하부전극막을 형성하되, 상기 층간절연막의 상부는 상기 하부전극막으로 덮이고,상기 하부전극막 상에 상기 콘택홀을 채우는 제 1 코어 막을 형성하고,상기 층간절연막, 상기 제 1 코어 막 및 상기 하부전극막을 패터닝하여 상기 콘택홀에 부분적으로 중첩되는 트렌치를 형성하고,상기 트렌치를 채우는 제 2 코어 막을 형성하고,상기 제 2 코어 막을 갖는 상기 기판에 상기 하부전극막 중 상기 층간절연막의 상부를 덮는 부분을 제거하여 하부전극을 형성하되, 상기 하부전극은 상기 콘택홀 내에 잔존하고,상기 하부전극 상에 상변화 패턴을 형성하는 것을 포함하는 상변화 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 트렌치를 형성하는 것은상기 제 1 코어 막 상에 마스크패턴을 형성하고,상기 마스크패턴을 식각마스크로 사용하여 상기 제 1 코어 막, 상기 층간절연막 및 상기 하부전극막을 이방성 에칭하는 것을 포함하는 상변화 메모리소자의 제조방법.
- 제 2 항에 있어서,상기 트렌치의 바닥은 상기 층간절연막의 상부표면보다 낮은 레벨에 위치하고, 상기 트렌치의 바닥에 상기 하부전극막 및 상기 제 1 코어 막이 노출되는 상변화 메모리소자의 제조방법.
- 제 2 항에 있어서,상기 트렌치를 형성한 후,등방성 에칭 공정을 이용하여 상기 하부전극막을 부분적으로 제거하여 상기 제 1 코어 막의 하부에 언더컷(undercut)을 형성하는 것을 더 포함하는 상변화 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 하부전극을 형성하는 것은화학기계적연마(Chemical Mechanical polishing; CMP) 기술을 이용하여 상기 제 1 코어 막, 상기 제 2 코어 막, 상기 층간절연막 및 상기 하부전극막을 평탄화하는 것을 포함하되, 상기 하부전극의 상부표면은 상기 제 1 코어 막 및 상기 층간절연막의 상부표면들 사이에 노출되고, 상기 하부전극의 일부분은 상기 제 2 코어 막의 하단에 접촉된 상변화 메모리소자의 제조방법.
- 제 5 항에 있어서,등방성 에칭 공정을 이용하여 상기 하부전극을 부분적으로 제거하여 상기 제 1 코어 막 및 상기 층간절연막 사이에 슬릿(slit)을 형성하는 것을 더 포함하되, 상기 상변화 패턴은 상기 슬릿(slit)을 채우는 상변화 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 하부전극은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, Ru 막, CoSi 막, NiSi 막, 도전성 탄소군(conductive carbon group) 막, 및 이들의 조합막으로 이루어진 일군에서 선택된 하나인 상변화 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 제 1 코어 막 및 상기 제 2 코어 막은 질화막인 상변화 메모리소자의 제조방법.
- 제 1 항에 있어서,상기 하부전극막을 형성하기 전에상기 하부전극막의 하부에 콘택플러그를 형성하는 것을 더 포함하되, 상기 콘택플러그는 제 1 물질막 및 상기 제 1 물질막의 측벽 및 하부를 감싸는 제 2 물질막을 구비하며, 상기 제 2 물질막은 도전막이고, 상기 제 2 물질막은 상기 하부전극막에 접촉되는 상변화 메모리소자의 제조방법.
- 제 9 항에 있어서,상기 하부전극은 상기 콘택플러그에 자기정렬된(self-aligned) 상변화 메모리소자의 제조방법.
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|---|---|---|---|
| KR1020090006292A KR20100086852A (ko) | 2009-01-23 | 2009-01-23 | 상변화 메모리소자의 제조방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8810003B2 (en) | 2011-07-25 | 2014-08-19 | Samsung Electronics Co., Ltd. | Semiconductor device and method of fabricating the same |
| US8841643B2 (en) | 2010-11-16 | 2014-09-23 | Samsung Electronics Co., Ltd. | Semiconductor memory device including buffer electrode |
-
2009
- 2009-01-23 KR KR1020090006292A patent/KR20100086852A/ko not_active Application Discontinuation
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