KR20130007111A - 상변화 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

상변화 메모리 소자는, 기판 상에 제1 몰드막이 구비된다. 상기 제1 몰드막의 측벽 및 일부 영역의 제1 몰드막 상부면에, 상기 기판으로부터 수직 방향으로 연장되고 상단부가 측방으로 절곡된 형상을 갖는 하부 전극이 구비된다. 상기 제1 몰드막 상에는 상기 하부 전극의 절곡된 부위의 측벽의 일부와 접하는 식각 저지막이 구비된다. 상기 하부 전극의 절곡된 부위의 측벽과 접촉하면서 상기 식각 저지막 상에 상변화막 패턴이 구비된다. 또한, 상기 상변화막 패턴과 전기적으로 연결된 상부 전극이 구비된다. 상변화 메모리 소자는 균일한 높이의 하부 전극 및 상변화 물질층을 포함하므로, 균일한 동작 특성을 갖는다.

Description

상변화 메모리 소자 및 이의 제조 방법{Phase-change Random Access Memory and Method of manufacturing the same}
본 발명은 상변화 메모리 소자 및 이의 제조 방법에 관한 것이다. 보다 상세하게는, 특성 산포가 균일한 상변화 메모리 소자 및 이의 제조 방법에 관한 것이다.
상변화 메모리 소자는 하부 전극 및 상변화 물질층 및 상부 전극을 포함하는 상변화 구조물을 포함한다. 최근의 고집적화된 상변화 메모리 소자에서는 하부 전극막을 일부 제거하고, 제거된 부위의 개구 내에 상변화 물질을 형성하는 방식으로 하부 전극 및 상변화 물질층을 형성한다. 상기 방법에 의하면, 하부 전극막이 제거되는 양에 따라 하부 전극의 높이의 차이가 발생된다. 또한, 하부 전극의 높이에 따라 상변화 물질층의 높이의 차이가 발생된다. 때문에, 상변화 메모리 소자의 전체 메모리 셀들에 대해 균일한 높이의 하부 전극 및 상변화 물질층을 형성하기가 어렵고, 이로인해 상변화 메모리 소자의 동작 특성 및 신뢰성이 나빠진다.
본 발명의 목적은 균일한 높이의 하부 전극 및 상변화 물질층을 포함하는 상변화 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 상변화 메모리 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 소자는, 기판 상에 제1 몰드막이 구비된다. 상기 제1 몰드막의 측벽 및 일부 영역의 제1 몰드막 상부면에, 상기 기판으로부터 수직 방향으로 연장되고 상단부가 측방으로 절곡된 형상을 갖는 하부 전극이 구비된다. 상기 제1 몰드막 상에는 상기 하부 전극의 절곡된 부위의 측벽의 일부와 접하는 식각 저지막이 구비된다. 상기 하부 전극의 절곡된 부위의 측벽과 접촉하면서 상기 식각 저지막 상에 상변화 패턴이 구비된다. 또한, 상기 상변화 패턴과 전기적으로 연결된 상부 전극이 구비된다.
본 발명의 일 실시예에서, 상기 식각 저지막 상에는 상기 상변화 패턴의 일 측벽과 접촉하는 제2 몰드막이 더 포함된다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 상변화 메모리 소자의 제조 방법으로, 기판 상에 제1 몰드막, 식각 저지막 및 제2 몰드막을 형성한다. 상기 제1 몰드막, 식각 저지막 및 제2 몰드막의 일부 영역을 식각하여, 제1 몰드막 및 식각 저지막 부위에서 제1 폭을 갖고, 상기 제2 몰드막 부위에서 상기 제1 폭보다 넓은 제2 폭을 갖는 전극 트렌치를 형성한다. 상기 전극 트렌치의 내부면에, 서로 마주하는 2개의 하부 전극막을 형성한다. 상기 전극 트렌치 내부를 채우는 매립 절연막을 형성한다. 상기 식각 저지막이 노출되도록 상기 하부 전극막의 일부를 식각하여 홈을 생성함으로써 상단부가 측방으로 절곡된 형상을 갖는 하부 전극을 형성한다. 상기 홈 내부에 상기 하부 전극과 접촉하는 상변화 패턴을 형성한다. 또한, 상기 상변화 패턴과 전기적으로 연결된 상부 전극을 형성한다.
본 발명의 일 실시예에서, 상기 전극 트렌치는 상기 제2 폭과 제1 폭의 차이가 상기 하부 전극막의 두께의 2배보다 크게되도록 형성할 수 있다.
본 발명의 일 실시예에서, 상기 전극 트렌치를 형성하기 위하여, 상기 제1 몰드막, 식각 저지막 및 제2 몰드막의 일부 영역을 식각하여 예비 전극 트렌치를 형성한다. 또한, 상기 제2 몰드막을 선택적으로 식각하여 전극 트렌치를 형성한다.
본 발명의 일 실시예에서, 상기 제2 몰드막을 선택적으로 식각하는 공정은 습식 식각 공정을 통해 수행할 수 있다.
본 발명의 일 실시예에서, 상기 하부 전극막의 일부를 식각하는 공정은 이방성 식각 공정을 통해 수행할 수 있다.
본 발명의 일 실시예에서, 상기 하부 전극막의 일부를 식각하기 위하여, 먼저 상기 제2 몰드막에 형성된 하부 전극막의 일부를 등방성 식각 공정을 통해 식각한다. 다음에, 상기 식각 저지막이 노출되도록, 상기 등방성으로 식각된 하부 전극막을 이방성 식각 공정을 통해 재식각한다.
본 발명의 일 실시예에서, 상변화 패턴을 형성하기 위하여 상기 홈 내부를 채우도록 상변화막을 형성한다. 또한, 상기 제2 몰드막 상에 형성된 상변화막을 평탄화 공정을 통해 제거한다.
본 발명의 일 실시예에서, 상기 하부 전극의 저면부와 전기적으로 연결되는 다이오드를 형성하는 공정을 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 균일한 높이의 하부 전극 및 상변화 물질층을 포함하는 상변화 메모리 소자를 제공할 수 있다. 상기 상변화 메모리 소자는 리셋 전류의 산포가 감소되고 데이터 센싱 마진이 증가되므로 동작 특성이 향상된다. 또한, 상변화 메모리 소자는 높은 신뢰성을 갖게된다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가 회로도이다.
도 2는 본 발명의 일 실시예에 따른 상변화 메모리 소자를 나타내는 단면도이다.
도 3은 도 2에 도시된 상변화 메모리 소자의 일 부분에 대한 사시도이다.
도 4 내지 도 13은 도 2에 도시된 상변화 메모리소자의 제조 방법을 설명하기 위한 단면도들이다.
도 14 및 도 15는 도 2에 도시된 상변화 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도들이다.
도 16은 본 발명의 일 실시예에 따른 상변화 메모리소자를 구비하는 전자 시스템(electronic system)의 개략적인 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 상변화 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가 회로도이다. 도 2는 본 발명의 일 실시예에 따른 상변화 메모리 소자를 나타내는 단면도이다. 도 3은 도 2에 도시된 상변화 메모리 소자의 일 부분에 대한 사시도이다.
도 2에서 좌측의 단면도(I)는 워드라인과 수직한 방향으로 절단한 단면도이고, 우측의 단면도(II)는 워드라인 방향으로 절단한 단면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 상변화 메모리소자는 열 방향으로 서로 평행하게 배치된 비트라인들(BL; 148), 행 방향으로 서로 평행하게 배치된 워드라인들(WL; 104), 다수의 상변화 구조물들(Rp), 및 다수의 다이오드들(D, 110, 112)을 구비할 수 있다.
상기 비트라인들(BL; 148)은 상기 워드라인들(WL; 104)에 교차하도록 배치될 수 있다. 상기 상변화 구조물들(Rp)의 각각은 상기 비트라인들(BL; 148) 및 상기 워드라인들(WL; 104)의 교차점들에 형성될 수 있다. 상기 다이오드들(D)의 각각은 상기 상변화 구조물들(Rp)에 직렬 접속될 수 있다. 또한, 상기 상변화 구조물들(Rp)의 각각은 상기 비트라인들(BL; 148) 중 대응하는 하나에 접속될 수 있다. 상기 다이오드들(D)의 각각은 상기 워드라인들(WL; 104) 중 대응하는 하나에 접속될 수 있다. 상기 다이오드들(D)은 액세스 소자의 역할을 할 수 있다. 그러나 상기 다이오드들(D)은 생략될 수 있다. 이와는 다르게, 상기 액세스 소자는 모스 트랜지스터일 수도 있다. 상기 상변화 구조물들(Rp)은 하부 전극(130c), 상변화 패턴(140a) 및 상부 전극(142)을 포함한다.
도 2에 도시된 것과 같이, 기판(100) 상에는 제1 몰드막(120)이 구비된다. 상기 제1 몰드막(120)의 측벽 및 일부 영역의 제1 몰드막(120) 상부면에는 상기 기판으로부터 수직 방향으로 연장되고, 상단부가 측방으로 절곡된 형상을 갖는 하부 전극(130c)이 구비된다. 상기 하부 전극(130c)은 다이오드들(110, 112)과 전기적으로 연결된다. 상기 하부 전극(130c)은 직육면체의 형상을 갖는 제1 부분과 상기 제1 부분의 상부의 일 측방으로 절곡되어 돌출되는 부분인 제2 부분과, 상기 제1 부분 하부의 다른 일 측방으로 절곡되어 돌출되는 제3 부분을 포함한다. 상기 하부 전극(130c)은 워드라인의 연장 방향인 제1 방향의 폭이 워드라인과 수직하는 방향인 제2 방향으로의 폭보다 더 길다.
상기 상변화 패턴(140a)은 상기 하부 전극(130c)의 제2 부분의 일 측벽과 접촉된다. 상기 상변화 패턴(140a)은 직육면체의 형상을 가질 수 있다.
상기 하부 전극(130c)의 절곡된 부위의 측벽의 일부와 접하면서 상기 제1 몰드막(120) 상에는 식각 저지막(122)이 구비된다.
상기 상부 전극(142)은 상기 상변화 패턴(140a) 상부면의 폭보다 더 넓은 폭을 가지면서 상기 상변화 패턴(140a) 상부면을 덮는다.
상기 하부 전극(130c) 및 상변화 패턴(140a)의 적층 구조는 제2 방향으로 마주하는 다른 하나의 하부 전극(130c) 및 상변화 패턴(140a)의 적층 구조와 서로 대칭되는 형상을 갖는다. 즉, 서로 대칭되는 형상의 한 쌍의 적층 구조물들이 반복하여 배치된다.
상기 서로 대칭되는 한 쌍의 적층 구조물에서 각각의 하부 전극(130c) 및 상변화 패턴(140a) 사이에는 제1 매립 절연막(134)이 채워진다. 도시된 것과 같이, 서로 대칭되는 한 쌍의 적층 구조물들에서 상기 제2 방향으로의 측방에는 제1 몰드막(120), 식각 저지막(122) 및 제2 몰드막(124)이 구비된다. 상기 식각 저지막(122)은 상기 제1 및 2 몰드막(120, 124) 사이에 구비된다. 또한, 상기 식각 저지막(122)의 상부면은 상기 상변화 패턴(140a) 저면과 서로 접촉된다. 상기 제2 몰드막(124)은 식각 저지막(122) 상에 구비되고 상기 상변화 패턴(140c)의 일 측벽과 접촉된다.
도 4 내지 도 13은 도 2에 도시된 상변화 메모리소자의 제조 방법을 설명하기 위한 단면도들이다.
도 4 내지 13에서 좌측의 단면도(I)는 워드라인과 수직한 방향으로 절단한 단면도이고, 우측의 단면도(II)는 워드라인 방향으로 절단한 단면도이다.
도 4를 참조하면, 기판(100)의 소정영역에 활성영역들(101)을 한정하는 소자분리막(102)을 형성한다. 상기 기판(100)은 제1 도전형의 불순물이온들을 가질 수 있다. 상기 소자분리막(102)은 얕은 트렌치 소자분리(shallow trench isolation; STI) 기술을 이용하여 형성할 수 있다. 상기 소자분리막(102)은 실리콘산화물을 포함할 수 있다. 상기 활성영역(101)은 제1 방향으로 연장되는 라인형으로 형성할 수 있다.
상기 활성영역들(101)에 상기 제1 도전형과 다른 제2 도전형의 불순물 이온들을 주입하여 워드라인들(104)을 형성한다. 이하에서는, 간략한 설명을 위하여 상기 제1 및 제2 도전형들은 각각 P형 및 N형인 경우로 한정하여 설명한다.
상기 워드라인들(104) 및 상기 소자분리막(102)을 갖는 상기 기판(100) 상에 층간 절연막(106)을 형성한다. 상기 층간 절연막(106)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 층간 절연막(106)의 일부를 식각하여, 상기 워드라인들(104)의 상부면을 노출하는 콘택홀들(108)을 형성한다. 상기 콘택홀들(108)은 상기 층간 절연막(106)을 완전히 관통하도록 형성된다. 또한, 상기 콘택홀들(108)은 상기 워드라인들(104)을 따라 일정한 간격으로 이격되어 형성될 수 있다. 상기 콘택홀들(108)의 각각은 평면도 상에서 보일 때 원형, 사각형, 또는 이들의 조합일 수 있다.
본 발명의 몇몇 다른 실시예에서, 상기 워드라인들(104)은 상기 층간 절연막(106) 내에 형성된 도전성 라인(도시하지 않음)일 수도 있다.
상기 콘택홀들(108) 내부를 부분적으로 채우도록 제1 및 제2 반도체 패턴들(110, 112)을 차례로 적층한다. 상기 제1 및 제2 반도체 패턴들(110, 112)은 에피택시얼 성장 기술 또는 화학기상증착(chemical vapor deposition; CVD) 기술을 이용하여 형성할 수 있다. 상기 제 1 및 제 2 반도체 패턴들(110, 112)은 다이오드로 제공된다. 상기 제1 반도체 패턴들(110)은 상기 워드라인들(104)과 접촉될 수 있다. 상기 제1 반도체 패턴들(110)은 상기 워드라인(104)과 동일한 도전형의 불순물 이온들을 갖도록 형성된다. 또한, 상기 제2 반도체 패턴들(112)은 상기 제1 반도체 패턴(110)과 반대의 도전형의 불순물 이온들을 갖도록 형성된다.
도시하지는 않았지만, 상기 제 2 반도체 패턴들(112) 상에 금속 실리사이드막들(114)을 형성할 수 있다. 예를 들면, 상기 금속 실리사이드막(114)은 CoSi 막, 또는 NiSi 막으로 형성할 수 있다.
상기 금속 실리사이드막들(114) 상에 콘택 플러그들(116)을 형성한다. 상기 콘택 플러그들(116)이 형성됨으로써, 상기 콘택홀들(108) 내부가 완전하게 채워지도록한다. 즉, 상기 콘택 플러그(116) 및 상기 층간 절연막(106)의 상부표면들은 실질적으로 동일평면상에 노출되도록 형성된다.
도 5를 참조하면, 상기 기판(100) 상에 제1 몰드막(120), 식각 저지막(122) 및 제2 몰드막(124)을 차례로 형성한다. 상기 제1 몰드막(120), 식각 저지막(122) 및 제2 몰드막(124)은 모두 절연 물질로 형성된다.
상기 제1 몰드막(120)은 목표한 하부 전극의 높이보다 낮은 높이로 형성한다. 구체적으로, 상기 제1 몰드막(120)은 목표한 하부 전극의 높이에 하부 전극의 증착 두께와 식각 저지막(122)의 증착 두께를 뺀 만큼의 높이로 형성된다.
상기 식각 저지막(122)은 하부 전극과의 식각 선택비를 갖는 물질로 형성한다. 또한, 상기 식각 저지막(122)은 상기 제1 및 제2 몰드막(120, 124)과 각각 식각 선택비를 갖는 절연 물질로 형성한다. 상기 식각 저지막(122)은 50 내지 150Å의 두께로 형성될 수 있다.
상기 제2 몰드막(124)은 동일한 습식 식각 공정을 수행하였을 때 상기 제1 몰드막(120)에 비해 빠르게 식각되는 절연 물질로 형성할 수 있다. 상기 제2 몰드막(124)은 목표한 상변화 패턴의 높이 이상의 높이로 형성한다.
이와같이, 상기 제1 몰드막(120) 및 제2 몰드막(124)은 각각 목표한 하부 전극 및 상변화 패턴의 높이에 따라 그 높이를 설정할 수 있다.
도 6을 참조하면, 상기 제2 몰드막(124) 상에 제1 방향으로 연장되는 라인 형상의 식각 마스크 패턴(126)을 형성한다. 상기 식각 마스크 패턴(126)은 하드 마스크 패턴 또는 포토레지스트 패턴일 수 있다.
상기 식각 마스크 패턴(126)을 이용하여 상기 제2 몰드막(124), 식각 저지막(122) 및 제1 몰드막(120)을 차례로 식각하여 예비 전극 트렌치(128)를 형성한다. 상기 예비 전극 트렌치(128)의 바닥에 상기 콘택 플러그들(116)의 상부 표면들이 부분적으로 노출될 수 있다.
보다 구체적으로, 상기 예비 전극 트렌치(128)는 제1 방향으로 길게 연장되는 U자 형상을 갖는다. 상기 예비 전극 트렌치(128)의 바닥에는 상기 제2 방향으로 서로 이웃하는 2개의 콘택 플러그(116)의 상부면이 동시에 노출된다. 또한, 상기 예비 전극 트렌치(128)의 바닥에는 상기 제1 방향으로 나란하게 배치된 콘택 플러그들(116)이 동시에 노출된다.
도 7을 참조하면, 상기 예비 전극 트렌치(128)의 측벽에 노출되어 있는 제2 몰드막(124)을 식각하여 상부의 개구폭이 더 넓은 형상의 전극 트렌치(128a)를 형성한다. 상기 식각 공정은 습식 식각 공정을 통해 수행될 수 있다. 또한, 상기 습식 식각 공정은 상기 제2 몰드막(124)이 상기 제1 몰드막(120)에 비해 더 빠르게 식각되는 공정 조건으로 수행할 수 있다.
즉, 상기 전극 트렌치(128a)는 상기 제1 몰드막(120)과 식각 저지막(122) 부위에는 제1 폭을 갖는 하부 트렌치가 포함되고, 상기 제2 몰드막(124) 부위에는 제1 폭보다 넓은 제2 폭을 갖는 상부 트렌치가 포함된다. 상기 제2 폭과 제1 폭의 차이는 후속 공정에서 형성하는 하부 전극막의 증착 두께의 2배보다 더 커야 한다. 보다 바람직하게는, 상기 제2 폭과 제1 폭의 차이는 후속 공정에서 형성하는 하부 전극막의 증착 두께의 2.2배보다 커야한다.
이 후, 상기 식각 마스크 패턴을 제거한다.
도 8을 참조하면, 상기 전극 트렌치(128a)의 내벽 및 상기 제2 몰드막(124) 상에 하부 전극막(130)을 형성한다. 상기 하부 전극막(130)은 금속 물질을 포함할 수 있다. 상기 하부 전극막(130)의 증착 두께는 형성하고자하는 하부 전극의 폭과 동일하게 되도록 한다.
상기 하부 전극막(130) 상에 스페이서 질화막(132)을 형성할 수 있다. 상기 스페이서 질화막(132)은 상기 전극 트렌치(128a)의 측벽 및 바닥을 덮고, 상기 제2 몰드막(124)의 상부면을 덮을 수 있다. 또한, 상기 스페이서 질화막(132)에 의해 상기 전극 트렌치(128a)가 완전치 채워지지 않도록 형성하여야 한다. 상기 스페이서 질화막(132)은 실리콘질화막(SiN)과 같은 절연막으로 형성할 수 있다. 상기 스페이서 질화막(132)은 상기 전극 트렌치(128a)의 제2 폭과 제1 폭의 차이의 1/2배 이상의 두께로 증착되는 것이 바람직하다.
도 9를 참조하면, 상기 전극 트렌치(128a)의 바닥에 상기 하부 전극막(130)이 노출될 때까지, 상기 스페이서 질화막(132)을 이방성 식각하여 스페이서(132a)를 형성한다. 상기 스페이서(132a)는 상기 전극 트렌치(128a)의 측벽들을 완전하게 덮을 수 있다.
계속하여, 상기 하부 전극막(130)의 하부가 절단되도록 상기 하부 전극막(130)을 부분적으로 제거하여 제1 예비 하부 전극(130a)을 형성한다. 상기 하부 전극막(130)의 제거에는 에치백(etch-back)공정이 적용될 수 있다. 상기 제1 예비 하부 전극(130a)은 상기 스페이서(132a) 및 상기 전극 트렌치(128a) 사이에 잔존할 수 있다. 상기 제1 예비 하부 전극(130a) 상기 전극 트렌치(128a)의 측벽을 따라 형성된다. 상기 제거 공정에 의해 제거된 부위는 상기 층간 절연막(106)의 상부면이 된다.
도 10을 참조하면, 상기 전극 트렌치(128a)를 완전히 채우는 제1 매립 절연막(134)을 형성한다.
상기 제1 매립 절연막(134)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 제1 매립 절연막(134)의 표면을 화학기계적연마(chemical mechanical polishing; CMP)공정 및/또는 에치백(etch-back)공정을 이용하여 평탄화한다.
계속하여, 상기 제1 예비 하부 전극(130a)을 패터닝하여 복수의 고립된 형상을 갖는 제2 예비 하부 전극들(130b)을 형성한다. 상기 패터닝 공정을 수행하면, 상기 제2 방향으로 연장되는 형상의 개구부(도시안됨)가 생성된다.
상기 제2 예비 하부 전극(130b)은 각각 상기 콘택 플러그(116)의 상부면과 접촉한다. 상기 제2 예비 하부 전극(130b)은 상기 식각 저지막(122) 상에서 측방으로 꺽어진 형상을 갖는다. 또한, 서로 이웃하는 2개의 제2 예비 하부 전극(130b)은 서로 대칭된 형상을 갖는다.
상기 개구부들을 채우는 제2 매립 절연막(136)을 형성한다. 상기 제 2 매립 절연막(136)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막으로 형성할 수 있다. 상기 제2 매립 절연막(136)의 표면을 화학기계적연마(chemical mechanical polishing; CMP)공정 및/또는 에치백(etch-back)공정을 이용하여 평탄화한다.
도 11a를 참조하면, 상기 제2 예비 하부 전극(130b)을 일부 제거하여 리세스부(138)를 형성한다. 상기 식각 공정을 수행한 후 남아있는 제2 예비 하부 전극(130b)은 최종적인 하부 전극(130c)이 된다. 또한, 상기 리세스부(138)는 상변화막을 형성하기 위한 부위가 된다.
상기 리세스부(138)를 형성하기 위한 식각 공정은 상기 식각 저지막(122)이 거의 식각되지 않는 조건을 적용한 이방성 식각 공정을 통해 수행할 수 있다. 이와는 다른 실시예로, 상기 리세스부(138)를 형성하기 위한 식각 공정은 먼저 등방성 식각 공정에 의해 제2 예비 하부 전극(130b)의 일부를 먼저 식각한 다음, 상기 식각 저지막(122)이 거의 식각되지 않는 조건을 적용한 이방성 식각 공정을 통해 수행할 수 있다.
상기 이방성 식각 공정을 수행하면, 상기 식각 저지막(122) 부위가 노출될 때 식각이 정지된다. 따라서, 상기 식각 공정에 의해 생성되는 리세스부(138)의 깊이는 상기 제2 몰드막(124)의 두께와 동일하게 된다. 또한, 상기 하부 전극(130c)은 상기 제1 몰드막(120)의 두께, 식각 저지막(122)의 두께 및 하부 전극막(130)의 증착 두께의 합과 동일한 높이가 된다.
한편, 도 11b는 전극 트렌치의 형상이 적절하지 않을 때의 문제를 나타낸다. 도 11b에 도시된 것과 같이, 상기 전극 트렌치의 제1 및 제2 폭의 차이가 하부 전극막의 증착 두께의 2배보다 작으면, 상기 꺽어지는 부위에서의 수평 방향 길이가 하부 전극막의 증착 두께보다 작아지게 된다. 그러므로, 상기 제1 및 제2 몰드막(120, 123) 부위에 형성되는 하부 전극막이 수직방향으로 서로 겹쳐지는 부위가 생기게 된다. 이런 경우에는, 상기 리세스부(138a)를 형성하기 위한 식각 공정을 수행하면, 상기 식각 저지막(122)이 구비되더라도 상기 식각 저지막(122) 아래에 위치하는 하부 전극막이 계속 식각되어 균일한 깊이의 리세스부(138a)를 형성하기가 어렵다.
그러나, 본 실시예의 경우에는, 상기 전극 트렌치(128a)의 제1 및 제2 폭의 차이가 하부 전극막(130)의 증착 두께의 2배보다 크게 형성된다. 그러므로, 상기 꺽어지는 부위에서의 수평 방향 길이가 하부 전극막(130)의 증착 두께보다 커지게 되어, 상기 제1 부분의 하부 전극막(130)과 상기 제2 부분의 하부 전극막(130)이 수직 방향으로 겹쳐지지 않는다. 때문에, 상기 리세스부를 형성하는 식각 공정에서 상기 식각 저지막(122)에서 식각이 종료되며, 상기 제1 부분의 하부 전극막(130)이 계속 식각되지 않는다.
이와같이, 상기 리세스부(138)를 생성하기 위한 식각 공정 시에 상기 식각 저지막(122) 부위에서 식각이 정지될 수 있으므로, 상기 리세스부(138)의 깊이가 기판(100) 전 영역에서 균일하다. 또한, 상기 식각 공정에 의해 형성되는 하부 전극(130c)의 높이도 기판(100) 전 영역에서 균일하다. 그러므로, 상기 하부 전극(130c)의 높이가 서로 불균일하여 생성되는 문제들을 방지할 수 있다.
도 12를 참조하면, 상기 리세스부(138) 내부를 채우면서 상기 제2 몰드막(124) 상에 상변화 물질막(140)을 형성한다. 상기 상변화 물질막(140)은 Ge, Sb, Te, Se, Bi, Pb, Sn, Ag, Au, As, Pd, In, Ti, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물로 형성할 수 있다. 예를 들면, 상기 상변화 물질막(140)은 Ge-Sb-Te 막, Ge-Bi-Te 막, Ge-Te-As 막, Ge-Te-Sn 막, Ge-Te 막, Ge-Te-Sn-O 막, Ge-Te-Sn-Au 막, Ge-Te-Sn-Pd 막, Ge-Te-Se 막, Ge-Te-Ti 막, Ge-Sb 막, (Ge, Sn)-Sb-Te 막, Ge-Sb-(SeTe) 막, Ge-Sb-In 막, 및 Ge-Sb-Te-S 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
도 13을 참조하면, 상기 제2 몰드막(124) 상에 형성된 상변화 물질막(140)을 평탄화 공정을 통해 제거하여 상기 리세스부(138) 내부를 채우는 상변화 패턴들(140a)을 형성한다. 상기 제거 공정은 화학기계적연마(chemical mechanical polishing; CMP)공정을 포함할 수 있다.
상기 리세스부(138)의 깊이가 기판(100) 전 영역에서 균일하기 때문에, 상기 상변화 패턴(140a)의 높이도 균일하다. 따라서, 상기 상변화 패턴(140)의 높이가 불균일하여 생성되었던 동작 불량을 감소시킬 수 있다.
다시, 도 2를 참조하면, 상기 상변화 패턴들(140a) 상에 상부 전극들(142)을 형성한다. 상기 상부 전극들(142)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나로 형성할 수 있다.
상기 상부 전극들(142)을 덮는 상부 절연막(144)을 형성한다. 상기 상부 절연막(144)을 관통하여 상기 상부 전극들(142)에 접촉되는 상부 플러그들(146)을 형성한다. 또한, 상기 상부 절연막(144) 상에 상기 상부 플러그들(146)을 가로지르는 비트 라인들(148)을 형성할 수 있다.
본 발명의 몇몇 다른 실시예들에서, 상기 상부 전극들(142) 및 상기 상부 플러그들(146) 중 어느 하나 또는 둘다 생략될 수 있다.
본 발명의 제1 실시예에 따른 상변화 메모리소자의 프로그램 동작은 상기 하부 전극(130c) 및 상기 비트라인(148)을 통하여 상기 상변화 패턴(140a)에 프로그램 전류를 인가하여 수행할수 있다. 구체적으로, 상기 상변화 패턴(140a)이 비정질 상태(amorphous state)일 경우 상기 상변화 패턴(140a)은 제1 저항을 보일 수 있다. 상기 제1 저항은 상기 상변화 패턴(140a)의 리셋 저항에 대응하는 값으로 해석될 수 있다. 상기 하부 전극(130c) 및 상기 비트라인(148) 사이에 제1 프로그램 전류를 인가하면 상기 상변화 패턴(140c)에 상변화 영역이 생성될 수 있다. 상기 상변화 영역은 상기 하부 전극(140c)에 인접한 곳에 형성될 수 있다. 이 경우에, 상기 상변화 영역은 결정질 상태(crystalline state)로 전환될 수 있다. 상기 상변화 영역을 갖는 상기 상변화 패턴(140c)은 상기 제1 저항보다 낮은 제 2 저항을 보일 수 있다. 상기 제2 저항은 상기 상변화 패턴(140c)의 프로그램 저항에 대응하는 값으로 해석될 수 있다. 계속하여, 상기 상변화 패턴(140c)에 상기 제1 프로그램 전류보다 높은 제2 프로그램 전류가 인가되면 상기 상변화 영역은 상기 비정질 상태로 환원될 수 있다. 이 경우에, 상기 상변화 패턴(140c)은 상기 제1 저항으로 환원될 수 있다.
상술한 바와 같이, 본 실시예에 따른 상변화 메모리 소자는 상변화 패턴 및 하부 전극의 높이가 균일하다. 그러므로, 상기 각 메모리 셀들의 리셋 저항이 균일한 수준을 유지할 수 있다. 이와같이, 리셋 저항이 균일하므로 각 메모리 셀들의 센싱 마진이 증가된다. 따라서, 본 발명의 제1 실시 예에 따르면 우수한 전기적 특성을 갖는 상변화 메모리소자를 구현할 수 있다.
실시예 2
도 14 및 도 15는 도 2에 도시된 상변화 메모리 소자를 제조하는 다른 방법을 설명하기 위한 단면도들이다.
이하에서 설명하는 상변화 메모리 소자의 제조 방법은 상기 전극 트렌치를 형성하는 방법을 제외하고는 실시예 1의 방법과 동일하다. 그러므로, 먼저, 도 4 및 도 5를 참조로 설명한 공정을 수행하여 도 5에 도시된 구조를 형성한다.
도 14를 참조하면, 상기 제2 몰드막(124) 상에 제1 방향으로 연장되는 라인 형상의 제1 식각 마스크 패턴(도시안됨)을 형성한다. 상기 제1 식각 마스크 패턴은 하드 마스크 패턴 또는 포토레지스트 패턴일 수 있다.
상기 제1 식각 마스크 패턴을 이용하여 상기 식각 저지막(122)이 노출되도록 제2 몰드막(124)을 식각하여 상부 트렌치(150a)를 형성한다. 이 후, 상기 제1 식각 마스크 패턴을 제거할 수 있다. 이와는 다르게, 상기 제1 식각 마스크 패턴을 제거하지 않고 남길 수도 있다.
도 15를 참조하면, 상기 상부 트렌치(150a)가 형성된 상기 제2 몰드막(124) 상에 제2 식각 마스크 패턴(127)을 형성한다.
상기 제2 식각 마스크 패턴(127)의 노출 부위는 상기 제1 마스크 패턴의 노출 부위와 겹쳐지면서 상기 제1 식각 마스크 패턴의 노출 부위보다 폭이 좁다. 상기 제2 식각 마스크 패턴(127)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다.
이 후, 상기 제2 식각 마스크 패턴(127)을 이용하여 상기 식각 저지막(122) 및 제1 몰드막(120)을 식각한다. 상기 공정을 수행하면, 제1 폭을 갖는 하부 트렌치(150b)와 상기 제1 폭보다 넓은 제2 폭을 갖는 상부 트렌치(150a)를 포함하는 전극 트렌치(150)를 형성할 수 있다. 상기 전극 트렌치를 형성한 다음, 도시하지는 않았지만, 상기 제2 식각 마스크 패턴(127)을 제거한다.
상기 제2 폭과 제1 폭의 차이는 후속 공정에서 형성하는 하부 전극막의 증착 두께의 2배보다 더 커야 한다. 구체적으로, 상기 제2 폭과 제1 폭의 차이는 후속 공정에서 형성하는 하부 전극막의 증착 두께의 2.2배보다 큰 것이 바람직하다.
이 후, 도 8내지 도 13에서 설명한 것과 동일한 공정을 수행함으로써, 도 2에 도시된 상변화 메모리 소자를 완성한다.
도 16은 본 발명의 일 실시예에 따른 상변화 메모리소자를 구비하는 전자 시스템(electronic system)의 개략적인 블록도이다.
도 16을 참조하면, 본 발명의 일 실시 예에 따른 상변화 메모리소자를 구비하는 전자 시스템(electronic system; 200)은 상변화 메모리소자(202) 및 상기 상변화 메모리소자(202)에 전기적으로 접속된 마이크로프로세서(204)를 포함할 수 있다. 여기서, 상기 상변화 메모리소자(202)는 도 1 내지 3을 참조하여 설명한 것과 유사한 구성을 보일 수 있다.
상기 전자 시스템(200)은 노트북 컴퓨터, 디지털 카메라 또는 휴대용 전화기의 일부에 해당할 수 있다. 이 경우에, 상기 마이크로프로세서(204) 및 상기 상변화 메모리소자(202)는 보드(board) 상에 설치될 수 있으며, 상기 상변화 메모리소자(202)는 상기 마이크로프로세서(204)의 실행을 위한 데이터 저장 매체(data storage media)의 역할을 할 수 있다.
상기 전자 시스템(200)은 입/출력 장치(206)를 통하여 개인용 컴퓨터 또는 컴퓨터의 네트워크와 같은 다른 전자 시스템과 데이터를 교환할 수 있다. 상기 입/출력 장치(206)는 컴퓨터의 주변 버스라인(bus line), 고속 디지털 전송 라인, 또는 무선 송/수신용 안테나로 데이터를 제공할 수 있다. 상기 마이크로프로세서(204) 및 상기 상변화 메모리소자(202) 사이의 데이터 통신과 아울러서 상기 마이크로프로세서(204) 및 상기 입/출력 장치(206) 사이의 데이터 통신은 통상의 버스 구조체들(bus architectures)을 사용하여 이루어질 수 있다.
상기 설명한 것과 같이, 본 발명에 따른 상변화 메모리 소자는 균일한 높이의 하부 전극 및 상변화 물질층을 포함한다. 그러므로, 본 발명에 따른 상기 상변화 메모리 소자는 동작 산포가 감소될 뿐 아니라, 동작 특성이 향상된다. 따라서, 고성능을 갖는 고집적화된 다양한 전자제품 및 통신 제품 등에 사용될 수 있다.
100 : 기판 102 : 소자 분리막
104 : 워드 라인 106 : 층간 절연막
110, 112 : 다이오드 120 : 제1 몰드막
122 : 식각 저지막 124 : 제2 몰드막
128a: 전극 트렌치 130c : 하부 전극
132a : 스페이서 134 : 제1 매립 절연막
136 : 제2 매립 절연막 138 : 리세스부
148 : 비트 라인

Claims (10)

  1. 기판 상에 구비되는 제1 몰드막;
    상기 제1 몰드막의 측벽 및 일부 영역의 제1 몰드막 상부면에 구비되어, 상기 기판으로부터 수직 방향으로 연장되고, 상단부가 측방으로 절곡된 형상을 갖는 하부 전극;
    상기 하부 전극의 절곡된 부위의 측벽의 일부와 접하면서 상기 제1 몰드막 상에 구비되는 식각 저지막;
    상기 하부 전극의 절곡된 부위의 측벽과 접촉하면서 상기 식각 저지막 상에 구비되는 상변화 패턴; 및
    상기 상변화 패턴과 전기적으로 연결된 상부 전극을 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  2. 제1항에 있어서, 상기 식각 저지막 상에 구비되고 상기 상변화 패턴의 일 측벽과 접촉하는 제2 몰드막을 더 포함하는 것을 특징으로 하는 상변화 메모리 소자.
  3. 기판 상에 구비되는 제1 몰드막, 식각 저지막 및 제2 몰드막을 형성하는 단계;
    상기 제1 몰드막, 식각 저지막 및 제2 몰드막의 일부 영역을 식각하여, 제1 몰드막 및 식각 저지막 부위에서 제1 폭을 갖고, 상기 제2 몰드막 부위에서 상기 제1 폭보다 넓은 제2 폭을 갖는 전극 트렌치를 형성하는 단계;
    상기 전극 트렌치의 내부면에, 서로 마주하는 2개의 하부 전극막을 형성하는 단계;
    상기 전극 트렌치 내부를 채우는 매립 절연막을 형성하는 단계;
    상기 식각 저지막이 노출되도록 상기 하부 전극막의 일부를 식각하여 홈을 생성함으로써 상단부가 측방으로 절곡된 형상을 갖는 하부 전극을 형성하는 단계;
    상기 홈 내부에 상기 하부 전극과 접촉하는 상변화 패턴을 형성하는 단계; 및
    상기 상변화 패턴과 전기적으로 연결된 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  4. 제3항에 있어서, 상기 전극 트렌치는 상기 제2 폭과 제1 폭의 차이가 상기 하부 전극막의 두께의 2배보다 크게 형성되는 것을 특징으로 하는 상변화 메모리 소자의 제조 방법.
  5. 제3항에 있어서, 상기 전극 트렌치를 형성하는 단계는,
    상기 제1 몰드막, 식각 저지막 및 제2 몰드막의 일부 영역을 식각하여 예비 전극 트렌치를 형성하는 단계; 및
    상기 제2 몰드막을 선택적으로 식각하여 전극 트렌치를 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 제2 몰드막을 선택적으로 식각하는 공정은 습식 식각 공정을 통해 수행하는 것을 특징으로 하는 상변화 반도체 소자의 제조 방법.
  7. 제3항에 있어서, 상기 하부 전극막의 일부를 식각하는 공정은 이방성 식각 공정을 통해 수행하는 것을 특징으로 하는 상변화 반도체 소자의 제조 방법.
  8. 제3항에 있어서, 상기 하부 전극막의 일부를 식각하는 공정은,
    상기 제2 몰드막에 형성된 하부 전극막의 일부를 등방성 식각 공정을 통해 식각하는 단계;
    상기 식각 저지막이 노출되도록, 상기 등방성으로 식각된 하부 전극막을 이방성 식각 공정을 통해 재식각하는 단계를 포함하는 것을 특징으로 하는 상변화 반도체 소자의 제조 방법.
  9. 제3항에 있어서, 상변화 패턴을 형성하는 단계는,
    상기 홈 내부를 채우도록 상변화막을 형성하는 단계;
    상기 제2 몰드막 상에 형성된 상변화막을 평탄화 공정을 통해 제거하는 단계를 포함하는 것을 특징으로 하는 상변화 반도체 소자의 제조 방법.
  10. 제3항에 있어서, 상기 하부 전극의 저면부와 전기적으로 연결되는 다이오드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 상변화 반도체 소자의 제조 방법.
KR1020110063677A 2011-06-29 2011-06-29 상변화 메모리 소자 및 이의 제조 방법 KR20130007111A (ko)

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