KR100819560B1 - 상전이 메모리소자 및 그 제조방법 - Google Patents

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신종찬
안동호
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Abstract

상전이 메모리소자를 제공한다. 기판 상에 제 1 표면을 갖는 제 1 전극이 배치된다. 상기 제 1 표면과 다른 레벨에 위치한 제 2 표면을 갖는 제 2 전극이 제공된다. 상기 제 2 전극은 상기 제 1 전극과 이격된다. 상기 제 1 전극에 대응하는 제 3 전극이 배치된다. 상기 제 2 전극에 대응하는 제 4 전극이 배치된다. 상기 제 1 표면 및 상기 제 3 전극 사이에 제 1 상전이 패턴이 개재된다. 상기 제 2 표면 및 상기 제 4 전극 사이에 제 2 상전이 패턴이 개재된다. 상기 제 1 및 제 2 상전이 패턴들의 상부표면들은 동일평면상에 배치될 수 있다. 상기 상전이 메모리소자의 제조방법 또한 제공된다.

Description

상전이 메모리소자 및 그 제조방법{Phase change memory device and method of fabricating the same}
도 1은 종래의 상전이 메모리소자를 개략적으로 보여주는 부분 단면도이다.
도 2는 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이다.
도 3은 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 평면도이다.
도 4는 본 발명의 제 1 실시 예에 따른 상전이 메모리소자를 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 단면도이다.
도 5는 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 변형된 형태를 설명하기 위한 단면도이다.
도 6은 본 발명의 제 2 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이다.
도 7은 본 발명의 제 2 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 단면도이다.
도 8은 본 발명의 제 3 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이다.
도 9는 본 발명의 제 3 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 단면도이다.
도 10 내지 도 17은 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 제조방법을 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 공정단면도들이다.
도 18 내지 도 20은 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 다른 제조방법을 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 공정단면도들이다.
도 21 및 도 22는 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 또 다른 제조방법을 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 공정단면도들이다.
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 상전이 메모리소자 및 그 제조방법에 관한 것이다.
반도체 메모리소자들은 휘발성 메모리소자 및 비휘발성 메모리소자로 분류될 수 있다. 상기 비휘발성 메모리소자는 그들의 전원이 차단될지라도 그들 내에 저장된 데이터들이 소멸되지 않는 장점을 갖는다. 이에 따라, 상기 비 휘발성 메모리소자는 이동통신 단말기(mobile communication system), 이동식 메모리 장치, 각종 디지털 기기의 보조기억 장치 등에 널리 채택되고 있다.
비 휘발성 기억 특성을 가지며 집적도 향상에 효율적인 구조를 갖는 새로운 메모리소자를 개발하기 위한 많은 노력이 있었으며, 이에 따라 나타난 대표적인 것으로 상전이 메모리소자가 있다. 상기 상전이 메모리소자의 단위 셀은 액세스(access) 소자 및 상기 액세스 소자에 직렬 연결된(serially connected) 데이터 저장 요소(data storage element)를 포함한다. 상기 데이터 저장 요소는 상기 액세스 소자에 전기적으로 연결되는 하부전극 및 상기 하부전극에 접촉하는 상전이 물질막을 구비한다. 상기 상전이 물질막은, 제공되는 전류의 크기에 따라, 비정질 상태(amorphous state) 와 결정질 상태(crystalline state) 사이에서 또는 상기 결정질 상태 하의 다양한 비저항 상태들 사이에서 전기적으로 전환(switch)되는 물질막이다.
도 1은 종래의 상전이 메모리소자를 개략적으로 보여주는 부분 단면도이다.
도 1을 참조하면, 종래의 상전이 메모리소자는 반도체기판(11) 상의 소정영역에 배치된 하부 절연막(12), 상기 하부 절연막(12) 상에 배치된 워드라인(13), 상기 워드라인(13)을 갖는 상기 반도체기판(11)을 덮는 상부 절연막(15), 상기 상부 절연막(15) 내에 배치되고 상기 워드라인(13)에 접촉된 제 1 및 제 2 하부 전극들(17A, 17B), 상기 하부 전극들(17A, 17B) 상에 각각 접촉된 제 1 및 제 2 상전이 패턴들(18A, 18B), 상기 상부 절연막(15) 상에 배치되고 상전이 패턴들(18A, 18B)에 각각 접촉된 제 1 및 제 2 상부 전극들(19A, 19B)을 구비한다. 즉, 상기 제 1 하부 전극(17A) 및 상기 제 1 상부 전극(19A) 사이에 상기 제 1 상전이 패턴(18A) 이 개재된다. 이와 마찬가지로, 상기 제 2 하부 전극(17B) 및 상기 제 2 상부 전극(19B) 사이에 상기 제 2 상전이 패턴(18B)이 개재된다. 또한, 상기 제 1 및 제 2 상전이 패턴들(18A, 18B)은 서로 분리되도록 배치된다.
상기 제 1 하부 전극(17A)을 통하여 프로그램 전류가 흐르는 경우에, 상기 제 1 하부 전극(17A) 및 상기 제 1 상전이 패턴(18A) 사이의 계면에서 주울 열(joule heat)이 생성된다. 이러한 주울 열은 상기 제 1 상전이 패턴(18A)의 일부분인 제 1 전이영역(20A)을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킨다. 상기 비정질 상태를 갖는 상기 제 1 전이영역(20A)의 비저항은 상기 결정질 상태를 갖는 상기 제 1 전이영역(20A)의 비저항 보다 높다. 따라서 읽기 모드에서 상기 제 1 전이영역(20A)을 통하여 흐르는 전류를 감지함으로써, 상기 상전이 메모리소자의 단위 셀에 저장된 정보가 논리 '1'인지 논리 '0'인지를 판별할 수 있다. 또한, 상기 제 2 하부 전극(17B)을 통하여 프로그램 전류가 흐르는 경우에, 상기 제 2 상전이 패턴(18B)의 일부분인 제 2 전이영역(20B)을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킬 수 있다.
한편, 상기 상전이 패턴들(18A, 18B) 간의 간격을 축소하는 것이 상기 상전이 메모리소자의 집적도 개선에 유리하다. 그런데 상기 하부 전극들(17A, 17B)의 상부표면들은 동일레벨에 배치된다. 또한, 상기 상전이 패턴들(18A, 18B)은 제 1 거리(D1) 이격되도록 배치된다. 이 경우에, 상기 전이영역들(20A, 20B)은 상기 제 1 거리(D1) 만큼 분리될 수 있다.
여기서, 상기 제 1 하부 전극(17A) 및 상기 제 1 상전이 패턴(18A) 사이의 계면에서 발생된 열은 상기 상부 절연막(15)을 통하여 상기 제 2 상전이 패턴(18B)에 전달될 수 있다. 이 경우에, 상기 제 2 전이영역(20B) 역시 비정질 상태 또는 결정질 상태로 변환될 수 있다. 이와 마찬가지로, 상기 제 2 하부 전극(17B) 및 상기 제 2 상전이 패턴(18B) 사이의 계면에서 발생된 열에 의하여 상기 제 1 전이영역(20A) 역시 비정질 상태 또는 결정질 상태로 변환될 수 있다. 즉, 상기 상전이 패턴들(18A, 18B)은 서로 간섭하여 오동작을 유발한다. 결과적으로, 상기 상전이 패턴들(18A, 18B) 간의 간격을 축소하는 것은 한계가 있다.
다른 한편, 상기 비휘발성 메모리소자 관한 다른 제조방법이 미국공개특허 US2005/015354 호에 "비휘발성 반도체 메모리소자의 제조방법(Method for manufacturing nonvolatile semiconductor memory device)" 이라는 제목으로 가와조에(Kawazoe)에 의해 개시된 바 있다.
본 발명이 이루고자 하는 기술적 과제는 상술한 종래기술의 문제점을 개선하기 위한 것으로서, 서로 이웃하는 상전이 패턴들 사이의 열적간섭 현상을 최소화할 수 있는 상전이 메모리소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 서로 이웃하는 상전이 패턴들 사이의 열적간섭 현상을 최소화할 수 있는 상전이 메모리소자의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 상전이 메모리소자를 제공한다. 이 소자는 기판 상에 배치되고 제 1 표면을 갖는 제 1 전극을 구비한다. 상기 제 1 표면과 다른 레벨에 위치한 제 2 표면을 갖는 제 2 전극이 제공된다. 상기 제 2 전극은 상기 제 1 전극과 이격된다. 상기 제 1 표면에 접촉된 제 1 상전이 패턴이 배치된다. 상기 제 2 표면에 접촉된 제 2 상전이 패턴이 배치된다.
본 발명의 몇몇 실시 예에 있어서, 상기 기판 상에 제 1 및 제 2 콘택홀들을 갖는 층간절연막이 배치될 수 있다. 이 경우에, 상기 제 1 표면 및 상기 제 1 상전이 패턴은 상기 제 1 콘택홀 내에 배치될 수 있다. 상기 제 2 표면 및 상기 제 2 상전이 패턴은 상기 제 2 콘택홀 내에 배치될 수 있다. 또한, 상기 상전이 패턴들 및 상기 층간절연막 사이에 스페이서들이 개재될 수 있다.
다른 실시 예에 있어서, 상기 제 2 표면은 상기 제 1 표면보다 높은 레벨에 배치될 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 및 제 2 상전이 패턴들의 상부표면들은 동일평면상에 배치될 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 전극 및 상기 제 2 전극에 각각 전기적으로 접속된 워드라인들이 제공될 수 있다. 상기 제 1 상전이 패턴 및 상기 제 2 상전이 패턴에 전기적으로 접속된 비트라인이 제공될 수 있다. 상기 제 1 상전이 패턴 및 상기 비트라인 사이에 제 3 전극이 개재될 수 있다. 상기 제 2 상전이 패턴 및 상기 비트라인 사이에 제 4 전극이 개재될 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 및 제 2 전극들은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나일 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 및 제 2 상전이 패턴들은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물(compound)일 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 표면 및 상기 제 2 표면 간의 거리는 상기 제 1 표면 및 상기 제 2 전극 간의 거리보다 클 수 있다.
또한, 본 발명은, 상전이 메모리소자의 제조방법을 제공한다. 먼저, 기판 상에 제 1 전극 및 제 2 전극을 형성한다. 상기 제 1 전극 및 상기 제 2 전극은 서로 이격된다. 상기 제 1 전극은 제 1 표면을 갖는다. 상기 제 2 전극은 상기 제 1 표면과 다른 레벨에 위치한 제 2 표면을 갖는다. 상기 제 1 전극 상에 제 1 상전이 패턴 및 상기 제 2 전극 상에 제 2 상전이 패턴을 형성한다. 상기 제 1 상전이 패턴은 상기 제 1 표면과 접촉한다. 상기 제 2 상전이 패턴은 상기 제 2 표면과 접촉한다.
몇몇 실시 예에 있어서, 상기 제 1 및 제 2 전극들을 형성하기 전에, 상기 기판 상에 층간절연막을 형성할 수 있다. 상기 층간절연막을 관통하는 제 1 및 제 2 콘택홀들을 형성할 수 있다. 이 경우에, 상기 제 1 표면 및 상기 제 1 상전이 패턴은 상기 제 1 콘택홀 내에 형성될 수 있다. 상기 제 2 표면 및 상기 제 2 상전이 패턴은 상기 제 2 콘택홀 내에 형성될 수 있다.
다른 실시 예에 있어서, 상기 제 1 및 제 2 콘택홀들의 측벽들에 스페이서들을 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 제 2 표면은 상기 제 1 표면보다 높은 레벨에 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 및 제 2 상전이 패턴들의 상부표면들은 동일평면상에 형성할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 및 제 2 상전이 패턴들을 형성하는 것은 상기 제 1 및 제 2 콘택홀들을 채우고 상기 기판을 덮는 상전이 물질막을 형성하고, 상기 상전이 물질막을 평탄화하여 상기 층간절연막을 노출시키는 것을 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 및 제 2 전극들을 형성하는 것은 상기 제 1 및 제 2 콘택홀들을 채우고 상기 기판을 덮는 하부전극막을 형성하는 것을 포함할 수 있다. 상기 하부전극막을 평탄화하여 상기 제 1 콘택홀을 채우는 제 1 예비전극 및 상기 제 2 콘택홀을 채우는 제 2 예비전극을 형성할 수 있다. 상기 제 2 예비전극 상에 희생전극을 형성할 수 있다. 상기 희생전극은 상기 제 2 예비전극과 동일한 물질막으로 형성할 수 있다. 상기 제 1 예비전극, 상기 희생전극 및 상기 제 2 예비전극을 에치백(etch back) 할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 및 제 2 전극들을 형성하는 것은 상기 제 1 및 제 2 콘택홀들을 채우고 상기 기판을 덮는 하부전극막을 형성하는 것을 포함할 수 있다. 상기 하부전극막을 평탄화하여 상기 제 1 콘택홀을 채우는 제 1 예비전극 및 상기 제 2 콘택홀을 채우는 제 2 예비전극을 형성할 수 있다. 상기 제 2 예비전극 상에 희생패턴을 형성할 수 있다. 상기 희생패턴은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성할 수 있다. 상기 희생패턴을 식각마스크로 사용하여 상기 제 1 예비전극을 식각하여 리세스된 예비전극을 형성할 수 있다. 상기 희생패턴을 제거할 수 있다. 상기 리세스된 예비전극 및 상기 제 2 예비전극을 에치백(etch back)할 수 있다.
또 다른 실시 예에 있어서, 상기 제 1 및 제 2 전극들을 형성하는 것은 상기 제 1 및 제 2 콘택홀들을 채우고 상기 기판을 덮는 하부전극막을 형성하는 것을 포함할 수 있다. 상기 하부전극막을 패터닝하여 상기 제 1 콘택홀 내에 리세스된 예비전극을 형성함과 동시에 상기 제 2 콘택홀에 패터닝된 하부전극막을 잔존시킬 수 있다. 상기 리세스된 예비전극은 상기 패터닝된 하부전극막의 상부표면보다 낮은 레벨에 형성될 수 있다. 상기 리세스된 예비전극 및 상기 패터닝된 하부전극막을 에치백(etch back)할 수 있다.
또 다른 실시 예에 있어서, 상기 하부전극막을 패터닝하는 것은 상기 하부전극막 상에 상기 제 2 콘택홀의 상부를 덮으며 상기 제 1 콘택홀의 상부를 노출시키는 마스크패턴을 형성하고, 상기 노출된 하부전극막을 에치백(etch back) 하는 것을 포함할 수 있다.
또 다른 실시 예에 있어서, 상기 기판 상에 상기 제 1 전극 및 상기 제 2 전극에 각각 전기적으로 접속된 워드라인들을 형성할 수 있다. 상기 제 3 전극 및 상기 제 4 전극에 전기적으로 접속된 비트라인을 형성할 수 있다.
상기 제 1 상전이 패턴 및 상기 제 2 상전이 패턴에 전기적으로 접속된 비트라인을 형성할 수 있다. 상기 제 1 상전이 패턴 및 상기 비트라인 사이에 제 3 전극을 형성할 수 있다. 상기 제 2 상전이 패턴 및 상기 비트라인 사이에 제 4 전극을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시 예들을 상세히 설명하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
도 2는 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이다.
도 2를 참조하면, 상기 상전이 메모리소자는 열 방향으로 서로 평행하게 배치된 제 1, 제 2 및 제 3 워드라인들(WL1, WL2, WL3), 행 방향으로 서로 평행하게 배치된 제 1, 제 2 및 제 3 비트라인들(BL1, BL2, BL3), 및 다수의 상전이 패턴들(RL, RH)을 구비할 수 있다. 상기 상전이 패턴들(RL, RH)은 제 1 전이영역 또는 제 2 전이영역을 구비할 수 있다.
상기 전이영역들은 서로 다른 레벨에 위치하도록 배치될 수 있다. 예를 들면, 상기 제 2 전이영역은 상기 제 1 전이영역보다 높은 레벨에 위치한 것일 수 있다. 이 경우에, 상기 상전이 패턴들(RL, RH)은 상기 제 1 전이영역을 갖는 낮은 상전이 패턴들(RL), 및 상기 제 2 전이영역을 갖는 높은 상전이 패턴들(RH)로 분류될 수 있다.
상기 비트라인들(BL1, BL2, BL3)은 상기 워드라인들(WL1, WL2, WL3)에 교차하도록 배치될 수 있다. 상기 상전이 패턴들(RL, RH)은 각각 상기 비트라인들(BL1, BL2, BL3) 및 상기 워드라인들(WL1, WL2, WL3)의 교차점들에 배치될 수 있다. 예를 들면, 상기 제 1 비트라인(BL1) 및 상기 제 1 워드라인(WL1)의 교차점에 상기 낮은 상전이 패턴(RL)이 배치될 수 있다. 상기 제 1 비트라인(BL1) 및 상기 제 2 워드라인(WL2)의 교차점에 상기 높은 상전이 패턴(RH)이 배치될 수 있다. 상기 제 1 비트라인(BL1) 및 상기 제 3 워드라인(WL3)의 교차점에 상기 낮은 상전이 패턴(RL)이 배치될 수 있다.
또한, 상기 제 2 비트라인(BL2) 및 상기 제 1 워드라인(WL1)의 교차점에 상기 높은 상전이 패턴(RH)이 배치될 수 있다. 상기 제 2 비트라인(BL2) 및 상기 제 2 워드라인(WL2)의 교차점에 상기 낮은 상전이 패턴(RL)이 배치될 수 있다. 상기 제 2 비트라인(BL2) 및 상기 제 3 워드라인(WL3)의 교차점에 상기 높은 상전이 패턴(RH)이 배치될 수 있다.
이와 같이, 상기 제 3 비트라인(BL3) 및 상기 제 1 워드라인(WL1)의 교차점에 상기 낮은 상전이 패턴(RL)이 배치될 수 있다. 상기 제 3 비트라인(BL3) 및 상기 제 2 워드라인(WL2)의 교차점에 상기 높은 상전이 패턴(RH)이 배치될 수 있다. 상기 제 3 비트라인(BL3) 및 상기 제 3 워드라인(WL3)의 교차점에 상기 낮은 상전이 패턴(RL)이 배치될 수 있다.
도 3은 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 평면도이다. 즉, 도 3은 도 2의 상기 셀 어레이 영역의 일부분을 도시한 평면도이다. 도 4는 본 발명의 제 1 실시 예에 따른 상전이 메모리소자를 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 단면도이다.
도 3 및 도 4를 참조하면, 본 발명의 제 1 실시 예에 따른 상전이 메모리소자는 기판(51) 상에 제공된 워드라인들(WL1, 55, WL2, 56, WL3) 및 비트라인들(BL1, 87, BL2, BL3)을 구비할 수 있다. 상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판일 수 있다.
상기 기판(51) 상에 하부 절연막(53)이 제공될 수 있다. 상기 하부 절연막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같 은 절연막일 수 있다. 상기 하부 절연막(53) 내에 제 1 및 제 2 워드라인들(WL1, 55, WL2, 56)이 서로 평행하게 배치될 수 있다. 상기 하부 절연막(53)의 상부표면 및 상기 제 1 및 제 2 워드라인들(WL1, 55, WL2, 56)의 상부표면들은 동일평면 상에 노출될 수 있다. 상기 제 1 및 제 2 워드라인들(WL1, 55, WL2, 56)은 폴리실리콘 패턴, 금속배선 또는 에피택시얼 반도체 패턴과 같은 도전성패턴일 수 있다.
상기 워드라인들(WL1, 55, WL2, 56) 및 상기 하부 절연막(53) 상에 층간절연막(57)이 제공될 수 있다. 상기 층간절연막(57)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 층간절연막(57)은 평탄화된 상부표면을 구비할 수 있다.
상기 워드라인들(WL1, 55, WL2, 56) 상에 상기 층간절연막(57)을 관통하는 제 1 및 제 2 콘택홀들(61, 62)이 배치될 수 있다. 상기 제 1 및 제 2 콘택홀들(61, 62)은 제 1 거리(D1) 이격되도록 배치될 수 있다. 상기 콘택홀들(61, 62) 내에 제 1 및 제 2 전극들(71, 72)이 배치될 수 있다. 상기 제 1 및 제 2 전극들(71, 72)은 상기 제 1 및 제 2 워드라인들(WL1, 55, WL2, 56)에 각각 접촉될 수 있다. 상기 제 1 및 제 2 전극들(71, 72)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나 또는 이들의 조합막일 수 있다.
이하에서는 설명의 편의를 위하여, 상기 제 1 및 제 2 전극들(71, 72)의 각각은 제 1 하부전극(71) 및 제 2 하부전극(72)으로 명명하기로 한다.
상기 제 1 하부전극(71)은 상기 제 1 콘택홀(61) 내에 제 1 표면(S1)을 구비할 수 있다. 또한, 상기 제 2 하부전극(72)은 상기 제 2 콘택홀(62) 내에 제 2 표면(S2)을 구비할 수 있다. 상기 제 1 표면(S1) 및 상기 제 2 표면(S2)은 서로 다른 레벨에 위치하도록 배치될 수 있다. 예를 들면, 상기 제 2 표면(S2)은 상기 제 1 표면(S1)보다 높은 레벨에 위치하도록 배치될 수 있다.
상기 제 1 하부전극(71) 상에 상기 제 1 콘택홀(61)을 채우는 제 1 상전이 패턴(77, RL)이 제공될 수 있다. 또한, 상기 제 2 하부전극(72) 상에 상기 제 2 콘택홀(62)을 채우는 제 2 상전이 패턴(78, RH)이 제공될 수 있다. 상기 제 1 상전이 패턴(77, RL)은 상기 제 1 표면(S1)에 접촉될 수 있으며, 상기 제 2 상전이 패턴(78, RH)은 상기 제 2 표면(S2)에 접촉될 수 있다. 상기 제 1 상전이 패턴(77, RL)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물(compound)일 수 있다. 상기 제 2 상전이 패턴(78, RH)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물(compound)일 수 있다.
상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)의 상부표면들은 동일평면상에 노출될 수 있다. 예를 들면, 상기 층간절연막(57), 상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)의 상부표면들은 모두 동일평면상에 노출될 수 있다.
상기 층간절연막(57) 상에 제 3 및 제 4 전극들(81, 82)이 배치될 수 있다. 상기 제 3 및 제 4 전극들(81, 82)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나 또는 이들의 조합막일 수 있다.
이하에서는 설명의 편의를 위하여, 상기 제 3 및 제 4 전극들(81, 82)의 각각은 제 1 상부전극(81) 및 제 2 상부전극(82)으로 명명하기로 한다.
상기 제 1 상부전극(81)은 상기 제 1 상전이 패턴(77, RL)에 접촉될 수 있다. 또한, 상기 제 2 상부전극(82)은 상기 제 2 상전이 패턴(78, RH)에 접촉될 수 있다. 그 결과, 상기 제 1 상부전극(81)은 상기 제 1 상전이 패턴(77, RL) 및 상기 제 1 하부전극(71)을 통하여 상기 제 1 워드라인(55)에 전기적으로 접속될 수 있다. 이와 마찬가지로, 상기 제 2 상부전극(82)은 상기 제 2 상전이 패턴(78, RH) 및 상기 제 2 하부전극(72)을 통하여 상기 제 2 워드라인(56)에 전기적으로 접속될 수 있다.
상기 콘택홀들(61, 62)의 내벽들에 스페이서들(63)이 배치될 수 있다. 상기 스페이서들(63)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 스페이서들(63)은 상기 상전이 패턴들(77, RL, 78, RH) 및 상기 층간절연막(57) 사이에 개재될 수 있다. 또한, 상기 스페이서들(63)은 상기 하부전극들(71, 72) 및 상기 층간절연막(57) 사이에도 개재될 수 있다.
상기 층간절연막(57) 및 상기 상부전극들(81, 82)은 상부절연막(85)으로 덮일 수 있다. 상기 상부전극들(81, 82)의 상부표면들은 상기 상부절연막(85) 상에 노출될 수 있다. 상기 상부절연막(85)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 상부절연막(85) 상에 서로 평행한 상기 비트라인들(BL1, 87, BL2, BL3)이 배치될 수 있다. 상기 비트라인들(BL1, 87, BL2, BL3)은 도전성 물질막일 수 있다. 예를 들면, 제 1 비트라인(87, BL1)은 상기 제 1 및 제 2 상부전극들(81, 82)에 접촉될 수 있다.
상기 제 1 비트라인(87, BL1) 및 상기 제 1 워드라인(55, WL1)에 프로그램 전류를 인가하여 상기 제 1 상전이 패턴(77, RL)의 일부분인 제 1 전이영역(91)을 비정질 상태(amorphous state) 또는 결정질 상태(crystalline state)로 변환시킬 수 있다. 이와 마찬가지로, 상기 제 1 비트라인(87, BL1) 및 상기 제 2 워드라인(56, WL2)에 프로그램 전류를 인가하여 상기 제 2 상전이 패턴(78, RH)의 일부분인 제 2 전이영역(92)을 비정질 상태 또는 결정질 상태로 변환시킬 수 있다.
여기서, 상기 제 1 전이영역(91)은 상기 제 1 표면(S1)에 인접하게 형성될 수 있다. 또한, 상기 제 2 전이영역(92)은 상기 제 2 표면(S2)에 인접하게 형성될 수 있다. 상기 제 2 표면(S2)은 상기 제 1 표면(S1)으로부터 제 2 거리(D2) 이격되도록 배치될 수 있다. 그런데 상기 제 2 표면(S2)은 상기 제 1 표면(S1)보다 높은 레벨에 배치될 수 있다. 이에 따라, 상기 제 2 거리(D2)는 상기 제 1 거리(D1)보다 상대적으로 증가할 수 있다. 즉, 상기 제 1 표면(S1) 및 상기 제 2 표면(S2) 간의 거리는 상기 제 1 표면(S1) 및 상기 제 2 하부전극(72) 간의 거리보다 현저히 클 수 있다.
상기 제 2 전이영역(92)은 상기 제 1 전이영역(91)보다 높은 레벨에 형성될 수 있다. 이 경우에, 상기 제 1 상전이 패턴(77, RL)은 도 2 의 상기 낮은 상전이 패턴(RL)에 해당할 수 있으며, 상기 제 2 상전이 패턴(78, RH)은 도 2 의 상기 높은 상전이 패턴(RH)에 해당할 수 있다.
결과적으로, 상기 제 1 표면(S1) 및 상기 제 1 상전이 패턴(77, RL) 사이의 계면에서 발생된 열이 상기 층간절연막(57)을 통하여 상기 제 2 상전이 패턴(78, RH)에 전달되는 것을 종래에 비하여 현저히 감소시킬 수 있다. 이와 마찬가지로, 상기 제 2 표면(S2) 및 상기 제 2 상전이 패턴(78, RH) 사이의 계면에서 발생된 열이 상기 층간절연막(57)을 통하여 상기 제 1 상전이 패턴(77, RL)에 전달되는 것을 종래에 비하여 현저히 감소시킬 수 있다. 즉, 상기 상전이 패턴들(77, RL, 78, RH) 간 의 열적간섭 현상을 최소화할 수 있다.
도 5는 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 변형된 형태를 설명하기 위한 단면도이다.
도 5를 참조하면, 도 4를 통하여 설명된 상기 상부절연막(85) 및 상기 제 1 및 제 2 상부전극들(81, 82)은 생략될 수 있다. 이 경우에, 상기 제 1 비트라인(87, BL1)은 상기 층간절연막(57) 상에 배치될 수 있다. 또한, 상기 제 1 비트라인(87, BL1)은 상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)에 접촉될 수 있다.
도 6은 본 발명의 제 2 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 등가회로도이고, 도 7은 본 발명의 제 2 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 단면도이다. 즉, 도 7은 도 6의 상기 셀 어레이 영역의 일부분을 도시한 단면도이다.
도 6을 참조하면, 상기 상전이 메모리소자는 행 방향으로 서로 평행하게 배치된 제 1 및 제 2 워드라인들(WL1, WL2), 열 방향으로 서로 평행하게 배치된 제 1 및 제 2 비트라인들(BL1, BL2), 및 다수의 상전이 패턴들(RL, RH)을 구비할 수 있다. 상기 상전이 패턴들(RL, RH)의 각각은 상기 비트라인들(BL1, BL2)중 어느 하나에 전기적으로 접속될 수 있다. 상기 상전이 패턴들(RL, RH) 및 상기 워드라인들(WL1, WL2) 사이에 스위칭 소자들이 배치될 수 있다. 상기 스위칭 소자들은 상기 상전이 패턴들(RL, RH)에 직렬 접속된 다이오드들(DD1, DD2)일 수 있다. 상기 다이오드들(DD1, DD2)의 일단들은 각각 상기 워드라인들(WL1, WL2)중 어느 하나에 전기적으로 접속될 수 있다. 이와는 다르게, 상기 스위칭 소자는 모스 트랜지스터일 수도 있다.
상기 상전이 패턴들(RL, RH)은 제 1 전이영역 또는 제 2 전이영역을 구비할 수 있다. 상기 전이영역들은 서로 다른 레벨에 위치하도록 배치될 수 있다. 예를 들면, 상기 제 2 전이영역은 상기 제 1 전이영역보다 높은 레벨에 위치한 것일 수 있다. 이 경우에, 상기 상전이 패턴들(RL, RH)은 상기 제 1 전이영역을 갖는 낮은 상전이 패턴들(RL), 및 상기 제 2 전이영역을 갖는 높은 상전이 패턴들(RH)로 분류될 수 있다.
상기 비트라인들(BL1, BL2)은 상기 워드라인들(WL1, WL2)에 교차하도록 배치될 수 있다. 상기 상전이 패턴들(RL, RH)의 각각은 상기 비트라인들(BL1, BL2) 및 상기 워드라인들(WL1, WL2)의 교차점들에 배치될 수 있다. 예를 들면, 상기 제 1 비트라인(BL1) 및 상기 제 1 워드라인(WL1)의 교차점에 상기 낮은 상전이 패턴(RL)이 배치될 수 있다. 상기 제 1 비트라인(BL1) 및 상기 제 2 워드라인(WL2)의 교차점에 상기 높은 상전이 패턴(RH)이 배치될 수 있다.
또한, 상기 제 2 비트라인(BL2) 및 상기 제 1 워드라인(WL1)의 교차점에 상기 높은 상전이 패턴(RH)이 배치될 수 있다. 상기 제 2 비트라인(BL2) 및 상기 제 2 워드라인(WL2)의 교차점에 상기 낮은 상전이 패턴(RL)이 배치될 수 있다.
도 6 및 도 7을 참조하면, 본 발명의 제 2 실시 예에 따른 상전이 메모리소자는 기판(51) 상에 제공된 워드라인들(WL1, 155, WL2, 156) 및 비트라인들(BL1, 87, BL2)을 구비할 수 있다.
상기 기판(51)에 서로 평행한 라인형 활성영역들을 한정하는 소자분리막(152)이 배치될 수 있다. 상기 소자분리막(152)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 활성영역들 내에 제 1 및 제 2 워드라인들(WL1, 155, WL2, 156)이 서로 평행하게 배치될 수 있다. 상기 워드라인들(WL1, 155, WL2, 156)은 불순물 주입된 반도체패턴일 수 있다.
상기 워드라인들(WL1, 155, WL2, 156)을 갖는 상기 기판(51) 상에 하부 절연막(153)이 제공될 수 있다. 상기 하부 절연막(153)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 하부 절연막(153) 내에 제 1 및 제 2 다이오드들(DD1, DD2)이 서로 이격되어 배치될 수 있다.
상기 제 1 다이오드(DD1)는 제 1 하부 반도체 패턴(161) 및 제 1 상부 반도체 패턴(162)을 구비할 수 있다. 상기 제 1 하부 반도체 패턴(161)은 n형 또는 p형 반도체 막일 수 있다. 상기 제 1 상부 반도체 패턴(162)은 상기 제 1 하부 반도체 패턴(161)과 다른 도전형의 반도체 막일 수 있다. 예를 들면, 상기 제 1 하부 반도체 패턴(161)이 n형 반도체 막인 경우 상기 제 1 상부 반도체 패턴(162)은 p형 반 도체 막일 수 있다.
상기 제 1 하부 반도체 패턴(161) 및 상기 제 1 상부 반도체 패턴(162)은 상기 제 1 워드라인(WL1, 155)의 소정영역 상에 차례로 적층될 수 있다. 이 경우에, 상기 제 1 하부 반도체 패턴(161)은 상기 제 1 워드라인(WL1, 155)에 접촉될 수 있다. 상기 제 1 상부 반도체 패턴(162) 상에 제 1 다이오드 전극(167)이 배치될 수 있다. 상기 제 1 다이오드 전극(167)은 금속막, 또는 금속실리사이드막과 같은 도전막일 수 있다. 그러나 상기 제 1 다이오드 전극(167)은 생략될 수 있다.
상기 제 2 다이오드(DD2)는 차례로 적층된 제 2 하부 반도체 패턴(165) 및 제 2 상부 반도체 패턴(166)을 구비할 수 있다. 상기 제 2 하부 반도체 패턴(165)은 상기 제 2 워드라인(WL2, 156)에 접촉될 수 있다. 상기 제 2 상부 반도체 패턴(166) 상에 제 2 다이오드 전극(169)이 배치될 수 있다. 상기 제 2 다이오드 전극(169)은 금속막, 또는 금속실리사이드막과 같은 도전막일 수 있다. 그러나 상기 제 2 다이오드 전극(169)은 생략될 수 있다.
상기 하부 절연막(153) 및 상기 다이오드 전극들(167, 169)의 상부표면들은 동일평면상에 노출될 수 있다.
상기 하부 절연막(153) 상에 층간절연막(57)이 제공될 수 있다. 상기 다이오드 전극들(167, 169) 상에 상기 층간절연막(57)을 관통하는 제 1 및 제 2 콘택홀들(61, 62)이 배치될 수 있다. 상기 제 1 및 제 2 콘택홀들(61, 62)은 제 1 거리(D1) 이격되도록 배치될 수 있다. 상기 콘택홀들(61, 62) 내에 제 1 및 제 2 전극들(71, 72)이 배치될 수 있다. 상기 제 1 및 제 2 전극들(71, 72)은 상기 제 1 및 제 2 다이오드 전극들(167, 169)에 접촉될 수 있다. 상기 제 1 및 제 2 전극들(71, 72)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나 또는 이들의 조합막일 수 있다.
이하에서는 설명의 편의를 위하여, 상기 제 1 및 제 2 전극들(71, 72)의 각각은 제 1 하부전극(71) 및 제 2 하부전극(72)으로 명명하기로 한다.
상기 제 1 하부전극(71)은 상기 제 1 콘택홀(61) 내에 제 1 표면(S1)을 구비할 수 있다. 또한, 상기 제 2 하부전극(72)은 상기 제 2 콘택홀(62) 내에 제 2 표면(S2)을 구비할 수 있다. 상기 제 1 표면(S1) 및 상기 제 2 표면(S2)은 서로 다른 레벨에 위치하도록 배치될 수 있다. 예를 들면, 상기 제 2 표면(S2)은 상기 제 1 표면(S1)보다 높은 레벨에 위치하도록 배치될 수 있다.
상기 제 1 하부전극(71) 상에 상기 제 1 콘택홀(61)을 채우는 제 1 상전이 패턴(77, RL)이 제공될 수 있다. 또한, 상기 제 2 하부전극(72) 상에 상기 제 2 콘택홀(62)을 채우는 제 2 상전이 패턴(78, RH)이 제공될 수 있다. 상기 제 1 상전이 패턴(77, RL)은 상기 제 1 표면(S1)에 접촉될 수 있으며, 상기 제 2 상전이 패턴(78, RH)은 상기 제 2 표면(S2)에 접촉될 수 있다. 상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물(compound)일 수 있다.
상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)의 상부표면들은 동일평면상에 노출될 수 있다. 예를 들면, 상기 층간절연막(57), 상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)의 상부표면들은 모두 동일평면상에 노출될 수 있다.
상기 층간절연막(57) 상에 제 3 및 제 4 전극들(81, 82)이 배치될 수 있다. 이하에서는 설명의 편의를 위하여, 상기 제 3 및 제 4 전극들(81, 82)은 각각 제 1 상부전극(81) 및 제 2 상부전극(82)으로 명명하기로 한다.
상기 제 1 상부전극(81)은 상기 제 1 상전이 패턴(77, RL)에 접촉될 수 있다. 또한, 상기 제 2 상부전극(82)은 상기 제 2 상전이 패턴(78, RH)에 접촉될 수 있다. 그 결과, 상기 제 1 상부전극(81)은 상기 제 1 상전이 패턴(77, RL) 및 상기 제 1 하부전극(71)을 통하여 상기 제 1 워드라인(155)에 전기적으로 접속될 수 있다. 이와 마찬가지로, 상기 제 2 상부전극(82)은 상기 제 2 상전이 패턴(78, RH) 및 상기 제 2 하부전극(72)을 통하여 상기 제 2 워드라인(156)에 전기적으로 접속될 수 있다.
상기 콘택홀들(61, 62)의 내벽들에 스페이서들(63)이 배치될 수 있다. 상기 스페이서들(63)은 상기 상전이 패턴들(77, RL, 78, RH) 및 상기 층간절연막(57) 사이에 개재될 수 있다. 또한, 상기 스페이서들(63)은 상기 하부전극들(71, 72) 및 상기 층간절연막(57) 사이에도 개재될 수 있다.
상기 층간절연막(57) 및 상기 상부전극들(81, 82)은 상부절연막(85)으로 덮일 수 있다. 상기 상부전극들(81, 82)의 상부표면들은 상기 상부절연막(85) 상에 노출될 수 있다. 상기 상부절연막(85) 상에 서로 평행한 상기 비트라인들(BL1, 87, BL2)이 배치될 수 있다. 예를 들면, 제 1 비트라인(87, BL1)은 상기 제 1 및 제 2 상부전극들(81, 82)에 접촉될 수 있다.
다른 실시 예에서, 도 5를 참조하여 설명된 바와 같이, 상기 상부절연막(85) 및 상기 제 1 및 제 2 상부전극들(81, 82)은 생략될 수 있다. 이 경우에, 상기 제 1 비트라인(87, BL1)은 상기 층간절연막(57) 상에 배치될 수 있다. 또한, 상기 제 1 비트라인(87, BL1)은 상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)에 접촉될 수 있다.
도 4를 참조하여 설명한 바와 같이, 상기 제 2 표면(S2)은 상기 제 1 표면(S1)으로부터 제 2 거리(D2) 이격되도록 배치될 수 있다. 상기 제 2 표면(S2)은 상기 제 1 표면(S1)보다 높은 레벨에 배치될 수 있다. 이에 따라, 상기 제 2 거리(D2)는 상기 제 1 거리(D1)보다 상대적으로 증가할 수 있다. 결과적으로, 상기 상전이 패턴들(77, RL, 78, RH) 간의 열적간섭 현상을 최소화할 수 있다.
도 8은 본 발명의 제 3 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역 의 일부분을 도시한 등가회로도이고, 도 9는 본 발명의 제 3 실시 예에 따른 상전이 메모리소자의 셀 어레이 영역의 일부분을 도시한 단면도이다. 즉, 도 9는 도 8의 상기 셀 어레이 영역의 일부분을 도시한 단면도이다.
도 8을 참조하면, 상기 상전이 메모리소자는 행 방향으로 서로 평행하게 배치된 제 1 및 제 2 워드라인들(WL1, WL2), 열 방향으로 서로 평행하게 배치된 제 1 및 제 2 비트라인들(BL1, BL2), 및 다수의 상전이 패턴들(RL, RH)을 구비할 수 있다. 상기 상전이 패턴들(RL, RH)의 각각은 상기 비트라인들(BL1, BL2)중 어느 하나에 전기적으로 접속될 수 있다. 상기 상전이 패턴들(RL, RH) 및 상기 워드라인들(WL1, WL2) 사이에 스위칭 소자들이 배치될 수 있다. 상기 스위칭소자들은 상기 상전이 패턴들(RL, RH)에 직렬 접속된 트랜지스터들(Ta)일 수 있다. 상기 트랜지스터들(Ta)의 일단들은 각각 상기 워드라인들(WL1, WL2)중 어느 하나에 전기적으로 접속될 수 있다.
상기 상전이 패턴들(RL, RH)은 제 1 전이영역 또는 제 2 전이영역을 구비할 수 있다. 상기 전이영역들은 서로 다른 레벨에 위치하도록 배치될 수 있다. 예를 들면, 상기 제 2 전이영역은 상기 제 1 전이영역보다 높은 레벨에 위치한 것일 수 있다. 이 경우에, 상기 상전이 패턴들(RL, RH)은 상기 제 1 전이영역을 갖는 낮은 상전이 패턴들(RL), 및 상기 제 2 전이영역을 갖는 높은 상전이 패턴들(RH)로 분류될 수 있다.
상기 비트라인들(BL1, BL2)은 상기 워드라인들(WL1, WL2)에 교차하도록 배치될 수 있다. 상기 상전이 패턴들(RL, RH)의 각각은 상기 비트라인들(BL1, BL2) 및 상기 워드라인들(WL1, WL2)의 교차점들에 배치될 수 있다. 예를 들면, 상기 제 1 비트라인(BL1) 및 상기 제 1 워드라인(WL1)의 교차점에 상기 낮은 상전이 패턴(RL)이 배치될 수 있다. 상기 제 1 비트라인(BL1) 및 상기 제 2 워드라인(WL2)의 교차점에 상기 높은 상전이 패턴(RH)이 배치될 수 있다.
또한, 상기 제 2 비트라인(BL2) 및 상기 제 1 워드라인(WL1)의 교차점에 상기 높은 상전이 패턴(RH)이 배치될 수 있다. 상기 제 2 비트라인(BL2) 및 상기 제 2 워드라인(WL2)의 교차점에 상기 낮은 상전이 패턴(RL)이 배치될 수 있다.
도 8 및 도 9를 참조하면, 본 발명의 제 3 실시 예에 따른 상전이 메모리소자는 기판(51) 상에 제공된 워드라인들(WL1, 237, WL2, 238) 및 비트라인들(BL1, 87, BL2)을 구비할 수 있다.
상기 기판(51)에 활성영역을 한정하는 소자분리막(252)이 배치될 수 있다. 상기 소자분리막(252)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 활성영역 상에 제 1 및 제 2 워드라인들(WL1, 237, WL2, 238)이 서로 평행하게 배치될 수 있다. 상기 워드라인들(WL1, 237, WL2, 238)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막일 수 있다.
상기 워드라인들(WL1, 237, WL2, 238) 양측의 상기 활성영역에 제 1 내지 제 3 소스/드레인 영역들(233, 234, 235)이 배치될 수 있다. 상기 제 2 소스/드레인 영역(234)은 상기 워드라인들(WL1, 237, WL2, 238) 사이에 위치할 수 있다.
상기 워드라인들(WL1, 237, WL2, 238)을 갖는 상기 기판(51)은 하부 절연막(253)으로 덮일 수 있다. 상기 하부 절연막(253)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막일 수 있다. 상기 하부 절연막(253) 내에 제 1 내지 제 3 플러그들(241, 242, 244)이 서로 이격되어 배치될 수 있다. 상기 제 1 플러그(241)는 상기 제 1 소스/드레인 영역(233)에 접촉될 수 있다. 상기 제 2 플러그(242)는 상기 제 3 소스/드레인 영역(235)에 접촉될 수 있다. 상기 제 3 플러그(244)는 상기 제 2 소스/드레인 영역(234)에 접촉될 수 있다.
상기 제 1 플러그(241) 상에 제 1 패드(247)가 배치될 수 있다. 상기 제 2 플러그(242) 상에 제 2 패드(248)가 배치될 수 있다. 상기 하부 절연막(253) 및 상기 패드들(247, 248)의 상부표면들은 동일평면상에 노출될 수 있다. 상기 제 3 플러그(244)는 상기 하부 절연막(253) 내에 배치된 공통배선(245)에 접촉될 수 있다. 상기 플러그들(241, 242, 244), 상기 공통배선(245) 및 상기 패드들(247, 248)은 폴리실리콘막, 금속막, 금속실리사이드막, 또는 이들의 조합막과 같은 도전막일 수 있다. 상기 패드들(247, 248)은 생략될 수 있다.
상기 하부 절연막(253) 상에 층간절연막(57)이 제공될 수 있다. 상기 패드들(247, 248) 상에 상기 층간절연막(57)을 관통하는 제 1 및 제 2 콘택홀들(61, 62)이 배치될 수 있다. 상기 제 1 및 제 2 콘택홀들(61, 62)은 제 1 거리(D1) 이격 되도록 배치될 수 있다. 상기 콘택홀들(61, 62) 내에 제 1 및 제 2 전극들(71, 72)이 배치될 수 있다. 상기 제 1 및 제 2 전극들(71, 72)의 각각은 상기 제 1 및 제 2 패드들(247, 248)에 접촉될 수 있다. 상기 제 1 및 제 2 전극들(71, 72)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나 또는 이들의 조합막일 수 있다.
이하에서는 설명의 편의를 위하여, 상기 제 1 및 제 2 전극들(71, 72)의 각각은 제 1 하부전극(71) 및 제 2 하부전극(72)으로 명명하기로 한다.
상기 제 1 하부전극(71)은 상기 제 1 콘택홀(61) 내에 제 1 표면(S1)을 구비할 수 있다. 또한, 상기 제 2 하부전극(72)은 상기 제 2 콘택홀(62) 내에 제 2 표면(S2)을 구비할 수 있다. 상기 제 1 표면(S1) 및 상기 제 2 표면(S2)은 서로 다른 레벨에 위치하도록 배치될 수 있다. 예를 들면, 상기 제 2 표면(S2)은 상기 제 1 표면(S1)보다 높은 레벨에 위치하도록 배치될 수 있다.
상기 제 1 하부전극(71) 상에 상기 제 1 콘택홀(61)을 채우는 제 1 상전이 패턴(77, RL)이 제공될 수 있다. 또한, 상기 제 2 하부전극(72) 상에 상기 제 2 콘택홀(62)을 채우는 제 2 상전이 패턴(78, RH)이 제공될 수 있다. 상기 제 1 상전이 패턴(77, RL)은 상기 제 1 표면(S1)에 접촉될 수 있으며, 상기 제 2 상전이 패 턴(78, RH)은 상기 제 2 표면(S2)에 접촉될 수 있다. 상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물(compound)일 수 있다.
상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)의 상부표면들은 동일평면상에 노출될 수 있다. 예를 들면, 상기 층간절연막(57), 상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)의 상부표면들은 모두 동일평면상에 노출될 수 있다.
상기 층간절연막(57) 상에 제 3 및 제 4 전극들(81, 82)이 배치될 수 있다. 이하에서는 설명의 편의를 위하여, 상기 제 3 및 제 4 전극들(81, 82)의 각각은 제 1 상부전극(81) 및 제 2 상부전극(82)으로 명명하기로 한다.
상기 제 1 상부전극(81)은 상기 제 1 상전이 패턴(77, RL)에 접촉될 수 있다. 또한, 상기 제 2 상부전극(82)은 상기 제 2 상전이 패턴(78, RH)에 접촉될 수 있다.
상기 콘택홀들(61, 62)의 내벽들에 스페이서들(63)이 배치될 수 있다. 상기 스페이서들(63)은 상기 상전이 패턴들(77, RL, 78, RH) 및 상기 층간절연막(57) 사이에 개재될 수 있다. 또한, 상기 스페이서들(63)은 상기 하부전극들(71, 72) 및 상기 층간절연막(57) 사이에도 개재될 수 있다.
상기 층간절연막(57) 및 상기 상부전극들(81, 82)은 상부절연막(85)으로 덮일 수 있다. 상기 상부전극들(81, 82)의 상부표면들은 상기 상부절연막(85) 상에 노출될 수 있다. 상기 상부절연막(85) 상에 서로 평행한 상기 비트라인들(BL1, 87, BL2)이 배치될 수 있다. 예를 들면, 제 1 비트라인(87, BL1)은 상기 제 1 및 제 2 상부전극들(81, 82)에 접촉될 수 있다.
다른 실시 예에서, 도 5를 참조하여 설명된 바와 같이, 상기 상부절연막(85) 및 상기 제 1 및 제 2 상부전극들(81, 82)은 생략될 수 있다. 이 경우에, 상기 제 1 비트라인(87, BL1)은 상기 층간절연막(57) 상에 배치될 수 있다. 또한, 상기 제 1 비트라인(87, BL1)은 상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)에 접촉될 수 있다.
또 다른 실시 예에서, 상기 비트라인들(BL1, 87, BL2)은 플레이트 전극(도시하지 않음)으로 대체될 수 있다. 이 경우에, 상기 공통배선(245)은 비트라인의 역할을 할 수 있다.
도 4를 참조하여 설명한 바와 같이, 상기 제 2 표면(S2)은 상기 제 1 표면(S1)으로부터 제 2 거리(D2) 이격되도록 배치될 수 있다. 상기 제 2 표면(S2)은 상기 제 1 표면(S1)보다 높은 레벨에 배치될 수 있다. 이에 따라, 상기 제 2 거리(D2)는 상기 제 1 거리(D1)보다 상대적으로 증가할 수 있다. 결과적으로, 상기 상전이 패턴들(77, RL, 78, RH) 간의 열적간섭 현상을 최소화할 수 있다.
도 10 내지 도 17은 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 제 조방법을 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 공정단면도들이다.
도 3 및 도 10을 참조하면, 기판(51) 상에 하부 절연막(53)을 형성할 수 있다. 상기 기판(51)은 실리콘웨이퍼와 같은 반도체기판으로 형성할 수 있다. 상기 하부 절연막(53)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
상기 하부 절연막(53) 내에 서로 평행한 제 1 및 제 2 워드라인들(WL1, 55, WL2, 56)을 형성할 수 있다. 상기 하부 절연막(53)의 상부표면 및 상기 제 1 및 제 2 워드라인들(WL1, 55, WL2, 56)의 상부표면들은 동일평면 상에 노출될 수 있다. 상기 제 1 및 제 2 워드라인들(WL1, 55, WL2, 56)은 폴리실리콘 패턴, 금속배선 또는 에피택시얼 반도체 패턴과 같은 도전성패턴으로 형성할 수 있다.
도 3 및 도 11을 참조하면, 상기 워드라인들(WL1, 55, WL2, 56) 및 상기 하부 절연막(53) 상에 층간절연막(57)을 형성할 수 있다. 상기 층간절연막(57)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다. 상기 층간절연막(57)의 상부표면을 평탄화할 수 있다.
상기 워드라인들(WL1, 55, WL2, 56) 상에 상기 층간절연막(57)을 관통하는 제 1 및 제 2 콘택홀들(61, 62)을 형성할 수 있다. 상기 제 1 및 제 2 콘택홀들(61, 62)은 제 1 거리(D1) 이격되도록 형성할 수 있다. 그 결과, 상기 콘택홀들(61, 62) 내에 상기 워드라인들(WL1, 55, WL2, 56)의 상부표면들이 노출될 수 있다.
상기 콘택홀들(61, 62)의 내벽들에 스페이서들(63)을 형성할 수 있다. 상기 스페이서들(63)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
도 3 및 도 12를 참조하면, 상기 콘택홀들(61, 62)을 채우고 상기 기판(51)을 덮는 하부전극막(65)을 형성할 수 있다.
상기 하부전극막(65)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나 또는 이들의 조합막으로 형성할 수 있다.
도 3 및 도 13을 참조하면, 상기 하부전극막(65)을 평탄화하여 상기 콘택홀들(61, 62) 내에 제 1 및 제 2 예비전극들(67, 68)을 형성할 수 있다.
상기 평탄화에는 상기 층간절연막(57)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 다른 방법으로, 상기 예비전극들(67, 68)은 에치백(etch back) 공정을 이용하여 형성할 수 있다.
도 3 및 도 14를 참조하면, 상기 제 2 예비전극(68) 상에 희생전극(65A)을 형성할 수 있다.
상기 희생전극(65A)은 상기 제 2 예비전극(68)과 동일한 물질막으로 형성할 수 있다. 이와는 달리, 상기 희생전극(65A)은 상기 제 2 예비전극(68)과 다른 물질막으로 형성할 수도 있다. 상기 희생전극(65A)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나 또는 이들의 조합막으로 형성할 수 있다.
도 3 및 도 15를 참조하면, 상기 제 1 예비전극(67)을 에치백(etch back)하여 상기 제 1 콘택홀(61) 내에 제 1 표면(S1)을 갖는 제 1 하부전극(71)을 형성할 수 있다. 동시에, 상기 희생전극(65A) 및 상기 제 2 예비전극(68)을 에치백하여 상기 제 2 콘택홀(62) 내에 제 2 표면(S2)을 갖는 제 2 하부전극(72)을 형성할 수 있다. 이 경우에, 상기 제 2 표면(S2)은 상기 제 1 표면(S1)보다 높은 레벨에 형성될 수 있다. 상기 제 1 및 제 2 하부전극들(71, 72)은 상기 제 1 및 제 2 워드라인들(WL1, 55, WL2, 56)에 각각 접촉될 수 있다.
도시된 바와 같이, 상기 제 1 및 제 2 콘택홀들(61, 62)은 제 1 거리(D1) 이격될 수 있다. 상기 제 2 표면(S2)은 상기 제 1 표면(S1)으로부터 제 2 거리(D2) 이격될 수 있다. 상기 제 2 거리(D2)는 상기 제 1 거리(D1)보다 상대적으로 길 수 있다.
상기 하부전극들(71, 72) 상에 상기 콘택홀들(61, 62)의 나머지 부분을 채우고 상기 기판(51)을 덮는 상전이 물질막(75)을 형성할 수 있다. 상기 상전이 물질막(75)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물(compound)로 형성할 수 있다. 상기 상전이 물질 막(75)은 상기 제 1 표면(S1) 및 상기 제 2 표면(S2)에 접촉될 수 있다.
도 3 및 도 16을 참조하면, 상기 상전이 물질막(75)을 평탄화하여 상기 제 1 콘택홀(61)을 채우는 제 1 상전이 패턴(77, RL) 및 상기 제 2 콘택홀(62)을 채우는 제 2 상전이 패턴(78, RH)을 형성할 수 있다.
상기 평탄화에는 상기 층간절연막(57)을 정지막으로 채택하는 화학기계적연마(chemical mechanical polishing; CMP) 공정이 적용될 수 있다. 다른 방법으로, 상기 상전이 패턴들(77, RL, 78, RH)은 에치백(etch back) 공정을 이용하여 형성할 수 있다. 상기 층간절연막(57) 및 상기 상전이 패턴들(77, RL, 78, RH)의 상부표면들은 모두 동일평면상에 노출될 수 있다.
이어서, 상기 층간절연막(57) 상에 상부전극막(79)을 형성할 수 있다. 상기 상부전극막(79)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나 또는 이들의 조합막으로 형성할 수 있다.
도 3 및 도 17을 참조하면, 상기 상부전극막(79)을 패터닝하여 제 1 및 제 2 상부전극들(81, 82)을 형성할 수 있다.
상기 제 1 상부전극(81)은 상기 제 1 상전이 패턴(77, RL)에 접촉될 수 있다. 또한, 상기 제 2 상부전극(82)은 상기 제 2 상전이 패턴(78, RH)에 접촉될 수 있다. 그 결과, 상기 제 1 상부전극(81)은 상기 제 1 상전이 패턴(77, RL) 및 상기 제 1 하부전극(71)을 통하여 상기 제 1 워드라인(55)에 전기적으로 접속될 수 있다. 이와 마찬가지로, 상기 제 2 상부전극(82)은 상기 제 2 상전이 패턴(78, RH) 및 상기 제 2 하부전극(72)을 통하여 상기 제 2 워드라인(56)에 전기적으로 접속될 수 있다.
상기 층간절연막(57) 상에 상부절연막(85)을 형성할 수 있다. 상기 상부전극들(81, 82)의 상부표면들은 노출될 수 있다. 상기 상부절연막(85)은 실리콘산화막, 실리콘질화막, 실리콘산질화막, 또는 이들의 조합막과 같은 절연막으로 형성할 수 있다.
상기 상부절연막(85) 상에 상기 상부전극들(81, 82)에 접촉되는 비트라인(BL1, 87)을 형성할 수 있다. 상기 비트라인(BL1, 87)은 도전성 물질막으로 형성할 수 있다.
다른 실시 예에서, 도 5를 참조하여 설명된 바와 같이, 상기 상부절연막(85) 및 상기 제 1 및 제 2 상부전극들(81, 82)을 형성하는 것은 생략될 수 있다. 이 경우에, 상기 제 1 비트라인(87, BL1)은 상기 층간절연막(57) 상에 형성할 수 있다. 또한, 상기 제 1 비트라인(87, BL1)은 상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)에 접촉될 수 있다.
도 18 내지 도 20은 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 다른 제조방법을 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 공정단면도들이다.
도 3 및 도 18을 참조하면, 도 10 내지 도 13을 참조하여 설명한 것과 같은 방법으로 기판(51) 상에 하부 절연막(53), 제 1 및 제 2 워드라인들(WL1, 55, WL2, 56), 층간절연막(57), 제 1 및 제 2 콘택홀들(61, 62), 스페이서들(63), 제 1 및 제 2 예비전극들(67, 68)을 형성할 수 있다. 상기 층간절연막(57) 및 상기 예비전극들(67, 68)의 상부표면들은 동일평면상에 노출될 수 있다.
상기 층간절연막(57) 상에 상기 제 2 예비전극(68)을 덮는 희생패턴(94)을 형성할 수 있다. 상기 희생패턴(94)은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성할 수 있다. 상기 하드마스크 패턴은 실리콘질화막, 실리콘산질화막, 실리콘산화막, 또는 이들의 조합막으로 형성할 수 있다.
도 3 및 도 19를 참조하면, 상기 희생패턴(94)을 식각마스크로 사용하여 상기 제 1 예비전극(67)을 식각하여 리세스된 예비전극(67')을 형성할 수 있다. 상기 제 1 예비전극(67)을 식각하는 동안 상기 희생패턴(94)은 상기 제 2 예비전극(68)을 식각손상으로부터 보호하는 역할을 할 수 있다. 그 결과, 상기 리세스된 예비전극(67')은 상기 제 2 예비전극(68)의 상부표면보다 낮은 레벨에 잔존할 수 있다.
도 3 및 도 20을 참조하면, 상기 희생패턴(94)을 제거하여 상기 제 2 예비전 극(68)을 노출시킬 수 있다.
상기 리세스된 예비전극(67') 및 상기 제 2 예비전극(68)을 식각하여 제 1 하부전극(71) 및 제 2 하부전극(72)을 형성할 수 있다. 상기 리세스된 예비전극(67') 및 상기 제 2 예비전극(68)을 식각하는 것은 에치백(etch back) 공정을 이용하여 수행할 수 있다. 그 결과, 상기 제 1 하부전극(71)은 상기 제 1 콘택홀(61) 내에 제 1 표면(S1)을 갖도록 형성될 수 있다. 또한, 상기 제 2 하부전극(72)은 상기 제 2 콘택홀(62) 내에 제 2 표면(S2)을 갖도록 형성될 수 있다. 도시된 바와 같이, 상기 제 2 표면(S2)은 상기 제 1 표면(S1)보다 높은 레벨에 형성될 수 있다. 상기 제 1 및 제 2 하부전극들(71, 72)은 상기 제 1 및 제 2 워드라인들(WL1, 55, WL2, 56)에 각각 접촉될 수 있다.
상기 하부전극들(71, 72) 상에 상기 콘택홀들(61, 62)의 나머지 부분을 채우는 제 1 및 제 2 상전이 패턴들(77, RL, 78, RH)을 형성할 수 있다. 상기 상전이 패턴들(77, RL, 78, RH)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물(compound)로 형성할 수 있다. 상기 제 1 및 제 2 상전이 패턴들(77, RL, 78, RH)은 상기 제 1 표면(S1) 및 상기 제 2 표면(S2)에 각각 접촉될 수 있다. 상기 층간절연막(57) 및 상기 상전이 패턴들(77, RL, 78, RH)의 상부표면들은 모두 동일평면상에 노출될 수 있다.
이하 도 16 및 도 17을 참조하여 설명한 것과 같은 방법으로, 제 1 및 제 2 상부전극들(81, 82), 상부절연막(85), 및 제 1 비트라인(87, BL1)을 형성할 수 있 다.
다른 실시 예에서, 도 5를 참조하여 설명된 바와 같이, 상기 상부절연막(85) 및 상기 제 1 및 제 2 상부전극들(81, 82)을 형성하는 것은 생략될 수 있다. 이 경우에, 상기 제 1 비트라인(87, BL1)은 상기 층간절연막(57) 상에 형성할 수 있다. 또한, 상기 제 1 비트라인(87, BL1)은 상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)에 접촉될 수 있다.
도 21 및 도 22는 본 발명의 제 1 실시 예에 따른 상전이 메모리소자의 또 다른 제조방법을 설명하기 위하여 도 3의 절단선 I-I'에 따라 취해진 공정단면도들이다.
도 3 및 도 21을 참조하면, 도 10 내지 도 12를 참조하여 설명한 것과 같은 방법으로 기판(51) 상에 하부 절연막(53), 제 1 및 제 2 워드라인들(WL1, 55, WL2, 56), 층간절연막(57), 제 1 및 제 2 콘택홀들(61, 62), 스페이서들(63), 및 하부전극막(65)을 형성할 수 있다.
상기 하부전극막(65)은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나 또는 이들의 조합막으로 형성할 수 있다.
상기 하부전극막(65) 상에 상기 제 2 콘택홀(62) 상을 덮으며 상기 제 1 콘택홀(61) 상을 노출시키는 마스크패턴(96)을 형성할 수 있다. 상기 마스크패턴(96)은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성할 수 있다. 상기 하드마스크 패턴은 실리콘질화막, 실리콘산질화막, 실리콘산화막, 또는 이들의 조합막으로 형성할 수 있다.
상기 마스크패턴(96)을 식각마스크로 사용하여 상기 하부전극막(65)을 식각하여 상기 제 1 콘택홀(61) 내에 리세스된 예비전극(67')을 형성할 수 있다. 상기 리세스된 예비전극(67')을 형성하는 동안, 상기 마스크패턴(96) 하부에 패터닝된 하부전극막(65P)이 잔존할 수 있다. 상기 패터닝된 하부전극막(65P)은 상기 제 2 콘택홀(62)을 채울 수 있다.
도 3 및 도 22를 참조하면, 상기 마스크패턴(96)을 제거하여 상기 패터닝된 하부전극막(65P)을 노출시킬 수 있다. 상기 리세스된 예비전극(67')은 상기 패터닝된 하부전극막(65P)의 상부표면보다 낮은 레벨에 잔존할 수 있다.
상기 리세스된 예비전극(67') 및 상기 패터닝된 하부전극막(65P)을 식각하여 제 1 하부전극(71) 및 제 2 하부전극(72)을 형성할 수 있다. 상기 리세스된 예비전극(67') 및 상기 패터닝된 하부전극막(65P)을 식각하는 것은 에치백(etch back) 공정을 이용하여 수행할 수 있다. 그 결과, 상기 제 1 하부전극(71)은 상기 제 1 콘택홀(61) 내에 제 1 표면(S1)을 갖도록 형성될 수 있다. 또한, 상기 제 2 하부전극(72)은 상기 제 2 콘택홀(62) 내에 제 2 표면(S2)을 갖도록 형성될 수 있다. 도시된 바와 같이, 상기 제 2 표면(S2)은 상기 제 1 표면(S1)보다 높은 레벨에 형성 될 수 있다. 상기 제 1 및 제 2 하부전극들(71, 72)은 상기 제 1 및 제 2 워드라인들(WL1, 55, WL2, 56)에 각각 접촉될 수 있다.
상기 하부전극들(71, 72) 상에 상기 콘택홀들(61, 62)의 나머지 부분을 채우는 제 1 및 제 2 상전이 패턴들(77, RL, 78, RH)을 형성할 수 있다. 상기 상전이 패턴들(77, RL, 78, RH)은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물(compound)로 형성할 수 있다. 상기 제 1 및 제 2 상전이 패턴들(77, RL, 78, RH)은 상기 제 1 표면(S1) 및 상기 제 2 표면(S2)에 각각 접촉될 수 있다. 상기 층간절연막(57) 및 상기 상전이 패턴들(77, RL, 78, RH)의 상부표면들은 모두 동일평면상에 노출될 수 있다.
이하 도 16 및 도 17을 참조하여 설명한 것과 같은 방법으로, 제 1 및 제 2 상부전극들(81, 82), 상부절연막(85), 및 제 1 비트라인(87, BL1)을 형성할 수 있다.
다른 실시 예에서, 도 5를 참조하여 설명된 바와 같이, 상기 상부절연막(85) 및 상기 제 1 및 제 2 상부전극들(81, 82)을 형성하는 것은 생략될 수 있다. 이 경우에, 상기 제 1 비트라인(87, BL1)은 상기 층간절연막(57) 상에 형성할 수 있다. 또한, 상기 제 1 비트라인(87, BL1)은 상기 제 1 상전이 패턴(77, RL) 및 상기 제 2 상전이 패턴(78, RH)에 접촉될 수 있다.
상술한 바와 같이 본 발명에 따르면, 기판 상에 제 1 표면을 갖는 제 1 전극 및 상기 제 1 표면과 다른 레벨에 위치한 제 2 표면을 갖는 제 2 전극이 제공된다. 상기 제 1 표면에 접촉되는 제 1 상전이 패턴 및 상기 제 2 표면에 접촉되는 제 2 상전이 패턴이 제공된다. 상기 제 2 표면은 상기 제 1 표면보다 높은 레벨에 배치될 수 있다. 상기 제 1 표면 및 상기 제 1 상전이 패턴 사이의 계면에서 발생된 열이 상기 제 2 상전이 패턴에 전달되는 경로를 종래에 비하여 현저히 증가시킬 수 있다. 결과적으로, 상기 상전이 패턴들 간의 열적간섭 현상을 최소화할 수 있다.

Claims (24)

  1. 기판 상에 배치되고 제 1 표면을 갖는 제 1 전극;
    상기 제 1 표면과 다른 레벨에 위치한 제 2 표면을 구비하고 상기 제 1 전극과 이격된 제 2 전극;
    상기 제 1 표면에 접촉된 제 1 상전이 패턴; 및
    상기 제 2 표면에 접촉된 제 2 상전이 패턴을 포함하는 상전이 메모리소자.
  2. 제 1 항에 있어서,
    상기 기판 상에 배치되고 제 1 및 제 2 콘택홀들을 갖는 층간절연막을 더 포함하되, 상기 제 1 표면 및 상기 제 1 상전이 패턴은 상기 제 1 콘택홀 내에 배치되고, 상기 제 2 표면 및 상기 제 2 상전이 패턴은 상기 제 2 콘택홀 내에 배치된 상전이 메모리소자.
  3. 제 2 항에 있어서,
    상기 상전이 패턴들 및 상기 층간절연막 사이에 개재된 스페이서들을 더 포함하는 상전이 메모리소자.
  4. 제 2 항에 있어서,
    상기 제 2 표면은 상기 제 1 표면보다 높은 레벨에 배치된 것을 특징으로 하 는 상전이 메모리소자.
  5. 제 2 항에 있어서,
    상기 제 1 및 제 2 상전이 패턴들의 상부표면들은 동일평면상에 배치된 것을 특징으로 하는 상전이 메모리소자.
  6. 제 1 항에 있어서,
    상기 제 1 전극 및 상기 제 2 전극에 각각 전기적으로 접속된 워드라인들; 및
    상기 제 1 상전이 패턴 및 상기 제 2 상전이 패턴에 전기적으로 접속된 비트라인을 더 포함하는 상전이 메모리소자.
  7. 제 6 항에 있어서,
    상기 제 1 상전이 패턴 및 상기 비트라인 사이에 개재된 제 3 전극; 및
    상기 제 2 상전이 패턴 및 상기 비트라인 사이에 개재된 제 4 전극을 더 포함하는 상전이 메모리소자.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 전극들은 Ti 막, TiSi 막, TiN 막, TiON 막, TiW 막, TiAlN 막, TiAlON 막, TiSiN 막, TiBN 막, W 막, WN 막, WON 막, WSiN 막, WBN 막, WCN 막, Si 막, Ta 막, TaSi 막, TaN 막, TaON 막, TaAlN 막, TaSiN 막, TaCN 막, Mo 막, MoN 막, MoSiN 막, MoAlN 막, NbN 막, ZrSiN 막, ZrAlN 막, 도전성 탄소군(conductive carbon group) 막, 및 Cu 막으로 이루어진 일군에서 선택된 하나인 것을 특징으로 하는 상전이 메모리소자.
  9. 제 1 항에 있어서,
    상기 제 1 및 제 2 상전이 패턴들은 Te, Se, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, P, O, 및 C로 이루어진 일군에서 선택된 두개 이상의 화합물(compound)인 것을 특징으로 하는 상전이 메모리소자.
  10. 제 1 항에 있어서,
    상기 제 1 표면 및 상기 제 2 표면 간의 거리는 상기 제 1 표면 및 상기 제 2 전극 간의 거리보다 큰 것을 특징으로 하는 상전이 메모리소자.
  11. 기판 상에 제 1 표면을 갖는 제 1 전극 및 상기 제 1 전극과 이격되고 상기 제 1 표면과 다른 레벨에 위치한 제 2 표면을 갖는 제 2 전극을 형성하고,
    상기 제 1 전극 상에 상기 제 1 표면과 접촉하는 제 1 상전이 패턴 및 상기 제 2 전극 상에 상기 제 2 표면과 접촉하는 제 2 상전이 패턴을 형성하는 것을 포함하는 상전이 메모리소자의 제조방법.
  12. 제 11 항에 있어서,
    상기 제 1 및 제 2 전극들을 형성하기 전에,
    상기 기판 상에 층간절연막을 형성하고,
    상기 층간절연막을 관통하는 제 1 및 제 2 콘택홀들을 형성하는 것을 더 포함하되, 상기 제 1 표면 및 상기 제 1 상전이 패턴은 상기 제 1 콘택홀 내에 형성되고, 상기 제 2 표면 및 상기 제 2 상전이 패턴은 상기 제 2 콘택홀 내에 형성되는 상전이 메모리소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 제 1 및 제 2 콘택홀들의 측벽들에 스페이서들을 형성하는 것을 더 포함하는 상전이 메모리소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 제 2 표면은 상기 제 1 표면보다 높은 레벨에 형성된 것을 특징으로 하는 상전이 메모리소자의 제조방법.
  15. 제 12 항에 있어서,
    상기 제 1 및 제 2 상전이 패턴들의 상부표면들은 동일평면상에 형성된 것을 특징으로 하는 상전이 메모리소자의 제조방법.
  16. 제 12 항에 있어서,
    상기 제 1 및 제 2 상전이 패턴들을 형성하는 것은
    상기 제 1 및 제 2 콘택홀들을 채우고 상기 층간절연막을 덮는 상전이 물질막을 형성하고,
    상기 상전이 물질막을 평탄화하여 상기 층간절연막을 노출시키는 것을 포함하는 상전이 메모리소자의 제조방법.
  17. 제 12 항에 있어서,
    상기 제 1 및 제 2 전극들을 형성하는 것은
    상기 제 1 및 제 2 콘택홀들을 채우고 상기 기판을 덮는 하부전극막을 형성하고,
    상기 하부전극막을 평탄화하여 상기 제 1 콘택홀을 채우는 제 1 예비전극 및 상기 제 2 콘택홀을 채우는 제 2 예비전극을 형성하고,
    상기 제 2 예비전극 상에 희생전극을 형성하고,
    상기 제 1 예비전극, 상기 희생전극 및 상기 제 2 예비전극을 에치백(etch back) 하는 것을 포함하는 상전이 메모리소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 희생전극은 상기 제 2 예비전극과 동일한 물질막으로 형성하는 것을 특징으로 하는 상전이 메모리소자의 제조방법.
  19. 제 12 항에 있어서,
    상기 제 1 및 제 2 전극들을 형성하는 것은
    상기 제 1 및 제 2 콘택홀들을 채우고 상기 기판을 덮는 하부전극막을 형성하고,
    상기 하부전극막을 평탄화하여 상기 제 1 콘택홀을 채우는 제 1 예비전극 및 상기 제 2 콘택홀을 채우는 제 2 예비전극을 형성하고,
    상기 제 2 예비전극 상에 희생패턴을 형성하고,
    상기 희생패턴을 식각마스크로 사용하여 상기 제 1 예비전극을 식각하여 리세스된 예비전극을 형성하고,
    상기 희생패턴을 제거하고,
    상기 리세스된 예비전극 및 상기 제 2 예비전극을 에치백(etch back) 하는 것을 포함하는 상전이 메모리소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 희생패턴은 포토레지스트 패턴 또는 하드마스크 패턴으로 형성하는 것을 특징으로 하는 상전이 메모리소자의 제조방법.
  21. 제 12 항에 있어서,
    상기 제 1 및 제 2 전극들을 형성하는 것은
    상기 제 1 및 제 2 콘택홀들을 채우고 상기 기판을 덮는 하부전극막을 형성하고,
    상기 하부전극막을 패터닝하여 상기 제 1 콘택홀 내에 리세스된 예비전극을 형성함과 동시에 상기 제 2 콘택홀에 패터닝된 하부전극막을 잔존시키되, 상기 리세스된 예비전극은 상기 패터닝된 하부전극막의 상부표면보다 낮은 레벨에 형성되고,
    상기 리세스된 예비전극 및 상기 패터닝된 하부전극막을 에치백(etch back) 하는 것을 포함하는 상전이 메모리소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 하부전극막을 패터닝하는 것은
    상기 하부전극막 상에 상기 제 2 콘택홀의 상부를 덮으며 상기 제 1 콘택홀의 상부를 노출시키는 마스크패턴을 형성하고,
    상기 노출된 하부전극막을 에치백(etch back) 하는 것을 포함하는 상전이 메모리소자의 제조방법.
  23. 제 11 항에 있어서,
    상기 기판 상에 상기 제 1 전극 및 상기 제 2 전극에 각각 전기적으로 접속된 워드라인들을 형성하고,
    상기 제 1 상전이 패턴 및 상기 제 2 상전이 패턴에 전기적으로 접속된 비트 라인을 형성하는 것을 더 포함하는 상전이 메모리소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 제 1 상전이 패턴 및 상기 비트라인 사이에 제 3 전극 및 상기 제 2 상전이 패턴 및 상기 비트라인 사이에 제 4 전극을 형성하는 것을 더 포함하는 상전이 메모리소자의 제조방법.
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