JP2011199035A - 半導体記憶装置 - Google Patents

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Abstract

【課題】整流素子における整流特性を劣化させることなく、メモリ素子へのフッ素や水素等の不純物の拡散を防止できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第一方向に延びる導電線Ｌ２（ｊ）と、第一方向と交差する第二方向に延びる導電線Ｌ３（ｉ）と、導電線Ｌ２（ｊ）と導電線Ｌ３（ｉ）との間に直列接続された、可変抵抗膜または相変化膜１７とｐ型半導体層及びｎ型半導体層を含むダイオードとから構成されるセルユニットを備える。さらに、可変抵抗膜または相変化膜１７の側面に形成されたシリコン窒化膜２０と、前記ダイオードの側面に形成され、シリコン窒化膜２０より電荷トラップが少ないシリコン酸化膜２１とを備える。
【選択図】図１３Ａ

Description

本発明は、可変抵抗素子または相変化素子をメモリ素子として用いる半導体記憶装置に関し、例えば抵抗変化メモリに関する。
近年、電気的に書き換え可能な不揮発性半導体記憶装置として、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)や、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリがフラッシュメモリの後継メモリとして注目を集めている。
抵抗変化メモリでは、ビット線とワード線の各クロスポイントに、例えば可変抵抗素子とダイオード等の整流素子を積層することでセルアレイが構成できるため、セルアレイ部分の面積を増大させることなく、メモリ容量を大きくできる三次元積層メモリが形成可能である。
抵抗変化メモリは、最終的に可変抵抗素子とダイオードが積層された多数ピラーの間に酸化膜が埋め込まれた構造となる。可変抵抗素子は、電極／金属酸化物（二元系や三元系）などの可変抵抗材料／電極により構成される。
しかし、前述した構造では、その埋め込み材料となる酸化膜中から可変抵抗材料へ拡散するフッ素や水素等の不純物が可変抵抗材料の特性を劣化させる可能性がある。このため、可変抵抗材料の側面をシリコン窒化膜で覆うことにより、フッ素や水素等の不純物の拡散を抑制する構造が提案されている（例えば、特許文献１参照）。
一方、整流素子としてのシリコンダイオードの側面に接するようにシリコン窒化膜を形成した場合、逆方向電流が増大し整流素子特性の劣化を引き起こす。
特開２００９−１２３９００号公報
本発明は、整流素子における整流特性を劣化させることなく、メモリ素子へのフッ素や水素等の不純物の拡散を防止できる半導体記憶装置を提供する。
本発明の一実施態様の半導体記憶装置は、第一方向に延びる第１導電線と、前記第一方向と交差する第二方向に延びる第２導電線と、前記第１導電線と前記第２導電線との間に直列接続された、相変化膜とｐ型半導体層及びｎ型半導体層を含むダイオードとから構成されるセルユニットと、前記相変化膜の側面に形成されたシリコン窒化膜と、前記ダイオードの側面に形成され、前記シリコン窒化膜より電荷トラップが少ない絶縁膜とを具備することを特徴とする。
本発明によれば、整流素子における整流特性を劣化させることなく、メモリ素子へのフッ素や水素等の不純物の拡散を防止できる半導体記憶装置を提供できる。
実施形態の抵抗変化メモリの主要部を示すブロック図である。 実施形態におけるクロスポイント型メモリセルアレイの斜視図である。 実施形態における二つのメモリセルアレイ内のセルユニットの斜視図である。 実施形態におけるセルユニット内のメモリ素子と整流素子の接続関係を示す図である。 実施形態におけるセルユニット内のメモリ素子と整流素子の接続関係を示す図である。 実施形態における第一及び第二制御回路のレイアウトの第一例を示す図である。 実施形態における第一及び第二制御回路のレイアウトの第一例を示す図である。 実施形態における第一及び第二制御回路のレイアウトの第二例を示す図である。 実施形態における二つのメモリセルアレイの斜視図である。 実施形態における１つのセルユニットの構造を示す斜視図である。 比較例におけるシリコン窒化膜の有無による逆方向電流の変化を示す図である。 実施形態におけるセルユニットの上面図である。 実施形態におけるセルユニットの断面図である。 実施形態におけるセルユニットの第１変形例の断面図である。 実施形態におけるセルユニットの第２変形例の断面図である。 実施形態におけるセルユニットの第３変形例の断面図である。 実施形態におけるセルユニットの上面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの製造方法を示す断面図である。 実施形態におけるセルユニットの変形例の上面図である。 実施形態におけるセルユニットの変形例の断面図である。 実施形態におけるセルユニットの変形例の断面図である。
以下、図面を参照して本発明による実施形態の半導体記憶装置及びその製造方法を説明する。ここでは、半導体記憶装置として、抵抗変化メモリを例に取る。なお、本発明は以下で示される実施形態に限定されず、異なるさまざまな形態で具現される。
［１］ 基本構成
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを含む半導体記憶装置を対象とする。ここで、可変抵抗素子とは、電圧、電流、熱などにより抵抗値が変化する材料からなる素子のことであり、相変化素子とは、相変化により抵抗値やキャパシタンスなどの物性が変化する材料からなる素子のことである。
相変化（相転移）とは以下のものを含む。
・ 金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移
・ 量子状態の相変化（金属-超伝導体転移など）
・ 常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移
・ 常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移
・ 以上の転移の組み合わせからなる転移
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含むことになるが、本明細書では、可変抵抗素子としては、主として、金属酸化物、金属化合物、有機物薄膜、カーボン(Carbon)、カーボンナノチューブなどからなる素子を意味するものとする。
また、本発明は、可変抵抗素子をメモリ素子とするＲｅＲＡＭや、相変化素子をメモリ素子とするＰＣＲＡＭなどの抵抗変化メモリを対象とする。これらの抵抗変化メモリは、メモリセルアレイがクロスポイント型であり、三次元集積化により大きなメモリ容量を実現できると共に、ＤＲＡＭ並みの高速動作が可能であるからである。
クロスポイント型メモリセルアレイでは、選択されたメモリ素子のみに電流を流すために、ワード線とビット線との間にメモリ素子と整流素子とが直列に接続される。
ここで、メモリ素子の抵抗値を変化させる方法として、メモリ素子に印加される電圧の極性を変えることにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法と、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させる方法とがある。
前者は、バイポーラ動作と呼ばれ、後者は、ユニポーラ動作と呼ばれる。
バイポーラ動作は、例えば、磁気ランダムアクセスメモリなどの書き込みに際して双方向電流が必要とされるメモリに採用される。また、本発明の抵抗変化メモリをバイポーラ動作させることも可能である。
なお、本発明の実施形態の抵抗変化メモリは、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさと印加時間とを制御することにより、メモリ素子の抵抗値を少なくとも第一値と第二値との間で可逆変化させるユニポーラ動作を用いて説明する。
クロスポイント型メモリセルアレイを有する抵抗変化メモリ（以下、クロスポイント型抵抗変化メモリ）をユニポーラ動作させる場合、整流素子には、セット／リセット動作及び読み出し動作を正確に行うために、順バイアスが印加されたときの電流が大きく、かつ、逆バイアスが印加されたときの電流が小さく、破壊電圧が大きい、という特性が要求される。
ところで、抵抗変化メモリでは、ビット線とワード線の各クロスポイントに、メモリ素子と整流素子とから構成されるセルユニットが配置され、複数のセルユニット間に酸化膜などの層間絶縁膜が埋め込まれた構造が形成される。
このような構造では、セルユニット間に埋め込まれた酸化膜中からフッ素や水素等の不純物がメモリ素子へ拡散し、メモリ素子の特性を劣化させる可能性がある。
そこで、本発明の実施形態では、メモリ素子の側面にシリコン窒化膜を形成することにより、フッ素や水素等の不純物のメモリ素子への拡散を防止する。
一方、整流素子としてのダイオードの側面にシリコン窒化膜が形成された場合、整流素子における逆方向電流が増大し、整流素子特性の劣化を引き起こす。
そこで、さらに、本発明の実施形態では、整流素子の側面にシリコン酸化膜を形成することにより、整流素子における逆方向電流の増大を抑制する。
以上により、メモリ素子と整流素子から構成されるセルユニットとしての性能を最大限に発揮できる抵抗変化メモリを提供する。
［２］ 実施形態
［２−１］ 全体図
図１は、実施形態の抵抗変化メモリの主要部を示すブロック図である。
抵抗変化メモリ（例えば、チップ）１は、クロスポイント型メモリセルアレイ２を有する。クロスポイント型メモリセルアレイ２は、複数のメモリセルアレイの積層構造から構成される。
クロスポイント型メモリセルアレイ２の第一方向の一端には、第一制御回路３が配置され、第一方向と交差する第二方向の一端には、第二制御回路４が配置される。
第一及び第二制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、積層された複数のメモリセルアレイのうちの一つを選択する。
第一制御回路３は、例えば、ロウアドレス信号に基づいてクロスポイント型メモリセルアレイ２のロウを選択する。また、第二制御回路４は、例えば、カラムアドレス信号に基づいてクロスポイント型メモリセルアレイ２のカラムを選択する。
第一及び第二制御回路３，４は、クロスポイント型メモリセルアレイ２内のメモリ素子に対するデータの書き込み／消去／読み出しを制御する。
第一及び第二制御回路３，４は、積層された複数のメモリセルアレイのうちの一つに対してデータの書き込み／消去／読み出しを行うこともできるし、積層された複数のメモリセルアレイのうちの二つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
ここで、抵抗変化メモリ１においては、例えば、書き込みをセット、消去をリセットと称する。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、それより高いか又は低いかは重要ではない。
また、セット動作において、複数の抵抗値のうちの一つを選択的に書き込めるようにすれば、一つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。また、コントローラ５はチップ１の中に配置されていても良いし、チップ１とは別のホスト（コンピュータ）中に配置されていても良い。
コマンド・インターフェイス回路６は、制御信号に基づいて、ホスト５からのデータがコマンドデータであるか否かを判断し、コマンドデータであれば、それをデータ入出力バッファ７からステートマシーン８に転送する。
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、ホスト５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。
コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。
アドレス信号は、アドレスバッファ９を経由して、第一及び第二制御回路３，４に入力される。
パルスジェネレータ１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。
［２−２］ メモリセルアレイ
図２は、実施形態におけるクロスポイント型メモリセルアレイの斜視図である。
クロスポイント型メモリセルアレイ２は、半導体基板（例えば、シリコン基板）１１上に配置される。なお、クロスポイント型メモリセルアレイ２と半導体基板１１の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が挟まれていても良い。
図２では、一例として、クロスポイント型メモリセルアレイ２が、第三方向（半導体基板１１の主平面に垂直な方向）に積層された４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示しているが、積層されるメモリセルアレイの数は、２つ以上であればよい。
メモリセルアレイＭ１は、第一及び第二方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。
同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、それぞれ、直列接続されるメモリ素子と整流素子（非オーミック素子）とから構成される。
また、半導体基板１１上には、半導体基板１１側から順に、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
半導体基板１１側から奇数番目の導電線、即ち、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第二方向に延びる。
半導体基板１１側から偶数番目の導電線、即ち、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第一方向に延びる。
これら導電線は、ワード線又はビット線として機能する。
最も下の第一番目のメモリセルアレイＭ１は、第一番目の導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作では、導電線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ２は、第二番目の導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作では、導電線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ３は、第三番目の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作では、導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方をワード線とし、他方をビット線として機能させる。
メモリセルアレイＭ４は、第四番目の導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第五番目の導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作では、導電線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び導電線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方をワード線とし、他方をビット線として機能させる。
［２−３］ セルユニット
図３は、実施形態における二つのメモリセルアレイ内のセルユニットの斜視図である。
ここでは、例えば、図２における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットＣＵ１，ＣＵ２を示す。この場合、図２における二つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における二つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
セルユニットＣＵ１，ＣＵ２は、それぞれ、直列に接続されるメモリ素子と整流素子とから構成される。
メモリ素子と整流素子の接続関係については、様々なパターンが存在する。
但し、一つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子の接続関係が同じであることが必要である。
図４及び図５は、実施形態におけるメモリ素子と整流素子の接続関係を示している。
一つのセルユニットにおいて、メモリ素子と整流素子の接続関係は、メモリ素子と整流素子の位置関係が２通り、整流素子の向きが２通りで、合計４通り存在する。従って、二つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、１６通り（４通り×４通り）存在する。
図４及び図５のａ〜ｐは、この１６通りの接続関係を表している。
セルユニットＣＵ１，ＣＵ２において、図面上、下側が半導体基板側である。
本発明の実施形態は、これら１６通りの接続関係の全てに対して適用可能であるが、以下の説明では、主としてａの接続関係を例にする。
［２−４］ 第一及び第二制御回路のレイアウト
図６及び図７は、実施形態における第一及び第二制御回路のレイアウトの第一例を示している。
図２で示した、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当するメモリセルアレイＭｓは、図６に示すように、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、その他端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
メモリセルアレイＭｓ＋１は、図７に示すように、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、導電線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
但し、ｓは、１，３，５，７，…とする。
導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第一方向の一端には、スイッチ素子ＳＷ１を介して第一制御回路３が接続される。スイッチ回路ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１）により制御されるＮチャネルＦＥＴ(field effect transistor)から構成される。
導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第二方向の一端には、スイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
導電線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）の第二方向の一端には、スイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
図８は、実施形態における第一及び第二制御回路のレイアウトの第二例を示している。
第二例のレイアウトが第一例のレイアウトと異なる点は、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第一方向の両端に、それぞれ第一制御回路３が配置され、かつ、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第二方向の両端に、それぞれ第二制御回路４が配置されることにある。
但し、ｓは、１，５，９，１３，…とする。
導電線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第一方向の両端には、それぞれスイッチ素子ＳＷ１を介して第一制御回路３が接続される。スイッチ回路ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１），φｓ＋３（ｉ−１），φｓ＋３（ｉ），φｓ＋３（ｉ＋１）により制御されるＮチャネルＦＥＴから構成される。
導電線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第二方向の両端には、それぞれスイッチ素子ＳＷ２を介して第二制御回路４が接続される。スイッチ回路ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１），φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御されるＮチャネルＦＥＴから構成される。
［２−５］ 動作
上述の抵抗変化メモリの動作について説明する。
図９は、実施形態における二つのメモリセルアレイの斜視図である。
メモリセルアレイＭ１は、図２のメモリセルアレイＭ１に相当し、メモリセルアレイＭ２は、図２のメモリセルアレイＭ２に相当する。
セルユニットＣＵ１，ＣＵ２内のメモリ素子及び整流素子の接続関係は、図４のａに相当する。
Ａ. セット動作
まず、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して書き込み（セット）動作を行う場合について説明する。
選択セルユニットＣＵ１-selの初期状態は、消去（リセット）状態である。
また、リセット状態を高抵抗状態（100kΩ〜1MΩ）とし、セット状態を低抵抗状態（1KΩ〜10kΩ）とする。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から一番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。半導体基板側から二番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から三番目の非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）を電源電位Ｖｓｓに接続する。
この時、選択セルユニットＣＵ１-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からのセット電流Ｉ-setが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
ここで、セット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、１〜２Ｖの電圧を印加し、そのメモリ素子（高抵抗状態）に流すセット電流Ｉ-setの電流密度としては、１×１０５〜１×１０７Ａ／ｃｍ２の範囲内の値にする。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
Ｂ. リセット動作
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して消去（リセット）動作を行う場合について説明する。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から一番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。半導体基板側から二番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から三番目の非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）を電源電位Ｖｓｓに接続する。
この時、選択セルユニットＣＵ１-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からのリセット電流Ｉ-resetが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
ここで、リセット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、１〜３Ｖの電圧を印加し、そのメモリ素子（低抵抗状態）に流すリセット電流Ｉ-resetの電流密度としては、１×１０３〜１×１０６Ａ／ｃｍ２の範囲内の値にする。
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
尚、セット電流Ｉ-setとリセット電流I-resetとは互いに異なる。また、それらを生成するために選択セルユニットＣＵ１-sel内のメモリ素子に印加する電圧値は、メモリ素子を構成する材料に依存する。
Ｃ. 読み出し動作
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して読み出し動作を行う場合について説明する。
選択された導電線Ｌ２（ｉ）を高電位側の電源電位Ｖｄｄに接続し、選択された導電線Ｌ１（ｊ）を低電位側の電源電位Ｖｓｓに接続する。
また、半導体基板側から一番目の導電線のうち、選択された導電線Ｌ１（ｊ）以外の残りの非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）を電源電位Ｖｄｄに接続する。半導体基板側から二番目の導電線のうち、選択された導電線Ｌ２（ｉ）以外の残りの非選択の導電線Ｌ２（ｉ＋１）を電源電位Ｖｓｓに接続する。
さらに、半導体基板側から三番目の非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）を電源電位Ｖｓｓに接続する。
この時、選択セルユニットＣＵ１-sel内の整流素子（ダイオード）には、順バイアスが印加されるため、定電流源からの読み出し電流Ｉ-readが選択セルユニットＣＵ１-sel内のメモリ素子（高抵抗状態又は低抵抗状態）に流れる。
従って、例えば、メモリ素子に読み出し電流Ｉ-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ（抵抗値）を読み出すことができる。
ここで、読み出し電流Ｉ-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流Ｉ-setの値及びリセット電流Ｉ-resetの値よりも十分に小さいことが必要である。
読み出し時にも、セット／リセット時と同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の導電線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の導電線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
また、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の導電線Ｌ２（ｉ）と非選択の導電線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）にも、逆バイアスが印加される。
従って、セルユニット内の整流素子には、逆バイアスが印加されたときの電流が十分に小さく、かつ、破壊電圧が十分に大きい、という特性が要求される。
［２−６］ メモリ素子及び整流素子
本発明の実施形態の抵抗変化メモリに使用されるセルユニット（メモリ素子及び整流素子）について詳細に説明する。セルユニット内のメモリ素子と整流素子との接続関係については、図４のａを例にとる。
図１０は、実施形態における１つのセルユニットの構造を示す斜視図である。
第一方向に延びる導電線Ｌ２（ｉ）上には、電極層１２、ｎ型半導体層１３、真性(intrinsic)半導体層１４、ｐ型半導体層１５、及び電極層１６が順に積層されている。
真性半導体層１４は、不純物がドープされない半導体層、又は真性キャリア密度に対して無視できる程度の極微量の不純物を含む半導体層のことである。すなわち、真性半導体層とは、伝導電子密度と正孔密度とが等しい半導体、理想的には、不純物を全く含まない半導体として定義されるが、極微量のｐ型不純物又はｎ型不純物を含む場合であっても、その濃度が真性キャリア密度に対してはるかに低いとみなされるときは、真性半導体層として取り扱うものとする。
整流素子としてのシリコンｐ-ｉ-ｎダイオードＤ-pinは、ｎ型半導体層１３、真性半導体層１４、及びｐ型半導体層１５から構成される。
電極層１６上には、可変抵抗素子又は相変化素子からなるメモリ素子１７、及び電極層１８が順に積層されている。記憶素子としてのメモリセルＭＣは電極層１６、メモリ素子１７、及び電極層１８から構成される。
さらに、電極層１８上にはマスク材１９が配置され、マスク材１９上には第一方向と交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。マスク材１９は、これらの層１２〜１８を形成する工程でマスクとして使用されるものであり、形成されない場合もある。
Ａ. 比較例
図１０に示したセルユニットが基板上に複数配置され、セルユニット間に層間絶縁膜、例えばシリコン酸化膜が埋め込まれた構造が形成される。このような構造では、シリコン酸化膜中からフッ素や水素等の不純物がメモリ素子１７に拡散し、メモリ素子１７の特性を劣化させる可能性がある。
このため、メモリ素子１７の側面をシリコン窒化膜で覆うことにより、フッ素や水素等の不純物がメモリ素子１７へ拡散するのを防止する構造が用いられる。
しかし、整流素子、すなわちｐ-ｉ-ｎダイオードＤ-pin（ｎ型半導体層１３、真性半導体層１４及びｐ型半導体層１５）の側面に接するようにシリコン窒化膜を形成した場合、逆方向電流が増大し、整流素子の整流特性が劣化する。図１１に、整流素子側面のシリコン窒化膜の有無による逆方向電流の変化を示す。図１１の縦軸はデータの分散値であり、横軸は電流をログスケールで表示している。ここで、整流素子の側面に接するようにシリコン窒化膜を形成した場合、整流素子の側面にシリコン窒化膜を形成しない場合に比べて逆方向電流が増えることが解る。すなわち、整流素子の半導体層とシリコン窒化膜の界面の欠陥を通じて、逆方向電流が増加してしまう。
Ｂ. 実施形態
本発明の実施形態では、メモリ素子１７の側面のみにシリコン窒化膜を形成し、整流素子の側面に接するようにシリコン窒化膜を形成しない。これにより、フッ素や水素等の不純物がメモリ素子１７へ拡散するのを防ぐとともに、整流素子における逆方向電流の増大を抑制する。
以下に、実施形態のセルユニットの構造を詳細に説明する。
図１２は、実施形態におけるメモリ素子及び整流素子から構成されたセルユニットを上面から見た図である。図１３Ａは、図１２におけるＸIII−ＸIII線に沿ったセルユニットの断面図である。図１２に示すように、導電線Ｌ２（ｉ）と導電層Ｌ３（ｊ）の交点に、セルユニットＣＵ２が配置されている。ここで、セルユニットＣＵ２を囲むようにシリコン窒化膜２０が配置されている。正確に言えば、セルユニットＣＵ２のメモリセルＭＣを囲むようにシリコン窒化膜２０が配置されている。
図１３Ａに示すように、第一方向に延びる導電線Ｌ２（ｉ）上には、電極層１２、ｎ型半導体層１３、真性(intrinsic)半導体層１４、及びｐ型半導体層１５が順に積層されている。整流素子としてのシリコンｐ-ｉ-ｎダイオードＤ-pinは、ｎ型半導体層１３、真性半導体層１４、及びｐ型半導体層１５から構成される。
ｎ型半導体層１３内に含まれるｎ型不純物の濃度は、１×１０２０atoms/ｃｍ３以上に設定される。また、ｐ型半導体層１５内に含まれるｐ型不純物の濃度は、１×１０２０atoms/ｃｍ３以上に設定される。不純物の濃度を１×１０２０atoms/ｃｍ３以上に設定することにより、順方向電流を稼ぎつつ、逆方向バイアス時のリーク電流を減らすことができる。
また、ｎ型半導体層１３は膜厚２０ｎｍ以下、真性半導体層１４は膜厚６０〜１２０ｎｍ以上、ｐ型半導体層１５は膜厚２０ｎｍ以下である。
ｐ型半導体層１５上には、電極層１６、可変抵抗素子又は相変化素子からなるメモリ素子（ＲＥ）１７、及び電極層１８が順に積層されている。さらに、電極層１８上にはマスク材１９が配置され、マスク材１９上には第一方向と交差する第二方向に延びる導電線Ｌ３（ｊ）が配置される。
メモリ素子１７の側面、電極層１６，１８の側面、及びマスク材１９の側面には、側壁膜としてのシリコン窒化膜２０が形成されている。シリコン窒化膜２０の底面は、ｐ型半導体層１５の上面に接触している。シリコン窒化膜２０の膜厚は１０ｎｍ以下である。なお、図１３Ａに示したように、シリコン窒化膜２０は、ダイオードの側面、すなわちｎ型半導体層１３、真性半導体層１４、及びｐ型半導体層１５の側面に接するように形成されていない。
言い換えると、シリコン窒化膜２０は、電極層１６、メモリ素子１７、電極層１８、及びマスク材１９の側面を覆うように形成されている。シリコン窒化膜２０はｐ型半導体層１５上に配置され、シリコン窒化膜２０の底面はダイオードの上面、すなわちｐ型半導体層１５の上面に接触している。ここで、シリコン窒化膜２０の底面は少なくともメモリ素子１７の底面以下であれば、塗布系絶縁膜２１からフッ素や水素等の不純物がメモリ素子１７へ拡散するのを防止できる。
また、ｎ型半導体層１３、真性半導体層１４、及びｐ型半導体層１５の側面は、シリコン窒化膜２０の側面に対してセルフアラインに形成されている。このため、ｎ型半導体層１３、真性半導体層１４、及びｐ型半導体層１５の側面は、シリコン窒化膜２０の側面とほぼ一致している。
第一方向及第二方向に平行な面、すなわちメモリ素子１７の膜面に平行な面にてメモリ素子１７及びダイオードを切断したとき、メモリ素子１７の断面積はダイオードの断面積よりも小さい。
また、第一方向及第二方向に平行な面にて、メモリ素子１７及びメモリ素子１７の側面上のシリコン窒化膜２０とダイオードＤ−ｐｉｎの境界で切断したとき、メモリ素子１７及びシリコン窒化膜２０の断面積はダイオードＤ-pinの断面積とほぼ同じである。これは、前述したように、メモリ素子１７の側面上のシリコン窒化膜（側壁膜）２０の側面に対して、ｎ型半導体層１３、真性半導体層１４、及びｐ型半導体層１５の側面が、セルフアラインに形成されているためである。
セルユニットの周囲、すなわちシリコン窒化膜２０の側面、及びダイオードの側面には、層間絶縁膜、例えば塗布系絶縁膜２１が形成されている。塗布系絶縁膜２１は、複数配置されたセルユニット間を分離している。塗布系絶縁膜２１は、例えば、塗布により形成されるシリコン酸化膜系の絶縁膜、ポリシラザンなどからなる。
図１３Ａに示した構造を有するセルユニットでは、メモリ素子１７の側面にシリコン窒化膜２０が形成されているため、塗布系絶縁膜２１からフッ素や水素等の不純物がメモリ素子１７へ拡散するのを防止できる。
一方、整流素子（ｐ-ｉ-ｎダイオード）の側面にはシリコン窒化膜２０が形成されていないため、整流素子の側面にシリコン窒化膜を直接形成した際に起きる逆方向電流の増大を抑制できる。整流素子の側面には、シリコン窒化膜２０より電荷トラップが少ない絶縁膜、例えばシリコン酸化膜系の絶縁膜で覆われていることが好ましい。また、塗布系絶縁膜２１に電荷トラップが多い材料を用いる場合は、図１３Ｂに示すように塗布系絶縁膜２１と整流素子の間に、整流素子の側面に接するように電荷トラップの少ないシリコン酸化膜ＳＯを形成することで得られる。
以上により、セルユニットとしての性能を最大限に発揮することが可能となる。
また、図１４Ａに実施形態の変形例を示す。
図１４Ａは、メモリ素子１７の側壁膜としてのシリコン窒化膜２０の底面が、ダイオードの上面より低く形成された場合を示す。すなわち、メモリ素子１７の側面に形成されたシリコン窒化膜２０の底面が、ｐ型半導体層１５の上面からその内部まで入り込んでいる場合を示す。ここで、シリコン窒化膜２０の底面は、ｐ型半導体層１５の上面よりも低く、ｐ型半導体層１５の下面よりも高い。
図１４Ａに示した変形例においても、図１３Ａに示した実施形態と同様の効果を有する。さらに、この変形例では、シリコン窒化膜２０のセルユニットＣＵを覆う面積が増えることにより、効果的に塗布系絶縁膜２１からフッ素や水素等の不純物がメモリ素子１７へ拡散するのを防止できる。
また、図１４Ｂに示すように、図１３Ｂと同様に、布系酸化膜２１と整流素子の間に、整流素子の側面に接するようにシリコン酸化膜ＳＯを形成することも可能である。
［２−７］ セルユニットの製造方法
本発明の実施形態のセルユニットの製造方法について説明する。ここでは、半導体基板１１上に形成されるセルユニットＣＵ１の製造方法を述べる。
図１５は、実施形態のセルユニットの構造を上面からみた図である。図１６乃至図２２は、それぞれ図１５におけるＸＶＩ−ＸＶＩ線に沿った断面図であり、図２３乃至図２８は、それぞれ図１５におけるＸＸＩＩＩ−ＸＸＩＩＩ線に沿った断面図である。なお、図１５は完成したセルユニットの平面を示しており、図１６乃至図２８に示す製造工程の断面図とは必ずしも一致しない。
まず、図１６に示すように、例えばＣＶＤ(chemical vapor deposition)により、半導体基板１１上に第１導電層（例えば、タングステン）Ｌ１を形成する。なお、第１導電層Ｌ１と半導体基板１１の間には、ＭＯＳトランジスタ等の回路素子や絶縁膜が形成されていても良い。
次に、図１７に示すように、例えばＣＶＤあるいはスパッタにより、第１導電層Ｌ１上に電極層（例えば、窒化チタン）１２を形成する。
さらに、例えばＣＶＤにより、電極層１２上にｎ型不純物、例えばリン（Ｐ）もしくは砒素（Ａｓ）をドープしたｎ型半導体層１３を形成する。第１導電層Ｌ１上に形成された電極層１２は、第１導電層Ｌ１とｎ型半導体層１３とが反応するのを防止する。
続いて、例えばＣＶＤにより、ｎ型半導体層１３上に真性半導体層１４を形成する。さらに、例えばＣＶＤにより、真性半導体層１４上にｐ型不純物、例えばホウ素（Ｂ）をドープしたｐ型半導体層１５を形成する。
ここで、ｎ型半導体層１３内に含まれるｎ型不純物の濃度は、１×１０２０atoms/ｃｍ３以上に設定される。また、ｐ型半導体層１５内に含まれるｐ型不純物の濃度は、１×１０２０atoms/ｃｍ３以上に設定される。不純物の濃度を１×１０２０atoms/ｃｍ３以上に設定することにより、これらにより形成されるダイオードの順方向電流を稼ぎつつ、逆方向バイアス時のリーク電流を減らすことができる。
ｎ型半導体層１３は膜厚２０ｎｍ以下、真性半導体層１４は膜厚６０〜１２０ｎｍ以上、ｐ型半導体層１５は膜厚２０ｎｍ以下である。
次に、図１８に示すように、例えばＣＶＤあるいはスパッタにより、ｐ型半導体層１５上に電極層（例えば、窒化チタン）１６を形成する。さらに、例えばＣＶＤにより、電極層１６上にメモリ素子（可変抵抗素子または相変化素子）となる可変抵抗膜または相変化膜１７を形成する。
さらに、例えばＣＶＤあるいはスパッタにより、可変抵抗膜または相変化膜１７上に電極層（例えば、窒化チタン）１８を形成する。さらに、例えばＣＶＤにより、電極層１８上にマスク材（例えば、タングステン）１９を形成する。
その後、リソグラフィ法及び異方性エッチング（例えば、ＲＩＥ(reactive ion etching)）により、レジストパターン及びマスク材１９をエッチング時のマスクとして用い、図１９に示すように、マスク材１９、電極層１８、可変抵抗膜または相変化膜１７、及び電極層１６を順次エッチングする。
これにより、マスク材１９、電極層１８、可変抵抗膜または相変化膜１７、及び電極層１６は、第二方向に延びるラインパターンとなる。ここで、図１４Ａに示す形状を製造する場合は、さらにエッチングを進め、ｐ型半導体層１５の上部の一部を取り除く。この場合のエッチングはマスク材１９で覆われていない電極層１６を完全に除去するためのオーバーエッチングを使用しても良い。その結果、工程を簡略化することができる。
次に、例えばＣＶＤにより、図１９に示した構造上、すなわちマスク材１９上及びｐ型半導体層１５上にシリコン窒化膜２０を形成する。このとき、シリコン窒化膜２０の膜厚は１０ｎｍ以下である。ここで、ｐ型半導体層１５の上部の一部を取り除いた場合には、シリコン窒化膜２０の底面が、ｐ型半導体層１５の上面からその内部まで入り込むことになる。
続いて、異方性エッチング（例えば、ＲＩＥ）により、シリコン窒化膜２０をエッチングして、図２０に示すように、可変抵抗膜または相変化膜１７の側面、電極層１６，１８の側面、及びマスク材１９の第一方向に露出した側面にシリコン窒化膜２０を残す。すなわち、可変抵抗膜または相変化膜１７の第一方向の側面に、側壁膜としてのシリコン窒化膜２０を形成する。
続いて、図２１に示すように、マスク材１９及びシリコン窒化膜２０をマスクとして用い、異方性エッチング（例えば、ＲＩＥ）により、ｐ型半導体層１５、真性導体層１４、ｎ型半導体層１３、電極層１２、及び第１導電層Ｌ１を順次エッチングする。これにより、第１導電層Ｌ１は第二方向に延びる導電線Ｌ１（ｊ）となり、さらに導電線Ｌ１（ｊ）上にはセルユニットＣＵ１の第一方向の側面が形成される。導電線Ｌ１（ｊ）は、例えばワード線（もしくはビット線）となる。
ここで、図１３Ｂに示す形状を製造する場合は、シリコン酸化膜をリコン窒化膜２０上と、ｐ型半導体層１５、真性半導体層１４、ｎ型半導体層１３、電極層１２、及び導電線Ｌ１（ｊ）の側面に形成し、異方性エッチングにより、シリコン酸化膜をリコン窒化膜２０上と、ｐ型半導体層１５、真性半導体層１４、ｎ型半導体層１３、電極層１２、及び導電線Ｌ１（ｊ）の側面に残存させる。
次に、例えばスピンコートにより、図２２に示すように、セルユニットＣＵ１の第一方向の側面上に、層間絶縁膜、例えば塗布系絶縁膜２１を形成する。すなわち、シリコン窒化膜２０上と、ｐ型半導体層１５、真性半導体層１４、ｎ型半導体層１３、電極層１２、及び導電線Ｌ１（ｊ）の側面に塗布系絶縁膜２１を形成する。言い換えると、複数の、図２１に示した構造間に塗布系絶縁膜２１を埋め込む。塗布系絶縁膜２１は、例えば塗布により形成されるシリコン酸化膜系の絶縁膜、ポリシラザンなどからなる。
さらに、例えばＣＭＰにより、塗布系絶縁膜２１の上面を平坦化し、塗布系絶縁膜２１の上面とマスク材１９の上面とが、第三方向のほぼ同じ位置に配置されるようにする。このときのＸＸＩＩＩ−ＸＸＩＩＩ線に沿った断面を図２３に示す。
次に、マスク材１９をさらに堆積させ、マスク材１９を第１方向に延びるラインパターンに形成する。このマスク材１９をマスクとして、リソグラフィ法及び異方性エッチング（例えば、ＲＩＥ）により、図２４に示すように、塗布系絶縁膜２１、電極層１８、可変抵抗膜または相変化膜１７、及び電極層１６を順次エッチングする。その結果、電極層１８、可変抵抗膜または相変化膜１７、及び電極層１６が第二方向において互いに分離される
さらに、例えばＣＶＤにより、図２４に示した構造上、すなわちマスク材１９上及びｐ型半導体層１５上にシリコン窒化膜２０を形成する。このとき、シリコン窒化膜２０の膜厚は１０ｎｍ以下である。
続いて、異方性エッチング（例えば、ＲＩＥ）により、シリコン窒化膜２０をエッチングして、図２５に示すように、可変抵抗膜または相変化膜１７の側面、電極層１６，１８の側面、及びマスク材１９の第二方向に露出した側面にシリコン窒化膜２０を残す。すなわち、可変抵抗膜または相変化膜１７の第二方向の側面に、側壁膜としてのシリコン窒化膜２０を形成する。
続いて、図２６に示すように、マスク材１９及びシリコン窒化膜２０をマスクとして用い、異方性エッチング（例えば、ＲＩＥ）により、ｐ型半導体層１５、真性導体層１４、ｎ型半導体層１３、及び電極層１２を順次エッチングする。
これにより、導電線Ｌ１（ｊ）上には、セルユニットＣＵ１の第二方向の側面が形成される。この結果、導電線Ｌ１（ｊ）上には、可変抵抗膜または相変化膜１７及びダイオードから構成されたピラー形状のセルユニットＣＵ１が形成される。さらに、可変抵抗膜または相変化膜１７の全ての側面のみに、シリコン窒化膜２０が形成された構造とすることができる。
ここで、図１３Ｂに示すメモリセルを製造する場合は、シリコン酸化膜をリコン窒化膜２０上と、ｐ型半導体層１５、真性半導体層１４、ｎ型半導体層１３、電極層１２、及び導電線Ｌ１（ｊ）の側面に形成し、異方性エッチングにより、シリコン酸化膜をリコン窒化膜２０上と、ｐ型半導体層１５、真性半導体層１４、ｎ型半導体層１３、電極層１２、及び導電線Ｌ１（ｊ）の側面に残存させる。
次に、例えばスピンコートにより、図２７に示すように、セルユニットＣＵ１の第二方向の側面上に、層間絶縁膜、例えば塗布系絶縁膜２１を形成する。すなわち、シリコン窒化膜２０上と、ｐ型半導体層１５、真性半導体層１４、ｎ型半導体層１３、及び電極層１２の側面に塗布系絶縁膜２１を形成する。言い換えると、複数の、図２６に示した構造間に塗布系絶縁膜２１を埋め込む。
さらに、例えばＣＭＰにより、塗布系絶縁膜２１の上面を平坦化し、塗布系絶縁膜２１の上面とマスク材１９の上面とが、第三方向のほぼ同じ位置に配置されるようにする。
その後、図２８に示すように、マスク材１９上に、第一方向に延びる導電線Ｌ２（ｉ）を形成する。導電線Ｌ２（ｉ）は、例えばビット線（もしくはワード線）となる。
以上の工程により、実施形態のセルユニットＣＵ１が製造される。さらに、以上の工程を繰り返すことにより、三次元クロスポイント型メモリセルアレイを製造することができる。
前述した製造方法によりセルユニットを形成すれば、メモリ素子となる可変抵抗膜または相変化膜１７の側面のみにシリコン窒化膜を形成できる。
なお、前述した製造方法において、導電線Ｌ２（ｉ）の形成は、セルユニットＣＵ１上に形成されるセルユニットＣＵ２の第二方向の側面を形成する工程を用いて行ってもよい。また、マスク材１９を残す例を示したが、このマスク材１９はエッチング工程後に除去してもよい。
さらに、セルユニットＣＵ１の側面上に、塗布により塗布系絶縁膜２１を形成したが、ＣＶＤによりシリコン酸化膜を形成してもよい。
また、前述したｎ型半導体層１３、真性半導体層１４及びｐ型半導体層１５は、エピタキシャル成長により、アモルファスシリコンとして形成することも可能である。本実施形態によれば、従来構造よりも逆方向電流を減らすことができるため、エピタキシャルシリコンよりも逆方向電流が多く流れるアモルファスシリコンを用いることが可能となる。一方、シリコンをエピタキシャル成長により形成する場合は、導電線Ｌ１（ｊ）及び電極層１２などを開口してシリコン基板を露出させておき、このシリコン基板上にアモルファスシリコンを堆積させ、熱を加えることによりエピタキシャル化させるなどの方法が用いられる。ここで、整流素子にアモルファスシリコンを用いることによりエピタキシャルシリコンを成長させるために必要な熱工程が不要となる。その結果、熱によるメモリ素子へのフッ素や水素等の不純物の拡散を減らすことができる。
ダイオードを構成するｎ型半導体層１３、真性半導体層１４及びｐ型半導体層１５をエピタキシャル成長により形成すれば、ＣＶＤによりダイオードを形成した場合と比べて、ダイオードの整流特性が良好となる。
［２−８］ 材料例
以下に、セルユニットに使用される材料例を説明する。
ｐ-ｉ-ｎダイオードを構成するｐ型半導体層、真性半導体層及びｎ型半導体層は、ぞれぞれ、Ｓｉ、ＳｉＧｅ、ＳｉＣ、Ｇｅ、Ｃ、ＧａＡｓ、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択される。
ｐ型半導体層（陽極層）は、ｐ型Ｓｉ、ＴｉＯ２、ＺｒＯ２、ＩｎＺｎＯｘ、ＩＴＯ、Ｓｂを含むＳｎＯ２、Ａｌを含むＺｎＯ、ＡｇＳｂＯ３、ＩｎＧａＺｎＯ４、ＺｎＯ・ＳｎＯ２のうちの一つであるのが好ましい。
ｎ型半導体層（陰極層）は、ｎ型Ｓｉ、ＮｉＯｘ、ＺｎＯ、Ｒｈ２Ｏ３、Ｎを含むＺｎＯ、Ｌａ２ＣｕＯ４のうちの一つであるのが好ましい。
p型半導体層、真性半導体層及びｎ型半導体層の結晶状態は、アモルファス状態、単結晶状態、及び多結晶状態のいずれであっても構わない。
ワード線／ビット線として機能する導電線は、Ｗ、ＷＳｉ、ＮｉＳｉ、ＣｏＳｉなどから構成される。
電極層は、Ｐｔ、Ａｕ、Ａｇ、ＴｉＡｌＮ、ＳｒＲｕＯ、Ｒｕ、ＲｕＮ、Ｉｒ、Ｃｏ、Ｔｉ、ＴｉＮ、ＴａＮ、ＬａＮｉＯ、Ａｌ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、Ｒｈ、ＴａＡｌＮなどから構成される。電極層は、バリアメタル層又は接着層としての機能を同時に有していてもよい。
メモリ素子は、例えば、二元系又は三元系の金属酸化物から構成される。
［３］ 結び
本発明の実施形態によれば、整流素子における整流特性を劣化させることなく、メモリ素子へのフッ素や水素等の不純物の拡散を防止できる。これにより、セルユニットとしての性能を最大限に発揮できる半導体記憶装置を提供できる。
また、図２９ＡのＸＩＩＩ線に沿った断面図である図２９Ｂ、及び図２９ＡのＸＸＶ線に沿った断面図である図２９Ｃに示すように、メモリセルＭＣの全側面ではなく第一方向における２側面のみにシリコン窒化膜２０が配置されていても良い。少なくとも第一方向におけるメモリセルＭＣの２側面においては塗布系絶縁膜２１からフッ素や水素等の不純物がメモリ素子１７へ拡散するのを防止できる。さらに、整流素子の側面に接するようにシリコン窒化膜が形成されていないため、整流素子における逆方向電流が増大することはない。
また、前述した実施形態には種々の段階の発明が含まれており、実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
１…抵抗変化メモリ、２…クロスポイント型メモリセルアレイ、３…第一制御回路、４…第二制御回路、５…コントローラ（ホスト）、６…コマンド・インターフェイス回路、７…データ入出力バッファ、８…ステートマシーン、９…アドレスバッファ、１０…パルスジェネレータ、１１…半導体基板、１２…電極層、１３…ｎ型半導体層、１４…真性半導体層、１５…ｐ型半導体層、１６…電極層、１７…メモリ素子、１８…電極層、１９…マスク材、２０…シリコン窒化膜、２１…塗布系酸化膜。

Claims (5)

  1. 第一方向に延びる第１導電線と、
    前記第一方向と交差する第二方向に延びる第２導電線と、
    前記第１導電線と前記第２導電線との間に直列接続された、相変化膜とｐ型半導体層及びｎ型半導体層を含むダイオードとから構成されるセルユニットと、
    前記相変化膜の側面に形成されたシリコン窒化膜と、
    前記ダイオードの側面に形成され、前記シリコン窒化膜より電荷トラップが少ない絶縁膜と、
    を具備することを特徴とする半導体記憶装置。
  2. 前記相変化膜の側面に形成された前記シリコン窒化膜の底面は、前記ダイオードの上面以下であることを特徴とする請求項１に記載の半導体記憶装置。
  3. 前記第一方向及前記第二方向に平行な面にて前記相変化膜及び前記ダイオードを切断したとき、
    前記相変化膜の断面積は前記ダイオードの断面積よりも小さいことを特徴とする請求項１または２に記載の半導体記憶装置。
  4. さらに、前記ダイオードの側面に接するようにシリコン酸化膜が形成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記ｐ型半導体層及び前記ｎ型半導体層は、アモルファスシリコンであることを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015076609A (ja) * 2013-10-07 2015-04-20 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ Ｒｒａｍ用のセレクタ
JP2017510983A (ja) * 2014-02-25 2017-04-13 マイクロン テクノロジー， インク． クロスポイントメモリおよびその製造方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5439147B2 (ja) 2009-12-04 2014-03-12 株式会社東芝 抵抗変化メモリ
US8164092B2 (en) * 2010-10-18 2012-04-24 The University Of Utah Research Foundation PIN structures including intrinsic gallium arsenide, devices incorporating the same, and related methods
US9214628B2 (en) * 2010-12-03 2015-12-15 Panasonic Intellectual Property Management Co., Ltd. Nonvolatile memory element, nonvolatile memory device, and manufacturing method for the same
JP5295465B2 (ja) * 2011-02-23 2013-09-18 パナソニック株式会社 不揮発性記憶素子及びその製造方法
JP2012182312A (ja) * 2011-03-01 2012-09-20 Toshiba Corp 半導体装置の製造方法
US9385316B2 (en) * 2014-01-07 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM retention by depositing Ti capping layer before HK HfO
US9577010B2 (en) * 2014-02-25 2017-02-21 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US11223014B2 (en) 2014-02-25 2022-01-11 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US9484196B2 (en) 2014-02-25 2016-11-01 Micron Technology, Inc. Semiconductor structures including liners comprising alucone and related methods
US10003022B2 (en) 2014-03-04 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with conductive etch-stop layer
US10249819B2 (en) 2014-04-03 2019-04-02 Micron Technology, Inc. Methods of forming semiconductor structures including multi-portion liners
US9679945B2 (en) * 2015-09-04 2017-06-13 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing the same
US10504961B2 (en) * 2018-03-16 2019-12-10 Micron Technology, Inc. Methods of forming integrated circuitry
US10930705B2 (en) * 2018-03-28 2021-02-23 International Business Machines Corporation Crystallized silicon vertical diode on BEOL for access device for confined PCM arrays
JP2021150453A (ja) 2020-03-18 2021-09-27 キオクシア株式会社 不揮発性半導体記憶装置
CN112368771B (zh) * 2020-10-10 2023-06-23 长江先进存储产业创新中心有限责任公司 用于使用层压间隙填充来减少3d交叉点存储器阵列中的热串扰的方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007019559A (ja) 2006-10-23 2007-01-25 Hitachi Ltd 半導体記憶装置及びその製造方法
KR100780964B1 (ko) * 2006-11-13 2007-12-03 삼성전자주식회사 셀 다이오드를 구비하는 상변화 메모리 소자 및 그의제조방법
KR100810617B1 (ko) * 2007-02-09 2008-03-06 삼성전자주식회사 멀티 비트 상전이 메모리소자 및 그 제조방법
KR100819560B1 (ko) * 2007-03-26 2008-04-08 삼성전자주식회사 상전이 메모리소자 및 그 제조방법
KR100883412B1 (ko) * 2007-05-09 2009-02-11 삼성전자주식회사 자기 정렬된 전극을 갖는 상전이 메모리소자의 제조방법,관련된 소자 및 전자시스템
KR100881055B1 (ko) * 2007-06-20 2009-01-30 삼성전자주식회사 상변화 메모리 유닛, 이의 제조 방법, 이를 포함하는상변화 메모리 장치 및 그 제조 방법
US7838860B2 (en) * 2007-06-21 2010-11-23 Qimonda Ag Integrated circuit including vertical diode
JP5175525B2 (ja) 2007-11-14 2013-04-03 株式会社東芝 不揮発性半導体記憶装置
US7838341B2 (en) * 2008-03-14 2010-11-23 Ovonyx, Inc. Self-aligned memory cells and method for forming
WO2009128142A1 (ja) 2008-04-15 2009-10-22 株式会社 東芝 情報記録再生装置
US7888665B2 (en) * 2008-08-21 2011-02-15 Qimonda Ag Integrated circuit including memory cell having cup-shaped electrode interface
US8008213B2 (en) * 2008-09-30 2011-08-30 Sandisk 3D Llc Self-assembly process for memory array
KR101588852B1 (ko) * 2008-10-31 2016-01-26 삼성전자주식회사 반도체 소자 및 그 형성방법
KR20100052300A (ko) * 2008-11-10 2010-05-19 주식회사 하이닉스반도체 상변화 기억 소자 및 그의 제조방법

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015076609A (ja) * 2013-10-07 2015-04-20 アイメック・ヴェーゼットウェーＩｍｅｃ Ｖｚｗ Ｒｒａｍ用のセレクタ
JP2017510983A (ja) * 2014-02-25 2017-04-13 マイクロン テクノロジー， インク． クロスポイントメモリおよびその製造方法
JP2018198321A (ja) * 2014-02-25 2018-12-13 マイクロン テクノロジー， インク． クロスポイントメモリおよびその製造方法
US10854674B2 (en) 2014-02-25 2020-12-01 Micron Technology, Inc. Cross-point memory and methods for fabrication of same
US11600665B2 (en) 2014-02-25 2023-03-07 Micron Technology, Inc. Cross-point memory and methods for fabrication of same

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