KR101588852B1 - 반도체 소자 및 그 형성방법 - Google Patents
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Abstract
반도체 소자 및 그 형성방법이 제공된다. 이 반도체 소자의 형성방법은 기판 상에 식각 저지막 및 층간 절연막을 차례로 형성하는 것, 개구부 및 언더 컷 영역을 형성하되, 개구부는 식각 저지막 및 층간 절연막을 차례로 관통하고, 언더 컷 영역은 개구부 내 식각 저지막이 옆으로 리세스되어 정의되는 것, 및 선택적 에피택시얼 성장 공정을 수행하여 개구부 내에 반도체 패턴을 형성하는 것을 포함한다.
선택적 에피택시얼, 식각 저지막
Description
본 발명은 반도체 소자 및 그 형성방법에 관한 것이다.
전자 기기의 소형화 및/또는 다기능화에 따라 이에 내장되는 반도체 소자가 고집적화될 것이 요구되고 있다. 고집적화된 반도체 소자를 구현하기 위해서는 여러가지 요인이 있을 수 있으나, 소자를 구성하는 요소들이 기존 크기에서와 동일한 특성을 유지하되, 보다 감소된 크기로 형성되는 것이 일 요인으로 작용할 수 있다.
소자를 구성하는 요소들이 형성될 때 결함이 발생될 수 있다. 상기 결함들은 공정 도중 발생하는 불순물 등에 의한 것일 수도 있으나, 주변의 다른 요소들에 기인할 수도 있다. 상기 결함들에 의하여 상기 소자를 구성하는 요소들의 특성이 열화될 수 있다.
본 발명의 실시예들이 해결하고자 하는 일 기술적 과제는 신뢰성이 향상된 반도체 소자 및 그 형성방법을 제공하는 것이다.
본 발명의 실시예들이 해결하고자 하는 다른 기술적 과제는 보다 고집적화된 반도체 소자 및 그 형성방법을 제공하는 것이다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성방법이 제공된다. 이 반도체 소자의 형성방법은 기판 상에 식각 저지막 및 층간 절연막을 차례로 형성하는 것; 개구부 및 언더 컷 영역을 형성하되, 상기 개구부는 상기 식각 저지막 및 층간 절연막을 차례로 관통하고, 상기 언더 컷 영역은 상기 개구부 내 식각 저지막이 옆으로 리세스(recess)되어 정의되는 것; 및 선택적 에피택시얼 성장 공정을 수행하여 상기 개구부 내에 반도체 패턴을 형성하는 것을 포함할 수 있다.
일 실시예에 있어서, 상기 언더 컷 내에 스페이서를 형성하는 것을 더 포함할 수 있다.
일 실시예에 있어서, 상기 스페이서는 상기 선택적 에피택시얼 성장 공정에 의하여 상기 반도체 패턴과 동시에 형성될 수 있다.
일 실시예에 있어서, 상기 스페이서는 상기 반도체 패턴을 형성하기 전에 형성되고, 상기 스페이서를 형성하는 것은, 상기 언더 컷 영역을 채우는 스페이서막을 상기 기판 상에 콘포말하게 형성하는 것; 및 상기 스페이서막을 전면 이방성 식각하는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자가 제공된다. 이 반도체 소자는 기판 상에 차례로 적층된 식각 저지막 및 층간 절연막; 및 상기 층간 절연막 및 식각 저지막을 연속적으로 관통하는 개구부 내에 배치된 반도체 패턴을 포함하되, 상기 반도체 패턴은 상기 개구부 내 식각 저지막이 옆으로 리세스되어 정의 된 언더 컷 영역의 측면과 이격될 수 있다.
일 실시예에서 상기 스페이서는 다결정 상태이고, 상기 반도체 패턴은 단결정 상태일 수 있다.
일 실시예에서 상기 스페이서는 상기 반도체 패턴과 이격될 수 있다.
일 실시예에서 상기 스페이서는 상기 층간 절연막과 동일한 물질을 포함할 수 있다.
일 실시예에서 상기 스페이서는 연장되어 상기 개구부의 층간 절연막으로 이루어진 측벽과 반도체 패턴 사이에 개재될 수 있다.
본 발명의 실시예들에 의하면, 식각 저지막 및 층간 절연막에 의해 개구부가 정의되고 상기 식각 저지막이 옆으로 리세스되어 언더 컷 영역이 정의될 수 있다. 기판으로부터 성장되는 반도체 패턴은 상기 식각 저지막의 영향을 받지 않고 선택적 에피택시얼 성장 공정에 의해 형성되므로 균일한 단결정 상태로 형성될 수 있다. 또한, 상기 언더 컷 영역에 형성되는 스페이서에 의해 상기 식각 저지막이 상기 반도체 패턴의 형성시 끼치는 영향을 배제할 수 있다. 이에 따라 상기 반도체 패턴은 우수한 막 특성을 가지므로 소자의 신뢰성이 향상될 수 있다.
이하, 참조된 도면을 참조하여 본 발명의 실시예들에 따른 비휘발성 기억 소자가 설명된다. 설명되는 실시예들은 본 발명의 사상을 당업자가 용이하게 이해할 수 있도록 제공되는 것으로, 이에 의해 본 발명이 한정되지 않는다. 본 발명의 실 시예들은 본 발명의 기술적 사상 및 범위 내에서 다른 형태로 변형될 수 있다. 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다. 본 명세서에서 일 구성요소가 다른 구성요소 '상에' 위치한다는 것은 일 구성요소 상에 다른 구성요소가 직접 위치한다는 의미는 물론, 상기 일 구성요소 상에 제3 의 구성요소가 더 위치할 수 있다는 의미도 포함한다. 본 명세서 각 구성요소 또는 부분 등을 제1, 제2 등의 표현을 사용하여 지칭하였으나, 이는 명확한 설명을 위해 사용된 표현으로 이에 의해 한정되지 않는다. 도면에 표현된 구성요소들의 두께 및 상대적인 두께는 본 발명의 실시예들을 명확하게 표현하기 위해 과장된 것일 수 있다.
도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 형성방법이 설명된다. 도 1을 참조하면, 기판(110) 상에 식각 저지막(120) 및 층간 절연막(130)이 차례로 형성될 수 있다. 상기 기판(110)은 단결정 상태의 기저 반도체 층을 포함할 수 있다. 상기 기저 반도체 층은 반도체 기판의 일부이거나, 반도체 기판 상에 배치될 수 있다. 상기 식각 저지막(120)은 상기 층간 절연막(130)에 대해 식각 선택비를 갖는 물질로 형성될 수 있다. 상기 식각 저지막(120)을 형성하기 전에 기판(110) 상에 버퍼 산화막을 형성할 수 있다. 상기 버퍼 산화막은 상기 식각 저지막(120) 및 기저 반도체층 간의 스트레스를 완화시킬 수 있다.
상기 층간 절연막(130)을 패터닝하여 상기 식각 저지막(120)을 노출시키는 예비 개구부(134)가 형성될 수 있다. 상기 예비 개구부(134)는 상기 층간 절연막(130) 상에 마스크 패턴을 형성한 후, 상기 층간 절연막(130)에 대해 이방성 식 각을 수행하여 형성될 수 있다.
도 2를 참조하면, 상기 예비 개구부(134)에 노출된 상기 식각 저지막(120)이 등방성 식각되어 개구부(135) 및 언더 컷 영역(undercut region, 125)이 형성될 수 있다. 상기 개구부(135)는 상기 층간 절연막(130) 및 식각 저지막(120)을 연속적으로 관통하여 상기 기판(110)의 기저 반도체 층을 노출시킬 수 있다. 상기 언더 컷 영역(125)은 상기 개구부(135) 내 식각 저지막(120)이 옆으로 리세스되어 정의될 수 있다. 구체적으로 상기 언더 컷 영역(125)은 상기 개구부 내 상기 식각 저지막(120)이 상기 예비 개구부(134)의 측벽으로부터 옆으로 리세스되어 정의될 수 있다. 이로써, 상기 언더 컷 영역(125)은 상기 리세스된 식각 저지막(120)으로 이루어진 측벽을 가질 수 있다. 상기 언더 컷 영역(125)은 상기 개구부(135)와 연통될 수 있다. 즉, 상기 언더 컷 영역(125)은 상기 개구부(135)를 향하는 개방된 입구를 가질 수 있다. 이하에서 상기 언더 컷 영역(125)의 입구로부터 상기 언더 컷 영역의 측벽까지의 거리를 상기 언더 컷 영역(125)의 길이로 정의한다. 상기 등방성 식각은 상기 식각 저지막(120)에 대한 식각률이 상기 층간 절연막(130)에 대한 식각률보다 높은 식각 용액을 사용하여 수행될 수 있다. 예를 들어, 상기 식각 저지막(120)이 실리콘 질화물을 포함하고, 상기 층간 절연막(130)이 실리콘 산화물을 포함하는 경우, 상기 식각 용액은 인산을 포함할 수 있다.
도 3을 참조하면, 상기 노출된 기저 반도체층을 시드층(seed layer)으로 사용하여 선택적 에피택시얼 성장(Selective Epitaxial Growth:SEG) 공정을 수행할 수 있다. 이로써 상기 개구부(135)내에 반도체 패턴(140)이 형성될 수 있다. 상기 반도체 패턴(140)은 단결정 상태로 형성될 수 있다. 상기 반도체 패턴(140) 내에 다이오드가 형성될 수 있다. 이와는 달리 상기 반도체 패턴(140)은 다른 용도로 사용될 수도 있다. 다이오드가 상기 반도체 패턴(140) 내에 형성되는 경우에 상기 반도체 패턴(140)은 서로 다른 도펀트들로 도핑되고 서로 접촉된 n형 영역 및 p형 영역을 포함할 수 있다. 상기 p형 및 n형 영역들은 인 시츄(in situ)로 도핑되거나 이온 주입에 의해 도핑될 수 있다.상기 반도체 패턴(140)의 형성 전에 세정 공정이 더 수행될 수 있다. 상기 세정 공정은 예컨대 불산(HF) 용액을 사용하여 수행될 수 있다.
상기 선택적 에피택시얼 성장 공정의 공정 가스는 반도체 소스 가스를 포함할 수 있다. 또한, 상기 선택적 에피택시얼 성장 공정의 공정 가스는 도펀트 소스 가스를 포함할 수 있다.
이에 더하여, 상기 선택적 에피택시얼 성장 공정의 공정 가스는 에천트(etchant)를 더 포함할 수 있다. 상기 선택적 에피택시얼 성장 공정시에, 상기 층간 절연막(120)으로 이루어진 상기 개구부(135)의 측벽 상에 다결정 상태의 반도체 부산물이 성장될 수 있다. 이 경우에, 상기 에천트에 의하여 상기 반도체 부산물이 제거될 수 있다. 상기 에천트는 예를 들면 염소(Cl)를 포함할 수 있다.
다결정 상태의 상기 반도체 부산물은 단결정 상태인 상기 반도체 패턴(140)보다 빠르게 식각될 수 있다. 또한, 상기 다결정 반도체 부산물 및 상기 개구부(135)의 측벽간 결합력은 상기 반도체 패턴(140) 내 반도체 원소들간 결합력에 비하여 적을 수 있다. 이에 따라, 상기 에천트에 의하여 상기 다결정 반도체 부산 물이 제거되는 양은 상기 에천트에 의하여 상기 반도체 패턴(140)이 식각되는 양에 비하여 월등히 많을 수 있다. 그 결과, 상기 다결정 반도체 부산물이 제거됨과 더불어 상기 반도체 패턴(140)을 성장시킬 수 있다.
상기 반도체 패턴(140)의 형성시, 상기 언더 컷 영역(125) 내에 스페이서(124)가 함께 형성될 수 있다. 상기 스페이서(124)는 상기 반도체 패턴(140)과 다른 결정상태를 갖는 물질로 형성될 수 있다. 예를 들어, 상기 반도체 패턴(140)은 단결정으로 형성되고, 상기 스페이서(124)는 상기 식각 저지막(122)을 시드층으로 하여 다결정으로 형성될 수 있다. 상기 스페이서(124)는 공정 조건 및 상기 언더 컷 영역(126)의 길이에 따라 형성되지 않을 수도 있다.
상기 스페이서(124)가 성장되어 상기 언더 컷 영역(125)을 채우기 전에, 상기 반도체 패턴(140)이 성장하여 상기 언더 컷 영역(125)이 닫힐 수 있다. 상기 언더 컷 영역(125)의 길이는 이 조건을 충족하도록 조절될 수 있다. 이에 의해 상기 반도체 패턴(140)은 상기 언더 컷 영역(125)으로부터 성장된 상기 스페이서(124)와 접하지 않고 성장될 수 있다. 즉, 상기 스페이서(124)는 적어도 일부가 상기 반도체 패턴(140)으로부터 이격되도록 형성될 수 있다. 이에 따라, 상기 스페이서(124)와 상기 반도체 패턴(140) 사이에 공극(孔隙)이 형성될 수 있다. 상기 반도체 패턴(140)은 상기 개구부(135)의 측벽과 다른 물질로 형성된 상기 식각 저지막(122) 및/또는 스페이서(124)의 영향을 받지 않고 성장되므로 결함(defect)이 감소된 균일한 단결정막으로 성장될 수 있다.
도 4를 참조하여, 본 발명의 일 실시예에 따른 반도체 소자의 다른 형성방법 이 설명된다. 도 1 내지 도 3을 참조하여 설명된 내용은 일부 생략될 수 있다. 식각 저지막(120) 및 층간 절연막(130)을 연속적으로 패터닝하여, 상기 기판(110) 상에 개구부(135)를 형성할 수 있다. 상기 개구부(135)는 상기 층간 절연막(130) 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 마스크로 사용하여 이방성 식각을 수행하여 형성될 수 있다. 상기 이방성 식각은 기저 반도체 층이 노출될 때까지 수행될 수 있다. 상기 이방성 식각은 상기 층간 절연막(130)을 식각하는 제1 이방성 식각 및 상기 식각 저지막(120)을 식각하는 제2 이방성 식각을 포함할 수 있다.
다시 도 2를 참조하면, 상기 개구부(135) 내 상기 식각 저지막(120)을 옆으로 리세스하여 언더 컷 영역(125)을 형성할 수 있다. 상기 식각 저지막(120)은 등방성 식각으로 리세스될 수 있다. 상기 언더 컷 영역(125)을 형성한 후에, 세정공정이 더 진행될 수 있다. 즉 본 방법에 따르면, 상기 개구부(135)를 먼저 형성한 후에, 상기 언더 컷 영역(125)을 형성할 수 있다.
이하, 반도체 패턴(140)의 형성 방법은 도 3을 참조하여 상술한 방법과 동일할 수 있다.
다음으로, 도 3을 다시 참조하여, 본 발명의 일 실시예에 따른 반도체 소자가 설명된다. 기판(110) 상에 식각 저지막(120) 및 상기 식각 저지막(120) 상의 층간 절연막(130)이 배치된다. 상기 기판(110)은 단결정 상태의 기저 반도체 층을 포함할 수 있다. 상기 기저 반도체 층은 반도체 기판의 일부 영역 및/또는 반도체 기판 상에 형성된 단결정 패턴일 수 있다. 상기 기판(110) 상에 상기 층간 절연막(130) 및 식각 저지막(120)을 연속적으로 관통하는 개구부(135)가 제공된다. 상 기 개구부(135)는 상기 기저 반도체 층을 노출시키며, 상기 층간 절연막(130)에 의해 측벽의 일부가 정의될 수 있다.
상기 식각 저지막(120)의 측벽 상에 스페이서(124)가 배치될 수 있다. 상기 스페이서(124)는 상기 층간 절연막(130) 아래 정의된 언더 컷 영역(125) 내에 위치할 수 있다. 상기 언더 컷 영역(125)은 상기 층간 절연막(130)의 하부에 위치하되, 상기 식각 저지막(120)의 측벽에 의해 정의되는 측벽을 가질 수 있다. 상기 스페이서(124)는 상기 언더 컷 영역(125)의 외부로 연장되지 않을 수 있다. 상기 스페이서(124)는 다결정 상태일 수 있다.
상기 개구부(135) 내에 반도체 패턴(140)이 위치할 수 있다. 상기 반도체 패턴(140)은 상기 기저 반도체층과 동일한 결정 상태를 갖는 패턴일 수 있다. 즉, 상기 반도체 패턴(140)은 단결정 상태일 수 있다. 상기 반도체 패턴(140)은 다이오드를 형성하기 위한 패턴일 수 있으나, 개구부 내에 배치되는 다른 에피택시얼층일 수도 있다. 다이오드가 상기 반도체 패턴(140) 내에 형성되는 경우에 상기 반도체 패턴(140)은 서로 다른 도펀트들로 도핑되고 서로 접촉된 n형 영역 및 p형 영역을 포함할 수 있다.
상기 반도체 패턴(140)은 상기 스페이서(124)의 적어도 일부와 이격될 수 있다. 즉, 상기 반도체 패턴(140)과 상기 스페이서(124) 사이에 공극이 존재할 수 있다. 상기 반도체 패턴(140)은 상기 언더 컷 영역(125)의 입구를 덮을 수 있다. 이와 달리 상기 반도체 패턴(140)은 일부가 상기 언더 컷 영역(125) 내로 연장될 수도 있다. 이 경우, 상기 반도체 패턴(140)과 상기 스페이서(124) 사이에 공극이 존 재하지 않을 수도 있다.
도 5 및 도 6을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법이 설명된다. 도 5를 참조하면, 기판(210) 상에 식각 저지막(220), 층간 절연막(230)이 형성된다. 상기 기판(110)은 단결정 상태의 기저 반도체 층을 포함할 수 있다. 상기 기저 반도체 층은 반도체 기판의 일부이거나, 반도체 기판 상에 배치될 수 있다. 상기 식각 저지막(220) 및 상기 층간 절연막(230)은 상기 기판(210) 상에 서로 다른 식각 선택비를 갖는 식각 저지막(220) 및 층간 절연막을 차례로 적층하여 형성될 수 있다. 상기 기판과 상기 식각 저지막(220) 사이에 버퍼 산화막이 더 형성될 수 있다.
상기 층간 절연막(230) 및 식각 저지막(220) 내에 개구부(235) 및 언더 컷 영역(225)을 형성할 수 있다. 상기 개구부(235)는 상기 층간 절연막(230) 및 식각 저지막(220)을 연속적으로 관통하여 상기 기저 반도체층을 노출시키고, 상기 언더 컷 영역(225)은 상기 개구부(235) 내 상기 식각 저지막(220)이 옆으로 리세스되어 정의될 수 있다. 상기 개구부(235) 및 언더 컷 영역(225)은 도 1 및 도 2를 참조하여 설명한 개구부(135) 및 언더 컷 영역(125)의 형성 방법과 동일할 수 있다. 이와는 달리, 상기 개구부(235) 및 언더 컷 영역(225)은 도 4 및 도 2를 참조하여 설명한 개구부(135) 및 언더 컷 영역(125)의 형성 방법과 동일한 방법으로 형성될 수 있다. 상기 언더 컷 영역(125)는 리세스된 상기 식각 저지막(220)의 측벽에 의해 정의되는 측벽을 포함할 수 있다.
상기 기판(210) 상에 스페이서막(223)이 형성될 수 있다. 상기 스페이서 막(223)은 상기 개구부(235)의 측벽 및 바닥을 콘포말하게 덮도록 형성될 수 있다. 상기 스페이서막(223)은 상기 언더 컷 영역(225)을 채우도록 형성될 수 있다. 상기 스페이서막(223)은 상기 층간 절연막(230) 내에 포함된 원소들과 동일한 원소들을 포함할 수 있다. 예를 들어, 상기 스페이서막(223)과 상기 층간 절연막(230)은 실리콘 산화물을 포함할 수 있다. 상기 스페이서막(223)은 LPCVD에 의해 형성될 수 있다.
도 6을 참조하면, 상기 스페이서막(223)에 대해 이방성 식각이 수행될 수 있다. 상기 이방성 식각에 의해 상기 기판(210)이 노출될 수 있다. 이방성 식각된 스페이서막(223')은 상기 언더 컷 영역(225)을 채우되, 상기 개구부(235)의 측벽 상으로 연장될 수 있다. 상기 스페이서막(223)에 대한 이방성 식각 후 세정공정이 더 수행될 수 있다. 이 세정공정에서 상기 스페이서막(223')은 상기 언더 컷 영역(125)의 측벽(예를 들어, 상기 언더 컷 영역 내 식각 저지막)이 노출되지 않을 때까지 제거될 수 있다. 상기 이방성 식각된 스페이서막(223')의 적어도 일부는 상기 언더 컷 영역(225) 내에 잔존하므로, 상기 개구부(235)의 측벽 상의 스페이서막(223')의 두께가 얇더라도 상기 식각 저지막(220)이 노출되는 것이 방지될 수 있다. 따라서, 얇은 두께의 스페이서막(223')으로도 반도체 패턴이 균일하게 형성되도록 할 수 있어 소자 고집적화에 유리할 수 있다.
상기 기판(210)을 시드층으로 하여 상기 개구부(235)를 채우는 반도체 패턴(240)이 형성될 수 있다. 상기 반도체 패턴(240)은 선택적 에피택시얼 공정을 수행하여 형성될 수 있다. 상기 반도체 패턴(240)은 상기 이방성 식각된 스페이서 막(223')에 의해 균일한 단결정 패턴으로 성장될 수 있다. 구체적으로, 상기 반도체 패턴(240)은 상기 이방성 식각된 스페이서막(223')에 의해 균일한 측벽을 따라 성장할 수 있어 균일한 단결정으로 성장될 수 있다.
도 6을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자가 설명된다. 기판(210) 상에 식각 저지막(220) 및 층간 절연막(230)이 차례로 적층될 수 있다. 상기 기판(210)과 상기 식각 저지막(220) 사이에 버퍼 산화막이 더 개재될 수 있다. 상기 식각 저지막(220) 및 층간 절연막(230)에 의해 상기 기판(210) 상에 개구부(235)가 정의될 수 있다. 상기 층간 절연막(230) 하부에 상기 식각 저지막(220)이 옆으로 리세스된 언더 컷 영역(225)이 위치할 수 있다. 상기 식각 저지막(220)과 상기 층간 절연막(230)은 서로 다른 물질을 포함할 수 있다. 예를 들어, 상기 식각 저지막(220)은 실리콘 질화물을 포함하고, 상기 층간 절연막(230)은 실리콘 산화물을 포함할 수 있다.
상기 개구부(235) 내에 반도체 패턴(240)이 위치할 수 있다. 상기 반도체 패턴(240)은 상기 개구부(235)의 적어도 일부를 채울 수 있다. 상기 반도체 패턴(240)은 상기 기판(210)의 기저 반도체층에 접하도록 위치될 수 있다. 상기 반도체 패턴(240)은 단결정 상태일 수 있다. 상기 반도체 패턴(240)은 기억 소자의 셀에 있어서 다이오드로 작용할 수 있다. 이때, 상기 반도체 패턴(240)은 서로 다른 도전형의 도펀트를 포함하는 복수의 영역을 포함할 수 있다. 이와 달리 상기 반도체 패턴(240)은 다른 용도로 사용될 수도 있다.
상기 반도체 패턴(240)과 상기 식각 저지막(220) 사이에 스페이서막(223')이 개재될 수 있다. 상기 스페이서막(223')은 상기 언더 컷 영역(225) 내에 위치하여 상기 식각 저지막(220)을 둘러쌀 수 있다. 따라서, 상기 반도체 패턴(240)은 상기 스페이서막(223')에 의해 상기 식각 저지막(220)과 이격될 수 있다. 상기 스페이서막(223')은 상기 층간 절연막(230)에 포함된 원소들과 동일한 원소들을 포함할 수 있다. 예를 들어, 상기 스페이서막(223')과 층간 절연막(230)은 모두 실리콘 산화물을 포함할 수 있다.
도 7 및 도 8을 참조하여, 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법의 변형예가 설명된다. 도 7을 참조하면, 도 5의 스페이서 막(223)의 일부가 제거되어 스페이서(224)가 형성된다. 상기 스페이서(224)는 상기 스페이서막(223)에 대해 이방성 식각을 한 후, 세정공정을 수행하여 형성될 수 있다. 구체적으로 상기 스페이서(224)는 상기 스페이서막(223)을 상기 기판(210)이 노출되도록 이방성 식각하고 상기 층간 절연막(235)의 측벽이 노출될 때까지 세정공정을 수행하여 형성될 수 있다. 상기 세정공정은 상기 식각 저지막(220)이 노출되지 않을 정도로 수행될 수 있다. 즉, 상기 세정공정은 상기 식각 저지막(220)이 노출되지 않는 한도 내에서 충분히 이루어질 수 있다. 상기 스페이서(224)는 상기 언더 컷 영역(125)내에 형성되므로 상기 개구부(235)의 측벽으로 연장되는 경우보다 작은 부피를 갖도록 형성될 수 있다. 이에 따라, 보다 작은 크기를 갖는 반도체 소자가 구현될 수 있다.
상기 스페이서막(223)은 상술한 바와 같이 층간 절연막(230)과 동일한 원소를 포함할 수 있다. 이 때, 상기 스페이서막(223)과 층간 절연막(230)은 서로 다른 방법에 의해 형성될 수 있다. 예를 들어, 상기 스페이서막(223) 및 상기 층간 절연막(230)은 실리콘 산화물을 포함하되, 상기 스페이서막(223)은 LPCVD(Low Pressure Chemical Vapor Deposition)에 의해, 상기 층간 절연막(230)은 HDP(High Density Plasma)막으로 형성될 수 있다. 이에 의해 상기 스페이서막(223)과 상기 층간 절연막(230)은 동일 에천트에 대해 다른 식각 선택비를 가질 수 있다. 따라서, 상기 세정공정 시 상기 층간 절연막(230)의 손상이 감소될 수 있다.
도 8을 참조하면, 상기 기판(210) 상에 반도체 패턴(240)이 형성될 수 있다. 상기 반도체 패턴(240)은 기저 반도체층을 시드층으로 하여 선택적 에피택시얼 공정을 수행하여 형성될 수 있다. 상기 반도체 패턴(240)은 상기 기판(210)으로부터 동일한 물질로 형성된 측벽을 타고 성장되므로 균일한 단결정 패턴으로 형성될 수 있다.
다시 도 8을 참조하여, 본 발명의 다른 실시예의 변형예에 따른 반도체 소자가 설명된다. 기판(210) 상에 식각 저지막(220), 층간 절연막(230) 및 상기 층간 절연막(230) 및 상기 식각 저지막(220)을 연속적으로 관통하는 개구부(235)가 배치된다. 상기 기판(210) 상에 상기 식각 저지막(220)에 의해 언더 컷 영역(225)이 정의될 수 있다. 상기 언더 컷 영역(225)는 상기 식각 저지막(220)에 의해 정의되는 측벽을 가질 수 있다. 상기 언더 컷 영역(225)는 상기 식각 저지막(220)의 측벽이 상기 층간 절연막(230)의 측벽보다 상기 개구부(235)로부터 멀리 떨어져 위치하여 생기는 공간일 수 있다.
상기 기판(210) 상에 반도체 패턴(240)이 배치된다. 상기 반도체 패턴(240) 은 상기 기판(210)과 접하되, 상기 개구부(235) 내에 형성될 수 있다. 상기 반도체 패턴(240)은 단결정 상태의 패턴일 수 있다. 상기 반도체 패턴(240)은 다이오드 또는 다른 기능을 갖는 에피택시얼층일 수 있다. 상기 반도체 패턴(240)이 다이오드로 작용하는 경우, 상기 반도체 패턴(240)은 서로 다른 도전형의 도펀트들을 포함하는 복수의 영역을 포함할 수 있다.
상기 반도체 패턴(240)과 상기 식각 저지막(220)은 스페이서(224)에 의해 서로 이격될 수 있다. 상기 스페이서(224)는 상기 층간 절연막(230)과 동일한 원소를 포함할 수 있다. 예를 들어, 상기 스페이서(224) 및 상기 층간 절연막(23)은 실리콘 산화물을 포함할 수 있다. 상기 스페이서(224)는 상기 언더 컷 영역(225) 내에 위치하되, 상기 식각 저지막(220)을 둘러쌀 수 있다. 상기 스페이서(224)는 상기 반도체 패턴(240)과 접할 수 있다.
본 발명의 실시예들에 따른 반도체 패턴(140, 240)은 상하부 도전체를 연결하는 콘택 플러그로 사용될 수 있다. 이 경우에, 상기 반도체 패턴(140, 240)은 충분히 낮은 비저항을 갖도록 도펀트로 도핑될 수 있다. 상기 도펀트는 이온주입, 인시츄 등의 공정을 수행하여 상기 반도체 패턴(140, 240) 내에 포함될 수 있다. 상기 반도체 패턴(140, 240)이 콘택 플러그로 작용하는 경우, 상기 기판(110, 210)은 상기 반도체 패턴(140, 240)과 전기적으로 연결되는 도전체를 포함할 수 있다.
이와는 달리, 층간 절연막(130, 230) 상에 단결정 상태의 채널 반도체 층이 형성될 수 있다. 이때, 반도체 패턴(140, 240)은 채널 반도체 층의 시드 콘택 플러그로 사용될 수도 있다.
이와는 또 다르게, 반도체 패턴(140, 240) 내에 다이오드가 형성될 수 있다. 이 경우에, 상기 반도체 패턴(140, 240) 내의 다이오드는 기억 소자 내 단위 셀에 포함된 스위칭 소자일 수 있다. 이를 도 9를 참조하여 좀 더 구체적으로 설명한다. 이하 도면을 참조하여 설명되는 내용은 본 발명의 일 실시예를 적용하여 설명되나, 본 발명의 다른 실시예들이 적용될 수도 있다. 기판(210) 상에 반도체 패턴(240) 및 상기 반도체 패턴(240)을 둘러싸는 식각 저지 패턴(220) 및 층간 절연막(230)이 제공된다. 상기 식각 저지 패턴(220)은 스페이서(224)에 의해 상기 반도체 패턴(240)과 이격될 수 있다.
상기 반도체 패턴(240) 상에 가변 저항체(330)가 배치될 수 있다. 상기 가변 저항체(330)는 상기 층간 절연막(230) 상에 위치하되, 상기 개구부(235)를 덮도록 배치될 수 있다. 상기 가변 저항체(330)는 온도, 전류 등의 요인에 따라 저항이 변하는 구조체로 상기 저항의 변화를 이용하여 데이터를 저장할 수 있는 저장요소 중 하나일 수 있다. 예를 들어, 상기 가변 저항체(330)는 RRAM, MRAM 및 PRAM에 있어서, 데이터를 저장할 수 있는 저장요소일 수 있다. 구체적인 예를 들면, 상기 가변 저항체(330)는 전이금속산화패턴, 자기터널접합패턴 또는 상변화물질패턴을 포함할 수 있다.
반도체 패턴(240)은 다이오드(320) 및 상기 다이오드(320) 상의 연결부(325)를 포함할 수 있다. 상기 다이오드(320)는 제1 도전형의 도펀트를 포함하는 제1 도전형 영역(310)과 제2 도전형의 도펀트를 포함하는 제2 도전형 영역(315)를 포함할 수 있다. 상기 제1 도전형과 제2 도전형은 서로 다른 도전형일 수 있다. 이로써, 상기 반도체 패턴(240)은 스위칭 소자로 작용할 수 있다. 상기 연결부(325)는 상기 제2 도전형 영역(315)과 동일한 도펀트를 포함할 수 있다. 상기 연결부(325)는 상기 제2 도전형 영역(315)의 도펀트 농도보다 높은 농도의 도펀트를 포함할 수 있다. 이에 따라, 상기 연결부(325)는 낮은 저항을 가질 수 있다. 상기 연결부(325)는 상기 다이오드(320)와 상기 가변저항체(330)를 전기적으로 접속시키는 역할을 할 수 있다. 도시된 바와 달리, 상기 연결부(325)는 생략될 수도 있다. 이 경우, 상기 연결부(325)의 작용은 상기 다이오드(320) 또는 제3의 요소에 의해 수행될 수 있다.
상술된 도 1 내지 도 8을 참조하여 설명된 반도체 소자들은 상술된 도 9와 같이 기억소자일 수 있다. 이와는 달리, 상술된 도 1 내지 도 8을 참조하여 설명된 반도체 소자 등은 논리 소자 및/또는 하이브리드 소자(예를 들어, 기억 소자 및 논리 소자를 함께 포함하는 소자 등)일 수도 있다.
다음으로 본 발명의 일 실시예에 따른 전자 시스템 및 메모리 카드를 설명한다. 도 10은 본 발명의 실시예에 따른 전자 시스템을 나타내는 블럭도이다.
도 10을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320)및 기억 장치(1330)는 버스(1350, bus)를 통하여 서로 결합되어 있다. 상기 버스(1350)는 데이터들이 이동하는 통로에 해당한다. 상기 도 1 내지 도 8을 참조하여 설명된 반도체 소자들이 논리 소자들로 구현되는 경우에, 상기 도 1 내지 도 8을 참조한 반도체 소자들 중 적어도 하나는 상기 제어기(1310)에 포함될 수 있다.
상기 입출력 장치(1320)는 키패드, 키보드 및 표시장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 도 1 내지 도 9를 참조하여 설명된 반도체 소자들이 기억 소자들로 구현되는 경우에, 상기 도 1 내지 도 8을 참조한 반도체 소자들 중에서 적어도 하나는 상기 기억 장치(1330)에 포함될 수 있다. 상기 전자 시스템(1300)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA;Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 11은 본 발명의 실시예에 메모리 카드를 나타내는 블럭도이다.
도 11을 참조하면, 메모리 카드(1400)는 비휘발성 기억 장치(1410) 및 메모리 제어기(1420)를 포함한다. 상기 비휘발성 기억 장치(1410)는 데이터를 저장하거나 저장된 데이터를 판독할 수 있다. 상기 비휘발성 기억 장치(1410)는 도 1 내지 도 8을 참조하여 설명한 반도체 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 메모리 제어기(1420)는 호스트(host)의 판독/쓰기 요청에 응답하여 저장된 데이터를 독출하거나, 데이터를 저장하도록 상기 플래쉬 기억 장치(1410)를 제어한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 도면들이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 다른 형성방법을 설명하기 위한 도면이다.
도 5 내지 도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 형성방법을 설명하기 위한 도면들이다.
도 7 내지 도 8은 본 발명의 다른 실시예의 변형예에 따른 반도체 소자의 형성방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 실시예들이 적용되는 예를 설명하기 위한 도면이다.
도 10은 본 발명의 실시예들이 적용되는 전자 시스템을 설명하기 위한 도면이다.
도 11은 본 발명의 실시예들이 적용되는 메모리 카드를 설명하기 위한 도면이다.
Claims (10)
- 반도체 기판 상에 식각 저지막 및 층간 절연막을 차례로 형성하는 것;상기 층간 절연막을 패터닝하여 상기 식각 저지막의 일부분을 노출시키는 개구부를 형성하는 것;상기 개구부에 노출된 상기 식각 저지막의 일부분을 제거하여 상기 반도체 기판의 상부면 일부를 노출시키되, 상기 식각 저지막이 수평적으로 리세스되어 상기 층간 절연막과 상기 반도체 기판 사이에 언더 컷 영역을 형성하는 것;상기 언더 컷 영역 내에 스페이서를 형성하는 것; 및상기 개구부에 노출된 상기 반도체 기판을 씨드로 이용하는 선택적 에피택시얼 성장 공정을 수행하여 상기 개구부 내에 반도체 패턴을 형성하는 것을 포함하되,상기 반도체 패턴의 측벽은 상기 언더 컷 영역이 형성된 상기 식각 저지막과 이격되되,상기 스페이서는 상기 선택적 에피택시얼 성장 공정에 의하여 상기 반도체 패턴과 동시에 형성되는 반도체 소자의 형성 방법.
- 삭제
- 삭제
- 청구항 1에 있어서,상기 스페이서는 다결정 상태로 형성되고, 상기 반도체 패턴은 단결정 상태로 형성되되, 상기 반도체 패턴은 상기 스페이서로부터 이격되는 반도체 소자의 형성 방법.
- 삭제
- 청구항 1에 있어서,상기 언더 컷 영역을 형성하는 것은,상기 개구부에 노출된 상기 식각 저지막을 등방성 식각하는 것을 포함하는 반도체 소자의 형성 방법.
- 청구항 1에 있어서,상기 언더 컷 영역을 형성하는 것은,상기 개구부에 노출된 상기 식각 저지막을 옆으로 리세스하는 것을 포함하는 반도체 소자의 형성 방법.
- 반도체 기판 상의 층간 절연막으로서, 상기 층간 절연막은 수직 반도체 다이오드로 채워진 오프닝을 갖되, 상기 수직 반도체 다이오드는 상기 반도체 기판과 전기적으로 연결되는 제 1 도전형 영역을 갖는 것;상기 층간 절연막과 다른 물질로 이루어진 식각 저지막으로서, 상기 식각 저지막은 상기 반도체 기판과 상기 층간 절연막 사이에 개재되며, 상기 층간 절연막의 오프닝의 측벽으로부터 수평적으로 리세스된 언더컷 영역을 갖는 것;상기 언더 컷 영역을 채우며, 상기 식각 저지막과 다른 물질로 이루어진 스페이서; 및상기 수직 반도체 다이오드와 전기적으로 연결된 메모리 저장 요소를 포함하되,상기 수직 반도체 다이오드의 측벽은 상기 언더 컷 영역을 갖는 상기 식각 저지막과 이격되되,상기 스페이서는 다결정 상태로 형성되고, 상기 수직 반도체 다이오드는 단결정 상태로 형성되되, 상기 수직 반도체 다이오드는 상기 스페이서로부터 이격되는 반도체 소자.
- 청구항 8에 있어서,상기 스페이서는 상기 반도체 다이오드와 상기 식각 저지막의 리세스된 측벽 사이에 배치되는 반도체 소자.
- 청구항 9에 있어서,상기 스페이서는 상기 층간 절연막과 다른 물질로 이루어지는 반도체 소자.
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