JP2002093819A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ゲート寸法が異なる場合でもプラズマダメー
ジを回避することのできる半導体装置と半導体装置の製
造方法を提供する。 【解決手段】 ＧａＡｓ基板上にチャネル層等を順次エ
ピタキシャル成長したＨＥＭＴ基板１にＣＶＤ法により
ＳｉＮ膜２及びＳｉＯ2膜３を堆積する。電子線レジス
ト４を基板全面に塗布した後、電子線露光を行い、開口
パターン５を形成する。このパターンをマスクにＣＦ4
／Ｏ2の混合ガスで反応性イオンエッチングを行いＳｉ
Ｏ2をエッチングする。開口６がゲート長を規定する。
Ｈ3ＰＯ4をエッチング液としてＳｉＮ膜をエッチング
し、開口７を形成する。この時ゲート長はＳｉＯ2の開
口幅で規定される。そいてクエン酸系のエッチャントで
リセス溝８を形成し、ゲート電極となる金属９を蒸着
し、フッ酸でＳｉＯ2をエッチングして不要な金属を除
去し、リセスゲート構造を形成する。
ジを回避することのできる半導体装置と半導体装置の製
造方法を提供する。 【解決手段】 ＧａＡｓ基板上にチャネル層等を順次エ
ピタキシャル成長したＨＥＭＴ基板１にＣＶＤ法により
ＳｉＮ膜２及びＳｉＯ2膜３を堆積する。電子線レジス
ト４を基板全面に塗布した後、電子線露光を行い、開口
パターン５を形成する。このパターンをマスクにＣＦ4
／Ｏ2の混合ガスで反応性イオンエッチングを行いＳｉ
Ｏ2をエッチングする。開口６がゲート長を規定する。
Ｈ3ＰＯ4をエッチング液としてＳｉＮ膜をエッチング
し、開口７を形成する。この時ゲート長はＳｉＯ2の開
口幅で規定される。そいてクエン酸系のエッチャントで
リセス溝８を形成し、ゲート電極となる金属９を蒸着
し、フッ酸でＳｉＯ2をエッチングして不要な金属を除
去し、リセスゲート構造を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特に高電子移動度トランジスタ（Ｈ
ＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔ
ｙ Ｔｒａｎｓｉｓｔｏｒ）や金属半導体電界効果トラ
ンジスタ（ＭＥＳＦＥＴ：Ｍｅｔａｌ Ｓｅｍｉｃｏｎ
ｄｕｃｏｔｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）等の電界効果型半導体装置及びその製造法
に関する。
の製造方法に関し、特に高電子移動度トランジスタ（Ｈ
ＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔ
ｙ Ｔｒａｎｓｉｓｔｏｒ）や金属半導体電界効果トラ
ンジスタ（ＭＥＳＦＥＴ：Ｍｅｔａｌ Ｓｅｍｉｃｏｎ
ｄｕｃｏｔｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）等の電界効果型半導体装置及びその製造法
に関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】近年、
コンピュータシステムの高速化の要求に伴い、集積回路
装置の高速化の要求が強くなってきている。特にガリウ
ム砒素をはじめとする化合物半導体はシリコンと比較し
て大きな電子移動度を有するため集積回路装置への適用
が大いに期待されている。ところが多数のトランジスタ
を集積して回路を構成する場合トランジスタの寸法は幾
種類も存在することになる。
コンピュータシステムの高速化の要求に伴い、集積回路
装置の高速化の要求が強くなってきている。特にガリウ
ム砒素をはじめとする化合物半導体はシリコンと比較し
て大きな電子移動度を有するため集積回路装置への適用
が大いに期待されている。ところが多数のトランジスタ
を集積して回路を構成する場合トランジスタの寸法は幾
種類も存在することになる。
【０００３】ドライエッチングを用いて酸化膜をエッチ
ングしたり、リセス溝を形成すると、寸法精度は優れる
がドライエッチングの際にいずれもＧａＡｓ基板の表面
はプラズマダメージをうける。特にゲート長が０．２μ
ｍ以下になるとエッチングレートが低下してくるので、
ゲート長の長い０．５μｍ程度のゲート長のＦＥＴは長
い時間プラズマにさらされることになり、プラズマダメ
ージによるＦＥＴ特性の劣化が顕著になる。
ングしたり、リセス溝を形成すると、寸法精度は優れる
がドライエッチングの際にいずれもＧａＡｓ基板の表面
はプラズマダメージをうける。特にゲート長が０．２μ
ｍ以下になるとエッチングレートが低下してくるので、
ゲート長の長い０．５μｍ程度のゲート長のＦＥＴは長
い時間プラズマにさらされることになり、プラズマダメ
ージによるＦＥＴ特性の劣化が顕著になる。
【０００４】プラズマダメージを回避する従来技術とし
ては特開平０７−２１１７３０号公報に開示されている
ものがある。すなわちｎ−ＧａＡｓ層をドライエッチン
グして開口部を形成した後、露出されたｎ−ＡｌＧａＡ
ｓ層をウェットエッチングする方法である。ただしこの
従来技術は、単一のゲート寸法に対してなされたもの
で、ゲート寸法が多数存在する半導体装置に対してのプ
ラズマダメージの回避はなされていない。
ては特開平０７−２１１７３０号公報に開示されている
ものがある。すなわちｎ−ＧａＡｓ層をドライエッチン
グして開口部を形成した後、露出されたｎ−ＡｌＧａＡ
ｓ層をウェットエッチングする方法である。ただしこの
従来技術は、単一のゲート寸法に対してなされたもの
で、ゲート寸法が多数存在する半導体装置に対してのプ
ラズマダメージの回避はなされていない。
【０００５】本発明の目的は、上記従来の方法が有する
問題を解決し、ゲート寸法が異なる場合でもプラズマダ
メージを回避することのできる半導体装置と半導体装置
の製造方法を提供することである。
問題を解決し、ゲート寸法が異なる場合でもプラズマダ
メージを回避することのできる半導体装置と半導体装置
の製造方法を提供することである。
【０００６】
【課題を解決するための手段】本発明の請求項１に係る
半導体装置は、上記目的を達成するために、半導体表面
上に開口を有する絶縁膜と上記開口部にゲート電極を有
する半導体装置において、上記絶縁膜が２層の絶縁膜か
らなることを特徴とする。
半導体装置は、上記目的を達成するために、半導体表面
上に開口を有する絶縁膜と上記開口部にゲート電極を有
する半導体装置において、上記絶縁膜が２層の絶縁膜か
らなることを特徴とする。
【０００７】同請求項２に係るものは、上記目的を達成
するために、請求項１の半導体装置において、上記２層
の絶縁膜の間に絶縁膜の組成が連続的に変化する絶縁膜
層を存在させてなることを特徴とする。
するために、請求項１の半導体装置において、上記２層
の絶縁膜の間に絶縁膜の組成が連続的に変化する絶縁膜
層を存在させてなることを特徴とする。
【０００８】同請求項３に係るものは、上記目的を達成
するために、請求項１の半導体装置において、上記２層
の絶縁膜のうち上層の絶縁膜がＳｉＯ2膜であり、下層
の絶縁膜がＳｉＮ膜であることを特徴とする。
するために、請求項１の半導体装置において、上記２層
の絶縁膜のうち上層の絶縁膜がＳｉＯ2膜であり、下層
の絶縁膜がＳｉＮ膜であることを特徴とする。
【０００９】同請求項４に係るものは、上記目的を達成
するために、請求項３の半導体装置において、上記Ｓｉ
Ｏ2膜とＳｉＮ膜の間に、酸素の含有量及び窒素の含有
量が連続的に変化する層を存在させてなることを特徴と
する。
するために、請求項３の半導体装置において、上記Ｓｉ
Ｏ2膜とＳｉＮ膜の間に、酸素の含有量及び窒素の含有
量が連続的に変化する層を存在させてなることを特徴と
する。
【００１０】同請求項５に係るものは、上記目的を達成
するために、請求項１の半導体装置において、上記２層
の絶縁膜のうち上層の絶縁膜の開口幅より下層の絶縁膜
の開口幅が広いことを特徴とする
するために、請求項１の半導体装置において、上記２層
の絶縁膜のうち上層の絶縁膜の開口幅より下層の絶縁膜
の開口幅が広いことを特徴とする
【００１１】同請求項６に係る半導体装置の製造方法
は、上記目的を達成するために、半導体基板上に２層の
絶縁膜を形成する工程と、上記２層の絶縁膜に開口を形
成する工程と、上記開口部を通して半導体基板に接する
ようにゲート電極を形成する工程を有する半導体装置の
製造方法において、上記２層の絶縁膜のうち上層の絶縁
膜を異方性エッチングで開口し、下層の絶縁膜を等方性
エッチングで開口することを特徴とする。
は、上記目的を達成するために、半導体基板上に２層の
絶縁膜を形成する工程と、上記２層の絶縁膜に開口を形
成する工程と、上記開口部を通して半導体基板に接する
ようにゲート電極を形成する工程を有する半導体装置の
製造方法において、上記２層の絶縁膜のうち上層の絶縁
膜を異方性エッチングで開口し、下層の絶縁膜を等方性
エッチングで開口することを特徴とする。
【００１２】
【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。図１は本発明の一実施形態を説明す
る断面図による工程図である。以下順に本発明によるＨ
ＥＭＴの形成法を説明する。
参照して説明する。図１は本発明の一実施形態を説明す
る断面図による工程図である。以下順に本発明によるＨ
ＥＭＴの形成法を説明する。
【００１３】図１（ａ）に示すように、ＧａＡｓ基板上
にチャネル層、電子供給層、コンタクト層を順次エピタ
キシャル成長した基板（以下ＨＥＭＴ基板）１にＣＶＤ
法により５００ÅのＳｉＮ膜２及び２０００ÅのＳｉＯ
2膜３を堆積する。次に図１（ｂ）に示すように、電子
線レジスト４を基板全面に塗布した後電子線露光を行い
で開口パターン５を形成する。次に図１（ｃ）に示すよ
うに、形成したレジストパターンをマスクにＣＦ4／Ｏ2
の混合ガスで反応性イオンエッチングを行いＳｉＯ2を
エッチングする。この時のＳｉＯ2の開口６がゲート長
を規定する。またＳｉＯ2とＳｉＮの選択比は１００程
度あるので、エッチングはＳｉＯ2をエッチングしたと
ころで停止する。
にチャネル層、電子供給層、コンタクト層を順次エピタ
キシャル成長した基板（以下ＨＥＭＴ基板）１にＣＶＤ
法により５００ÅのＳｉＮ膜２及び２０００ÅのＳｉＯ
2膜３を堆積する。次に図１（ｂ）に示すように、電子
線レジスト４を基板全面に塗布した後電子線露光を行い
で開口パターン５を形成する。次に図１（ｃ）に示すよ
うに、形成したレジストパターンをマスクにＣＦ4／Ｏ2
の混合ガスで反応性イオンエッチングを行いＳｉＯ2を
エッチングする。この時のＳｉＯ2の開口６がゲート長
を規定する。またＳｉＯ2とＳｉＮの選択比は１００程
度あるので、エッチングはＳｉＯ2をエッチングしたと
ころで停止する。
【００１４】次に図１（ｄ）に示すように、Ｈ3ＰＯ4を
エッチング液として用い、ＳｉＮ膜をエッチングし開口
７を形成する。この時Ｈ3ＰＯ4エッチング液はＳｉＮ膜
とＳｉＯ2膜の選択比は１００程度なのでＳｉＯ2膜はほ
とんどエッチングされず、ゲート長はＳｉＯ2の開口幅
で規定される。次に図１（ｅ）に示すように、クエン酸
系のエッチャントでリセス溝８を形成し、図１（ｆ）に
示すように、ゲート電極となる金属９を蒸着し、図１
（ｇ）に示すように、フッ酸でＳｉＯ2をエッチングす
ることにより不要な金属を除去してリセスゲート構造を
形成する。
エッチング液として用い、ＳｉＮ膜をエッチングし開口
７を形成する。この時Ｈ3ＰＯ4エッチング液はＳｉＮ膜
とＳｉＯ2膜の選択比は１００程度なのでＳｉＯ2膜はほ
とんどエッチングされず、ゲート長はＳｉＯ2の開口幅
で規定される。次に図１（ｅ）に示すように、クエン酸
系のエッチャントでリセス溝８を形成し、図１（ｆ）に
示すように、ゲート電極となる金属９を蒸着し、図１
（ｇ）に示すように、フッ酸でＳｉＯ2をエッチングす
ることにより不要な金属を除去してリセスゲート構造を
形成する。
【００１５】図２は本発明の第２の実施形態を説明する
ための図１と同様の断面図による工程図である。なお本
実施形態では、Ｔ型ゲート構造を有するＨＥＭＴの作製
例について説明する。図１（ｄ）に示される工程まで第
１実施形態と同様の工程を実施する（図２（ａ））。次
に図２（ｂ）に示すように、Ｔ型ゲートの上部を形成す
るためにイメージリバーサルレジスト１０を使用して逆
テーパー形状のレジストパターンを形成する。そして図
２（ｃ）に示すように、クエン酸系のエッチャントでリ
セス形成を行い、さらに図２（ｄ）に示すように、ゲー
ト電極となる金属を蒸着し、図２（ｅ）に示すように、
フッ酸でＳｉＯ2をエッチングすることにより不要な金
属を除去してリセスゲート構造を形成する。
ための図１と同様の断面図による工程図である。なお本
実施形態では、Ｔ型ゲート構造を有するＨＥＭＴの作製
例について説明する。図１（ｄ）に示される工程まで第
１実施形態と同様の工程を実施する（図２（ａ））。次
に図２（ｂ）に示すように、Ｔ型ゲートの上部を形成す
るためにイメージリバーサルレジスト１０を使用して逆
テーパー形状のレジストパターンを形成する。そして図
２（ｃ）に示すように、クエン酸系のエッチャントでリ
セス形成を行い、さらに図２（ｄ）に示すように、ゲー
ト電極となる金属を蒸着し、図２（ｅ）に示すように、
フッ酸でＳｉＯ2をエッチングすることにより不要な金
属を除去してリセスゲート構造を形成する。
【００１６】すなわち本発明の実施形態に係る半導体装
置の製造方法では、上層の絶縁膜より所定のドライエッ
チング方法に対してエッチングレートの低い絶縁膜を下
層に配設して上層の絶縁膜を異方性ドライエッチングす
ることで、異方性ドライエッチングを下層の絶縁膜で停
止させ、絶縁膜下の基板表面がプラズマにさらされるこ
とがなく、プラズマによるダメージは受けないので、そ
の後ウェットエッチングで下層の絶縁膜を除去してゲー
ト電極を配設する。また本実施形態の半導体装置におい
ては、ＨＥＭＴ基板の表面はＳｉＮ膜によって保護され
ているので、ＳｉＯ2膜をドライエッチングしてゲート
長を規定する開口を設ける際にＧａＡｓ基板表面にエッ
チングガスのプラズマに曝されることがない。そのため
ゲート寸法に大小にかかわらずプラズマダメージのない
ＨＥＭＴを作製することができる。
置の製造方法では、上層の絶縁膜より所定のドライエッ
チング方法に対してエッチングレートの低い絶縁膜を下
層に配設して上層の絶縁膜を異方性ドライエッチングす
ることで、異方性ドライエッチングを下層の絶縁膜で停
止させ、絶縁膜下の基板表面がプラズマにさらされるこ
とがなく、プラズマによるダメージは受けないので、そ
の後ウェットエッチングで下層の絶縁膜を除去してゲー
ト電極を配設する。また本実施形態の半導体装置におい
ては、ＨＥＭＴ基板の表面はＳｉＮ膜によって保護され
ているので、ＳｉＯ2膜をドライエッチングしてゲート
長を規定する開口を設ける際にＧａＡｓ基板表面にエッ
チングガスのプラズマに曝されることがない。そのため
ゲート寸法に大小にかかわらずプラズマダメージのない
ＨＥＭＴを作製することができる。
【００１７】
【発明の効果】本発明に係る半導体装置は、以上説明し
てきたように、半導体表面上に開口を有する絶縁膜とこ
の開口部にゲート電極を有する半導体装置において、絶
縁膜が２層の絶縁膜で構成され、上層の絶縁膜の開口幅
より下層の絶縁膜の開口幅が広く開口されていること
で、半導体基板に異方性エッチングによるダメージが導
入されず、したがって高性能の半導体装置となるという
効果がある。
てきたように、半導体表面上に開口を有する絶縁膜とこ
の開口部にゲート電極を有する半導体装置において、絶
縁膜が２層の絶縁膜で構成され、上層の絶縁膜の開口幅
より下層の絶縁膜の開口幅が広く開口されていること
で、半導体基板に異方性エッチングによるダメージが導
入されず、したがって高性能の半導体装置となるという
効果がある。
【００１８】請求項６に係る半導体装置の製造方法は、
以上説明してきたように、半導体基板上に２層の絶縁膜
を形成する工程とこれら２層の絶縁膜に開口を形成する
工程と前記開口部を通して半導体基板に接するようにゲ
ート電極を形成する工程を有する半導体装置の製造方法
において、上層の絶縁膜を異方性エッチングで開口し、
下層の絶縁膜を等方性エッチングで開口しているので、
ゲート長が異なるＦＥＴが存在する半導体基板でも半導
体基板に異方性エッチングによるダメージが導入されな
いので高性能の半導体装置を形成することができるとい
う効果がある。
以上説明してきたように、半導体基板上に２層の絶縁膜
を形成する工程とこれら２層の絶縁膜に開口を形成する
工程と前記開口部を通して半導体基板に接するようにゲ
ート電極を形成する工程を有する半導体装置の製造方法
において、上層の絶縁膜を異方性エッチングで開口し、
下層の絶縁膜を等方性エッチングで開口しているので、
ゲート長が異なるＦＥＴが存在する半導体基板でも半導
体基板に異方性エッチングによるダメージが導入されな
いので高性能の半導体装置を形成することができるとい
う効果がある。
【図１】本発明の第一の実施例を説明する断面図からな
る工程図である。
る工程図である。
【図２】本発明の第二の実施例を説明する断面図からな
る工程図である。
る工程図である。
１ ＨＥＭＴ基板 ２ ＳｉＮ膜 ３ ＳｉＯ2膜 ４ 電子線レジスト ５ 電子線レジスト開口部 ６ ＳｉＯ2開口部 ７ ＳｉＮ開口部 ８ リセス溝 ９ ゲート金属 １０ イメージリバーサルレジスト
Claims (6)
- 【請求項１】 半導体表面上に開口を有する絶縁膜と上
記開口部にゲート電極を有する半導体装置において、上
記絶縁膜が２層の絶縁膜からなることを特徴とする半導
体装置。 - 【請求項２】 請求項１の半導体装置において、上記２
層の絶縁膜の間に絶縁膜の組成が連続的に変化する絶縁
膜層を存在させてなることを特徴とする半導体装置。 - 【請求項３】 請求項１の半導体装置において、上記２
層の絶縁膜のうち上層の絶縁膜がＳｉＯ2膜であり、下
層の絶縁膜がＳｉＮ膜であることを特徴とする半導体装
置。 - 【請求項４】 請求項３の半導体装置において、上記Ｓ
ｉＯ2膜とＳｉＮ膜の間に、酸素の含有量及び窒素の含
有量が連続的に変化する層を存在させてなることを特徴
とする半導体装置。 - 【請求項５】 請求項１の半導体装置において、上記２
層の絶縁膜のうち上層の絶縁膜の開口幅より下層の絶縁
膜の開口幅が広いことを特徴とする半導体装置。 - 【請求項６】 半導体基板上に２層の絶縁膜を形成する
工程と、上記２層の絶縁膜に開口を形成する工程と、上
記開口部を通して半導体基板に接するようにゲート電極
を形成する工程を有する半導体装置の製造方法におい
て、上記２層の絶縁膜のうち上層の絶縁膜を異方性エッ
チングで開口し、下層の絶縁膜を等方性エッチングで開
口することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000274690A JP2002093819A (ja) | 2000-09-11 | 2000-09-11 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000274690A JP2002093819A (ja) | 2000-09-11 | 2000-09-11 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002093819A true JP2002093819A (ja) | 2002-03-29 |
Family
ID=18760415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000274690A Pending JP2002093819A (ja) | 2000-09-11 | 2000-09-11 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002093819A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100744088B1 (ko) * | 2005-12-28 | 2007-08-01 | 주식회사 하이닉스반도체 | 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 |
| JP2009503815A (ja) * | 2005-07-20 | 2009-01-29 | クリー インコーポレイテッド | 窒化物ベースのトランジスタおよびエッチストップ層を用いた製造方法 |
| JP2009515320A (ja) * | 2005-10-03 | 2009-04-09 | インターナショナル レクティファイアー コーポレイション | Ｉｉｉ族窒化物半導体素子の製造 |
| JP2010016089A (ja) * | 2008-07-02 | 2010-01-21 | Nec Electronics Corp | 電界効果トランジスタ、その製造方法、及び半導体装置 |
| US8119503B2 (en) | 2008-10-31 | 2012-02-21 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices having vertical semiconductor interconnects and diodes therein and devices formed thereby |
-
2000
- 2000-09-11 JP JP2000274690A patent/JP2002093819A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009503815A (ja) * | 2005-07-20 | 2009-01-29 | クリー インコーポレイテッド | 窒化物ベースのトランジスタおよびエッチストップ層を用いた製造方法 |
| JP2014003301A (ja) * | 2005-07-20 | 2014-01-09 | Cree Inc | 窒化物ベースのトランジスタおよびエッチストップ層を用いた製造方法 |
| US9142636B2 (en) | 2005-07-20 | 2015-09-22 | Cree, Inc. | Methods of fabricating nitride-based transistors with an ETCH stop layer |
| JP2009515320A (ja) * | 2005-10-03 | 2009-04-09 | インターナショナル レクティファイアー コーポレイション | Ｉｉｉ族窒化物半導体素子の製造 |
| KR100744088B1 (ko) * | 2005-12-28 | 2007-08-01 | 주식회사 하이닉스반도체 | 벌브 리세스 게이트를 갖는 반도체 소자의 제조방법 |
| US7749843B2 (en) | 2005-12-28 | 2010-07-06 | Hynix Semiconductor, Inc. | Method for fabricating semiconductor device with bulb-shaped recess gate |
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