JPH11260832A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH11260832A JPH11260832A JP6104298A JP6104298A JPH11260832A JP H11260832 A JPH11260832 A JP H11260832A JP 6104298 A JP6104298 A JP 6104298A JP 6104298 A JP6104298 A JP 6104298A JP H11260832 A JPH11260832 A JP H11260832A
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- photoresist film
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Abstract
(57)【要約】
【課題】 リセス構造を有する電界効果トランジスタの
ゲート電極の形成において、そのリセス幅を、半導体基
板にダメージを加え特性を劣化させることなく、狭く形
成する方法を提供する。 【解決手段】 化合物半導体基板１０１上にｎ型能動層
１０２、絶縁膜（例えばＳｉＯ2 ）１０３を形成し、絶
縁膜の開口部にドレイン電極１０５、ソース電極１０４
を形成する。これに第一のフォトレジスト１０７を塗布
し第一の開口領域を形成する。その後、絶縁膜１０３の
エッチングを基板にダメージの入らないウェットエッチ
ング（例えば、弗酸エッチング）で行い、絶縁膜の開口
部を形成する。次に第一のフォトレジスト１０７を除去
し、続いて第二のフォトレジスト１０８を塗布し、第二
の開口領域を絶縁膜が開口された部分に合わせて形成す
る。このパターンをマスクにリセスエッチングを行い、
金属膜を蒸着で堆積し、リフトオフ法でゲート電極１０
６を形成する。
ゲート電極の形成において、そのリセス幅を、半導体基
板にダメージを加え特性を劣化させることなく、狭く形
成する方法を提供する。 【解決手段】 化合物半導体基板１０１上にｎ型能動層
１０２、絶縁膜（例えばＳｉＯ2 ）１０３を形成し、絶
縁膜の開口部にドレイン電極１０５、ソース電極１０４
を形成する。これに第一のフォトレジスト１０７を塗布
し第一の開口領域を形成する。その後、絶縁膜１０３の
エッチングを基板にダメージの入らないウェットエッチ
ング（例えば、弗酸エッチング）で行い、絶縁膜の開口
部を形成する。次に第一のフォトレジスト１０７を除去
し、続いて第二のフォトレジスト１０８を塗布し、第二
の開口領域を絶縁膜が開口された部分に合わせて形成す
る。このパターンをマスクにリセスエッチングを行い、
金属膜を蒸着で堆積し、リフトオフ法でゲート電極１０
６を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、化合物半導体を用
いた電界効果トランジスタの製造方法に関する。
いた電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】砒化ガリウム（以下、ＧａＡｓ）などの
化合物半導体を材料とする電界効果トランジスタは高周
波特性に優れているため通信システム用機器、あるいは
レーダなどに多く利用されている。これらの電界効果ト
ランジスタ（ＦＥＴ）は耐圧の向上と高周波特性の改善
のために、一般にリセス構造を採用している。
化合物半導体を材料とする電界効果トランジスタは高周
波特性に優れているため通信システム用機器、あるいは
レーダなどに多く利用されている。これらの電界効果ト
ランジスタ（ＦＥＴ）は耐圧の向上と高周波特性の改善
のために、一般にリセス構造を採用している。
【０００３】以下、従来のリセス構造を用いたゲート電
極の形成方法を図を用いて説明する。
極の形成方法を図を用いて説明する。
【０００４】図２（ａ）に示すように、半絶縁性ＧａＡ
ｓ基板２０１上にｎ型の能動層２０２、絶縁膜２０３、
ソース電極２０４、ドレイン電極２０５を形成する。
ｓ基板２０１上にｎ型の能動層２０２、絶縁膜２０３、
ソース電極２０４、ドレイン電極２０５を形成する。
【０００５】次に、図２（ｂ）に示すように、フォトレ
ジスト２０７を塗布し、ゲート電極形成領域に開口領域
Ｇを形成する。その後、この開口を通して絶縁膜２０３
のエッチングを行い（図２（ｃ））、さらに、能動層２
０２のリセスエッチングを行った後、金属膜を真空蒸着
法にて堆積し、リフトオフ法にてフォトレジスト膜上の
金属膜とフォトレジスト２０７を除去しゲート電極２０
６を形成する（図２（ｄ））。
ジスト２０７を塗布し、ゲート電極形成領域に開口領域
Ｇを形成する。その後、この開口を通して絶縁膜２０３
のエッチングを行い（図２（ｃ））、さらに、能動層２
０２のリセスエッチングを行った後、金属膜を真空蒸着
法にて堆積し、リフトオフ法にてフォトレジスト膜上の
金属膜とフォトレジスト２０７を除去しゲート電極２０
６を形成する（図２（ｄ））。
【０００６】以上、上記従来例による製造方法では、リ
セスエッチングを、絶縁膜をマスクとして行っているた
め、そのリセス幅（図２（ｄ）のＬ）は絶縁膜の開口幅
（図２（ｃ）のＸ）によって決まる。絶縁膜の開口幅
は、ゲート長に相当するフォトレジストの開口幅（図２
（ｂ）のＧ）と絶縁膜エッチングのときのサイドエッチ
ング量によって決まるため、リセス幅を狭くするには横
方向にくらべ縦方向にエッチング速度の高いエッチング
方法が必要である。この異方性が高く取れるエッチング
方法として、リアクティブイオンエッチングが一般的に
知られている。しかし、この方法を用いると高電圧によ
りイオンを発生させエッチングを行うため、ＧａＡｓ基
板にダメージが入り、トランジスタとしての特性を劣化
させる欠点がある。
セスエッチングを、絶縁膜をマスクとして行っているた
め、そのリセス幅（図２（ｄ）のＬ）は絶縁膜の開口幅
（図２（ｃ）のＸ）によって決まる。絶縁膜の開口幅
は、ゲート長に相当するフォトレジストの開口幅（図２
（ｂ）のＧ）と絶縁膜エッチングのときのサイドエッチ
ング量によって決まるため、リセス幅を狭くするには横
方向にくらべ縦方向にエッチング速度の高いエッチング
方法が必要である。この異方性が高く取れるエッチング
方法として、リアクティブイオンエッチングが一般的に
知られている。しかし、この方法を用いると高電圧によ
りイオンを発生させエッチングを行うため、ＧａＡｓ基
板にダメージが入り、トランジスタとしての特性を劣化
させる欠点がある。
【０００７】一方、ＧａＡｓ基板にダメージが入らない
エッチング方法としてウェットエッチングがある。しか
し、ウェットエッチングの場合、エッチング速度が等方
性であるためサイドエッチング量を小さくすることは困
難である。また、リセス幅を狭くする別の方法として上
記例の絶縁膜２０３を用いず、ゲート電極をフォトレジ
スト３０７のみで形成する方法もある（図３）。図３
は、従来例の他の製造方法を工程順に示す断面図であ
る。この場合、絶縁膜のエッチングという工程がないた
めフォトレジストの開口幅とリセス幅は、ほぼ同一に形
成することができ、しかも、絶縁膜のエッチング工程が
ないため絶縁膜のエッチングに伴うダメージもない。
エッチング方法としてウェットエッチングがある。しか
し、ウェットエッチングの場合、エッチング速度が等方
性であるためサイドエッチング量を小さくすることは困
難である。また、リセス幅を狭くする別の方法として上
記例の絶縁膜２０３を用いず、ゲート電極をフォトレジ
スト３０７のみで形成する方法もある（図３）。図３
は、従来例の他の製造方法を工程順に示す断面図であ
る。この場合、絶縁膜のエッチングという工程がないた
めフォトレジストの開口幅とリセス幅は、ほぼ同一に形
成することができ、しかも、絶縁膜のエッチング工程が
ないため絶縁膜のエッチングに伴うダメージもない。
【０００８】しかしながらこの方法の場合、ゲート電極
の形成後の保護膜形成時にＧａＡｓチャネルが全面に出
ているため膜形成に伴うダメージ（界面反応層）が全面
に入るという欠点がある。
の形成後の保護膜形成時にＧａＡｓチャネルが全面に出
ているため膜形成に伴うダメージ（界面反応層）が全面
に入るという欠点がある。
【０００９】
【発明が解決しようとする課題】以上述べたように、従
来の方法で狭いリセス幅を実現させようとすると、Ｇａ
Ａｓ基板にダメージが入り、トランジスタの特性を劣化
させる。
来の方法で狭いリセス幅を実現させようとすると、Ｇａ
Ａｓ基板にダメージが入り、トランジスタの特性を劣化
させる。
【００１０】本発明は上記欠点を除去すべくなされたも
ので、化合物半導体基板にダメージを入れることなく、
狭いリセス幅の電界効果トランジスタを製造する製造方
法を提供することを目的とする。
ので、化合物半導体基板にダメージを入れることなく、
狭いリセス幅の電界効果トランジスタを製造する製造方
法を提供することを目的とする。
【００１１】
【課題を解決するための手段】上記課題を解決するため
本発明は、化合物半導体基板上に能動層と絶縁膜を順次
形成する工程と、前記絶縁膜上に第一のフォトレジスト
膜を形成する工程と、前記第一のフォトレジスト膜に第
一の開口部を形成する工程と、前記第一の開口部を通し
てウェットエッチングして前記絶縁膜にゲート開口部を
形成する工程と、前記第一のフォトレジスト膜を除去し
て第二のフォトレジスト膜を形成する工程と、前記ゲー
ト開口部上の前記第二のフォトレジスト膜にゲート開口
部より狭い範囲の開口となる第二の開口部を形成する工
程と、前記第二の開口部より露出した能動層をエッチン
グしてリセスを形成する工程と、前記第二のフォトレジ
スト膜の上面から金属膜を形成する工程と、前記リセス
に形成した金属膜以外の金属膜および第二のフォトレジ
スト膜を除去してゲート電極を形成する工程を有するこ
とを特徴とする。
本発明は、化合物半導体基板上に能動層と絶縁膜を順次
形成する工程と、前記絶縁膜上に第一のフォトレジスト
膜を形成する工程と、前記第一のフォトレジスト膜に第
一の開口部を形成する工程と、前記第一の開口部を通し
てウェットエッチングして前記絶縁膜にゲート開口部を
形成する工程と、前記第一のフォトレジスト膜を除去し
て第二のフォトレジスト膜を形成する工程と、前記ゲー
ト開口部上の前記第二のフォトレジスト膜にゲート開口
部より狭い範囲の開口となる第二の開口部を形成する工
程と、前記第二の開口部より露出した能動層をエッチン
グしてリセスを形成する工程と、前記第二のフォトレジ
スト膜の上面から金属膜を形成する工程と、前記リセス
に形成した金属膜以外の金属膜および第二のフォトレジ
スト膜を除去してゲート電極を形成する工程を有するこ
とを特徴とする。
【００１２】また、所望の領域に能動層、絶縁膜、ソー
ス電極およびドレイン電極が形成された化合物半導体基
板上に第一のフォトレジスト膜を形成する工程と、ゲー
ト電極形成部の絶縁膜上の前記第一のフォトレジスト膜
に第一の開口部を形成する工程と、前記第一の開口部を
通してウェットエッチングして前記絶縁膜にゲート開口
部を形成する工程と、前記第一のフォトレジスト膜を除
去して第二のフォトレジスト膜を形成する工程と、前記
ゲート開口部の前記第二のフォトレジスト膜にゲート開
口部より狭い範囲の開口となる第二の開口部を形成する
工程と、前記第二の開口部により露出した能動層をエッ
チングしてリセスを形成する工程と、前記第二のフォト
レジスト膜の上面から金属膜を形成する工程と、前記リ
セスに形成した金属膜以外の金属膜および第二のフォト
レジスト膜を除去してゲート電極を形成する工程を有す
ることを特徴とする。
ス電極およびドレイン電極が形成された化合物半導体基
板上に第一のフォトレジスト膜を形成する工程と、ゲー
ト電極形成部の絶縁膜上の前記第一のフォトレジスト膜
に第一の開口部を形成する工程と、前記第一の開口部を
通してウェットエッチングして前記絶縁膜にゲート開口
部を形成する工程と、前記第一のフォトレジスト膜を除
去して第二のフォトレジスト膜を形成する工程と、前記
ゲート開口部の前記第二のフォトレジスト膜にゲート開
口部より狭い範囲の開口となる第二の開口部を形成する
工程と、前記第二の開口部により露出した能動層をエッ
チングしてリセスを形成する工程と、前記第二のフォト
レジスト膜の上面から金属膜を形成する工程と、前記リ
セスに形成した金属膜以外の金属膜および第二のフォト
レジスト膜を除去してゲート電極を形成する工程を有す
ることを特徴とする。
【００１３】また、リセスに形成した金属膜以外の金属
膜と第二のフォトレジスト膜とをリフトオフにより除去
することを特徴とする。
膜と第二のフォトレジスト膜とをリフトオフにより除去
することを特徴とする。
【００１４】この方法を用いれば、リセス構造を有する
電界効果トランジスタのゲート電極の形成において、そ
のリセス幅を、化合物半導体基板にダメージを加え特性
を劣化させることなく、狭く形成することが可能とな
る。
電界効果トランジスタのゲート電極の形成において、そ
のリセス幅を、化合物半導体基板にダメージを加え特性
を劣化させることなく、狭く形成することが可能とな
る。
【００１５】
【発明の実施の形態】以下、本発明の実施の一形態につ
いて図面を参照して説明する。図１は本発明の製造方法
を工程順に説明する断面図である。
いて図面を参照して説明する。図１は本発明の製造方法
を工程順に説明する断面図である。
【００１６】図１（ａ）において１０１は化合物半導体
である半絶縁性ＧａＡｓ基板、１０２はｎ型能動層、１
０３は絶縁膜（例えばＳｉＯ2 ）、１０５はドレイン電
極、１０４はソース電極である。これに第一のフォトレ
ジスト１０７を塗布し第一の開口領域を形成する（図１
（ｂ））。その後、絶縁膜のエッチングを基板にダメー
ジの入らないウェットエッチング（例えば、弗酸エッチ
ング）で行い、絶縁膜の開口部を形成する（図１
（ｃ））。このとき、絶縁膜のエッチングはウェットエ
ッチングであるため、ｎ型能動層１０２にはダメージは
入らない。
である半絶縁性ＧａＡｓ基板、１０２はｎ型能動層、１
０３は絶縁膜（例えばＳｉＯ2 ）、１０５はドレイン電
極、１０４はソース電極である。これに第一のフォトレ
ジスト１０７を塗布し第一の開口領域を形成する（図１
（ｂ））。その後、絶縁膜のエッチングを基板にダメー
ジの入らないウェットエッチング（例えば、弗酸エッチ
ング）で行い、絶縁膜の開口部を形成する（図１
（ｃ））。このとき、絶縁膜のエッチングはウェットエ
ッチングであるため、ｎ型能動層１０２にはダメージは
入らない。
【００１７】次に第一のフォトレジスト１０７を除去
し、続いて第二のフォトレジスト１０８を塗布し、第二
の開口領域を絶縁膜が開口されたゲート開口部に合わせ
てゲート開口部よりも狭く形成する（図１（ｄ））。こ
のパターンをマスクにリセスエッチングを行い、金属膜
を蒸着で堆積し、リフトオフ法でゲート電極１０６を形
成する（図１（ｅ））。
し、続いて第二のフォトレジスト１０８を塗布し、第二
の開口領域を絶縁膜が開口されたゲート開口部に合わせ
てゲート開口部よりも狭く形成する（図１（ｄ））。こ
のパターンをマスクにリセスエッチングを行い、金属膜
を蒸着で堆積し、リフトオフ法でゲート電極１０６を形
成する（図１（ｅ））。
【００１８】以上の方法により、リセス幅は絶縁膜の開
口幅ではなく、フォトレジストのパターン寸法によって
決まる。このため、リセス幅は限りなくゲート電極の寸
法に近くなり、狭く形成することが可能となる。リセス
エッチングを行った領域以外の部分は絶縁膜に覆われた
ままであるためその後の保護膜形成でダメージが入るこ
とはない。
口幅ではなく、フォトレジストのパターン寸法によって
決まる。このため、リセス幅は限りなくゲート電極の寸
法に近くなり、狭く形成することが可能となる。リセス
エッチングを行った領域以外の部分は絶縁膜に覆われた
ままであるためその後の保護膜形成でダメージが入るこ
とはない。
【００１９】この実施の形態では絶縁膜としてＳｉＯ2
を使用したがこれはＳｉＯＮでもよく、また、ウェット
エッチングもＨＦによるエッチングに限らないのは上述
より明らかである。
を使用したがこれはＳｉＯＮでもよく、また、ウェット
エッチングもＨＦによるエッチングに限らないのは上述
より明らかである。
【００２０】ここでは、化合物半導体基板上にドレイン
電極、ソース電極が形成された後にゲート電極を形成す
る工程を示した。しかし、ドレイン電極、ソース電極が
形成される前にゲート電極を形成する場合でも本発明は
適用できる。
電極、ソース電極が形成された後にゲート電極を形成す
る工程を示した。しかし、ドレイン電極、ソース電極が
形成される前にゲート電極を形成する場合でも本発明は
適用できる。
【００２１】この実施の形態では、化合物半導体として
III −Ｖ族化合物半導体であるＧａＡｓについて説明し
たがこれはＩｎＰにも適用できる。
III −Ｖ族化合物半導体であるＧａＡｓについて説明し
たがこれはＩｎＰにも適用できる。
【００２２】
【発明の効果】本発明により、リセス幅の狭い電界効果
トランジスタを半導体基板にダメージを入れることなく
形成することができる。
トランジスタを半導体基板にダメージを入れることなく
形成することができる。
【図１】本発明を工程順に説明する断面図である。
【図２】従来例を工程順に説明する断面図である。
【図３】従来例を工程順に説明する断面図である。
１０１…半絶縁性ＧａＡｓ基板（化合物半導体基板） １０２…ｎ型能動層 １０３…絶縁膜 １０４…ソース電極 １０５…ドレイン電極 １０６…ゲート電極 １０７…第一のフォトレジスト １０８…第二のフォトレジスト ２０１…半絶縁性ＧａＡｓ基板 ２０２…ｎ型能動層 ２０３…絶縁膜 ２０４…ソース電極 ２０５…ドレイン電極 ２０６…ゲート電極 ２０７…フォトレジスト Ｇ…フォトレジストの開口幅 Ｌ…リセス幅 Ｘ…絶縁膜の開口幅 ３０１…半絶縁性ＧａＡｓ基板 ３０２…ｎ型能動層 ３０４…ソース電極 ３０５…ドレイン電極 ３０６…ゲート電極 ３０７…フォトレジスト
Claims (3)
- 【請求項１】 化合物半導体基板上に能動層と絶縁膜を
順次形成する工程と、前記絶縁膜上に第一のフォトレジ
スト膜を形成する工程と、前記第一のフォトレジスト膜
に第一の開口部を形成する工程と、前記第一の開口部を
通してウェットエッチングして前記絶縁膜にゲート開口
部を形成する工程と、前記第一のフォトレジスト膜を除
去して第二のフォトレジスト膜を形成する工程と、前記
ゲート開口部上の前記第二のフォトレジスト膜にゲート
開口部より狭い範囲の開口となる第二の開口部を形成す
る工程と、前記第二の開口部より露出した能動層をエッ
チングしてリセスを形成する工程と、前記第二のフォト
レジスト膜の上面から金属膜を形成する工程と、前記リ
セスに形成した金属膜以外の金属膜および第二のフォト
レジスト膜を除去してゲート電極を形成する工程を有す
ることを特徴とする電界効果トランジスタの製造方法。 - 【請求項２】 所望の領域に能動層、絶縁膜、ソース電
極およびドレイン電極が形成された化合物半導体基板上
に第一のフォトレジスト膜を形成する工程と、ゲート電
極形成部の絶縁膜上の前記第一のフォトレジスト膜に第
一の開口部を形成する工程と、前記第一の開口部を通し
てウェットエッチングして前記絶縁膜にゲート開口部を
形成する工程と、前記第一のフォトレジスト膜を除去し
て第二のフォトレジスト膜を形成する工程と、前記ゲー
ト開口部の前記第二のフォトレジスト膜にゲート開口部
より狭い範囲の開口となる第二の開口部を形成する工程
と、前記第二の開口部により露出した能動層をエッチン
グしてリセスを形成する工程と、前記第二のフォトレジ
スト膜の上面から金属膜を形成する工程と、前記リセス
に形成した金属膜以外の金属膜および第二のフォトレジ
スト膜を除去してゲート電極を形成する工程を有するこ
とを特徴とする電界効果トランジスタの製造方法。 - 【請求項３】 リセスに形成した金属膜以外の金属膜と
第二のフォトレジスト膜とをリフトオフにより除去する
ことを特徴とする請求項１又は請求項２記載の電界効果
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6104298A JPH11260832A (ja) | 1998-03-12 | 1998-03-12 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6104298A JPH11260832A (ja) | 1998-03-12 | 1998-03-12 | 電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11260832A true JPH11260832A (ja) | 1999-09-24 |
Family
ID=13159808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6104298A Pending JPH11260832A (ja) | 1998-03-12 | 1998-03-12 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11260832A (ja) |
-
1998
- 1998-03-12 JP JP6104298A patent/JPH11260832A/ja active Pending
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