JPH11274174A - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
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- JPH11274174A JPH11274174A JP7244598A JP7244598A JPH11274174A JP H11274174 A JPH11274174 A JP H11274174A JP 7244598 A JP7244598 A JP 7244598A JP 7244598 A JP7244598 A JP 7244598A JP H11274174 A JPH11274174 A JP H11274174A
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Abstract
(57)【要約】
【課題】２段リセスでソース側のみにゲートが埋め込ま
れたオフセット構造であって、より簡便で、かつ、断線
を防止することができる電界効果トランジスタの製造方
法を提供する。 【解決手段】（１）半導体基板１上に導電性半導体層を
形成する工程と、（２）導電性半導体層を掘り込み第１
のリセス１９を設ける工程と、（３）絶縁膜を堆積して
第１のリセス１９の内側に位置したゲート開口部７ａを
形成する工程と、（４）ゲート開口部７ａから導電性半
導体層をさらに掘り込み、かつ横方向のサイドエッチン
グを抑制して第２のリセス２０を設ける工程と、（５）
全面及び第２のリセス２０内にゲート電極材料を堆積
し、第２のリセス２０内のドレイン側のゲート電極材料
を除去してソース側近傍のみにゲート電極材料を残すよ
うにして、ゲート電極１２を形成する工程と、（６）ゲ
ート電極１２の両側の掘り込まれてない導電性半導体層
の領域上にオーム性のソース電極１３とドレイン電極１
４を形成する工程と、を有し、（１）から（６）の順序
で行われる。
れたオフセット構造であって、より簡便で、かつ、断線
を防止することができる電界効果トランジスタの製造方
法を提供する。 【解決手段】（１）半導体基板１上に導電性半導体層を
形成する工程と、（２）導電性半導体層を掘り込み第１
のリセス１９を設ける工程と、（３）絶縁膜を堆積して
第１のリセス１９の内側に位置したゲート開口部７ａを
形成する工程と、（４）ゲート開口部７ａから導電性半
導体層をさらに掘り込み、かつ横方向のサイドエッチン
グを抑制して第２のリセス２０を設ける工程と、（５）
全面及び第２のリセス２０内にゲート電極材料を堆積
し、第２のリセス２０内のドレイン側のゲート電極材料
を除去してソース側近傍のみにゲート電極材料を残すよ
うにして、ゲート電極１２を形成する工程と、（６）ゲ
ート電極１２の両側の掘り込まれてない導電性半導体層
の領域上にオーム性のソース電極１３とドレイン電極１
４を形成する工程と、を有し、（１）から（６）の順序
で行われる。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタの製造方法に関し、特に、ショットキー接合型電界
効果トランジスタ（以下、ＭＥＳＦＥＴという）及びヘ
テロ接合型電界効果トランジスタ（以下、ＨＪＦＥＴと
いう）において、２段リセスでソース側のみにオフセッ
トしてゲート電極を埋め込んだ構造を有する電界効果ト
ランジスタ（以下、ＦＥＴという）の製造方法に関す
る。
スタの製造方法に関し、特に、ショットキー接合型電界
効果トランジスタ（以下、ＭＥＳＦＥＴという）及びヘ
テロ接合型電界効果トランジスタ（以下、ＨＪＦＥＴと
いう）において、２段リセスでソース側のみにオフセッ
トしてゲート電極を埋め込んだ構造を有する電界効果ト
ランジスタ（以下、ＦＥＴという）の製造方法に関す
る。
【０００２】
【従来の技術】一般に、化合物半導体は、Ｓｉに比べて
大きな電子移動度を有することに特徴があり、１ＧＨｚ
以上のマイクロ波帯やミリ波帯の増幅ＦＥＴでは高い電
力効率が得られるため、これらを集積化したアナログ信
号増幅回路、デジタル信号処理回路等への応用が進んで
いる。
大きな電子移動度を有することに特徴があり、１ＧＨｚ
以上のマイクロ波帯やミリ波帯の増幅ＦＥＴでは高い電
力効率が得られるため、これらを集積化したアナログ信
号増幅回路、デジタル信号処理回路等への応用が進んで
いる。
【０００３】実用的に用いられる化合物ＦＥＴ構造とし
て２段リセス埋込ゲート構造が知られている。この２段
リセス埋込ゲート構造は、第２のリセスにゲート電極を
埋め込むことにより、第１のリセスの結晶表面準位のト
ラップによる周波数分散やパルス鈍り等の伝達特性の追
従性を改善し、かつ第１のリセスで耐圧を確保するもの
である。この２段リセス埋込ゲート構造の製造方法は、
例えば、特開平２−１０５５４０号公報の「半導体装置
の製造方法」に開示されている（以下、この技術を従来
例１という）。
て２段リセス埋込ゲート構造が知られている。この２段
リセス埋込ゲート構造は、第２のリセスにゲート電極を
埋め込むことにより、第１のリセスの結晶表面準位のト
ラップによる周波数分散やパルス鈍り等の伝達特性の追
従性を改善し、かつ第１のリセスで耐圧を確保するもの
である。この２段リセス埋込ゲート構造の製造方法は、
例えば、特開平２−１０５５４０号公報の「半導体装置
の製造方法」に開示されている（以下、この技術を従来
例１という）。
【０００４】図２７乃至図３４は、従来例１の製造方法
を工程別に示す断面図である。まず、図２７に示すよう
に、半絶縁性ＧａＡｓ基板である半導体基板４１の表面
にＳｉをイオン注入し熱処理することでｎ形活性層４２
を形成する。このｎ形活性層４２の表面に、ＳｉＯ2膜
のような絶縁膜４３を被覆し、ホトレジスト技術で希弗
酸を用いてこの絶縁膜４３に横長さ１．５μｍのゲート
開口部４４を形成する。
を工程別に示す断面図である。まず、図２７に示すよう
に、半絶縁性ＧａＡｓ基板である半導体基板４１の表面
にＳｉをイオン注入し熱処理することでｎ形活性層４２
を形成する。このｎ形活性層４２の表面に、ＳｉＯ2膜
のような絶縁膜４３を被覆し、ホトレジスト技術で希弗
酸を用いてこの絶縁膜４３に横長さ１．５μｍのゲート
開口部４４を形成する。
【０００５】次いで、図２８に示すように、このゲート
開口部４４からｎ形活性層４２を０．２μｍ掘り込み、
第１のリセス４５を形成する。このエッチングは硫酸と
過酸化水素水の混合溶液を用いて行われる。
開口部４４からｎ形活性層４２を０．２μｍ掘り込み、
第１のリセス４５を形成する。このエッチングは硫酸と
過酸化水素水の混合溶液を用いて行われる。
【０００６】次いで、図２９に示すように、第１のリセ
ス４５及び絶縁膜４３上に、側壁膜（ＳｉＯ2）４６
を、厚さ０．５μｍ堆積する。
ス４５及び絶縁膜４３上に、側壁膜（ＳｉＯ2）４６
を、厚さ０．５μｍ堆積する。
【０００７】次いで、図３０に示すように、異方性ドラ
イエッチングで側壁膜４６を側壁４７に加工する。これ
によって、初期のゲート開口部４４の１．５μｍはこの
側壁４７により約０．７μｍに細められたゲート開口部
４４ａになる。
イエッチングで側壁膜４６を側壁４７に加工する。これ
によって、初期のゲート開口部４４の１．５μｍはこの
側壁４７により約０．７μｍに細められたゲート開口部
４４ａになる。
【０００８】次いで、図３１に示すように、前述した混
合溶液を用いてｎ形活性層４２を０．０３μｍ掘り込み
第２のリセス４８を形成する。
合溶液を用いてｎ形活性層４２を０．０３μｍ掘り込み
第２のリセス４８を形成する。
【０００９】次いで、図３２に示すように、Ａｌからな
るゲート金属４９を全面に被着し、ゲート開口部４４を
覆うようにホトレジスト膜５０を被覆する。
るゲート金属４９を全面に被着し、ゲート開口部４４を
覆うようにホトレジスト膜５０を被覆する。
【００１０】次いで、ゲート金属４９を加工することに
より、図３３に示すようなゲート電極５１を形成する。
第２のリセス４８に埋め込まれ、側壁４７で決まるゲー
ト開口部４４ａがゲート長となる。
より、図３３に示すようなゲート電極５１を形成する。
第２のリセス４８に埋め込まれ、側壁４７で決まるゲー
ト開口部４４ａがゲート長となる。
【００１１】次いで、図３４に示すように、ゲート電極
５１の両側の、リセスされないｎ形活性層４２の上にオ
ーム性のソース電極５２とドレイン電極５３を設けるこ
とにより、２段リセス埋込ゲート構造のＦＥＴが形成さ
れる。ゲート容量を低減するため絶縁膜４３を一度除去
し、再度ＳｉＯ2を保護膜として薄く成長し、エアブリ
ッジ方式等で電極配線を形成して増幅ＦＥＴが完成す
る。
５１の両側の、リセスされないｎ形活性層４２の上にオ
ーム性のソース電極５２とドレイン電極５３を設けるこ
とにより、２段リセス埋込ゲート構造のＦＥＴが形成さ
れる。ゲート容量を低減するため絶縁膜４３を一度除去
し、再度ＳｉＯ2を保護膜として薄く成長し、エアブリ
ッジ方式等で電極配線を形成して増幅ＦＥＴが完成す
る。
【００１２】従来例１に開示されたＦＥＴ構造は、遮断
周波数を高めようとしてゲート長を短くすると耐圧が低
下するという問題がある。この問題を解消するために、
本願の発明者は、ソース側のみにゲート電極をオフセッ
トして第２のリセスに埋め込んだ構造を提案している。
この構造は、特許第２６８５０２６号の「電界効果トラ
ンジスタ及び製造方法」に開示されている（以下、この
技術を従来例２という）。
周波数を高めようとしてゲート長を短くすると耐圧が低
下するという問題がある。この問題を解消するために、
本願の発明者は、ソース側のみにゲート電極をオフセッ
トして第２のリセスに埋め込んだ構造を提案している。
この構造は、特許第２６８５０２６号の「電界効果トラ
ンジスタ及び製造方法」に開示されている（以下、この
技術を従来例２という）。
【００１３】過渡特性における周波数分散やパルス鈍
り、静特性におけるキンク現象やドレイン電流飽和性の
悪化等が生じるのは、ドレイン側のアバランシェで発生
した正孔が流れてきてソース側の表面準位及びこのソー
ス抵抗を変調することが主要因である。ソース側を半導
体層（ｎ型活性層）に埋め込み、表面準位の変動する影
響を抑制することで、これら過渡特性や静特性を改善す
ることができる。一方、ドレイン側はゲート電極が除去
されて２段に階層化され、疑似傾斜化することにより電
界集中が緩和されドレイン耐圧等が向上する。
り、静特性におけるキンク現象やドレイン電流飽和性の
悪化等が生じるのは、ドレイン側のアバランシェで発生
した正孔が流れてきてソース側の表面準位及びこのソー
ス抵抗を変調することが主要因である。ソース側を半導
体層（ｎ型活性層）に埋め込み、表面準位の変動する影
響を抑制することで、これら過渡特性や静特性を改善す
ることができる。一方、ドレイン側はゲート電極が除去
されて２段に階層化され、疑似傾斜化することにより電
界集中が緩和されドレイン耐圧等が向上する。
【００１４】図３５乃至図４５は、従来例２の製造方法
を工程別に示す断面図、図４６は、電極等のパターンを
示す平面図である。なお、図４５は、図４６のＥ−Ｅ線
断面図である。
を工程別に示す断面図、図４６は、電極等のパターンを
示す平面図である。なお、図４５は、図４６のＥ−Ｅ線
断面図である。
【００１５】まず、図３５に示すように、半絶縁性Ｇａ
Ａｓ基板である半導体基板１上に有機金属化学気相成長
法（ＭＯＶＰＥ法）で、ｉ形ＧａＡｓバッファ層１６、
ｉ形ＩｎＧａＡｓ電子走行層１５、ｎ形ＡｌＧａＡｓチ
ャネル層（電子供給層）２、ｎ形ＧａＡｓ下側コンタク
ト層３、下側コンタクト層であるエッチング停止層４、
ｎ形ＧａＡｓ上側コンタクト層５を順次エピタキシャル
成長する。ここで、電子供給層２との境界の電子走行層
３側に高移動度の二次元電子ガスが発生するため、電子
走行層が一般的にチャネル層と呼ばれる。しかしディプ
リーション型ＦＥＴでは電子供給層にもドレイン電流が
流れ、チャネルとして作用する。これ以後の本明細書で
は説明を簡単にするため、電子供給層をチャネル層に代
表させ、これ以下にある層を省略する。
Ａｓ基板である半導体基板１上に有機金属化学気相成長
法（ＭＯＶＰＥ法）で、ｉ形ＧａＡｓバッファ層１６、
ｉ形ＩｎＧａＡｓ電子走行層１５、ｎ形ＡｌＧａＡｓチ
ャネル層（電子供給層）２、ｎ形ＧａＡｓ下側コンタク
ト層３、下側コンタクト層であるエッチング停止層４、
ｎ形ＧａＡｓ上側コンタクト層５を順次エピタキシャル
成長する。ここで、電子供給層２との境界の電子走行層
３側に高移動度の二次元電子ガスが発生するため、電子
走行層が一般的にチャネル層と呼ばれる。しかしディプ
リーション型ＦＥＴでは電子供給層にもドレイン電流が
流れ、チャネルとして作用する。これ以後の本明細書で
は説明を簡単にするため、電子供給層をチャネル層に代
表させ、これ以下にある層を省略する。
【００１６】一連のエピタキシャル成長層上に、ＳｉＯ
２の絶縁膜６を形成し、この絶縁膜６に横長さ１．２μ
ｍのゲート開口部７を形成する。ゲート開口部７は、低
損傷なマグネトロン方式ドライエッチングでＣＨＦ3ガ
スを用いて形成される。
２の絶縁膜６を形成し、この絶縁膜６に横長さ１．２μ
ｍのゲート開口部７を形成する。ゲート開口部７は、低
損傷なマグネトロン方式ドライエッチングでＣＨＦ3ガ
スを用いて形成される。
【００１７】次いで、図３６に示すように、絶縁膜６に
形成されたゲート開口部７からｎ形ＡｌＧａＡｓのエッ
チング停止層４上のｎ形ＧａＡｓの上側コンタクト層５
を選択性結晶エッチングし、第１のリセス４５を設け
る。このエッチングはＢＣｌ3にＳＦ6を３０％添加した
ガスを用いたマグネトロン方式ドライエッチングであ
る。ＡｌＧａＡｓの表面に弗化アルミニウムＡｌＦが形
成されることにより、エッチングが抑制され停止する。
ＧａＡｓ／Ａｌ0.2Ｇａ0.8Ａｓのエッチング選択比は１
００倍以上である。
形成されたゲート開口部７からｎ形ＡｌＧａＡｓのエッ
チング停止層４上のｎ形ＧａＡｓの上側コンタクト層５
を選択性結晶エッチングし、第１のリセス４５を設け
る。このエッチングはＢＣｌ3にＳＦ6を３０％添加した
ガスを用いたマグネトロン方式ドライエッチングであ
る。ＡｌＧａＡｓの表面に弗化アルミニウムＡｌＦが形
成されることにより、エッチングが抑制され停止する。
ＧａＡｓ／Ａｌ0.2Ｇａ0.8Ａｓのエッチング選択比は１
００倍以上である。
【００１８】次いで、図３７に示すように、ＳｉＯ2膜
を堆積し、前述したＣＨＦ3ガスを用いたマグネトロン
方式の異方性ドライエッチングにより側壁８を設け、ゲ
ート開口部７ａを形成する。
を堆積し、前述したＣＨＦ3ガスを用いたマグネトロン
方式の異方性ドライエッチングにより側壁８を設け、ゲ
ート開口部７ａを形成する。
【００１９】次いで、図３８に示すように、露出したエ
ッチング停止層４のｎ形ＡｌＧａＡｓを湿式エッチング
する。エッチング液は燐酸と過酸化水素水を混合し純水
で希釈し、エッチング速度を下げたものである。露出し
たｎ形ＧａＡｓの下側コンタクト層３を前述した選択性
結晶エッチングを行ないｎ形ＡｌＧａＡｓチャネル層２
を露出し、第２のリセス４８を設ける。
ッチング停止層４のｎ形ＡｌＧａＡｓを湿式エッチング
する。エッチング液は燐酸と過酸化水素水を混合し純水
で希釈し、エッチング速度を下げたものである。露出し
たｎ形ＧａＡｓの下側コンタクト層３を前述した選択性
結晶エッチングを行ないｎ形ＡｌＧａＡｓチャネル層２
を露出し、第２のリセス４８を設ける。
【００２０】次いで、図３９に示すように、ＷＳｉから
なるゲート金属６１を厚さ０．２μｍスパッタ堆積し、
第２のリセス内４８に埋め込み、下側コンタクト層３の
側面に接触させる。
なるゲート金属６１を厚さ０．２μｍスパッタ堆積し、
第２のリセス内４８に埋め込み、下側コンタクト層３の
側面に接触させる。
【００２１】次いで、図４０に示すように、ゲート金属
６１をマグネトロン方式の異方性ドライエッチングで加
工し、横長さ（ゲート長）０．１μｍの金属側壁６２と
する。エッチングガスはＣＦ4に２０％の酸素を混合し
たものを用いる。
６１をマグネトロン方式の異方性ドライエッチングで加
工し、横長さ（ゲート長）０．１μｍの金属側壁６２と
する。エッチングガスはＣＦ4に２０％の酸素を混合し
たものを用いる。
【００２２】次いで、図４１に示すように、ソース側の
金属側壁６４をホトレジスト膜６３で覆い、一方の金属
側壁６４を、ＣＦ4と酸素ガスでガス圧を高めて等方性
を強めた条件のマグネトロン方式ドライエッチングで除
去する。これにより残った金属側壁６２がゲート電極６
４となる。
金属側壁６４をホトレジスト膜６３で覆い、一方の金属
側壁６４を、ＣＦ4と酸素ガスでガス圧を高めて等方性
を強めた条件のマグネトロン方式ドライエッチングで除
去する。これにより残った金属側壁６２がゲート電極６
４となる。
【００２３】次いで、図４２に示すように、ＳｉＯ2の
絶縁膜６５を堆積してホトレジスト膜６６を塗布し、こ
の平滑性を利用してリアクティブ・イオン・エッチング
（ＲＩＥ）でエッチバックし、図４３に示すようにゲー
ト電極６４の上部をＳｉＯ2の絶縁膜６５から露出させ
る。
絶縁膜６５を堆積してホトレジスト膜６６を塗布し、こ
の平滑性を利用してリアクティブ・イオン・エッチング
（ＲＩＥ）でエッチバックし、図４３に示すようにゲー
ト電極６４の上部をＳｉＯ2の絶縁膜６５から露出させ
る。
【００２４】次いで、図４４に示すように、配線金属Ｗ
をスパッタ堆積し加工することで、ゲート電極６４に接
続された給電配線６７を形成する。
をスパッタ堆積し加工することで、ゲート電極６４に接
続された給電配線６７を形成する。
【００２５】次いで、図４５に示すように、このゲート
電極６４の両側の、ｎ形ＧａＡｓ上側コンタクト層５上
にオーム性のソース電極１３とドレイン電極１４を形成
し、残った絶縁膜６５を除去することにより、２段リセ
スでソース側のみにゲートが埋め込まれたオフセット構
造のＦＥＴが形成される。
電極６４の両側の、ｎ形ＧａＡｓ上側コンタクト層５上
にオーム性のソース電極１３とドレイン電極１４を形成
し、残った絶縁膜６５を除去することにより、２段リセ
スでソース側のみにゲートが埋め込まれたオフセット構
造のＦＥＴが形成される。
【００２６】また、１段リセスに対してゲート電極をオ
フセット形成する製造方法が提案されている。この方法
は、例えば特許第２７２５５９２号の「電界効果トラン
ジスタの製造方法」に開示されている（以下、この技術
を従来例３という）。
フセット形成する製造方法が提案されている。この方法
は、例えば特許第２７２５５９２号の「電界効果トラン
ジスタの製造方法」に開示されている（以下、この技術
を従来例３という）。
【００２７】図４７乃至図５０は、従来例３の製造方法
を工程別に示す断面図である。まず、図４７に示すよう
に、半絶縁性ＧａＡｓ基板である半導体基板７１上にｉ
形ＧａＡｓチャネル層７２、ｎ形ＡｌＧａＡｓ電子供給
層７３、ｎ形ＧａＡｓコンタクト層７４を順次、分子線
エピタキシィ（ＭＢＥ）法を用いて成長し、ＳｉＯ2の
絶縁膜７５を堆積し、この絶縁膜７５にゲート開口部７
６を形成する。ＢＣｌ3とＳＦ6ガスによる選択性結晶ド
ライエッチングにより、ｎ形ＧａＡｓコンタクト層７４
をエッチングし、かつ下層のＡｌＧａＡｓ電子供給層７
３が露出後もエッチングを続け、コンタクト層７４を
０．１μｍサイドエッチングする。
を工程別に示す断面図である。まず、図４７に示すよう
に、半絶縁性ＧａＡｓ基板である半導体基板７１上にｉ
形ＧａＡｓチャネル層７２、ｎ形ＡｌＧａＡｓ電子供給
層７３、ｎ形ＧａＡｓコンタクト層７４を順次、分子線
エピタキシィ（ＭＢＥ）法を用いて成長し、ＳｉＯ2の
絶縁膜７５を堆積し、この絶縁膜７５にゲート開口部７
６を形成する。ＢＣｌ3とＳＦ6ガスによる選択性結晶ド
ライエッチングにより、ｎ形ＧａＡｓコンタクト層７４
をエッチングし、かつ下層のＡｌＧａＡｓ電子供給層７
３が露出後もエッチングを続け、コンタクト層７４を
０．１μｍサイドエッチングする。
【００２８】従来例２で述べたようにＧａＡｓ／ＡｌＧ
ａＡｓは１００倍以上のエッチング比があり、ＡｌＧａ
Ａｓ電子供給層７３をほとんどエッチングせずに、Ｇａ
Ａｓコンタクト層７４をサイドエッチングできる。
ａＡｓは１００倍以上のエッチング比があり、ＡｌＧａ
Ａｓ電子供給層７３をほとんどエッチングせずに、Ｇａ
Ａｓコンタクト層７４をサイドエッチングできる。
【００２９】次いで、図４８に示すように、ゲート開口
部７６の内側に対してソース側をホトレジスト７７で覆
い、前述した選択性結晶ドライエッチングによりｎ形Ｇ
ａＡｓコンタクト層７４を、ゲート開口部７６の端から
０．３μｍまで横方向にサイドエッチングする。
部７６の内側に対してソース側をホトレジスト７７で覆
い、前述した選択性結晶ドライエッチングによりｎ形Ｇ
ａＡｓコンタクト層７４を、ゲート開口部７６の端から
０．３μｍまで横方向にサイドエッチングする。
【００３０】次いで、図４９に示すように、ホトレジス
ト膜７７を除去し、ゲート金属を堆積して加工すること
でゲート電極７８を形成する。
ト膜７７を除去し、ゲート金属を堆積して加工すること
でゲート電極７８を形成する。
【００３１】次いで、図５０に示すように、ゲート電極
７８の両側に残ったｎ形ＧａＡｓコンタクト層７４上に
オーム性のソース電極７９とドレイン電極８０を形成
し、残った絶縁膜７５を除去することで、１段リセスで
ゲート電極７８がオフセットされた構造のＦＥＴが形成
される。
７８の両側に残ったｎ形ＧａＡｓコンタクト層７４上に
オーム性のソース電極７９とドレイン電極８０を形成
し、残った絶縁膜７５を除去することで、１段リセスで
ゲート電極７８がオフセットされた構造のＦＥＴが形成
される。
【００３２】
【発明が解決しようとする課題】従来例２で示した２段
リセスでソース側のみにゲートが埋め込まれたオフセッ
ト構造の製造方法では、０．１μｍと短いゲート長でミ
リ波帯の数十ＧＨｚ用の高い遮断周波数ｆtを得るた
め、長く複雑な工程を必要とする。その結果、製造時間
が長くなり、製造費用及び製品価格が増大するという問
題がある。なお、この２段リセスでオフセットされた構
造で過渡特性を含めたゲート伝達特性を改善し素子耐圧
を確保することは、数十ＧＨｚのミリ波帯に限らず数Ｇ
Ｈｚのマイクロ波帯にも有効である。この場合、遮断周
波数ｆtもあまり必要としないため、ゲート長も大きく
てよく、複雑な工程を駆使する必要がない。
リセスでソース側のみにゲートが埋め込まれたオフセッ
ト構造の製造方法では、０．１μｍと短いゲート長でミ
リ波帯の数十ＧＨｚ用の高い遮断周波数ｆtを得るた
め、長く複雑な工程を必要とする。その結果、製造時間
が長くなり、製造費用及び製品価格が増大するという問
題がある。なお、この２段リセスでオフセットされた構
造で過渡特性を含めたゲート伝達特性を改善し素子耐圧
を確保することは、数十ＧＨｚのミリ波帯に限らず数Ｇ
Ｈｚのマイクロ波帯にも有効である。この場合、遮断周
波数ｆtもあまり必要としないため、ゲート長も大きく
てよく、複雑な工程を駆使する必要がない。
【００３３】また、従来例３におけるオフセット構造の
製造方法では１段リセスを対象にしているが、この製造
原理は２段リセス構造にも応用できる。しかし、図４９
に示すゲート金属７８をスパッタしたときに、コンタク
ト層７４をサイドエッチングして大きな隙間があるた
め、実際には、図５１に示すように底部の結晶面に堆積
した金属８２と絶縁膜７５上に堆積した金属８１が接続
することなく断線し、ゲート電極として作用しない場合
があるという問題がある。ゲート開口部７６の絶縁膜７
５の側面にスパッタしたゲート金属が付着して開口部を
狭めるため、開口部が金属で塞がれば下側の結晶面への
堆積は停止し、上下の金属は接続されることがない。
製造方法では１段リセスを対象にしているが、この製造
原理は２段リセス構造にも応用できる。しかし、図４９
に示すゲート金属７８をスパッタしたときに、コンタク
ト層７４をサイドエッチングして大きな隙間があるた
め、実際には、図５１に示すように底部の結晶面に堆積
した金属８２と絶縁膜７５上に堆積した金属８１が接続
することなく断線し、ゲート電極として作用しない場合
があるという問題がある。ゲート開口部７６の絶縁膜７
５の側面にスパッタしたゲート金属が付着して開口部を
狭めるため、開口部が金属で塞がれば下側の結晶面への
堆積は停止し、上下の金属は接続されることがない。
【００３４】本発明は、上記課題を解決するためになさ
れたものであり、２段リセスでソース側のみにゲートが
埋め込まれたオフセット構造であって、より簡便で、か
つ、断線を防止することができる電界効果トランジスタ
の製造方法を提供することを目的とする。
れたものであり、２段リセスでソース側のみにゲートが
埋め込まれたオフセット構造であって、より簡便で、か
つ、断線を防止することができる電界効果トランジスタ
の製造方法を提供することを目的とする。
【００３５】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、（１）半導体基板上に導電性半導
体層を形成する工程と、（２）導電性半導体層を掘り込
み第１のリセスを設ける工程と、（３）絶縁膜を堆積し
て第１のリセスの内側に位置したゲート開口部を形成す
る工程と、（４）ゲート開口部から導電性半導体層をさ
らに掘り込み、かつ横方向のサイドエッチングを抑制し
て第２のリセスを設ける工程と、（５）全面及び第２の
リセス内にゲート電極材料を堆積し、第２のリセス内の
ドレイン側のゲート電極材料を除去してソース側近傍の
みにゲート電極材料を残すようにして、ゲート電極を形
成する工程と、（６）ゲート電極の両側の掘り込まれて
ない導電性半導体層の領域上にオーム性のソース電極と
ドレイン電極を形成する工程と、を有し、（１）から
（６）の順序で行われることを特徴とするものである。
ジスタの製造方法は、（１）半導体基板上に導電性半導
体層を形成する工程と、（２）導電性半導体層を掘り込
み第１のリセスを設ける工程と、（３）絶縁膜を堆積し
て第１のリセスの内側に位置したゲート開口部を形成す
る工程と、（４）ゲート開口部から導電性半導体層をさ
らに掘り込み、かつ横方向のサイドエッチングを抑制し
て第２のリセスを設ける工程と、（５）全面及び第２の
リセス内にゲート電極材料を堆積し、第２のリセス内の
ドレイン側のゲート電極材料を除去してソース側近傍の
みにゲート電極材料を残すようにして、ゲート電極を形
成する工程と、（６）ゲート電極の両側の掘り込まれて
ない導電性半導体層の領域上にオーム性のソース電極と
ドレイン電極を形成する工程と、を有し、（１）から
（６）の順序で行われることを特徴とするものである。
【００３６】本発明の電界効果トランジスタの製造方法
は又、（１）半導体基板上に導電性半導体層を形成する
工程と、（２）導電性半導体層を掘り込み第１のリセス
を設ける工程と、（３）絶縁膜を堆積して第１のリセス
の内側に位置したゲート開口部を形成する工程と、
（４）ゲート開口部から導電性半導体層をさらに掘り込
み、かつ横方向のサイドエッチングを抑制して第２のリ
セスを設ける工程と、（５）第２のリセス内を覆うよう
に加工性の異なる２種類のゲート電極材料でそれぞれ下
層ゲート電極及び上層ゲート電極を形成する工程と、
（６）下層ゲート電極及び上層ゲート電極のソース側を
保護し、下層ゲート電極のみをドレイン側から第２のリ
セスの途中までサイドエッチングしてソース側近傍のみ
に下層ゲート電極を残すように加工する工程と、（７）
下層ゲート電極及び上層ゲート電極の両側の掘り込まれ
てない導電性半導体層の領域上にオーム性のソース電極
とドレイン電極を形成する工程とを有し、（１）から
（７）の順序で行われることを特徴とするものである。
は又、（１）半導体基板上に導電性半導体層を形成する
工程と、（２）導電性半導体層を掘り込み第１のリセス
を設ける工程と、（３）絶縁膜を堆積して第１のリセス
の内側に位置したゲート開口部を形成する工程と、
（４）ゲート開口部から導電性半導体層をさらに掘り込
み、かつ横方向のサイドエッチングを抑制して第２のリ
セスを設ける工程と、（５）第２のリセス内を覆うよう
に加工性の異なる２種類のゲート電極材料でそれぞれ下
層ゲート電極及び上層ゲート電極を形成する工程と、
（６）下層ゲート電極及び上層ゲート電極のソース側を
保護し、下層ゲート電極のみをドレイン側から第２のリ
セスの途中までサイドエッチングしてソース側近傍のみ
に下層ゲート電極を残すように加工する工程と、（７）
下層ゲート電極及び上層ゲート電極の両側の掘り込まれ
てない導電性半導体層の領域上にオーム性のソース電極
とドレイン電極を形成する工程とを有し、（１）から
（７）の順序で行われることを特徴とするものである。
【００３７】上記（６）の工程は、ドライエッチングに
よる加工で行われ、 下層ゲート電極のゲート電極材料
は、ドライエッチングにおいてエッチング速度が速い物
質であり、 上層ゲート電極のゲート電極材料は、ドラ
イエッチングにおいてエッチング速度が遅い物質であ
る、のが好ましい。
よる加工で行われ、 下層ゲート電極のゲート電極材料
は、ドライエッチングにおいてエッチング速度が速い物
質であり、 上層ゲート電極のゲート電極材料は、ドラ
イエッチングにおいてエッチング速度が遅い物質であ
る、のが好ましい。
【００３８】上記ドライエッチングには、弗素系ガスが
用いられ、 下層ゲート電極のゲート電極材料は、ＷＳ
ｉ、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｃ、これらの硅化物又は窒
化物からなる群から選択される物質であり上層ゲート電
極のゲート電極材料は、Ａｕ、Ａｌ、Ｐｔからなる群か
ら選択される物質である、のが好ましい。
用いられ、 下層ゲート電極のゲート電極材料は、ＷＳ
ｉ、Ｗ、Ｔｉ、Ｍｏ、Ｎｉ、Ｃ、これらの硅化物又は窒
化物からなる群から選択される物質であり上層ゲート電
極のゲート電極材料は、Ａｕ、Ａｌ、Ｐｔからなる群か
ら選択される物質である、のが好ましい。
【００３９】本発明の他の電界効果トランジスタの製造
方法は、（１）半導体基板上にエッチング速度の遅いエ
ッチング停止層を含む導電性半導体層を形成する工程
と、（２）導電性半導体層を掘り込み第１のリセスを設
ける工程と、（３）絶縁膜を堆積して第１のリセスの内
側に位置したゲート開口部を形成する工程と、（４）ゲ
ート開口部から導電性半導体層をさらに掘り込んでエッ
チング停止層で停止させ、かつ横方向のサイドエッチン
グを抑制して第２のリセスを設ける工程と、（５）第２
のリセスのソース側を保護し、エッチング停止層の上側
にあるエッチング速度の速い導電性半導体層のドレイン
側をサイドエッチングして第２のリセスをドレイン側に
広げる工程と、（６）ゲート開口部の直下を埋め込むよ
うにゲート電極を形成する工程と、（７）ゲート電極の
両側の掘り込まれてない導電性半導体層の領域上にオー
ム性のソース電極とドレイン電極を形成する工程とを有
し、（１）から（７）の順序で行われることを特徴とす
るものである。
方法は、（１）半導体基板上にエッチング速度の遅いエ
ッチング停止層を含む導電性半導体層を形成する工程
と、（２）導電性半導体層を掘り込み第１のリセスを設
ける工程と、（３）絶縁膜を堆積して第１のリセスの内
側に位置したゲート開口部を形成する工程と、（４）ゲ
ート開口部から導電性半導体層をさらに掘り込んでエッ
チング停止層で停止させ、かつ横方向のサイドエッチン
グを抑制して第２のリセスを設ける工程と、（５）第２
のリセスのソース側を保護し、エッチング停止層の上側
にあるエッチング速度の速い導電性半導体層のドレイン
側をサイドエッチングして第２のリセスをドレイン側に
広げる工程と、（６）ゲート開口部の直下を埋め込むよ
うにゲート電極を形成する工程と、（７）ゲート電極の
両側の掘り込まれてない導電性半導体層の領域上にオー
ム性のソース電極とドレイン電極を形成する工程とを有
し、（１）から（７）の順序で行われることを特徴とす
るものである。
【００４０】上記ゲート開口部は、絶縁膜を堆積した
後、エッチングして第１のリセスに絶縁膜の側壁を設け
ることにより形成されてもよい。
後、エッチングして第１のリセスに絶縁膜の側壁を設け
ることにより形成されてもよい。
【００４１】上記ゲート開口部は、絶縁膜を堆積した
後、第１のリセスの内側に位置する開口部を有するレジ
スト膜をマスクにしてエッチングすることにより、形成
されてもよい。
後、第１のリセスの内側に位置する開口部を有するレジ
スト膜をマスクにしてエッチングすることにより、形成
されてもよい。
【００４２】本発明のさらに他の電界効果トランジスタ
の製造方法は、（１）半導体基板上にエッチング速度の
遅い第１及び第２のエッチング停止層を含む導電性半導
体層を形成する工程と、（２）絶縁膜を堆積して第１の
ゲート開口部を設ける工程と、（３）第１のゲート開口
部から導電性半導体層を掘り込んで第１のエッチング停
止層で停止させ第１のリセスを設ける工程と、（４）第
１のリセスのソース側を保護し、第１のエッチング停止
層の上側にあるエッチング速度の速い導電性半導体層を
ドレイン側にサイドエッチングして第１のリセスをドレ
イン側に広げる工程と、（５）第１のゲート開口部及び
第１のリセスの内側に絶縁膜の側壁を設けて細めた第２
のゲート開口部を設ける工程と、（６）第２のゲート開
口部から導電性半導体層をさらに掘り込んで第２のエッ
チング停止層で停止させ、かつ横方向のサイドエッチン
グを抑制して第２のリセスを設ける工程と、（７）第２
のリセスのソース側を保護し、第２のエッチング停止層
の上側にあるエッチング速度の速い導電性半導体層をド
レイン側に第１のリセスのエッチング幅より少なくサイ
ドエッチングして、第２のリセスをドレイン側に広げる
工程と、（８）第２のゲート開口部の直下を埋め込むよ
うにゲート電極を形成する工程と、（９）ゲート電極の
両側の掘り込まれてない導電性半導体層の領域上にオー
ム性のソース電極とドレイン電極を形成する工程とを有
し、（１）から（９）の順序で行われることを特徴とす
るものである。
の製造方法は、（１）半導体基板上にエッチング速度の
遅い第１及び第２のエッチング停止層を含む導電性半導
体層を形成する工程と、（２）絶縁膜を堆積して第１の
ゲート開口部を設ける工程と、（３）第１のゲート開口
部から導電性半導体層を掘り込んで第１のエッチング停
止層で停止させ第１のリセスを設ける工程と、（４）第
１のリセスのソース側を保護し、第１のエッチング停止
層の上側にあるエッチング速度の速い導電性半導体層を
ドレイン側にサイドエッチングして第１のリセスをドレ
イン側に広げる工程と、（５）第１のゲート開口部及び
第１のリセスの内側に絶縁膜の側壁を設けて細めた第２
のゲート開口部を設ける工程と、（６）第２のゲート開
口部から導電性半導体層をさらに掘り込んで第２のエッ
チング停止層で停止させ、かつ横方向のサイドエッチン
グを抑制して第２のリセスを設ける工程と、（７）第２
のリセスのソース側を保護し、第２のエッチング停止層
の上側にあるエッチング速度の速い導電性半導体層をド
レイン側に第１のリセスのエッチング幅より少なくサイ
ドエッチングして、第２のリセスをドレイン側に広げる
工程と、（８）第２のゲート開口部の直下を埋め込むよ
うにゲート電極を形成する工程と、（９）ゲート電極の
両側の掘り込まれてない導電性半導体層の領域上にオー
ム性のソース電極とドレイン電極を形成する工程とを有
し、（１）から（９）の順序で行われることを特徴とす
るものである。
【００４３】上記第２のリセスの深さを５０ｎｍ以下に
なるように形成するのが好ましい。
なるように形成するのが好ましい。
【００４４】
【発明の実施の形態】以下、本発明の実施の形態を、図
面を参照して説明する。 （第１の実施の形態）図１乃至図４は、本発明の第１の
実施の形態に係る電界効果トランジスタの製造方法を工
程別に示す断面図、図５は、電極等のパターンを示す平
面図である。なお、図４（Ｃ）は、図５のＡ−Ａ線断面
図である。
面を参照して説明する。 （第１の実施の形態）図１乃至図４は、本発明の第１の
実施の形態に係る電界効果トランジスタの製造方法を工
程別に示す断面図、図５は、電極等のパターンを示す平
面図である。なお、図４（Ｃ）は、図５のＡ−Ａ線断面
図である。
【００４５】まず、図１に示すように、半絶縁性ＧａＡ
ｓ基板である半導体基板１の上に有機金属化学気相成長
法（ＭＯＶＰＥ法）により、バッファ層１６、電子走行
層１５、チャネル層（電子供給層）２、下側コンタクト
層３、エッチング停止層４、上側コンタクト層５を順次
エピタキシャル成長する。
ｓ基板である半導体基板１の上に有機金属化学気相成長
法（ＭＯＶＰＥ法）により、バッファ層１６、電子走行
層１５、チャネル層（電子供給層）２、下側コンタクト
層３、エッチング停止層４、上側コンタクト層５を順次
エピタキシャル成長する。
【００４６】バッファ層１６は、厚さ５００ｎｍのｉ形
ＧａＡｓにより形成される。電子走行層１５は、厚さ１
５ｎｍのｉ形Ｉｎ0.15Ｇａ0.85Ａｓにより形成される。
チャネル層（電子供給層）２は、ｎ形Ａｌ0.2Ｇａ0.8Ａ
ｓからなり、濃度２×１０18ｃｍ-3で厚さ３０ｎｍ及び
濃度１×１０17ｃｍ-3で厚さ２０ｎｍの２層により形成
される（各々の層は図示せず）。下側コンタクト層３
は、濃度５×１０17ｃｍ-3で厚さ２０ｎｍのｎ形ＧａＡ
ｓにより形成される。下側コンタクト層３上に形成され
たエッチング停止層４は、濃度５×１０17ｃｍ-3で厚さ
３ｎｍのｎ形Ａｌ0.2Ｇａ0.8Ａｓにより形成される。上
側コンタクト層５は、濃度３×１０18ｃｍ-3で厚さ１０
０ｎｍのｎ形ＧａＡｓにより形成される。なお、説明を
簡単にするため、電子供給層をチャネル層に代表させ、
これ以下にある層を省略する。
ＧａＡｓにより形成される。電子走行層１５は、厚さ１
５ｎｍのｉ形Ｉｎ0.15Ｇａ0.85Ａｓにより形成される。
チャネル層（電子供給層）２は、ｎ形Ａｌ0.2Ｇａ0.8Ａ
ｓからなり、濃度２×１０18ｃｍ-3で厚さ３０ｎｍ及び
濃度１×１０17ｃｍ-3で厚さ２０ｎｍの２層により形成
される（各々の層は図示せず）。下側コンタクト層３
は、濃度５×１０17ｃｍ-3で厚さ２０ｎｍのｎ形ＧａＡ
ｓにより形成される。下側コンタクト層３上に形成され
たエッチング停止層４は、濃度５×１０17ｃｍ-3で厚さ
３ｎｍのｎ形Ａｌ0.2Ｇａ0.8Ａｓにより形成される。上
側コンタクト層５は、濃度３×１０18ｃｍ-3で厚さ１０
０ｎｍのｎ形ＧａＡｓにより形成される。なお、説明を
簡単にするため、電子供給層をチャネル層に代表させ、
これ以下にある層を省略する。
【００４７】図５に示すように、素子領域１７をホトレ
ジスト膜で覆い、イオン注入で欠陥を生じさせて高抵抗
化し素子領域１７の周囲を素子分離領域１８とする。イ
オン注入条件は11Ｂ+を加速エネルギ２００ｋｅＶ、注
入ドース１×１０13ｃｍ-2である。
ジスト膜で覆い、イオン注入で欠陥を生じさせて高抵抗
化し素子領域１７の周囲を素子分離領域１８とする。イ
オン注入条件は11Ｂ+を加速エネルギ２００ｋｅＶ、注
入ドース１×１０13ｃｍ-2である。
【００４８】図１に示すように、前述した一連のエピタ
キシャル成長層上に厚さ４００ｎｍのＳｉＯ2からなる
絶縁膜６を被覆し、絶縁膜６に横長さ１．４μｍのゲー
ト開口部７を形成する。このゲート開口部７はホトレジ
スト膜をマスクに、低損傷な電子サイクロトロン共鳴法
（ＥＣＲ法（Electron Cyclotron Resonance））ドライ
エッチングでＳＦ6ガスを用いて形成される。そして、
ホトレジスト膜を除去し、ｎ形ＧａＡｓの上側コンタク
ト層５を選択性結晶エッチングし、第１のリセス１９を
設ける。低損傷なＥＣＲ法ドライエッチングで、ＢＣｌ
3を１５ｓｃｃｍとＳＦ6を５ｓｃｃｍ（２５％）と混合
したガスで圧力１ｍｔｏｒｒで行なう。ＧａＡｓとＡｌ
ＧａＡｓのエッチング選択比は１００倍以上で、ｎ形Ａ
ｌＧａＡｓのエッチング停止層４が露出して残る。
キシャル成長層上に厚さ４００ｎｍのＳｉＯ2からなる
絶縁膜６を被覆し、絶縁膜６に横長さ１．４μｍのゲー
ト開口部７を形成する。このゲート開口部７はホトレジ
スト膜をマスクに、低損傷な電子サイクロトロン共鳴法
（ＥＣＲ法（Electron Cyclotron Resonance））ドライ
エッチングでＳＦ6ガスを用いて形成される。そして、
ホトレジスト膜を除去し、ｎ形ＧａＡｓの上側コンタク
ト層５を選択性結晶エッチングし、第１のリセス１９を
設ける。低損傷なＥＣＲ法ドライエッチングで、ＢＣｌ
3を１５ｓｃｃｍとＳＦ6を５ｓｃｃｍ（２５％）と混合
したガスで圧力１ｍｔｏｒｒで行なう。ＧａＡｓとＡｌ
ＧａＡｓのエッチング選択比は１００倍以上で、ｎ形Ａ
ｌＧａＡｓのエッチング停止層４が露出して残る。
【００４９】次いで、図２に示すように、ＳｉＯ2膜を
厚さ３００ｎｍに堆積し、ＳＦ6ガスを用いたＥＣＲ法
ドライエッチングで側壁８を形成する。形成された側壁
の横方向の厚さは０．２μｍで、新たなゲート開口部７
ａは横長さ１．０μｍに細まる。
厚さ３００ｎｍに堆積し、ＳＦ6ガスを用いたＥＣＲ法
ドライエッチングで側壁８を形成する。形成された側壁
の横方向の厚さは０．２μｍで、新たなゲート開口部７
ａは横長さ１．０μｍに細まる。
【００５０】次いで、図３に示すように、エッチング停
止層４を除去し、ｎ形ＧａＡｓの下側コンタクト層３を
露出する。エッチング停止層４の除去には、酸素プラズ
マを軽く加えて結晶表面を酸化させ、塩酸（３６ｗｔ
％）：水＝１：１の希釈液（温度２０℃）に２分漬けて
酸化層を除去し水洗と乾燥をすると、結晶層が約５ｎｍ
削られる。露出したｎ形ＧａＡｓの下側コンタクト層３
を前述した選択性結晶エッチングを行ない、ｎ形ＡｌＧ
ａＡｓのチャネル層２を露出させ、第２のリセス２０を
設ける。横方向のオーバーエッチングを少なくするよう
に所望のエッチング時間が設定される。
止層４を除去し、ｎ形ＧａＡｓの下側コンタクト層３を
露出する。エッチング停止層４の除去には、酸素プラズ
マを軽く加えて結晶表面を酸化させ、塩酸（３６ｗｔ
％）：水＝１：１の希釈液（温度２０℃）に２分漬けて
酸化層を除去し水洗と乾燥をすると、結晶層が約５ｎｍ
削られる。露出したｎ形ＧａＡｓの下側コンタクト層３
を前述した選択性結晶エッチングを行ない、ｎ形ＡｌＧ
ａＡｓのチャネル層２を露出させ、第２のリセス２０を
設ける。横方向のオーバーエッチングを少なくするよう
に所望のエッチング時間が設定される。
【００５１】次いで、図４（ａ）に示すように、メチル
エチルケトン等の有機洗浄と前述した希釈塩酸に漬けて
結晶面を浄化した後、厚さ１００ｎｍのＷＳｉ0.6から
なるショットキー性ゲート金属９及び厚さ３００ｎｍの
Ｗからなる低抵抗のゲート金属１０をスパッタ堆積す
る。ゲート金属９は下側コンタクト層３の側面に付着し
埋め込まれる。そして、ゲート開口部７の中央からソー
ス側を覆うようにホトレジスト膜１１を設ける。
エチルケトン等の有機洗浄と前述した希釈塩酸に漬けて
結晶面を浄化した後、厚さ１００ｎｍのＷＳｉ0.6から
なるショットキー性ゲート金属９及び厚さ３００ｎｍの
Ｗからなる低抵抗のゲート金属１０をスパッタ堆積す
る。ゲート金属９は下側コンタクト層３の側面に付着し
埋め込まれる。そして、ゲート開口部７の中央からソー
ス側を覆うようにホトレジスト膜１１を設ける。
【００５２】次いで、図４（ｂ）に示すように、ホトレ
ジスト膜１１をマスクとしてゲート金属９，１０を加工
してゲート電極１２を形成する。ゲート電極１２はＥＣ
Ｒ法ドライエッチングで、ＳＦ6ガスを用いて形成され
る。側壁８の脇にゲート金属が残らないようにオーバー
エッチングし、ゲート電極１２はサイドエッチングさ
れ、チャネル層２上に横長さとして０．４μｍが残り、
これがゲート長となる。
ジスト膜１１をマスクとしてゲート金属９，１０を加工
してゲート電極１２を形成する。ゲート電極１２はＥＣ
Ｒ法ドライエッチングで、ＳＦ6ガスを用いて形成され
る。側壁８の脇にゲート金属が残らないようにオーバー
エッチングし、ゲート電極１２はサイドエッチングさ
れ、チャネル層２上に横長さとして０．４μｍが残り、
これがゲート長となる。
【００５３】次いで、図４（ｃ）に示すように、ゲート
電極１２の両側の残った上側コンタクト層５の上にＡｕ
ＧｅＮｉのオーム性合金層によるソース電極１３とドレ
イン電極１４を形成し、本発明のＨＪＦＥＴが形成され
る。 その後、ゲート容量を低減するため、表面にある
残ったＳｉＯ2の絶縁膜６をバッファド弗酸で一度除去
し、再度ＳｉＯ2膜を保護膜として厚さ１００ｎｍと薄
く堆積し、エアブリッジ方式でＡｕの電極配線を形成し
て増幅ＦＥＴとなる。
電極１２の両側の残った上側コンタクト層５の上にＡｕ
ＧｅＮｉのオーム性合金層によるソース電極１３とドレ
イン電極１４を形成し、本発明のＨＪＦＥＴが形成され
る。 その後、ゲート容量を低減するため、表面にある
残ったＳｉＯ2の絶縁膜６をバッファド弗酸で一度除去
し、再度ＳｉＯ2膜を保護膜として厚さ１００ｎｍと薄
く堆積し、エアブリッジ方式でＡｕの電極配線を形成し
て増幅ＦＥＴとなる。
【００５４】このような本発明によるＨＪＦＥＴにより
得られた電気的特性は以下のようになる。なお、ゲート
幅ＷG＝５０μｍ×２本＝１００μｍ、ゲート長ＬG＝
０．４μｍである。 ゲートしきい値ＶT＝−０．９Ｖ （ＶD＝２Ｖ，ＩD＝０．１ｍＡ） ソース抵抗ＲS＝０．７Ωｍｍ （ゲート順方向に１０μＡ一定電流でのＲＳ＝ΔＶG／
ΔＩD） 最大相互コンダクタンスｇｍ＝４３０ｍＳ／ｍｍ ３端子耐圧ＢＶD＝１６Ｖ （ＩD＝０．１ｍＡでＶGを変化したときの最大ドレイン
電圧） 遮断周波数ｆt＝７０ＧＨｚ 本発明の製造方法によれば、従来例２に比べて、２段リ
セスを形成した後のゲート形成がゲート金属の堆積と加
工だけのため、工程が大幅に短縮され簡略化される。そ
の結果、製造期間も短縮され、製造費用及び製造価格を
低減できる。
得られた電気的特性は以下のようになる。なお、ゲート
幅ＷG＝５０μｍ×２本＝１００μｍ、ゲート長ＬG＝
０．４μｍである。 ゲートしきい値ＶT＝−０．９Ｖ （ＶD＝２Ｖ，ＩD＝０．１ｍＡ） ソース抵抗ＲS＝０．７Ωｍｍ （ゲート順方向に１０μＡ一定電流でのＲＳ＝ΔＶG／
ΔＩD） 最大相互コンダクタンスｇｍ＝４３０ｍＳ／ｍｍ ３端子耐圧ＢＶD＝１６Ｖ （ＩD＝０．１ｍＡでＶGを変化したときの最大ドレイン
電圧） 遮断周波数ｆt＝７０ＧＨｚ 本発明の製造方法によれば、従来例２に比べて、２段リ
セスを形成した後のゲート形成がゲート金属の堆積と加
工だけのため、工程が大幅に短縮され簡略化される。そ
の結果、製造期間も短縮され、製造費用及び製造価格を
低減できる。
【００５５】このＨＪＦＥＴの半導体結晶層の構造とし
て、ゲート直下にあるｎ形ＡｌＧａＡｓのチャネル層の
表面にｎ形濃度１×１０17ｃｍ-3、厚さ２０ｎｍの低濃
度層を挿入したため、ドレイン側の３端子耐圧が向上し
ている。ソース側にはｎ形濃度１×１０17ｃｍ-3、厚さ
２０ｎｍの下側コンタクト層がゲート電極１２の側面に
接するため、チャネル表面の低濃度化によるソース抵抗
の増大が抑制され、相互コンダクタンス及び遮断周波数
が確保されている。また、このようにソース側が下側コ
ンタクト層４に埋め込まれるため、静特性におけるドレ
インコンダクタンスの増大やキンク現象、過渡特性にお
ける周波数分散やパルス鈍り等が抑制される。
て、ゲート直下にあるｎ形ＡｌＧａＡｓのチャネル層の
表面にｎ形濃度１×１０17ｃｍ-3、厚さ２０ｎｍの低濃
度層を挿入したため、ドレイン側の３端子耐圧が向上し
ている。ソース側にはｎ形濃度１×１０17ｃｍ-3、厚さ
２０ｎｍの下側コンタクト層がゲート電極１２の側面に
接するため、チャネル表面の低濃度化によるソース抵抗
の増大が抑制され、相互コンダクタンス及び遮断周波数
が確保されている。また、このようにソース側が下側コ
ンタクト層４に埋め込まれるため、静特性におけるドレ
インコンダクタンスの増大やキンク現象、過渡特性にお
ける周波数分散やパルス鈍り等が抑制される。
【００５６】第２のリセス２０の深さが５０ｎｍを越え
ると、ゲート金属が上下で分離する断線現象が顕著にな
るので、第２のリセス２０の深さは５０ｎｍ以下にする
必要がある。また、第２のリセス２０の深さが小さけれ
ば横方向のサイドエッチングも少なくできる。サイドエ
ッチングが少なければスパッタ堆積での回り込みがあ
り、下側コンタクト層の側面へのゲート金属の接触も確
保される。この第２のリセス２０の深さが５０ｎｍ以下
であることは、以下で述べる実施の形態においても同様
である。
ると、ゲート金属が上下で分離する断線現象が顕著にな
るので、第２のリセス２０の深さは５０ｎｍ以下にする
必要がある。また、第２のリセス２０の深さが小さけれ
ば横方向のサイドエッチングも少なくできる。サイドエ
ッチングが少なければスパッタ堆積での回り込みがあ
り、下側コンタクト層の側面へのゲート金属の接触も確
保される。この第２のリセス２０の深さが５０ｎｍ以下
であることは、以下で述べる実施の形態においても同様
である。
【００５７】エッチング停止層４としてＡｌＧａＡｓで
説明したが、ＩｎＧａＰ等のＰを含む結晶でも塩素系と
弗素系の混合ガスで同様なエッチング停止性が得られ
る。
説明したが、ＩｎＧａＰ等のＰを含む結晶でも塩素系と
弗素系の混合ガスで同様なエッチング停止性が得られ
る。
【００５８】導電性半導体層としてはエッチング停止層
を含むエピタキシャル成長層で説明したが、イオン注入
で形成したものや単にエピタキシャル成長したものを掘
り込む方法であっても可能である。
を含むエピタキシャル成長層で説明したが、イオン注入
で形成したものや単にエピタキシャル成長したものを掘
り込む方法であっても可能である。
【００５９】ゲート金属９にＷＳｉを用いたが、ショッ
トキー接合もしくはｐｎ接合を生じるものであれば他の
ものでもよい。例えば、高融点金属のタングステンＷ，
チタンＴｉ，モリブデンＭｏ等、及びこれらの硅化物や
窒化物が信頼性の面から好ましく、アルミニウムＡｌや
白金Ｐｔ等であってもよい。また、ｐｎ接合として導電
性の炭素Ｃ、もしくはゲート金属界面に亜鉛Ｚｎを浅く
拡散させることも可能である。ｐｎ接合のほうがショッ
トキー接合よりダイオードの順方向電圧を０．１〜０．
２Ｖ高くできるので好ましい。 （第１の実施の形態の変形例）次に、本発明の第１の実
施の形態に係る製造方法の変形例を説明する。前述した
第１の実施の形態ではゲート開口部を絶縁膜の側壁を用
いて自己整合（セルフアライン）で細めた。側壁を用い
ることで微小寸法を高精度に形成できる。しかし、高性
能を必要としない用途では、２回のゲート開口部をホト
レジスト工程によることも可能である。これについて２
段リセスを形成までについて説明する。図６乃至図８
は、本発明の第１の実施の形態に係る製造方法の変形例
を工程順に示す断面図である。
トキー接合もしくはｐｎ接合を生じるものであれば他の
ものでもよい。例えば、高融点金属のタングステンＷ，
チタンＴｉ，モリブデンＭｏ等、及びこれらの硅化物や
窒化物が信頼性の面から好ましく、アルミニウムＡｌや
白金Ｐｔ等であってもよい。また、ｐｎ接合として導電
性の炭素Ｃ、もしくはゲート金属界面に亜鉛Ｚｎを浅く
拡散させることも可能である。ｐｎ接合のほうがショッ
トキー接合よりダイオードの順方向電圧を０．１〜０．
２Ｖ高くできるので好ましい。 （第１の実施の形態の変形例）次に、本発明の第１の実
施の形態に係る製造方法の変形例を説明する。前述した
第１の実施の形態ではゲート開口部を絶縁膜の側壁を用
いて自己整合（セルフアライン）で細めた。側壁を用い
ることで微小寸法を高精度に形成できる。しかし、高性
能を必要としない用途では、２回のゲート開口部をホト
レジスト工程によることも可能である。これについて２
段リセスを形成までについて説明する。図６乃至図８
は、本発明の第１の実施の形態に係る製造方法の変形例
を工程順に示す断面図である。
【００６０】図６に示すように、半絶縁性ＧａＡｓ基板
である半導体基板１の上にエピタキシャル成長層を設
け、素子分離することは第１の実施の形態と同様であ
る。ホトレジスト膜２５をマスクとしてｎ形ＧａＡｓの
上側コンタクト層５を選択性結晶エッチングし、上側コ
ンタクト層５の下部に形成されたエッチング停止層４を
露出し、第１のリセス１９を設ける。その後、ホトレジ
スト膜２５を酸素プラズマと有機洗浄で除去し、希釈塩
酸処理をすると酸化されたＡｌＧａＡｓのエッチング停
止層４は除去される。
である半導体基板１の上にエピタキシャル成長層を設
け、素子分離することは第１の実施の形態と同様であ
る。ホトレジスト膜２５をマスクとしてｎ形ＧａＡｓの
上側コンタクト層５を選択性結晶エッチングし、上側コ
ンタクト層５の下部に形成されたエッチング停止層４を
露出し、第１のリセス１９を設ける。その後、ホトレジ
スト膜２５を酸素プラズマと有機洗浄で除去し、希釈塩
酸処理をすると酸化されたＡｌＧａＡｓのエッチング停
止層４は除去される。
【００６１】次いで、図７に示すように、ＳｉＯ2の絶
縁膜６を堆積し、第１のリセス１９の内側に位置する細
い開口部を有するホトレジスト膜２６をマスクにしてＥ
ＣＲ法ドライエッチングし、絶縁膜６にゲート開口部７
ａを形成する。
縁膜６を堆積し、第１のリセス１９の内側に位置する細
い開口部を有するホトレジスト膜２６をマスクにしてＥ
ＣＲ法ドライエッチングし、絶縁膜６にゲート開口部７
ａを形成する。
【００６２】次いで、図８に示すように、ホトレジスト
膜２６を除去し、絶縁膜６のゲート開口部７ａからｎ形
ＧａＡｓの下側コンタクト層３を選択性結晶エッチング
して第２のリセス２０を設ける。これにより２段リセス
の半導体構造が形成される。
膜２６を除去し、絶縁膜６のゲート開口部７ａからｎ形
ＧａＡｓの下側コンタクト層３を選択性結晶エッチング
して第２のリセス２０を設ける。これにより２段リセス
の半導体構造が形成される。
【００６３】ソース側でのゲートと上側コンタクト層の
間隔は、露光目合せ精度及び凹部へのゲート開口部の露
光となることから、側壁を用いた場合に比べて広く設定
する必要がある。一方、ドレイン側は側壁寸法に制限さ
れることなく、２段のリセスの露光位置を耐圧や相互コ
ンダクタンス（利得）の用途に応じて調整できる。従っ
て、この変形例は、特に高出力用に高いドレイン耐圧を
必要とする場合に有効である。 （第２の実施の形態）次に、本発明の第２の実施の形態
に係る製造方法を説明する。図９乃至図１１は、本発明
の第２の実施の形態に係る電界効果トランジスタの製造
方法を工程別に示す断面図、図１２は、電極等のパター
ンを示す平面図である。なお、図１１は、図１２のＢ−
Ｂ線断面図である。
間隔は、露光目合せ精度及び凹部へのゲート開口部の露
光となることから、側壁を用いた場合に比べて広く設定
する必要がある。一方、ドレイン側は側壁寸法に制限さ
れることなく、２段のリセスの露光位置を耐圧や相互コ
ンダクタンス（利得）の用途に応じて調整できる。従っ
て、この変形例は、特に高出力用に高いドレイン耐圧を
必要とする場合に有効である。 （第２の実施の形態）次に、本発明の第２の実施の形態
に係る製造方法を説明する。図９乃至図１１は、本発明
の第２の実施の形態に係る電界効果トランジスタの製造
方法を工程別に示す断面図、図１２は、電極等のパター
ンを示す平面図である。なお、図１１は、図１２のＢ−
Ｂ線断面図である。
【００６４】導電性半導体層に２段リセス構造を形成す
るまでの工程及び諸条件は、第１の実施の形態と同様で
ある（図１乃至図３参照）。
るまでの工程及び諸条件は、第１の実施の形態と同様で
ある（図１乃至図３参照）。
【００６５】ＳｉＯ2の側壁８で細めたゲート開口部７
ａ及び第２のリセス２０を形成した後（図３参照）、図
９に示すように、厚さ２００ｎｍのＷＳｉ0.6からなる
ショットキー性の下層ゲート金属と、厚さ６００ｎｍの
Ａｕからなる低抵抗の上層ゲート金属をスパッタ堆積す
る。ゲート開口部７を０．４μｍ広く覆うようにホトレ
ジスト膜２３を設け、Ａｒイオンミリングで２層のゲー
ト金属を加工し、ＷＳｉの下層ゲート電極２１とＡｕの
上層ゲート電極２２を設ける。
ａ及び第２のリセス２０を形成した後（図３参照）、図
９に示すように、厚さ２００ｎｍのＷＳｉ0.6からなる
ショットキー性の下層ゲート金属と、厚さ６００ｎｍの
Ａｕからなる低抵抗の上層ゲート金属をスパッタ堆積す
る。ゲート開口部７を０．４μｍ広く覆うようにホトレ
ジスト膜２３を設け、Ａｒイオンミリングで２層のゲー
ト金属を加工し、ＷＳｉの下層ゲート電極２１とＡｕの
上層ゲート電極２２を設ける。
【００６６】次いで、図１０及び図１２に示すように、
ゲート電極の中央までを覆いドレイン側近傍が開口した
ホトレジスト膜２４を設け、下層ゲート電極２１のみを
ドレイン側からサイドエッチングする。加工方法は、Ｅ
ＣＲ法ドライエッチングでＳＦ6ガスを用いて行われ、
ガス圧を１０ｍｔｏｒｒに上げて等方性を強める。反応
は化学的なためにＷＳｉのみが選択的にエッチングさ
れ、Ａｕは物理的なスパッタ等が抑制されエッチングさ
れない。ＷＳｉのサイドエッチングは時間で制御し、試
料の断面観察から第２のリセス２０上にゲート電極ＷＳ
ｉがゲート長として０．５μｍ残るように設定する。ゲ
ート長の仕上がり精度は０．５±０．１μｍであった。
ゲート電極の中央までを覆いドレイン側近傍が開口した
ホトレジスト膜２４を設け、下層ゲート電極２１のみを
ドレイン側からサイドエッチングする。加工方法は、Ｅ
ＣＲ法ドライエッチングでＳＦ6ガスを用いて行われ、
ガス圧を１０ｍｔｏｒｒに上げて等方性を強める。反応
は化学的なためにＷＳｉのみが選択的にエッチングさ
れ、Ａｕは物理的なスパッタ等が抑制されエッチングさ
れない。ＷＳｉのサイドエッチングは時間で制御し、試
料の断面観察から第２のリセス２０上にゲート電極ＷＳ
ｉがゲート長として０．５μｍ残るように設定する。ゲ
ート長の仕上がり精度は０．５±０．１μｍであった。
【００６７】次いで、図１１に示すように、ゲート電極
２２の両側の残った上側コンタクト層５の上にＡｕＧｅ
Ｎｉのオーム性合金層によるソース電極１３とドレイン
電極１４を形成し、本発明のＨＪＦＥＴが完成する。そ
の後、ゲート容量を低減するため、表面にある残ったＳ
ｉＯ2の絶縁膜６をバッファド弗酸で一度除去し、再
度、ＳｉＯ2膜を保護膜として厚さ１００ｎｍと薄く堆
積し、エアブリッジ方式でＡｕの電極配線を形成して増
幅ＦＥＴとなる。
２２の両側の残った上側コンタクト層５の上にＡｕＧｅ
Ｎｉのオーム性合金層によるソース電極１３とドレイン
電極１４を形成し、本発明のＨＪＦＥＴが完成する。そ
の後、ゲート容量を低減するため、表面にある残ったＳ
ｉＯ2の絶縁膜６をバッファド弗酸で一度除去し、再
度、ＳｉＯ2膜を保護膜として厚さ１００ｎｍと薄く堆
積し、エアブリッジ方式でＡｕの電極配線を形成して増
幅ＦＥＴとなる。
【００６８】第２の実施の形態の製造方法によれば、２
段リセスを形成した後のゲート形成がゲート電極の形成
と一方からのサイドエッチングだけのため、工程が大幅
に短縮され簡略化される。その結果、製造期間も短縮さ
れ、製造費用及び製造価格を低減できる。
段リセスを形成した後のゲート形成がゲート電極の形成
と一方からのサイドエッチングだけのため、工程が大幅
に短縮され簡略化される。その結果、製造期間も短縮さ
れ、製造費用及び製造価格を低減できる。
【００６９】結晶がＧａＡｓやＩｎＰ等の化合物半導体
の場合、塩素系ガスのドライエッチングでは結晶がエッ
チングされ弗素系ガスではほとんどエッチングされるこ
とはないため、弗素系ガスを用いることになる。本実施
の形態では、弗素系ガスにエッチングされる下層ゲート
電極２１の金属にＷＳｉを用いたが、タングステンＷ，
チタンＴｉ，モリブデンＭｏ，ニッケルＮｉ，炭素Ｃ
等、及びこれらの硅化物や窒化物が可能である。
の場合、塩素系ガスのドライエッチングでは結晶がエッ
チングされ弗素系ガスではほとんどエッチングされるこ
とはないため、弗素系ガスを用いることになる。本実施
の形態では、弗素系ガスにエッチングされる下層ゲート
電極２１の金属にＷＳｉを用いたが、タングステンＷ，
チタンＴｉ，モリブデンＭｏ，ニッケルＮｉ，炭素Ｃ
等、及びこれらの硅化物や窒化物が可能である。
【００７０】また、弗素系ガスにエッチングされない上
層ゲート電極２２の金属にＡｕを用いたが、アルミニウ
ムＡｌや白金Ｐｔ等を用いたり、Ａｕ／Ｐｔとさらに２
層にすることも可能である。
層ゲート電極２２の金属にＡｕを用いたが、アルミニウ
ムＡｌや白金Ｐｔ等を用いたり、Ａｕ／Ｐｔとさらに２
層にすることも可能である。
【００７１】導電性半導体層としてはエッチング停止層
を含むエピタキシャル成長層で説明したが、従来例１と
同様にイオン注入で形成したものもしくは単にエピタキ
シャル成長したものを掘り込む方法も可能である。 （第３の実施の形態）次に、本発明の第３の実施の形態
に係る製造方法を説明する。図１３乃至図１８は、本発
明の第３の実施の形態に係る電界効果トランジスタの製
造方法を工程別に示す断面図、図１９は、電極等のパタ
ーンを示す平面図である。なお、図１８は、図１９のＣ
−Ｃ線断面図である。
を含むエピタキシャル成長層で説明したが、従来例１と
同様にイオン注入で形成したものもしくは単にエピタキ
シャル成長したものを掘り込む方法も可能である。 （第３の実施の形態）次に、本発明の第３の実施の形態
に係る製造方法を説明する。図１３乃至図１８は、本発
明の第３の実施の形態に係る電界効果トランジスタの製
造方法を工程別に示す断面図、図１９は、電極等のパタ
ーンを示す平面図である。なお、図１８は、図１９のＣ
−Ｃ線断面図である。
【００７２】導電性半導体層に第１のリセスを形成する
までの工程及び諸条件は、第１の実施の形態の変形例と
同様である（図６参照）。すなわち、半絶縁性ＧａＡｓ
基板である半導体基板１の上にエピタキシャル成長層を
設け、素子分離する。横長さ１．４μｍのホトレジスト
膜２５を開口部マスクとしてｎ形ＧａＡｓの上側コンタ
クト層５を選択性結晶エッチングし、第１のリセス１９
を設ける。その後、ホトレジスト膜２５を酸素プラズマ
と有機洗浄で除去し、希釈塩酸処理をすると酸化された
ＡｌＧａＡｓのエッチング停止層４は除去される。
までの工程及び諸条件は、第１の実施の形態の変形例と
同様である（図６参照）。すなわち、半絶縁性ＧａＡｓ
基板である半導体基板１の上にエピタキシャル成長層を
設け、素子分離する。横長さ１．４μｍのホトレジスト
膜２５を開口部マスクとしてｎ形ＧａＡｓの上側コンタ
クト層５を選択性結晶エッチングし、第１のリセス１９
を設ける。その後、ホトレジスト膜２５を酸素プラズマ
と有機洗浄で除去し、希釈塩酸処理をすると酸化された
ＡｌＧａＡｓのエッチング停止層４は除去される。
【００７３】次いで、図１３に示すように、一連のエピ
タキシャル成長層上に、厚さ４００ｎｍのＳｉＯ2から
なる絶縁膜６を堆積する。この絶縁膜６上にソース側か
ら０．２μｍ離れて横長さ０．８μｍの開口部を有する
ホトレジスト膜をマスクに、平行平板型リアクティブ・
イオン・エッチング（ＲＩＥ）でＣＨＦ3ガスを用い、
絶縁膜６を８０±３０ｎｍと薄く残してゲート開口部３
１を形成し、ホトレジスト膜を除去する。ＲＩＥは異方
性が強いが結晶への損傷も大きいため、絶縁膜６を残
す。
タキシャル成長層上に、厚さ４００ｎｍのＳｉＯ2から
なる絶縁膜６を堆積する。この絶縁膜６上にソース側か
ら０．２μｍ離れて横長さ０．８μｍの開口部を有する
ホトレジスト膜をマスクに、平行平板型リアクティブ・
イオン・エッチング（ＲＩＥ）でＣＨＦ3ガスを用い、
絶縁膜６を８０±３０ｎｍと薄く残してゲート開口部３
１を形成し、ホトレジスト膜を除去する。ＲＩＥは異方
性が強いが結晶への損傷も大きいため、絶縁膜６を残
す。
【００７４】次いで、図１４に示すように、ＳｉＯ2膜
を厚さ３００ｎｍ堆積し、ＲＩＥで開口部内のＳｉＯ2
膜を８０±３０ｎｍと薄くするまでエッチングする。そ
の後、低損傷なＥＣＲ法ドライエッチングで残りのＳｉ
Ｏ2膜を開口し、側壁３３で０．４μｍに細められたゲ
ート開口部３１ａを設ける。
を厚さ３００ｎｍ堆積し、ＲＩＥで開口部内のＳｉＯ2
膜を８０±３０ｎｍと薄くするまでエッチングする。そ
の後、低損傷なＥＣＲ法ドライエッチングで残りのＳｉ
Ｏ2膜を開口し、側壁３３で０．４μｍに細められたゲ
ート開口部３１ａを設ける。
【００７５】次いで、図１５に示すように、ゲート開口
部３１ａからｎ形ＧａＡｓの下側コンタクト層３を選択
性結晶エッチングして第２のリセス２０を設ける。横方
向のオーバーエッチングを少なくするように所望のエッ
チング時間が設定される。
部３１ａからｎ形ＧａＡｓの下側コンタクト層３を選択
性結晶エッチングして第２のリセス２０を設ける。横方
向のオーバーエッチングを少なくするように所望のエッ
チング時間が設定される。
【００７６】次いで、図１６及び図１９に示すように、
第２のリセス２０のソース側が覆われドレイン近傍が開
口されたホトレジスト膜３４を設け、エッチング停止層
を兼ねるエッチング速度の遅いチャネル層２の上側にあ
るエッチング速度の速いｎ形ＧａＡｓの下側コンタクト
層３をサイドエッチングし、第２のリセス２０をドレイ
ン側に０．３μｍ広げ、ホトレジスト膜３４は除去す
る。ＥＣＲ型ドライエッチング条件はＳＦ6ガスの圧力
１０ｍｔｏｒｒと高めることで等方性を増しサイドエッ
チングする。サイドエッチングは時間で制御し、試料の
断面観察から設定する。
第２のリセス２０のソース側が覆われドレイン近傍が開
口されたホトレジスト膜３４を設け、エッチング停止層
を兼ねるエッチング速度の遅いチャネル層２の上側にあ
るエッチング速度の速いｎ形ＧａＡｓの下側コンタクト
層３をサイドエッチングし、第２のリセス２０をドレイ
ン側に０．３μｍ広げ、ホトレジスト膜３４は除去す
る。ＥＣＲ型ドライエッチング条件はＳＦ6ガスの圧力
１０ｍｔｏｒｒと高めることで等方性を増しサイドエッ
チングする。サイドエッチングは時間で制御し、試料の
断面観察から設定する。
【００７７】次いで、図１７に示すように、厚さ２００
ｎｍのＷＳｉ0.6からなるショットキー性のゲート金属
と、厚さ６００ｎｍのＡｕからなる低抵抗のゲート金属
をスパッタ堆積する。ｎ形ＧａＡｓの下層コンタクト層
３のソース側の側面にゲート金属ＷＳｉが接触する。ゲ
ート開口部３１ａを０．４μｍ広く覆うようにホトレジ
スト膜を設け、Ａｒイオンミリングで２層のゲート金属
を加工し、ＷＳｉの下層ゲート電極３５とＡｕの上層ゲ
ート電極３６を設ける。
ｎｍのＷＳｉ0.6からなるショットキー性のゲート金属
と、厚さ６００ｎｍのＡｕからなる低抵抗のゲート金属
をスパッタ堆積する。ｎ形ＧａＡｓの下層コンタクト層
３のソース側の側面にゲート金属ＷＳｉが接触する。ゲ
ート開口部３１ａを０．４μｍ広く覆うようにホトレジ
スト膜を設け、Ａｒイオンミリングで２層のゲート金属
を加工し、ＷＳｉの下層ゲート電極３５とＡｕの上層ゲ
ート電極３６を設ける。
【００７８】次いで、図１８に示すようにゲート電極３
６の両側の残った上側コンタクト層５の上にＡｕＧｅＮ
ｉのオーム性合金層によるソース電極１３とドレイン電
極１４を形成し、本発明のＨＪＦＥＴが完成する。その
後、ゲート容量を低減するために、表面にある残った絶
縁膜６をバッファド弗酸で一度除去し、再度ＳｉＯ2膜
を保護膜として厚さ１００ｎｍと薄く堆積し、エアブリ
ッジ方式でＡｕの電極配線を形成して増幅ＦＥＴとな
る。なお、図１９中、３８は上側コンタクト領域であ
る。
６の両側の残った上側コンタクト層５の上にＡｕＧｅＮ
ｉのオーム性合金層によるソース電極１３とドレイン電
極１４を形成し、本発明のＨＪＦＥＴが完成する。その
後、ゲート容量を低減するために、表面にある残った絶
縁膜６をバッファド弗酸で一度除去し、再度ＳｉＯ2膜
を保護膜として厚さ１００ｎｍと薄く堆積し、エアブリ
ッジ方式でＡｕの電極配線を形成して増幅ＦＥＴとな
る。なお、図１９中、３８は上側コンタクト領域であ
る。
【００７９】第３の実施の形態の製造方法によれば、２
段リセスを形成した後、２段目のリセスのソース側を覆
いドレイン側のサイドエッチングする工程が追加される
だけのため、工程が大幅に短縮され簡略化される。その
結果、製造期間も短縮され、製造費用及び製造価格を低
減できる。 （第４の実施の形態）次に、本発明の第４の実施の形態
に係る製造方法を説明する。図２０乃至図２５は、本発
明の第４の実施の形態に係る電界効果トランジスタの製
造方法を工程別に示す断面図、図２６は、電極等のパタ
ーンを示す平面図である。なお、図２５は、図２６のＤ
−Ｄ線断面図である。
段リセスを形成した後、２段目のリセスのソース側を覆
いドレイン側のサイドエッチングする工程が追加される
だけのため、工程が大幅に短縮され簡略化される。その
結果、製造期間も短縮され、製造費用及び製造価格を低
減できる。 （第４の実施の形態）次に、本発明の第４の実施の形態
に係る製造方法を説明する。図２０乃至図２５は、本発
明の第４の実施の形態に係る電界効果トランジスタの製
造方法を工程別に示す断面図、図２６は、電極等のパタ
ーンを示す平面図である。なお、図２５は、図２６のＤ
−Ｄ線断面図である。
【００８０】図２０に示すように、導電性半導体層に第
１のリセスを形成するまでの工程及び諸条件は、第１の
実施の形態と同様である（図１参照）。すなわち、半絶
縁性ＧａＡｓ基板である半導体基板１の上にエピタキシ
ャル成長層を設け、素子分離する。このエピタキシャル
成長層には、エッチング速度の遅いｎ型ＡｌＧａＡｓの
第１のエッチング停止層４ａとｎ型ＡｌＧａＡｓの第２
のエッチング停止層４ｂとを有する。
１のリセスを形成するまでの工程及び諸条件は、第１の
実施の形態と同様である（図１参照）。すなわち、半絶
縁性ＧａＡｓ基板である半導体基板１の上にエピタキシ
ャル成長層を設け、素子分離する。このエピタキシャル
成長層には、エッチング速度の遅いｎ型ＡｌＧａＡｓの
第１のエッチング停止層４ａとｎ型ＡｌＧａＡｓの第２
のエッチング停止層４ｂとを有する。
【００８１】このエピタキシャル成長層上に厚さ４００
ｎｍのＳｉＯ2からなる絶縁膜６を被覆し、その絶縁膜
６に横長さ０．８μｍのゲート開口部３１を形成する。
ゲート開口部３１はホトレジスト膜をマスクに、低損傷
なＥＣＲ法ドライエッチングでＳＦ6ガスを用いて形成
する。続いてホトレジスト膜を除去し、ｎ形ＧａＡｓの
上側コンタクト層５を選択性結晶エッチングし、第１の
リセス１９を設ける。上側コンタクト層５は厚さ０．１
０μｍで、絶縁膜開口部３１より０．１μｍサイドエッ
チングする。
ｎｍのＳｉＯ2からなる絶縁膜６を被覆し、その絶縁膜
６に横長さ０．８μｍのゲート開口部３１を形成する。
ゲート開口部３１はホトレジスト膜をマスクに、低損傷
なＥＣＲ法ドライエッチングでＳＦ6ガスを用いて形成
する。続いてホトレジスト膜を除去し、ｎ形ＧａＡｓの
上側コンタクト層５を選択性結晶エッチングし、第１の
リセス１９を設ける。上側コンタクト層５は厚さ０．１
０μｍで、絶縁膜開口部３１より０．１μｍサイドエッ
チングする。
【００８２】次いで、図２１及び図２６に示すように、
第１のリセス１９のソース側が覆われドレイン近傍が開
口されたホトレジスト膜３４を設け、第１のエッチング
停止層４ａの上側にあるエッチング速度の速いｎ形Ｇａ
Ａｓの上側コンタクト層５をサイドエッチングする。こ
れによって、絶縁膜６のゲート開口部３１からドレイン
側に第１のリセス１９を０．６μｍ広げる。ＥＣＲ型ド
ライエッチング条件はＳＦ6ガスの圧力１０ｍｔｏｒｒ
と高めることで等方性を増しサイドエッチングする。サ
イドエッチングは時間で制御し、試料の断面観察から設
定する。その後ホトレジスト膜３４を酸素プラズマと有
機洗浄で除去し、希釈塩酸処理をすると酸化されたＡｌ
ＧａＡｓのエッチング停止層４ａは除去される。
第１のリセス１９のソース側が覆われドレイン近傍が開
口されたホトレジスト膜３４を設け、第１のエッチング
停止層４ａの上側にあるエッチング速度の速いｎ形Ｇａ
Ａｓの上側コンタクト層５をサイドエッチングする。こ
れによって、絶縁膜６のゲート開口部３１からドレイン
側に第１のリセス１９を０．６μｍ広げる。ＥＣＲ型ド
ライエッチング条件はＳＦ6ガスの圧力１０ｍｔｏｒｒ
と高めることで等方性を増しサイドエッチングする。サ
イドエッチングは時間で制御し、試料の断面観察から設
定する。その後ホトレジスト膜３４を酸素プラズマと有
機洗浄で除去し、希釈塩酸処理をすると酸化されたＡｌ
ＧａＡｓのエッチング停止層４ａは除去される。
【００８３】次いで、図２２に示すように、ＳｉＯ2膜
を厚さ３００ｎｍ堆積し、低損傷なＥＣＲ法ドライエッ
チングによる加工により側壁３７を設け、０．４μｍに
細められたゲート開口部３１ａを設ける。ＳｉＯ2膜の
堆積でサイドエッチングされたドレイン側の奥には完全
に入りきらないが、手前は塞がるため側壁加工後のゲー
ト開口部として隙間がないので、問題はない。このゲー
ト開口部３１ａからｎ形ＧａＡｓの下側コンタクト層３
を選択性結晶エッチングして第２のリセス２０を設け
る。横方向のオーバーエッチングを少なくするように所
望のエッチング時間が設定される。
を厚さ３００ｎｍ堆積し、低損傷なＥＣＲ法ドライエッ
チングによる加工により側壁３７を設け、０．４μｍに
細められたゲート開口部３１ａを設ける。ＳｉＯ2膜の
堆積でサイドエッチングされたドレイン側の奥には完全
に入りきらないが、手前は塞がるため側壁加工後のゲー
ト開口部として隙間がないので、問題はない。このゲー
ト開口部３１ａからｎ形ＧａＡｓの下側コンタクト層３
を選択性結晶エッチングして第２のリセス２０を設け
る。横方向のオーバーエッチングを少なくするように所
望のエッチング時間が設定される。
【００８４】次いで、図２３及び図２６に示すように、
第２のリセス２０のソース側が覆われドレイン近傍が開
口されたホトレジスト膜３４を設け、ｎ形ＡｌＧａＡｓ
の第２のエッチング停止層４ｂの上側にあるエッチング
速度の速いｎ形ＧａＡｓの下側コンタクト層３をサイド
エッチングする。側壁３７のゲート開口部３１ａから第
２のリセス２０をドレイン側に０．３μｍ広げる。その
後ホトレジスト膜３４は除去する。
第２のリセス２０のソース側が覆われドレイン近傍が開
口されたホトレジスト膜３４を設け、ｎ形ＡｌＧａＡｓ
の第２のエッチング停止層４ｂの上側にあるエッチング
速度の速いｎ形ＧａＡｓの下側コンタクト層３をサイド
エッチングする。側壁３７のゲート開口部３１ａから第
２のリセス２０をドレイン側に０．３μｍ広げる。その
後ホトレジスト膜３４は除去する。
【００８５】次いで、図２４に示すように、厚さ２００
ｎｍのＷＳｉ0.6からなるショットキー性のゲート金
属、厚さ６００ｎｍのＡｕからなる低抵抗のゲート金属
をスパッタ堆積する。ゲート開口部７を０．４μｍ広く
覆うようにホトレジスト膜を設け、Ａｒイオンミリング
で２層のゲート金属を加工し、ＷＳｉの下層ゲート電極
３５とＡｕの上層ゲート電極３６を設ける。
ｎｍのＷＳｉ0.6からなるショットキー性のゲート金
属、厚さ６００ｎｍのＡｕからなる低抵抗のゲート金属
をスパッタ堆積する。ゲート開口部７を０．４μｍ広く
覆うようにホトレジスト膜を設け、Ａｒイオンミリング
で２層のゲート金属を加工し、ＷＳｉの下層ゲート電極
３５とＡｕの上層ゲート電極３６を設ける。
【００８６】次いで、図２５に示すように、ゲート電極
２２の両側の残った上側コンタクト層５の上にＡｕＧｅ
Ｎｉのオーム性合金層によるソース電極１３とドレイン
電極１４を形成し、本発明のＨＪＦＥＴが完成する。そ
の後、ゲート容量を低減するため表面にある残った絶縁
膜６をバッファド弗酸で一度除去し、再度ＳｉＯ2膜を
保護膜として厚さ１００ｎｍと薄く堆積し、エアブリッ
ジ方式でＡｕの電極配線を形成して増幅ＦＥＴとなる。
２２の両側の残った上側コンタクト層５の上にＡｕＧｅ
Ｎｉのオーム性合金層によるソース電極１３とドレイン
電極１４を形成し、本発明のＨＪＦＥＴが完成する。そ
の後、ゲート容量を低減するため表面にある残った絶縁
膜６をバッファド弗酸で一度除去し、再度ＳｉＯ2膜を
保護膜として厚さ１００ｎｍと薄く堆積し、エアブリッ
ジ方式でＡｕの電極配線を形成して増幅ＦＥＴとなる。
【００８７】第４の実施の形態に係る製造方法によれ
ば、２段のリセスについてソース側を覆いドレイン側の
サイドエッチングする工程が各々追加されるだけのた
め、工程が短縮され簡略化される。その結果、製造期間
も短縮され、製造費用及び製造価格を低減できる。ま
た、ゲート開口部に絶縁膜側壁を適用すること、及び第
２のリセスの深さを５０ｎｍ以下にすることにより、従
来例３で問題になった断線を防止することができる。
ば、２段のリセスについてソース側を覆いドレイン側の
サイドエッチングする工程が各々追加されるだけのた
め、工程が短縮され簡略化される。その結果、製造期間
も短縮され、製造費用及び製造価格を低減できる。ま
た、ゲート開口部に絶縁膜側壁を適用すること、及び第
２のリセスの深さを５０ｎｍ以下にすることにより、従
来例３で問題になった断線を防止することができる。
【００８８】
【発明の効果】本発明によれば、従来例２で示した２段
リセスでソース側のみにゲートが埋め込まれたオフセッ
ト構造を得るため、工程が短縮されて簡略化される。そ
の結果、製造期間も短縮され、製造費用及び製造価格を
低減できる。
リセスでソース側のみにゲートが埋め込まれたオフセッ
ト構造を得るため、工程が短縮されて簡略化される。そ
の結果、製造期間も短縮され、製造費用及び製造価格を
低減できる。
【００８９】また、ゲート開口部に絶縁膜側壁を適用す
ること、及び第２のリセスの深さを５０ｎｍ以下にする
ことで、従来例３で問題になったゲート電極の断線を防
止することができる。
ること、及び第２のリセスの深さを５０ｎｍ以下にする
ことで、従来例３で問題になったゲート電極の断線を防
止することができる。
【図１】本発明の第１の実施の形態に係る電界効果トラ
ンジスタの製造方法を工程別に示す断面図である。
ンジスタの製造方法を工程別に示す断面図である。
【図２】本発明の第１の実施の形態に係る電界効果トラ
ンジスタの製造方法を工程別に示す断面図である。
ンジスタの製造方法を工程別に示す断面図である。
【図３】本発明の第１の実施の形態に係る電界効果トラ
ンジスタの製造方法を工程別に示す断面図である。
ンジスタの製造方法を工程別に示す断面図である。
【図４】本発明の第１の実施の形態に係る電界効果トラ
ンジスタの製造方法を工程別に示す断面図である。
ンジスタの製造方法を工程別に示す断面図である。
【図５】電極等のパターンを示す平面図である。
【図６】本発明の第１の実施の形態に係る製造方法の変
形例を工程順に示す断面図である。
形例を工程順に示す断面図である。
【図７】本発明の第１の実施の形態に係る製造方法の変
形例を工程順に示す断面図である。
形例を工程順に示す断面図である。
【図８】本発明の第１の実施の形態に係る製造方法の変
形例を工程順に示す断面図である。
形例を工程順に示す断面図である。
【図９】本発明の第２の実施の形態に係る電界効果トラ
ンジスタの製造方法を工程別に示す断面図である。
ンジスタの製造方法を工程別に示す断面図である。
【図１０】本発明の第２の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図１１】本発明の第２の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図１２】電極等のパターンを示す平面図である。
【図１３】本発明の第３の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図１４】本発明の第３の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図１５】本発明の第３の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図１６】本発明の第３の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図１７】本発明の第３の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図１８】本発明の第３の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図１９】電極等のパターンを示す平面図である。
【図２０】本発明の第４の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図２１】本発明の第４の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図２２】本発明の第４の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図２３】本発明の第４の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図２４】本発明の第４の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図２５】本発明の第４の実施の形態に係る電界効果ト
ランジスタの製造方法を工程別に示す断面図である。
ランジスタの製造方法を工程別に示す断面図である。
【図２６】電極等のパターンを示す平面図である。
【図２７】従来例１の製造方法を工程別に示す断面図で
ある。
ある。
【図２８】従来例１の製造方法を工程別に示す断面図で
ある。
ある。
【図２９】従来例１の製造方法を工程別に示す断面図で
ある。
ある。
【図３０】従来例１の製造方法を工程別に示す断面図で
ある。
ある。
【図３１】従来例１の製造方法を工程別に示す断面図で
ある。
ある。
【図３２】従来例１の製造方法を工程別に示す断面図で
ある。
ある。
【図３３】従来例１の製造方法を工程別に示す断面図で
ある。
ある。
【図３４】従来例１の製造方法を工程別に示す断面図で
ある。
ある。
【図３５】従来例２の製造方法を工程別に示す断面図で
ある。
ある。
【図３６】従来例２の製造方法を工程別に示す断面図で
ある。
ある。
【図３７】従来例２の製造方法を工程別に示す断面図で
ある。
ある。
【図３８】従来例２の製造方法を工程別に示す断面図で
ある。
ある。
【図３９】従来例２の製造方法を工程別に示す断面図で
ある。
ある。
【図４０】従来例２の製造方法を工程別に示す断面図で
ある。
ある。
【図４１】従来例２の製造方法を工程別に示す断面図で
ある。
ある。
【図４２】従来例２の製造方法を工程別に示す断面図で
ある。
ある。
【図４３】従来例２の製造方法を工程別に示す断面図で
ある。
ある。
【図４４】従来例２の製造方法を工程別に示す断面図で
ある。
ある。
【図４５】従来例２の製造方法を工程別に示す断面図で
ある。
ある。
【図４６】電極等のパターンを示す平面図である。
【図４７】従来例３の製造方法を工程別に示す断面図で
ある。
ある。
【図４８】従来例３の製造方法を工程別に示す断面図で
ある。
ある。
【図４９】従来例３の製造方法を工程別に示す断面図で
ある。
ある。
【図５０】従来例３の製造方法を工程別に示す断面図で
ある。
ある。
【図５１】従来例３の課題を説明するための断面図であ
る。
る。
１：半導体基板（半絶縁性ＧａＡｓ） ２：チャネル層（ｎ形ＡｌＧａＡｓ） ３：下側コンタクト層（ｎ形ＧａＡｓ） ４：エッチング停止層（ｎ形ＡｌＧａＡｓ） ４ａ：第１のエッチング停止層（ｎ形ＡｌＧａＡｓ） ４ｂ：第２のエッチング停止層（ｎ形ＡｌＧａＡｓ） ５：上側コンタクト層（ｎ形ＧａＡｓ） ６：絶縁膜（ＳｉＯ2） ７，７ａ：ゲート開口部 ８：側壁（ＳｉＯ2） ９：ゲート金属（ＷＳｉ） １０：ゲート金属（Ｗ） １１：ホトレジスト膜 １２：ゲート電極 １３：ソース電極 １４：ドレイン電極 １５：電子走行層（ｉ形ＩｎＧａＡｓ） １６：バッファ層（ｉ形ＧａＡｓ） １７：素子領域 １８：素子分離領域 １９：第１のリセス ２０：第２のリセス ２１：下層ゲート電極（ＷＳｉ） ２２：上層ゲート電極（Ａｕ） ２３：ホトレジスト膜 ２４：片側加工のホトレジスト膜 ２５：ホトレジスト膜 ２６：ホトレジスト膜 ３１，３１ａ：ゲート開口部 ３３：側壁（ＳｉＯ2） ３４：片側加工のホトレジスト膜 ３５：ゲート電極（ＷＳｉ） ３６：ゲート電極（Ａｕ） ３７：側壁（ＳｉＯ2） ３８：上側コンタクト領域
Claims (9)
- 【請求項１】（１）半導体基板上に導電性半導体層を形
成する工程と、（２）前記導電性半導体層を掘り込み第
１のリセスを設ける工程と、（３）絶縁膜を堆積して前
記第１のリセスの内側に位置したゲート開口部を形成す
る工程と、（４）前記ゲート開口部から前記導電性半導
体層をさらに掘り込み、かつ横方向のサイドエッチング
を抑制して第２のリセスを設ける工程と、（５）全面及
び前記第２のリセス内にゲート電極材料を堆積し、第２
のリセス内のドレイン側のゲート電極材料を除去してソ
ース側近傍のみにゲート電極材料を残すようにして、ゲ
ート電極を形成する工程と、（６）前記ゲート電極の両
側の掘り込まれてない導電性半導体層の領域上にオーム
性のソース電極とドレイン電極を形成する工程と、 を有し、（１）から（６）の順序で行われることを特徴
とする電界効果トランジスタの製造方法。 - 【請求項２】（１）半導体基板上に導電性半導体層を形
成する工程と、（２）前記導電性半導体層を掘り込み第
１のリセスを設ける工程と、（３）絶縁膜を堆積して前
記第１のリセスの内側に位置したゲート開口部を形成す
る工程と、（４）前記ゲート開口部から前記導電性半導
体層をさらに掘り込み、かつ横方向のサイドエッチング
を抑制して第２のリセスを設ける工程と、（５）前記第
２のリセス内を覆うように加工性の異なる２種類のゲー
ト電極材料でそれぞれ下層ゲート電極及び上層ゲート電
極を形成する工程と、（６）前記下層ゲート電極及び上
層ゲート電極のソース側を保護し、前記下層ゲート電極
のみをドレイン側から前記第２のリセスの途中までサイ
ドエッチングしてソース側近傍のみに下層ゲート電極を
残すように加工する工程と、（７）前記下層ゲート電極
及び上層ゲート電極の両側の掘り込まれてない導電性半
導体層の領域上にオーム性のソース電極とドレイン電極
を形成する工程とを有し、（１）から（７）の順序で行
われることを特徴とする電界効果トランジスタの製造方
法。 - 【請求項３】前記（６）の工程は、ドライエッチングに
よる加工で行われ、 前記下層ゲート電極のゲート電極材料は、前記ドライエ
ッチングにおいてエッチング速度が速い物質であり、 前記上層ゲート電極のゲート電極材料は、前記ドライエ
ッチングにおいてエッチング速度が遅い物質である、 ことを特徴とする請求項２に記載の電界効果トランジス
タの製造方法。 - 【請求項４】前記ドライエッチングには、弗素系ガスが
用いられ、 前記下層ゲート電極のゲート電極材料は、ＷＳｉ、Ｗ、
Ｔｉ、Ｍｏ、Ｎｉ、Ｃ、これらの硅化物又は窒化物から
なる群から選択される物質であり、 前記上層ゲート電極のゲート電極材料は、Ａｕ、Ａｌ、
Ｐｔからなる群から選択される物質である、 ことを特徴とする請求項３に記載の電界効果トランジス
タの製造方法。 - 【請求項５】（１）半導体基板上にエッチング速度の遅
いエッチング停止層を含む導電性半導体層を形成する工
程と、（２）前記導電性半導体層を掘り込み第１のリセ
スを設ける工程と、（３）絶縁膜を堆積して前記第１の
リセスの内側に位置したゲート開口部を形成する工程
と、（４）前記ゲート開口部から前記導電性半導体層を
さらに掘り込んでエッチング停止層で停止させ、かつ横
方向のサイドエッチングを抑制して第２のリセスを設け
る工程と、（５）前記第２のリセスのソース側を保護
し、前記エッチング停止層の上側にあるエッチング速度
の速い導電性半導体層のドレイン側をサイドエッチング
して第２のリセスをドレイン側に広げる工程と、（６）
前記ゲート開口部の直下を埋め込むようにゲート電極を
形成する工程と、（７）前記ゲート電極の両側の掘り込
まれてない導電性半導体層の領域上にオーム性のソース
電極とドレイン電極を形成する工程とを有し、（１）か
ら（７）の順序で行われることを特徴とする電界効果ト
ランジスタの製造方法。 - 【請求項６】前記ゲート開口部は、絶縁膜を堆積した
後、エッチングして第１のリセスに絶縁膜の側壁を設け
ることにより形成されることを特徴とする請求項１乃至
５のいずれか１つの項に記載の電界効果トランジスタの
製造方法。 - 【請求項７】前記ゲート開口部は、絶縁膜を堆積した
後、第１のリセスの内側に位置する開口部を有するレジ
スト膜をマスクにしてエッチングすることにより、形成
されることを特徴とする請求項１乃至５のいずれか１つ
の項に記載の電界効果トランジスタの製造方法。 - 【請求項８】（１）半導体基板上にエッチング速度の遅
い第１及び第２のエッチング停止層を含む導電性半導体
層を形成する工程と、（２）絶縁膜を堆積して第１のゲ
ート開口部を設ける工程と、（３）前記第１のゲート開
口部から前記導電性半導体層を掘り込んで第１のエッチ
ング停止層で停止させ第１のリセスを設ける工程と、
（４）前記第１のリセスのソース側を保護し、第１のエ
ッチング停止層の上側にあるエッチング速度の速い導電
性半導体層をドレイン側にサイドエッチングして第１の
リセスをドレイン側に広げる工程と、（５）前記第１の
ゲート開口部及び第１のリセスの内側に絶縁膜の側壁を
設けて細めた第２のゲート開口部を設ける工程と、
（６）前記第２のゲート開口部から前記導電性半導体層
をさらに掘り込んで第２のエッチング停止層で停止さ
せ、かつ横方向のサイドエッチングを抑制して第２のリ
セスを設ける工程と、（７）前記第２のリセスのソース
側を保護し、前記第２のエッチング停止層の上側にある
エッチング速度の速い導電性半導体層をドレイン側に前
記第１のリセスのエッチング幅より少なくサイドエッチ
ングして、前記第２のリセスをドレイン側に広げる工程
と、（８）前記第２のゲート開口部の直下を埋め込むよ
うにゲート電極を形成する工程と、（９）前記ゲート電
極の両側の掘り込まれてない導電性半導体層の領域上に
オーム性のソース電極とドレイン電極を形成する工程と
を有し、（１）から（９）の順序で行われることを特徴
とする電界効果トランジスタの製造方法。 - 【請求項９】前記第２のリセスの深さを５０ｎｍ以下に
なるように形成することを特徴とする請求項１乃至８の
いずれか１つの項に記載の電界効果トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07244598A JP3233207B2 (ja) | 1998-03-20 | 1998-03-20 | 電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07244598A JP3233207B2 (ja) | 1998-03-20 | 1998-03-20 | 電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274174A true JPH11274174A (ja) | 1999-10-08 |
| JP3233207B2 JP3233207B2 (ja) | 2001-11-26 |
Family
ID=13489507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07244598A Expired - Fee Related JP3233207B2 (ja) | 1998-03-20 | 1998-03-20 | 電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3233207B2 (ja) |
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1998
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